KR102011139B1 - 시스템 온 칩의 초기화 장치 - Google Patents

시스템 온 칩의 초기화 장치 Download PDF

Info

Publication number
KR102011139B1
KR102011139B1 KR1020120111270A KR20120111270A KR102011139B1 KR 102011139 B1 KR102011139 B1 KR 102011139B1 KR 1020120111270 A KR1020120111270 A KR 1020120111270A KR 20120111270 A KR20120111270 A KR 20120111270A KR 102011139 B1 KR102011139 B1 KR 102011139B1
Authority
KR
South Korea
Prior art keywords
signal
scan
output
scan chains
response
Prior art date
Application number
KR1020120111270A
Other languages
English (en)
Other versions
KR20140045119A (ko
Inventor
이회진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020120111270A priority Critical patent/KR102011139B1/ko
Publication of KR20140045119A publication Critical patent/KR20140045119A/ko
Application granted granted Critical
Publication of KR102011139B1 publication Critical patent/KR102011139B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/32—Serial access; Scan testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting

Landscapes

  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명의 실시 예에 따른 초기화 장치는 제 1 선택 신호에 응답하여, 제 1 및 제 2 출력 단자 중 외부에서 인가된 입력 신호가 출력될 단자를 선택하는 제 1 선택 회로, 상기 입력 신호 및 외부에서 인가된 리셋 신호 중 제 2 선택 신호에 응답하여 어느 하나를 선택하는 제 2 선택 회로, 상기 시스템 온 칩의 폴트 검출을 위해 테스트 동작을 수행하는 제 1 동작 모드 및 상기 시스템 온 칩의 초기화 동작을 수행하는 제 2 동작 모드를 갖는 복수의 스캔 체인들, 상기 복수의 스캔 체인들 중 제 1 스캔 체인의 출력 신호를 입력 받고, 제 2 스캔 체인의 입력 신호로 피드백하는 배분기를 포함하되, 상기 배분기는 상기 제 2 선택 회로의 출력 신호를 수신하고 상기 피드백 동작을 수행한다.

Description

시스템 온 칩의 초기화 장치{INITIAILIZATION APPARATUS FOR SYSTEM ON CHIP}
본 발명은 반도체 회로에 관한 것으로서, 더욱 상세하게는 시스템 온 칩의 빠른 초기화를 수행하는 초기화 장치에 관한 것이다.
최근 전세계 시장의 반도체 기술은 상상을 초월할 정도로 급격하게 발전하고 있다. 이에 따라 DRAM(Dynamic Random Access Memory)을 비롯한 메모리 반도체는 상대적으로 저부가 가치 산업으로 전락하고 있다. 다시 말해, 메모리 반도체의 단순 생산량만으로는 세계 반도체 시장에서 더 이상 경쟁력을 확보할 수 없는 실정이다. 따라서, 최근 반도체 시장에선 정보 통신 기술의 핵심인 시스템을 원 칩에 집적하는 시스템 온칩(System on Chip: 이하, SOC) 기술이 부각되고 있다. SOC 장치는 플립플롭, 메모리, 및 IP(Intellectual Property)등을 연동하여 시스템을 동작한다.
SOC 장치는 단순하면서도 다양한 기능을 고성능으로 수행할 수 있도록 설계되고 있다. 그러나, 통상적으로 SOC 장치에 대한 성능 테스트는 그 한계를 나타내고 있는 실정이다. 특히, 내부 메모리와 IP에서 발생하는 다양한 오류를 검출하기가 용이하지 않고 있다. 이러한 문제는, SOC 장치가 더 많은 내부 메모리와 IP를 고집적화할수록 더욱 문제가 된다. 따라서, 이러한 문제를 해결하기 위한 수단으로, SOC 장치를 빠르고 효율적으로 초기화하는 장치가 필요한 실정이다.
따라서, 본 발명의 목적은 SOC 장치를 초기화 하는데 있어서, 일정한 패턴이 설정된 리셋 신호를 이용하여 SOC의 빠른 초기화를 수행하는 초기화 장치를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 초기화 장치는 제 1 선택 신호에 응답하여, 제 1 및 제 2 출력 단자 중 외부에서 인가된 입력 신호가 출력될 단자를 선택하는 제 1 선택 회로, 상기 입력 신호 및 외부에서 인가된 리셋 신호 중 제 2 선택 신호에 응답하여 어느 하나를 선택하는 제 2 선택 회로, 상기 시스템 온 칩의 폴트 검출을 위해 테스트 동작을 수행하는 제 1 동작 모드 및 상기 시스템 온 칩의 초기화 동작을 수행하는 제 2 동작 모드를 갖는 복수의 스캔 체인들, 상기 복수의 스캔 체인들 중 제 1 스캔 체인의 출력 신호를 입력 받고, 제 2 스캔 체인의 입력 신호로 피드백하는 배분기를 포함하되, 상기 배분기는 상기 제 2 선택 회로의 출력 신호를 수신하고 상기 피드백 동작을 수행한다.
본 발명의 실시 예에 따르면, 스캔 체인 및 미리 설정된 간단한 회로를 이용하여 SOC 장치의 초기화를 효율적으로 수행할 수 있다. 따라서, 시스템들간의 초기화에 따른 overhead을 최소화할 수 있다.
도 1은 본 발명의 실시 예에 따른 시스템 온 칩의 빠른 초기화를 구현하는 초기화 장치의 회로도이다.
도 2는 도 1에 도시된 스캔 체인부를 구성하는 플립플롭의 입력부에 대한 회로도를 나타낸다.
도 3은 도 1에 도시된 스캔 체인부를 구성하는 플립플롭의 출력부에 대한 블록도를 나타낸다.
도 4는 본 발명의 실시 예에 따른 신호의 파형을 나타낸다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다. 동일한 구성 요소들은 동일한 참조번호를 이용하여 인용될 것이다. 유사한 구성 요소들은 유사한 참조번호들을 이용하여 인용될 것이다. 아래에서 설명될 본 발명에 따른 초기화 장치의 구성과, 그것에 의해 수행되는 동작은 예를 들어 설명한 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능하다.
도 1은 본 발명의 실시 예에 따른 시스템 온 칩의 빠른 초기화를 구현하는 초기화 장치의 회로도이다. 도 1을 참조하면, 초기화 장치(100)는 디멀티 플렉서(110), 논리 회로부(120), 멀티 플렉서(130), 분배기(140), 및 스캔 체인부(150)를 포함한다.
디멀티 플렉서(110)는 외부로부터 수신된 입력 신호(IE)를 스캔 인에이블 신호(SCan Enable, 이하: SE)에 따라 논리 회로부(120) 및 멀티 플렉서(130) 중 어느 하나로 출력한다. 다시 말해, 초기화 장치(100)는 스캔 인에이블 신호(SE)에 따라 캡쳐 모드(Capture mode, 이하: Cm)와 쉬프트 모드(Shift mode, 이하: Sm)로 동작한다.
자세하게, 스캔 인에이블 신호(SE)가 '0'의 값을 가지는 캡쳐 모드(Cm)에서는, 디멀티 플렉서(110)는 입력 신호(IE)를 논리 회로부(120)로 인가한다. 그리고 논리 회로부(120)는 수신된 입력 신호(IE)에 응답하여 데이터 신호를 스캔 체인부(150)에 인가하여 SOC 장치의 회로가 정상적으로 동작하게 한다. 그리고 스캔 인에이블 신호(SE)가 '1'의 값을 가지는 쉬프트 모드(Sm)에서는, 디멀티 플렉서(110)는 입력 신호(IE)를 멀티플렉서(130)로 인가한다.
논리 회로부(120)는 스캔 인에이블 신호(SE)의 값이 ‘0’인 쉬프트 모드(Sm)시에, 디멀티 플렉서(110)로부터 입력 신호(IE)를 인가받는다. 그리고 논리 회로부(120)는 인가된 입력 신호(IE)에 응답하여 스캔 체인부(150)에 데이터 입력 신호(D)를 인가한다.
멀티 플렉서(130)는 디멀티 플렉서(110)로부터 인가된 입력 신호(IE)와 외부로부터 인가된 리셋 신호(Reset)를 수신한다. 여기서 리셋 신호(Reset)는 SOC 장치의 초기화를 위해 일정한 패턴이 입력된 신호이다.
또한, 멀티 플렉서(130)는 선택 제어 신호(IS)에 응답하여 입력 신호(IE) 및 리셋 신호(Reset)를 선택적으로 출력한다. 다시 말해, 디멀티 플렉서(110)의 스캔 인에이블 신호(SE)가 '1'의 값을 가지는 쉬프트 모드(Sm)시에, 초기화 장치(100)는 선택 제어 신호(IS)에 응답하여 SOC 장치의 폴트 검출을 위한 테스트 모드(Test mode, 이하: Tm) 또는 SOC 장치의 초기화를 위한 리셋 모드(Rest mode, 이하: Rm)로 동작한다.
분배기(140)는 선택 제어 신호(IS)에 따라 멀티 플렉서(130)로부터 입력 신호(IE) 및 리셋 신호(Reset) 중 어느 하나를 수신한다. 그리고 분배기(140)는 수신된 신호를, 복수의 스캔 체인들(SC1~SCn)로 구성된 스캔 체인부(150)에 순차적으로 각각 공급한다. 다시 말해, 분배기(140)는 제 1 스캔 체인(SC1)에 멀티 플렉서(130)로부터 선택된 신호를 인가하고 난 후, 제 1 스캔 체인(SC1)에서 출력된 신호를 수신하여 제 2 스캔 체인(SC2)에 다시 인가하는 피드백 동작을 수행한다. 또한, 분배기(140)는 회로를 정상적으로 동작하는 데이터 신호(Dn)에 대해서도 피드백 동작을 수행한다.
스캔 체인부(150)는 복수의 스캔 체인들(SC1 ~ SCn)을 포함한다. 복수의 스캔 체인들(SC1 ~ SCn) 각각은 체인 방식으로 연결된 복수의 플립플롭들을 포함한다. 그리고 복수의 스캔 체인들(SC1 ~ SCn)은 스캔 인에이블 신호(SE) 및 클럭 신호(CK)를 수신하고, 이에 응답하여 동작한다. 복수의 스캔 체인들(SC1 ~ SCn)에 각각 인가되는 스캔 인에이블 신호(SE)는 디멀티 플렉스(110)에 인가되는 스캔 인에이블 신호(SE)와 동일하게 동작한다.
또한, 복수의 스캔 체인들(SC1 ~ SCn)은 클럭 신호(CK)를 각각 수신한다. 하나의 스캔 체인을 이용하여 SOC 장치를 동작하는 거에 비해, 복수의 스캔 체인들(SC1 ~ SCn)을 이용하여 SOC 장치를 동작함으로써, 클럭 사이클(CK CYCLE)의 수를 최소화 할 수 있다.
먼저, 복수의 스캔 체인들(SC1 ~ SCn)은 스캔 인에이블 신호(SE)의 값이 '0'일때, 논리 회로부(120)로부터 데이터 입력 신호(D)를 각각 인가받아 데이터 신호(D1~Dn)를 출력하는 정상적인 회로 동작을 한다. 이 때, 복수의 스캔 체인들(SC1 ~ SCn)은 ‘DI’ input 단자와 ‘DQ’ output 단자가 연결되어 동작한다.
그리고 복수의 스캔 체인들(SC1 ~ SCn)은 스캔 인에이블 신호(SE)의 값이 '1'일때, 멀티 플렉서(130)의 선택 제어 신호(IS)에 응답하여 리셋 모드(Rm) 또는 테스트 모드(Tm)로 동작한다. 자세하게, 복수의 스캔 체인들(SC1 ~ SCn)은 선택 제어 신호(IS)의 값이 '1' 일때, 리셋 모드(Rm)로서 동작한다. 리셋 모드(Rm)는 초기화를 위해 일정한 패턴이 설정된 리셋 신호(Reset)가 분배기(140)를 통해 복수의 스캔 체인들(SC1 ~ SCn)에 각각 인가되어, SOC 장치의 초기화를 수행하는 동작이다. 이 때, 복수의 스캔 체인들(SC1 ~ SCn)은 ‘SI’ input 단자와 ‘SQ’ output 단자가 연결되어 동작한다.
또한, 복수의 스캔 체인들(SC1 ~ SCn)은 선택 제어 신호(IS)의 값이 '0'일때는 테스트 모드(Tm)로서 동작한다. 테스트 모드(Tm)는 입력 신호(IE)가 분배기(140)를 통해 복수의 스캔 체인들(SC1 ~ SCn) 각각에 인가되어, SOC 장치의 폴트 검출을 하는 동작이다. 이 때, 복수의 스캔 체인들(SC1 ~ SCn)은 ‘SI’ input 단자와 ‘SQ’ output 단자가 연결되어 동작한다.
이처럼, 본 발명에 따른 초기화 장치(100)는 스캔 인에이블 신호(SE) 및 선택 제어 신호(IS)에 따라, 캡쳐 모드(Cp), 테스트 모드(Tm), 그리고 리셋 모드(Rm) 중 어느 하나의 모드로써 동작한다.
도 2 내지 도 3은 도 1에 도시된 스캔 체인부를 구성하는 플립플롭의 입력부 및 출력부에 대한 회로도를 나타낸다. 도 1에 도시된 각 스캔 체인(SCn)은 복수의 플립플롭들이 체인 방식으로 연결되어 동작한다. 먼저, 도 2를 참조하면, 각 플립플롭의 입력부(200)는 선택부(210), 제 1 전송 게이트(220), 래치부(230), 반전부(240), 및 제 2 전송 게이트(250)를 포함한다.
선택부(210)는 스캔 인에이블 신호(SE)에 기초하여 데이터 입력 신호(D) 및 스캔 신호(SI) 중 어느 하나를 선택한다. 예를 들어, 선택부(210)는 스캔 인에이블 신호(SE)가 '0'의 값을 가지는 캡쳐 모드(Cp)에서는 데이터 입력 신호(D)를 선택한다. 그리고 선택부(210)는 스캔 인에이블 신호(SE)가 '1'의 값을 가질 시에는, 테스트 모드 및 리셋 모드(Rm) 중 어느 하나를 선택 제어 신호(IS)에 따라 스캔 신호(SI)로 선택한다. 제 1 전송 게이트(220)는 클럭 신호(CK)에 응답하여 선택부(210)로부터 출력된 신호를 제 1 노드(N1)에 전달한다. 제 1 전송 게이트(220)는 게이트에 클럭 신호(CK)가 인가되는 제 1 NMOS 트랜지스터 및 게이트에 클럭 신호(CK)의 반전 신호(CKB)가 인가되는 제 1 PMOS 트랜지스터를 포함하여 동작될 수 있다.
래치부(230)는 제 1 노드(N1)의 신호를 래치한다. 래치부(230)는 입력과 출력이 상호 접속된 제 1 인버터(INV1) 및 제 2 인버터(INV2)를 포함하여 동작될 수 있다.
반전부(240)는 제 1 노드(N1)의 신호를 수신하여 반전한다. 반전부(240)는 제 3 인버터(INV3)를 포함하여 동작될 수 있다.
제 2 전송 게이트(250)는 클럭 신호(CK)에 응답하여 반전부(240)의 출력 신호를 내부 신호(IO)에 제공한다. 제 2 전송 게이트(250)는 게이트에 클럭 신호(CK)의 반전 신호(CKB)가 인가되는 제 2 NMOS 트랜지스터 및 게이트 클럭 신호(CK)가 인가되는 제 2 PMOS 트랜지스터를 포함하여 동작될 수 있다.
이와 같이, 각 플립플롭의 입력부(200)는 이와 같은 동작에 따라 데이터 신호(D) 및 리셋 신호(Reset)를 선택하고, 선택된 신호에 기초하여 내부 신호(IO)를 출력부(300)에 제공한다. 또한, 플립플롭의 구현 방법에 따라 입력부(200)의 구성은 이에 국한되지 않으며, 다양하게 변형될 수 있다.
도 3을 참조하면, 각 플립플롭의 출력부(300)는 래치부(310), 데이터 출력부(320), 및 스캔 출력부(330)를 포함한다.
래치부(310)는 내부 신호(IO)를 수신하는 래치 노드(N2)와 연결되며, 내부 신호(IO)를 래치할 수 있다.
데이터 출력부(320)는 내부 신호(IO)를 수신하도록 래치 노드(N2)와 연결되며, 외부로부터 제 1 제어 신호(CON1)를 수신한다. 제 1 제어 신호(CON1)는 내부 신호(IO)에 기반하여 데이터 출력 신호(Dn)를 생성한다. 그리고 제 1 제어 신호(CON1)는 생성된 데이터 출력 신호(Dn)를 ‘DQ’ output 단자(도2 참조)를 통해 출력하고, 다음 플립플롭의 ‘DI’ input 단자(도2 참조)로 제공한다.
스캔 출력부(330)는 내부 신호(IO)를 수신하도록 래치 노드(N2)와 연결되며, 외부로부터 제 2 제어 신호(CON2)를 수신한다. 제 2 제어 신호(CON2)는 내부 신호(IO)에 기반하여 스캔 출력 신호(Qn)를 생성한다. 그리고 제 2 제어 신호(CON2)는 생성된 스캔 출력 신호(Qn)를 ‘SQ’ output 단자를 통해 출력하고, 다음 플립플롭의 ‘SI’ input 단자(도2 참조)로 제공한다.
이와 같이, 각 플립플롭의 출력부(300)는 입력부(200)에서 수신된 내부 신호(IO)에 응답하여 다음 플립플롭에 인가할 데이터 신호(D) 또는 리셋 신호(Reset) 중 어느 하나를 출력한다. 또한, 플립플롭의 구현 방법에 따라 출력부(300)의 구성은 이에 국한되지 않으며, 다양하게 변형될 수 있다.
도 4는 본 발명의 실시 예에 따른 신호의 파형을 나타낸다. 도 4를 참조하면, 초기화 장치(100)는 클럭 신호(CK)에 응답하여 리셋 모드(Rm), 테스트 모드(Tm), 및 캡쳐 모드(Cp)로 동작한다. 자세하게, 스캔 인에이블 신호(SE)가 '1'의 값, 즉, 하이 레벨을 가지는 제 1 레벨에서는 리셋 모드(Rm) 및 테스트 모드(Tm)가 동작된다. 그리고 스캔 인에이블 신호(SE)가 '0'의 값, 즉, 로우 레벨을 가지는 제 2 레벨에서는 캡쳐 모드(Cp)가 동작된다.
캡쳐 모드(Cp)는 스캔 인에이블 신호(SE)의 제 2 레벨에 따라 동작되며, 클럭 신호(CK)에 응답하여 데이터 신호(Dn)를 출력한다. 다시 말해, 캡쳐 모드(Cp)에서는 SOC 장치의 회로가 정상적으로 동작된다.
리셋 모드(Rm)는 스캔 인에이블 신호(SE)의 제 1 레벨에 따라 동작한다. 자세하게, 멀티 플렉서(130, 도1 참조)는 선택 제어 신호(IS)의 하이 레벨에 응답하여 일정한 패턴이 설정된 리셋 신호(Reset)를 분배기(140, 도1 참조)에 제공한다. 이에 따라, 분배기(140)는 스캔 체인부(150, 도1 참조)에 일정한 패턴이 설정된 리셋 신호(Reset)를 인가하고, 스캔 체인부(150)는 클럭 신호(CK)에 응답하여 SOC 장치의 모든 구성들을 초기화하는 동작을 한다.
테스트 모드(Tm)는 스캔 인에이블 신호(SE)의 제 1 레벨에 따라 동작한다. 자세하게, 멀티 플렉서(130)는 선택 제어 신호(IS)의 로우 레벨에 응답하여 SOC 장치의 폴트 검출을 위한 입력 신호(IE)를 분배기(140)에 제공한다. 이에 따라, 분배기(140)는 스캔 체인부(150)에 입력 신호(IE)를 인가하고, 스캔 체인부(150)는 클럭 신호(CK)에 응답하여 SOC 장치의 폴트 검출을 위해 동작된다.
이처럼, 초기화 장치(100)는 일정한 패턴이 설정된 리셋 신호(Reset)를 이용하여 SOC 장치의 구성들을 초기화할 수 있다. 또한, 초기화 장치(100)는 리셋 모드(Rm) 이외에도 스캔 인에이블 신호(SE)에 응답하여 캡쳐 모드(Cp) 및 테스트 모드(Tm)로 동작할 수 있다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
110: 디멀티 플렉서 200: 플립플롭 입력부
120: 논리 회로부 300: 플립플롭 출력부
130: 멀티 플렉서
140: 분배기
150: 스캔 체인부

Claims (6)

  1. 시스템 온 칩을 초기화하기 위한 장치에 있어서;
    제 1 선택 신호에 응답하여, 제 1 및 제 2 출력 단자 중 외부에서 인가된 입력 신호가 출력될 단자를 선택하는 제 1 선택 회로;
    제 2 선택 신호에 응답하여 상기 입력 신호 및 상기 시스템 온 칩의 초기화를 위해 일정한 패턴이 입력된 리셋 신호 중 하나의 신호를 선택하는 제 2 선택 회로;
    상기 제 1 선택 신호가 제 1 논리 값을 갖는 경우, 상기 선택된 하나의 신호에 따라 상기 시스템 온 칩의 폴트 검출을 위해 테스트 동작을 수행하거나 상기 시스템 온 칩의 초기화 동작을 수행하는 스캔 체인들; 및
    상기 스캔 체인들 중 제 1 스캔 체인의 출력 신호를 입력 받고, 상기 출력 신호를 상기 스캔 체인들 중 제 2 스캔 체인의 입력 신호로 피드백하는 배분기를 포함하되,
    상기 스캔 체인들 각각은 클럭 신호에 응답하여 상기 배분기로부터 상기 리셋 신호를 순차적으로 인가받고,
    상기 스캔 체인들은 상기 일정한 패턴에 기초하여 상기 클럭 신호에 동기되어 상기 초기화 동작을 수행하는 초기화 장치.
  2. 제 1 항에 있어서,
    상기 스캔 체인들은 상기 제 1 선택 신호가 상기 제 1 논리 값과 상이한 제 2 논리 값을 갖는 경우 상기 제 1 출력 단자에서 출력된 상기 입력 신호를 인가받아 상기 시스템 온 칩을 정상적으로 동작시키는 정상 동작을 수행하는 초기화 장치.
  3. 제 1 항에 있어서,
    상기 제 1 선택 회로는 디멀티 플렉서로 구성되는 초기화 장치.
  4. 제 1 항에 있어서,
    상기 제 2 선택 회로는 멀티 플렉서로 구성되는 초기화 장치.
  5. 제 2 항에 있어서,
    상기 스캔 체인들은 상기 클럭 신호에 응답하여 상기 테스트 동작, 상기 초기화 동작 및 상기 정상 동작 중 어느 하나를 수행하는 초기화 장치.
  6. 제 1 항에 있어서,
    상기 배분기는 상기 제 2 스캔 체인의 출력 신호를 상기 스캔 체인들 중 제 3 스캔 체인의 입력 신호로 피드백하는 초기화 장치.
KR1020120111270A 2012-10-08 2012-10-08 시스템 온 칩의 초기화 장치 KR102011139B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120111270A KR102011139B1 (ko) 2012-10-08 2012-10-08 시스템 온 칩의 초기화 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120111270A KR102011139B1 (ko) 2012-10-08 2012-10-08 시스템 온 칩의 초기화 장치

Publications (2)

Publication Number Publication Date
KR20140045119A KR20140045119A (ko) 2014-04-16
KR102011139B1 true KR102011139B1 (ko) 2019-08-14

Family

ID=50652781

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120111270A KR102011139B1 (ko) 2012-10-08 2012-10-08 시스템 온 칩의 초기화 장치

Country Status (1)

Country Link
KR (1) KR102011139B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005331480A (ja) * 2004-05-21 2005-12-02 Matsushita Electric Ind Co Ltd スキャンテスト装置
JP2011027678A (ja) 2009-07-29 2011-02-10 Fujitsu Semiconductor Ltd 集積回路装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0147619B1 (ko) * 1995-01-27 1998-12-01 김광호 플립플롭 제어기
KR19990047439A (ko) * 1997-12-04 1999-07-05 윤종용 혼합 디바이스에서 효율적으로 디지탈 블록을 테스트하기 위한인터페이스 회로
KR20100103145A (ko) * 2009-03-13 2010-09-27 주식회사 하이닉스반도체 반도체 메모리 장치의 초기화 회로

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005331480A (ja) * 2004-05-21 2005-12-02 Matsushita Electric Ind Co Ltd スキャンテスト装置
JP2011027678A (ja) 2009-07-29 2011-02-10 Fujitsu Semiconductor Ltd 集積回路装置

Also Published As

Publication number Publication date
KR20140045119A (ko) 2014-04-16

Similar Documents

Publication Publication Date Title
KR102066661B1 (ko) 스캔-체인으로 연결된 플립-플롭들의 값들을 jtag 인터페이스를 이용하여 재구성할 수 있는 집적 회로, 이의 동작 방법, 및 상기 집적 회로를 포함하는 장치들
US7369455B2 (en) Calibration circuit of a semiconductor memory device and method of operating the same
US7640469B2 (en) Electronic element comprising an electronic circuit which is to be tested and test system arrangement which is used to test the electronic element
US8671320B2 (en) Integrated circuit comprising scan test circuitry with controllable number of capture pulses
US10788530B1 (en) Efficient and flexible network for streaming data in circuits
US8841952B1 (en) Data retention flip-flop
CN104810060B (zh) 半导体测试装置
US20100125431A1 (en) Compact test circuit and integrated circuit having the same
JP7204697B2 (ja) 半導体集積回路
JP2006292646A (ja) Ｌｓｉのテスト方法
CN112154338B (zh) 用于测试压缩的灵活的等距解压缩器架构
KR102011139B1 (ko) 시스템 온 칩의 초기화 장치
US20140289578A1 (en) Scan circuit having first scan flip-flops and second scan flip-flops
US9222982B2 (en) Test apparatus and operating method thereof
JP2017199445A (ja) メモリテストシステム及び半導体装置、並びにメモリテスト方法
US9726722B1 (en) Systems and methods for automatic test pattern generation for integrated circuit technologies
KR20080078439A (ko) 멀티 페이즈 스캔체인을 구동하는 시스템온칩과 그 방법
US9606182B2 (en) System on chip
US9817068B1 (en) Method and system for improving efficiency of sequential test compression using overscan
US9627090B1 (en) RAM at speed flexible timing and setup control
KR102374114B1 (ko) 집적 회로 및 집적 회로를 포함하는 전자 장치
US9543042B2 (en) Semiconductor memory apparatus
US10895599B2 (en) Semiconductor apparatus
US10209299B2 (en) Test apparatus and testable asynchronous circuit
US10234503B2 (en) Debugging method executed via scan chain for scan test and related circuitry system

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant