KR19990047439A - 혼합 디바이스에서 효율적으로 디지탈 블록을 테스트하기 위한인터페이스 회로 - Google Patents
혼합 디바이스에서 효율적으로 디지탈 블록을 테스트하기 위한인터페이스 회로 Download PDFInfo
- Publication number
- KR19990047439A KR19990047439A KR1019970065848A KR19970065848A KR19990047439A KR 19990047439 A KR19990047439 A KR 19990047439A KR 1019970065848 A KR1019970065848 A KR 1019970065848A KR 19970065848 A KR19970065848 A KR 19970065848A KR 19990047439 A KR19990047439 A KR 19990047439A
- Authority
- KR
- South Korea
- Prior art keywords
- block
- digital block
- digital
- test
- input
- Prior art date
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
본 발명은 아날로그 블록(Analog Block)과 디지탈 블록(Digital Block)을 포함하는 혼합 디바이스(Mixed Device)에서 디지탈 블록을 효율적 테스트 할 수 있는 인터페이스 회로(Interface Circuit)에 관한 것으로, 디지탈 블록의 입/출력단에 복수개의 플립-플롭들을 이용하여 스캔 체인 회로(Scan Chain Circuit)를 구성하여 디지탈 블록의 테스트를 위한 데이터 입력과, 테스트 결과에 따른 데이터를 외부로 입/출력 할 수 있다. 그리고 복수개의 멀티플렉서들을 구성하여 정상 모드와 테스트 모드에 따라 디지탈 블록의 입/출력을 선택적으로 처리한다.
Description
본 발명은 아날로그 블록(Analog Block)과 디지탈 블록(Digital Block)을 포함하는 혼합 디바이스(Mixed Device)에서 디지탈 블록을 효율적 테스트 할 수 있는 인터페이스 회로(Interface Circuit)에 관한 것이다.
혼합 디바이스(Mixed device)는 내부 회로 블록이 크게 아날로그 블록(Analog Block)과 디지탈 블록(Digital Block)으로 구성된다. 혼합디바이스의 디자탈 블록에 대한 테스트를 할 때 아날로그 블록과 인터페이스 되는 부분의 디지탈 블록의 입력들은 아날로그 블록에 의해 제어되고, 출력들은 아날로그 블록에 의해서 관찰되기 때문에 테스트 시에 어려움이 발생하게 되어 디지탈 블록에 대한 효율적인 테스트를 할 수가 없었다. 멀티플렉서(Multiplexor)를 이용하여 디지탈 블록의 모든 입/출력들은 외부핀으로 연결하여 테스트를 할 경우 멀티플렉서에 의한 면적 증가와 모든 핀을 외부에서 제어 또는 관찰 가능하게 하기 위한 핀의 오버헤드(Pin Overhead)가 크게 발생하는 문제점이 있었다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서 혼합 디바이스에서 디지탈 블록에 대한 효율적인 테스트를 위한 인터페이스 회로를 제공하는 데 있다.
도 1은 본 발명의 바람직한 실시예에 따른 인터페이스 장치의 블록도이다.
*도면의 주요 부분에 대한 부호의 설명*
10: 디지탈 블록 20: 인터페이스 회로
21∼24: 플립-플롭 25∼28: 멀티플렉서
30: 아날로그 블록
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 아날로그 신호를 처리하기 위한 아날로그 블록과, 디지탈 신호의 처리를 위한 디지탈 블록을 구비하는 혼합 디바이스의 인터페이스 회로는: 상기 디지탈 블록의 테스트 모드시 외부로부터 테스트 데이터를 입력받아 상기 디지탈 블록으로 입력하는 제 1 인터페이스 블록과; 상기 디지탈 블록으로부터 테스트 결과에 따른 출력을 입력하여 외부로 출력하는 제 2 인터페이스 블록을 포함한다.
이 실시예에 있어서, 상기 제 1 및 제 2 인터페이스 블록은 스캔 체인 회로로 구성된다.
이 실시예에 있어서, 상기 제 1 인터페이스 블록은 정상 모드시 상기 아날로그 블록의 출력을 상기 디지탈 블록으로 제공하고, 테스트 모드시 테스트를 위한 스캔 입력을 상기 디지탈 블록으로 제공하는 복수개의 멀티플렉서를 포함하고; 상기 제 2 인터페이스 블록은 테스트 모드시에 상기 스캔 데이터 입력 동작에서 상기 스캔 데이터를 출력하고, 상기 디지탈 블록으로부터 테스트 결과에 대한 데이터가 출력되면 그 결과 데이터를 출력하는 복수개의 멀티플렉서를 포함한다.
이 실시예에 있어서, 상기 제 1 및 제 2 인터페이스 블록은 테스트 모드시 연동하는 스캔 체인 회로로 구성된다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 바람직한 실시예에 따른 인터페이스 장치의 블록도이다.
도 1을 참조하여, 본 발명의 신규한 인터페이스 회로(20)는 혼합 디바이스의 디지탈 블록(10)의 효율적인 테스트를 위해서 상기 디지탈 블록(10)의 모든 입력들은 테스트 시에 외부에서 제어가 용이하게 하고, 상기 디지탈 블록(10)의 모든 출력들은 테스트 시에 외부에서 관찰이 용이하도록 한다. 이를 위해 상기 인터페이스 회로(20)를 스캔 체인 회로(Scan Chain Circuit)를 이용하여 구성한다.
도 1에 도시된 인터페이스 회로(20)는 디지탈 블록(10)의 입/출력이 각각 2비트 인 경우의 예로서 제 1 내지 제 4 플립-플롭(21∼24)과, 제 1 내지 제 4 멀티플렉서(25∼28)을 포함하여 구성된다.
상기 제 1 내지 제 4 플립-플롭(21∼24)은 쉬프트 레지스터(Shift Register) 구조로 구성된다. 그러므로 상기 디지탈 블록(10)의 테스트를 위해 필요로 하는 입력값들은 각각의 쉬프트 동작(Shift Operation)에 의해서 외부로부터 입력된다. 그리고 이들 플립-플롭의 클럭 신호(Clock Signal)는 상기 디지탈 블록(10)의 시스템 클럭(System Clock)을 사용하게 된다. 상기 제 1 내지 제 4 멀티플렉서(25∼28)는 정상 모드와 테스트 모드시 상기 디지탈 블록(10)의 입/출력에 대한 각각의 구분을 위해 사용된다.
먼저, 상기 디지탈 블록(10)의 입력단에 구성되는 상기 제 1 및 제 2 멀티플렉서(25, 26)는 스캔 입력(Scan In)과 아날로그 블록(30)의 입력 중 하나를 선택적으로 디지탈 블록(10)으로 출력하며, 이의 선택은 테스트 모드 신호(Test Mode)의 입력에 의해 결정된다. 즉, 상기 디지탈 블록(10)이 테스트 모드가 아닌 정상 모드의 동작을 수행할 때에는 상기 멀티플렉서들의 선택 신호단은 로직 값(Logic Value) '0'으로, 상기 디지탈 블록(10)이 테스트되는 동안에는 계속 로직 값 '1'을 갖도록 하여 상기 디지탈 블록(10)이 상기 제 1 및 제 2 플립-플롭(21, 22)으로부터 값을 입력받도록 설정된다. 이와 같이 함으로써 상기 디지탈 블록(10)의 입력단들의 값을 설정하기 위해 추가적으로 필요한 핀은 상기 테스트 모드 신호(Test Mode)와, 상기 스캔 입력 신호(Scan In)를 위한 핀들이다.
계속하여, 상기 디지탈 블록(10)의 출력단에 구성되는 제 3 및 제 4 멀티플렉서(27, 28)는 스캔 체인의 쉬프트 입력과 상기 디지탈 블록(10)의 출력을 입력하여 이중 하나를 선택적으로 상기 제 3 및 제 4 플립-플롭(23, 24)으로 각기 출력하며, 이의 선택은 스캔 인에이블 신호(Scan_Enable)의 입력에 의해 결정된다.
즉, 출력단에 존재하는 상기 제 3 및 제 4 멀티플렉서(27, 28)의 하나의 입력은 상기 디지탈 블록(10)의 출력 신호에 연결되어 있고, 다른 하나의 입력은 다른 출력단에 있는 플립-플롭의 출력에 연결되어 있어서 쉬프트 레지스터의 구성을 하게 된다.
상기 제 3 및 제 4 멀티플렉서(27, 28)의 선택 신호로 입력되는 스캔 인에이블 신호(Scan Enable)는 상기 디지탈 블록(10)의 출력이 나올 때 로직 값 '0'으로 설정되어 상기 디지탈 블록(10)의 출력을 상기 제 3 및 제 4 플립-플롭(23, 24)으로 각기 입력된다. 그리고 상기 제 3 및 제 4 플립-플롭(23, 24)에 전달된 값을 외부에서 관찰하고자 할 때에는 로직 값 '1'로 설정되어 상기 제 1 내지 제 4 플립-플롭(21∼24)이 쉬프르 레지스터로 동작하여 외부로 그 값들이 출력된다. 즉, 상기 디지탈 블록(10)의 입력단에 구성된 상기 제 1 및 제 2 플립-플롭(21, 22)과, 출력단에 구성되는 상기 제 3 및 제 4 플립-플롭(23, 24)은 서로 연결되는 구성으로서 하나의 스캔 체인을 구성할 수 있다. 그리고 이와 같이 상기 디지탈 블록(10)의 입력측에 구성되는 제 1 및 제 2 플립-플롭(21, 22)을 스캔 체인의 입력으로 하고, 출력단 측에 구성되는 제 3 및 제 4 플립-플롭(23, 24)을 스캔 체인의 출력으로 하여 스캔 입력의 비트 수와 스캔 출력의 비트 수를 각각 줄일 수 있으며 그에 따라 테스트 시간도 단축된다.
이상과 같은 본 발명에 의하면, 디지탈 블록 하나의 입출력 각각에 대하여 1개의 멀티플렉서와 하나의 플립-플롭 만을 추가적으로 구성하면 되므로 디지탈 블록의 테스트를 위한 인터페이스 회로의 구성이 간략화 되어 집적화시에 소요되는 면적을 최소화 할 수 있다. 또한 디지탈 블록의 내부를 스캔 체인 방식으로 하므로서 테스트 시간을 단축 할 수 있으며, 테스트 모드의 설정을 위한 핀과 스캔 인에이블을 위한 핀은 디지탈 블록을 테스트하기 위해 사용된 핀과 공유가 가능하므로 핀의 오버 헤드없이 사용할 수도 있다.
Claims (4)
- 아날로그 신호를 처리하기 위한 아날로그 블록(30)과, 디지탈 신호의 처리를 위한 디지탈 블록(10)을 구비하는 혼합 디바이스에 있어서:상기 디지탈 블록(10)의 테스트 모드시 외부로부터 테스트 데이터를 입력받아 상기 디지탈 블록(10)으로 입력하는 제 1 인터페이스 블록과;상기 디지탈 블록(10)으로부터 테스트 결과에 따른 출력을 입력하여 외부로 출력하는 제 2 인터페이스 블록을 포함하여 구성되는 것을 특징으로 하는 혼합 디바이스의 인터페이스 회로.
- 제 1 항에 있어서,상기 제 1 및 제 2 인터페이스 블록은 스캔 체인 회로로 구성되는 것을 특징으로 하는 혼합 디바이스의 인터페이스 회로.
- 제 2 항에 있어서,상기 제 1 인터페이스 블록은정상 모드시 상기 아날로그 블록의 출력을 상기 디지탈 블록으로 제공하고, 테스트 모드시 테스트를 위한 스캔 입력을 상기 디지탈 블록으로 제공하는 복수개의 멀티플렉서를 포함하고,상기 제 2 인터페이스 블록은테스트 모드시에 상기 스캔 데이터 입력 동작에서 상기 스캔 데이터를 출력하고, 상기 디지탈 블록으로부터 테스트 결과에 대한 데이터가 출력되면 그 결과 데이터를 출력하는 복수개의 멀티 플렉서를 포함하는 것을 특징으로 하는 혼합 디바이스의 인터페이스 회로.
- 제 2 항에 있어서,상기 제 1 및 제 2 인터페이스 블록은테스트 모드시 연동하는 스캔 체인 회로로 구성되는 것을 특징으로 하는 것을 특징으로 하는 혼합 디바이스의 인터페이스 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970065848A KR19990047439A (ko) | 1997-12-04 | 1997-12-04 | 혼합 디바이스에서 효율적으로 디지탈 블록을 테스트하기 위한인터페이스 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970065848A KR19990047439A (ko) | 1997-12-04 | 1997-12-04 | 혼합 디바이스에서 효율적으로 디지탈 블록을 테스트하기 위한인터페이스 회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990047439A true KR19990047439A (ko) | 1999-07-05 |
Family
ID=66094650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970065848A KR19990047439A (ko) | 1997-12-04 | 1997-12-04 | 혼합 디바이스에서 효율적으로 디지탈 블록을 테스트하기 위한인터페이스 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990047439A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100349205B1 (ko) * | 2000-11-17 | 2002-08-21 | 삼성전자 주식회사 | 디지탈 영상표시기기의 디브이아이 커넥터 검출 장치 및방법 |
| KR20140045119A (ko) * | 2012-10-08 | 2014-04-16 | 삼성전자주식회사 | 시스템 온 칩의 초기화 장치 |
| KR20220104293A (ko) * | 2016-09-01 | 2022-07-26 | 텍사스 인스트루먼츠 인코포레이티드 | 안전 로직을 위한 자체 테스트 |
-
1997
- 1997-12-04 KR KR1019970065848A patent/KR19990047439A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100349205B1 (ko) * | 2000-11-17 | 2002-08-21 | 삼성전자 주식회사 | 디지탈 영상표시기기의 디브이아이 커넥터 검출 장치 및방법 |
| KR20140045119A (ko) * | 2012-10-08 | 2014-04-16 | 삼성전자주식회사 | 시스템 온 칩의 초기화 장치 |
| KR20220104293A (ko) * | 2016-09-01 | 2022-07-26 | 텍사스 인스트루먼츠 인코포레이티드 | 안전 로직을 위한 자체 테스트 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4540903A (en) | Scannable asynchronous/synchronous CMOS latch | |
| KR100448706B1 (ko) | 단일 칩 시스템 및 이 시스템의 테스트/디버그 방법 | |
| KR20000020103A (ko) | 코어 셀 기반의 집적 회로의 테스트 용이도를 증가시키기 위한바운더리 스캔회로 | |
| EP0530835B1 (en) | Testing circuit provided in digital logic circuits | |
| US5457698A (en) | Test circuit having a plurality of scan latch circuits | |
| US5077740A (en) | Logic circuit having normal input/output data paths disabled when test data is transferred during macrocell testing | |
| JP2638281B2 (ja) | スキャンパス回路 | |
| US5703884A (en) | Scanning pass test circuit | |
| EP0470821A2 (en) | Scannable register with delay test capability | |
| US4913557A (en) | Intergrated logic circuit having testing function circuit formed integrally therewith | |
| US5465259A (en) | LSI system with a plurality of LSIs having different scan systems and provided on a printed circuit board | |
| KR19990047439A (ko) | 혼합 디바이스에서 효율적으로 디지탈 블록을 테스트하기 위한인터페이스 회로 | |
| US6370663B1 (en) | Semiconductor integrated circuit | |
| KR100413763B1 (ko) | 탭드 코아 선택회로를 구비하는 반도체 집적회로 | |
| KR20030030850A (ko) | 논리 회로 테스트용 스캔 패스 회로 및 이것을 구비한집적 회로 장치 | |
| US6118296A (en) | Semiconductor integrated logic circuit | |
| KR100204565B1 (ko) | 바운더리 스캔 입출력 신호 연결 제어장치 | |
| KR100223848B1 (ko) | 반도체장치의 출력회로 | |
| KR100532747B1 (ko) | 반도체 집적회로 및 그 설계방법과 반도체 집적회로의 설계프로그램을 기록한 기록매체 | |
| US6614290B2 (en) | Integrated circuit | |
| KR100442202B1 (ko) | 저주파수 테스트 기능을 구비한 응용주문형집적회로 | |
| KR20000059512A (ko) | 집적회로의 테스트스캔 회로 | |
| KR100504688B1 (ko) | 반도체칩테스트회로 | |
| US6857091B2 (en) | Method for operating a TAP controller and corresponding TAP controller | |
| KR940002724Y1 (ko) | 다중핀 디지탈 ic 시험회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |