KR100413763B1

KR100413763B1 - 탭드 코아 선택회로를 구비하는 반도체 집적회로

Info

Publication number: KR100413763B1
Application number: KR10-2001-0042356A
Authority: KR
Inventors: 채은석; 심규찬
Original assignee: 삼성전자주식회사
Priority date: 2001-07-13
Filing date: 2001-07-13
Publication date: 2003-12-31
Also published as: US20030018944A1; US6691289B2; KR20030006543A

Abstract

IEEE 1149.1 표준안을 만족시키며 칩 상태에서 뿐만 아니라 보드 상태에서도 내장되어 있는 각 탭드 코아를 모두 테스트 가능하게 하는 반도체 집적회로가 개시된다. 상기 집적회로는 테스트 데이터 입력핀, 테스트 모드신호 입력핀, 테스트 리셋신호 입력핀, 테스트 클럭신호 입력핀을 공유하는 복수개의 탭드 코아들을 구비한다. 바운더리 스캔 레지스터 회로는 그 입력단이 상기 테스트 데이터 입력핀에 연결된다. 선택신호 발생회로는 그 입력단들이 상기 테스트 데이터 입력핀, 상기 테스트 리셋신호 입력핀, 및 상기 테스트 클럭신호 입력핀에 연결되고, 이들 핀들을 통해 입력되는 신호들에 응답하여 상기 복수개의 탭드 코아들과 상기 바운더리 스캔 레지스터 회로중 하나를 선택하기 위한 선택신호들을 발생한다. 선택기는 상기 선택신호들에 응답하여 상기 복수개의 탭드 코아들의 출력들과 상기 바운더리 스캔 레지스터 회로의 출력중 하나를 선택하여 선택된 것을 출력핀으로 출력한다.

Description

탭드 코아 선택회로를 구비하는 반도체 집적회로{Semiconductor integrated circuit including circuit for selecting embeded TAP'ed cores}

본 발명은 반도체 집적회로에 관한 것으로, 특히 탭드 코아들(TAP'ed cores)을 포함하는 반도체 집적회로에 관한 것이다.

반도체 제조공정 및 집적회로 기술의 발전에 따라 SOC(System On a Chip)가 등장하였으며, 근래에는 SOC 설계 경향이 보편화됨에 따라 하나의 칩 내에 여러개의 코아(Core)들이 내장(Embeded)된다. 이러한 코아들을 테스트하기 위해서는 IEEE 1149.1 표준안을 따른 바운더리 스캔(Boundary scan) 방식이 주로 이용되며, 바운더리 스캔 회로를 갖는 코아를 일반적으로 탭드 코아(TAP'ed core)라 부른다. 한편 IEEE 1149.1 표준안에서는 보드(Board) 상에서 탭드 코아를 테스트하기 위해서는 4개의 테스트 입력핀들과 1개의 테스트 출력핀만을 사용하도록 정의되어 있다.

하나의 칩 내에 여러개의 탭드 코아들이 내장되는 경우 칩 상태에서 이 탭드 코아들을 효과적으로 테스트하기 위한 여러 가지 설계 방법들이 발표되었다. 가장 일반적인 방법은 도 1 및 도 2에 도시된 바와 같은 Ad-hoc 탭드 코아 집적(Integration) 방법들이다.

도 1은 전용(Dedicated) 탭(Test Access Port)을 이용하는 방법에 따라 구현된 종래의 집적회로를 나타내는 도면이고, 여기에서는 하나의 칩(100)에 두 개의 탭드 코아들(11, 13)이 내장된 경우가 도시되어 있다.

도 1을 참조하면, 각 탭드 코아는 4개의 테스트 입력핀들과 하나의 테스트 출력핀에 연결된다. 즉 탭드 코아(11)는 그 입력단들이 칩(100)의 4개의 입력핀들(TDI_A, TMS_A, TRST_A, TCK_A)에 연결되고 그 출력단이 칩(100)의 하나의 출력핀(TDO_A)에 연결된다. 또한 탭드 코아(13)는 그 입력단들이 칩(100)의 다른 4개의 입력핀들(TDI_B, TMS_B, TRST_B, TCK_B)에 연결되고 그 출력단은 멀티플렉서(15)의 한 입력단에 연결되며 멀티플렉서(15)의 출력단이 칩(100)의 다른 하나의 출력핀(TDO_B)에 연결된다.

입력핀들(TDI_A, TMS_A, TRST_A, TCK_A, TDI_B, TMS_B, TRST_B, TCK_B)은 IEEE 1149.1 표준안에 의해 정의되는 핀들이다. 입력핀들(TDI_A, TDI_B)은 시어리얼 테스트 데이터 입력핀들이고 입력핀들(TMS_A, TMS_B)은 테스트 모드 선택 신호 입력핀들이다. 입력핀들(TRST_A, TRST_B)은 테스트 리셋신호 입력핀들이고 입력핀들(TCK_A, TCK_B)은 테스트 클럭신호 입력핀들이다. 출력핀(TDO_B)은 테스트 데이터 출력핀이다.

바운더리 스캔 레지스터들(17)의 입력단은 탭드 코아(13)의 입력단에 연결되는 데이터 입력핀(TDI_B)에 연결되고 바운더리 스캔 레지스터들(17)의 출력단은 멀티플렉서(15)의 한 입력단에 연결된다. 도 1에서는 바운더리 스캔 레지스터들(17)과 멀티플렉서(15)가 탭드 코아(13)에 연결된 경우가 도시되었으나 이들이 탭드 코아(11)에 연결될 수도 있다. 이때 바운더리 스캔 레지스터들(17)은 탭드 코아(11)이나 탭드 코아(13)에 의해 제어될 수 있다.

도 1에 도시된 집적회로에서는 칩 테스트시 두 개의 탭드 코아들(11, 13)이 각각에 상응하는 4개의 테스트 입력핀들과 1개의 테스트 출력핀을 이용하여 독립적으로 제어되고 테스트될 수 있는 장점이 있다. 또한 보드(Board)에서는 바운더리 스캔 레지스터들(17)과 연결된 탭드 코아(13)와 관련되는 4개의 입력핀들(TDI_B, TMS_B, TRST_B, TCK_B)과 1개의 출력핀(TDO_B)만을 사용함으로써 IEEE 1149.1 표준안이 만족될 수 있다.

그러나 보드에서는 바운더리 스캔 레지스터들(17)과 연결된 탭드 코아(13)만이 테스트될 수 있고 바운더리 스캔 레지스터들(17)과 연결되지 않은 탭드 코아(11)는 테스트될 수 없는 단점이 있다. 또한 탭드 코아들의 개수가 증가할수록 칩(100)의 입력핀들 및 출력핀들이 증가하는 단점이 있다.

도 2는 핀 공유(Sharing)를 이용하는 방법에 따라 구현된 종래의 집적회로를 나타내는 도면이고, 여기에서는 하나의 칩(200)에 두 개의 탭드 코아들(21, 23)이 내장된 경우가 도시되어 있다.

도 2를 참조하면, 칩(200)의 4개의 테스트 입력핀들(TDI, TMS, TRST, TCK)과 하나의 테스트 출력핀(TDO)이 두 개의 탭드 코아들(21, 23)에 공유된다. 즉 탭드 코아(21)의 입력단들과 탭드 코아(23)의 입력단들은 입력핀들(TDI, TMS, TRST, TCK)에 공통으로 연결된다. 또한 탭드 코아(21)의 출력단은 멀티플렉서(25)의 한 입력단에 연결되며 탭드 코아(23)의 출력단은 멀티플렉서(25)의 다른 한 입력단에 연결되며 멀티플렉서(25)의 출력단이 칩(200)의 출력핀(TDO)에 연결된다.

입력핀들(TDI, TMS, TRST, TCK)은 도 1에서와 같이 IEEE 1149.1 표준안에 의해 정의되는 핀들이다. 입력핀(TDI)은 시어리얼 테스트 데이터 입력핀이고 입력핀(TMS)은 테스트 모드 선택신호 입력핀이다. 입력핀(TRST)은 테스트 리셋신호 입력핀이고 입력핀(TCK)은 테스트 클럭신호 입력핀이다. 출력핀(TDO)은 테스트 데이터 출력핀이다.

바운더리 스캔 레지스터들(27)의 입력단은 탭드 코아(21)와 탭드 코아(23)에 의해 공유되는 데이터 입력핀(TDI)에 연결되고 바운더리 스캔 레지스터들(27)의 출력단은 멀티플렉서(25)의 또 다른 한 입력단에 연결된다. 멀티플렉서(25)의 제어단은 칩(200)의 제어핀(Control)에 연결된다. 멀티플렉서(25)는 제어핀(Control)에 인가되는 신호에 응답하여 탭드 코아(21)의 출력, 탭드 코아(23)의 출력, 및 바운더리 스캔 레지스터들(27)의 출력중 하나를 선택하여 출력핀(TDO)으로 출력한다. 이때 바운더리 스캔 레지스터들(27)은 탭드 코아(21)이나 탭드 코아(23)에 의해 제어될 수 있다.

도 2에 도시된 집적회로에서는 입력핀들(TDI, TMS, TRST, TCK)과 출력핀(TDO)이 여러개의 탭드 코아들(21, 23)에 공유되므로 탭드 코아들의 개수가 증가하더라도 칩(200)의 입력핀들 및 출력핀들이 증가하지 않는 장점이 있다. 그러나 제어핀(Control)이 추가되어야 하므로 IEEE 1149.1 표준안이 만족되지 못하는 단점이 있다.

한편 보드 상에서 탭드 코아들(21, 23)중 어느 하나만이 항상 선택되도록 제어핀(Control)을 소정의 값에 묶어 놓으면 IEEE 1149.1 표준안이 만족될 수 있지만, 이러한 경우에는 선택되지 않는 탭드 코아는 액세스되지 못하는 단점이 있다.

따라서 본 발명이 이루고자하는 기술적 과제는, IEEE 1149.1 표준안을 만족시키며 칩 상태에서 뿐만 아니라 보드 상태에서도 내장되어 있는 각 탭드 코아를 모두 테스트 가능하게 하는 반도체 집적회로를 제공하는 데 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 전용(Dedicated) 탭(Test Access Port)을 이용하는 방법에 따라 구현된 종래의 집적회로를 나타내는 도면이다.

도 2는 핀 공유(Sharing)를 이용하는 방법에 따라 구현된 종래의 집적회로를 나타내는 도면이다.

도 3은 본 발명의 일실시예에 따른 반도체 집적회로를 나타내는 도면이다.

도 4는 도 3에 도시된 선택신호 발생회로의 상세 회로를 나타내는 도면이다.

도 5는 도 3의 본 발명의 일실시예에 따른 반도체 집적회로의 동작을 나타내는 타이밍도이다.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 집적회로는 복수개의 탭드 코아들, 바운더리 스캔 레지스터 회로, 선택신호 발생회로, 및 선택기를구비한다.

상기 복수개의 탭드 코아들은 4개의 테스트 입력핀들, 즉 테스트 데이터 입력핀, 테스트 모드 선택신호 입력핀, 테스트 리셋신호 입력핀, 및 테스트 클럭신호 입력핀을 공유한다. 상기 바운더리 스캔 레지스터 회로는 그 입력단이 상기 테스트 데이터 입력핀에 연결된다. 상기 선택신호 발생회로는 그 입력단들이 상기 테스트 데이터 입력핀, 상기 테스트 리셋신호 입력핀, 및 상기 테스트 클럭신호 입력핀에 연결되고, 이들 핀들을 통해 입력되는 신호들에 응답하여 상기 복수개의 탭드 코아들과 상기 바운더리 스캔 레지스터 회로중 하나를 선택하기 위한 선택신호들을 발생한다. 상기 테스트 데이터 입력핀 대신에 상기 테스트 모드 선택신호 입력핀이 상기 선택신호 발생회로에 연결될 수 있다.

상기 선택기는 상기 선택신호들에 응답하여 상기 복수개의 탭드 코아들의 출력들과 상기 바운더리 스캔 레지스터 회로의 출력중 하나를 선택하여 선택된 것을 출력핀으로 출력한다.

바람직하기로는 상기 선택신호 발생회로는, 상기 테스트 클럭신호 입력핀을 통해 입력되는 클럭신호에 응답하여 상기 테스트 데이터 입력핀 또는 상기 테스트 모드 선택신호 입력핀을 통해 입력되는 데이터를 순차적으로 쉬프트시키는 쉬프트 레지스터 회로, 및 상기 테스트 리셋신호 입력핀을 통해 입력되는 리셋신호에 응답하여 상기 쉬프트 레지스터 회로의 데이터를 래치하고 래치된 데이터를 상기 선택신호들로서 출력하는 래치회로를 구비한다.

바람직하기로는 상기 선택기는 멀티플렉서로 구성된다.

본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 3을 참조하면, 본 발명의 일실시예에 따른 반도체 집적회로는, 복수개의 탭드 코아들(31, 33), 바운더리 스캔 레지스터 회로(37), 선택신호 발생회로(39), 및 선택기(35)를 구비한다. 여기에서는 예로서 두 개의 탭드 코아들이 도시된다.

탭드 코아들(31, 33)은 4개의 입력핀들(TDI, TMS, TRST, TCK)을 공유한다. 4개의 입력핀들(TDI, TMS, TRST, TCK)과 1개의 출력핀(TDO)은 IEEE 1149.1 표준안에 의해 정의되는 핀들이다. 입력핀(TDI)은 시어리얼 테스트 데이터 입력핀이고 입력핀(TMS)은 테스트 모드 선택신호 입력핀이다. 입력핀(TRST)은 테스트 리셋신호 입력핀이고 입력핀(TCK)은 테스트 클럭신호 입력핀이다. 출력핀(TDO)은 테스트 데이터 출력핀이다.

바운더리 스캔 레지스터 회로(37)는 그 입력단이 데이터 입력핀(TDI)에 연결된다. 선택신호 발생회로(39)는 그 입력단들이 데이터 입력핀(TDI), 리셋신호 입력핀(TRST), 및 클럭신호 입력핀(TCK)에 연결되고, 이들 핀들을 통해 입력되는 신호들에 응답하여 탭드 코아들(31, 33)과 바운더리 스캔 레지스터 회로(37)중 하나를선택하기 위한 선택신호들(SE0, SE1)을 발생한다. 데이터 입력핀(TDI) 대신에 테스트 모드 선택신호 입력핀(TMS)이 선택신호 발생회로(39)에 연결될 수 있다.

선택기(35)는 선택신호들(SE0, SE1)에 응답하여 탭드 코아들(31, 33)의 출력들과 바운더리 스캔 레지스터 회로(37)의 출력중 하나를 선택하여 선택된 것을 출력핀(TDO)으로 출력한다. 이때 바운더리 스캔 레지스터 회로(37)은 탭드 코아(31)이나 탭드 코아(33)에 의해 제어될 수 있다. 선택기(35)는 멀티플렉서로 구성된다.

도 4는 도 3에 도시된 선택신호 발생회로(39)의 상세 회로를 나타내는 도면이다.

도 3을 참조하면, 선택신호 발생회로(39)는 쉬프트 레지스터 회로(41)와 래치회로(43)를 구비한다.

쉬프트 레지스터 회로(41)는 클럭신호 입력핀(TCK)을 통해 입력되는 클럭신호에 응답하여 데이터 입력핀(TDI)을 통해 입력되는 데이터를 순차적으로 쉬프트시킨다. 쉬프트 레지스터 회로(41)는 플립플롭들(411, 413)로 구성되며 클럭신호의 상승에지에서 데이터를 쉬프트시킨다. 여기에서 플립플롭들의 개수는 최대 log₂(N)(N은 탭드 코아의 개수)이며 예컨대 N이 2이면 플립플롭들의 개수는 2개가 요구되고 N이 5이면 플립플롭의 개수는 3개가 요구된다.

래치회로(43)는 테스트 리셋신호 입력핀(TRST)을 통해 입력되는 리셋신호에 응답하여 쉬프트 레지스터 회로(41)의 데이터를 래치하고 래치된 데이터를 선택신호들(SE0, SE1)로서 병렬로 출력한다. 즉 래치회로(43)는 리셋신호가 논리"하이"일 때는 이전에 래치된 값을 유지하고 리셋신호가 논리"로우"일 때는 쉬프트 레지스터회로(41)의 데이터를 래치한다. 래치회로(43)는 래치들(431, 433)로 구성되고 래치들의 개수도 최대 log₂(N)(N은 탭드 코아의 개수)이다.

선택신호들(SE0, SE1)이 발생되면 도 3에 도시된 선택기(35)는 선택신호들(SE0, SE1)에 응답하여 탭드 코아들(31, 33)의 출력들과 바운더리 스캔 레지스터 회로(37)의 출력중 하나를 선택하여 선택된 것을 출력핀(TDO)으로 출력한다. 이때 선택기(35)는 선택신호들(SE0, SE1)의 논리값에 따라 탭드 코아들(31, 33)의 출력들과 바운더리 스캔 레지스터 회로(37)의 출력중 하나를 선택하도록 구성되며 다음 표 1에 일례가 도시된다.

SE0	SE1	선택되는 것
0	0	탭드 코아(31)
0	1	탭드 코아(33)
1	0	바운더리 스캔 레지스터 회로(37)
1	1	바운더리 스캔 레지스터 회로(37)

이하 도 3 및 도 4를 참조하여 본 발명의 일실시예에 따른 반도체 집적회로의 동작이 좀더 설명된다. 탭드 코아들(31, 33)중 원하는 것을 선택하기 위해서는 먼저 리셋신호 입력핀(TRST)에 논리"로우"를 인가하고 이 구간에서 데이터 입력핀(TDI)을 통해 소정의 데이터를 입력시킨다. 예컨대 데이터 입력핀(TDI)을 통해 데이터"1"과 데이터"0"을 순차적으로 입력시키면 도 4의 쉬프트 레지스터 회로(41)는 클럭신호 입력핀(TCK)을 통해 입력되는 클럭신호의 상승에지에 응답하여 데이터"1"과 데이터"0"을 순차적으로 쉬프트시킨다. 쉬프트된 데이터는 래치회로(43)에 의해 래치된다.

다음에 리셋신호 입력핀(TRST)의 상태를 논리"로우"로부터 논리"하이"로 천이시키면 래치회로(43)에 래치되어 있는 데이터는 선택신호들(SE0, SE1)로서 병렬로 출력된다. 즉 선택신호(SE0)는 논리"0"가 되고 선택신호(SE1)는 논리"1"이 된다. 따라서 선택기(35)는 표 1에 따라 탭드 코아(33)의 출력을 선택하여 출력핀(TDO)으로 출력한다.

도 5는 도 3에 도시된 본 발명의 일실시예에 따른 반도체 집적회로의 동작을 나타내는 타이밍도이다.

도 5에 도시된 바와 같이 리셋신호 입력핀(TRST)의 상태가 논리"로우"로부터 논리"하이"로 천이하기 전까지는 데이터 입력핀(TDI)을 통해 입력되는 데이터는 쉬프트되어야 한다. 도 3에 도시된 실시예에서는 선택신호가 두 비트(SE0, SE1)이므로 데이터는 2번 쉬프트되어야 한다.

이때 선택신호 발생회로(39)의 출력인 선택신호들(SE0, SE1)은 업데이트되기 전까지의 값은 불명료(Invalid)하다. 테스트 모드신호 입력핀(TMS)의 상태는 리셋신호 입력핀(TRST)의 상태가 논리"로우"로부터 논리"하이"로 천이하기 전까지는 논리"하이"를 유지하는 것이 바람직하다.

이상에서 도면과 명세서에서 최적 실시예들이 개시되었다. 또한 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

이상에서 설명한 바와 같이 본 발명에 따른 집적회로에서는 별도의 추가핀없이 선택신호 발생회로(39)와 선택기(35)에 의해 내장된 각 탭드 코아가 선택될 수 있다. 따라서 칩 상태에서 내장되어 있는 각 탭드 코아를 모두 테스트하는 것이 가능하며 본 발명에 따른 집적회로는 IEEE 1149.1 표준안을 만족시킨다.

또한 본 발명에 따른 집적회로에서는 바운더리 스캔 레지스터들(37)이 모든 탭드 코아들(31, 33)에 연결되어 있으므로 보드 상에서 모든 탭드 코아들을 테스트하는 것이 가능하다.

Claims

테스트 데이터 입력핀, 테스트 모드 선택신호 입력핀, 테스트 리셋신호 입력핀, 및 테스트 클럭신호 입력핀을 공유하는 복수개의 탭드 코아들;

입력단이 상기 테스트 데이터 입력핀에 연결되는 바운더리 스캔 레지스터 회로;

입력단들이 상기 테스트 데이터 입력핀, 상기 테스트 리셋신호 입력핀, 및 상기 테스트 클럭신호 입력핀에 연결되고, 이들 핀들을 통해 입력되는 신호들에 응답하여 상기 복수개의 탭드 코아들과 상기 바운더리 스캔 레지스터 회로중 하나를 선택하기 위한 선택신호들을 발생하는 선택신호 발생회로; 및

상기 선택신호들에 응답하여 상기 복수개의 탭드 코아들의 출력들과 상기 바운더리 스캔 레지스터 회로의 출력중 하나를 선택하여 선택된 것을 출력핀으로 출력하는 선택기를 구비하는 것을 특징으로 하는 집적회로.
삭제
삭제
삭제
제1항에 있어서, 상기 테스트 데이터 입력핀 대신에 상기 테스트 모드 선택신호 입력핀이 상기 선택신호 발생회로의 입력단들중 하나에 연결되는 것을 특징으로 하는 집적회로.
제1항에 있어서, 상기 선택신호 발생회로는,

상기 테스트 클럭신호 입력핀을 통해 입력되는 클럭신호에 응답하여 상기 테스트 데이터 입력핀을 통해 입력되는 데이터를 순차적으로 쉬프트시키는 쉬프트 레지스터 회로; 및

상기 테스트 리셋신호 입력핀을 통해 입력되는 리셋신호에 응답하여 상기 쉬프트 레지스터 회로의 데이터를 래치하고 래치된 데이터를 상기 선택신호들로서 출력하는 래치회로를 구비하는 것을 특징으로 하는 집적회로.
제5항에 있어서, 상기 선택신호 발생회로는,

상기 테스트 클럭신호 입력핀을 통해 입력되는 클럭신호에 응답하여 상기 테스트 모드 선택신호 입력핀을 통해 입력되는 데이터를 순차적으로 쉬프트시키는 쉬프트 레지스터 회로; 및

상기 테스트 리셋신호 입력핀을 통해 입력되는 리셋신호에 응답하여 상기 쉬프트 레지스터 블록의 데이터를 래치하고 래치된 데이터를 상기 선택신호들로서 출력하는 래치회로를 구비하는 것을 특징으로 하는 집적회로.
제1항에 있어서, 상기 선택기는 멀티플렉서인 것을 특징으로 하는 집적회로.