JP2000258504A

JP2000258504A - 半導体装置検査回路

Info

Publication number: JP2000258504A
Application number: JP11065109A
Authority: JP
Inventors: Kaoru Hatta; 薫八田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-03-11
Filing date: 1999-03-11
Publication date: 2000-09-22

Abstract

(57)【要約】【課題】回路検査のために異なるテスト信号が必要な
半導体装置に対応でき、検査対象となる半導体装置の種
類に応じて異なるテスト信号を生成できる半導体装置検
査回路を実現する。【解決手段】検査モード選択信号に応じて、検査対象
となる半導体装置に内蔵されているバウンダリスキャン
セルを制御するための制御信号を生成する制御回路と、
選択制御信号に応じて、検査モード制御信号を制御回路
または検査対象となる上記半導体装置の何れかに出力す
る切り換え回路とを設けて、検査対象となる半導体装置
の種類に応じて、検査モード制御信号またはそれに応じ
て生成した検査制御信号を半導体装置に供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、実装基板に搭載さ
れた半導体装置の動作を検査する半導体装置検査回路に
関するものである。

【０００２】

【従来の技術】ＬＳＩ（大規模半導体集積回路）などの
半導体装置の回路試験およびこれらの半導体装置を搭載
した基板の回路試験は、実装された状態で行うことが必
要である。半導体パッケージなどを実装された実装基板
を検査するには、ＩＣＴ（In Circuit Test ）が行われ
てきた。しかし、最近の高密度実装の傾向から、部品の
小型化、基板の高密度化が進んでおり、実装基板上にテ
ストパッドを配置することが難しくなってきた。

【０００３】このような問題を解決するための方法とし
て、バウンダリスキャンテストがある。ディジタル回路
の検査に用いられているディジタル・バウンダリスキャ
ンテストの規格は、ＩＥＥＥ１１４９．１に詳しく定め
られている。図４は、バウンダリスキャンセルを含む半
導体集積回路の一例を示している。図示のように、この
半導体集積回路には、コアロジック１の他にバウンダリ
スキャンセルによって構成された入力セル２ａと出力セ
ル２ｂ、さらに、これらのバウンダリスキャンセルの入
出力動作を制御するための制御回路１０が設けられてい
る。

【０００４】コアロジック１は集積回路のメインの機能
を持つ主回路である。コアロジック１は、外部からの入
力信号を取り入れて、入力信号に応じて所定の演算また
は処理などを行い、その結果を外部に出力する。なお、
バウンダリスキャンテスト機能を有しない半導体集積回
路においては、コアロジック１は、例えば、パッケージ
に形成された入力端子から直接入力信号を受けて、演算
または処理の結果をパッケージに形成された出力端子を
介して外部に出力する。図４に示す回路では、コアロジ
ック１のデータ入力および出力は、それぞれバウンダリ
スキャンセルからなる入力セル２ａおよび出力セル２ｂ
を介して行われる。例えば，データ入力は入力セル２ａ
を介して行われ、入力端子３ａからの入力データは、入
力セル２ａのデータレジスタに取り込まれ、保持された
あと、当該保持データがコアロジック１に入力される。
コアロジック１のデータ出力は、出力セル２ｂを介して
行われ、まずコアロジック１の出力データが出力セル２
ｂのデータレジスタに保持される。そして、出力セル２
ｂに保持されたデータが出力端子３ｂに出力される。

【０００５】制御回路１０は、バウンダリスキャンセル
を制御するＴＡＰ（Test access port）コントローラ
４、ステートデコーダ５、回路命令を受け取るインスト
ラクションレジスタ６、インストラクションデコーダ７
およびマルチプレクサ９を内蔵している。ＴＡＰコント
ローラ４は、外部から入力されたクロック信号ＴＣＫお
よびテストモード選択信号ＴＭＳ応じて、ステート情報
を示すデータを生成し、ステートデコーダ５に供給す
る。ステートデコーダ５は、ＴＡＰコントローラ４から
入力されたステート情報データをデコードし、制御信号
を出力する。

【０００６】インストラクションレジスタ６は、ステー
トデコーダ５からの制御信号およびデータ入力端子（Ｔ
ＤＩ）１２から入力された命令（インストラクション）
を保持する。そして、保持した制御信号および命令デー
タをインストラクションデコーダ７に出力する。インス
トラクションデコーダ７は、インストラクションレジス
タ６より入力された命令データを解析して、解析の結果
に応じて、イネーブル信号（Ｅｎａｂｌｅ）、テスト入
力信号（ＩＮＴＥＳＴ）およびテスト出力信号（ＥＸＴ
ＥＳＴ）をそれぞれ出力する。

【０００７】ＴＡＰコントローラ４およびステートデコ
ーダ５により、入力端子１３から入力されたテストモー
ド選択信号ＴＭＳ（Test model select ）に応じてバウ
ンダリスキャンセルを制御するためのデータレジスタ制
御信号（Shift-DR）、（Capture-DR）および（Update-D
R ）が発生され、それぞれ入力セル２ａおよび出力セル
２ｂに出力される。また、ステートデコーダ５により発
生されたインストラクションレジスタ制御信号（Shift-
IR）、（Capture-IR）および（Update-IR ）がそれぞれ
インストラクションレジスタ６に入力され、これらの制
御信号に応じて、インストラクションデコーダ７により
入力セル２ａ、出力セル２ｂの動作を制御するイネーブ
ル信号（Enable）、テスト入力信号ＩＮＴＥＳＴおよび
テスト出力信号ＥＸＴＥＳＴがそれぞれ発生され、入力
セル２ａおよび出力セル２ｂにそれぞれ出力される。イ
ンストラクションレジスタ６からの出力データまたは出
力セル２ｂからの出力データがマルチプレクサ９に入力
される。マルチプレクサ９はステートデコーダ５からの
選択制御信号に応じて、これらの入力信号の何れかを選
択して、端子４に出力する。

【０００８】図４に示す制御回路１０では、外部から入
力されたＴＤＩ（Test data in）、ＴＤＯ（Test data
out ），ＴＭＳおよびＴＣＫ（Test clock）など少ない
種類のテスト信号を送ることによってその半導体装置の
動作などに関する多くの試験を行うことができる。

【０００９】

【発明が解決しようとする課題】ところで、上述した従
来のバウンダリスキャンテスト機能を持つ半導体装置に
おいては、上述したように、ＴＡＰコントローラ４、ス
テートデコーダおよびインストラクションレジスタ６な
どを含む制御回路１０を半導体装置の内部に形成しなけ
ればならない。このため、回路構成がやや複雑になり、
レイアウト面積およびコストの増加を招く結果となる。
テスト以外の通常動作時に、制御回路１０は全く機能せ
ず、無駄を生じてしまうという不利益がある。

【００１０】これを解決するために、図５に示す構成の
半導体装置が提案されている。図示のように、当該半導
体装置には、コアロジック１の他、バウンダリスキャン
セルからなる入力セル２ａと出力セル２ｂのみが配置さ
れ、図４に示す制御回路１０が取り除かれている。制御
回路１０により発生すべき制御信号がテスト信号入力端
子を通して外部から直接供給される。このため、データ
レジスタ制御信号（Shift-IR）、（Capture-IR）および
（Update-IR ）を入力するためのテスト信号端子１５，
１６および１７のほか、イネーブル信号（Enable）、テ
スト入力信号ＩＮＴＥＳＴおよびテスト出力信号ＥＸＴ
ＥＳＴを入力するためのテスト信号端子１８，１９およ
び２０がそれぞれ追加されている。

【００１１】このように、図５に示す半導体集積回路に
対して検査を行うとき、外部から直接バウンダリスキャ
ンセルを制御するための制御信号が供給されるので、半
導体集積回路に内蔵したデコーダでテストモード選択信
号ＴＭＳなどに応じて制御信号を発生する必要がなく、
試験速度の向上を実現でき、かつ回路試験以外のときに
使用しない部分回路が配置されていないので、回路規模
の縮小とコストの低減が図れる。

【００１２】しかし、図４および図５に示す異なる種類
の半導体装置に対して性能検査を行う場合に、それぞれ
異なる試験回路が必要となる。例えば、図４に示す集積
回路を搭載した半導体装置を検査するとき、外部からテ
ストモード選択信号ＴＭＳおよび必要な命令（インスト
ラクション）を供給すればよく、バウンダリスキャンセ
ルからなる入出力セルに供給する必要な制御信号、例え
ば、（Shift-IR）、（Capture-IR）および（Update-IR
）が半導体装置に内蔵した制御回路１０のステートデ
コーダ５およびインストラクションデコーダ７により生
成可能である。一方、図５に示す集積回路を搭載した半
導体装置を検査するとき、外部から（Shift-IR）、（Ca
pture-IR）および（Update-IR ）などの制御信号を直接
供給する必要がある。このように、それぞれの半導体装
置を検査するために、異なる信号を供給する必要が生じ
ており、通常の検査回路では、全ての要求に対応できな
くなる問題が生じる。

【００１３】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、回路検査のために異なるテスト
信号が必要な半導体装置に対応でき、検査対象となる半
導体装置の種類に応じて異なるテスト信号を生成できる
半導体装置検査回路を提供することにある。

【００１４】

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置検査回路は、検査対象となる主
回路と、外部からの検査データを上記主回路に入力し、
若しくは上記主回路の出力データを外部に出力するバウ
ンダリスキャンセルと、外部からの検査モード制御信号
に応じて検査制御信号を生成して上記バウンダリスキャ
ンセルに供給するバウンダリスキャン制御回路とを有す
る第１種類の半導体装置、または、検査対象となる主回
路と、外部からの検査データを上記主回路に入力し、若
しくは上記主回路の出力データを外部に出力するバウン
ダリスキャンセルとを有し、外部から入力された検査制
御信号に応じてバウンダリスキャンセルを制御する第２
種類の半導体装置の何れに対しても検査可能な半導体装
置検査回路であって、上記検査モード制御信号に応じ
て、上記バウンダリスキャンセルを制御するための上記
検査制御信号を生成する検査制御回路と、選択制御信号
に応じて、上記検査モード制御信号を上記検査制御回路
または検査対象となる上記半導体装置の何れかに出力す
る切り換え回路とを有し、上記切り換え回路は、上記第
１種類の半導体装置の主回路を検査する場合に、外部か
ら入力された上記検査モード制御信号を上記半導体装置
に出力し、上記第２種類の半導体装置の主回路を検査す
る場合に、外部から入力された上記検査モード制御信号
を上記制御回路に出力する。

【００１５】また、本発明では、上記制御回路は、上記
検査モード制御信号に従って検査ステートを示すステー
ト制御信号を発生する第１のデコーダ回路と、上記第１
のデコーダ回路からのステート制御信号に応じて、イネ
ーブル信号およびモード制御信号を出力する第２のデコ
ーダとを有する。

【００１６】さらに、本発明では、好適には、上記制御
回路は、上記第１のデコーダにより発生された上記ステ
ート制御信号の一部分を保持し、保持した信号を上記第
２のデコーダに供給する保持回路を有する。

【００１７】本発明によれば、切り換え回路によって、
バウンダリスキャンセルを直接制御可能な制御信号と検
査モードを指示する検査モード制御信号を制御回路また
は検査対象となる半導体装置へ切り換えて出力する。制
御回路によって、検査モード制御信号に応じて検査モー
ドを決定し、それに応じて検査用の制御信号を生成し、
検査対象となる半導体装置に供給する。このため、検査
対象となる半導体装置の種類に応じて、半導体装置にあ
る主回路の動作を検査するための信号を半導体装置に供
給し、異なる種類の半導体装置に対応可能である。例え
ば、第１種類の半導体装置を検査する場合に、切り換え
回路により、検査モード制御信号が半導体装置に供給さ
れ、当該第１種類の半導体装置に設けられているバウン
ダリスキャン制御回路により検査制御信号が生成され、
それに応じてバウンダリスキャンセルが所定の動作を行
い、主回路の動作検査が行われる。一方、第２種類の半
導体装置を検査する場合に、切り換え回路により、外部
から入力された検査モード制御信号が制御回路に入力さ
れ、制御回路により生成した検査制御信号が半導体装置
にあるバウンダリスキャンセルに直接供給され、それに
応じてバウンダリスキャンセルが所定の動作を行い、主
回路の動作検査が行われる。このように、検査対象とな
る半導体装置の種類に応じて異なる検査用信号を半導体
装置に供給するので、異なる種類の半導体装置に対応で
きる共通の半導体装置検査回路を実現できる。

【００１８】

【発明の実施の形態】図１は本発明に係る半導体装置検
査回路の一実施形態を示す回路図である。図示のよう
に、本実施形態の半導体装置検査回路は、制御回路１０
ａおよび切り換え回路３０，３１，３２により構成され
ている。

【００１９】図示のように、本実施形態の半導体装置検
査回路においては、入力端子２１，２２，…，２６から
入力された制御信号ＳＤＲ（Shift-DR）、ＣＤＲ（Capt
ure-DR）、ＵＤＲ（Update-DR ）、イネーブル信号ＥＮ
Ｂ（Enable）およびモード信号ＭＯＤ１（Ｍｏｄｅ
１），ＭＯＤ２（Ｍｏｄｅ２）は、それぞれ出力端子４
１，４２，…，４６に出力される。また、制御回路１０
ａにより、入力端子２１，２２，…，２６からの入力信
号とほぼ同様な制御信号ＳＤＲ，ＣＤＲ，ＵＤＲ、イネ
ーブル信号ＥＮＢおよびモード信号ＭＯＤ１，ＭＯＤ２
がそれぞれ生成され、出力端子４１，４２，…，４６に
出力される。

【００２０】切り換え回路３０，３１および３２には、
入力端子３５から入力されたＴＡＰイネーブル信号ＴＥ
Ｂ（TAP ＿Enable）に応じて、それぞれ入力信号を切り
換えて出力する。例えば、切り換え回路３０は、入力端
子３３から入力されたテストモード選択信号ＴＭＳを出
力端子４０または制御回路１０ａの何れかに出力し、切
り換え回路３１は、入力端子３４から入力されたテスト
入力データＴＤＩを出力端子３９または制御回路１０ａ
の何れかに出力する。切り換え回路３２は、入力端子４
７から入力されたテスト出力データＴＤＯを出力端子３
６または制御回路１０ａの何れかに出力する。

【００２１】制御回路１０ａは、入力端子１１から入力
されたクロック信号ＴＣＫ、切り換え回路３０と３１か
ら入力されたテストモード選択信号ＴＭＳおよびテスト
入力データＴＤＩを受けて、これらの信号に応じて、制
御信号ＳＤＲ，ＣＤＲ，ＵＤＲ、イネーブル信号ＥＮＢ
およびモード信号ＭＯＤ１，ＭＯＤ２を生成する。

【００２２】図２は、制御信号１０ａの一構成例を示し
ている。図示のように、この制御回路１０ａは、ＴＡＰ
コントローラ４ａ、ステートデコーダ５ａ、インストラ
クションレジスタ６ａ、インストラクションデコーダ７
ａおよびマルチプレクサ（ＭＵＸ）９ａにより構成され
ている。

【００２３】ＴＡＰコントローラ４ａは、入力端子３７
から入力されたクロック信号ＴＣＫよび入力端子３０＿
１から入力されたテストモード選択信号ＴＭＳに応じ
て、ステートデコーダ５ａに制御データＤ４を出力す
る。なお、入力端子３０＿１は、切り換え回路３０の出
力端子に接続されている。ステートデコーダ５ａは、Ｔ
ＡＰコントローラ４ａからの制御データＤ４をデコード
して、その結果、制御信号ＳＤＲ，ＣＤＲおよびＵＤＲ
を発生し出力端子４１，４２および４３にそれぞれ出力
する。さらに、ステートデコーダ５ａ、デコーダの結果
に応じてインストラクションデータＤ５を生成し、イン
ストラクションレジスタ６ａに出力する。

【００２４】インストラクションレジスタ６ａは、入力
端子３７から入力されたクロック信号ＴＣＫ、入力端子
３１＿１から入力されたテスト入力データＴＤＩおよび
ステートデコーダ５ａからの入力されるインストラクシ
ョンデータＤ５を受けて、これらのデータをそれぞれ保
持する。そして、保持されたインストラクションデータ
（Ｄ６）をインストラクションデコーダ７ａに出力し、
さらに保持されたテスト入力データ（Ｄ６ａ）をマルチ
プレクサ９ａに出力する。

【００２５】インストラクションデコーダ７ａは、イン
ストラクションレジスタ６ａから入力されたデータＤ６
に応じて、イネーブル信号ＥＮＢおよびモード信号ＭＯ
Ｄ１，ＭＯＤ２を生成し、それぞれ出力端子４４，４５
および４６に出力する。マルチプレクサ９ａは、インス
トラクションレジスタ６ａから入力されたデータＤ６ａ
および入力端子３２＿１から入力されたテスト出力デー
タＴＤＯの何れかを選択して、出力端子３６に出力す
る。なお、入力端子３２＿１は、切り換え回路３２の出
力端子に接続されている。

【００２６】上述した構成を有する制御回路１０ａによ
り、入力されたクロック信号ＴＣＫ、テストモード選択
信号ＴＭＳおよびテスト入力データＴＤＩに応じて、バ
ウンダリスキャンセルを制御するための制御信号ＳＤ
Ｒ，ＣＤＲ，ＵＤＲ、イネーブル信号ＥＮＢおよびモー
ド信号ＭＯＤ１，ＭＯＤ２がそれぞれ生成され、出力さ
れる。これらの制御信号などに応じて、バウンダリスキ
ャンセルの動作が制御され、バウンダリスキャンセルを
介して、検査対象となる半導体装置に対して、データの
入出力が行われる。

【００２７】図３は、バウンダリスキャンセルの一例を
示す回路図である。ここで、入力セルとして用いられて
いるバウンダリスキャンセル２ａの構成を示している。
図示のように、入力セル２ａは、バウンダリスキャンシ
フトレジスタ（以下、Ｂ−Ｓシフトレジスタと略記す
る）２ｅ、パラレルラッチ２ｃおよびマルチプレクサ
（ＭＵＸ）２ｄにより構成されている。

【００２８】Ｂ−Ｓシフトレジスタ２ｅは、入力端子Ｔ
_INから入力されたパラレル（並列）の入力データを受け
て、それを保持する。また、当該Ｂ−Ｓシフトレジスタ
２ｅは、入力端子３９から入力されたシリアルなテスト
入力データＴＤＩを受けて、当該シリアルデータをパラ
レルデータに変換してそれを保持する。図示のように、
Ｂ−Ｓシフトレジスタ２ｅの動作は、クロック信号ＴＣ
Ｋ、制御信号ＳＤＲ，ＣＤＲ，ＵＤＲおよびイネーブル
信号ＥＮＢにより制御される。なお、このれら制御信号
などは、それぞれ図１に示す半導体装置検査回路により
供給される。

【００２９】パラレルラッチ２ｃは、Ｂ−Ｓシフトレジ
スタ２ｅにより保持した入力データを受けて、それをさ
らに保持する。図示のように、パラレルラッチ２ｃは、
クロック信号ＴＣＫ、制御信号ＵＤＲおよびイネーブル
信号ＥＮＢにより制御される。

【００３０】マルチプレクサ２ｄは、入力端子５０から
入力されたテスト信号ＩＮＴＥＳＴに応じて、入力端子
Ｔ_INからの入力データまたはパラレルラッチ２ｃのラッ
チデータの何れかを選択して、出力する。

【００３１】このように構成された入力セル２ａによ
り、入力端子Ｔ_INから入力されたパラレルなデータまた
は入力端子３９から入力されたシリアルなデータをパラ
レルデータに変換され、外部から入力されたテスト信号
ＩＮＴＥＳＴに応じて、入力端子Ｔ_INから入力されたパ
ラレルのデータを選択して、例えば、内部回路に入力す
るか、またはパラレルラッチ２ｃにより保持されたデー
タを選択して内部回路に入力する。

【００３２】本実施形態の半導体装置検査回路の検査対
象となる半導体装置は、例えば、図４または図５に示す
ように、所定の機能を有するコアロジック、バウンダリ
スキャンセルからなる入力セルおよび出力セルを持つも
のである。図４に示すように、バウンダリスキャンセル
を制御するための制御信号ＳＤＲ，ＣＤＲ，ＵＤＲおよ
びイネーブル信号ＥＮＢなどを生成する制御回路１０を
内蔵したものと、図５に示すように制御回路を有せず、
外部から供給された制御信号ＳＤＲ，ＣＤＲ，ＵＤＲお
よびイネーブル信号ＥＮＢなどに依存してバウンダリス
キャンセルの動作を制御し、コアロジックの動作を検査
するものの２種類がある。

【００３３】図４に示すような半導体装置に対して動作
検査を行う場合に、半導体装置に内蔵されている制御回
路１０により、テストモード選択信号ＴＭＳおよびテス
ト入力データに応じて、バウンダリスキャンセルを制御
する制御信号などを生成することができるので、本実施
形態の半導体装置検査回路は、外部から入力されたテス
トモード選択信号ＴＭＳ、テスト入力データＴＤＩおよ
びクロック信号ＴＣＫを半導体装置に出力する。

【００３４】具体的に、例えば、図１に示す半導体装置
検査回路において、入力端子３５から入力されたＴＡＰ
イネーブル信号ＴＥＢに応じて、切り換え回路３０によ
り、入力端子３３に入力されたテストモード選択信号Ｔ
ＭＳを出力端子４０に出力し、入力端子３４から入力さ
れたテスト入力データＴＤＩを出力端子３９に出力す
る。さらに、入力端子３７から入力されたクロック信号
ＴＣＫが出力端子４８に出力される。このように、半導
体装置検査回路により出力されたテストモード選択信号
ＴＭＳ、テスト入力データおよびクロック信号ＴＣＫが
それぞれ検査対象となる半導体装置に供給され、当該半
導体装置の内部に設けられている制御回路１０により、
バウンダリスキャンセルを制御するための制御信号ＳＤ
Ｒ，ＣＤＲ，ＵＤＲおよびイネーブル信号ＥＮＢなどが
それぞれ生成されるので、バウンダリスキャンセルから
なる入力セルおよび出力セルがそれぞれ所定の動作を行
い、コアロジック１に対して試験を行うことができる。

【００３５】一方、図５に示すような半導体装置に対し
て動作検査を行う場合に、当該検査対象の半導体装置内
部にバウンダリスキャンセルを制御するための制御信号
などを生成する制御回路が設けられていないので、本実
施形態の半導体装置検査回路において、制御回路１０ａ
により、バウンダリスキャンセルを制御するための制御
信号ＳＤＲ，ＣＤＲ，ＵＤＲおよびイネーブル信号ＥＮ
Ｂなどが生成され、検査対象となる半導体装置に供給さ
れる。

【００３６】具体的に、例えば、図１に示す半導体装置
検査回路において、入力端子３５から入力されたＴＡＰ
イネーブル信号ＴＥＢに応じて、切り換え回路３０およ
び３１は入力端子３３，３４から入力されたテストモー
ド選択信号ＴＭＳおよびテスト入力データＴＤＩをそれ
ぞれ制御回路１０ａに出力する。制御回路１０ａによっ
て、切り換え回路から入力されたテストモード選択信号
ＴＭＳ、テスト入力データＴＤＩおよび入力端子３７か
ら入力されたクロック信号ＴＣＫに応じて、制御信号Ｓ
ＤＲ，ＣＤＲ，ＵＤＲ、イネーブル信号ＥＮＢおよびモ
ード信号ＭＯＤ１，ＭＯＤ２がそれぞれ生成され、出力
端子４１，４２，…，４７に出力される。これらのテス
ト信号は、出力端子を介して検査対象の半導体装置にそ
れぞれ伝送されるので、検査対象となる半導体装置内に
設けられているバウンダリスキャンセルからなる入力セ
ルおよび出力セルがそれぞれ所定の動作を行い、コアロ
ジック１に対して試験を行うことができる。

【００３７】以上説明したように、本実施形態によれ
ば、テストモード選択信号ＴＭＳなどの入力信号に応じ
てバウンダリスキャンセルの動作を制御するための制御
信号を生成する制御回路を設けて、さらに、外部入力信
号を上記制御回路または出力端子の何れかに出力する切
り換え回路を設けることにより、種類の異なる半導体装
置に対して動作検査に必要な信号を供給することがで
き、異なる半導体装置の検査に対応できる。

【００３８】

【発明の効果】以上説明したように、本発明の半導体装
置検査回路によれば、種類の異なる半導体装置に対して
動作検査に必要な信号を供給することができ、それぞれ
異なる半導体装置の動作検査に対応できる利点がある。

【図面の簡単な説明】

【図１】本発明に係る半導体装置検査回路の一実施形態
を示す回路図である。

【図２】本実施形態の半導体装置検査回路の制御回路の
構成を示す回路図である。

【図３】バウンダリスキャンセルの構成を示す回路図で
ある。

【図４】従来の制御回路付き半導体装置の構成を示す回
路図である。

【図５】従来の制御回路なし半導体装置の構成を示す回
路図である。

【符号の説明】

１…コアロジック、２ａ，２ｂ…バウンダリスキャンセ
ルからなる入出力セル、３ａ…入力端子、３ｂ…出力端
子、４，４ａ…ＴＡＰコントローラ、５，５ａ…ステー
トデコーダ、６，６ａ…インストラクションレジスタ、
７，７ａ…インストラクションデコーダ、９，９ａ…マ
ルチプレクサ、２ｃ…パラレルラッチ、２ｄ…マルチプ
レクサ、２ｅ…バウンダリスキャンシフトレジスタ、１
０，１０ａ…制御回路、３０，３１，３２…切り換え回
路。

Claims

【特許請求の範囲】

【請求項１】検査対象となる主回路と、外部からの検査
データを上記主回路に入力し、若しくは上記主回路の出
力データを外部に出力するバウンダリスキャンセルと、
外部からの検査モード制御信号に応じて検査制御信号を
生成して上記バウンダリスキャンセルに供給するバウン
ダリスキャン制御回路とを有する第１種類の半導体装
置、または、検査対象となる主回路と、外部からの検査
データを上記主回路に入力し、若しくは上記主回路の出
力データを外部に出力するバウンダリスキャンセルとを
有し、外部から入力された検査制御信号に応じてバウン
ダリスキャンセルを制御する第２種類の半導体装置の何
れに対しても検査可能な半導体装置検査回路であって、上記検査モード制御信号に応じて、上記バウンダリスキ
ャンセルを制御するための上記検査制御信号を生成する
検査制御回路と、選択制御信号に応じて、上記検査モード制御信号を上記
検査制御回路または検査対象となる上記半導体装置の何
れかに出力する切り換え回路とを有し、上記切り換え回路は、上記第１種類の半導体装置の主回
路を検査する場合に、外部から入力された上記検査モー
ド制御信号を上記半導体装置に出力し、上記第２種類の
半導体装置の主回路を検査する場合に、外部から入力さ
れた上記検査モード制御信号を上記制御回路に出力する
半導体装置検査回路。
【請求項２】上記制御回路は、上記検査モード制御信号
に従って検査ステートを示すステート制御信号を発生す
る第１のデコーダ回路と、上記第１のデコーダ回路からのステート制御信号に応じ
て、イネーブル信号およびモード制御信号を出力する第
２のデコーダとを有する請求項１記載の半導体装置検査
回路。
【請求項３】上記制御回路は、上記第１のデコーダによ
り発生された上記ステート制御信号の一部分を保持し、
保持した信号を上記第２のデコーダに供給する保持回路
をさらに有する請求項２記載の半導体装置検査回路。