JP3588052B2 - バウンダリスキャンテスト回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＪＴＡＧの規格に準拠したバウンダリスキャンテスト回路に関する。
【０００２】
【従来の技術】
近年、半導体集積回路（デバイスとも称する。）の高機能化及びプリント配線基板の実装密度の増加によって、デバイスのピン数が増加するとともに、パッケージの小型化が進んでいる。そのため、デバイスのピン間隔が、インサーキットテスト用のテストプローブの直径を下回っているため、直接テストプローブをデバイスのピンに当接させることができなくなっている。また、デバイスとして、例えばＢＧＡパッケ−ジを使用した場合、ＢＧＡパッケ−ジのピンにテストプローブを当接させることができない。このような場合、機能テスト用のテストパットに加えて、テストプローブ当接用のテストパットを設けることも可能であるが、プリント配線基板の高密度実装化の妨げとなる。このように、プリント配線基板上にテストプローブを当接してインサーキットテストを行うことは、困難な状況になってきている。
【０００３】
そこで、デバイスを実装したプリント基板のボードテストを容易に行うための方法として、ＩＥＥＥ１１４９．１（以下、ＪＴＡＧと称する。）の規格に準拠したテスト方法が作成されている。このＪＴＡＧテストは、デバイスの入出力端子と内部ロジックとの間に、バウンダリスキャンセルと呼ばれる多目的メモリデバイスを追加し、各バウンダリスキャンセルによって構成したシフトレジスタであるバウンダリスキャンテスト回路を用いることで実現される。すなわち、ＪＴＡＧテストでは、デバイスのすべての外部入出力ピンを順次走査して、テストデータの入出力を行うことにより、デバイスの内部機能やデバイスが実装されているプリント配線基板のテストを行う。
【０００４】
図２は、ＪＴＡＧの規格に準拠した方法を用いた半導体集積回路の概略の構成回路図である。 図３は、ＴＡＰコントローラの入出力信号を示した図である。半導体集積回路１０１は、外部に外部信号入力ピンである信号入力用ピンＩＮ１，ＩＮ２、外部信号出力ピンである信号出力用ピンＯＵＴ１，ＯＵＴ２、テスト用ピンＴＤＩ，ＴＣＫ，ＴＭＳ，ＴＲＳＴ，ＴＤＯを備えている。また、内部には、信号入力バッファ１１，１２、信号出力バッファ１３，１４、テスト信号入力バッファ１５〜１８、テスト信号出力バッファ１９、テスト回路であるバウンダリスキャンセル２１〜２４、内部論理回路である内部ロジック４１及びＴＡＰ制御回路であるＴＡＰ（Ｔｅｓｔ Ａｃｃｅｓｓ Ｐｏｒｔ）コントローラ（以下、ＴＡＰＣと称する。）３１を有している。
【０００５】
信号入力バッファ１１，１２、信号出力バッファ１３，１４、テスト信号入力バッファ１５〜１８及びテスト信号出力バッファ１９は、それぞれ入力端子及び出力端子を各１端子備えている。
【０００６】
バウンダリスキャンセル２１〜２４は、それぞれＩＮ＿Ａ端子、ＩＮ＿Ｂ端子、ＩＮ＿Ｃ端子、ＩＮ＿Ｄ端子、ＩＮ＿Ｅ端子、ＩＮ＿Ｆ端子、ＯＵＴ＿Ｎ端子及びＯＵＴ＿Ｓ端子を各１端子備えている（図２においては、各端子をＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｎ，Ｓと表示している。）。
【０００７】
ＴＡＰＣ３１は、ＴＣＫ端子、ＴＭＳ端子、ＴＲＳＴ端子、ＴＤＩ端子、ＴＤＯ端子、ＩＮ＿Ｃ端子、ＩＮ＿Ｄ端子、ＩＮ＿Ｅ端子及びＩＮ＿Ｆ端子を各１端子備えている。また、内部ロジック４１は、複数の信号入力端子及び信号出力端子を備えている。
【０００８】
なお、ＴＡＰＣ３１は、図３に示したＴＡＰＣ３２、図外のインストラクションレジスタ、バイパスレジスタ及びオプションレジスタを備えた構成とする。ＴＡＰＣ３２は、ＴＣＫ端子、ＴＭＳ端子、ＴＲＳＴ端子、ＴＤＩ端子、ＩＮ＿Ｃ端子、ＩＮ＿Ｄ端子、ＩＮ＿Ｅ端子及びＩＮ＿Ｆ端子を各１端子備えている。
【０００９】
各部の接続は以下の通りである。信号入力バッファ１１は、入力端子が外部入力用ピンＩＮ１に接続され、出力端子がバウンダリスキャンセル２１のＩＮ＿Ａ端子に接続される。同様に、信号入力バッファ１２は、入力端子が外部入力用ピンＩＮ２に接続され、出力端子がバウンダリスキャンセル２２のＩＮ＿Ａ端子に接続される。
【００１０】
信号出力バッファ１３は、入力端子がバウンダリスキャンセル２３のＯＵＴ＿Ｓ端子に接続され、出力端子が外部の信号出力用ピンＯＵＴ１に接続される。同様に、信号出力バッファ１４は、入力端子がバウンダリスキャンセル２４のＯＵＴ＿Ｓ端子に接続され、出力端子が外部の信号出力用ピンＯＵＴ２に接続される。
【００１１】
テスト信号入力バッファ１５は、入力端子がテスト用ピンＴＤＩに接続され、出力端子がバウンダリスキャンセル２１のＩＮ＿Ｂ端子及びＴＡＰＣ３１のＴＤＩ端子に接続される。テスト信号入力バッファ１６は、入力端子がテスト用ピンＴＣＫに接続され、出力端子がＴＡＰＣ３１のＴＣＫ端子に接続される。テスト信号入力バッファ１７は、入力端子がテスト用ピンＴＭＳに接続され、出力端子がＴＡＰＣ３１のＴＭＳ端子に接続される。テスト信号入力バッファ１８は、入力端子がテスト用ピンＴＲＳＴに接続され、出力端子がＴＡＰＣ３１のＴＲＳＴ端子に接続される。
【００１２】
テスト信号出力バッファ１９は、入力端子がバウンダリスキャンセル２４のＩＮ＿Ｎ端子に接続され、出力端子がテスト用ピンＴＤＯ端子に接続される。
【００１３】
バウンダリスキャンセル２１は、ＩＮ＿Ａ端子が信号入力バッファ１１の出力端子に接続され、ＯＵＴ＿Ｓ端子が内部ロジック４１の信号入力端子に接続されＩＮ＿Ｂ端子がテスト信号入力バッファ１５の出力端子及び外部テスト用ピンＴＤＩに接続され、ＯＵＴ＿Ｎ端子がバウンダリスキャンセル２２のＩＮ＿Ｂ端子に接続される。バウンダリスキャンセル２２は、ＩＮ＿Ａ端子が信号入力バッファ１２の出力端子に接続され、ＯＵＴ＿Ｓ端子が内部ロジック４１の信号入力端子に接続されＩＮ＿Ｂ端子がバウンダリスキャンセル２１のＯＵＴ＿Ｎ端子に接続され、ＯＵＴ＿Ｎ端子がバウンダリスキャンセル２３のＩＮ＿Ｂ端子に接続される。バウンダリスキャンセル２３は、ＩＮ＿Ａ端子が内部ロジック４１の信号出力端子に接続され、ＯＵＴ＿Ｓ端子が信号出力バッファ１３の入力端子に接続され、ＩＮ＿Ｂ端子がバウンダリスキャンセル２２のＯＵＴ＿Ｎ端子に接続され、ＯＵＴ＿Ｎ端子がバウンダリスキャンセル２４のＩＮ＿Ｂ端子に接続される。バウンダリスキャンセル２４は、ＩＮ＿Ａ端子が内部ロジック４１の信号出力端子に接続され、ＯＵＴ＿Ｓ端子が信号出力バッファ１４の入力端子に接続され、ＩＮ＿Ｂ端子がバウンダリスキャンセル２３のＯＵＴ＿Ｎ端子に接続され、ＯＵＴ＿Ｎ端子が信号出力バッファ１４の入力端子に接続される。
【００１４】
このように、バウンダリスキャンセル２１〜２４は、それぞれ直列に接続されて、第１のシフトレジスタ回路であるシフトレジスタ（バウンダリスキャンレジスタ）２０を構成する。
【００１５】
また、バウンダリスキャンセル２１〜２４のＩＮ＿Ｃ端子、ＩＮ＿Ｄ端子、ＩＮ＿Ｅ端子及びＩＮ＿Ｆ端子は、ＴＡＰＣ３１のＩＮ＿Ｃ端子、ＩＮ＿Ｄ端子、ＩＮ＿Ｅ端子及びＩＮ＿Ｆ端子とそれぞれ接続される（図２においては、バウンダリスキャンセル２１〜２４とＴＡＰＣ３１との接続を、簡易的に１ラインとして表示している。）
ＴＡＰＣ３１は、ＩＮ＿Ｃ端子、ＩＮ＿Ｄ端子、ＩＮ＿Ｅ端子及びＩＮ＿Ｆ端子が、それぞれバウンダリスキャンセル２１〜２４のＩＮ＿Ｃ端子、ＩＮ＿Ｄ端子、ＩＮ＿Ｅ端子及びＩＮ＿Ｆ端子に接続される。また、ＴＣＫ端子がテスト信号入力バッファ１６の出力端子に接続され、ＴＭＳ端子がテスト信号入力バッファ１７の出力端子に接続され、ＴＲＳＴ端子がテスト信号入力バッファ１８の出力端子に接続される。さらに、ＴＤＩ端子がテスト信号入力バッファ１５の出力端子に接続され、ＴＤＯ端子がテスト信号出力バッファ１９の入力端子に接続される。
【００１６】
内部ロジック４１は、信号入力端子がバウンダリスキャンセル２１，２２のＯＵＴ＿Ｓ端子に接続され、信号出力端子がバウンダリスキャンセル２３，２４のＩＮ＿Ａ端子に接続される。
【００１７】
各部の機能は以下の通りである。信号入力バッファ１１，１２、及びテスト信号入力バッファ１５〜１８は、外部から入力された信号を波形整形し、内部ロジック４１またはＴＡＰＣ３１に出力するためのものである。また、信号出力バッファ１３，１４、及びテスト信号出力バッファ１９は、内部ロジック４１またはシフトレジスタ２０から出力された信号のドライブ能力を上げ、外部に出力するためのものである。
【００１８】
バウンダリスキャンセル２１〜２４は、内部ロジック４１の各入力端子と半導体集積回路１０１の各外部信号入力用ピンとの間、及び内部ロジック４１の各出力端子と半導体集積回路１０１の各外部信号出力用ピンとの間に、テストプローブと等価な働きをするレジスタとして配置されたものである。また、前記のように、バウンダリスキャンセル２１〜２４は直列に接続されて、シフトレジスタ２０を構成する。
【００１９】
ＴＡＰコントローラ３１は、シフトレジスタ（第１のシフトレジスタ回路）２０を制御するためのものであり、図３に示したように、半導体集積回路１０１の外部テスト用ピンＴＤＩ，ＴＭＳ，ＴＣＫ及びＴＲＳＴから入力される４つの信号に応じて、ＩＮ＿Ｃ端子から制御信号ｓｈｉｆｔ、ＩＮ＿Ｄ端子からクロック信号ｃｌｏｃｋ、ＩＮ＿Ｅ端子からクロック信号ｕｐｄａｔｅ及びＩＮ＿Ｆ端子から制御信号ｍｏｄｅをバウンダリスキャンセル２１〜２４に出力して、シフトレジスタ２０の制御を行う。 例えば、ＴＡＰＣ３１は、ＴＭＳ端子から入力された信号によってテストモードの選択を行い、ＴＣＫ端子から入力された信号によってデータ等の遷移を行い、ＴＤＯ端子からテスト結果を出力する。また、ＴＲＳＴ端子から入力された信号によってＴＡＰＣ３１の初期化を行う。
【００２０】
内部ロジック４１は、半導体集積回路１０１の内部論理回路であり、各種の信号処理を行う。
【００２１】
次に、バウンダリスキャンセルの構成を説明する。図４は、バウンダリスキャンセルの概略の構成図である。なお、バウンダリスキャンセル２１〜２４は、全て同じ構成であるため、バウンダリスキャンセル２１を例に説明する。バウンダリスキャンセル２１は、マルチプレクサ５１，５２、Ｄフリップフロップ５３，５４によって構成される。
各部の接続は以下の通りである。マルチプレクサ５１，５２のＡ１端子は、バウンダリスキャンセル２１のＩＮ＿Ａ端子に接続される。マルチプレクサ５１のＡ０端子は、バウンダリスキャンセル２１のＩＮ＿Ｂ端子に接続され、Ｓ端子はバウンダリスキャンセル２１のＩＮ＿Ｃ端子に接続される。マルチプレクサ５１のＹ端子は、Ｄフリップフロップ５３のＤ端子に接続される。Ｄフリップフロップ５３のＣＫ端子は、バウンダリスキャンセル２１のＩＮ＿Ｄ端子に接続される。Ｄフリップフロップ５３のＱ端子及びＤフリップフロップ５４のＤ端子は、バウンダリスキャンセル２１のＯＵＴ＿Ｎ端子に接続される。Ｄフリップフロップ５４のＣＫ端子は、バウンダリスキャンセル２１のＩＮ＿Ｅ端子に接続される。Ｄフリップフロップ５４のＱ端子は、マルチプレクサ５２のＡ０端子に接続される。マルチプレクサ５２のＳ端子は、バウンダリスキャンセル２１のＩＮ＿Ｆ端子に接続される。マルチプレクサ５２のＹ端子は、バウンダリスキャンセル２１のＯＵＴ＿Ｓ端子に接続される。
【００２２】
次に、バウンダリスキャンセルの機能及び動作を説明する。図２に示したＴＡＰＣ３１のＩＮ＿Ｃ端子から出力される制御信号ｓｈｉｆｔが、各バウンダリスキャンセルに出力されると、図４に示したバウンダリスキャンセルのマルチプレクサ５１のＳ端子に入力される。マルチプレクサ５１は、この制御信号ｓｈｉｆｔによって、信号入力バッファ１１，１２または内部ロジック４１からＩＮ＿Ａ端子に出力された信号と、外部制御端子ＴＤＩからＩＮ＿Ｂ端子に入力された信号や他のバウンダリスキャンセルからＩＮ＿Ｂ端子に出力された信号と、を選択する。マルチプレクサ５１は、制御信号ｓｈｉｆｔが”Ｌ”の時、ＩＮ＿Ｂ端子に入力された信号を出力し、制御信号ｓｈｉｆｔが”Ｈ”の時、ＩＮ＿Ａ端子に入力された信号を出力する。そして、マルチプレクサ５１は、選択した信号をＹ端子からＤフリップフロップ５３のＤ端子に送付する。また、ＴＡＰＣ３１のＩＮ＿Ｄ端子から出力されるクロック信号ｃｌｏｃｋは、Ｄフリップフロップ５３のＣＫ端子から入力される。Ｄフリップフロップ５３は、このクロック信号ｃｌｏｃｋによって、Ｄ端子から入力された信号をシフトしてＱ端子から出力する。この信号は、バウンダリスキャンセルのＯＵＴ＿Ｎ端子から出力信号ＯＵＴ＿Ｎとして出力される。
また、出力信号ＯＵＴ＿Ｎは、Ｄフリップフロップ５４のＤ端子にも出力される。Ｄフリップフロップ５４は、出力信号ＯＵＴ＿Ｎのデータを保持するために設けられている。ＴＡＰＣ３１のＩＮ＿Ｅ端子から出力されるクロック信号ｕｐｄａｔｅがＤフリップフロップ５４のＣＫ端子に入力される。このクロック信号ｕｐｄａｔｅによって、Ｄフリップフロップ５４から入力された出力信号ＯＵＴ＿Ｎがラッチされて、データが保持される。
【００２３】
さらに、ＴＡＰＣ３１のＩＮ＿Ｆ端子から出力される制御信号ｍｏｄｅがマルチプレクサ５２のＳ端子に入力される。この制御信号ｍｏｄｅによって、Ａ０端子に入力されるＤフリップフロップ５４が保持したデータ、またはＡ１端子に入力される信号ＩＮ＿Ａを選択する。制御信号ｍｏｄｅが”Ｌ”の時、マルチプレクサ５２はＤフリップフロップ５４が保持したデータを出力し、制御信号ｍｏｄｅが”Ｈ”の時、マルチプレクサ５２は信号ＩＮ＿Ａを出力する。そして、マルチプレクサ５２のＯＵＴ＿Ｓ端子から出力された信号は、バウンダリスキャンセル２３，２４または内部ロジック４１に入力される。
【００２４】
【発明が解決しようとする課題】
上記のように、バウンダリスキャンテスト回路を用いることで、半導体集積回路やプリント配線基板の内部ロジックを、インサーキットテスタなどを用いずに確実に検査することができる。しかしながら、ＪＴＡＧの規格に準拠した従来のバウンダリスキャンセルテスト方法では、デバイスの入出力ピンと内部ロジックの入出力端子との間に、バウンダリスキャンセルを追加して、予め作成したファンクションパターンを入力することで検査を行うため、内部ロジックを構成する回路が故障していた場合に、故障を検出することが不可能な場合があった。例えば、複数のＤフリップフロップによって構成されたリセット付きシフトレジスタを内部ロジックが備えていた場合である。また、双方向バッファ、ハイインピーダンスを制御する切り替え信号を有するトライステートバッファ、及び組み合わせ回路などを内部ロジックが備えていた場合である。
【００２５】
図５は、リセット付きシフトレジスタの概略の構成図である。リセット付きシフトレジスタ６１は、ｎ個のＤフリップフロップ６２−１〜６２−ｎによって構成される。各ＤフリップフロップのＣＫ端子は内部ロジックのＣＫ端子に接続され、ＲＢ端子は内部ロジックのＲＥＳＥＴ端子に接続され、Ｄフリップフロップ６２−１のＤ端子は内部ロジックのＤ端子に接続され、Ｄフリップフロップ６２−ｎのＱ端子は内部ロジックのＯＵＴ端子に接続される。また、Ｄフリップフロップ６２−１〜６２−ｎのＱ端子とＤ端子とがそれぞれ接続されて、Ｄフリップフロップ６２−１〜６２−ｎは直列に接続される。
【００２６】
リセット付きシフトレジスタ６１では、ＲＥＳＥＴ端子がアクティブになった時、Ｄフリップフロップ６２−１〜６２−ｎのＱ端子の出力は全て”Ｌ”になる。よって、従来のバウンダリスキャンテスト回路を用いた検査では、内部ロジックの出力端子から出力された信号を観測するため、上記の場合において、Ｄフリップフロップ６２−１〜６２−ｎの各Ｑ端子の出力が全て”Ｈ”から”Ｌ”へ変化するのを観測することはできなかった。
【００２７】
この場合、Ｄフリップフロップ６２−１〜６２−ｎの各Ｑ端子の出力を検査するために、テスト出力ピンを外部に設ける方法がある。しかし、内部ロジックの構成が複雑になるほどピン数が増加して、パッケージが大きくなるため、現実的ではない。
【００２８】
そこで、本発明は、上記の課題を解決するために創作したものであり、その目的は、従来のバウンダリスキャンテスト回路で検査できなかった内部ロジックの構成回路を、容易に検査することができるバウンダリスキャンテスト回路を提供することである。
【００２９】
【課題を解決するための手段】
この発明は、前記の課題を解決するための手段として、以下の構成を備えている。
【００３０】
(1) 外部信号入力ピンと内部論理回路の入力端子との間、及び外部信号出力ピンと該内部論理回路の出力端子との間にそれぞれ設けられた第１のバウンダリスキャンセルが、直列に接続された第１のシフトレジスタ回路と、
該第１のバウンダリスキャンセルのそれぞれに接続され、該第１のシフトレジスタ回路を制御可能なＴＡＰ制御回路と、を備えたバウンダリスキャンテスト回路において、
該内部論理回路の構成回路にそれぞれ接続された第２のバウンダリスキャンセルが、直列に接続された第２のシフトレジスタ回路と、
該第１のシフトレジスタ回路の信号出力端子と、該第２のシフトレジスタ回路の信号出力端子と、から出力されたデータ信号を選択してテストデータ出力ピンに出力する選択回路と、を備え、
該ＴＡＰ制御回路は、さらに該第２のシフトレジスタ回路を構成する該第２のバウンダリスキャンセルのそれぞれに接続され、該第２のシフトレジスタ回路を制御して、該外部信号入力ピンから該第１のバウンダリスキャンセルを介して該内部論理回路に入力されたテスト信号に応じて該内部論理回路の構成回路から出力された信号を、該選択回路へ出力させることを特徴とする。
【００３１】
この構成において、バウンダリスキャンテスト回路は、外部信号入力ピンと内部論理回路の入力端子との間、及び外部信号出力ピンと内部論理回路の出力端子との間にそれぞれ設けられた第１のバウンダリスキャンセルが直列に接続された第１のシフトレジスタ回路と、内部論理回路の構成回路にそれぞれ接続された第２のバウンダリスキャンセルが直列に接続された第２のシフトレジスタ回路と、をＴＡＰ制御回路で制御可能であり、第１のシフトレジスタ回路の信号出力端子と、該第２のシフトレジスタ回路の信号出力端子と、が接続された選択回路によって、何れかの信号出力端子から出力されたデータ信号を選択してテストデータ出力ピンに出力可能である。また、ＴＡＰ制御回路は、第２のシフトレジスタ回路を制御して、外部信号入力ピンから第１のバウンダリスキャンセルを介して内部論理回路に入力されたテスト信号に応じて内部論理回路の構成回路から出力された信号を、該選択回路へ出力させる。
【００３２】
したがって、ＴＡＰ制御回路で第２のシフトレジスタ回路を制御して、内部論理回路の入出力端子以外の端子に信号を入出力可能となり、従来のバウンダリスキャンテスト回路では検査できなかった箇所について検査することができ、故障検出率を向上させることが可能となる。
【００３３】
(2) 前記選択回路は、検査モード選択用の外部端子から入力された信号に応じて前記データ信号を選択することを特徴とする。
【００３４】
この構成においては、第１のシフトレジスタ回路の信号出力端子と、第２のシフトレジスタ回路の信号出力端子と、の何れか一方から出力されたデータ信号を、検査モード選択用の外部端子から入力された信号に応じて選択回路によって選択する。したがって、バウンダリスキャンテスト回路が、第１のシフトレジスタ回路及び第２のシフトレジスタ回路へ同時に信号を入力する構成であっても、何れか一方の出力信号を選択回路で選択可能であり、確実に出力信号を評価することができる。
【００３５】
（３） 前記第１のシフトレジスタ回路及び前記第２のシフトレジスタ回路は、共通の信号入力端子を備えたことを特徴とする。
【００３６】
この構成においては、共通の信号入力端子を第１のシフトレジスタ回路及び前記第２のシフトレジスタ回路は備えている。したがって、バウンダリスキャンテスト回路の入力端子数を増加させることなく、従来のバウンダリスキャンテストに加えて、第２のシフトレジスタ回路によって従来のバウンダリスキャンテストで検査できなかった内部論理回路のテストを行うことが可能となる。
【００３７】
【発明の実施の形態】
図１は、本発明の実施形態に係るバウンダリスキャンテスト回路を備えた半導体集積回路の概略構成を示した回路図である。半導体集積回路１は、図２に示した半導体集積回路１０１に、第２のバウンダリスキャンセルであるバウンダリスキャンセル２−１〜２−ｎによって構成された第２のシフトレジスタ回路であるシフトレジスタ５、選択回路であるセレクタ３、外部テスト用ピンＴＥＳＴ及びテスト信号入力バッファ４を追加し、ＴＡＰＣ３１によって、シフトレジスタ２０に加えてシフトレジスタ５を制御するものである。なお、セレクタ３は、バウンダリスキャンセル２４とテスト信号出力バッファ１９との間に設けたものである。
【００３８】
この構成により、従来のバウンダリスキャンセルテスト回路であるシフトレジスタ２０では検査できなかった内部ロジック４１の構成回路に対して、シフトレジスタ５を用いてバウンダリスキャンセルテストを行うことができる。
【００３９】
なお、図２に示した半導体集積回路１０１と同一部分には、同一符号を付し、詳細な説明は省略し、異なる部分を中心に説明する。また、半導体集積回路１の内部ロジック４１は、構成回路の一例として図５に示したリセット付きシフトレジスタ６１を備えるものとする。
【００４０】
半導体集積回路１は、上記のように半導体集積回路１０１の構成に加えて、内部に第２のバウンダリスキャンセルであるバウンダリスキャンセル２−１〜２−ｎによって構成された第２のシフトレジスタ回路であるシフトレジスタ５、選択回路であるセレクタ３及びテスト信号入力バッファ４を備える。また、外部にテストピンＴＥＳＴを備える。
【００４１】
各部の構成は以下の通りである。バウンダリスキャンセル２−１〜２−ｎは、図４に示したバウンダリスキャンセル２１の構成において、マルチプレクサ５１及びＤフリップフロップ５３を備えた構成である。また、それぞれＩＮ＿Ａ端子、ＩＮ＿Ｂ端子、ＩＮ＿Ｃ端子、ＩＮ＿Ｄ端子、ＯＵＴ＿Ｎ端子を各１端子備えている。よって、図４において、点線で囲んだ部分のみを備えた構成である（図１においては、図２と同様に、バウンダリスキャンセルの各端子をＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｎ，Ｓと表示している。）。
【００４２】
セレクタ３は、信号入力端子ａ，ｂ、信号出力端子ｃ及び信号選択端子ｄを備えている。また、テスト信号入力バッファ４は、他のバッファと同様に、入力端子及び出力端子を各１端子備えている。
【００４３】
内部ロジック４１を構成する回路の一つであるリセット付きシフトレジスタ６１は、図５を用いて説明した構成に加えて、Ｄフリップフロップ６２−１〜６２−ｎに、それぞれ信号出力端子Ｑ１〜Ｑｎを設けた構成である。
【００４４】
各部の接続は以下の通りである。バウンダリスキャンセル２−１は、ＩＮ＿Ａ端子が内部ロジック４１を構成するリセット付きシフトレジスタ６１の信号出力端子Ｑ１に接続され、ＩＮ＿Ｂ端子がテスト信号入力バッファ１５の出力端子に接続され、ＩＮ＿Ｎ端子がバウンダリスキャンセル２−２のＩＮ＿Ｂ端子に接続される。よって、テスト用ピンＴＤＩは共通の信号入力端子として、テスト信号入力バッファ１５を介して、バウンダリスキャンセル２１のＩＮ＿Ｂ端子、ＴＡＰＣ３１のＴＤＩ端子、及びバウンダリスキャンセル２−１のＩＮ＿Ｂ端子に接続された構成である。
【００４５】
また、バウンダリスキャンセル２−２は、ＩＮ＿Ａ端子が内部ロジック４１を構成するリセット付きシフトレジスタ６１の備える信号出力端子Ｑ２に接続され、ＩＮ＿Ｂ端子がバウンダリスキャンセル２−１のＩＮ＿Ｎ端子に接続され、ＩＮ＿Ｎ端子がバウンダリスキャンセル２−３のＩＮ＿Ｂ端子に接続される。同様に、バウンダリスキャンセル２−３〜２−（ｎ−１）であるバウンダリスキャンセル２−ｘは、ＩＮ＿Ａ端子が内部ロジック４１を構成するリセット付きシフトレジスタ６１の備える信号出力端子Ｑｘに接続され、ＩＮ＿Ｂ端子がバウンダリスキャンセル２−（ｘ−１）のＩＮ＿Ｎ端子に接続され、ＩＮ＿Ｎ端子がバウンダリスキャンセル２−（ｘ＋１）のＩＮ＿Ｂ端子に接続される。バウンダリスキャンセル２−ｎは、ＩＮ＿Ａ端子が内部ロジック４１を構成するリセット付きシフトレジスタ６１の備える信号出力端子Ｑｎに接続され、ＩＮ＿Ｂ端子がバウンダリスキャンセル２−（ｎ−１）のＩＮ＿Ｎ端子に接続され、ＩＮ＿Ｎ端子がセレクタ３の信号入力端子ｂに接続される。
【００４６】
また、バウンダリスキャンセル２−１〜２−ｎは、ＩＮ＿Ｃ端子及びＩＮ＿Ｄ端子がそれぞれＴＡＰＣ３１のＩＮ＿Ｃ端子及びＩＮ＿Ｄ端子に接続される（図１においては、図２と同様、バウンダリスキャンセル２１〜２４とＴＡＰＣ３１との接続、及びバウンダリスキャンセル２−１〜２−ｎとＴＡＰＣ３１との接続を、簡易的に１ラインとして表示している。）。
【００４７】
セレクタ３は、信号入力端子ａがシフトレジスタ２０の信号出力端子であるバウンダリスキャンセル２４のＩＮ＿Ｎ端子に接続され、信号入力端子ｂがシフトレジスタ５の信号出力端子であるバウンダリスキャンセル２−ｎのＩＮ＿Ｎ端子に接続され、信号出力端子ｃがテスト信号出力バッファ１９の入力端子に接続され、信号選択端子ｄがテスト信号入力バッファ４の出力端子に接続される。
【００４８】
テスト信号入力バッファ４の入力端子は、外部端子であるテスト用ピンＴＥＳＴに接続され、出力端子がセレクタ３の信号選択端子ｄに接続される。
【００４９】
ＴＡＰＣ３１は、半導体集積回路１０１におけるＴＡＰＣ３１の接続に加えて、ＩＮ＿Ｃ端子及びＩＮ＿Ｄ端子が、それぞれバウンダリスキャンセル２−１〜２−ｎのＩＮ＿Ｃ端子及びＩＮ＿Ｄ端子と接続される。また、ＴＤＯ端子がバウンダリスキャンセル２４とセレクタ３の信号入力端子との間に接続される。
【００５０】
各部の機能は以下の通りである。バウンダリスキャンセル２−１〜２−ｎは、シフトレジスタ２０を用いたバウンダリスキャンセルテストでは検出できない故障を検出するためのものである。
【００５１】
セレクタ３は、テスト用ピンＴＥＳＴからテスト信号入力バッファ４及び信号選択端子ｄを介して入力された信号に応じて、シフトレジスタ２０から出力されて、信号入力端子ａから入力された信号と、シフトレジスタ５から出力されて、信号入力端子ｂから入力された信号と、を選択して、信号出力端子ｃ及びテスト信号出力バッファ１９を介して、テストデータ出力ピンであるテスト用ピンＴＤＯに出力するためのものである。なお、テスト用ピンＴＥＳＴからＨ信号を入力してアクティブな状態にした際には、セレクタ３はシフトレジスタ５から出力された信号を選択して、故障検出用モードとなる。まタ、テスト用ピンＴＥＳＴからＬ信号を入力して非アクティブな状態にした際には、シフトレジスタ２０から出力された信号を選択して、通常検査モードとなる。
【００５２】
テスト信号入力バッファ４は、外部から入力された信号を波形整形し、セレクタ３に出力するためのものである。
【００５３】
ＴＡＰコントローラ３１は、シフトレジスタ２０を制御するとともに、シフトレジスタ５を制御するためのものである。半導体集積回路１の外部テスト用ピンＴＤＩ，ＴＤＯ，ＴＭＳ，ＴＣＫ及びＴＲＳＴから入力される５つの信号に応じて、ＩＮ＿Ｃ端子から制御信号ｓｈｉｆｔ、ＩＮ＿Ｄ端子からクロック信号ｃｌｏｃｋ、ＩＮ＿Ｅ端子からクロック信号ｕｐｄａｔｅ及びＩＮ＿Ｆ端子から制御信号ｍｏｄｅをバウンダリスキャンセル２１〜２４及びバウンダリスキャンセル２−１〜２−ｎに出力して、シフトレジスタ２０及びシフトレジスタ５の制御を行う。
次に、シフトレジスタ２０を用いて検査できなかった内部ロジック４１の構成回路の検査方法について説明する。図１において、半導体集積回路１のテスト用ピンＴＥＳＴにＨ信号を入力して、故障検出用モードに設定する。信号入力端子ＩＮ１，ＩＮ２から入力した信号が内部ロジック４１にセットされるように、マルチプレクサ５２のＩＮ＿Ｆ端子に制御信号ｍｏｄｅとして信号”Ｈ”を入力し、検出したい値が出力されるように、内部ロジックを動作させる。
【００５４】
次に、内部ロジック４１のリセット付きシフトレジスタ６１のＱ１〜Ｑｎ端子から出力された値を、バウンダリスキャンセル２−１〜２−ｎがＤフリップフロップ５３によりラッチするように、マルチプレクサ５１にＩＮ＿Ｃ端子から制御信号ｓｈｉｆｔとして信号”Ｈ”を入力する。また、Ｄフリップフロップ５３のＩＮ＿Ｄ端子からクロック信号ｃｌｏｃｋを入力することで、Ｄフリップフロップ５３によりラッチされた値が、ＯＵＴ＿Ｎ端子から出力される。
【００５５】
次いで、マルチプレクサ５１にＩＮ＿Ｃ端子から制御信号ｓｈｉｆｔとして信号”Ｌ”を入力する。また、シフトレジスタ５を構成する各バウンダリスキャンセル２−１〜２−ｎが保持する値をクロック信号ｃｌｏｃｋによってシフトさせ、セレクタ３及びテスト信号出力バッファ１９を介してテスト用ピンＴＤＯから出力させる。そして、このテスト用ピンＴＤＯから出力させた信号を、パソコンなどのホストを用いて故障判定を行う。
【００５６】
上記の検査を行う場合、検査を行うために必要なテストパターンをホストなどによって、予め自動生成することも可能となり、検査のための準備工程を簡略化することが可能となる。
【００５７】
このように、バウンダリスキャンテスト回路の構成を利用し、バウンダリスキャンセルを故障検出不可能な箇所に接続し、テスト出力信号ＴＤＯの前段にセレクタ回路を挿入することにより、従来のバウンダリスキャンテスト回路で検出不可能な箇所に対応するバウンダリスキャンテストの実施が可能となり、故障検出率の向上を図ることができる。
【００５８】
また、故障検出率向上のために、出力ピンを複数設ける必要がなく、デバイスのテストピンは、バウンダリスキャンテスト用に従来から使用していたテスト用ピンＴＤＩ，ＴＤＯ，ＴＭＳ，ＴＣＫ及びＴＲＳＴに加えて、バウンダリスキャンテスト信号を切り替えるためのテスト用ピンＴＥＳＴのみで良い。よって、ピン数の増加によるデバイスの面積増加を防止できる。
【００５９】
さらに、本発明をプリント配線基板に適用した場合、テストパットを設ける必要がないため、高密度実装をすることができる。
【００６０】
なお、半導体集積回路１の内部ロジック４１を構成する回路として、リセット付きシフトレジスタから出力された信号を検出するバウンダリスキャンテスト回路を例に挙げて説明したが、これに限るものではない。例えば、内部ロジックに対して、本発明のバウンダリスキャンテスト回路から信号を入力するとともに、出力された信号を検出する構成であっても良い。この場合、バウンダリスキャンセルの構成は、図４に示したバウンダリスキャンセル２１〜２４の構成であっても良い。
【００６１】
【発明の効果】
本発明によれば、以下の効果が得られる。
【００６２】
(1) バウンダリスキャンテスト回路は、外部信号入力ピンと内部論理回路の入力端子との間、及び外部信号出力ピンと内部論理回路の出力端子との間にそれぞれ設けられた第１のバウンダリスキャンセルが直列に接続された第１のシフトレジスタ回路と、内部論理回路の構成回路にそれぞれ接続された第２のバウンダリスキャンセルが直列に接続された第２のシフトレジスタ回路と、をＴＡＰ制御回路で制御可能であり、第１のシフトレジスタ回路の信号出力端子と、該第２のシフトレジスタ回路の信号出力端子と、が接続された選択回路によって、何れかの信号出力端子から出力されたデータ信号を選択してテストデータ出力ピンに出力可能であるので、ＴＡＰ制御回路で第２のシフトレジスタ回路を制御して、内部論理回路の入出力端子以外の端子に信号を入出力可能となり、従来のバウンダリスキャンテスト回路では検査できなかった箇所について検査することができ、故障検出率を向上させることができる。
【００６３】
(2) 第１のシフトレジスタ回路の信号出力端子と、第２のシフトレジスタ回路の信号出力端子と、の何れか一方から出力されたデータ信号を、検査モード選択用の外部端子から入力された信号に応じて選択回路によって選択することによって、バウンダリスキャンテスト回路が、第１のシフトレジスタ回路及び第２のシフトレジスタ回路へ同時に信号を入力する構成であっても、何れか一方の出力信号を選択回路で選択可能であり、確実に出力信号を評価することができる。
【００６４】
（３） 共通の信号入力端子を第１のシフトレジスタ回路及び前記第２のシフトレジスタ回路は備えているので、バウンダリスキャンテスト回路の入力端子数を増加させることなく、従来のバウンダリスキャンテストに加えて、第２のシフトレジスタ回路によって従来のバウンダリスキャンテストで検査できなかった内部論理回路のテストを行うことができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るバウンダリスキャンテスト回路を備えた半導体集積回路の概略構成を示した回路図である。
【図２】ＪＴＡＧの規格に準拠した方法を用いた半導体集積回路の概略の構成回路図である。
【図３】ＴＡＰコントローラの入出力信号を示した図である。
【図４】バウンダリスキャンセルの概略の構成図である。
【図５】リセット付きシフトレジスタの概略の構成図である。
【符号の説明】
１，１０１−半導体集積回路
２−１〜２−ｎ、２１〜２４−バウンダリスキャンセル
３−セレクタ
４−テスト信号入力バッファ
５，２０−シフトレジスタ
３１−ＴＡＰコントローラ
４１−内部ロジック
ＩＮ１，ＩＮ２−信号入力用ピン
ＯＵＴ１，ＯＵＴ２−信号出力用ピン
ＴＤＩ，ＴＣＫ，ＴＭＳ，ＴＲＳＴ，ＴＤＯ，ＴＥＳＴ−テスト用ピン
【発明の属する技術分野】
本発明は、ＪＴＡＧの規格に準拠したバウンダリスキャンテスト回路に関する。
【０００２】
【従来の技術】
近年、半導体集積回路（デバイスとも称する。）の高機能化及びプリント配線基板の実装密度の増加によって、デバイスのピン数が増加するとともに、パッケージの小型化が進んでいる。そのため、デバイスのピン間隔が、インサーキットテスト用のテストプローブの直径を下回っているため、直接テストプローブをデバイスのピンに当接させることができなくなっている。また、デバイスとして、例えばＢＧＡパッケ−ジを使用した場合、ＢＧＡパッケ−ジのピンにテストプローブを当接させることができない。このような場合、機能テスト用のテストパットに加えて、テストプローブ当接用のテストパットを設けることも可能であるが、プリント配線基板の高密度実装化の妨げとなる。このように、プリント配線基板上にテストプローブを当接してインサーキットテストを行うことは、困難な状況になってきている。
【０００３】
そこで、デバイスを実装したプリント基板のボードテストを容易に行うための方法として、ＩＥＥＥ１１４９．１（以下、ＪＴＡＧと称する。）の規格に準拠したテスト方法が作成されている。このＪＴＡＧテストは、デバイスの入出力端子と内部ロジックとの間に、バウンダリスキャンセルと呼ばれる多目的メモリデバイスを追加し、各バウンダリスキャンセルによって構成したシフトレジスタであるバウンダリスキャンテスト回路を用いることで実現される。すなわち、ＪＴＡＧテストでは、デバイスのすべての外部入出力ピンを順次走査して、テストデータの入出力を行うことにより、デバイスの内部機能やデバイスが実装されているプリント配線基板のテストを行う。
【０００４】
図２は、ＪＴＡＧの規格に準拠した方法を用いた半導体集積回路の概略の構成回路図である。 図３は、ＴＡＰコントローラの入出力信号を示した図である。半導体集積回路１０１は、外部に外部信号入力ピンである信号入力用ピンＩＮ１，ＩＮ２、外部信号出力ピンである信号出力用ピンＯＵＴ１，ＯＵＴ２、テスト用ピンＴＤＩ，ＴＣＫ，ＴＭＳ，ＴＲＳＴ，ＴＤＯを備えている。また、内部には、信号入力バッファ１１，１２、信号出力バッファ１３，１４、テスト信号入力バッファ１５〜１８、テスト信号出力バッファ１９、テスト回路であるバウンダリスキャンセル２１〜２４、内部論理回路である内部ロジック４１及びＴＡＰ制御回路であるＴＡＰ（Ｔｅｓｔ Ａｃｃｅｓｓ Ｐｏｒｔ）コントローラ（以下、ＴＡＰＣと称する。）３１を有している。
【０００５】
信号入力バッファ１１，１２、信号出力バッファ１３，１４、テスト信号入力バッファ１５〜１８及びテスト信号出力バッファ１９は、それぞれ入力端子及び出力端子を各１端子備えている。
【０００６】
バウンダリスキャンセル２１〜２４は、それぞれＩＮ＿Ａ端子、ＩＮ＿Ｂ端子、ＩＮ＿Ｃ端子、ＩＮ＿Ｄ端子、ＩＮ＿Ｅ端子、ＩＮ＿Ｆ端子、ＯＵＴ＿Ｎ端子及びＯＵＴ＿Ｓ端子を各１端子備えている（図２においては、各端子をＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｎ，Ｓと表示している。）。
【０００７】
ＴＡＰＣ３１は、ＴＣＫ端子、ＴＭＳ端子、ＴＲＳＴ端子、ＴＤＩ端子、ＴＤＯ端子、ＩＮ＿Ｃ端子、ＩＮ＿Ｄ端子、ＩＮ＿Ｅ端子及びＩＮ＿Ｆ端子を各１端子備えている。また、内部ロジック４１は、複数の信号入力端子及び信号出力端子を備えている。
【０００８】
なお、ＴＡＰＣ３１は、図３に示したＴＡＰＣ３２、図外のインストラクションレジスタ、バイパスレジスタ及びオプションレジスタを備えた構成とする。ＴＡＰＣ３２は、ＴＣＫ端子、ＴＭＳ端子、ＴＲＳＴ端子、ＴＤＩ端子、ＩＮ＿Ｃ端子、ＩＮ＿Ｄ端子、ＩＮ＿Ｅ端子及びＩＮ＿Ｆ端子を各１端子備えている。
【０００９】
各部の接続は以下の通りである。信号入力バッファ１１は、入力端子が外部入力用ピンＩＮ１に接続され、出力端子がバウンダリスキャンセル２１のＩＮ＿Ａ端子に接続される。同様に、信号入力バッファ１２は、入力端子が外部入力用ピンＩＮ２に接続され、出力端子がバウンダリスキャンセル２２のＩＮ＿Ａ端子に接続される。
【００１０】
信号出力バッファ１３は、入力端子がバウンダリスキャンセル２３のＯＵＴ＿Ｓ端子に接続され、出力端子が外部の信号出力用ピンＯＵＴ１に接続される。同様に、信号出力バッファ１４は、入力端子がバウンダリスキャンセル２４のＯＵＴ＿Ｓ端子に接続され、出力端子が外部の信号出力用ピンＯＵＴ２に接続される。
【００１１】
テスト信号入力バッファ１５は、入力端子がテスト用ピンＴＤＩに接続され、出力端子がバウンダリスキャンセル２１のＩＮ＿Ｂ端子及びＴＡＰＣ３１のＴＤＩ端子に接続される。テスト信号入力バッファ１６は、入力端子がテスト用ピンＴＣＫに接続され、出力端子がＴＡＰＣ３１のＴＣＫ端子に接続される。テスト信号入力バッファ１７は、入力端子がテスト用ピンＴＭＳに接続され、出力端子がＴＡＰＣ３１のＴＭＳ端子に接続される。テスト信号入力バッファ１８は、入力端子がテスト用ピンＴＲＳＴに接続され、出力端子がＴＡＰＣ３１のＴＲＳＴ端子に接続される。
【００１２】
テスト信号出力バッファ１９は、入力端子がバウンダリスキャンセル２４のＩＮ＿Ｎ端子に接続され、出力端子がテスト用ピンＴＤＯ端子に接続される。
【００１３】
バウンダリスキャンセル２１は、ＩＮ＿Ａ端子が信号入力バッファ１１の出力端子に接続され、ＯＵＴ＿Ｓ端子が内部ロジック４１の信号入力端子に接続されＩＮ＿Ｂ端子がテスト信号入力バッファ１５の出力端子及び外部テスト用ピンＴＤＩに接続され、ＯＵＴ＿Ｎ端子がバウンダリスキャンセル２２のＩＮ＿Ｂ端子に接続される。バウンダリスキャンセル２２は、ＩＮ＿Ａ端子が信号入力バッファ１２の出力端子に接続され、ＯＵＴ＿Ｓ端子が内部ロジック４１の信号入力端子に接続されＩＮ＿Ｂ端子がバウンダリスキャンセル２１のＯＵＴ＿Ｎ端子に接続され、ＯＵＴ＿Ｎ端子がバウンダリスキャンセル２３のＩＮ＿Ｂ端子に接続される。バウンダリスキャンセル２３は、ＩＮ＿Ａ端子が内部ロジック４１の信号出力端子に接続され、ＯＵＴ＿Ｓ端子が信号出力バッファ１３の入力端子に接続され、ＩＮ＿Ｂ端子がバウンダリスキャンセル２２のＯＵＴ＿Ｎ端子に接続され、ＯＵＴ＿Ｎ端子がバウンダリスキャンセル２４のＩＮ＿Ｂ端子に接続される。バウンダリスキャンセル２４は、ＩＮ＿Ａ端子が内部ロジック４１の信号出力端子に接続され、ＯＵＴ＿Ｓ端子が信号出力バッファ１４の入力端子に接続され、ＩＮ＿Ｂ端子がバウンダリスキャンセル２３のＯＵＴ＿Ｎ端子に接続され、ＯＵＴ＿Ｎ端子が信号出力バッファ１４の入力端子に接続される。
【００１４】
このように、バウンダリスキャンセル２１〜２４は、それぞれ直列に接続されて、第１のシフトレジスタ回路であるシフトレジスタ（バウンダリスキャンレジスタ）２０を構成する。
【００１５】
また、バウンダリスキャンセル２１〜２４のＩＮ＿Ｃ端子、ＩＮ＿Ｄ端子、ＩＮ＿Ｅ端子及びＩＮ＿Ｆ端子は、ＴＡＰＣ３１のＩＮ＿Ｃ端子、ＩＮ＿Ｄ端子、ＩＮ＿Ｅ端子及びＩＮ＿Ｆ端子とそれぞれ接続される（図２においては、バウンダリスキャンセル２１〜２４とＴＡＰＣ３１との接続を、簡易的に１ラインとして表示している。）
ＴＡＰＣ３１は、ＩＮ＿Ｃ端子、ＩＮ＿Ｄ端子、ＩＮ＿Ｅ端子及びＩＮ＿Ｆ端子が、それぞれバウンダリスキャンセル２１〜２４のＩＮ＿Ｃ端子、ＩＮ＿Ｄ端子、ＩＮ＿Ｅ端子及びＩＮ＿Ｆ端子に接続される。また、ＴＣＫ端子がテスト信号入力バッファ１６の出力端子に接続され、ＴＭＳ端子がテスト信号入力バッファ１７の出力端子に接続され、ＴＲＳＴ端子がテスト信号入力バッファ１８の出力端子に接続される。さらに、ＴＤＩ端子がテスト信号入力バッファ１５の出力端子に接続され、ＴＤＯ端子がテスト信号出力バッファ１９の入力端子に接続される。
【００１６】
内部ロジック４１は、信号入力端子がバウンダリスキャンセル２１，２２のＯＵＴ＿Ｓ端子に接続され、信号出力端子がバウンダリスキャンセル２３，２４のＩＮ＿Ａ端子に接続される。
【００１７】
各部の機能は以下の通りである。信号入力バッファ１１，１２、及びテスト信号入力バッファ１５〜１８は、外部から入力された信号を波形整形し、内部ロジック４１またはＴＡＰＣ３１に出力するためのものである。また、信号出力バッファ１３，１４、及びテスト信号出力バッファ１９は、内部ロジック４１またはシフトレジスタ２０から出力された信号のドライブ能力を上げ、外部に出力するためのものである。
【００１８】
バウンダリスキャンセル２１〜２４は、内部ロジック４１の各入力端子と半導体集積回路１０１の各外部信号入力用ピンとの間、及び内部ロジック４１の各出力端子と半導体集積回路１０１の各外部信号出力用ピンとの間に、テストプローブと等価な働きをするレジスタとして配置されたものである。また、前記のように、バウンダリスキャンセル２１〜２４は直列に接続されて、シフトレジスタ２０を構成する。
【００１９】
ＴＡＰコントローラ３１は、シフトレジスタ（第１のシフトレジスタ回路）２０を制御するためのものであり、図３に示したように、半導体集積回路１０１の外部テスト用ピンＴＤＩ，ＴＭＳ，ＴＣＫ及びＴＲＳＴから入力される４つの信号に応じて、ＩＮ＿Ｃ端子から制御信号ｓｈｉｆｔ、ＩＮ＿Ｄ端子からクロック信号ｃｌｏｃｋ、ＩＮ＿Ｅ端子からクロック信号ｕｐｄａｔｅ及びＩＮ＿Ｆ端子から制御信号ｍｏｄｅをバウンダリスキャンセル２１〜２４に出力して、シフトレジスタ２０の制御を行う。 例えば、ＴＡＰＣ３１は、ＴＭＳ端子から入力された信号によってテストモードの選択を行い、ＴＣＫ端子から入力された信号によってデータ等の遷移を行い、ＴＤＯ端子からテスト結果を出力する。また、ＴＲＳＴ端子から入力された信号によってＴＡＰＣ３１の初期化を行う。
【００２０】
内部ロジック４１は、半導体集積回路１０１の内部論理回路であり、各種の信号処理を行う。
【００２１】
次に、バウンダリスキャンセルの構成を説明する。図４は、バウンダリスキャンセルの概略の構成図である。なお、バウンダリスキャンセル２１〜２４は、全て同じ構成であるため、バウンダリスキャンセル２１を例に説明する。バウンダリスキャンセル２１は、マルチプレクサ５１，５２、Ｄフリップフロップ５３，５４によって構成される。
各部の接続は以下の通りである。マルチプレクサ５１，５２のＡ１端子は、バウンダリスキャンセル２１のＩＮ＿Ａ端子に接続される。マルチプレクサ５１のＡ０端子は、バウンダリスキャンセル２１のＩＮ＿Ｂ端子に接続され、Ｓ端子はバウンダリスキャンセル２１のＩＮ＿Ｃ端子に接続される。マルチプレクサ５１のＹ端子は、Ｄフリップフロップ５３のＤ端子に接続される。Ｄフリップフロップ５３のＣＫ端子は、バウンダリスキャンセル２１のＩＮ＿Ｄ端子に接続される。Ｄフリップフロップ５３のＱ端子及びＤフリップフロップ５４のＤ端子は、バウンダリスキャンセル２１のＯＵＴ＿Ｎ端子に接続される。Ｄフリップフロップ５４のＣＫ端子は、バウンダリスキャンセル２１のＩＮ＿Ｅ端子に接続される。Ｄフリップフロップ５４のＱ端子は、マルチプレクサ５２のＡ０端子に接続される。マルチプレクサ５２のＳ端子は、バウンダリスキャンセル２１のＩＮ＿Ｆ端子に接続される。マルチプレクサ５２のＹ端子は、バウンダリスキャンセル２１のＯＵＴ＿Ｓ端子に接続される。
【００２２】
次に、バウンダリスキャンセルの機能及び動作を説明する。図２に示したＴＡＰＣ３１のＩＮ＿Ｃ端子から出力される制御信号ｓｈｉｆｔが、各バウンダリスキャンセルに出力されると、図４に示したバウンダリスキャンセルのマルチプレクサ５１のＳ端子に入力される。マルチプレクサ５１は、この制御信号ｓｈｉｆｔによって、信号入力バッファ１１，１２または内部ロジック４１からＩＮ＿Ａ端子に出力された信号と、外部制御端子ＴＤＩからＩＮ＿Ｂ端子に入力された信号や他のバウンダリスキャンセルからＩＮ＿Ｂ端子に出力された信号と、を選択する。マルチプレクサ５１は、制御信号ｓｈｉｆｔが”Ｌ”の時、ＩＮ＿Ｂ端子に入力された信号を出力し、制御信号ｓｈｉｆｔが”Ｈ”の時、ＩＮ＿Ａ端子に入力された信号を出力する。そして、マルチプレクサ５１は、選択した信号をＹ端子からＤフリップフロップ５３のＤ端子に送付する。また、ＴＡＰＣ３１のＩＮ＿Ｄ端子から出力されるクロック信号ｃｌｏｃｋは、Ｄフリップフロップ５３のＣＫ端子から入力される。Ｄフリップフロップ５３は、このクロック信号ｃｌｏｃｋによって、Ｄ端子から入力された信号をシフトしてＱ端子から出力する。この信号は、バウンダリスキャンセルのＯＵＴ＿Ｎ端子から出力信号ＯＵＴ＿Ｎとして出力される。
また、出力信号ＯＵＴ＿Ｎは、Ｄフリップフロップ５４のＤ端子にも出力される。Ｄフリップフロップ５４は、出力信号ＯＵＴ＿Ｎのデータを保持するために設けられている。ＴＡＰＣ３１のＩＮ＿Ｅ端子から出力されるクロック信号ｕｐｄａｔｅがＤフリップフロップ５４のＣＫ端子に入力される。このクロック信号ｕｐｄａｔｅによって、Ｄフリップフロップ５４から入力された出力信号ＯＵＴ＿Ｎがラッチされて、データが保持される。
【００２３】
さらに、ＴＡＰＣ３１のＩＮ＿Ｆ端子から出力される制御信号ｍｏｄｅがマルチプレクサ５２のＳ端子に入力される。この制御信号ｍｏｄｅによって、Ａ０端子に入力されるＤフリップフロップ５４が保持したデータ、またはＡ１端子に入力される信号ＩＮ＿Ａを選択する。制御信号ｍｏｄｅが”Ｌ”の時、マルチプレクサ５２はＤフリップフロップ５４が保持したデータを出力し、制御信号ｍｏｄｅが”Ｈ”の時、マルチプレクサ５２は信号ＩＮ＿Ａを出力する。そして、マルチプレクサ５２のＯＵＴ＿Ｓ端子から出力された信号は、バウンダリスキャンセル２３，２４または内部ロジック４１に入力される。
【００２４】
【発明が解決しようとする課題】
上記のように、バウンダリスキャンテスト回路を用いることで、半導体集積回路やプリント配線基板の内部ロジックを、インサーキットテスタなどを用いずに確実に検査することができる。しかしながら、ＪＴＡＧの規格に準拠した従来のバウンダリスキャンセルテスト方法では、デバイスの入出力ピンと内部ロジックの入出力端子との間に、バウンダリスキャンセルを追加して、予め作成したファンクションパターンを入力することで検査を行うため、内部ロジックを構成する回路が故障していた場合に、故障を検出することが不可能な場合があった。例えば、複数のＤフリップフロップによって構成されたリセット付きシフトレジスタを内部ロジックが備えていた場合である。また、双方向バッファ、ハイインピーダンスを制御する切り替え信号を有するトライステートバッファ、及び組み合わせ回路などを内部ロジックが備えていた場合である。
【００２５】
図５は、リセット付きシフトレジスタの概略の構成図である。リセット付きシフトレジスタ６１は、ｎ個のＤフリップフロップ６２−１〜６２−ｎによって構成される。各ＤフリップフロップのＣＫ端子は内部ロジックのＣＫ端子に接続され、ＲＢ端子は内部ロジックのＲＥＳＥＴ端子に接続され、Ｄフリップフロップ６２−１のＤ端子は内部ロジックのＤ端子に接続され、Ｄフリップフロップ６２−ｎのＱ端子は内部ロジックのＯＵＴ端子に接続される。また、Ｄフリップフロップ６２−１〜６２−ｎのＱ端子とＤ端子とがそれぞれ接続されて、Ｄフリップフロップ６２−１〜６２−ｎは直列に接続される。
【００２６】
リセット付きシフトレジスタ６１では、ＲＥＳＥＴ端子がアクティブになった時、Ｄフリップフロップ６２−１〜６２−ｎのＱ端子の出力は全て”Ｌ”になる。よって、従来のバウンダリスキャンテスト回路を用いた検査では、内部ロジックの出力端子から出力された信号を観測するため、上記の場合において、Ｄフリップフロップ６２−１〜６２−ｎの各Ｑ端子の出力が全て”Ｈ”から”Ｌ”へ変化するのを観測することはできなかった。
【００２７】
この場合、Ｄフリップフロップ６２−１〜６２−ｎの各Ｑ端子の出力を検査するために、テスト出力ピンを外部に設ける方法がある。しかし、内部ロジックの構成が複雑になるほどピン数が増加して、パッケージが大きくなるため、現実的ではない。
【００２８】
そこで、本発明は、上記の課題を解決するために創作したものであり、その目的は、従来のバウンダリスキャンテスト回路で検査できなかった内部ロジックの構成回路を、容易に検査することができるバウンダリスキャンテスト回路を提供することである。
【００２９】
【課題を解決するための手段】
この発明は、前記の課題を解決するための手段として、以下の構成を備えている。
【００３０】
(1) 外部信号入力ピンと内部論理回路の入力端子との間、及び外部信号出力ピンと該内部論理回路の出力端子との間にそれぞれ設けられた第１のバウンダリスキャンセルが、直列に接続された第１のシフトレジスタ回路と、
該第１のバウンダリスキャンセルのそれぞれに接続され、該第１のシフトレジスタ回路を制御可能なＴＡＰ制御回路と、を備えたバウンダリスキャンテスト回路において、
該内部論理回路の構成回路にそれぞれ接続された第２のバウンダリスキャンセルが、直列に接続された第２のシフトレジスタ回路と、
該第１のシフトレジスタ回路の信号出力端子と、該第２のシフトレジスタ回路の信号出力端子と、から出力されたデータ信号を選択してテストデータ出力ピンに出力する選択回路と、を備え、
該ＴＡＰ制御回路は、さらに該第２のシフトレジスタ回路を構成する該第２のバウンダリスキャンセルのそれぞれに接続され、該第２のシフトレジスタ回路を制御して、該外部信号入力ピンから該第１のバウンダリスキャンセルを介して該内部論理回路に入力されたテスト信号に応じて該内部論理回路の構成回路から出力された信号を、該選択回路へ出力させることを特徴とする。
【００３１】
この構成において、バウンダリスキャンテスト回路は、外部信号入力ピンと内部論理回路の入力端子との間、及び外部信号出力ピンと内部論理回路の出力端子との間にそれぞれ設けられた第１のバウンダリスキャンセルが直列に接続された第１のシフトレジスタ回路と、内部論理回路の構成回路にそれぞれ接続された第２のバウンダリスキャンセルが直列に接続された第２のシフトレジスタ回路と、をＴＡＰ制御回路で制御可能であり、第１のシフトレジスタ回路の信号出力端子と、該第２のシフトレジスタ回路の信号出力端子と、が接続された選択回路によって、何れかの信号出力端子から出力されたデータ信号を選択してテストデータ出力ピンに出力可能である。また、ＴＡＰ制御回路は、第２のシフトレジスタ回路を制御して、外部信号入力ピンから第１のバウンダリスキャンセルを介して内部論理回路に入力されたテスト信号に応じて内部論理回路の構成回路から出力された信号を、該選択回路へ出力させる。
【００３２】
したがって、ＴＡＰ制御回路で第２のシフトレジスタ回路を制御して、内部論理回路の入出力端子以外の端子に信号を入出力可能となり、従来のバウンダリスキャンテスト回路では検査できなかった箇所について検査することができ、故障検出率を向上させることが可能となる。
【００３３】
(2) 前記選択回路は、検査モード選択用の外部端子から入力された信号に応じて前記データ信号を選択することを特徴とする。
【００３４】
この構成においては、第１のシフトレジスタ回路の信号出力端子と、第２のシフトレジスタ回路の信号出力端子と、の何れか一方から出力されたデータ信号を、検査モード選択用の外部端子から入力された信号に応じて選択回路によって選択する。したがって、バウンダリスキャンテスト回路が、第１のシフトレジスタ回路及び第２のシフトレジスタ回路へ同時に信号を入力する構成であっても、何れか一方の出力信号を選択回路で選択可能であり、確実に出力信号を評価することができる。
【００３５】
（３） 前記第１のシフトレジスタ回路及び前記第２のシフトレジスタ回路は、共通の信号入力端子を備えたことを特徴とする。
【００３６】
この構成においては、共通の信号入力端子を第１のシフトレジスタ回路及び前記第２のシフトレジスタ回路は備えている。したがって、バウンダリスキャンテスト回路の入力端子数を増加させることなく、従来のバウンダリスキャンテストに加えて、第２のシフトレジスタ回路によって従来のバウンダリスキャンテストで検査できなかった内部論理回路のテストを行うことが可能となる。
【００３７】
【発明の実施の形態】
図１は、本発明の実施形態に係るバウンダリスキャンテスト回路を備えた半導体集積回路の概略構成を示した回路図である。半導体集積回路１は、図２に示した半導体集積回路１０１に、第２のバウンダリスキャンセルであるバウンダリスキャンセル２−１〜２−ｎによって構成された第２のシフトレジスタ回路であるシフトレジスタ５、選択回路であるセレクタ３、外部テスト用ピンＴＥＳＴ及びテスト信号入力バッファ４を追加し、ＴＡＰＣ３１によって、シフトレジスタ２０に加えてシフトレジスタ５を制御するものである。なお、セレクタ３は、バウンダリスキャンセル２４とテスト信号出力バッファ１９との間に設けたものである。
【００３８】
この構成により、従来のバウンダリスキャンセルテスト回路であるシフトレジスタ２０では検査できなかった内部ロジック４１の構成回路に対して、シフトレジスタ５を用いてバウンダリスキャンセルテストを行うことができる。
【００３９】
なお、図２に示した半導体集積回路１０１と同一部分には、同一符号を付し、詳細な説明は省略し、異なる部分を中心に説明する。また、半導体集積回路１の内部ロジック４１は、構成回路の一例として図５に示したリセット付きシフトレジスタ６１を備えるものとする。
【００４０】
半導体集積回路１は、上記のように半導体集積回路１０１の構成に加えて、内部に第２のバウンダリスキャンセルであるバウンダリスキャンセル２−１〜２−ｎによって構成された第２のシフトレジスタ回路であるシフトレジスタ５、選択回路であるセレクタ３及びテスト信号入力バッファ４を備える。また、外部にテストピンＴＥＳＴを備える。
【００４１】
各部の構成は以下の通りである。バウンダリスキャンセル２−１〜２−ｎは、図４に示したバウンダリスキャンセル２１の構成において、マルチプレクサ５１及びＤフリップフロップ５３を備えた構成である。また、それぞれＩＮ＿Ａ端子、ＩＮ＿Ｂ端子、ＩＮ＿Ｃ端子、ＩＮ＿Ｄ端子、ＯＵＴ＿Ｎ端子を各１端子備えている。よって、図４において、点線で囲んだ部分のみを備えた構成である（図１においては、図２と同様に、バウンダリスキャンセルの各端子をＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｎ，Ｓと表示している。）。
【００４２】
セレクタ３は、信号入力端子ａ，ｂ、信号出力端子ｃ及び信号選択端子ｄを備えている。また、テスト信号入力バッファ４は、他のバッファと同様に、入力端子及び出力端子を各１端子備えている。
【００４３】
内部ロジック４１を構成する回路の一つであるリセット付きシフトレジスタ６１は、図５を用いて説明した構成に加えて、Ｄフリップフロップ６２−１〜６２−ｎに、それぞれ信号出力端子Ｑ１〜Ｑｎを設けた構成である。
【００４４】
各部の接続は以下の通りである。バウンダリスキャンセル２−１は、ＩＮ＿Ａ端子が内部ロジック４１を構成するリセット付きシフトレジスタ６１の信号出力端子Ｑ１に接続され、ＩＮ＿Ｂ端子がテスト信号入力バッファ１５の出力端子に接続され、ＩＮ＿Ｎ端子がバウンダリスキャンセル２−２のＩＮ＿Ｂ端子に接続される。よって、テスト用ピンＴＤＩは共通の信号入力端子として、テスト信号入力バッファ１５を介して、バウンダリスキャンセル２１のＩＮ＿Ｂ端子、ＴＡＰＣ３１のＴＤＩ端子、及びバウンダリスキャンセル２−１のＩＮ＿Ｂ端子に接続された構成である。
【００４５】
また、バウンダリスキャンセル２−２は、ＩＮ＿Ａ端子が内部ロジック４１を構成するリセット付きシフトレジスタ６１の備える信号出力端子Ｑ２に接続され、ＩＮ＿Ｂ端子がバウンダリスキャンセル２−１のＩＮ＿Ｎ端子に接続され、ＩＮ＿Ｎ端子がバウンダリスキャンセル２−３のＩＮ＿Ｂ端子に接続される。同様に、バウンダリスキャンセル２−３〜２−（ｎ−１）であるバウンダリスキャンセル２−ｘは、ＩＮ＿Ａ端子が内部ロジック４１を構成するリセット付きシフトレジスタ６１の備える信号出力端子Ｑｘに接続され、ＩＮ＿Ｂ端子がバウンダリスキャンセル２−（ｘ−１）のＩＮ＿Ｎ端子に接続され、ＩＮ＿Ｎ端子がバウンダリスキャンセル２−（ｘ＋１）のＩＮ＿Ｂ端子に接続される。バウンダリスキャンセル２−ｎは、ＩＮ＿Ａ端子が内部ロジック４１を構成するリセット付きシフトレジスタ６１の備える信号出力端子Ｑｎに接続され、ＩＮ＿Ｂ端子がバウンダリスキャンセル２−（ｎ−１）のＩＮ＿Ｎ端子に接続され、ＩＮ＿Ｎ端子がセレクタ３の信号入力端子ｂに接続される。
【００４６】
また、バウンダリスキャンセル２−１〜２−ｎは、ＩＮ＿Ｃ端子及びＩＮ＿Ｄ端子がそれぞれＴＡＰＣ３１のＩＮ＿Ｃ端子及びＩＮ＿Ｄ端子に接続される（図１においては、図２と同様、バウンダリスキャンセル２１〜２４とＴＡＰＣ３１との接続、及びバウンダリスキャンセル２−１〜２−ｎとＴＡＰＣ３１との接続を、簡易的に１ラインとして表示している。）。
【００４７】
セレクタ３は、信号入力端子ａがシフトレジスタ２０の信号出力端子であるバウンダリスキャンセル２４のＩＮ＿Ｎ端子に接続され、信号入力端子ｂがシフトレジスタ５の信号出力端子であるバウンダリスキャンセル２−ｎのＩＮ＿Ｎ端子に接続され、信号出力端子ｃがテスト信号出力バッファ１９の入力端子に接続され、信号選択端子ｄがテスト信号入力バッファ４の出力端子に接続される。
【００４８】
テスト信号入力バッファ４の入力端子は、外部端子であるテスト用ピンＴＥＳＴに接続され、出力端子がセレクタ３の信号選択端子ｄに接続される。
【００４９】
ＴＡＰＣ３１は、半導体集積回路１０１におけるＴＡＰＣ３１の接続に加えて、ＩＮ＿Ｃ端子及びＩＮ＿Ｄ端子が、それぞれバウンダリスキャンセル２−１〜２−ｎのＩＮ＿Ｃ端子及びＩＮ＿Ｄ端子と接続される。また、ＴＤＯ端子がバウンダリスキャンセル２４とセレクタ３の信号入力端子との間に接続される。
【００５０】
各部の機能は以下の通りである。バウンダリスキャンセル２−１〜２−ｎは、シフトレジスタ２０を用いたバウンダリスキャンセルテストでは検出できない故障を検出するためのものである。
【００５１】
セレクタ３は、テスト用ピンＴＥＳＴからテスト信号入力バッファ４及び信号選択端子ｄを介して入力された信号に応じて、シフトレジスタ２０から出力されて、信号入力端子ａから入力された信号と、シフトレジスタ５から出力されて、信号入力端子ｂから入力された信号と、を選択して、信号出力端子ｃ及びテスト信号出力バッファ１９を介して、テストデータ出力ピンであるテスト用ピンＴＤＯに出力するためのものである。なお、テスト用ピンＴＥＳＴからＨ信号を入力してアクティブな状態にした際には、セレクタ３はシフトレジスタ５から出力された信号を選択して、故障検出用モードとなる。まタ、テスト用ピンＴＥＳＴからＬ信号を入力して非アクティブな状態にした際には、シフトレジスタ２０から出力された信号を選択して、通常検査モードとなる。
【００５２】
テスト信号入力バッファ４は、外部から入力された信号を波形整形し、セレクタ３に出力するためのものである。
【００５３】
ＴＡＰコントローラ３１は、シフトレジスタ２０を制御するとともに、シフトレジスタ５を制御するためのものである。半導体集積回路１の外部テスト用ピンＴＤＩ，ＴＤＯ，ＴＭＳ，ＴＣＫ及びＴＲＳＴから入力される５つの信号に応じて、ＩＮ＿Ｃ端子から制御信号ｓｈｉｆｔ、ＩＮ＿Ｄ端子からクロック信号ｃｌｏｃｋ、ＩＮ＿Ｅ端子からクロック信号ｕｐｄａｔｅ及びＩＮ＿Ｆ端子から制御信号ｍｏｄｅをバウンダリスキャンセル２１〜２４及びバウンダリスキャンセル２−１〜２−ｎに出力して、シフトレジスタ２０及びシフトレジスタ５の制御を行う。
次に、シフトレジスタ２０を用いて検査できなかった内部ロジック４１の構成回路の検査方法について説明する。図１において、半導体集積回路１のテスト用ピンＴＥＳＴにＨ信号を入力して、故障検出用モードに設定する。信号入力端子ＩＮ１，ＩＮ２から入力した信号が内部ロジック４１にセットされるように、マルチプレクサ５２のＩＮ＿Ｆ端子に制御信号ｍｏｄｅとして信号”Ｈ”を入力し、検出したい値が出力されるように、内部ロジックを動作させる。
【００５４】
次に、内部ロジック４１のリセット付きシフトレジスタ６１のＱ１〜Ｑｎ端子から出力された値を、バウンダリスキャンセル２−１〜２−ｎがＤフリップフロップ５３によりラッチするように、マルチプレクサ５１にＩＮ＿Ｃ端子から制御信号ｓｈｉｆｔとして信号”Ｈ”を入力する。また、Ｄフリップフロップ５３のＩＮ＿Ｄ端子からクロック信号ｃｌｏｃｋを入力することで、Ｄフリップフロップ５３によりラッチされた値が、ＯＵＴ＿Ｎ端子から出力される。
【００５５】
次いで、マルチプレクサ５１にＩＮ＿Ｃ端子から制御信号ｓｈｉｆｔとして信号”Ｌ”を入力する。また、シフトレジスタ５を構成する各バウンダリスキャンセル２−１〜２−ｎが保持する値をクロック信号ｃｌｏｃｋによってシフトさせ、セレクタ３及びテスト信号出力バッファ１９を介してテスト用ピンＴＤＯから出力させる。そして、このテスト用ピンＴＤＯから出力させた信号を、パソコンなどのホストを用いて故障判定を行う。
【００５６】
上記の検査を行う場合、検査を行うために必要なテストパターンをホストなどによって、予め自動生成することも可能となり、検査のための準備工程を簡略化することが可能となる。
【００５７】
このように、バウンダリスキャンテスト回路の構成を利用し、バウンダリスキャンセルを故障検出不可能な箇所に接続し、テスト出力信号ＴＤＯの前段にセレクタ回路を挿入することにより、従来のバウンダリスキャンテスト回路で検出不可能な箇所に対応するバウンダリスキャンテストの実施が可能となり、故障検出率の向上を図ることができる。
【００５８】
また、故障検出率向上のために、出力ピンを複数設ける必要がなく、デバイスのテストピンは、バウンダリスキャンテスト用に従来から使用していたテスト用ピンＴＤＩ，ＴＤＯ，ＴＭＳ，ＴＣＫ及びＴＲＳＴに加えて、バウンダリスキャンテスト信号を切り替えるためのテスト用ピンＴＥＳＴのみで良い。よって、ピン数の増加によるデバイスの面積増加を防止できる。
【００５９】
さらに、本発明をプリント配線基板に適用した場合、テストパットを設ける必要がないため、高密度実装をすることができる。
【００６０】
なお、半導体集積回路１の内部ロジック４１を構成する回路として、リセット付きシフトレジスタから出力された信号を検出するバウンダリスキャンテスト回路を例に挙げて説明したが、これに限るものではない。例えば、内部ロジックに対して、本発明のバウンダリスキャンテスト回路から信号を入力するとともに、出力された信号を検出する構成であっても良い。この場合、バウンダリスキャンセルの構成は、図４に示したバウンダリスキャンセル２１〜２４の構成であっても良い。
【００６１】
【発明の効果】
本発明によれば、以下の効果が得られる。
【００６２】
(1) バウンダリスキャンテスト回路は、外部信号入力ピンと内部論理回路の入力端子との間、及び外部信号出力ピンと内部論理回路の出力端子との間にそれぞれ設けられた第１のバウンダリスキャンセルが直列に接続された第１のシフトレジスタ回路と、内部論理回路の構成回路にそれぞれ接続された第２のバウンダリスキャンセルが直列に接続された第２のシフトレジスタ回路と、をＴＡＰ制御回路で制御可能であり、第１のシフトレジスタ回路の信号出力端子と、該第２のシフトレジスタ回路の信号出力端子と、が接続された選択回路によって、何れかの信号出力端子から出力されたデータ信号を選択してテストデータ出力ピンに出力可能であるので、ＴＡＰ制御回路で第２のシフトレジスタ回路を制御して、内部論理回路の入出力端子以外の端子に信号を入出力可能となり、従来のバウンダリスキャンテスト回路では検査できなかった箇所について検査することができ、故障検出率を向上させることができる。
【００６３】
(2) 第１のシフトレジスタ回路の信号出力端子と、第２のシフトレジスタ回路の信号出力端子と、の何れか一方から出力されたデータ信号を、検査モード選択用の外部端子から入力された信号に応じて選択回路によって選択することによって、バウンダリスキャンテスト回路が、第１のシフトレジスタ回路及び第２のシフトレジスタ回路へ同時に信号を入力する構成であっても、何れか一方の出力信号を選択回路で選択可能であり、確実に出力信号を評価することができる。
【００６４】
（３） 共通の信号入力端子を第１のシフトレジスタ回路及び前記第２のシフトレジスタ回路は備えているので、バウンダリスキャンテスト回路の入力端子数を増加させることなく、従来のバウンダリスキャンテストに加えて、第２のシフトレジスタ回路によって従来のバウンダリスキャンテストで検査できなかった内部論理回路のテストを行うことができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るバウンダリスキャンテスト回路を備えた半導体集積回路の概略構成を示した回路図である。
【図２】ＪＴＡＧの規格に準拠した方法を用いた半導体集積回路の概略の構成回路図である。
【図３】ＴＡＰコントローラの入出力信号を示した図である。
【図４】バウンダリスキャンセルの概略の構成図である。
【図５】リセット付きシフトレジスタの概略の構成図である。
【符号の説明】
１，１０１−半導体集積回路
２−１〜２−ｎ、２１〜２４−バウンダリスキャンセル
３−セレクタ
４−テスト信号入力バッファ
５，２０−シフトレジスタ
３１−ＴＡＰコントローラ
４１−内部ロジック
ＩＮ１，ＩＮ２−信号入力用ピン
ＯＵＴ１，ＯＵＴ２−信号出力用ピン
ＴＤＩ，ＴＣＫ，ＴＭＳ，ＴＲＳＴ，ＴＤＯ，ＴＥＳＴ−テスト用ピン
Claims (3)
- 外部信号入力ピンと内部論理回路の入力端子との間、及び外部信号出力ピンと該内部論理回路の出力端子との間にそれぞれ設けられた第１のバウンダリスキャンセルが、直列に接続された第１のシフトレジスタ回路と、
該第１のバウンダリスキャンセルのそれぞれに接続され、該第１のシフトレジスタ回路を制御可能なＴＡＰ制御回路と、を備えたバウンダリスキャンテスト回路において、
該内部論理回路の構成回路にそれぞれ接続された第２のバウンダリスキャンセルが、直列に接続された第２のシフトレジスタ回路と、
該第１のシフトレジスタ回路の信号出力端子と、該第２のシフトレジスタ回路の信号出力端子と、から出力されたデータ信号を選択してテストデータ出力ピンに出力する選択回路と、を備え、
該ＴＡＰ制御回路は、さらに該第２のシフトレジスタ回路を構成する該第２のバウンダリスキャンセルのそれぞれに接続され、該第２のシフトレジスタ回路を制御して、該外部信号入力ピンから該第１のバウンダリスキャンセルを介して該内部論理回路に入力されたテスト信号に応じて、該内部論理回路の構成回路から出力された信号を該選択回路へ出力させることを特徴とするバウンダリスキャンテスト回路。 - 前記選択回路は、検査モード選択用の外部端子から入力された信号に応じて前記データ信号を選択することを特徴とする請求項１に記載のバウンダリスキャンテスト回路。
- 前記第１のシフトレジスタ回路及び前記第２のシフトレジスタ回路は、共通の信号入力端子を備えたことを特徴とする請求項１または２に記載のバウンダリスキャンテスト回路。
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