JP3725932B2 - 集積回路用テスト回路 - Google Patents
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Description
【０００１】
（目次）
発明の属する技術分野
従来の技術（図７〜図１１）
発明が解決しようとする課題
課題を解決するための手段（図１，図２）
発明の実施の形態
（Ａ）第１実施形態の説明（図３，図４）
（Ｂ）第２実施形態の説明（図５，図６）
発明の効果
【０００２】
【発明の属する技術分野】
本発明は、ＬＳＩ等の集積回路に組み込まれて用いられる例えばＪＴＡＧ方式のテスト回路に関し、特に、試験対象である集積回路内におけるディレイ診断を行なう際に用いて好適の技術に関する。
【０００３】
【従来の技術】
近年、ＬＳＩ（大規模集積回路）等の集積回路では、高密度，多入出力信号を実現するために、バンプ・テクノロジを使用したものが増加している。ＬＳＩ等の集積回路の入出力端子は、通常、チップ周縁部に配置されており、実装設計に際してその座標を自由に変更することはできなかったが、バンプ・テクノロジでは、チップ表面にバンプとよばれる球状の端子を並べる方式を採用することにより、入出力端子の位置をチップ上で任意に決定できるようにして、配置の自由度を増大させることができる。
【０００４】
このようなバンプ・テクノロジを用いた場合、ＬＳＩテスタのプローブをバンプ（入出力端子）に接触させることができないため、ＬＳＩのテスト時に、テスト系の信号以外の一般信号をＬＳＩテスタのプローブから直接的に設定することは不可能である。
そこで、例えばＪＴＡＧ（Joint Test Action Group)によりＩＥＥＥ1149.1として提案されたＪＴＡＧ方式の組込み型試験回路を有するＬＳＩでは、ＬＳＩ上の入出力マクロセル内部にフリップフロップ〔以下、ＦＦと表記する；このＦＦは、後述するバウンダリ・スキャン・レジスタに対応するものである（図９の符号２１参照）〕を設けておき、このＦＦに任意の値をスキャンにより設定した後、テスト・モード信号により、ＦＦに設定された値を入出力ピンの値と切り替え、ＬＳＩの内外部にそのＦＦの値を見せることにより、間接的に入出力ピンに値を設定することが行なわれている。
【０００５】
以下では、まず、一般的なＪＴＡＧ方式の組込み型試験回路の構成と動作について詳細に説明してから、一般的な入出力マクロセルの構成と動作について詳細に説明し、さらに、これらのＪＴＡＧ方式の組込み型試験回路および入出力マクロセルをそなえたＬＳＩにおいて行なわれる従来のディレイ診断手法（ディレイ不良検出手法）について説明する。
【０００６】
［Ａ］一般的なＪＴＡＧ方式の組込み型試験回路の構成と動作について
一般に、ＪＴＡＧ方式の組込み型試験回路は、テスト・クロック信号ＴＣＫ，テスト・モード選択信号ＴＭＳ，テスト・リセット信号ＴＲＳＴ，テスト・データ入力ＴＤＩおよびテスト・データ出力ＴＤＯのための５種類のＴＡＰ(Test Access Port)を有するとともに、ＴＡＰコントローラ，バウンダリ・スキャン・レジスタ，任意のユーザ・テスト・データ・レジスタ，バイパス・レジスタ，命令レジスタ（以下、ＩＲと略記），データ・レジスタ・セレクタ等を有して構成されている。
【０００７】
ここで、ＴＡＰコントローラは、テスト・モード選択信号ＴＭＳおよびテスト・クロック信号ＴＣＫによって、テスト・データ入力ＴＤＩからの入力データをＩＲや各種レジスタへ入力させるためのシフト動作を制御する機能や、テスト・データ出力ＴＤＯとして出力するデータのシフト動作を制御する機能を果たし、テスト・クロック信号ＴＣＫ，テスト・モード選択信号ＴＭＳおよびテスト・リセット信号ＴＲＳＴによってＬＳＩの状態を制御しながら、そのＬＳＩのテストを実行制御するものである。
【０００８】
バウンダリ・スキャン・レジスタは、テスト対象の部品（ここではＬＳＩ）の各入出力ピンの部分に配置されるＩ／Ｏマクロ内部のＦＦ（１段のシフトレジスタ）に対応するもので、スキャン・テストの原理によってＬＳＩの入出力ピンに現れる信号を捕らえたり、保持したりするためのものである。
任意のユーザ・テスト・データ・レジスタとしては、例えば、本ＬＳＩ内のシステム論理回路を制御するためのコマンドを格納するためのＪＴＡＧ命令レジスタ（以下、ＪＩＲと略記）や、本ＬＳＩ内のシステム論理回路に書き込むデータや本ＬＳＩ内のシステム論理回路から読み出されたデータを格納するためのＪＴＡＧデータ・レジスタ（以下、ＪＤＲと略記）がある。
【０００９】
バイパス・レジスタは、１段のシフトレジスタで構成され、テスト・データ入力ＴＤＩを、そのままテスト・データ出力ＴＤＯとしてバイパス出力させるためのものである。
これらのレジスタには、テスト・データ入力ＴＤＩからの入力データが順にシフト入力されて各種データが設定される一方、各レジスタに設定されているデータを順にシフトすることにより、そのデータがテスト・データ出力ＴＤＯから出力されるようになっている。
【００１０】
そして、ＩＲは、テスト・データ入力ＴＤＩからのコマンド（レジスタ指定コマンド）をシフト動作によって書き込まれるものであり、データ・レジスタ・セレクタは、ＩＲに書き込まれたコマンドを解析し、そのコマンドにより指定されたレジスタを、上述したバウンダリ・スキャン・レジスタ，任意のユーザ・テスト・データレジスタ，バイパス・レジスタの中から選択するものである。このデータ・レジスタ・セレクタにより選択されたレジスタに対し、シフト動作によるデータ書込／データ読出が行なわれる。
【００１１】
上述のようなＪＴＡＧ方式の組込み型試験回路の動作を、図７により説明する。この図７は、テスト論理の状態遷移を示すフローチャートである。テスト論理の状態遷移はＴＡＰコントローラにより制御され、様々なテスト状態が実現される。ＴＡＰコントローラは、テスト・クロック信号ＴＣＫ，テスト・モード選択信号ＴＭＳおよびテスト・リセット信号ＴＲＳＴによって制御される。
【００１２】
ＴＡＰコントローラが初期化された直後は、TEST-LOGIC-RESET状態（Ｓ１）にある。この状態にある時は、テスト論理が使用不能であり、システム論理の通常動作が可能な状態である。
それぞれの状態は、テスト・クロック信号ＴＣＫの立ち上がり時のテスト・モード選択信号ＴＭＳの状態によって遷移し、例えばTEST-LOGIC-RESET状態（Ｓ１）にある時に、テスト・クロック信号ＴＣＫが立ち上がり、その時のテスト・モード選択信号ＴＭＳが“０”であれば RUN-TEST/IDLE状態（Ｓ２）へ遷移し、テスト・モード選択信号ＴＭＳ“１”であればTEST-LOGIC-RESET状態（Ｓ１）を保持する。
【００１３】
RUN-TEST/IDLE 状態（Ｓ２）は、テスト実行中の基本状態であり、スキャン動作が今から行なわれる状態、または、スキャン動作中の中間状態である。
SELECT-DR-SCAN状態（Ｓ３）へ遷移すると、スキャン・シーケンスが初期化される。
次に、テスト・モード選択信号ＴＭＳの状態によって、CAPTURE-DR状態（Ｓ１１）へ遷移するか、あるいは、SELECT-IR-SCAN状態（Ｓ４）へ遷移するかに分かれるが、ここでは、ＩＲに対するスキャン動作を行なうべくSELECT-IR-SCAN状態（Ｓ４）へ遷移した場合について説明する。SELECT-IR-SCAN状態（Ｓ４）へ遷移すると、ＩＲのスキャン・シーケンスが初期化される。
【００１４】
CAPTURE-IR状態（Ｓ５）へ状態が遷移すると、ＩＲを構成するシフトレジスタに固定パターンが取り込まれる。この固定パターンは、下位２ビットがバイナリ・コード“０１”に固定されており、設計に固有な情報をこのパターンに盛り込むことが可能である。このＩＲの内容を、シフト動作を行ないながらテスト・データ出力ＴＤＯを通して読み出すことも可能である。
【００１５】
次に、SHIFT-IR状態（Ｓ６）へ遷移するとＩＲを構成するシフトレジスタがテスト・データ入力ＴＤＩとテスト・データ出力ＴＤＯに接続される。テスト・モード選択信号ＴＭＳが“０”の状態の時にテスト・クロック信号ＴＣＫが立ち上がる度に、テスト・データ出力ＴＤＯ側へデータがシフトされる。ＩＲが８ビットであれば、８回シフト動作を繰り返すことによって、所定の命令をＩＲに書き込むことが可能であり、また、シフト動作を繰り返しながらＩＲのデータをテスト・データ出力ＴＤＯへ送り出すことによって、ＩＲの内容を読み出すことも可能である。
【００１６】
シフト動作を終了すると、スキャンを終了するEXIT1-IR状態（Ｓ７）へ遷移する。このEXIT1-IR状態（Ｓ７）において、テスト・モード選択信号ＴＭＳを“０”にしてテスト・クロック信号ＴＣＫを立ち上げると、PAUSE-IR状態（Ｓ８）へ遷移し、テスト・モード選択信号ＴＭＳを“１”にしてテスト・クロック信号ＴＣＫを立ち上げると UPDATE-IR状態（Ｓ１０）へ遷移する。
【００１７】
PAUSE-IR状態（Ｓ８）へ遷移すると、テスト・データ入力ＴＤＩとテスト・データ出力ＴＤＯとの間のシリアル・パスにおけるＩＲのシフト動作が休止される。この状態は、外部記憶装置からテスト機構内のメモリに新しいパターンをロードする場合などに使用される。
PAUSE-IR状態（Ｓ８）において、テスト・モード選択信号ＴＭＳを“１”にして、テスト・クロック信号ＴＣＫを立ち上げると、スキャンを終了するEXIT2-IR状態（Ｓ９）へ遷移する。さらにスキャン動作を行なう必要がある場合には、EXIT2-IR状態（Ｓ９）でテスト・モード選択信号ＴＭＳを“０”にしてテスト・クロック信号ＴＣＫを立ち上げることにより、再びSHIFT-IR状態（Ｓ６）へ遷移してシフト動作を行なう。スキャン動作を終了するのであれば、EXIT2-IR状態（Ｓ９）でテスト・モード選択信号ＴＭＳを“０”にして次の UPDATE-IR状態（Ｓ１０）へ遷移する。
【００１８】
UPDATE-IR 状態（Ｓ１０）へ遷移すると、シフトレジスタにシフトされた新しい命令がラッチされ、並列に出力される。ラッチが完了すると、命令の実行が始まる。
例えば、バイパスの命令がＩＲにロードされると、バイパス・レジスタが選択されてテスト・データ入力ＴＤＩおよびテスト・データ出力ＴＤＯに接続され、シフト動作によってバイパス動作が行なわれる。
【００１９】
また、“ＪＩＲ ＳＥＴ”または“ＪＤＲ ＳＥＴ”なる命令がＩＲにロードされると、ＪＩＲまたはＪＤＲが選択されてテスト・データ入力ＴＤＩおよびテスト・データ出力ＴＤＯに接続され、シフト動作によって、ＪＩＲまたはＪＤＲに対するデータ・ロード動作やＪＩＲまたはＪＤＲからのデータ・センス動作、つまりスキャン動作が行なわれる。
【００２０】
一方、図７に示す状態Ｓ３およびＳ１１〜Ｓ１６は、バウンダリ・スキャン・レジスタ，バイパス・レジスタまたはユーザ・テスト・データ・レジスタ（ＪＩＲやＪＤＲ）に対するスキャン動作を行なう場合について示している。
これらの状態Ｓ３およびＳ１１〜Ｓ１６によるスキャン動作と、状態Ｓ４〜Ｓ１０として説明したＩＲに対するスキャン動作とを比較すると、スキャン対象のレジスタがＩＲからバウンダリ・スキャン・レジスタ，バイパス・レジスタまたはユーザ・テスト・データ・レジスタになった点と、スキャン対象として選択されたレジスタがバウンダリ・スキャン・レジスタ，バイパス・レジスタまたはユーザ・テスト・データ・レジスタのいずれであるかに応じてスキャン動作のシフト回数が変更される点とが異なっている。
【００２１】
しかし、おおよその状態遷移の流れは同じであり、状態Ｓ３およびＳ１１〜Ｓ１６はそれぞれ状態Ｓ４〜Ｓ１０に対応しているので、その説明は省略する。
なお、状態Ｓ４〜Ｓ１０の表記中において命令レジスタを意味する“ＩＲ”が、状態Ｓ３およびＳ１１〜Ｓ１６の表記中では、データ・レジスタ（バウンダリ・スキャン・レジスタ，バイパス・レジスタまたはユーザ・テスト・データ・レジスタ）を意味する“ＤＲ”になっている点が、表記上の相違点である。
【００２２】
［Ｂ］一般的な入出力マクロセルの構成と動作について
ところで、マクロセルとは、ゲートアレイやスタンダードセルの論理およびレコード設計の基本単位（基本セル）を複数個組み合わせ、配線により論理機能を構成した単位のことをいう。
そして、例えば図８（ａ），（ｂ）に示すように、前述した入出力マクロセル（以下、Ｉ／Ｏマクロと略記）２Ａ，２Ｂは、ＬＳＩ１内において、それぞれ入出力ピン３Ａ，３ＢとＬＳＩ内部回路１ａとの間に介設されている。
【００２３】
入力側のＩ／Ｏマクロ２Ａは、図１０（ａ）にて後述するごとく、システム動作時には、Ｉ／Ｏ−ＰＡＤに接続された入出力ピン３Ａの値を、ＬＳＩ内部回路１ａの入力端子＋ＩＮに出力する一方、図１０（ｂ）にて後述するごとく、ＬＳＩ単体テスト時には、ＢＳ（Boundary Scan)用データを設定されたＦＦ（ＢＳ−ＤＴ）２１を、ラッチ２２を経由してＬＳＩ内部回路１ａの入力端子＋ＩＮに出力する。
【００２４】
また、出力側のＩ／Ｏマクロ２Ｂは、図１０（ａ）にて後述するごとく、システム動作時には、ＬＳＩ内部回路１ａの出力端子＋ＯＵＴの値を、Ｉ／Ｏ−ＰＡＤに接続された入出力ピン３Ｂに出力する一方、図１０（ｂ）にて後述するごとく、ＬＳＩ単体テスト時には、ＬＳＩ内部回路１ａの出力端子＋ＯＵＴの値を、ＦＦ２１を経由してラッチ２２に設定する。
【００２５】
なお、図８（ａ），（ｂ）では、入力側のＩ／Ｏマクロ２Ａと出力側のＩ／Ｏマクロ２Ｂとを機能的に分け簡略化して記載しているが、これらのＩ／Ｏマクロ２Ａ，２Ｂは、実際には、図９に示すような双方向Ｉ／Ｏマクロ２として構成されている場合もある。
図９は、ＪＴＡＧ方式にて使用される標準的な、パスイネーブルＦＦ付き双方向Ｉ／Ｏマクロセルの構成を示すものである。
【００２６】
この図９に示すように、双方向Ｉ／Ｏマクロ２は、ＢＳ用データのためのＦＦ２１と、このＦＦ２１後段のラッチ２２と、トライステートイネーブル信号−ＥＮ用のＦＦ（ＢＳ−ＥＮ）２３と、このＦＦ２３後段のラッチ２４とを有するほか、モード信号＋ＭＯＤＥ１により切替駆動されるセレクタ２５，２６と、モード信号＋ＭＯＤＥ２により切替駆動されるセレクタ２７と、セレクタ２６の出力により切替駆動されるセレクタ２８と、ＮＡＮＤゲート２９と、このＮＡＮＤゲート２９の出力によりオン／オフ制御されるゲート３０とを有して構成されている。
【００２７】
このような双方向Ｉ／Ｏマクロ２に対する入力としては、スキャンモード信号−ＳＭ，トライステートイネーブル信号−ＥＮ，モード信号＋ＭＯＤＥ１，＋ＭＯＤＥ２，内蔵ＦＦ用クロック-CAPTURE-CLK（ＣＬＫ１），内蔵ラッチ用クロック-UPDATE-CLK （ＣＬＫ２），内蔵ＦＦ用スキャンクロック＋ＡＣＫ，−ＢＣＫ，内蔵ＦＦ用スキャンデータ入力＋ＳＩ，出力データ＋ＯＵＴ（ＬＳＩ内部回路１ａの出力端子）が挙げられる。また、双方向Ｉ／Ｏマクロ２からの出力としては、トライステートイネーブル用ＦＦを持たないマクロ用のコントロール信号−ＥＮＣ，＋ＥＮＣ，内蔵ＦＦ用スキャンデータ出力＋ＳＯ，入力データ＋ＩＮ（ＬＳＩ内部回路１ａの入力端子）が挙げられる。
【００２８】
ここで、セレクタ２５は、モード信号＋ＭＯＤＥ１に応じて、出力データ＋ＯＵＴとラッチ２２からの出力とのいずれか一方を選択的に切り替えてゲート３０へ出力するものであり、セレクタ２６は、モード信号＋ＭＯＤＥ１に応じて、トライステートイネーブル信号−ＥＮとラッチ２４からの出力とのいずれか一方を選択的に切り替えてＮＡＮＤゲート２９へ出力するものである。
【００２９】
また、セレクタ２７は、モード信号＋ＭＯＤＥ２に応じて、入出力ピン３からの信号とラッチ２２からの出力とのいずれか一方を選択的に切り替えて入力端子＋ＩＮへ出力するものであり、セレクタ２８は、セレクタ２６からの出力に応じて、出力データ＋ＯＵＴと入出力ピン３からの信号とのいずれか一方をＦＦ２１のＤ端子へ出力するものである。
【００３０】
さらに、ＮＡＮＤゲート２９は、スキャンモード信号−ＳＭとセレクタ２６からの出力との否定論理積を出力するものであり、ゲート（トライステートバッファ）３０は、そのＮＡＮＤゲート２９からの出力に応じて、セレクタ２５からの出力を入出力ピン３へ出力するものである。
上述のごとく構成された双方向Ｉ／Ｏマクロ２におけるシステム動作時の信号線接続状態とＬＳＩ単体テスト時の信号線接続状態とを、それぞれ図１０（ａ），（ｂ）に示す。なお、図１０（ａ），（ｂ）においては、実質的に接続状態にある信号線を実線で示し、その他の信号線を点線で示している。
【００３１】
システム動作時には＋ＭＯＤＥ１＝＋ＭＯＤＥ２＝０となり、双方向Ｉ／Ｏマクロ２は、図１０（ａ）に示すような接続状態になる。この状態で、−ＥＮ＝０且つ−ＳＭ＝１の時には、ゲート（トライステートバッファ）３０がドライブ（オン）状態になり、出力データ＋ＯＵＴ（ＬＳＩ内部回路１ａの出力データ）がセレクタ２５およびゲート３０を経由してそのまま入出力ピン３からＩ／Ｏ−ＰＡＤに出力される一方、−ＥＮ＝１且つ−ＳＭ＝１の時には、ゲート（トライステートバッファ）３０が非ドライブ（オフ）状態になり、Ｉ／Ｏ−ＰＡＤの値が入出力ピン３およびセレクタ２７を経由して入力データ＋ＩＮとしてＬＳＩ内部回路１ａに入力される。
【００３２】
ＬＳＩ単体テスト時には＋ＭＯＤＥ１＝１且つ＋ＭＯＤＥ２＝０となり、双方向Ｉ／Ｏマクロ２は、図１０（ｂ）に示すような接続状態になる。この状態で、−ＳＭ＝１で且つトライステート制御ラッチ２４に“０”がセットされている時には、ゲート（トライステートバッファ）３０がドライブ（オン）状態になり、データラッチ２２の値が、セレクタ２５およびゲート３０を経由して入出力ピン３からＩ／Ｏ−ＰＡＤに出力されるとともに、その値が、セレクタ２７を経由して入力データ＋ＩＮとしてＬＳＩ内部回路１ａにも入力される。また、この時、出力データ＋ＯＵＴの値が、セレクタ２８を介してデータＦＦ２１にセットされる。一方、−ＳＭ＝１で且つトライステート制御ラッチ２４に“１”がセットされている時には、ゲート（トライステートバッファ）３０が非ドライブ（オフ）状態になり、Ｉ／Ｏバッファに付いているプルアップ抵抗（図示せず）によりプルアップされた値〔電気的にＨ(High)〕がデータＦＦ２１にセットされる。
【００３３】
なお、図９および図１０（ａ），（ｂ）に示す双方向Ｉ／Ｏマクロ２に与えられる２種類のクロック信号-CAPTURE-CLK（ＣＬＫ１）および-UPDATE-CLK(ＣＬＫ２）は、ＪＴＡＧ方式の組込み型試験回路（ＴＡＰ回路）で示される状態とＬＳＩ１のテスト・クロック信号ＴＣＫとにより印加される。ＴＡＰ回路は、前述した通り、テスト・クロック信号＋ＴＣＫ，テスト・モード選択信号＋ＴＭＳおよびテスト・リセット信号−ＴＲＳＴの３つ野信号で制御される状態遷移回路であり、ＩＲ，Ｉ／Ｏマクロ用クロックＣＬＫ１とＣＬＫ２の発生，モード設定などを行なうＪＴＡＧ方式の基本となる回路である。
【００３４】
ここで示す例はＩＥＥＥ仕様に準拠しており、ＴＡＰ回路は、図７にて前述した１６の状態Ｓ１〜Ｓ１６をもち、その中のCAPTURE-DR状態（Ｓ１１）でクロック信号-CAPTURE-CLK（ＣＬＫ１）がテスト・クロック信号＋ＴＣＫから印加され、UPDATE-DR 状態（Ｓ１６）でクロック信号-UPDATE-CLK(ＣＬＫ２）がテスト・クロック信号＋ＴＣＫから印加される。
【００３５】
［Ｃ］従来のディレイ診断手法について
前述したようなＪＴＡＧ方式の組込み型試験回路を有するＬＳＩ１では、一般に、そのＬＳＩ１のテスト時における回路動作確認に際し、例えば図８（ａ）に示すように、スキャンにより入出力ピン３Ａ，３Ｂおよび内部ＦＦ４Ａ，４Ｂの値を設定した後、テスト・クロック信号（テスト用クロック）ＴＣＫを印加し再びスキャンにより入出力ピン３Ａ，３Ｂおよび内部ＦＦ４Ａ，４Ｂを調べる手法が採られている。
【００３６】
しかし、このような手法では、値の設定のために必ずスキャン動作を必要とするため、断線等の単純な回路故障は判明してもディレイ的な故障を検出することができない。
図８（ａ）に示すように、一般に、内部ＦＦ（ＤＴ）４Ａ，４Ｂには、システム用クロックが供給され、Ｉ／Ｏマクロセル２内部のＦＦ（ＢＳ）２１およびラッチ（ＬＴ）２２にはテスト用クロック（ＴＣＫ）が供給されている。このような場合にディレイ診断を行なうには、図８（ｂ）に示すように、Ｉ／Ｏマクロ２Ａ，２Ｂおよび内部ＦＦ４Ａ，４Ｂのスキャン後にシステム用クロックを任意の間隔で２回以上入力しその結果をスキャンアウトすることにより内部ＦＦ４Ａと４Ｂとの間の回路のディレイ不良を検出する手法（ディレイ診断手法）が知られている。
【００３７】
しかし、この手法では、システム用クロックの代わりにテスト用クロックを使用してＩ／Ｏマクロ２Ａ（２Ｂ）と内部ＦＦ４Ａ（４Ｂ）との間のディレイ不良を検出しようとした場合、テスト用クロックを印加することによりＪＴＡＧ方式の組込み型試験回路の内部状態が変化してしまうため、Ｉ／Ｏマクロ・内部ＦＦ間のディレイ診断を行なうことは極めて難しい。
【００３８】
つまり、前述したＪＴＡＧ方式の組込み型試験回路および入出力マクロセル２（２Ａ，２Ｂ）をそなえたＬＳＩ１において、Ｉ／Ｏマクロ２Ａから内部ＦＦ４Ａまでのディレイを測定する場合には、まず、Ｉ／Ｏマクロ２Ａ内のトライステート制御ＦＦ２３に“０”を設定するとともに、データＦＦ２１にデータラッチ２２と反対の値をスキャンで設定した後、図１１に示すように、ＴＡＰ回路をUPDATE-DR 状態（図７のＳ１６）にしてから、テスト・クロック信号ＴＣＫを印加する。そして、SELECT-DR 状態（図７のＳ３）でＩ／Ｏマクロ２Ａから伝わる内部ＦＦ４Ａのシステム用クロック（ＣＫＳ）を印加する。
【００３９】
このような手順により、現状の試験回路でも、Ｉ／Ｏマクロ４Ａから内部ＦＦ４Ｂまでのディレイ（図１１中の間隔“Delay"参照）を測定できることがわかる。なお、内部ＦＦ４ＢからＩ／Ｏマクロ２Ｂまでのディレイ診断も同様に行なうことができる。
【００４０】
【発明が解決しようとする課題】
しかしながら、上述のようにＩ／Ｏマクロ２Ａ（２Ｂ）と内部ＦＦ４Ａ（４Ｂ）との間のディレイ測定を行なうためには、新たにパターン作成プログラムが必要になる。
また、１回のテストではＩ／Ｏマクロ２Ａから内部ＦＦ４Ａまでのディレイ診断しか行なえず、ＬＳＩ内部回路１ａのディレイテストを行なうためには、Ｉ／Ｏマクロ２Ａから内部ＦＦ４Ａまでのディレイ診断と、内部ＦＦ４Ａ，４Ｂ間のディレイ診断と、内部ＦＦ４ＢからＩ／Ｏマクロ２Ｂまでのディレイ診断との３回に分けて行なう必要があり、極めて面倒である。
【００４１】
さらに、テスト・クロック信号として-UPDATE-CLK および-CAPTURE-CLKを連続的に印加することができないため、Ｉ／ＯからＩ／Ｏパスのディレイ測定は不可能である。
本発明は、このような課題に鑑み創案されたもので、試験対象である集積回路内における任意の部分のディレイ診断を確実かつ容易に行なえるようにした集積回路用テスト回路を提供することを目的とする。
【００４２】
【課題を解決するための手段】
図１は第１発明の原理ブロック図で、この図１に示すように、第１発明の集積回路用テスト回路は、ＪＴＡＧ（Joint Test Action Group）方式のもので、試験対象である集積回路１０の入出力ピン１１毎にバウンダリ・スキャン用のレジスタ１２をそなえ、試験時には、テスト用クロックによりレジスタ１２を動作させ、このレジスタ１２に設定された値を集積回路１０の内外部へ見せるように構成されている。そして、この第１発明では、レジスタ１２に対して、前記テスト用クロックと集積回路１０のシステム動作時に用いられるシステム用クロックとのいずれか一方を選択的に切り替えて供給するための切替機構１３がそなえられ、ＴＡＰ（Test Access Port）回路のテストモードをセレクト−データレジスタ−スキャン（SELCT-DR-SCAN）状態に設定した後、切替機構１３を切り替え、同一テストサイクルにおいてレジスタ１２に対してシステム用クロックを複数回供給することにより、集積回路１０内におけるパスを活性化してディレイ特性を診断するようになっている。
【００４３】
図１に示すごとく構成された第１発明の集積回路用テスト回路では、切替機構１３により、レジスタ１２に対し、集積回路１０内部で用いられるシステム用クロックを供給して、レジスタ１２を動作させることができる。従って、そのシステム用クロック供給時には、レジスタ１２および集積回路１０内部のフリップフロップ等の変化値が伝播するようになり、１テストサイクルにおいて上記システム用クロックを複数入力することによりディレイ特性を検出することが可能になる（以上、請求項１）。
【００４４】
また、図２は第２発明の原理ブロック図で、この図２に示すように、第２発明の集積回路用テスト回路も、第１発明と同様、試験対象である集積回路１０の入出力ピン１１毎にバウンダリ・スキャン用のレジスタ１２をそなえ、試験時には、テスト用クロックによりレジスタ１２を動作させ、このレジスタ１２に設定された値を集積回路１０の内外部へ見せるように構成されているが、この第２発明では、レジスタ１２に対して、前記テスト用クロックと集積回路１０に含まれる内蔵ＲＡＭ１４のためのテスト用クロックとのいずれか一方を選択的に切り替えて供給するための切替機構１３Ａがそなえられている。
【００４５】
図２に示すごとく構成された第２発明の集積回路用テスト回路では、切替機構１３Ａにより、レジスタ１２に対し、集積回路１０に含まれる内蔵ＲＡＭ１４のためのテスト用クロックを供給して、レジスタ１２を動作させることができる。従って、集積回路１０内部のフリップフロップ等には、システム動作時に用いられるシステム用クロックが供給されており、１テストサイクルにおいて上記内蔵ＲＡＭテスト用のクロックとシステム動作用クロックとを任意のタイミング組合せで入力することにより、特定回路のディレイ特性を検出することが可能になる（以上、請求項２）。
【００４６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
（Ａ）第１実施形態の説明
図３は本発明の第１実施形態としての集積回路用テスト回路の構成を示すブロック図である。なお、図中、既述の符号と同一の符号は同一部分を示しているので、その詳細な説明は省略する。また、本実施形態でも、テスト・クロック信号ＴＣＫ，テスト・モード信号ＴＭＳ，テスト・リセット信号ＴＲＳＴの３種類の信号でＬＳＩ１の状態を制御しテストを行なうＪＴＡＧ方式が採用されているものとする。
【００４７】
図３に示すように、第１実施形態においても、Ｉ／Ｏマクロ２Ａ，２Ｂが、ＬＳＩ１内において、それぞれ入出力ピン３Ａ，３ＢとＬＳＩ内部回路１ａとの間に介設されている。
入力側のＩ／Ｏマクロ２Ａは、図１０（ａ）にて前述した通り、システム動作時には、Ｉ／Ｏ−ＰＡＤに接続された入出力ピン３Ａの値を、ＬＳＩ内部回路１ａの入力端子＋ＩＮに出力する一方、図１０（ｂ）にて前述した通り、ＬＳＩ単体テスト時には、ＢＳ（Boundary Scan)用データを設定された、ＦＦ（ＢＳ−ＤＴ）２１を、ラッチ２２を経由してＬＳＩ内部回路１ａの入力端子＋ＩＮに出力する。
【００４８】
また、出力側のＩ／Ｏマクロ２Ｂは、図１０（ａ）にて前述した通り、システム動作時には、ＬＳＩ内部回路１ａの出力端子＋ＯＵＴの値を、Ｉ／Ｏ−ＰＡＤに接続された入出力ピン３Ｂに出力する一方、図１０（ｂ）にて前述した通り、ＬＳＩ単体テスト時には、ＬＳＩ内部回路１ａの出力端子＋ＯＵＴの値を、ＦＦ２１を経由してラッチ２２に設定する。
【００４９】
なお、この図３では、入力側のＩ／Ｏマクロ２Ａと出力側のＩ／Ｏマクロ２Ｂとを機能的に分け簡略化して記載しているが、これらのＩ／Ｏマクロ２Ａ，２Ｂは、実際には、図９にて前述したような双方向Ｉ／Ｏマクロ２として構成されている。
そして、第１実施形態では、各Ｉ／Ｏマクロ２Ａ，２Ｂにおいて、セレクタ５および６がそなえられている。
【００５０】
セレクタ（切替機構）５は、レジスタとしてのＦＦ２１に対して、テスト用クロックＴＣＫ（ＴＣＫ１，-CAPTURE-CLK）とＬＳＩ１のシステム動作時にＦＦ４ＡやＦＦ４Ｂに供給されるシステム用クロックＣＫＳとのいずれか一方を選択的に切り替えて供給するものであり、セレクタ（切替機構）６は、レジスタとしてのラッチ２２に対して、テスト用クロックＴＣＫ（ＴＣＫ２，-UPDATE-CLK)と前記システム用クロックＣＫＳとのいずれか一方を選択的に切り替えて供給するものである。
【００５１】
上述のごとく構成された第１実施形態のテスト回路では、特定のテストモードを設定すると、セレクタ５，６が切り替わり、Ｉ／Ｏマクロ２Ａ，２Ｂ内のＦＦ２１やラッチ２２に対してシステム用クロックＣＫＳが供給される。即ち、Ｉ／Ｏマクロ２Ａ，２Ｂ内部のＦＦ２１やラッチ２２とＬＳＩ内部回路１ａのＦＦ４Ａ，４Ｂ等とに同一のシステム用クロックＣＫＳが供給される。そして、このようなクロック供給時にＦＦ２１およびＦＦ４Ａ，４Ｂの変化値が伝播するようＩ／Ｏマクロ制御信号を設定することで、Ｉ／Ｏマクロ２ＡのＦＦ２１，ラッチ２２と内部ＦＦ４Ａとの間のパスや、内部ＦＦ４ＢとＩ／Ｏマクロ２ＢのＦＦ２１，ラッチ２２との間のパスを活性化することができる。
【００５２】
従って、入力側のＩ／Ｏマクロ２ＡのＦＦ２１に値をスキャンにより設定した後、システム用クロックＣＫＳを１回印加すると、入力側のＩ／Ｏマクロ２Ａのラッチ２２に値が伝播し、同一テストサイクル内の任意のタイミングでシステム用クロックをもう一度印加すれば次段に接続されている内部ＦＦ４Ａにその値が伝播する。同様の動作をあと２回繰り返せば、出力側のＩ／Ｏマクロ２ＢのＦＦ２１にその値が伝播し、結果として入力側のＩ／Ｏマクロ２Ａから出力側のＩ／Ｏマクロ２Ｂまでのディレイ特性をテスト・診断することができる。
【００５３】
図４に、第１実施形態のテスト回路によって入力側のＩ／Ｏマクロ２Ａと内部ＦＦ４Ａとの間のディレイ・チェックを行なう場合のタイムチャートを示す。この図４に示すように、ＴＡＰ回路のSELECT-DR 状態（図７のＳ３）でシステム用クロックＣＫＳを印加することにより、Ｉ／Ｏマクロ２Ａと内部ＦＦ４Ａとの間，内部ＦＦ４Ａ，４Ｂ間，内部ＦＦ４ＢとＩ／Ｏマクロ２Ｂとの間を、同一ディレイ（システム用クロックＣＫＳの周期）でチェックしている。
【００５４】
このように、本発明の第１実施形態のテスト回路によれば、特定のテストモード時にＩ／Ｏマクロ２Ａ，２Ｂにシステム用クロックＣＫＳを印加可能とし、且つ、Ｉ／Ｏマクロ２Ａ，２Ｂの制御信号を適切に設定することにより、「入出力マクロ２ＡのＦＦ２１−内部ＦＦ４Ａ，４Ｂ−入出力マクロ２ＢのＦＦ２１」パスが活性化され、任意の回路のディレイ診断を確実かつ容易に行なえるようになる。
【００５５】
（Ｂ）第２実施形態の説明
図５は本発明の第２実施形態としての集積回路用テスト回路の構成を示すブロック図であり、なお、図中、既述の符号と同一の符号は同一部分を示しているので、その詳細な説明は省略する。また、本実施形態でも、テスト・クロック信号ＴＣＫ，テスト・モード信号ＴＭＳ，テスト・リセット信号ＴＲＳＴの３種類の信号でＬＳＩ１の状態を制御しテストを行なうＪＴＡＧ方式が採用されているものとする。
【００５６】
図５に示すように、第２実施形態のＬＳＩ内部回路１ａには、内蔵ＲＡＭ８が含まれている。一般に、内蔵ＲＡＭ８用のテスト回路は、別系統で定義されており、その内蔵ＲＡＭ８のためのテスト用クロックＣＫＣが、内蔵ＲＡＭ８に供給されるようになっている。つまり、ＬＳＩ内部回路１ａには、内蔵ＲＡＭテスト用クロックＣＫＣとシステム用クロックＣＫＳとのいずれか一方を選択的に切り替えて内蔵ＲＡＭ８に供給するためのセレクタ７がそなえられている。
【００５７】
また、この内蔵ＲＡＭ８の出力側と入出力ピン３Ｃとの間には、Ｉ／Ｏマクロ２Ｃが介設されている。このＩ／Ｏマクロ２Ｃも、前述した２Ｂと同様のもので、図１０（ａ）にて前述した通り、システム動作時には、ＬＳＩ内部回路１ａの出力端子＋ＯＵＴの値を、Ｉ／Ｏ−ＰＡＤに接続された入出力ピン３Ｃに出力する一方、図１０（ｂ）にて前述した通り、ＬＳＩ単体テスト時には、ＬＳＩ内部回路１ａの出力端子＋ＯＵＴの値を、ＦＦ２１を経由してラッチ２２に設定する。
【００５８】
この図５でも、入力側のＩ／Ｏマクロ２Ａと出力側のＩ／Ｏマクロ２Ｂ，２Ｃとを機能的に分け簡略化して記載しているが、これらのＩ／Ｏマクロ２Ａ〜２Ｃも、実際には、図９にて前述したような双方向Ｉ／Ｏマクロ２として構成されている。
そして、第２実施形態では、各Ｉ／Ｏマクロ２Ａ〜２Ｃにおいて、セレクタ５Ａおよび６Ａがそなえられている。
【００５９】
セレクタ（切替機構）５Ａは、レジスタとしてのＦＦ２１に対して、テスト用クロックＴＣＫ（ＴＣＫ１，-CAPTURE-CLK）と前記内蔵ＲＡＭテスト用クロックＣＫＣとのいずれか一方を選択的に切り替えて供給するものであり、セレクタ（切替機構）６Ａは、レジスタとしてのラッチ２２に対して、テスト用クロックＴＣＫ（ＴＣＫ２，-UPDATE-CLK)と前記内蔵ＲＡＭテスト用クロックＣＫＣとのいずれか一方を選択的に切り替えて供給するものである。なお、図５では、Ｉ／Ｏマクロ２Ｂにおけるセレクタ５Ａ，６Ａの図示は省略されている。
【００６０】
上述のごとく構成された第２実施形態のテスト回路では、特定のテストモードを設定すると、セレクタ５Ａ，６Ａが切り替わり、Ｉ／Ｏマクロ２Ａ〜２Ｃ内のＦＦ２１やラッチ２２に対して内蔵ＲＡＭテスト用クロックＣＫＣが供給される。つまり、Ｉ／Ｏマクロ２Ａ，２Ｃ内部のＦＦ２１やラッチ２２とＬＳＩ内部回路１ａの内蔵ＲＡＭ８とに同一の内蔵ＲＡＭテスト用クロックＣＫＣが供給される。
【００６１】
一般に、外部の装置と接続するために、Ｉ／Ｏマクロ２Ａと内部ＦＦ４Ａとの間のディレイは、内部ＦＦ４Ａ，４Ｂ間のディレイよりも小さく作られている。前述した第１実施形態においては、全てにシステム用クロックＣＫＳが供給されているため、Ｉ／Ｏマクロ２Ａと内部ＦＦ４Ａとの間のディレイが小さいにもかかわらず内部ＦＦ４Ａ，４Ｂ間の誤動作を防ぐべく、より大きな間隔でクロックを印加しなくてはならない。
【００６２】
この第２実施形態のテスト回路では、特定のテストモード時に各Ｉ／Ｏマクロ２Ａ〜２Ｃには内蔵ＲＡＭテスト用クロックＣＫＣを供給するとともに、内部ＦＦ４Ａ，４Ｂ等にはシステム用クロックＣＫＳを供給し、内蔵ＲＡＭテスト用クロックＣＫＣとシステム用クロックＣＫＳとを任意のタイミングで組み合わせることにより、第１実施形態よりもさらにきめ細かなディレイ・チェックを行なうことが可能になる。
図６に、第２実施形態のテスト回路によって入力側のＩ／Ｏマクロ２Ａと内部ＦＦ４Ａとの間のディレイ・チェックを行なう場合のタイムチャートを示す。この図６に示すように、ＴＡＰ回路のSELECT-DR 状態（図７のＳ３）で内蔵ＲＡＭテスト用クロックＣＫＣおよびシステム用クロックＣＫＳを任意のタイミングで印加することにより、Ｉ／Ｏマクロ２Ａと内部ＦＦ４Ａとの間，内部ＦＦ４Ａ，４Ｂ間，内部ＦＦ４ＢとＩ／Ｏマクロ２Ｂとの間を、異なるディレイでチェックすることができる。例えば、Ｉ／Ｏマクロ２Ａと内部ＦＦ４Ａとの間は、図６の“Delay1”でチェックを行ない、ＦＦ４Ａ，４Ｂ間は、図６の“Delay2”でチェックを行なう。
【００６３】
このように、本発明の第２実施形態のテスト回路によれば、特定のテストモード時にＩ／Ｏマクロ２Ａ〜２Ｃに内蔵ＲＡＭテスト用クロックＣＫＣを印加可能とし、且つ、Ｉ／Ｏマクロ２Ａ，２Ｂの制御信号を適切に設定することにより、「入出力マクロ２ＡのＦＦ２１−内部ＦＦ４Ａ，４Ｂ−入出力マクロ２ＢのＦＦ２１」パスが活性化され、任意回路のディレイ診断を確実かつ容易に行なえるようになる。
【００６４】
特に、この第２実施形態では、内蔵ＲＡＭテスト用クロックＣＫＣおよびシステム用クロックＣＫＳを任意のタイミングで組み合わせることにより、ＬＳＩ１内の任意回路のディレイ診断を、よりきめ細かく行なえる利点が得られる。
【００６５】
【発明の効果】
以上詳述したように、第１発明の集積回路用テスト回路によれば、バウンダリ・スキャン用のレジスタに対し、集積回路内部で用いられるシステム用クロックを供給することにより、１テストサイクルにおいてシステム用クロックを複数入力することでディレイ特性を検出できるので、集積回路内における任意の部分のディレイ診断を確実かつ容易に行なえる効果がある。
【００６６】
また、第２発明の集積回路用テスト回路によれば、バウンダリ・スキャン用のレジスタに対し、集積回路に含まれる内蔵ＲＡＭテスト用クロックを供給することにより、１テストサイクルにおいて内蔵ＲＡＭテスト用クロックとシステム動作用クロックとを任意のタイミングで組み合わせて特定回路のディレイ特性を検出できるので、集積回路内における任意の部分のディレイ診断を、確実かつ容易に、よりきめ細かく行なえる効果がある。
【図面の簡単な説明】
【図１】第１発明の原理ブロック図である。
【図２】第２発明の原理ブロック図である。
【図３】本発明の第１実施形態としての集積回路用テスト回路の構成を示すブロック図である。
【図４】第１実施形態の動作を説明するためのタイムチャートである。
【図５】本発明の第２実施形態としての集積回路用テスト回路の構成を示すブロック図である。
【図６】第２実施形態の動作を説明するためのタイムチャートである。
【図７】一般的なＪＴＡＧ方式の組込み型試験回路の動作を説明すべくテスト論理の状態遷移を示すフローチャートである。
【図８】（ａ），（ｂ）は一般的なＪＴＡＧ方式の組込み型試験回路を有するＬＳＩのパス構成を示すとともにそれぞれ従来のディレイ診断手法を説明するための図である。
【図９】ＪＴＡＧ方式にて使用される標準的な、パスイネーブルＦＦ付き双方向Ｉ／Ｏマクロセルの構成を示す回路図である。
【図１０】（ａ），（ｂ）はそれぞれ図９に示す双方向Ｉ／Ｏマクロセルにおけるシステム動作時の信号線接続状態とＬＳＩ単体テスト時の信号線接続状態とを示す回路図である。
【図１１】従来のディレイ診断手法を説明するためのタイムチャートである。
【符号の説明】
１ ＬＳＩ（集積回路）
１ａ ＬＳＩ内部回路
２，２Ａ，２Ｂ，２Ｃ 双方向Ｉ／Ｏマクロセル（Ｉ／Ｏマクロ）
３，３Ａ，３Ｂ，３Ｃ 入出力ピン
４Ａ，４Ｂ フリップフロップ（内部ＦＦ）
５，６，５Ａ，６Ａ，７ セレクタ（切替機構）
８ 内蔵ＲＡＭ
１０ 集積回路
１１ 入出力ピン
１２ レジスタ
１３，１３Ａ 切替機構
１４ 内蔵ＲＡＭ
２１ フリップフロップ（データＦＦ，内蔵ＦＦ，レジスタ）
２２ ラッチ（ＬＴ，内蔵ラッチ，データラッチ）
２３ フリップフロップ（トライステート制御ＦＦ，内蔵ＦＦ）
２４ ラッチ（ＬＴ，内蔵ラッチ，トライステート制御ラッチ，レジスタ）
２５〜２８ セレクタ
２９ ＮＡＮＤゲート
３０ ゲート（トライステートバッファ）
（目次）
発明の属する技術分野
従来の技術（図７〜図１１）
発明が解決しようとする課題
課題を解決するための手段（図１，図２）
発明の実施の形態
（Ａ）第１実施形態の説明（図３，図４）
（Ｂ）第２実施形態の説明（図５，図６）
発明の効果
【０００２】
【発明の属する技術分野】
本発明は、ＬＳＩ等の集積回路に組み込まれて用いられる例えばＪＴＡＧ方式のテスト回路に関し、特に、試験対象である集積回路内におけるディレイ診断を行なう際に用いて好適の技術に関する。
【０００３】
【従来の技術】
近年、ＬＳＩ（大規模集積回路）等の集積回路では、高密度，多入出力信号を実現するために、バンプ・テクノロジを使用したものが増加している。ＬＳＩ等の集積回路の入出力端子は、通常、チップ周縁部に配置されており、実装設計に際してその座標を自由に変更することはできなかったが、バンプ・テクノロジでは、チップ表面にバンプとよばれる球状の端子を並べる方式を採用することにより、入出力端子の位置をチップ上で任意に決定できるようにして、配置の自由度を増大させることができる。
【０００４】
このようなバンプ・テクノロジを用いた場合、ＬＳＩテスタのプローブをバンプ（入出力端子）に接触させることができないため、ＬＳＩのテスト時に、テスト系の信号以外の一般信号をＬＳＩテスタのプローブから直接的に設定することは不可能である。
そこで、例えばＪＴＡＧ（Joint Test Action Group)によりＩＥＥＥ1149.1として提案されたＪＴＡＧ方式の組込み型試験回路を有するＬＳＩでは、ＬＳＩ上の入出力マクロセル内部にフリップフロップ〔以下、ＦＦと表記する；このＦＦは、後述するバウンダリ・スキャン・レジスタに対応するものである（図９の符号２１参照）〕を設けておき、このＦＦに任意の値をスキャンにより設定した後、テスト・モード信号により、ＦＦに設定された値を入出力ピンの値と切り替え、ＬＳＩの内外部にそのＦＦの値を見せることにより、間接的に入出力ピンに値を設定することが行なわれている。
【０００５】
以下では、まず、一般的なＪＴＡＧ方式の組込み型試験回路の構成と動作について詳細に説明してから、一般的な入出力マクロセルの構成と動作について詳細に説明し、さらに、これらのＪＴＡＧ方式の組込み型試験回路および入出力マクロセルをそなえたＬＳＩにおいて行なわれる従来のディレイ診断手法（ディレイ不良検出手法）について説明する。
【０００６】
［Ａ］一般的なＪＴＡＧ方式の組込み型試験回路の構成と動作について
一般に、ＪＴＡＧ方式の組込み型試験回路は、テスト・クロック信号ＴＣＫ，テスト・モード選択信号ＴＭＳ，テスト・リセット信号ＴＲＳＴ，テスト・データ入力ＴＤＩおよびテスト・データ出力ＴＤＯのための５種類のＴＡＰ(Test Access Port)を有するとともに、ＴＡＰコントローラ，バウンダリ・スキャン・レジスタ，任意のユーザ・テスト・データ・レジスタ，バイパス・レジスタ，命令レジスタ（以下、ＩＲと略記），データ・レジスタ・セレクタ等を有して構成されている。
【０００７】
ここで、ＴＡＰコントローラは、テスト・モード選択信号ＴＭＳおよびテスト・クロック信号ＴＣＫによって、テスト・データ入力ＴＤＩからの入力データをＩＲや各種レジスタへ入力させるためのシフト動作を制御する機能や、テスト・データ出力ＴＤＯとして出力するデータのシフト動作を制御する機能を果たし、テスト・クロック信号ＴＣＫ，テスト・モード選択信号ＴＭＳおよびテスト・リセット信号ＴＲＳＴによってＬＳＩの状態を制御しながら、そのＬＳＩのテストを実行制御するものである。
【０００８】
バウンダリ・スキャン・レジスタは、テスト対象の部品（ここではＬＳＩ）の各入出力ピンの部分に配置されるＩ／Ｏマクロ内部のＦＦ（１段のシフトレジスタ）に対応するもので、スキャン・テストの原理によってＬＳＩの入出力ピンに現れる信号を捕らえたり、保持したりするためのものである。
任意のユーザ・テスト・データ・レジスタとしては、例えば、本ＬＳＩ内のシステム論理回路を制御するためのコマンドを格納するためのＪＴＡＧ命令レジスタ（以下、ＪＩＲと略記）や、本ＬＳＩ内のシステム論理回路に書き込むデータや本ＬＳＩ内のシステム論理回路から読み出されたデータを格納するためのＪＴＡＧデータ・レジスタ（以下、ＪＤＲと略記）がある。
【０００９】
バイパス・レジスタは、１段のシフトレジスタで構成され、テスト・データ入力ＴＤＩを、そのままテスト・データ出力ＴＤＯとしてバイパス出力させるためのものである。
これらのレジスタには、テスト・データ入力ＴＤＩからの入力データが順にシフト入力されて各種データが設定される一方、各レジスタに設定されているデータを順にシフトすることにより、そのデータがテスト・データ出力ＴＤＯから出力されるようになっている。
【００１０】
そして、ＩＲは、テスト・データ入力ＴＤＩからのコマンド（レジスタ指定コマンド）をシフト動作によって書き込まれるものであり、データ・レジスタ・セレクタは、ＩＲに書き込まれたコマンドを解析し、そのコマンドにより指定されたレジスタを、上述したバウンダリ・スキャン・レジスタ，任意のユーザ・テスト・データレジスタ，バイパス・レジスタの中から選択するものである。このデータ・レジスタ・セレクタにより選択されたレジスタに対し、シフト動作によるデータ書込／データ読出が行なわれる。
【００１１】
上述のようなＪＴＡＧ方式の組込み型試験回路の動作を、図７により説明する。この図７は、テスト論理の状態遷移を示すフローチャートである。テスト論理の状態遷移はＴＡＰコントローラにより制御され、様々なテスト状態が実現される。ＴＡＰコントローラは、テスト・クロック信号ＴＣＫ，テスト・モード選択信号ＴＭＳおよびテスト・リセット信号ＴＲＳＴによって制御される。
【００１２】
ＴＡＰコントローラが初期化された直後は、TEST-LOGIC-RESET状態（Ｓ１）にある。この状態にある時は、テスト論理が使用不能であり、システム論理の通常動作が可能な状態である。
それぞれの状態は、テスト・クロック信号ＴＣＫの立ち上がり時のテスト・モード選択信号ＴＭＳの状態によって遷移し、例えばTEST-LOGIC-RESET状態（Ｓ１）にある時に、テスト・クロック信号ＴＣＫが立ち上がり、その時のテスト・モード選択信号ＴＭＳが“０”であれば RUN-TEST/IDLE状態（Ｓ２）へ遷移し、テスト・モード選択信号ＴＭＳ“１”であればTEST-LOGIC-RESET状態（Ｓ１）を保持する。
【００１３】
RUN-TEST/IDLE 状態（Ｓ２）は、テスト実行中の基本状態であり、スキャン動作が今から行なわれる状態、または、スキャン動作中の中間状態である。
SELECT-DR-SCAN状態（Ｓ３）へ遷移すると、スキャン・シーケンスが初期化される。
次に、テスト・モード選択信号ＴＭＳの状態によって、CAPTURE-DR状態（Ｓ１１）へ遷移するか、あるいは、SELECT-IR-SCAN状態（Ｓ４）へ遷移するかに分かれるが、ここでは、ＩＲに対するスキャン動作を行なうべくSELECT-IR-SCAN状態（Ｓ４）へ遷移した場合について説明する。SELECT-IR-SCAN状態（Ｓ４）へ遷移すると、ＩＲのスキャン・シーケンスが初期化される。
【００１４】
CAPTURE-IR状態（Ｓ５）へ状態が遷移すると、ＩＲを構成するシフトレジスタに固定パターンが取り込まれる。この固定パターンは、下位２ビットがバイナリ・コード“０１”に固定されており、設計に固有な情報をこのパターンに盛り込むことが可能である。このＩＲの内容を、シフト動作を行ないながらテスト・データ出力ＴＤＯを通して読み出すことも可能である。
【００１５】
次に、SHIFT-IR状態（Ｓ６）へ遷移するとＩＲを構成するシフトレジスタがテスト・データ入力ＴＤＩとテスト・データ出力ＴＤＯに接続される。テスト・モード選択信号ＴＭＳが“０”の状態の時にテスト・クロック信号ＴＣＫが立ち上がる度に、テスト・データ出力ＴＤＯ側へデータがシフトされる。ＩＲが８ビットであれば、８回シフト動作を繰り返すことによって、所定の命令をＩＲに書き込むことが可能であり、また、シフト動作を繰り返しながらＩＲのデータをテスト・データ出力ＴＤＯへ送り出すことによって、ＩＲの内容を読み出すことも可能である。
【００１６】
シフト動作を終了すると、スキャンを終了するEXIT1-IR状態（Ｓ７）へ遷移する。このEXIT1-IR状態（Ｓ７）において、テスト・モード選択信号ＴＭＳを“０”にしてテスト・クロック信号ＴＣＫを立ち上げると、PAUSE-IR状態（Ｓ８）へ遷移し、テスト・モード選択信号ＴＭＳを“１”にしてテスト・クロック信号ＴＣＫを立ち上げると UPDATE-IR状態（Ｓ１０）へ遷移する。
【００１７】
PAUSE-IR状態（Ｓ８）へ遷移すると、テスト・データ入力ＴＤＩとテスト・データ出力ＴＤＯとの間のシリアル・パスにおけるＩＲのシフト動作が休止される。この状態は、外部記憶装置からテスト機構内のメモリに新しいパターンをロードする場合などに使用される。
PAUSE-IR状態（Ｓ８）において、テスト・モード選択信号ＴＭＳを“１”にして、テスト・クロック信号ＴＣＫを立ち上げると、スキャンを終了するEXIT2-IR状態（Ｓ９）へ遷移する。さらにスキャン動作を行なう必要がある場合には、EXIT2-IR状態（Ｓ９）でテスト・モード選択信号ＴＭＳを“０”にしてテスト・クロック信号ＴＣＫを立ち上げることにより、再びSHIFT-IR状態（Ｓ６）へ遷移してシフト動作を行なう。スキャン動作を終了するのであれば、EXIT2-IR状態（Ｓ９）でテスト・モード選択信号ＴＭＳを“０”にして次の UPDATE-IR状態（Ｓ１０）へ遷移する。
【００１８】
UPDATE-IR 状態（Ｓ１０）へ遷移すると、シフトレジスタにシフトされた新しい命令がラッチされ、並列に出力される。ラッチが完了すると、命令の実行が始まる。
例えば、バイパスの命令がＩＲにロードされると、バイパス・レジスタが選択されてテスト・データ入力ＴＤＩおよびテスト・データ出力ＴＤＯに接続され、シフト動作によってバイパス動作が行なわれる。
【００１９】
また、“ＪＩＲ ＳＥＴ”または“ＪＤＲ ＳＥＴ”なる命令がＩＲにロードされると、ＪＩＲまたはＪＤＲが選択されてテスト・データ入力ＴＤＩおよびテスト・データ出力ＴＤＯに接続され、シフト動作によって、ＪＩＲまたはＪＤＲに対するデータ・ロード動作やＪＩＲまたはＪＤＲからのデータ・センス動作、つまりスキャン動作が行なわれる。
【００２０】
一方、図７に示す状態Ｓ３およびＳ１１〜Ｓ１６は、バウンダリ・スキャン・レジスタ，バイパス・レジスタまたはユーザ・テスト・データ・レジスタ（ＪＩＲやＪＤＲ）に対するスキャン動作を行なう場合について示している。
これらの状態Ｓ３およびＳ１１〜Ｓ１６によるスキャン動作と、状態Ｓ４〜Ｓ１０として説明したＩＲに対するスキャン動作とを比較すると、スキャン対象のレジスタがＩＲからバウンダリ・スキャン・レジスタ，バイパス・レジスタまたはユーザ・テスト・データ・レジスタになった点と、スキャン対象として選択されたレジスタがバウンダリ・スキャン・レジスタ，バイパス・レジスタまたはユーザ・テスト・データ・レジスタのいずれであるかに応じてスキャン動作のシフト回数が変更される点とが異なっている。
【００２１】
しかし、おおよその状態遷移の流れは同じであり、状態Ｓ３およびＳ１１〜Ｓ１６はそれぞれ状態Ｓ４〜Ｓ１０に対応しているので、その説明は省略する。
なお、状態Ｓ４〜Ｓ１０の表記中において命令レジスタを意味する“ＩＲ”が、状態Ｓ３およびＳ１１〜Ｓ１６の表記中では、データ・レジスタ（バウンダリ・スキャン・レジスタ，バイパス・レジスタまたはユーザ・テスト・データ・レジスタ）を意味する“ＤＲ”になっている点が、表記上の相違点である。
【００２２】
［Ｂ］一般的な入出力マクロセルの構成と動作について
ところで、マクロセルとは、ゲートアレイやスタンダードセルの論理およびレコード設計の基本単位（基本セル）を複数個組み合わせ、配線により論理機能を構成した単位のことをいう。
そして、例えば図８（ａ），（ｂ）に示すように、前述した入出力マクロセル（以下、Ｉ／Ｏマクロと略記）２Ａ，２Ｂは、ＬＳＩ１内において、それぞれ入出力ピン３Ａ，３ＢとＬＳＩ内部回路１ａとの間に介設されている。
【００２３】
入力側のＩ／Ｏマクロ２Ａは、図１０（ａ）にて後述するごとく、システム動作時には、Ｉ／Ｏ−ＰＡＤに接続された入出力ピン３Ａの値を、ＬＳＩ内部回路１ａの入力端子＋ＩＮに出力する一方、図１０（ｂ）にて後述するごとく、ＬＳＩ単体テスト時には、ＢＳ（Boundary Scan)用データを設定されたＦＦ（ＢＳ−ＤＴ）２１を、ラッチ２２を経由してＬＳＩ内部回路１ａの入力端子＋ＩＮに出力する。
【００２４】
また、出力側のＩ／Ｏマクロ２Ｂは、図１０（ａ）にて後述するごとく、システム動作時には、ＬＳＩ内部回路１ａの出力端子＋ＯＵＴの値を、Ｉ／Ｏ−ＰＡＤに接続された入出力ピン３Ｂに出力する一方、図１０（ｂ）にて後述するごとく、ＬＳＩ単体テスト時には、ＬＳＩ内部回路１ａの出力端子＋ＯＵＴの値を、ＦＦ２１を経由してラッチ２２に設定する。
【００２５】
なお、図８（ａ），（ｂ）では、入力側のＩ／Ｏマクロ２Ａと出力側のＩ／Ｏマクロ２Ｂとを機能的に分け簡略化して記載しているが、これらのＩ／Ｏマクロ２Ａ，２Ｂは、実際には、図９に示すような双方向Ｉ／Ｏマクロ２として構成されている場合もある。
図９は、ＪＴＡＧ方式にて使用される標準的な、パスイネーブルＦＦ付き双方向Ｉ／Ｏマクロセルの構成を示すものである。
【００２６】
この図９に示すように、双方向Ｉ／Ｏマクロ２は、ＢＳ用データのためのＦＦ２１と、このＦＦ２１後段のラッチ２２と、トライステートイネーブル信号−ＥＮ用のＦＦ（ＢＳ−ＥＮ）２３と、このＦＦ２３後段のラッチ２４とを有するほか、モード信号＋ＭＯＤＥ１により切替駆動されるセレクタ２５，２６と、モード信号＋ＭＯＤＥ２により切替駆動されるセレクタ２７と、セレクタ２６の出力により切替駆動されるセレクタ２８と、ＮＡＮＤゲート２９と、このＮＡＮＤゲート２９の出力によりオン／オフ制御されるゲート３０とを有して構成されている。
【００２７】
このような双方向Ｉ／Ｏマクロ２に対する入力としては、スキャンモード信号−ＳＭ，トライステートイネーブル信号−ＥＮ，モード信号＋ＭＯＤＥ１，＋ＭＯＤＥ２，内蔵ＦＦ用クロック-CAPTURE-CLK（ＣＬＫ１），内蔵ラッチ用クロック-UPDATE-CLK （ＣＬＫ２），内蔵ＦＦ用スキャンクロック＋ＡＣＫ，−ＢＣＫ，内蔵ＦＦ用スキャンデータ入力＋ＳＩ，出力データ＋ＯＵＴ（ＬＳＩ内部回路１ａの出力端子）が挙げられる。また、双方向Ｉ／Ｏマクロ２からの出力としては、トライステートイネーブル用ＦＦを持たないマクロ用のコントロール信号−ＥＮＣ，＋ＥＮＣ，内蔵ＦＦ用スキャンデータ出力＋ＳＯ，入力データ＋ＩＮ（ＬＳＩ内部回路１ａの入力端子）が挙げられる。
【００２８】
ここで、セレクタ２５は、モード信号＋ＭＯＤＥ１に応じて、出力データ＋ＯＵＴとラッチ２２からの出力とのいずれか一方を選択的に切り替えてゲート３０へ出力するものであり、セレクタ２６は、モード信号＋ＭＯＤＥ１に応じて、トライステートイネーブル信号−ＥＮとラッチ２４からの出力とのいずれか一方を選択的に切り替えてＮＡＮＤゲート２９へ出力するものである。
【００２９】
また、セレクタ２７は、モード信号＋ＭＯＤＥ２に応じて、入出力ピン３からの信号とラッチ２２からの出力とのいずれか一方を選択的に切り替えて入力端子＋ＩＮへ出力するものであり、セレクタ２８は、セレクタ２６からの出力に応じて、出力データ＋ＯＵＴと入出力ピン３からの信号とのいずれか一方をＦＦ２１のＤ端子へ出力するものである。
【００３０】
さらに、ＮＡＮＤゲート２９は、スキャンモード信号−ＳＭとセレクタ２６からの出力との否定論理積を出力するものであり、ゲート（トライステートバッファ）３０は、そのＮＡＮＤゲート２９からの出力に応じて、セレクタ２５からの出力を入出力ピン３へ出力するものである。
上述のごとく構成された双方向Ｉ／Ｏマクロ２におけるシステム動作時の信号線接続状態とＬＳＩ単体テスト時の信号線接続状態とを、それぞれ図１０（ａ），（ｂ）に示す。なお、図１０（ａ），（ｂ）においては、実質的に接続状態にある信号線を実線で示し、その他の信号線を点線で示している。
【００３１】
システム動作時には＋ＭＯＤＥ１＝＋ＭＯＤＥ２＝０となり、双方向Ｉ／Ｏマクロ２は、図１０（ａ）に示すような接続状態になる。この状態で、−ＥＮ＝０且つ−ＳＭ＝１の時には、ゲート（トライステートバッファ）３０がドライブ（オン）状態になり、出力データ＋ＯＵＴ（ＬＳＩ内部回路１ａの出力データ）がセレクタ２５およびゲート３０を経由してそのまま入出力ピン３からＩ／Ｏ−ＰＡＤに出力される一方、−ＥＮ＝１且つ−ＳＭ＝１の時には、ゲート（トライステートバッファ）３０が非ドライブ（オフ）状態になり、Ｉ／Ｏ−ＰＡＤの値が入出力ピン３およびセレクタ２７を経由して入力データ＋ＩＮとしてＬＳＩ内部回路１ａに入力される。
【００３２】
ＬＳＩ単体テスト時には＋ＭＯＤＥ１＝１且つ＋ＭＯＤＥ２＝０となり、双方向Ｉ／Ｏマクロ２は、図１０（ｂ）に示すような接続状態になる。この状態で、−ＳＭ＝１で且つトライステート制御ラッチ２４に“０”がセットされている時には、ゲート（トライステートバッファ）３０がドライブ（オン）状態になり、データラッチ２２の値が、セレクタ２５およびゲート３０を経由して入出力ピン３からＩ／Ｏ−ＰＡＤに出力されるとともに、その値が、セレクタ２７を経由して入力データ＋ＩＮとしてＬＳＩ内部回路１ａにも入力される。また、この時、出力データ＋ＯＵＴの値が、セレクタ２８を介してデータＦＦ２１にセットされる。一方、−ＳＭ＝１で且つトライステート制御ラッチ２４に“１”がセットされている時には、ゲート（トライステートバッファ）３０が非ドライブ（オフ）状態になり、Ｉ／Ｏバッファに付いているプルアップ抵抗（図示せず）によりプルアップされた値〔電気的にＨ(High)〕がデータＦＦ２１にセットされる。
【００３３】
なお、図９および図１０（ａ），（ｂ）に示す双方向Ｉ／Ｏマクロ２に与えられる２種類のクロック信号-CAPTURE-CLK（ＣＬＫ１）および-UPDATE-CLK(ＣＬＫ２）は、ＪＴＡＧ方式の組込み型試験回路（ＴＡＰ回路）で示される状態とＬＳＩ１のテスト・クロック信号ＴＣＫとにより印加される。ＴＡＰ回路は、前述した通り、テスト・クロック信号＋ＴＣＫ，テスト・モード選択信号＋ＴＭＳおよびテスト・リセット信号−ＴＲＳＴの３つ野信号で制御される状態遷移回路であり、ＩＲ，Ｉ／Ｏマクロ用クロックＣＬＫ１とＣＬＫ２の発生，モード設定などを行なうＪＴＡＧ方式の基本となる回路である。
【００３４】
ここで示す例はＩＥＥＥ仕様に準拠しており、ＴＡＰ回路は、図７にて前述した１６の状態Ｓ１〜Ｓ１６をもち、その中のCAPTURE-DR状態（Ｓ１１）でクロック信号-CAPTURE-CLK（ＣＬＫ１）がテスト・クロック信号＋ＴＣＫから印加され、UPDATE-DR 状態（Ｓ１６）でクロック信号-UPDATE-CLK(ＣＬＫ２）がテスト・クロック信号＋ＴＣＫから印加される。
【００３５】
［Ｃ］従来のディレイ診断手法について
前述したようなＪＴＡＧ方式の組込み型試験回路を有するＬＳＩ１では、一般に、そのＬＳＩ１のテスト時における回路動作確認に際し、例えば図８（ａ）に示すように、スキャンにより入出力ピン３Ａ，３Ｂおよび内部ＦＦ４Ａ，４Ｂの値を設定した後、テスト・クロック信号（テスト用クロック）ＴＣＫを印加し再びスキャンにより入出力ピン３Ａ，３Ｂおよび内部ＦＦ４Ａ，４Ｂを調べる手法が採られている。
【００３６】
しかし、このような手法では、値の設定のために必ずスキャン動作を必要とするため、断線等の単純な回路故障は判明してもディレイ的な故障を検出することができない。
図８（ａ）に示すように、一般に、内部ＦＦ（ＤＴ）４Ａ，４Ｂには、システム用クロックが供給され、Ｉ／Ｏマクロセル２内部のＦＦ（ＢＳ）２１およびラッチ（ＬＴ）２２にはテスト用クロック（ＴＣＫ）が供給されている。このような場合にディレイ診断を行なうには、図８（ｂ）に示すように、Ｉ／Ｏマクロ２Ａ，２Ｂおよび内部ＦＦ４Ａ，４Ｂのスキャン後にシステム用クロックを任意の間隔で２回以上入力しその結果をスキャンアウトすることにより内部ＦＦ４Ａと４Ｂとの間の回路のディレイ不良を検出する手法（ディレイ診断手法）が知られている。
【００３７】
しかし、この手法では、システム用クロックの代わりにテスト用クロックを使用してＩ／Ｏマクロ２Ａ（２Ｂ）と内部ＦＦ４Ａ（４Ｂ）との間のディレイ不良を検出しようとした場合、テスト用クロックを印加することによりＪＴＡＧ方式の組込み型試験回路の内部状態が変化してしまうため、Ｉ／Ｏマクロ・内部ＦＦ間のディレイ診断を行なうことは極めて難しい。
【００３８】
つまり、前述したＪＴＡＧ方式の組込み型試験回路および入出力マクロセル２（２Ａ，２Ｂ）をそなえたＬＳＩ１において、Ｉ／Ｏマクロ２Ａから内部ＦＦ４Ａまでのディレイを測定する場合には、まず、Ｉ／Ｏマクロ２Ａ内のトライステート制御ＦＦ２３に“０”を設定するとともに、データＦＦ２１にデータラッチ２２と反対の値をスキャンで設定した後、図１１に示すように、ＴＡＰ回路をUPDATE-DR 状態（図７のＳ１６）にしてから、テスト・クロック信号ＴＣＫを印加する。そして、SELECT-DR 状態（図７のＳ３）でＩ／Ｏマクロ２Ａから伝わる内部ＦＦ４Ａのシステム用クロック（ＣＫＳ）を印加する。
【００３９】
このような手順により、現状の試験回路でも、Ｉ／Ｏマクロ４Ａから内部ＦＦ４Ｂまでのディレイ（図１１中の間隔“Delay"参照）を測定できることがわかる。なお、内部ＦＦ４ＢからＩ／Ｏマクロ２Ｂまでのディレイ診断も同様に行なうことができる。
【００４０】
【発明が解決しようとする課題】
しかしながら、上述のようにＩ／Ｏマクロ２Ａ（２Ｂ）と内部ＦＦ４Ａ（４Ｂ）との間のディレイ測定を行なうためには、新たにパターン作成プログラムが必要になる。
また、１回のテストではＩ／Ｏマクロ２Ａから内部ＦＦ４Ａまでのディレイ診断しか行なえず、ＬＳＩ内部回路１ａのディレイテストを行なうためには、Ｉ／Ｏマクロ２Ａから内部ＦＦ４Ａまでのディレイ診断と、内部ＦＦ４Ａ，４Ｂ間のディレイ診断と、内部ＦＦ４ＢからＩ／Ｏマクロ２Ｂまでのディレイ診断との３回に分けて行なう必要があり、極めて面倒である。
【００４１】
さらに、テスト・クロック信号として-UPDATE-CLK および-CAPTURE-CLKを連続的に印加することができないため、Ｉ／ＯからＩ／Ｏパスのディレイ測定は不可能である。
本発明は、このような課題に鑑み創案されたもので、試験対象である集積回路内における任意の部分のディレイ診断を確実かつ容易に行なえるようにした集積回路用テスト回路を提供することを目的とする。
【００４２】
【課題を解決するための手段】
図１は第１発明の原理ブロック図で、この図１に示すように、第１発明の集積回路用テスト回路は、ＪＴＡＧ（Joint Test Action Group）方式のもので、試験対象である集積回路１０の入出力ピン１１毎にバウンダリ・スキャン用のレジスタ１２をそなえ、試験時には、テスト用クロックによりレジスタ１２を動作させ、このレジスタ１２に設定された値を集積回路１０の内外部へ見せるように構成されている。そして、この第１発明では、レジスタ１２に対して、前記テスト用クロックと集積回路１０のシステム動作時に用いられるシステム用クロックとのいずれか一方を選択的に切り替えて供給するための切替機構１３がそなえられ、ＴＡＰ（Test Access Port）回路のテストモードをセレクト−データレジスタ−スキャン（SELCT-DR-SCAN）状態に設定した後、切替機構１３を切り替え、同一テストサイクルにおいてレジスタ１２に対してシステム用クロックを複数回供給することにより、集積回路１０内におけるパスを活性化してディレイ特性を診断するようになっている。
【００４３】
図１に示すごとく構成された第１発明の集積回路用テスト回路では、切替機構１３により、レジスタ１２に対し、集積回路１０内部で用いられるシステム用クロックを供給して、レジスタ１２を動作させることができる。従って、そのシステム用クロック供給時には、レジスタ１２および集積回路１０内部のフリップフロップ等の変化値が伝播するようになり、１テストサイクルにおいて上記システム用クロックを複数入力することによりディレイ特性を検出することが可能になる（以上、請求項１）。
【００４４】
また、図２は第２発明の原理ブロック図で、この図２に示すように、第２発明の集積回路用テスト回路も、第１発明と同様、試験対象である集積回路１０の入出力ピン１１毎にバウンダリ・スキャン用のレジスタ１２をそなえ、試験時には、テスト用クロックによりレジスタ１２を動作させ、このレジスタ１２に設定された値を集積回路１０の内外部へ見せるように構成されているが、この第２発明では、レジスタ１２に対して、前記テスト用クロックと集積回路１０に含まれる内蔵ＲＡＭ１４のためのテスト用クロックとのいずれか一方を選択的に切り替えて供給するための切替機構１３Ａがそなえられている。
【００４５】
図２に示すごとく構成された第２発明の集積回路用テスト回路では、切替機構１３Ａにより、レジスタ１２に対し、集積回路１０に含まれる内蔵ＲＡＭ１４のためのテスト用クロックを供給して、レジスタ１２を動作させることができる。従って、集積回路１０内部のフリップフロップ等には、システム動作時に用いられるシステム用クロックが供給されており、１テストサイクルにおいて上記内蔵ＲＡＭテスト用のクロックとシステム動作用クロックとを任意のタイミング組合せで入力することにより、特定回路のディレイ特性を検出することが可能になる（以上、請求項２）。
【００４６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
（Ａ）第１実施形態の説明
図３は本発明の第１実施形態としての集積回路用テスト回路の構成を示すブロック図である。なお、図中、既述の符号と同一の符号は同一部分を示しているので、その詳細な説明は省略する。また、本実施形態でも、テスト・クロック信号ＴＣＫ，テスト・モード信号ＴＭＳ，テスト・リセット信号ＴＲＳＴの３種類の信号でＬＳＩ１の状態を制御しテストを行なうＪＴＡＧ方式が採用されているものとする。
【００４７】
図３に示すように、第１実施形態においても、Ｉ／Ｏマクロ２Ａ，２Ｂが、ＬＳＩ１内において、それぞれ入出力ピン３Ａ，３ＢとＬＳＩ内部回路１ａとの間に介設されている。
入力側のＩ／Ｏマクロ２Ａは、図１０（ａ）にて前述した通り、システム動作時には、Ｉ／Ｏ−ＰＡＤに接続された入出力ピン３Ａの値を、ＬＳＩ内部回路１ａの入力端子＋ＩＮに出力する一方、図１０（ｂ）にて前述した通り、ＬＳＩ単体テスト時には、ＢＳ（Boundary Scan)用データを設定された、ＦＦ（ＢＳ−ＤＴ）２１を、ラッチ２２を経由してＬＳＩ内部回路１ａの入力端子＋ＩＮに出力する。
【００４８】
また、出力側のＩ／Ｏマクロ２Ｂは、図１０（ａ）にて前述した通り、システム動作時には、ＬＳＩ内部回路１ａの出力端子＋ＯＵＴの値を、Ｉ／Ｏ−ＰＡＤに接続された入出力ピン３Ｂに出力する一方、図１０（ｂ）にて前述した通り、ＬＳＩ単体テスト時には、ＬＳＩ内部回路１ａの出力端子＋ＯＵＴの値を、ＦＦ２１を経由してラッチ２２に設定する。
【００４９】
なお、この図３では、入力側のＩ／Ｏマクロ２Ａと出力側のＩ／Ｏマクロ２Ｂとを機能的に分け簡略化して記載しているが、これらのＩ／Ｏマクロ２Ａ，２Ｂは、実際には、図９にて前述したような双方向Ｉ／Ｏマクロ２として構成されている。
そして、第１実施形態では、各Ｉ／Ｏマクロ２Ａ，２Ｂにおいて、セレクタ５および６がそなえられている。
【００５０】
セレクタ（切替機構）５は、レジスタとしてのＦＦ２１に対して、テスト用クロックＴＣＫ（ＴＣＫ１，-CAPTURE-CLK）とＬＳＩ１のシステム動作時にＦＦ４ＡやＦＦ４Ｂに供給されるシステム用クロックＣＫＳとのいずれか一方を選択的に切り替えて供給するものであり、セレクタ（切替機構）６は、レジスタとしてのラッチ２２に対して、テスト用クロックＴＣＫ（ＴＣＫ２，-UPDATE-CLK)と前記システム用クロックＣＫＳとのいずれか一方を選択的に切り替えて供給するものである。
【００５１】
上述のごとく構成された第１実施形態のテスト回路では、特定のテストモードを設定すると、セレクタ５，６が切り替わり、Ｉ／Ｏマクロ２Ａ，２Ｂ内のＦＦ２１やラッチ２２に対してシステム用クロックＣＫＳが供給される。即ち、Ｉ／Ｏマクロ２Ａ，２Ｂ内部のＦＦ２１やラッチ２２とＬＳＩ内部回路１ａのＦＦ４Ａ，４Ｂ等とに同一のシステム用クロックＣＫＳが供給される。そして、このようなクロック供給時にＦＦ２１およびＦＦ４Ａ，４Ｂの変化値が伝播するようＩ／Ｏマクロ制御信号を設定することで、Ｉ／Ｏマクロ２ＡのＦＦ２１，ラッチ２２と内部ＦＦ４Ａとの間のパスや、内部ＦＦ４ＢとＩ／Ｏマクロ２ＢのＦＦ２１，ラッチ２２との間のパスを活性化することができる。
【００５２】
従って、入力側のＩ／Ｏマクロ２ＡのＦＦ２１に値をスキャンにより設定した後、システム用クロックＣＫＳを１回印加すると、入力側のＩ／Ｏマクロ２Ａのラッチ２２に値が伝播し、同一テストサイクル内の任意のタイミングでシステム用クロックをもう一度印加すれば次段に接続されている内部ＦＦ４Ａにその値が伝播する。同様の動作をあと２回繰り返せば、出力側のＩ／Ｏマクロ２ＢのＦＦ２１にその値が伝播し、結果として入力側のＩ／Ｏマクロ２Ａから出力側のＩ／Ｏマクロ２Ｂまでのディレイ特性をテスト・診断することができる。
【００５３】
図４に、第１実施形態のテスト回路によって入力側のＩ／Ｏマクロ２Ａと内部ＦＦ４Ａとの間のディレイ・チェックを行なう場合のタイムチャートを示す。この図４に示すように、ＴＡＰ回路のSELECT-DR 状態（図７のＳ３）でシステム用クロックＣＫＳを印加することにより、Ｉ／Ｏマクロ２Ａと内部ＦＦ４Ａとの間，内部ＦＦ４Ａ，４Ｂ間，内部ＦＦ４ＢとＩ／Ｏマクロ２Ｂとの間を、同一ディレイ（システム用クロックＣＫＳの周期）でチェックしている。
【００５４】
このように、本発明の第１実施形態のテスト回路によれば、特定のテストモード時にＩ／Ｏマクロ２Ａ，２Ｂにシステム用クロックＣＫＳを印加可能とし、且つ、Ｉ／Ｏマクロ２Ａ，２Ｂの制御信号を適切に設定することにより、「入出力マクロ２ＡのＦＦ２１−内部ＦＦ４Ａ，４Ｂ−入出力マクロ２ＢのＦＦ２１」パスが活性化され、任意の回路のディレイ診断を確実かつ容易に行なえるようになる。
【００５５】
（Ｂ）第２実施形態の説明
図５は本発明の第２実施形態としての集積回路用テスト回路の構成を示すブロック図であり、なお、図中、既述の符号と同一の符号は同一部分を示しているので、その詳細な説明は省略する。また、本実施形態でも、テスト・クロック信号ＴＣＫ，テスト・モード信号ＴＭＳ，テスト・リセット信号ＴＲＳＴの３種類の信号でＬＳＩ１の状態を制御しテストを行なうＪＴＡＧ方式が採用されているものとする。
【００５６】
図５に示すように、第２実施形態のＬＳＩ内部回路１ａには、内蔵ＲＡＭ８が含まれている。一般に、内蔵ＲＡＭ８用のテスト回路は、別系統で定義されており、その内蔵ＲＡＭ８のためのテスト用クロックＣＫＣが、内蔵ＲＡＭ８に供給されるようになっている。つまり、ＬＳＩ内部回路１ａには、内蔵ＲＡＭテスト用クロックＣＫＣとシステム用クロックＣＫＳとのいずれか一方を選択的に切り替えて内蔵ＲＡＭ８に供給するためのセレクタ７がそなえられている。
【００５７】
また、この内蔵ＲＡＭ８の出力側と入出力ピン３Ｃとの間には、Ｉ／Ｏマクロ２Ｃが介設されている。このＩ／Ｏマクロ２Ｃも、前述した２Ｂと同様のもので、図１０（ａ）にて前述した通り、システム動作時には、ＬＳＩ内部回路１ａの出力端子＋ＯＵＴの値を、Ｉ／Ｏ−ＰＡＤに接続された入出力ピン３Ｃに出力する一方、図１０（ｂ）にて前述した通り、ＬＳＩ単体テスト時には、ＬＳＩ内部回路１ａの出力端子＋ＯＵＴの値を、ＦＦ２１を経由してラッチ２２に設定する。
【００５８】
この図５でも、入力側のＩ／Ｏマクロ２Ａと出力側のＩ／Ｏマクロ２Ｂ，２Ｃとを機能的に分け簡略化して記載しているが、これらのＩ／Ｏマクロ２Ａ〜２Ｃも、実際には、図９にて前述したような双方向Ｉ／Ｏマクロ２として構成されている。
そして、第２実施形態では、各Ｉ／Ｏマクロ２Ａ〜２Ｃにおいて、セレクタ５Ａおよび６Ａがそなえられている。
【００５９】
セレクタ（切替機構）５Ａは、レジスタとしてのＦＦ２１に対して、テスト用クロックＴＣＫ（ＴＣＫ１，-CAPTURE-CLK）と前記内蔵ＲＡＭテスト用クロックＣＫＣとのいずれか一方を選択的に切り替えて供給するものであり、セレクタ（切替機構）６Ａは、レジスタとしてのラッチ２２に対して、テスト用クロックＴＣＫ（ＴＣＫ２，-UPDATE-CLK)と前記内蔵ＲＡＭテスト用クロックＣＫＣとのいずれか一方を選択的に切り替えて供給するものである。なお、図５では、Ｉ／Ｏマクロ２Ｂにおけるセレクタ５Ａ，６Ａの図示は省略されている。
【００６０】
上述のごとく構成された第２実施形態のテスト回路では、特定のテストモードを設定すると、セレクタ５Ａ，６Ａが切り替わり、Ｉ／Ｏマクロ２Ａ〜２Ｃ内のＦＦ２１やラッチ２２に対して内蔵ＲＡＭテスト用クロックＣＫＣが供給される。つまり、Ｉ／Ｏマクロ２Ａ，２Ｃ内部のＦＦ２１やラッチ２２とＬＳＩ内部回路１ａの内蔵ＲＡＭ８とに同一の内蔵ＲＡＭテスト用クロックＣＫＣが供給される。
【００６１】
一般に、外部の装置と接続するために、Ｉ／Ｏマクロ２Ａと内部ＦＦ４Ａとの間のディレイは、内部ＦＦ４Ａ，４Ｂ間のディレイよりも小さく作られている。前述した第１実施形態においては、全てにシステム用クロックＣＫＳが供給されているため、Ｉ／Ｏマクロ２Ａと内部ＦＦ４Ａとの間のディレイが小さいにもかかわらず内部ＦＦ４Ａ，４Ｂ間の誤動作を防ぐべく、より大きな間隔でクロックを印加しなくてはならない。
【００６２】
この第２実施形態のテスト回路では、特定のテストモード時に各Ｉ／Ｏマクロ２Ａ〜２Ｃには内蔵ＲＡＭテスト用クロックＣＫＣを供給するとともに、内部ＦＦ４Ａ，４Ｂ等にはシステム用クロックＣＫＳを供給し、内蔵ＲＡＭテスト用クロックＣＫＣとシステム用クロックＣＫＳとを任意のタイミングで組み合わせることにより、第１実施形態よりもさらにきめ細かなディレイ・チェックを行なうことが可能になる。
図６に、第２実施形態のテスト回路によって入力側のＩ／Ｏマクロ２Ａと内部ＦＦ４Ａとの間のディレイ・チェックを行なう場合のタイムチャートを示す。この図６に示すように、ＴＡＰ回路のSELECT-DR 状態（図７のＳ３）で内蔵ＲＡＭテスト用クロックＣＫＣおよびシステム用クロックＣＫＳを任意のタイミングで印加することにより、Ｉ／Ｏマクロ２Ａと内部ＦＦ４Ａとの間，内部ＦＦ４Ａ，４Ｂ間，内部ＦＦ４ＢとＩ／Ｏマクロ２Ｂとの間を、異なるディレイでチェックすることができる。例えば、Ｉ／Ｏマクロ２Ａと内部ＦＦ４Ａとの間は、図６の“Delay1”でチェックを行ない、ＦＦ４Ａ，４Ｂ間は、図６の“Delay2”でチェックを行なう。
【００６３】
このように、本発明の第２実施形態のテスト回路によれば、特定のテストモード時にＩ／Ｏマクロ２Ａ〜２Ｃに内蔵ＲＡＭテスト用クロックＣＫＣを印加可能とし、且つ、Ｉ／Ｏマクロ２Ａ，２Ｂの制御信号を適切に設定することにより、「入出力マクロ２ＡのＦＦ２１−内部ＦＦ４Ａ，４Ｂ−入出力マクロ２ＢのＦＦ２１」パスが活性化され、任意回路のディレイ診断を確実かつ容易に行なえるようになる。
【００６４】
特に、この第２実施形態では、内蔵ＲＡＭテスト用クロックＣＫＣおよびシステム用クロックＣＫＳを任意のタイミングで組み合わせることにより、ＬＳＩ１内の任意回路のディレイ診断を、よりきめ細かく行なえる利点が得られる。
【００６５】
【発明の効果】
以上詳述したように、第１発明の集積回路用テスト回路によれば、バウンダリ・スキャン用のレジスタに対し、集積回路内部で用いられるシステム用クロックを供給することにより、１テストサイクルにおいてシステム用クロックを複数入力することでディレイ特性を検出できるので、集積回路内における任意の部分のディレイ診断を確実かつ容易に行なえる効果がある。
【００６６】
また、第２発明の集積回路用テスト回路によれば、バウンダリ・スキャン用のレジスタに対し、集積回路に含まれる内蔵ＲＡＭテスト用クロックを供給することにより、１テストサイクルにおいて内蔵ＲＡＭテスト用クロックとシステム動作用クロックとを任意のタイミングで組み合わせて特定回路のディレイ特性を検出できるので、集積回路内における任意の部分のディレイ診断を、確実かつ容易に、よりきめ細かく行なえる効果がある。
【図面の簡単な説明】
【図１】第１発明の原理ブロック図である。
【図２】第２発明の原理ブロック図である。
【図３】本発明の第１実施形態としての集積回路用テスト回路の構成を示すブロック図である。
【図４】第１実施形態の動作を説明するためのタイムチャートである。
【図５】本発明の第２実施形態としての集積回路用テスト回路の構成を示すブロック図である。
【図６】第２実施形態の動作を説明するためのタイムチャートである。
【図７】一般的なＪＴＡＧ方式の組込み型試験回路の動作を説明すべくテスト論理の状態遷移を示すフローチャートである。
【図８】（ａ），（ｂ）は一般的なＪＴＡＧ方式の組込み型試験回路を有するＬＳＩのパス構成を示すとともにそれぞれ従来のディレイ診断手法を説明するための図である。
【図９】ＪＴＡＧ方式にて使用される標準的な、パスイネーブルＦＦ付き双方向Ｉ／Ｏマクロセルの構成を示す回路図である。
【図１０】（ａ），（ｂ）はそれぞれ図９に示す双方向Ｉ／Ｏマクロセルにおけるシステム動作時の信号線接続状態とＬＳＩ単体テスト時の信号線接続状態とを示す回路図である。
【図１１】従来のディレイ診断手法を説明するためのタイムチャートである。
【符号の説明】
１ ＬＳＩ（集積回路）
１ａ ＬＳＩ内部回路
２，２Ａ，２Ｂ，２Ｃ 双方向Ｉ／Ｏマクロセル（Ｉ／Ｏマクロ）
３，３Ａ，３Ｂ，３Ｃ 入出力ピン
４Ａ，４Ｂ フリップフロップ（内部ＦＦ）
５，６，５Ａ，６Ａ，７ セレクタ（切替機構）
８ 内蔵ＲＡＭ
１０ 集積回路
１１ 入出力ピン
１２ レジスタ
１３，１３Ａ 切替機構
１４ 内蔵ＲＡＭ
２１ フリップフロップ（データＦＦ，内蔵ＦＦ，レジスタ）
２２ ラッチ（ＬＴ，内蔵ラッチ，データラッチ）
２３ フリップフロップ（トライステート制御ＦＦ，内蔵ＦＦ）
２４ ラッチ（ＬＴ，内蔵ラッチ，トライステート制御ラッチ，レジスタ）
２５〜２８ セレクタ
２９ ＮＡＮＤゲート
３０ ゲート（トライステートバッファ）
Claims (2)
- 試験対象である集積回路の入出力ピン毎にバウンダリ・スキャン用のレジスタをそなえ、試験時には、テスト用クロックにより該レジスタを動作させ、該レジスタに設定された値を該集積回路の内外部へ見せるように構成された、ＪＴＡＧ（Joint Test Action Group）方式の集積回路用テスト回路において、
該レジスタに対して、前記テスト用クロックと該集積回路のシステム動作時に用いられるシステム用クロックとのいずれか一方を選択的に切り替えて供給するための切替機構がそなえられ、
ＴＡＰ（Test Access Port）回路のテストモードをセレクト−データレジスタ−スキャン（SELCT-DR-SCAN）状態に設定した後、該切替機構を切り替え、同一テストサイクルにおいて該レジスタに対してシステム用クロックを複数回供給することにより、該集積回路内におけるパスを活性化してディレイ特性を診断することを特徴とする、集積回路用テスト回路。 - 試験対象である集積回路の入出力ピン毎にバウンダリ・スキャン用のレジスタをそなえ、試験時には、テスト用クロックにより該レジスタを動作させ、該レジスタに設定された値を該集積回路の内外部へ見せるように構成された集積回路用テスト回路において、
該レジスタに対して、前記テスト用クロックと該集積回路に含まれる内蔵ＲＡＭのためのテスト用クロックとのいずれか一方を選択的に切り替えて供給するための切替機構がそなえられたことを特徴とする、集積回路用テスト回路。
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