JP3357534B2 - テスト機構を有する処理システム - Google Patents
テスト機構を有する処理システムInfo
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- register
- chip component
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- instruction
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers
- G06F11/2635—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers using a storage for the test inputs, e.g. test ROM, script files
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
- G06F2201/865—Monitoring of software
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
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- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Description
【０００１】（目次） 発明の属する技術分野 従来の技術（図１７〜図２１） 発明が解決しようとする課題（図２１） 課題を解決するための手段（図１） 発明の実施の形態 （Ａ）本発明の一実施形態の説明（図２〜図１０） （Ｂ）本実施形態の変形例の説明（図１１〜図１６） （Ｂ−１）複数個の対象ＬＳＩを設定する場合について （Ｂ−２）非対象ＬＳＩにおいてバイパス機構を用いる
場合について （Ｂ−３）ＪＴＡＧコマンドをＤＭＡで起動する場合に
ついて （Ｃ）その他 発明の効果
場合について （Ｂ−３）ＪＴＡＧコマンドをＤＭＡで起動する場合に
ついて （Ｃ）その他 発明の効果
【０００２】
【発明の属する技術分野】本発明は、高密度実装プリン
ト基板の試験（ボード・テスト）を行なうためのテスト
機構（例えば、バウンダリ・スキャン・アーキテクチャ
であるＪＴＡＧ回路）を有する処理システムに関し、特
に、そのテスト機構を用いて試験中やシステム運用中に
データ・ロードやデータ・センスを行なう際に用いて好
適の技術に関する。
ト基板の試験（ボード・テスト）を行なうためのテスト
機構（例えば、バウンダリ・スキャン・アーキテクチャ
であるＪＴＡＧ回路）を有する処理システムに関し、特
に、そのテスト機構を用いて試験中やシステム運用中に
データ・ロードやデータ・センスを行なう際に用いて好
適の技術に関する。
【０００３】
【従来の技術】近年、ＬＳＩ等のチップ部品の高集積化
が進み、より複雑な回路を、より小さいサイズのチップ
上に搭載できるようになっている。また、プリント基板
の表面実装技術が進歩し、より多くのチップ部品をプリ
ント基板上に実装できるようになっている。これに伴っ
て、小型で高性能のシステムを構築することが可能にな
ったが、その反面、プリント基板上の各チップ部品の試
験は難しくなってきている。
が進み、より複雑な回路を、より小さいサイズのチップ
上に搭載できるようになっている。また、プリント基板
の表面実装技術が進歩し、より多くのチップ部品をプリ
ント基板上に実装できるようになっている。これに伴っ
て、小型で高性能のシステムを構築することが可能にな
ったが、その反面、プリント基板上の各チップ部品の試
験は難しくなってきている。
【０００４】そこで、高密度実装プリント基板等の試験
を行なうべく、ＩＥＥＥ標準1149.1の標準規格として、
ボード・テスト手法（テスト容易化手法）がＪＴＡＧ
（Joint Test Action Group)により提案され、このボー
ド・テスト手法では、ＬＳＩ等のチップ部品の内部に組
み込むテスト機構としてのバウンダリ・スキャン・アー
キテクチャ（以下、ＪＴＡＧ回路という）が定義されて
いる。
を行なうべく、ＩＥＥＥ標準1149.1の標準規格として、
ボード・テスト手法（テスト容易化手法）がＪＴＡＧ
（Joint Test Action Group)により提案され、このボー
ド・テスト手法では、ＬＳＩ等のチップ部品の内部に組
み込むテスト機構としてのバウンダリ・スキャン・アー
キテクチャ（以下、ＪＴＡＧ回路という）が定義されて
いる。
【０００５】このＪＴＡＧ回路（ＪＴＡＧスキャン回路
と呼ぶ場合もある）では、基板上に載る各チップ部品の
入出力ピンにシフト型スキャン・チェーンを持たせて基
板上で各チップ部品のスキャン・チェーンを接続するこ
とにより、基板上の各部品の入出力ピンを直接的にプロ
ーブすることなく、スキャン・シフト動作のみで入出力
ピンの状態を制御・観測することができる。
と呼ぶ場合もある）では、基板上に載る各チップ部品の
入出力ピンにシフト型スキャン・チェーンを持たせて基
板上で各チップ部品のスキャン・チェーンを接続するこ
とにより、基板上の各部品の入出力ピンを直接的にプロ
ーブすることなく、スキャン・シフト動作のみで入出力
ピンの状態を制御・観測することができる。
【０００６】図１７を参照しながら、一般的なＪＴＡＧ
回路の構成例について説明すると、図１７に示すＪＴＡ
Ｇ回路は、後述する５つのタップ・アクセス・ポート
（以下、ＴＡＰと略記）５０１〜５０５を有するととも
に、ＴＡＰコントローラ５１，データ・レジスタ群５
２，命令レジスタ（ＩＲ）５３，データ・レジスタ・セ
レクタ５４，出力側選択回路５５およびゲート回路５６
から構成されている。
回路の構成例について説明すると、図１７に示すＪＴＡ
Ｇ回路は、後述する５つのタップ・アクセス・ポート
（以下、ＴＡＰと略記）５０１〜５０５を有するととも
に、ＴＡＰコントローラ５１，データ・レジスタ群５
２，命令レジスタ（ＩＲ）５３，データ・レジスタ・セ
レクタ５４，出力側選択回路５５およびゲート回路５６
から構成されている。
【０００７】ＴＡＰ５０１は、テスト・クロック信号Ｔ
ＣＫを入力するためのものであり、ＴＡＰ５０２は、テ
スト・モード選択信号ＴＭＳを入力するためのものであ
る。ＴＡＰ５０３は、テストに必要なデータを入力する
ためのもので、以下、このＴＡＰ５０３をテスト・デー
タ入力ＴＤＩとして表記する。また、ＴＡＰ５０４は、
このＪＴＡＧ回路をそなえられたＬＳＩ（チップ部品）
のテスト結果を出力するためのもので、以下、このＴＡ
Ｐ５０４をテスト・データ出力ＴＤＯとして表記する。
さらに、ＴＡＰ５０５は、このＪＴＡＧ回路内のテスト
論理を初期化するテスト・リセット信号ＴＲＳＴを入力
するためのものである。
ＣＫを入力するためのものであり、ＴＡＰ５０２は、テ
スト・モード選択信号ＴＭＳを入力するためのものであ
る。ＴＡＰ５０３は、テストに必要なデータを入力する
ためのもので、以下、このＴＡＰ５０３をテスト・デー
タ入力ＴＤＩとして表記する。また、ＴＡＰ５０４は、
このＪＴＡＧ回路をそなえられたＬＳＩ（チップ部品）
のテスト結果を出力するためのもので、以下、このＴＡ
Ｐ５０４をテスト・データ出力ＴＤＯとして表記する。
さらに、ＴＡＰ５０５は、このＪＴＡＧ回路内のテスト
論理を初期化するテスト・リセット信号ＴＲＳＴを入力
するためのものである。
【０００８】ＴＡＰコントローラ５１は、テスト・モー
ド選択信号ＴＭＳおよびテスト・クロック信号ＴＣＫに
よって、テスト・データ入力ＴＤＩからの入力データを
命令レジスタ５３またはデータ・レジスタ群５２へ入力
させるためのシフト動作を制御するものである。また、
このＴＡＰコントローラ５１は、出力側選択回路５５に
よるレジスタ選択動作や、ゲート回路５６の開閉動作も
制御するようになっている。
ド選択信号ＴＭＳおよびテスト・クロック信号ＴＣＫに
よって、テスト・データ入力ＴＤＩからの入力データを
命令レジスタ５３またはデータ・レジスタ群５２へ入力
させるためのシフト動作を制御するものである。また、
このＴＡＰコントローラ５１は、出力側選択回路５５に
よるレジスタ選択動作や、ゲート回路５６の開閉動作も
制御するようになっている。
【０００９】データ・レジスタ群５２は、ユーザ・テス
ト・データ・レジスタ５２０，バウンダリ・スキャン・
レジスタ５２１およびバイパス・レジスタ５２２により
構成されている。ユーザ・テスト・データ・レジスタ５
２０は、ユーザが独自に設定した任意のテスト・データ
を格納するためのもので、シフトレジスタにより構成さ
れている。
ト・データ・レジスタ５２０，バウンダリ・スキャン・
レジスタ５２１およびバイパス・レジスタ５２２により
構成されている。ユーザ・テスト・データ・レジスタ５
２０は、ユーザが独自に設定した任意のテスト・データ
を格納するためのもので、シフトレジスタにより構成さ
れている。
【００１０】バウンダリ・スキャン・レジスタ５２１
は、テスト対象の部品（ここではＬＳＩ）の各端子に配
置される１段のシフトレジスタとして構成され、スキャ
ン・テストの原理によってＬＳＩの端子に現れる信号を
捕らえたり、保持したりするためのものである。
は、テスト対象の部品（ここではＬＳＩ）の各端子に配
置される１段のシフトレジスタとして構成され、スキャ
ン・テストの原理によってＬＳＩの端子に現れる信号を
捕らえたり、保持したりするためのものである。
【００１１】バイパス・レジスタ５２２は、１段のシフ
トレジスタで構成され、テスト・データ入力ＴＤＩから
の入力データを、出力側選択回路５５およびゲート回路
５６を介してそのままテスト・データ出力ＴＤＯから出
力させるべく、テスト・データ入力ＴＤＯと出力側選択
回路５５との間をバイパスすることを可能にしている。
従って、このバイパス・レジスタ５２２は、本ＪＴＡＧ
回路から後段の他のＪＴＡＧ回路へデータをバイパスす
る際に使用される。
トレジスタで構成され、テスト・データ入力ＴＤＩから
の入力データを、出力側選択回路５５およびゲート回路
５６を介してそのままテスト・データ出力ＴＤＯから出
力させるべく、テスト・データ入力ＴＤＯと出力側選択
回路５５との間をバイパスすることを可能にしている。
従って、このバイパス・レジスタ５２２は、本ＪＴＡＧ
回路から後段の他のＪＴＡＧ回路へデータをバイパスす
る際に使用される。
【００１２】命令レジスタ５３は、テスト・データ入力
ＴＤＩからのコマンド（レジスタ指定コマンド）をシフ
ト動作によって書き込まれるものである。データ・レジ
スタ・セレクタ（データ・レジスタ選択部）５４は、命
令レジスタ５３に書き込まれたコマンドを解析し、その
コマンドにより指定されたレジスタをデータ・レジスタ
群５２中から選択するものである。このデータ・レジス
タ・セレクタ５４により選択されたレジスタに対し、シ
フト動作によるデータ書込が行なわれる。レジスタ５２
１，５２０のいずれかが選択された場合にはデータ書込
が行なわれ、バイパス・レジスタ５２２が選択された場
合には、このバイパス・レジスタ５２２を経由するバイ
パス動作が行なわれることになる。
ＴＤＩからのコマンド（レジスタ指定コマンド）をシフ
ト動作によって書き込まれるものである。データ・レジ
スタ・セレクタ（データ・レジスタ選択部）５４は、命
令レジスタ５３に書き込まれたコマンドを解析し、その
コマンドにより指定されたレジスタをデータ・レジスタ
群５２中から選択するものである。このデータ・レジス
タ・セレクタ５４により選択されたレジスタに対し、シ
フト動作によるデータ書込が行なわれる。レジスタ５２
１，５２０のいずれかが選択された場合にはデータ書込
が行なわれ、バイパス・レジスタ５２２が選択された場
合には、このバイパス・レジスタ５２２を経由するバイ
パス動作が行なわれることになる。
【００１３】出力側選択回路（出力データ選択部）５５
は、マルチプレクサ（ＭＵＸ）５５１および５５２から
構成されている。マルチプレクサ５５１は、ＴＡＰコン
トローラ５１により切替制御され、データ・レジスタ群
５２内のレジスタ５２０〜５２２の一つを選択し、選択
したレジスタ５２０〜５２２のデータを出力するもので
ある。
は、マルチプレクサ（ＭＵＸ）５５１および５５２から
構成されている。マルチプレクサ５５１は、ＴＡＰコン
トローラ５１により切替制御され、データ・レジスタ群
５２内のレジスタ５２０〜５２２の一つを選択し、選択
したレジスタ５２０〜５２２のデータを出力するもので
ある。
【００１４】また、マルチプレクサ５５２は、ＴＡＰコ
ントローラ５１により切替制御され、データ・レジスタ
群５２からのデータ（マルチプレクサ５５１の出力）、
または、命令レジスタ５３からのデータのいずれか一方
を選択して出力するものである。ゲート回路５６は、Ｔ
ＡＰコントローラ５１により開閉状態を制御され、開放
時に出力側選択回路５５からのデータ（マルチプレクサ
５５２からのデータ）をテスト・データ出力ＴＤＯへ出
力するものである。
ントローラ５１により切替制御され、データ・レジスタ
群５２からのデータ（マルチプレクサ５５１の出力）、
または、命令レジスタ５３からのデータのいずれか一方
を選択して出力するものである。ゲート回路５６は、Ｔ
ＡＰコントローラ５１により開閉状態を制御され、開放
時に出力側選択回路５５からのデータ（マルチプレクサ
５５２からのデータ）をテスト・データ出力ＴＤＯへ出
力するものである。
【００１５】ところで、上述のように構成されたＪＴＡ
Ｇ回路は、通常、そのＪＴＡＧ回路を組み込まれたチッ
プ部品を含むプリント基板等の試験を行なうために用い
られるものであるが、近年、このＪＴＡＧ回路を用い
て、試験中もしくは通常動作中に、システム論理回路内
のレジスタ等の回路にデータを設定したり（データ・ロ
ード）、あるいは、システム論理回路内のレジスタ等の
回路からデータを読み出したり（データ・センス）する
ことが行なわれている。このようにＪＴＡＧ回路を用い
てシステム論理回路に対して発行されるアクセス・コマ
ンドを、ＪＴＡＧコマンドと呼ぶ。
Ｇ回路は、通常、そのＪＴＡＧ回路を組み込まれたチッ
プ部品を含むプリント基板等の試験を行なうために用い
られるものであるが、近年、このＪＴＡＧ回路を用い
て、試験中もしくは通常動作中に、システム論理回路内
のレジスタ等の回路にデータを設定したり（データ・ロ
ード）、あるいは、システム論理回路内のレジスタ等の
回路からデータを読み出したり（データ・センス）する
ことが行なわれている。このようにＪＴＡＧ回路を用い
てシステム論理回路に対して発行されるアクセス・コマ
ンドを、ＪＴＡＧコマンドと呼ぶ。
【００１６】ＪＴＡＧコマンドによりデータ・ロードや
データ・センスを行なうＪＴＡＧ回路では、図１７に示
したユーザ・テスト・データ・レジスタ５２０に代え
て、例えば図１８に示すように、ＪＴＡＧ命令レジスタ
（以下、ＪＩＲと略記）５２３およびＪＴＡＧデータ・
レジスタ（以下、ＪＤＲと略記）５２４がそなえられて
いる。
データ・センスを行なうＪＴＡＧ回路では、図１７に示
したユーザ・テスト・データ・レジスタ５２０に代え
て、例えば図１８に示すように、ＪＴＡＧ命令レジスタ
（以下、ＪＩＲと略記）５２３およびＪＴＡＧデータ・
レジスタ（以下、ＪＤＲと略記）５２４がそなえられて
いる。
【００１７】ここで、ＪＩＲ５２３は、本ＬＳＩ内のシ
ステム論理回路を制御するためのコマンドを格納するた
めのもので、シフトレジスタ（またはシフトレジスタと
ラッチ回路）により構成され、テスト・データ入力ＴＤ
Ｉからの入力データを順にシフト入力されるようになっ
ている。このＪＩＲ５２３に所定のコマンドが設定され
ると、ＪＩＲ５２３内のコマンドはコマンド制御部（図
示せず）内のコマンド解析部へ転送され、このコマンド
解析部でそのコマンドの解析が行なわれる。
ステム論理回路を制御するためのコマンドを格納するた
めのもので、シフトレジスタ（またはシフトレジスタと
ラッチ回路）により構成され、テスト・データ入力ＴＤ
Ｉからの入力データを順にシフト入力されるようになっ
ている。このＪＩＲ５２３に所定のコマンドが設定され
ると、ＪＩＲ５２３内のコマンドはコマンド制御部（図
示せず）内のコマンド解析部へ転送され、このコマンド
解析部でそのコマンドの解析が行なわれる。
【００１８】ＪＤＲ５２４は、本ＬＳＩ内のシステム論
理回路に書き込むデータや本ＬＳＩ内のシステム論理回
路から読み出されたデータを格納するためのもので、Ｊ
ＩＲ５２３と同様、シフトレジスタ（またはシフトレジ
スタとラッチ回路）により構成されている。
理回路に書き込むデータや本ＬＳＩ内のシステム論理回
路から読み出されたデータを格納するためのもので、Ｊ
ＩＲ５２３と同様、シフトレジスタ（またはシフトレジ
スタとラッチ回路）により構成されている。
【００１９】このＪＤＲ５２４内にデータを書き込む場
合には、テスト・データ入力ＴＤＩからの入力データが
順にシフト入力される。ＪＤＲ５２４に所定のデータが
設定されると、ＪＤＲ５２４内のデータは上記コマンド
制御部内の実行処理部へ転送され、そのデータを用い
て、上記コマンド解析部による解析結果に基づいた処理
が実行される。例えば、通常の動作が行なわれるシステ
ム論理回路のレジスタにデータを設定したり、カウンタ
に特定の値を設定したり、あるいは、本ＬＳＩ内の特定
の回路のみをリセットしたりすることが可能である。
合には、テスト・データ入力ＴＤＩからの入力データが
順にシフト入力される。ＪＤＲ５２４に所定のデータが
設定されると、ＪＤＲ５２４内のデータは上記コマンド
制御部内の実行処理部へ転送され、そのデータを用い
て、上記コマンド解析部による解析結果に基づいた処理
が実行される。例えば、通常の動作が行なわれるシステ
ム論理回路のレジスタにデータを設定したり、カウンタ
に特定の値を設定したり、あるいは、本ＬＳＩ内の特定
の回路のみをリセットしたりすることが可能である。
【００２０】また、逆に、通常の動作が行なわれるシス
テム論理回路のデータを、ＪＤＲ５２４を経由してテス
ト・データ出力ＴＤＯから読み出すことも可能である。
つまり、そのシステム論理回路内のレジスタに設定され
ているデータをＪＤＲ５２４に転送し、ＪＤＲ５２４の
内容を順にシフトすることにより、そのデータがテスト
・データ出力ＴＤＯから出力される。
テム論理回路のデータを、ＪＤＲ５２４を経由してテス
ト・データ出力ＴＤＯから読み出すことも可能である。
つまり、そのシステム論理回路内のレジスタに設定され
ているデータをＪＤＲ５２４に転送し、ＪＤＲ５２４の
内容を順にシフトすることにより、そのデータがテスト
・データ出力ＴＤＯから出力される。
【００２１】なお、ＪＩＲ５２３またはＪＤＲ５２４に
対するデータ書込は、前述した通り、データ・レジスタ
・セレクタ５４によりＪＩＲ５２３またはＪＤＲ５２４
を選択した場合に、シフト動作によって行なわれる。
対するデータ書込は、前述した通り、データ・レジスタ
・セレクタ５４によりＪＩＲ５２３またはＪＤＲ５２４
を選択した場合に、シフト動作によって行なわれる。
【００２２】次に、図１８に示すごとくＪＩＲ５２３お
よびＪＤＲ５２４を有するＪＴＡＧ回路の動作（ＪＴＡ
Ｇコマンドの実行動作）について、図１９を参照しなが
ら説明する。この図１９は、テスト論理の状態遷移を示
すフローチャートである。テスト論理の状態遷移はＴＡ
Ｐコントローラ５１により制御され、様々なテスト状態
が実現される。ＴＡＰコントローラ５１は、ＴＡＰ５０
１，５０２，５０５からそれぞれ入力されるテスト・ク
ロック信号ＴＣＫ，テスト・モード選択信号ＴＭＳおよ
びテスト・リセット信号ＴＲＳＴによって制御される。
よびＪＤＲ５２４を有するＪＴＡＧ回路の動作（ＪＴＡ
Ｇコマンドの実行動作）について、図１９を参照しなが
ら説明する。この図１９は、テスト論理の状態遷移を示
すフローチャートである。テスト論理の状態遷移はＴＡ
Ｐコントローラ５１により制御され、様々なテスト状態
が実現される。ＴＡＰコントローラ５１は、ＴＡＰ５０
１，５０２，５０５からそれぞれ入力されるテスト・ク
ロック信号ＴＣＫ，テスト・モード選択信号ＴＭＳおよ
びテスト・リセット信号ＴＲＳＴによって制御される。
【００２３】ＴＡＰコントローラ５１が初期化された直
後は、TEST-LOGIC-RESET状態（Ｓ２０１）にある。この
状態にある時は、テスト論理が使用不能であり、システ
ム論理の通常動作が可能な状態である。それぞれの状態
は、テスト・クロック信号ＴＣＫの立ち上がり時のテス
ト・モード選択信号ＴＭＳの状態によって遷移し、例え
ばTEST-LOGIC-RESET状態（Ｓ２０１）にある時に、テス
ト・クロック信号ＴＣＫが立ち上がり、その時のテスト
・モード選択信号ＴＭＳが“０”であれば RUN-TEST/ID
LE状態（Ｓ２０２）へ遷移し、テスト・モード選択信号
ＴＭＳ“１”であればTEST-LOGIC-RESET状態（Ｓ２０
１）を保持する。
後は、TEST-LOGIC-RESET状態（Ｓ２０１）にある。この
状態にある時は、テスト論理が使用不能であり、システ
ム論理の通常動作が可能な状態である。それぞれの状態
は、テスト・クロック信号ＴＣＫの立ち上がり時のテス
ト・モード選択信号ＴＭＳの状態によって遷移し、例え
ばTEST-LOGIC-RESET状態（Ｓ２０１）にある時に、テス
ト・クロック信号ＴＣＫが立ち上がり、その時のテスト
・モード選択信号ＴＭＳが“０”であれば RUN-TEST/ID
LE状態（Ｓ２０２）へ遷移し、テスト・モード選択信号
ＴＭＳ“１”であればTEST-LOGIC-RESET状態（Ｓ２０
１）を保持する。
【００２４】RUN-TEST/IDLE 状態（Ｓ２０２）は、テス
ト実行中の基本状態であり、スキャン動作が今から行な
われる状態、または、スキャン動作中の中間状態であ
る。SELECT-DR-SCAN状態（Ｓ２０３）へ遷移すると、ス
キャン・シーケンスが初期化される。次に、テスト・モ
ード選択信号ＴＭＳの状態によって、CAPTURE-DR状態
（Ｓ２１１）へ遷移するか、あるいは、SELECT-IR-SCAN
状態（Ｓ２０４）へ遷移するかに分かれるが、ここで
は、命令レジスタ５３に対するスキャン動作を行なうべ
くSELECT-IR-SCAN状態（Ｓ２０４）へ遷移した場合につ
いて説明する。SELECT-IR-SCAN状態（Ｓ２０４）へ遷移
すると、命令レジスタ５３のスキャン・シーケンスが初
期化される。
ト実行中の基本状態であり、スキャン動作が今から行な
われる状態、または、スキャン動作中の中間状態であ
る。SELECT-DR-SCAN状態（Ｓ２０３）へ遷移すると、ス
キャン・シーケンスが初期化される。次に、テスト・モ
ード選択信号ＴＭＳの状態によって、CAPTURE-DR状態
（Ｓ２１１）へ遷移するか、あるいは、SELECT-IR-SCAN
状態（Ｓ２０４）へ遷移するかに分かれるが、ここで
は、命令レジスタ５３に対するスキャン動作を行なうべ
くSELECT-IR-SCAN状態（Ｓ２０４）へ遷移した場合につ
いて説明する。SELECT-IR-SCAN状態（Ｓ２０４）へ遷移
すると、命令レジスタ５３のスキャン・シーケンスが初
期化される。
【００２５】CAPTURE-IR状態（Ｓ２０５）へ状態が遷移
すると、命令レジスタ５３を構成するシフトレジスタに
固定パターンが取り込まれる。この固定パターンは、下
位２ビットがバイナリ・コード“０１”に固定されてお
り、設計に固有な情報をこのパターンに盛り込むことが
可能である。この命令レジスタ５３の内容を、シフト動
作を行ないながらテスト・データ出力ＴＤＯを通して読
み出すことも可能である。
すると、命令レジスタ５３を構成するシフトレジスタに
固定パターンが取り込まれる。この固定パターンは、下
位２ビットがバイナリ・コード“０１”に固定されてお
り、設計に固有な情報をこのパターンに盛り込むことが
可能である。この命令レジスタ５３の内容を、シフト動
作を行ないながらテスト・データ出力ＴＤＯを通して読
み出すことも可能である。
【００２６】次に、SHIFT-IR状態（Ｓ２０６）へ遷移す
ると命令レジスタ５３を構成するシフトレジスタがテス
ト・データ入力ＴＤＩとテスト・データ出力ＴＤＯに接
続される。テスト・モード選択信号ＴＭＳが“０”の状
態の時にテスト・クロック信号ＴＣＫが立ち上がる度
に、テスト・データ出力ＴＤＯ側へデータがシフトされ
る。命令レジスタ５３が８ビットであれば、８回シフト
動作を繰り返すことによって、所定の命令を命令レジス
タ５３に書き込むことが可能であり、また、シフト動作
を繰り返しながら命令レジスタ５３のデータをテスト・
データ出力ＴＤＯへ送り出すことによって、命令レジス
タ５３の内容を読み出すことも可能である。
ると命令レジスタ５３を構成するシフトレジスタがテス
ト・データ入力ＴＤＩとテスト・データ出力ＴＤＯに接
続される。テスト・モード選択信号ＴＭＳが“０”の状
態の時にテスト・クロック信号ＴＣＫが立ち上がる度
に、テスト・データ出力ＴＤＯ側へデータがシフトされ
る。命令レジスタ５３が８ビットであれば、８回シフト
動作を繰り返すことによって、所定の命令を命令レジス
タ５３に書き込むことが可能であり、また、シフト動作
を繰り返しながら命令レジスタ５３のデータをテスト・
データ出力ＴＤＯへ送り出すことによって、命令レジス
タ５３の内容を読み出すことも可能である。
【００２７】シフト動作を終了すると、スキャンを終了
するEXIT1-IR状態（Ｓ２０７）へ遷移する。このEXIT1-
IR状態（Ｓ２０７）において、テスト・モード選択信号
ＴＭＳを“０”にしてテスト・クロック信号ＴＣＫを立
ち上げると、PAUSE-IR状態（Ｓ２０８）へ遷移し、テス
ト・モード選択信号ＴＭＳを“１”にしてテスト・クロ
ック信号ＴＣＫを立ち上げると UPDATE-IR状態（Ｓ２１
０）へ遷移する。
するEXIT1-IR状態（Ｓ２０７）へ遷移する。このEXIT1-
IR状態（Ｓ２０７）において、テスト・モード選択信号
ＴＭＳを“０”にしてテスト・クロック信号ＴＣＫを立
ち上げると、PAUSE-IR状態（Ｓ２０８）へ遷移し、テス
ト・モード選択信号ＴＭＳを“１”にしてテスト・クロ
ック信号ＴＣＫを立ち上げると UPDATE-IR状態（Ｓ２１
０）へ遷移する。
【００２８】PAUSE-IR状態（Ｓ２０８）へ遷移すると、
テスト・データ入力ＴＤＩとテスト・データ出力ＴＤＯ
との間のシリアル・パスにおける命令レジスタ５３のシ
フト動作が休止される。この状態は、外部記憶装置から
テスト機構内のメモリに新しいパターンをロードする場
合などに使用される。
テスト・データ入力ＴＤＩとテスト・データ出力ＴＤＯ
との間のシリアル・パスにおける命令レジスタ５３のシ
フト動作が休止される。この状態は、外部記憶装置から
テスト機構内のメモリに新しいパターンをロードする場
合などに使用される。
【００２９】PAUSE-IR状態（Ｓ２０８）において、テス
ト・モード選択信号ＴＭＳを“１”にして、テスト・ク
ロック信号ＴＣＫを立ち上げると、スキャンを終了する
EXIT2-IR状態（Ｓ２０９）へ遷移する。さらにスキャン
動作を行なう必要がある場合には、EXIT2-IR状態（Ｓ２
０９）でテスト・モード選択信号ＴＭＳを“０”にして
テスト・クロック信号ＴＣＫを立ち上げることにより、
再びSHIFT-IR状態（Ｓ２０６）へ遷移してシフト動作を
行なう。スキャン動作を終了するのであれば、EXIT2-IR
状態（Ｓ２０９）でテスト・モード選択信号ＴＭＳを
“０”にして次のUPDATE-IR状態（Ｓ２１０）へ遷移す
る。
ト・モード選択信号ＴＭＳを“１”にして、テスト・ク
ロック信号ＴＣＫを立ち上げると、スキャンを終了する
EXIT2-IR状態（Ｓ２０９）へ遷移する。さらにスキャン
動作を行なう必要がある場合には、EXIT2-IR状態（Ｓ２
０９）でテスト・モード選択信号ＴＭＳを“０”にして
テスト・クロック信号ＴＣＫを立ち上げることにより、
再びSHIFT-IR状態（Ｓ２０６）へ遷移してシフト動作を
行なう。スキャン動作を終了するのであれば、EXIT2-IR
状態（Ｓ２０９）でテスト・モード選択信号ＴＭＳを
“０”にして次のUPDATE-IR状態（Ｓ２１０）へ遷移す
る。
【００３０】UPDATE-IR 状態（Ｓ２１０）へ遷移する
と、シフトレジスタにシフトされた新しい命令がラッチ
され、並列に出力される。ラッチが完了すると、命令の
実行が始まる。例えば、バイパスの命令が命令レジスタ
５３にロードされると、バイパス・レジスタ５２２が選
択されてテスト・データ入力ＴＤＩおよびテスト・デー
タ出力ＴＤＯに接続され、シフト動作によってバイパス
動作が行なわれる。
と、シフトレジスタにシフトされた新しい命令がラッチ
され、並列に出力される。ラッチが完了すると、命令の
実行が始まる。例えば、バイパスの命令が命令レジスタ
５３にロードされると、バイパス・レジスタ５２２が選
択されてテスト・データ入力ＴＤＩおよびテスト・デー
タ出力ＴＤＯに接続され、シフト動作によってバイパス
動作が行なわれる。
【００３１】また、“ＪＩＲ ＳＥＴ”または“ＪＤＲ
ＳＥＴ”なる命令が命令レジスタ５３にロードされる
と、ＪＩＲ５２３またはＪＤＲ５２４が選択されてテス
ト・データ入力ＴＤＩおよびテスト・データ出力ＴＤＯ
に接続され、シフト動作によって、ＪＩＲ５２３または
ＪＤＲ５２４に対するデータ・ロード動作やＪＩＲ５２
３またはＪＤＲ５２４からのデータ・センス動作、つま
りスキャン動作が行なわれる。
ＳＥＴ”なる命令が命令レジスタ５３にロードされる
と、ＪＩＲ５２３またはＪＤＲ５２４が選択されてテス
ト・データ入力ＴＤＩおよびテスト・データ出力ＴＤＯ
に接続され、シフト動作によって、ＪＩＲ５２３または
ＪＤＲ５２４に対するデータ・ロード動作やＪＩＲ５２
３またはＪＤＲ５２４からのデータ・センス動作、つま
りスキャン動作が行なわれる。
【００３２】一方、図１９に示す状態Ｓ２０３およびＳ
２１１〜Ｓ２１６は、バウンダリ・スキャン・レジスタ
５２１，バイパス・レジスタ５２２，ＪＩＲ５２３また
はＪＤＲ５２４に対するスキャン動作を行なう場合につ
いて示している。これらの状態Ｓ２０３およびＳ２１１
〜Ｓ２１６によるスキャン動作と、状態Ｓ２０４〜Ｓ２
１０として説明した命令レジスタ５３に対するスキャン
動作とを比較すると、スキャン対象となるレジスタが、
命令レジスタ５３から、データ・レジスタ５２に属する
４つのレジスタ５２１〜５２４である点と、スキャン対
象として選択されたレジスタがレジスタ５２１〜５２４
のいずれであるかに応じてスキャン動作のシフト回数が
変更される点とで異なっている。
２１１〜Ｓ２１６は、バウンダリ・スキャン・レジスタ
５２１，バイパス・レジスタ５２２，ＪＩＲ５２３また
はＪＤＲ５２４に対するスキャン動作を行なう場合につ
いて示している。これらの状態Ｓ２０３およびＳ２１１
〜Ｓ２１６によるスキャン動作と、状態Ｓ２０４〜Ｓ２
１０として説明した命令レジスタ５３に対するスキャン
動作とを比較すると、スキャン対象となるレジスタが、
命令レジスタ５３から、データ・レジスタ５２に属する
４つのレジスタ５２１〜５２４である点と、スキャン対
象として選択されたレジスタがレジスタ５２１〜５２４
のいずれであるかに応じてスキャン動作のシフト回数が
変更される点とで異なっている。
【００３３】しかし、おおよその状態遷移の流れは同じ
であり、状態Ｓ２０３およびＳ２１１〜Ｓ２１６はそれ
ぞれ状態Ｓ２０４〜Ｓ２１０に対応しているので、その
説明は省略する。なお、状態Ｓ２０４〜Ｓ２１０の表記
中において命令レジスタ５３を意味する“ＩＲ”が、状
態Ｓ２０３およびＳ２１１〜Ｓ２１６の表記中では、デ
ータ・レジスタ５２を意味する“ＤＲ”になっている点
が、表記上の相違点である。
であり、状態Ｓ２０３およびＳ２１１〜Ｓ２１６はそれ
ぞれ状態Ｓ２０４〜Ｓ２１０に対応しているので、その
説明は省略する。なお、状態Ｓ２０４〜Ｓ２１０の表記
中において命令レジスタ５３を意味する“ＩＲ”が、状
態Ｓ２０３およびＳ２１１〜Ｓ２１６の表記中では、デ
ータ・レジスタ５２を意味する“ＤＲ”になっている点
が、表記上の相違点である。
【００３４】図１８および図１９により上述したＪＴＡ
Ｇ回路を各チップ部品にそなえて構成される処理システ
ムの全体構成を図２０に示す。処理システムは、サービ
ス・プロセッサ（以下、ＳＶＰと略記）１０１，インタ
フェース回路〔以下、ＳＣＩ（System Control Interfa
ce）と略記〕１０２および本体装置１０３から構成され
ている。
Ｇ回路を各チップ部品にそなえて構成される処理システ
ムの全体構成を図２０に示す。処理システムは、サービ
ス・プロセッサ（以下、ＳＶＰと略記）１０１，インタ
フェース回路〔以下、ＳＣＩ（System Control Interfa
ce）と略記〕１０２および本体装置１０３から構成され
ている。
【００３５】ＳＶＰ１０１は、ＳＣＩ１０２を介して本
体装置１０３に接続され、システム全体の保守・運用制
御を行なうもので、本体装置１０３を構成する各基板１
０３−１〜１０３−ｍ内のレジスタ制御，メモリへのデ
ータ書込，メモリからのデータ読出等の制御コマンドを
発行する。
体装置１０３に接続され、システム全体の保守・運用制
御を行なうもので、本体装置１０３を構成する各基板１
０３−１〜１０３−ｍ内のレジスタ制御，メモリへのデ
ータ書込，メモリからのデータ読出等の制御コマンドを
発行する。
【００３６】また、各基板１０３−１〜１０３−ｍ上に
実装されているＬＳＩ等のチップ部品には、それぞれ、
図１８にて前述したＪＴＡＧ回路がそなえられており、
ＳＶＰ１０１は、ＳＣＩ１０２を介してそのＪＴＡＧ回
路の制御も行なう。このため、ＳＣＩ１０２と本体装置
１０３内の各基板１０３−１〜１０３−ｍとは、それぞ
れ、ＪＴＡＧ回路を制御すべく各種コマンドやデータを
送受するための信号線１０４により接続されている。
実装されているＬＳＩ等のチップ部品には、それぞれ、
図１８にて前述したＪＴＡＧ回路がそなえられており、
ＳＶＰ１０１は、ＳＣＩ１０２を介してそのＪＴＡＧ回
路の制御も行なう。このため、ＳＣＩ１０２と本体装置
１０３内の各基板１０３−１〜１０３−ｍとは、それぞ
れ、ＪＴＡＧ回路を制御すべく各種コマンドやデータを
送受するための信号線１０４により接続されている。
【００３７】そして、図２１に示すように、各基板１０
３−１〜１０３−ｍ内のＬＳＩ−１〜ＬＳＩ−Ｘには、
前述の通り、それぞれＪＴＡＧ回路がそなえられてい
る。なお、図２１では、各ＬＳＩ−１〜ＬＳＩ−Ｘにお
けるＪＴＡＧ回路は、簡略的に要部〔命令レジスタ５
３，ＪＩＲ５２３，ＪＤＲ５２４，データ・レジスタ・
セレクタ（選択回路）５４および出力側選択回路５５〕
のみが図示されている。
３−１〜１０３−ｍ内のＬＳＩ−１〜ＬＳＩ−Ｘには、
前述の通り、それぞれＪＴＡＧ回路がそなえられてい
る。なお、図２１では、各ＬＳＩ−１〜ＬＳＩ−Ｘにお
けるＪＴＡＧ回路は、簡略的に要部〔命令レジスタ５
３，ＪＩＲ５２３，ＪＤＲ５２４，データ・レジスタ・
セレクタ（選択回路）５４および出力側選択回路５５〕
のみが図示されている。
【００３８】各ＬＳＩ−１〜ＬＳＩ−ＸのＪＴＡＧ回路
のテスト・データ出力ＴＤＯは、同一基板内の他のＬＳ
Ｉ内のＪＴＡＧ回路のテスト・データ入力ＴＤＩに接続
されている。これにより、各基板１０３−１〜１０３−
ｍ内で各ＬＳＩ−１〜ＬＳＩ−Ｘを一巡するスキャン・
チェーンが形成されている。また、ＳＣＩ１０２には、
各基板１０３−１〜１０３−ｍ内の各ＬＳＩ−１〜ＬＳ
Ｉ−Ｘにおけるレジスタ５３，５２３，５２４に書き込
むべきデータ（ロード・データ）を保持するレジスタ群
１１１，１１２，１１３が、レジスタ５３，５２３，５
２４毎にそなえられている。各レジスタ群１１１〜１１
３では、各ＬＳＩ−１〜ＬＳＩ−Ｘに対応するシフトレ
ジスタ１１０−１〜１１０−Ｘが、ＬＳＩ−１〜ＬＳＩ
−Ｘの接続順序と同様の順序でチェーン状に接続されて
いる。
のテスト・データ出力ＴＤＯは、同一基板内の他のＬＳ
Ｉ内のＪＴＡＧ回路のテスト・データ入力ＴＤＩに接続
されている。これにより、各基板１０３−１〜１０３−
ｍ内で各ＬＳＩ−１〜ＬＳＩ−Ｘを一巡するスキャン・
チェーンが形成されている。また、ＳＣＩ１０２には、
各基板１０３−１〜１０３−ｍ内の各ＬＳＩ−１〜ＬＳ
Ｉ−Ｘにおけるレジスタ５３，５２３，５２４に書き込
むべきデータ（ロード・データ）を保持するレジスタ群
１１１，１１２，１１３が、レジスタ５３，５２３，５
２４毎にそなえられている。各レジスタ群１１１〜１１
３では、各ＬＳＩ−１〜ＬＳＩ−Ｘに対応するシフトレ
ジスタ１１０−１〜１１０−Ｘが、ＬＳＩ−１〜ＬＳＩ
−Ｘの接続順序と同様の順序でチェーン状に接続されて
いる。
【００３９】ＪＴＡＧ回路内の命令レジスタ５３，ＪＩ
Ｒ５２３，ＪＤＲ５２４のいずれかにデータを書き込む
際には、レジスタ群１１１〜１１３の各シフトレジスタ
１１０−１〜１１０−Ｘに、ＳＶＰ１０１（図２１では
図示省略）により所定データを設定・格納してから、選
択回路１１４により、レジスタ群１１１〜１１３中から
データ書込対象レジスタに対応するものを選択する。
Ｒ５２３，ＪＤＲ５２４のいずれかにデータを書き込む
際には、レジスタ群１１１〜１１３の各シフトレジスタ
１１０−１〜１１０−Ｘに、ＳＶＰ１０１（図２１では
図示省略）により所定データを設定・格納してから、選
択回路１１４により、レジスタ群１１１〜１１３中から
データ書込対象レジスタに対応するものを選択する。
【００４０】選択したレジスタ群１１１〜１１３に格納
されているデータは、信号線１０４を介してＬＳＩ−１
〜ＬＳＩ−ＸのＪＴＡＧ回路に順次送り出され、シフト
動作によるデータ転送を行なうことによって、レジスタ
群１１１〜１１３に格納されているデータを全て送り出
した時点で、所定データが、対応するＬＳＩ−１〜ＬＳ
Ｉ−Ｘの命令レジスタ５３，ＪＩＲ５２３，ＪＤＲ５２
４のいずれかに格納されることになる。
されているデータは、信号線１０４を介してＬＳＩ−１
〜ＬＳＩ−ＸのＪＴＡＧ回路に順次送り出され、シフト
動作によるデータ転送を行なうことによって、レジスタ
群１１１〜１１３に格納されているデータを全て送り出
した時点で、所定データが、対応するＬＳＩ−１〜ＬＳ
Ｉ−Ｘの命令レジスタ５３，ＪＩＲ５２３，ＪＤＲ５２
４のいずれかに格納されることになる。
【００４１】また、ＪＴＡＧ回路内の命令レジスタ５
３，ＪＩＲ５２３，ＪＤＲ５２４のいずれかにおけるデ
ータを読み出す際には、選択回路５５によりデータ読出
対象レジスタを選択し、シフト動作によるデータ転送を
行なうことによって、そのデータ読出対象レジスタにお
けるデータを、読み出し、信号線１０４を介してＳＣＩ
１０２に転送する。ＳＣＩ１０２では、選択回路１１５
により、レジスタ群１１１〜１１３中からデータ読出対
象レジスタに対応するものを選択し、基板側から転送さ
れてきたデータをシフトしながら所定のレジスタ群１１
１〜１１３内のシフトレジスタ１１０−１〜１１０−Ｘ
に順次格納している。
３，ＪＩＲ５２３，ＪＤＲ５２４のいずれかにおけるデ
ータを読み出す際には、選択回路５５によりデータ読出
対象レジスタを選択し、シフト動作によるデータ転送を
行なうことによって、そのデータ読出対象レジスタにお
けるデータを、読み出し、信号線１０４を介してＳＣＩ
１０２に転送する。ＳＣＩ１０２では、選択回路１１５
により、レジスタ群１１１〜１１３中からデータ読出対
象レジスタに対応するものを選択し、基板側から転送さ
れてきたデータをシフトしながら所定のレジスタ群１１
１〜１１３内のシフトレジスタ１１０−１〜１１０−Ｘ
に順次格納している。
【００４２】上述のように、ＳＣＩ１０２側に、ＩＲ用
レジスタ群１１１，ＪＩＲ用レジスタ群１１２およびＪ
ＤＲ用レジスタ群１１３をそなえ、各レジスタ群１１１
〜１１３毎に、ＬＳＩ−１〜ＬＳＩ−Ｘに対応したシフ
トレジスタ１１０−１〜１１０−Ｘをそなえることによ
り、基板１０３−１〜１０３−ｍ上の各々のＬＳＩ−１
〜ＬＳＩ−ＸにおけるＪＴＡＧ関連レジスタに、異なっ
たデータを格納することができる。
レジスタ群１１１，ＪＩＲ用レジスタ群１１２およびＪ
ＤＲ用レジスタ群１１３をそなえ、各レジスタ群１１１
〜１１３毎に、ＬＳＩ−１〜ＬＳＩ−Ｘに対応したシフ
トレジスタ１１０−１〜１１０−Ｘをそなえることによ
り、基板１０３−１〜１０３−ｍ上の各々のＬＳＩ−１
〜ＬＳＩ−ＸにおけるＪＴＡＧ関連レジスタに、異なっ
たデータを格納することができる。
【００４３】
【発明が解決しようとする課題】図２１を参照しながら
上述した技術では、ＪＴＡＧ関連レジスタ（ＩＲ，ＪＩ
Ｒ，ＪＤＲ）にＬＳＩ毎に異なったデータを格納できる
ように、ＳＣＩ１０２において、ＪＴＡＧ関連レジスタ
の種類毎に、ＬＳＩ個数分のレジスタをそなえる（もし
くは相当容量のメモリ領域を確保する）必要がある。
上述した技術では、ＪＴＡＧ関連レジスタ（ＩＲ，ＪＩ
Ｒ，ＪＤＲ）にＬＳＩ毎に異なったデータを格納できる
ように、ＳＣＩ１０２において、ＪＴＡＧ関連レジスタ
の種類毎に、ＬＳＩ個数分のレジスタをそなえる（もし
くは相当容量のメモリ領域を確保する）必要がある。
【００４４】このような構成では、本体装置１０３を構
成する各基板１０３−１〜１０３−ｍ上のＬＳＩの数が
少ない場合にはそれ程問題にならないが、各基板１０３
−１〜１０３−ｍ上での高密度実装化が進みＬＳＩの数
が増大すると、レジスタ数（あるいはメモリ領域）が増
大してしまう。
成する各基板１０３−１〜１０３−ｍ上のＬＳＩの数が
少ない場合にはそれ程問題にならないが、各基板１０３
−１〜１０３−ｍ上での高密度実装化が進みＬＳＩの数
が増大すると、レジスタ数（あるいはメモリ領域）が増
大してしまう。
【００４５】また、通常運用中に、ＪＴＡＧ回路を用い
て、各基板１０３−１〜１０３−ｍ上のＬＳＩにおける
レジスタに所定データを書き込んだり所定レジスタから
データを読み出したりすることも行なわれるが、前述の
ごとくレジスタ数が増大すると、ＬＳＩ内の一部のレジ
スタのみにデータを書き込む場合でも、ＳＶＰ１０１に
よりＳＣＩ１０２内の全シフトレジスタにデータを設定
しなければならず、ＳＶＰ１０１によるデータ設定処理
の手間も増大してしまう。実際、運用中にレジスタにデ
ータをセットして他制御を行なう場合、全てのＬＳＩに
対して異なったデータをセットする必要性はほとんどな
いので、上述のような従来のデータ設定処理では無駄な
手間がかかることになる。
て、各基板１０３−１〜１０３−ｍ上のＬＳＩにおける
レジスタに所定データを書き込んだり所定レジスタから
データを読み出したりすることも行なわれるが、前述の
ごとくレジスタ数が増大すると、ＬＳＩ内の一部のレジ
スタのみにデータを書き込む場合でも、ＳＶＰ１０１に
よりＳＣＩ１０２内の全シフトレジスタにデータを設定
しなければならず、ＳＶＰ１０１によるデータ設定処理
の手間も増大してしまう。実際、運用中にレジスタにデ
ータをセットして他制御を行なう場合、全てのＬＳＩに
対して異なったデータをセットする必要性はほとんどな
いので、上述のような従来のデータ設定処理では無駄な
手間がかかることになる。
【００４６】本発明は、このような課題に鑑み創案され
たもので、データ設定用レジスタの数やデータ設定用メ
モリ領域の増大を招くことなくテスト機構内レジスタに
所定データを書き込めるようにして、システム構成の簡
素化やデータ設定処理の効率向上をはかった、テスト機
構を有する処理システムを提供することを目的とする。
たもので、データ設定用レジスタの数やデータ設定用メ
モリ領域の増大を招くことなくテスト機構内レジスタに
所定データを書き込めるようにして、システム構成の簡
素化やデータ設定処理の効率向上をはかった、テスト機
構を有する処理システムを提供することを目的とする。
【００４７】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図で、この図１に示すように、本発明の処理システ
ム１は、複数個のチップ部品３をもつ基板２を少なくと
も１枚そなえて構成されており、各基板２における各チ
ップ部品３毎に、ボード・テストを行なうためのテスト
機構４が組み込まれている。
ック図で、この図１に示すように、本発明の処理システ
ム１は、複数個のチップ部品３をもつ基板２を少なくと
も１枚そなえて構成されており、各基板２における各チ
ップ部品３毎に、ボード・テストを行なうためのテスト
機構４が組み込まれている。
【００４８】また、各基板２毎に、テスト機構４に対す
る命令、または、チップ部品３のシステム論理回路に対
する命令を格納するレジスタ（例えばＩＲまたはＪＩ
Ｒ）５が、複数個のチップ部品３の間でチェーン状に接
続されるとともに、このようにチェーン状に接続された
各レジスタ５に対してシフト動作により書き込むべきデ
ータを予め格納するデータ格納部６が、処理システム１
にそなえられている。そして、本発明のデータ格納部６
には、対象チップ部品設定部７，対象チップ部品用デー
タ記憶部８およびデータ制御部９がそなえられている。
る命令、または、チップ部品３のシステム論理回路に対
する命令を格納するレジスタ（例えばＩＲまたはＪＩ
Ｒ）５が、複数個のチップ部品３の間でチェーン状に接
続されるとともに、このようにチェーン状に接続された
各レジスタ５に対してシフト動作により書き込むべきデ
ータを予め格納するデータ格納部６が、処理システム１
にそなえられている。そして、本発明のデータ格納部６
には、対象チップ部品設定部７，対象チップ部品用デー
タ記憶部８およびデータ制御部９がそなえられている。
【００４９】ここで、対象チップ部品設定部７は、デー
タを書き込むべきレジスタ５をもつ対象チップ部品３を
指定すべく、当該対象チップ部品３に関する情報を設定
されるものであり、対象チップ部品用データ記憶部８
は、当該対象チップ部品３のレジスタ５に書き込むデー
タを保持するものである。また、データ制御部９は、対
象チップ部品設定部７に設定された当該対象チップ部品
３のレジスタ５に対して、対象チップ部品用データ記憶
部８に保持されているデータをシフト動作により書き込
むものである。
タを書き込むべきレジスタ５をもつ対象チップ部品３を
指定すべく、当該対象チップ部品３に関する情報を設定
されるものであり、対象チップ部品用データ記憶部８
は、当該対象チップ部品３のレジスタ５に書き込むデー
タを保持するものである。また、データ制御部９は、対
象チップ部品設定部７に設定された当該対象チップ部品
３のレジスタ５に対して、対象チップ部品用データ記憶
部８に保持されているデータをシフト動作により書き込
むものである。
【００５０】これにより、データを書き込む必要のある
レジスタ５を有するチップ部品３に関する情報を対象チ
ップ部品設定部７に設定するとともに、そのレジスタ５
に書き込むべきデータを対象チップ部品用データ記憶部
８に格納するだけで、特定のレジスタ５に所定データを
書き込むことができる。従って、チップ部品３の数だけ
のレジスタ（もしくは相当容量のメモリ領域）をデータ
格納部６にそなえる必要がなくなるとともに、データ設
定処理の手間も省くことができる。
レジスタ５を有するチップ部品３に関する情報を対象チ
ップ部品設定部７に設定するとともに、そのレジスタ５
に書き込むべきデータを対象チップ部品用データ記憶部
８に格納するだけで、特定のレジスタ５に所定データを
書き込むことができる。従って、チップ部品３の数だけ
のレジスタ（もしくは相当容量のメモリ領域）をデータ
格納部６にそなえる必要がなくなるとともに、データ設
定処理の手間も省くことができる。
【００５１】なお、データ格納部６が、対象チップ部品
以外の非対象チップ部品３のレジスタ５に書き込まれ
て、この非対象チップ部品３上のテスト機構４またはシ
ステム論理回路の動作を無効にしうる命令を保持する非
対象チップ部品用データ記憶部を有し、データ制御部９
が、対象チップ部品設定部７に設定された当該対象チッ
プ部品以外の非対象チップ部品３のレジスタ５に対し
て、非対象チップ部品用データ記憶部に保持されている
命令をシフト動作により書き込むように構成してもよ
い。
以外の非対象チップ部品３のレジスタ５に書き込まれ
て、この非対象チップ部品３上のテスト機構４またはシ
ステム論理回路の動作を無効にしうる命令を保持する非
対象チップ部品用データ記憶部を有し、データ制御部９
が、対象チップ部品設定部７に設定された当該対象チッ
プ部品以外の非対象チップ部品３のレジスタ５に対し
て、非対象チップ部品用データ記憶部に保持されている
命令をシフト動作により書き込むように構成してもよ
い。
【００５２】この場合、レジスタ５に、非対象チップ部
品用データ記憶部に保持されている命令を設定するだけ
で、非対象チップ部品３上のテスト機構４またはシステ
ム論理回路の動作が無効化され、データ用のレジスタに
いかなるデータが格納されていても、そのデータを無効
にすることができる。また、このとき、データ制御部９
が、対象チップ部品設定部７に設定された当該対象チッ
プ部品３上のレジスタ５に対して対象チップ部品用デー
タ記憶部８に保持されているデータを書き込んだ時点
で、シフト動作を停止させてもよい。これにより、特定
のレジスタ５へのデータ書込（データ・ロード）を行な
う時間を短縮することができる。
品用データ記憶部に保持されている命令を設定するだけ
で、非対象チップ部品３上のテスト機構４またはシステ
ム論理回路の動作が無効化され、データ用のレジスタに
いかなるデータが格納されていても、そのデータを無効
にすることができる。また、このとき、データ制御部９
が、対象チップ部品設定部７に設定された当該対象チッ
プ部品３上のレジスタ５に対して対象チップ部品用デー
タ記憶部８に保持されているデータを書き込んだ時点
で、シフト動作を停止させてもよい。これにより、特定
のレジスタ５へのデータ書込（データ・ロード）を行な
う時間を短縮することができる。
【００５３】さらに、データ制御部９が、対象チップ部
品設定部７に設定された当該対象チップ部品３上のレジ
スタ５から読み出したデータを対象チップ部品用データ
記憶部８にシフト動作により書き込むこともできる。こ
れにより、データを読み出す必要のあるレジスタ５を有
するチップ部品３に関する情報を対象チップ部品設定部
７に設定するだけで、特定のレジスタ５に保持されてい
るデータを読み出すことができる。
品設定部７に設定された当該対象チップ部品３上のレジ
スタ５から読み出したデータを対象チップ部品用データ
記憶部８にシフト動作により書き込むこともできる。こ
れにより、データを読み出す必要のあるレジスタ５を有
するチップ部品３に関する情報を対象チップ部品設定部
７に設定するだけで、特定のレジスタ５に保持されてい
るデータを読み出すことができる。
【００５４】このとき、データ制御部９が、対象チップ
部品設定部７に設定された当該対象チップ部品３上のレ
ジスタ５から読み出したデータを対象チップ部品用デー
タ記憶部８に書き込んだ時点で、シフト動作を停止させ
てもよい。これにより、特定のレジスタ５からのデータ
読出（データ・センス）を行なう時間を短縮することが
できる。
部品設定部７に設定された当該対象チップ部品３上のレ
ジスタ５から読み出したデータを対象チップ部品用デー
タ記憶部８に書き込んだ時点で、シフト動作を停止させ
てもよい。これにより、特定のレジスタ５からのデータ
読出（データ・センス）を行なう時間を短縮することが
できる。
【００５５】またさらに、対象チップ部品設定部７に、
基板２上でチェーン状に接続されたチップ部品３に対し
てその接続順に付された通し番号を、対象チップ部品３
を指定するための情報として設定するとともに、データ
制御部９に、一つのチップ部品３へのデータ送出を完了
する度に１だけカウント・アップされるカウンタをそな
え、データ制御部９が、このカウンタによるカウント値
と対象チップ部品設定部７に設定された通し番号とが一
致した場合に、対象チップ部品用データ記憶部８に保持
されているデータをシフト動作により送り出すように構
成してもよい。
基板２上でチェーン状に接続されたチップ部品３に対し
てその接続順に付された通し番号を、対象チップ部品３
を指定するための情報として設定するとともに、データ
制御部９に、一つのチップ部品３へのデータ送出を完了
する度に１だけカウント・アップされるカウンタをそな
え、データ制御部９が、このカウンタによるカウント値
と対象チップ部品設定部７に設定された通し番号とが一
致した場合に、対象チップ部品用データ記憶部８に保持
されているデータをシフト動作により送り出すように構
成してもよい。
【００５６】一方、本発明では、テスト機構４を、ボー
ド・テストを行なうためのバウンダリ・スキャン・アー
キテクチャであるＪＴＡＧ回路として構成している。こ
のとき、ＪＴＡＧ回路は、当該ＪＴＡＧ回路を組み込ま
れたチップ部品３の各端子に現れる信号を捕らえて保持
するバウンダリ・スキャン・レジスタと、当該ＪＴＡＧ
回路を組み込まれたチップ部品３上のシステム論理回路
を制御するための命令を格納するＪＴＡＧ命令レジスタ
と、上記システム論理回路に書き込むべきデータもしく
は上記システム論理回路から読み出されたデータを格納
するＪＴＡＧデータ・レジスタとをデータ・レジスタと
して有し、これらのデータ・レジスタの中の１つを指定
するための命令を格納する命令レジスタと、この命令レ
ジスタに格納された命令に応じたレジスタをデータ・レ
ジスタの中から選択するデータ・レジスタ選択部と、こ
のデータ・レジスタ選択部により選択されたレジスタか
らのデータを外部へ出力する出力データ選択部とを有し
て構成される。
ド・テストを行なうためのバウンダリ・スキャン・アー
キテクチャであるＪＴＡＧ回路として構成している。こ
のとき、ＪＴＡＧ回路は、当該ＪＴＡＧ回路を組み込ま
れたチップ部品３の各端子に現れる信号を捕らえて保持
するバウンダリ・スキャン・レジスタと、当該ＪＴＡＧ
回路を組み込まれたチップ部品３上のシステム論理回路
を制御するための命令を格納するＪＴＡＧ命令レジスタ
と、上記システム論理回路に書き込むべきデータもしく
は上記システム論理回路から読み出されたデータを格納
するＪＴＡＧデータ・レジスタとをデータ・レジスタと
して有し、これらのデータ・レジスタの中の１つを指定
するための命令を格納する命令レジスタと、この命令レ
ジスタに格納された命令に応じたレジスタをデータ・レ
ジスタの中から選択するデータ・レジスタ選択部と、こ
のデータ・レジスタ選択部により選択されたレジスタか
らのデータを外部へ出力する出力データ選択部とを有し
て構成される。
【００５７】そして、バウンダリ・スキャン・レジス
タ，ＪＴＡＧ命令レジスタ，ＪＴＡＧデータ・レジスタ
および命令レジスタが、出力データ選択部を介して複数
個のチップ部品３の間でチェーン状に接続され、データ
格納部６が、ＪＴＡＧ命令レジスタ，ＪＴＡＧデータ・
レジスタおよび命令レジスタのそれぞれに対応して、対
象チップ部品用データ記憶部８を有している。
タ，ＪＴＡＧ命令レジスタ，ＪＴＡＧデータ・レジスタ
および命令レジスタが、出力データ選択部を介して複数
個のチップ部品３の間でチェーン状に接続され、データ
格納部６が、ＪＴＡＧ命令レジスタ，ＪＴＡＧデータ・
レジスタおよび命令レジスタのそれぞれに対応して、対
象チップ部品用データ記憶部８を有している。
【００５８】これにより、各チップ部品３上のＪＴＡＧ
回路（テスト機構４）内のＪＴＡＧ命令レジスタ，ＪＴ
ＡＧデータ・レジスタおよび命令レジスタのうち特定の
ものに対して、上述したごとく所定データを書き込むこ
とができ、レジスタ種類ごとにチップ部品３の数のレジ
スタ（もしくは相当容量のメモリ領域）をデータ格納部
６にそなえる必要がなくなるとともに、データ設定処理
の手間も省くことができる。
回路（テスト機構４）内のＪＴＡＧ命令レジスタ，ＪＴ
ＡＧデータ・レジスタおよび命令レジスタのうち特定の
ものに対して、上述したごとく所定データを書き込むこ
とができ、レジスタ種類ごとにチップ部品３の数のレジ
スタ（もしくは相当容量のメモリ領域）をデータ格納部
６にそなえる必要がなくなるとともに、データ設定処理
の手間も省くことができる。
【００５９】また、テスト機構４が、シフト動作により
前段のテスト機構４から転送されてきたデータを、レジ
スタ５を経由させることなく後段のテスト機構４へ送り
出すバイパス機構を有し、対象チップ部品以外の非対象
チップ部品３上のテスト機構４では、バイパス機構が、
シフト動作により前段のテスト機構４から転送されてき
たデータを、レジスタ５を経由させることなく後段のテ
スト機構４へ送り出すように構成してもよい。
前段のテスト機構４から転送されてきたデータを、レジ
スタ５を経由させることなく後段のテスト機構４へ送り
出すバイパス機構を有し、対象チップ部品以外の非対象
チップ部品３上のテスト機構４では、バイパス機構が、
シフト動作により前段のテスト機構４から転送されてき
たデータを、レジスタ５を経由させることなく後段のテ
スト機構４へ送り出すように構成してもよい。
【００６０】このように、非対象チップ部品３上ではバ
イパス機構により前段のテスト機構４からのデータをバ
イパスさせて後段のテスト機構４へ送り出すことで、そ
のデータをレジスタ５上でシフトさせる必要を無くすこ
とができ、対象チップ部品３上のレジスタ５へのデータ
書込（データ・ロード）や対象チップ部品３上のレジス
タ５からのデータ読出（データ・センス）を行なう時間
を短縮できる。
イパス機構により前段のテスト機構４からのデータをバ
イパスさせて後段のテスト機構４へ送り出すことで、そ
のデータをレジスタ５上でシフトさせる必要を無くすこ
とができ、対象チップ部品３上のレジスタ５へのデータ
書込（データ・ロード）や対象チップ部品３上のレジス
タ５からのデータ読出（データ・センス）を行なう時間
を短縮できる。
【００６１】上述のようなバイパス機構を用いる場合、
テスト機構４の初期化時に、レジスタ５に対するリセッ
ト処理を行なうとともに、このリセット処理により、レ
ジスタ５のうち、チップ部品３上のシステム論理回路に
対する命令を格納するものに、非対象チップ部品３上の
システム論理回路の動作を無効にしうる命令をセットす
るように構成する。
テスト機構４の初期化時に、レジスタ５に対するリセッ
ト処理を行なうとともに、このリセット処理により、レ
ジスタ５のうち、チップ部品３上のシステム論理回路に
対する命令を格納するものに、非対象チップ部品３上の
システム論理回路の動作を無効にしうる命令をセットす
るように構成する。
【００６２】これにより、非対象チップ部品３上でバイ
パス機構により前段のテスト機構４からのデータをその
まま後段のテスト機構４へ送り出している際には、所定
のレジスタに、システム論理回路の動作を無効にしうる
命令をセットすることで、直前に発行したシステム論理
回路に対する命令が保持されたままになりその値に応じ
たコマンドが誤って起動されるのを防止できる。
パス機構により前段のテスト機構４からのデータをその
まま後段のテスト機構４へ送り出している際には、所定
のレジスタに、システム論理回路の動作を無効にしうる
命令をセットすることで、直前に発行したシステム論理
回路に対する命令が保持されたままになりその値に応じ
たコマンドが誤って起動されるのを防止できる。
【００６３】また、上述のようなバイパス機構を用いる
場合、このテスト機構４を、前述と同様、ボード・テス
トを行なうためのバウンダリ・スキャン・アーキテクチ
ャとしてのＪＴＡＧ回路として構成してもよい。このと
き、ＪＴＡＧ回路は、上述と同様のバウンダリ・スキャ
ン・レジスタ，ＪＴＡＧ命令レジスタおよびＪＴＡＧデ
ータ・レジスタの他に、バイパス機構として機能する１
ビットのバイパス・レジスタをデータ・レジスタとして
有するとともに、これらのデータ・レジスタの中の１つ
を指定するための命令を格納する命令レジスタと、この
命令レジスタに格納された命令に応じたレジスタをデー
タ・レジスタの中から選択するデータ・レジスタ選択部
と、このデータ・レジスタ選択部により選択されたレジ
スタからのデータを外部へ出力する出力データ選択部と
を有して構成される。
場合、このテスト機構４を、前述と同様、ボード・テス
トを行なうためのバウンダリ・スキャン・アーキテクチ
ャとしてのＪＴＡＧ回路として構成してもよい。このと
き、ＪＴＡＧ回路は、上述と同様のバウンダリ・スキャ
ン・レジスタ，ＪＴＡＧ命令レジスタおよびＪＴＡＧデ
ータ・レジスタの他に、バイパス機構として機能する１
ビットのバイパス・レジスタをデータ・レジスタとして
有するとともに、これらのデータ・レジスタの中の１つ
を指定するための命令を格納する命令レジスタと、この
命令レジスタに格納された命令に応じたレジスタをデー
タ・レジスタの中から選択するデータ・レジスタ選択部
と、このデータ・レジスタ選択部により選択されたレジ
スタからのデータを外部へ出力する出力データ選択部と
を有して構成される。
【００６４】そして、バウンダリ・スキャン・レジス
タ，ＪＴＡＧ命令レジスタ，ＪＴＡＧデータ・レジス
タ，バイパス・レジスタおよび命令レジスタが、出力デ
ータ選択部を介して複数個のチップ部品３の間でチェー
ン状に接続され、データ格納部６が、ＪＴＡＧ命令レジ
スタ，ＪＴＡＧデータ・レジスタおよび命令レジスタの
それぞれに対応して、対象チップ部品用データ記憶部８
を有している。
タ，ＪＴＡＧ命令レジスタ，ＪＴＡＧデータ・レジス
タ，バイパス・レジスタおよび命令レジスタが、出力デ
ータ選択部を介して複数個のチップ部品３の間でチェー
ン状に接続され、データ格納部６が、ＪＴＡＧ命令レジ
スタ，ＪＴＡＧデータ・レジスタおよび命令レジスタの
それぞれに対応して、対象チップ部品用データ記憶部８
を有している。
【００６５】これにより、各チップ部品３上のＪＴＡＧ
回路（テスト機構４）内のＪＴＡＧ命令レジスタ，ＪＴ
ＡＧデータ・レジスタおよび命令レジスタのうち特定の
ものに対して、上述したごとく所定データを書き込むこ
とができ、レジスタ種類ごとにチップ部品３の数のレジ
スタ（もしくは相当容量のメモリ領域）をデータ格納部
６にそなえる必要がなくなるとともにデータ設定処理の
手間も省くことができる。
回路（テスト機構４）内のＪＴＡＧ命令レジスタ，ＪＴ
ＡＧデータ・レジスタおよび命令レジスタのうち特定の
ものに対して、上述したごとく所定データを書き込むこ
とができ、レジスタ種類ごとにチップ部品３の数のレジ
スタ（もしくは相当容量のメモリ領域）をデータ格納部
６にそなえる必要がなくなるとともにデータ設定処理の
手間も省くことができる。
【００６６】また、非対象チップ部品３上では、前段の
テスト機構４からのデータが、１ビットだけシフトされ
バイパス・レジスタを経由してそのまま後段のテスト機
構４へ送り出されるので、そのデータをデータ・レジス
タ上でシフトさせる必要を無くすことができ、対象チッ
プ部品３上のＪＴＡＧデータ・レジスタへのデータ書込
（データ・ロード）や対象チップ部品３上のＪＴＡＧデ
ータ・レジスタからのデータ読出（データ・センス）を
行なう時間を短縮できる。
テスト機構４からのデータが、１ビットだけシフトされ
バイパス・レジスタを経由してそのまま後段のテスト機
構４へ送り出されるので、そのデータをデータ・レジス
タ上でシフトさせる必要を無くすことができ、対象チッ
プ部品３上のＪＴＡＧデータ・レジスタへのデータ書込
（データ・ロード）や対象チップ部品３上のＪＴＡＧデ
ータ・レジスタからのデータ読出（データ・センス）を
行なう時間を短縮できる。
【００６７】さらに、本発明では、上述のごとくテスト
機構４がＪＴＡＧ回路として構成され、直接メモリアク
セス〔以下、ＤＭＡ（Direct Memory Access）という場
合がある〕により、ＪＴＡＧ命令レジスタにシステム論
理回路に対する所定命令をセットし、ＪＴＡＧデータ・
レジスタを経由してシステム論理回路に対するアクセス
を実行する際に、ＪＴＡＧ命令レジスタが前記所定命令
を保持した状態で、ＪＴＡＧデータ・レジスタが、その
直接メモリアクセスの実行回数だけデータ・シフト動作
を繰り返し実行するように構成している。
機構４がＪＴＡＧ回路として構成され、直接メモリアク
セス〔以下、ＤＭＡ（Direct Memory Access）という場
合がある〕により、ＪＴＡＧ命令レジスタにシステム論
理回路に対する所定命令をセットし、ＪＴＡＧデータ・
レジスタを経由してシステム論理回路に対するアクセス
を実行する際に、ＪＴＡＧ命令レジスタが前記所定命令
を保持した状態で、ＪＴＡＧデータ・レジスタが、その
直接メモリアクセスの実行回数だけデータ・シフト動作
を繰り返し実行するように構成している。
【００６８】これにより、ＪＴＡＧコマンドをＤＭＡで
起動する場合に、命令レジスタやＪＴＡＧ命令レジスタ
に同じ命令を一々セットすることなく、対象チップ部品
３上のシステム論理回路からのデータ読出や対象チップ
部品３上のシステム論理回路へのデータ書込を短時間で
行なうことができる。
起動する場合に、命令レジスタやＪＴＡＧ命令レジスタ
に同じ命令を一々セットすることなく、対象チップ部品
３上のシステム論理回路からのデータ読出や対象チップ
部品３上のシステム論理回路へのデータ書込を短時間で
行なうことができる。
【００６９】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。 （Ａ）本発明の一実施形態の説明 図２は本発明の一実施形態としてのテスト機構（ＪＴＡ
Ｇ回路）を有する処理システムの構成を示すブロック図
であり、この図２に示すように、本実施形態の処理シス
テム１０は、図２０および図２１に示したものとほぼ同
様に、ＳＶＰ１１，ＳＣＩ１２および本体装置１３から
構成されている。なお、図２中、既述の符号と同一の符
号は同一部分を示しているので、その詳細な説明は省略
する。
施形態を説明する。 （Ａ）本発明の一実施形態の説明 図２は本発明の一実施形態としてのテスト機構（ＪＴＡ
Ｇ回路）を有する処理システムの構成を示すブロック図
であり、この図２に示すように、本実施形態の処理シス
テム１０は、図２０および図２１に示したものとほぼ同
様に、ＳＶＰ１１，ＳＣＩ１２および本体装置１３から
構成されている。なお、図２中、既述の符号と同一の符
号は同一部分を示しているので、その詳細な説明は省略
する。
【００７０】ＳＶＰ１１は、ＳＣＩ１２を介して本体装
置１３に接続され、システム全体の保守・運用制御を行
なうもので、本体装置１３を構成する各基板１４内のレ
ジスタ制御，メモリへのデータ書込，メモリからのデー
タ読出等の制御コマンドを発行する。なお、図２では、
本体装置１３を構成する１枚の基板１４のみが図示され
ているが、他の基板１４も図２に示したものと同様に構
成され、ＳＣＩ１２に接続される。
置１３に接続され、システム全体の保守・運用制御を行
なうもので、本体装置１３を構成する各基板１４内のレ
ジスタ制御，メモリへのデータ書込，メモリからのデー
タ読出等の制御コマンドを発行する。なお、図２では、
本体装置１３を構成する１枚の基板１４のみが図示され
ているが、他の基板１４も図２に示したものと同様に構
成され、ＳＣＩ１２に接続される。
【００７１】また、基板１４上に実装されている各ＬＳ
Ｉ（チップ部品）１５には、それぞれ、テスト機構とし
てのＪＴＡＧ回路１６がそなえられており、ＳＶＰ１１
は、ＳＣＩ１２を介してそのＪＴＡＧ回路１６の制御も
行なう。このため、ＳＣＩ１２と本体装置１３内の各基
板１４とは、それぞれ、ＪＴＡＧ回路１６を制御すべく
各種コマンドやデータを送受するための信号線１７によ
り接続されている。
Ｉ（チップ部品）１５には、それぞれ、テスト機構とし
てのＪＴＡＧ回路１６がそなえられており、ＳＶＰ１１
は、ＳＣＩ１２を介してそのＪＴＡＧ回路１６の制御も
行なう。このため、ＳＣＩ１２と本体装置１３内の各基
板１４とは、それぞれ、ＪＴＡＧ回路１６を制御すべく
各種コマンドやデータを送受するための信号線１７によ
り接続されている。
【００７２】なお、図２では、１つのＬＳＩ１５におけ
るＪＴＡＧ回路１６についてのみ詳細に示し、他のＬＳ
Ｉ１５におけるＪＴＡＧ回路１６は、簡略的に要部〔命
令レジスタ５３，ＪＩＲ５２３，ＪＤＲ５２４，データ
・レジスタ・セレクタ（選択回路）５４および出力側選
択回路５５〕のみ図示しているが、各ＬＳＩ１５におけ
るＪＴＡＧ回路１６は全て同様に構成されている。各Ｊ
ＴＡＧ回路１６の構成は図１８にて前述したものと全く
同様であるので、その詳細な説明は省略する。
るＪＴＡＧ回路１６についてのみ詳細に示し、他のＬＳ
Ｉ１５におけるＪＴＡＧ回路１６は、簡略的に要部〔命
令レジスタ５３，ＪＩＲ５２３，ＪＤＲ５２４，データ
・レジスタ・セレクタ（選択回路）５４および出力側選
択回路５５〕のみ図示しているが、各ＬＳＩ１５におけ
るＪＴＡＧ回路１６は全て同様に構成されている。各Ｊ
ＴＡＧ回路１６の構成は図１８にて前述したものと全く
同様であるので、その詳細な説明は省略する。
【００７３】各ＬＳＩ１５のＪＴＡＧ回路１６のテスト
・データ出力ＴＤＯは、同一基板１４上の他のＬＳＩ１
５内のＪＴＡＧ回路１６のテスト・データ入力ＴＤＩに
接続されている。これにより、各基板１３内で各ＬＳＩ
１５を一巡するスキャン・チェーンが形成されている。
また、ＳＣＩ１２には、チェーン状に接続された各レジ
スタ（ＩＲ５３，ＪＩＲ５２３，ＪＤＲ５２４）に対し
てシフト動作により書き込むべきデータを予め格納する
ＪＴＡＧデータ格納部２０がそなえられている。
・データ出力ＴＤＯは、同一基板１４上の他のＬＳＩ１
５内のＪＴＡＧ回路１６のテスト・データ入力ＴＤＩに
接続されている。これにより、各基板１３内で各ＬＳＩ
１５を一巡するスキャン・チェーンが形成されている。
また、ＳＣＩ１２には、チェーン状に接続された各レジ
スタ（ＩＲ５３，ＪＩＲ５２３，ＪＤＲ５２４）に対し
てシフト動作により書き込むべきデータを予め格納する
ＪＴＡＧデータ格納部２０がそなえられている。
【００７４】本実施形態のＪＴＡＧデータ格納部２０に
は、レジスタの種類（ここでは３つ）に対応してＩＲ用
データ格納部２１，ＪＩＲ用データ格納部２２およびＪ
ＤＲ用データ格納部２３がそなえられるとともに、選択
回路２４およびＴＤＲ（テスト・データ・レジスタ）２
５がそなえられている。なお、図２において、データ格
納部２０の構成は機能的に示されており、より実際的な
詳細構成については図３にて説明する。
は、レジスタの種類（ここでは３つ）に対応してＩＲ用
データ格納部２１，ＪＩＲ用データ格納部２２およびＪ
ＤＲ用データ格納部２３がそなえられるとともに、選択
回路２４およびＴＤＲ（テスト・データ・レジスタ）２
５がそなえられている。なお、図２において、データ格
納部２０の構成は機能的に示されており、より実際的な
詳細構成については図３にて説明する。
【００７５】ＩＲ用データ格納部２１には、対象用デー
タ・レジスタ（対象チップ部品用データ記憶部）２１Ａ
および非対象用データ・レジスタ（非対象チップ部品用
データ記憶部）２１Ｂがそなえられるとともに、これら
のレジスタ２２Ａ，２２Ｂのいずれか一方のデータを切
替出力する切替回路２１Ｃがそなえられている。同様
に、ＪＩＲ用データ格納部２２にも、対象用データ・レ
ジスタ（対象チップ部品用データ記憶部）２２Ａおよび
非対象用データ・レジスタ（非対象チップ部品用データ
記憶部）２２Ｂがそなえられるとともに、これらのレジ
スタ２２Ａ，２２Ｂのいずれか一方のデータを切替出力
する切替回路２２Ｃがそなえられている。
タ・レジスタ（対象チップ部品用データ記憶部）２１Ａ
および非対象用データ・レジスタ（非対象チップ部品用
データ記憶部）２１Ｂがそなえられるとともに、これら
のレジスタ２２Ａ，２２Ｂのいずれか一方のデータを切
替出力する切替回路２１Ｃがそなえられている。同様
に、ＪＩＲ用データ格納部２２にも、対象用データ・レ
ジスタ（対象チップ部品用データ記憶部）２２Ａおよび
非対象用データ・レジスタ（非対象チップ部品用データ
記憶部）２２Ｂがそなえられるとともに、これらのレジ
スタ２２Ａ，２２Ｂのいずれか一方のデータを切替出力
する切替回路２２Ｃがそなえられている。
【００７６】ＪＤＲ用データ格納部２３には、対象用デ
ータ・レジスタ（対象チップ部品用データ記憶部）２３
Ａのみがそなえられている。ここで、対象用データ・レ
ジスタ２１Ａ，２２Ａ，２３Ａには、図３にて後述する
対象ＬＳＩ番号レジスタ（対象チップ部品設定部）２６
に設定されたＬＳＩ１５の命令レジスタ５３，ＪＩＲ５
２３およびＪＤＲ５２４にそれぞれ書き込むべきデータ
が保持されている。また、非対象用データ・レジスタ２
１Ｂには、対象ＬＳＩ以外の非対象ＬＳＩ１５の命令レ
ジスタ５３に書き込むべき命令（ＮＯＰ，バイパス・コ
ード，対象用データ・レジスタ２１Ａに書き込んだもの
と同じコード等）が保持されている。さらに、非対象用
データ・レジスタ２２Ｂには、対象ＬＳＩ以外の非対象
ＬＳＩ１５の命令レジスタ５３およびＪＩＲ５２３に書
き込む無演算命令〔ＮＯＰ(NO-OPERATION)コマンド；以
下、単にＮＯＰという場合もある〕が保持されている。
これらのレジスタ２１Ａ，２２Ａ，２３Ａ，２１Ｂ，２
２Ｂ，２６へのデータ設定は、ＳＶＰ１１から行なわれ
る。
ータ・レジスタ（対象チップ部品用データ記憶部）２３
Ａのみがそなえられている。ここで、対象用データ・レ
ジスタ２１Ａ，２２Ａ，２３Ａには、図３にて後述する
対象ＬＳＩ番号レジスタ（対象チップ部品設定部）２６
に設定されたＬＳＩ１５の命令レジスタ５３，ＪＩＲ５
２３およびＪＤＲ５２４にそれぞれ書き込むべきデータ
が保持されている。また、非対象用データ・レジスタ２
１Ｂには、対象ＬＳＩ以外の非対象ＬＳＩ１５の命令レ
ジスタ５３に書き込むべき命令（ＮＯＰ，バイパス・コ
ード，対象用データ・レジスタ２１Ａに書き込んだもの
と同じコード等）が保持されている。さらに、非対象用
データ・レジスタ２２Ｂには、対象ＬＳＩ以外の非対象
ＬＳＩ１５の命令レジスタ５３およびＪＩＲ５２３に書
き込む無演算命令〔ＮＯＰ(NO-OPERATION)コマンド；以
下、単にＮＯＰという場合もある〕が保持されている。
これらのレジスタ２１Ａ，２２Ａ，２３Ａ，２１Ｂ，２
２Ｂ，２６へのデータ設定は、ＳＶＰ１１から行なわれ
る。
【００７７】選択回路２４は、現在、命令レジスタ５
３，ＪＩＲ５２３，ＪＤＲ５２４のうちのいずれのレジ
スタに対してスキャン動作中かに応じて、ＩＲ用データ
格納部２１，ＪＩＲ用データ格納部２２，ＪＤＲ用デー
タ格納部２３からのデータを選択してＴＤＲ２５へ出力
するものである。ＴＤＲ２５に格納されたデータは、シ
フト動作により信号線１７を通じて各ＪＴＡＧ回路１６
へ送り込まれる。
３，ＪＩＲ５２３，ＪＤＲ５２４のうちのいずれのレジ
スタに対してスキャン動作中かに応じて、ＩＲ用データ
格納部２１，ＪＩＲ用データ格納部２２，ＪＤＲ用デー
タ格納部２３からのデータを選択してＴＤＲ２５へ出力
するものである。ＴＤＲ２５に格納されたデータは、シ
フト動作により信号線１７を通じて各ＪＴＡＧ回路１６
へ送り込まれる。
【００７８】次に、図３により、本実施形態におけるＪ
ＴＡＧデータ格納部２０の詳細構成について説明する。
なお、図３中、既述の符号と同一の符号は同一部分を示
しているので、その詳細な説明は省略する。この図３に
示すように、本実施形態では、図２により前述した切替
回路２１Ｃ，２２Ｃおよび選択回路２４に対応する部分
が、セレクタ２４Ａ〜２４Ｃ，対象ＬＳＩ番号レジスタ
２６，ＬＳＩ数レジスタ２７，カウンタ２８，比較器２
９，制御部３０，ＡＮＤゲート３１，３２およびＯＲゲ
ート３３から構成されている。
ＴＡＧデータ格納部２０の詳細構成について説明する。
なお、図３中、既述の符号と同一の符号は同一部分を示
しているので、その詳細な説明は省略する。この図３に
示すように、本実施形態では、図２により前述した切替
回路２１Ｃ，２２Ｃおよび選択回路２４に対応する部分
が、セレクタ２４Ａ〜２４Ｃ，対象ＬＳＩ番号レジスタ
２６，ＬＳＩ数レジスタ２７，カウンタ２８，比較器２
９，制御部３０，ＡＮＤゲート３１，３２およびＯＲゲ
ート３３から構成されている。
【００７９】ここで、セレクタ２４Ａ〜２４Ｃは、図２
により前述した選択回路２４にほぼ対応するもので、現
在、命令レジスタ５３，ＪＩＲ５２３，ＪＤＲ５２４の
うちのいずれのレジスタに対してスキャン動作中かに応
じて、制御部３０により制御される。セレクタ２４Ａ
は、レジスタ２１Ａからのデータとレジスタ２２Ａから
のデータとのいずれか一方を選択してＡＮＤゲート３１
へ出力するもので、命令レジスタ５３に対するスキャン
動作中にはレジスタ２１Ａからのデータを選択してＡＮ
Ｄゲート３１へ出力する一方、ＪＩＲ５２３に対するス
キャン動作中にはレジスタ２２Ａからのデータを選択し
てＡＮＤゲート３１へ出力するものである。
により前述した選択回路２４にほぼ対応するもので、現
在、命令レジスタ５３，ＪＩＲ５２３，ＪＤＲ５２４の
うちのいずれのレジスタに対してスキャン動作中かに応
じて、制御部３０により制御される。セレクタ２４Ａ
は、レジスタ２１Ａからのデータとレジスタ２２Ａから
のデータとのいずれか一方を選択してＡＮＤゲート３１
へ出力するもので、命令レジスタ５３に対するスキャン
動作中にはレジスタ２１Ａからのデータを選択してＡＮ
Ｄゲート３１へ出力する一方、ＪＩＲ５２３に対するス
キャン動作中にはレジスタ２２Ａからのデータを選択し
てＡＮＤゲート３１へ出力するものである。
【００８０】また、セレクタ２４Ｂは、レジスタ２１Ｂ
からのデータとレジスタ２２Ｂからのデータ（ＮＯＰ）
とのいずれか一方を選択してＡＮＤゲート３２へ出力す
るもので、命令レジスタ５３に対するスキャン動作中に
はレジスタ２１Ｂからのデータを選択してＡＮＤゲート
３２へ出力する一方、ＪＩＲ５２３に対するスキャン動
作中にはレジスタ２２ＢからのＮＯＰを選択してＡＮＤ
ゲート３２へ出力するものである。
からのデータとレジスタ２２Ｂからのデータ（ＮＯＰ）
とのいずれか一方を選択してＡＮＤゲート３２へ出力す
るもので、命令レジスタ５３に対するスキャン動作中に
はレジスタ２１Ｂからのデータを選択してＡＮＤゲート
３２へ出力する一方、ＪＩＲ５２３に対するスキャン動
作中にはレジスタ２２ＢからのＮＯＰを選択してＡＮＤ
ゲート３２へ出力するものである。
【００８１】さらに、セレクタ２４Ｃは、後述するＯＲ
ゲート３３の出力とレジスタ２３Ａからのデータとのい
ずれか一方を選択してＴＤＲ２５へ出力するもので、命
令レジスタ５３またはＪＩＲ５２３に対するスキャン動
作中には、ＯＲゲート３３の出力を選択してＴＤＲ２５
へ出力する一方、ＪＤＲ５２４に対するスキャン動作中
には、レジスタ２３Ａからのデータを選択してＴＤＲ２
５へ出力するものである。
ゲート３３の出力とレジスタ２３Ａからのデータとのい
ずれか一方を選択してＴＤＲ２５へ出力するもので、命
令レジスタ５３またはＪＩＲ５２３に対するスキャン動
作中には、ＯＲゲート３３の出力を選択してＴＤＲ２５
へ出力する一方、ＪＤＲ５２４に対するスキャン動作中
には、レジスタ２３Ａからのデータを選択してＴＤＲ２
５へ出力するものである。
【００８２】対象ＬＳＩ番号レジスタ２６は、データを
書き込むべき命令レジスタ５３，ＪＩＲ５２３，ＪＤＲ
５２４をもつ対象ＬＳＩ１５を指定すべく、このＬＳＩ
１５に関する情報を設定されるもので、本実施形態で
は、図５および図８にて後述するごとく、各基板１４上
でチェーン状に接続されたＬＳＩ１５に対してその接続
順に付された通し番号を、対象ＬＳＩ１５を指定するた
めの情報として用いている。
書き込むべき命令レジスタ５３，ＪＩＲ５２３，ＪＤＲ
５２４をもつ対象ＬＳＩ１５を指定すべく、このＬＳＩ
１５に関する情報を設定されるもので、本実施形態で
は、図５および図８にて後述するごとく、各基板１４上
でチェーン状に接続されたＬＳＩ１５に対してその接続
順に付された通し番号を、対象ＬＳＩ１５を指定するた
めの情報として用いている。
【００８３】そして、本実施形態では、切替回路２１
Ｃ，２２Ｃおよび選択回路２４に対応する部分とＴＤＲ
２５とにより、対象ＬＳＩ番号レジスタ２６に設定され
たＬＳＩ１５上の命令レジスタ５３，ＪＩＲ５２３，Ｊ
ＤＲ５２４に対して、それぞれ対象用データ・レジスタ
２１Ａ，２２Ａ，２３Ａに保持されているデータをシフ
ト動作により書き込むデータ制御部が構成されている。
Ｃ，２２Ｃおよび選択回路２４に対応する部分とＴＤＲ
２５とにより、対象ＬＳＩ番号レジスタ２６に設定され
たＬＳＩ１５上の命令レジスタ５３，ＪＩＲ５２３，Ｊ
ＤＲ５２４に対して、それぞれ対象用データ・レジスタ
２１Ａ，２２Ａ，２３Ａに保持されているデータをシフ
ト動作により書き込むデータ制御部が構成されている。
【００８４】また、ＬＳＩ数レジスタ２７は、同一の基
板１３上においてＪＴＡＧ回路１６を有しスキャン・チ
ェーンに接続されているＬＳＩ１５の全個数を予め設定
されるものであり、カウンタ２８は、一つのＬＳＩ１５
へのデータ送出を完了する度にカウント値を１だけカウ
ント・アップするもので、現在、何番目のＬＳＩ１５に
対して処理を行なっているかを把握するためのものであ
り、初期値として“０”を設定される。
板１３上においてＪＴＡＧ回路１６を有しスキャン・チ
ェーンに接続されているＬＳＩ１５の全個数を予め設定
されるものであり、カウンタ２８は、一つのＬＳＩ１５
へのデータ送出を完了する度にカウント値を１だけカウ
ント・アップするもので、現在、何番目のＬＳＩ１５に
対して処理を行なっているかを把握するためのものであ
り、初期値として“０”を設定される。
【００８５】比較器２９は、カウンタ２８によるカウン
ト値と対象ＬＳＩ番号レジスタ２６に設定された対象Ｌ
ＳＩ１５の通し番号とを比較し、その比較結果を一致信
号および不一致信号として出力するもので、一致しない
場合には、一致信号を立ち下げ且つ不一致信号を立ち上
げた状態にする一方、一致した場合には、一致信号を立
ち上げ且つ不一致信号を立ち下げた状態にするようにな
っている。ただし、対象ＬＳＩ１５の通し番号は、例え
ば図５，図８に示すように、対象ＬＳＩ１５の通し番号
をチェーン接続の下流側から１，２，…のように設定さ
れている。
ト値と対象ＬＳＩ番号レジスタ２６に設定された対象Ｌ
ＳＩ１５の通し番号とを比較し、その比較結果を一致信
号および不一致信号として出力するもので、一致しない
場合には、一致信号を立ち下げ且つ不一致信号を立ち上
げた状態にする一方、一致した場合には、一致信号を立
ち上げ且つ不一致信号を立ち下げた状態にするようにな
っている。ただし、対象ＬＳＩ１５の通し番号は、例え
ば図５，図８に示すように、対象ＬＳＩ１５の通し番号
をチェーン接続の下流側から１，２，…のように設定さ
れている。
【００８６】制御部３０は、対象ＬＳＩ番号レジスタ２
６およびＬＳＩ数レジスタ２７の設定値，カウンタ２８
のカウント値等に応じて、データ送出を制御するための
もので、前述したようにセレクタ２４Ａ〜２４Ｃの選択
・切替状態を制御する機能も有している。ＡＮＤゲート
３１は、比較器２９からの一致信号と、セレクタ２４Ａ
を介して入力される対象用データ・レジスタ２１Ａ，２
２Ａのいずれかからのデータとの論理積を算出して出力
するもので、一致信号が立ち上がった場合に対象用デー
タ・レジスタ２１Ａ，２２Ａのいずれかからのデータを
出力できるようになっている。
６およびＬＳＩ数レジスタ２７の設定値，カウンタ２８
のカウント値等に応じて、データ送出を制御するための
もので、前述したようにセレクタ２４Ａ〜２４Ｃの選択
・切替状態を制御する機能も有している。ＡＮＤゲート
３１は、比較器２９からの一致信号と、セレクタ２４Ａ
を介して入力される対象用データ・レジスタ２１Ａ，２
２Ａのいずれかからのデータとの論理積を算出して出力
するもので、一致信号が立ち上がった場合に対象用デー
タ・レジスタ２１Ａ，２２Ａのいずれかからのデータを
出力できるようになっている。
【００８７】また、ＡＮＤゲート３２は、比較器２９か
らの不一致信号と、セレクタ２４Ｂを介して非対象用デ
ータ・レジスタ２１Ｂ，２２Ｂのいずれかからのデータ
との論理積を算出して出力するもので、不一致信号が立
ち上がった場合にＮＯＰ等の非対象用のデータを出力で
きるようになっている。ＯＲゲート３３は、ＡＮＤゲー
ト３１の出力とＡＮＤゲート３２の出力との論理和を算
出して前述したセレクタ２４Ｃへ出力するものである。
らの不一致信号と、セレクタ２４Ｂを介して非対象用デ
ータ・レジスタ２１Ｂ，２２Ｂのいずれかからのデータ
との論理積を算出して出力するもので、不一致信号が立
ち上がった場合にＮＯＰ等の非対象用のデータを出力で
きるようになっている。ＯＲゲート３３は、ＡＮＤゲー
ト３１の出力とＡＮＤゲート３２の出力との論理和を算
出して前述したセレクタ２４Ｃへ出力するものである。
【００８８】上述のごとく構成されたＪＴＡＧデータ格
納部２０の動作について、図４に示すフローチャート
（ステップＳ１〜Ｓ６）を参照しながら概略的に説明す
る。ＳＶＰ１１から各レジスタ２１Ａ，２２Ａ，２３
Ａ，２１Ｂ，２２Ｂ，２６，２７に対して予め所定デー
タを設定しておいてから、スキャン動作を開始する際に
は、まず、制御部３０によりカウンタ２８の初期化を行
ない（ステップＳ１）、カウンタ２８によるカウント値
に１を加算する（ステップＳ２）。
納部２０の動作について、図４に示すフローチャート
（ステップＳ１〜Ｓ６）を参照しながら概略的に説明す
る。ＳＶＰ１１から各レジスタ２１Ａ，２２Ａ，２３
Ａ，２１Ｂ，２２Ｂ，２６，２７に対して予め所定デー
タを設定しておいてから、スキャン動作を開始する際に
は、まず、制御部３０によりカウンタ２８の初期化を行
ない（ステップＳ１）、カウンタ２８によるカウント値
に１を加算する（ステップＳ２）。
【００８９】そして、比較器２９により、そのカウント
値と、対象ＬＳＩ番号レジスタ２６に設定された対象Ｌ
ＳＩ１５の通し番号とを比較し（ステップＳ３）、その
比較結果が一致しない場合（ステップＳ３でＮＯ判定の
場合）で且つスキャン動作対象のレジスタが命令レジス
タ５３もしくはＪＩＲ５２３である場合には、比較器２
９からの不一致信号が立ち上がり、非対象用データ・レ
ジスタ２１Ｂまたは２２ＢのＮＯＰ等の非対象用のデー
タが、セレクタ２４Ｂ，ＡＮＤゲート３２，ＯＲゲート
３３およびセレクタ２４Ｃを介してＴＤＲ２５へ送り出
され、そのデータが、シフト動作により非対象ＬＳＩ１
５の命令レジスタ５３もしくはＪＩＲ５２３に書き込ま
れる（ステップＳ４）。
値と、対象ＬＳＩ番号レジスタ２６に設定された対象Ｌ
ＳＩ１５の通し番号とを比較し（ステップＳ３）、その
比較結果が一致しない場合（ステップＳ３でＮＯ判定の
場合）で且つスキャン動作対象のレジスタが命令レジス
タ５３もしくはＪＩＲ５２３である場合には、比較器２
９からの不一致信号が立ち上がり、非対象用データ・レ
ジスタ２１Ｂまたは２２ＢのＮＯＰ等の非対象用のデー
タが、セレクタ２４Ｂ，ＡＮＤゲート３２，ＯＲゲート
３３およびセレクタ２４Ｃを介してＴＤＲ２５へ送り出
され、そのデータが、シフト動作により非対象ＬＳＩ１
５の命令レジスタ５３もしくはＪＩＲ５２３に書き込ま
れる（ステップＳ４）。
【００９０】一方、比較器２９による比較結果が一致し
た場合（ステップＳ３でＹＥＳ判定の場合）には、比較
器２９からの一致信号が立ち上がり、処理対象レジスタ
に書き込むべきデータが、対象用データ・レジスタ２１
Ａ，２２Ａからセレクタ２４Ａ，ＡＮＤゲート３１，Ｏ
Ｒゲート３３およびセレクタ２４Ｃを介してＴＤＲ２５
へ送り出され、そのデータが、シフト動作により対象Ｌ
ＳＩ１５の命令レジスタ５３，ＪＩＲ５２３またはＪＤ
Ｒ５２４に書き込まれる（ステップＳ５）。
た場合（ステップＳ３でＹＥＳ判定の場合）には、比較
器２９からの一致信号が立ち上がり、処理対象レジスタ
に書き込むべきデータが、対象用データ・レジスタ２１
Ａ，２２Ａからセレクタ２４Ａ，ＡＮＤゲート３１，Ｏ
Ｒゲート３３およびセレクタ２４Ｃを介してＴＤＲ２５
へ送り出され、そのデータが、シフト動作により対象Ｌ
ＳＩ１５の命令レジスタ５３，ＪＩＲ５２３またはＪＤ
Ｒ５２４に書き込まれる（ステップＳ５）。
【００９１】そして、カウンタ２８によるカウント値が
ＬＳＩ数レジスタ２７に設定された数に到達した場合
（ステップＳ６でＹＥＳ判定の場合）には、ステップＳ
１に戻る一方、カウンタ２８によるカウント値がＬＳＩ
数レジスタ２７に設定された数に到達していない場合
（ステップＳ６でＮＯ判定の場合）には、ステップＳ２
に戻る。
ＬＳＩ数レジスタ２７に設定された数に到達した場合
（ステップＳ６でＹＥＳ判定の場合）には、ステップＳ
１に戻る一方、カウンタ２８によるカウント値がＬＳＩ
数レジスタ２７に設定された数に到達していない場合
（ステップＳ６でＮＯ判定の場合）には、ステップＳ２
に戻る。
【００９２】なお、図５〜図７によっても後述するごと
く、本実施形態では、ＪＤＲ５２４に対して、比較器２
９による比較結果が一致であるか不一致であるかにかか
わらず、対象用データ・レジスタ２３Ａのデータが、セ
レクタ２４Ｃを介してＴＤＲ２５へ送り出され、シフト
動作により書き込まれる。そして、対象ＬＳＩ１５のＪ
ＤＲ５２４へのデータ書込を完了した時点で、制御部３
０によりシフト動作を停止し、データ・ロード処理を終
了するようになっている。
く、本実施形態では、ＪＤＲ５２４に対して、比較器２
９による比較結果が一致であるか不一致であるかにかか
わらず、対象用データ・レジスタ２３Ａのデータが、セ
レクタ２４Ｃを介してＴＤＲ２５へ送り出され、シフト
動作により書き込まれる。そして、対象ＬＳＩ１５のＪ
ＤＲ５２４へのデータ書込を完了した時点で、制御部３
０によりシフト動作を停止し、データ・ロード処理を終
了するようになっている。
【００９３】このように、従来技術では、全てのＬＳＩ
１５のＪＩＲ５２３に対してコマンド・コードを設定し
ていたため、全てのＬＳＩ１５のＪＤＲ５２４にもデー
タを設定する必要があったが、本実施形態では、対象Ｌ
ＳＩ１５を決定した場合、他のＬＳＩ（非対象ＬＳＩ）
１５のＪＩＲ５２３には、ＮＯＰコマンドを設定するこ
とにより、非対象ＬＳＩ１５のＪＤＲ５２４には、どの
ようなデータが書き込まれていても無効化される。従っ
て、本実施形態では、ＪＤＲ５２４についてのデータ格
納部２３には、対象用データ・レジスタ２３Ａのみがそ
なえられている。
１５のＪＩＲ５２３に対してコマンド・コードを設定し
ていたため、全てのＬＳＩ１５のＪＤＲ５２４にもデー
タを設定する必要があったが、本実施形態では、対象Ｌ
ＳＩ１５を決定した場合、他のＬＳＩ（非対象ＬＳＩ）
１５のＪＩＲ５２３には、ＮＯＰコマンドを設定するこ
とにより、非対象ＬＳＩ１５のＪＤＲ５２４には、どの
ようなデータが書き込まれていても無効化される。従っ
て、本実施形態では、ＪＤＲ５２４についてのデータ格
納部２３には、対象用データ・レジスタ２３Ａのみがそ
なえられている。
【００９４】また、図５〜図１０により後述するごと
く、データ・ロードを行なう場合には、対象ＬＳＩ１５
のＪＤＲ５２４にデータがセットされるまで、一方、デ
ータ・センスを行なう場合には、対象ＬＳＩ１５のＪＤ
Ｒ５２４に格納されているデータがＳＣＩ１２内のレジ
スタに格納されるまでで動作を完了でき、データ・ロー
ド処理やデータ・センス処理の実行時間を短縮すること
ができる。
く、データ・ロードを行なう場合には、対象ＬＳＩ１５
のＪＤＲ５２４にデータがセットされるまで、一方、デ
ータ・センスを行なう場合には、対象ＬＳＩ１５のＪＤ
Ｒ５２４に格納されているデータがＳＣＩ１２内のレジ
スタに格納されるまでで動作を完了でき、データ・ロー
ド処理やデータ・センス処理の実行時間を短縮すること
ができる。
【００９５】以下に、図５〜図７により、所定のＪＤＲ
５２４に対してデータ・ロードを行なう具体的な例につ
いて説明する。ここでは、図５に示すように、４つのＬ
ＳＩ１５がそなえられ、各ＬＳＩ１５に１〜４の通し番
号が付されているものとする。そして、通し番号２のＬ
ＳＩ１５（ＬＳＩ−２）に含まれるＯＰＳＲ３４にデー
タを、ＪＤＲ５２４を介してロードする場合について説
明する。
５２４に対してデータ・ロードを行なう具体的な例につ
いて説明する。ここでは、図５に示すように、４つのＬ
ＳＩ１５がそなえられ、各ＬＳＩ１５に１〜４の通し番
号が付されているものとする。そして、通し番号２のＬ
ＳＩ１５（ＬＳＩ−２）に含まれるＯＰＳＲ３４にデー
タを、ＪＤＲ５２４を介してロードする場合について説
明する。
【００９６】このとき、図５に示すように、ＳＣＩ１２
では、対象ＬＳＩ番号レジスタ（ＬＯＯＰ２）２６に
は、通し番号２を示す“０２”が設定され、ＬＳＩ数レ
ジスタ（ＬＯＯＰ１）２７には、ＬＳＩ１５の全個数４
を示す“０４”が設定され、対象ＪＩＲ用のデータ・レ
ジスタ２２Ａには、ＯＰＳＲ３４のロード・コードであ
る“９１”(HEX) が設定され、非対象ＪＩＲ用のデータ
・レジスタ２２Ｂには、ＮＯＰコードである“００”が
設定され、対象ＪＤＲ用のデータ・レジスタ２３Ａに
は、ＯＰＳＲ３４に格納すべきデータ“ＦＦＦＦＦＦＦ
Ｆ”(HEX) が設定される。これらの設定は、全てＳＶＰ
１１から行なわれる。そして、図５では、図６，図７に
示すような手順でデータ・ロードが行なわれた結果、各
ＬＳＩ１５内のレジスタ５２３，５２４，３４に格納さ
れたデータ内容が図示されている。
では、対象ＬＳＩ番号レジスタ（ＬＯＯＰ２）２６に
は、通し番号２を示す“０２”が設定され、ＬＳＩ数レ
ジスタ（ＬＯＯＰ１）２７には、ＬＳＩ１５の全個数４
を示す“０４”が設定され、対象ＪＩＲ用のデータ・レ
ジスタ２２Ａには、ＯＰＳＲ３４のロード・コードであ
る“９１”(HEX) が設定され、非対象ＪＩＲ用のデータ
・レジスタ２２Ｂには、ＮＯＰコードである“００”が
設定され、対象ＪＤＲ用のデータ・レジスタ２３Ａに
は、ＯＰＳＲ３４に格納すべきデータ“ＦＦＦＦＦＦＦ
Ｆ”(HEX) が設定される。これらの設定は、全てＳＶＰ
１１から行なわれる。そして、図５では、図６，図７に
示すような手順でデータ・ロードが行なわれた結果、各
ＬＳＩ１５内のレジスタ５２３，５２４，３４に格納さ
れたデータ内容が図示されている。
【００９７】なお、図５には図示しないが、本実施形態
では、対象ＩＲ用のデータ・レジスタ２１Ａおよび非対
象ＩＲ用のデータ・レジスタには、後述するごとく、１
回目のSHIFT-IR時に“ＪＩＲ ＳＥＴ”命令に対応する
コード（５０）が設定される一方、２回目のSHIFT-IR時
に“ＪＤＲ ＳＥＴ”命令に対応するコード（５１）が
設定されるようになっている。
では、対象ＩＲ用のデータ・レジスタ２１Ａおよび非対
象ＩＲ用のデータ・レジスタには、後述するごとく、１
回目のSHIFT-IR時に“ＪＩＲ ＳＥＴ”命令に対応する
コード（５０）が設定される一方、２回目のSHIFT-IR時
に“ＪＤＲ ＳＥＴ”命令に対応するコード（５１）が
設定されるようになっている。
【００９８】図６，図７は、図５に示すようなデータ設
定例に従って、ＪＩＲ５２３にコマンドを設定した後、
ＪＤＲ５２４にデータを設定する場合の状態遷移を示し
たものである。図６，図７に示す状態遷移は、図１９に
示した状態遷移図を実際に遷移する順に並べたものであ
る。
定例に従って、ＪＩＲ５２３にコマンドを設定した後、
ＪＤＲ５２４にデータを設定する場合の状態遷移を示し
たものである。図６，図７に示す状態遷移は、図１９に
示した状態遷移図を実際に遷移する順に並べたものであ
る。
【００９９】図６に示す状態Ｓ０４〜Ｓ２０は、命令レ
ジスタ５３に“ＪＩＲ ＳＥＴ”命令をセットする場合
の状態遷移を示したものである。この“ＪＩＲ ＳＥ
Ｔ”命令は、４つのＬＳＩ１５のＪＴＡＧ回路１６にお
いて、データ・レジスタ群５２内のＪＩＲ５２３を選択
し、ＪＩＲ５２３をテスト・データ入力ＴＤＩとテスト
・データ出力ＴＤＯとに接続するための命令である。
ジスタ５３に“ＪＩＲ ＳＥＴ”命令をセットする場合
の状態遷移を示したものである。この“ＪＩＲ ＳＥ
Ｔ”命令は、４つのＬＳＩ１５のＪＴＡＧ回路１６にお
いて、データ・レジスタ群５２内のＪＩＲ５２３を選択
し、ＪＩＲ５２３をテスト・データ入力ＴＤＩとテスト
・データ出力ＴＤＯとに接続するための命令である。
【０１００】まず、テスト・モード選択信号ＴＭＳを
“０”にしてテスト・クロック信号ＴＣＫを立ち上げる
ことによって、TEST-LOGIC-RESET状態（Ｓ０１）から R
UN-TEST/IDLE状態（Ｓ０２）に遷移する。以下、状態の
遷移はテスト・クロック信号ＴＣＫの立ち上がり時のテ
スト・モード選択信号ＴＭＳの状態で行なわれるものと
する。
“０”にしてテスト・クロック信号ＴＣＫを立ち上げる
ことによって、TEST-LOGIC-RESET状態（Ｓ０１）から R
UN-TEST/IDLE状態（Ｓ０２）に遷移する。以下、状態の
遷移はテスト・クロック信号ＴＣＫの立ち上がり時のテ
スト・モード選択信号ＴＭＳの状態で行なわれるものと
する。
【０１０１】RUN-TEST/IDLE 状態（Ｓ０２）からSELECT
-DR-SCAN状態（Ｓ０３）を経て、SELECT-IR-SCAN状態
（Ｓ０４）に遷移する。このとき、命令レジスタ５３の
スキャン・シーケンスが初期化される。CAPTURE-IR状態
（Ｓ０５）に遷移すると、命令レジスタ５３中のシフト
レジスタに固定パターンが取り込まれるが、ここではこ
の固定パターンは使用されない。
-DR-SCAN状態（Ｓ０３）を経て、SELECT-IR-SCAN状態
（Ｓ０４）に遷移する。このとき、命令レジスタ５３の
スキャン・シーケンスが初期化される。CAPTURE-IR状態
（Ｓ０５）に遷移すると、命令レジスタ５３中のシフト
レジスタに固定パターンが取り込まれるが、ここではこ
の固定パターンは使用されない。
【０１０２】SHIFT-IR状態（Ｓ０６）に遷移すると、命
令レジスタ５３を構成するシフトレジスタは、テスト・
データ入力ＴＤＩとテスト・データ出力ＴＤＯとに接続
され、テスト・データ出力ＴＤＯの方へデータがシフト
される。ここでは、命令レジスタ５３を８ビットのシフ
トレジスタとして構成し、８回シフトを行なうことで１
つのＬＳＩ１５の命令レジスタ５３に命令が設定され
る。
令レジスタ５３を構成するシフトレジスタは、テスト・
データ入力ＴＤＩとテスト・データ出力ＴＤＯとに接続
され、テスト・データ出力ＴＤＯの方へデータがシフト
される。ここでは、命令レジスタ５３を８ビットのシフ
トレジスタとして構成し、８回シフトを行なうことで１
つのＬＳＩ１５の命令レジスタ５３に命令が設定され
る。
【０１０３】この後、EXIT1-IR状態（Ｓ０７）に遷移
し、カウンタ２８によるカウント値を１だけカウント・
アップしてカウント値を１としてから、PAUSE-IR状態
（Ｓ０８）およびEXIT2-IR状態（Ｓ０９）を経由して、
２回目のSHIFT-IR状態（Ｓ１０）に遷移する。なお、PA
USE-IR状態（Ｓ０８）に遷移した際には、例えばテスト
機構内のメモリに新しいパターンをロードする場合など
の処理が行なわれる。
し、カウンタ２８によるカウント値を１だけカウント・
アップしてカウント値を１としてから、PAUSE-IR状態
（Ｓ０８）およびEXIT2-IR状態（Ｓ０９）を経由して、
２回目のSHIFT-IR状態（Ｓ１０）に遷移する。なお、PA
USE-IR状態（Ｓ０８）に遷移した際には、例えばテスト
機構内のメモリに新しいパターンをロードする場合など
の処理が行なわれる。
【０１０４】そして、次段のＬＳＩ１５の命令レジスタ
５３に対して命令を設定すべく、再びSHIFT-IR状態（Ｓ
１０）に遷移する。本実施形態では、ＬＳＩ１５が４個
そなえられているので、前述した状態Ｓ０６〜Ｓ０９と
同様の遷移を４回繰り返すことになる。２回目の繰り返
しは状態Ｓ１０〜Ｓ１３であり、３回目の繰り返しは状
態Ｓ１４〜Ｓ１７であり、４回目の繰り返しは状態Ｓ１
８，Ｓ１９である。
５３に対して命令を設定すべく、再びSHIFT-IR状態（Ｓ
１０）に遷移する。本実施形態では、ＬＳＩ１５が４個
そなえられているので、前述した状態Ｓ０６〜Ｓ０９と
同様の遷移を４回繰り返すことになる。２回目の繰り返
しは状態Ｓ１０〜Ｓ１３であり、３回目の繰り返しは状
態Ｓ１４〜Ｓ１７であり、４回目の繰り返しは状態Ｓ１
８，Ｓ１９である。
【０１０５】４回目になった時、つまり、EXIT1-IR状態
（Ｓ１９）を経てカウンタ２８によるカウント値が、Ｌ
ＳＩ１５の全個数である４になった時には、 UPDATE-IR
状態（Ｓ２０）に遷移することになる。UPDATE-IR 状態
（Ｓ２０）に遷移すると、上記のシフト動作によって得
られた新しい命令が、命令レジスタ５３にロードされラ
ッチされる。ラッチされた命令は、並列に出力されたデ
ータ・レジスタ・セレクタ５４に入力される。
（Ｓ１９）を経てカウンタ２８によるカウント値が、Ｌ
ＳＩ１５の全個数である４になった時には、 UPDATE-IR
状態（Ｓ２０）に遷移することになる。UPDATE-IR 状態
（Ｓ２０）に遷移すると、上記のシフト動作によって得
られた新しい命令が、命令レジスタ５３にロードされラ
ッチされる。ラッチされた命令は、並列に出力されたデ
ータ・レジスタ・セレクタ５４に入力される。
【０１０６】ここでは、ＩＲ用の非対象用データ・レジ
スタ２１Ｂにも、ＩＲ用の対象用データ・レジスタ２１
Ａに設定されたものと同様の“ＪＩＲ ＳＥＴ”命令を
設定しておくことにより、以上の状態遷移と図３，図４
により説明した手順とに従って、４つのＬＳＩ１５の命
令レジスタ５３全てに“ＪＩＲ ＳＥＴ”命令が設定さ
れる。これにより、各ＬＳＩ１５のＪＴＡＧ回路１６で
は、ＪＩＲ５２３がテスト・データ入力ＴＤＩとテスト
・データ出力ＴＤＯとに接続されることになる。
スタ２１Ｂにも、ＩＲ用の対象用データ・レジスタ２１
Ａに設定されたものと同様の“ＪＩＲ ＳＥＴ”命令を
設定しておくことにより、以上の状態遷移と図３，図４
により説明した手順とに従って、４つのＬＳＩ１５の命
令レジスタ５３全てに“ＪＩＲ ＳＥＴ”命令が設定さ
れる。これにより、各ＬＳＩ１５のＪＴＡＧ回路１６で
は、ＪＩＲ５２３がテスト・データ入力ＴＤＩとテスト
・データ出力ＴＤＯとに接続されることになる。
【０１０７】ついで、図６に示す状態Ｓ２１〜Ｓ３７
は、通し番号２のＬＳＩ１５のＪＩＲ５２３に、ＪＴＡ
Ｇコマンド・コード（ここでは“９１”）をセットする
場合の状態遷移を示している。状態Ｓ２１〜Ｓ３７は、
前述した状態Ｓ０４〜Ｓ２０とほぼ同じである。異なる
のは、各ＪＴＡＧ回路１６において、テスト・データ入
力ＴＤＩからのデータがＪＩＲ５２３に入力されるとと
もに、ＪＩＲ５２３からシフト・アウトされたデータが
テスト・データ出力ＴＤＯへ送り出される点であるの
で、詳細な説明は省略する。
は、通し番号２のＬＳＩ１５のＪＩＲ５２３に、ＪＴＡ
Ｇコマンド・コード（ここでは“９１”）をセットする
場合の状態遷移を示している。状態Ｓ２１〜Ｓ３７は、
前述した状態Ｓ０４〜Ｓ２０とほぼ同じである。異なる
のは、各ＪＴＡＧ回路１６において、テスト・データ入
力ＴＤＩからのデータがＪＩＲ５２３に入力されるとと
もに、ＪＩＲ５２３からシフト・アウトされたデータが
テスト・データ出力ＴＤＯへ送り出される点であるの
で、詳細な説明は省略する。
【０１０８】また、本実施形態でも、ＪＩＲ５２３は８
ビット（８段）シフトレジスタにより構成されているも
のとしており、従って、SHIFT-DR状態（Ｓ２３，Ｓ２
７，Ｓ３１，Ｓ３５）ではシフト動作が８回繰り返され
る。以上の状態Ｓ２１〜Ｓ３７までの遷移と、図３，図
４により説明した手順（比較器２９の機能やステップＳ
３による処理）とに従うことにより、図５に示すよう
に、通し番号２のＬＳＩ１５のＪＩＲ５２３にのみ、Ｏ
ＰＳＲ３４のロード・コードである“９１”(HEX) が格
納され、その他のＬＳＩ１５のＪＩＲ５２３には、ＮＯ
Ｐコードである“００”が格納される。
ビット（８段）シフトレジスタにより構成されているも
のとしており、従って、SHIFT-DR状態（Ｓ２３，Ｓ２
７，Ｓ３１，Ｓ３５）ではシフト動作が８回繰り返され
る。以上の状態Ｓ２１〜Ｓ３７までの遷移と、図３，図
４により説明した手順（比較器２９の機能やステップＳ
３による処理）とに従うことにより、図５に示すよう
に、通し番号２のＬＳＩ１５のＪＩＲ５２３にのみ、Ｏ
ＰＳＲ３４のロード・コードである“９１”(HEX) が格
納され、その他のＬＳＩ１５のＪＩＲ５２３には、ＮＯ
Ｐコードである“００”が格納される。
【０１０９】UPDATE-DR 状態（Ｓ３７）に遷移すると、
ＪＩＲ５２３内に設定されたコマンドは、図示しないコ
マンド制御部内のコマンド解析部に転送され、コマンド
解析が行なわれる。ここでは、ＯＰＳＲ３４にデータを
ロードするコマンドであるので、以下に説明するシフト
動作によって、ＪＤＲ５２４に、ＯＰＳＲ３４に書き込
むべきデータが設定された後に、そのコマンドが実行さ
れる。
ＪＩＲ５２３内に設定されたコマンドは、図示しないコ
マンド制御部内のコマンド解析部に転送され、コマンド
解析が行なわれる。ここでは、ＯＰＳＲ３４にデータを
ロードするコマンドであるので、以下に説明するシフト
動作によって、ＪＤＲ５２４に、ＯＰＳＲ３４に書き込
むべきデータが設定された後に、そのコマンドが実行さ
れる。
【０１１０】図７に示す状態Ｓ３９〜Ｓ５５は、命令レ
ジスタ５３に“ＪＤＲ ＳＥＴ”命令をセットする場合
の状態遷移を示したものである。この“ＪＤＲ ＳＥ
Ｔ”命令は、４つのＬＳＩ１５のＪＴＡＧ回路１６にお
いて、データ・レジスタ群５２内のＪＤＲ５２４を選択
し、ＪＤＲ５２４をテスト・データ入力ＴＤＩとテスト
・データ出力ＴＤＯとに接続するための命令である。動
作は、前述した状態Ｓ０４〜Ｓ２０により説明した命令
レジスタ５３に“ＪＩＲ ＳＥＴ”を設定する場合と、
セットする命令が“ＪＤＲ ＳＥＴ”である点を除いて
全く同じであるので、その詳細な説明は省略する。
ジスタ５３に“ＪＤＲ ＳＥＴ”命令をセットする場合
の状態遷移を示したものである。この“ＪＤＲ ＳＥ
Ｔ”命令は、４つのＬＳＩ１５のＪＴＡＧ回路１６にお
いて、データ・レジスタ群５２内のＪＤＲ５２４を選択
し、ＪＤＲ５２４をテスト・データ入力ＴＤＩとテスト
・データ出力ＴＤＯとに接続するための命令である。動
作は、前述した状態Ｓ０４〜Ｓ２０により説明した命令
レジスタ５３に“ＪＩＲ ＳＥＴ”を設定する場合と、
セットする命令が“ＪＤＲ ＳＥＴ”である点を除いて
全く同じであるので、その詳細な説明は省略する。
【０１１１】UPDATE-IR 状態（Ｓ５５）に遷移すると、
“ＪＤＲ ＳＥＴ”命令が、４つのＬＳＩ１５の命令レ
ジスタ５３全てにロードされラッチされる。ラッチされ
た命令は、並列に出力されてデータ・レジスタ・セレク
タ５４に入力され、各ＬＳＩ１５のＪＴＡＧ回路１６で
は、ＪＤＲ５２４がテスト・データ入力ＴＤＩとテスト
・データ出力ＴＤＯとに接続されることになる。
“ＪＤＲ ＳＥＴ”命令が、４つのＬＳＩ１５の命令レ
ジスタ５３全てにロードされラッチされる。ラッチされ
た命令は、並列に出力されてデータ・レジスタ・セレク
タ５４に入力され、各ＬＳＩ１５のＪＴＡＧ回路１６で
は、ＪＤＲ５２４がテスト・データ入力ＴＤＩとテスト
・データ出力ＴＤＯとに接続されることになる。
【０１１２】ついで、図７に示す状態Ｓ５６〜Ｓ６７
は、通し番号２のＬＳＩ１５のＪＤＲ５２３に、ロード
・データ（ここでは“ＦＦＦＦＦＦＦＦ”）をセットす
る場合の状態遷移を示している。
は、通し番号２のＬＳＩ１５のＪＤＲ５２３に、ロード
・データ（ここでは“ＦＦＦＦＦＦＦＦ”）をセットす
る場合の状態遷移を示している。
【０１１３】SHIFT-DR状態（Ｓ５８）に遷移すると、Ｊ
ＤＲ５２４がテスト・データ入力ＴＤＩとテスト・デー
タ出力ＴＤＯとに接続され、テスト・クロック信号ＴＣ
Ｋの立ち上がる度にデータは１ビットずつテスト・デー
タ出力ＴＤＯの方へデータがシフトされる。ここでは、
ＪＤＲ５２４を３２ビットのシフトレジスタとして構成
し、３２回シフトを行なうことで１つのＬＳＩ１５のＪ
ＤＲ５２４に前記ロード・データが設定される。
ＤＲ５２４がテスト・データ入力ＴＤＩとテスト・デー
タ出力ＴＤＯとに接続され、テスト・クロック信号ＴＣ
Ｋの立ち上がる度にデータは１ビットずつテスト・デー
タ出力ＴＤＯの方へデータがシフトされる。ここでは、
ＪＤＲ５２４を３２ビットのシフトレジスタとして構成
し、３２回シフトを行なうことで１つのＬＳＩ１５のＪ
ＤＲ５２４に前記ロード・データが設定される。
【０１１４】この後、EXIT1-DR状態（Ｓ５９）に遷移
し、カウンタ２８によるカウント値を１だけカウント・
アップしてカウント値を１としてから、PAUSE-DR状態
（Ｓ６０）およびEXIT2-DR状態（Ｓ６１）を経由して、
２回目のSHIFT-DR状態（Ｓ６２）に遷移する。
し、カウンタ２８によるカウント値を１だけカウント・
アップしてカウント値を１としてから、PAUSE-DR状態
（Ｓ６０）およびEXIT2-DR状態（Ｓ６１）を経由して、
２回目のSHIFT-DR状態（Ｓ６２）に遷移する。
【０１１５】本実施形態では、前記ロード・データが、
対象ＬＳＩ番号レジスタ２６に設定された通し番号の対
象ＬＳＩ１５のＪＤＲ５２４に格納されさえすれば、目
的の処理を実行することができ、非対象のＬＳＩ１５の
ＪＤＲ５２４にどのようなデータが格納されていても、
非対象のＬＳＩ１５においてはＪＩＲ５２３のＮＯＰコ
マンドにより何ら処理は行なわれない。
対象ＬＳＩ番号レジスタ２６に設定された通し番号の対
象ＬＳＩ１５のＪＤＲ５２４に格納されさえすれば、目
的の処理を実行することができ、非対象のＬＳＩ１５の
ＪＤＲ５２４にどのようなデータが格納されていても、
非対象のＬＳＩ１５においてはＪＩＲ５２３のＮＯＰコ
マンドにより何ら処理は行なわれない。
【０１１６】従って、図５に示すごとく、通し番号２の
対象ＬＳＩ１５のＪＤＲ５２４までデータがシフトされ
てきた時点で、シフト動作を終了し、処理時間の短縮を
はかっている。つまり、カウンタ２８によるカウント値
が、〔（全ＬＳＩ数）−（対象ＬＳＩ１５の通し番号）
＋１〕＝４−２＋１＝３となった時のシフト動作を完了
した時点で、シフト動作を停止している。この停止制御
は、図３に示す制御部３０により行なわれる。
対象ＬＳＩ１５のＪＤＲ５２４までデータがシフトされ
てきた時点で、シフト動作を終了し、処理時間の短縮を
はかっている。つまり、カウンタ２８によるカウント値
が、〔（全ＬＳＩ数）−（対象ＬＳＩ１５の通し番号）
＋１〕＝４−２＋１＝３となった時のシフト動作を完了
した時点で、シフト動作を停止している。この停止制御
は、図３に示す制御部３０により行なわれる。
【０１１７】図７に示す例では、２回目のSHIFT-DR状態
（Ｓ６２）に遷移し、前述した状態Ｓ５８〜Ｓ６１と全
く同様の状態Ｓ６２〜Ｓ６５の遷移を行なった後、３回
目のSHIFT-DR状態（Ｓ６６）を終えてEXIT1-DR状態（Ｓ
６７）に遷移した時点で、カウンタ２８によるカウント
値が３になるので、 UPDATE-DR状態（Ｓ６８）に遷移す
ることになる。
（Ｓ６２）に遷移し、前述した状態Ｓ５８〜Ｓ６１と全
く同様の状態Ｓ６２〜Ｓ６５の遷移を行なった後、３回
目のSHIFT-DR状態（Ｓ６６）を終えてEXIT1-DR状態（Ｓ
６７）に遷移した時点で、カウンタ２８によるカウント
値が３になるので、 UPDATE-DR状態（Ｓ６８）に遷移す
ることになる。
【０１１８】UPDATE-DR 状態（Ｓ６８）に遷移すると、
上記のシフト動作によって通し番号２のＬＳＩ１５のＪ
ＤＲ５２４に格納された前記ロード・データ“ＦＦＦＦ
ＦＦＦＦ”が、図５に示すように、前述したコマンド解
析結果に基づいて、対象ＬＳＩ１５内の対象レジスタで
あるＯＰＳＲ３４にロードされる。この後、 RUN-TEST/
IDLE状態（Ｓ６９）に遷移する。
上記のシフト動作によって通し番号２のＬＳＩ１５のＪ
ＤＲ５２４に格納された前記ロード・データ“ＦＦＦＦ
ＦＦＦＦ”が、図５に示すように、前述したコマンド解
析結果に基づいて、対象ＬＳＩ１５内の対象レジスタで
あるＯＰＳＲ３４にロードされる。この後、 RUN-TEST/
IDLE状態（Ｓ６９）に遷移する。
【０１１９】次に、図８〜図１０により、所定のＪＤＲ
５２４からのデータ読出（データ・センス）を行なう具
体的な例について説明する。ここでも、図８に示すよう
に、図５に示した例と同様、４つのＬＳＩ１５がそなえ
られ、各ＬＳＩ１５に１〜４の通し番号が付されている
ものとする。そして、通し番号２のＬＳＩ１５（ＬＳＩ
−２）に含まれるＯＰＳＲ３４のデータを、ＪＤＲ５２
４を介してセンスする場合について説明する。
５２４からのデータ読出（データ・センス）を行なう具
体的な例について説明する。ここでも、図８に示すよう
に、図５に示した例と同様、４つのＬＳＩ１５がそなえ
られ、各ＬＳＩ１５に１〜４の通し番号が付されている
ものとする。そして、通し番号２のＬＳＩ１５（ＬＳＩ
−２）に含まれるＯＰＳＲ３４のデータを、ＪＤＲ５２
４を介してセンスする場合について説明する。
【０１２０】このとき、図８に示すように、ＳＣＩ１２
では、対象ＬＳＩ番号レジスタ（ＬＯＯＰ２）２６に
は、通し番号２を示す“０２”が設定され、ＬＳＩ数レ
ジスタ（ＬＯＯＰ１）２７には、ＬＳＩ１５の全個数４
を示す“０４”が設定され、対象ＪＩＲ用のデータ・レ
ジスタ２２Ａには、ＯＰＳＲ３４のセンス・コードであ
る“１１”(HEX) が設定され、非対象ＪＩＲ用のデータ
・レジスタ２２Ｂには、ＮＯＰコードである“００”が
設定され、対象ＪＤＲ用のデータレジスタ２３Ａにはデ
ータ設定を行なわない。これらの設定も全てＳＶＰ１１
から行なわれる。
では、対象ＬＳＩ番号レジスタ（ＬＯＯＰ２）２６に
は、通し番号２を示す“０２”が設定され、ＬＳＩ数レ
ジスタ（ＬＯＯＰ１）２７には、ＬＳＩ１５の全個数４
を示す“０４”が設定され、対象ＪＩＲ用のデータ・レ
ジスタ２２Ａには、ＯＰＳＲ３４のセンス・コードであ
る“１１”(HEX) が設定され、非対象ＪＩＲ用のデータ
・レジスタ２２Ｂには、ＮＯＰコードである“００”が
設定され、対象ＪＤＲ用のデータレジスタ２３Ａにはデ
ータ設定を行なわない。これらの設定も全てＳＶＰ１１
から行なわれる。
【０１２１】なお、図８には図示しないが、図５〜図７
にて前述したデータ書込（データ・ロード）の場合と同
様、本実施形態では、対象ＩＲ用のデータ・レジスタ２
１Ａおよび非対象ＩＲ用のデータ・レジスタには、１回
目のSHIFT-IR時に“ＪＩＲＳＥＴ”命令に対応するコー
ド（５０）が設定される一方、２回目のSHIFT-IR時に
“ＪＤＲ ＳＥＴ”命令に対応するコード（５１）が設
定されるようになっている。
にて前述したデータ書込（データ・ロード）の場合と同
様、本実施形態では、対象ＩＲ用のデータ・レジスタ２
１Ａおよび非対象ＩＲ用のデータ・レジスタには、１回
目のSHIFT-IR時に“ＪＩＲＳＥＴ”命令に対応するコー
ド（５０）が設定される一方、２回目のSHIFT-IR時に
“ＪＤＲ ＳＥＴ”命令に対応するコード（５１）が設
定されるようになっている。
【０１２２】図９，図１０は、図８に示すようなデータ
設定例に従って、ＪＩＲ５２３にコマンドを設定した
後、ＪＤＲ５２４からデータを読み出す場合の状態遷移
を示したものである。図９，図１０に示す状態遷移も、
図１９に示した状態遷移図を実際に遷移する順に並べた
ものである。
設定例に従って、ＪＩＲ５２３にコマンドを設定した
後、ＪＤＲ５２４からデータを読み出す場合の状態遷移
を示したものである。図９，図１０に示す状態遷移も、
図１９に示した状態遷移図を実際に遷移する順に並べた
ものである。
【０１２３】図９に示す状態Ｓ１０１〜Ｓ１２０は、図
６に示した状態Ｓ０１〜Ｓ２０と全く同じであるので、
その詳細な説明は省略する。この状態Ｓ１０１〜Ｓ１２
０の遷移により、４つのＬＳＩ１５の命令レジスタ５３
全てに“ＪＩＲ ＳＥＴ”命令が設定される。これによ
り、各ＬＳＩ１５のＪＴＡＧ回路１６では、ＪＩＲ５２
３がテスト・データ入力ＴＤＩとテスト・データ出力Ｔ
ＤＯとに接続されることになる。
６に示した状態Ｓ０１〜Ｓ２０と全く同じであるので、
その詳細な説明は省略する。この状態Ｓ１０１〜Ｓ１２
０の遷移により、４つのＬＳＩ１５の命令レジスタ５３
全てに“ＪＩＲ ＳＥＴ”命令が設定される。これによ
り、各ＬＳＩ１５のＪＴＡＧ回路１６では、ＪＩＲ５２
３がテスト・データ入力ＴＤＩとテスト・データ出力Ｔ
ＤＯとに接続されることになる。
【０１２４】ついで、図９に示す状態Ｓ１２１〜Ｓ１３
７は、通し番号２のＬＳＩ１５のＪＩＲ５２３に、ＪＴ
ＡＧコマンド・コード（ここでは“１１”）をセットす
る場合の状態遷移を示している。状態Ｓ１２１〜Ｓ１３
７は、図６により前述した状態Ｓ２１〜Ｓ３７と、セッ
トすべきＪＴＡＧコマンド・コードが異なる点を除けば
全く同じであるので、その詳細な説明は省略する。
７は、通し番号２のＬＳＩ１５のＪＩＲ５２３に、ＪＴ
ＡＧコマンド・コード（ここでは“１１”）をセットす
る場合の状態遷移を示している。状態Ｓ１２１〜Ｓ１３
７は、図６により前述した状態Ｓ２１〜Ｓ３７と、セッ
トすべきＪＴＡＧコマンド・コードが異なる点を除けば
全く同じであるので、その詳細な説明は省略する。
【０１２５】ただし、状態Ｓ１２１〜Ｓ１３７までの遷
移と、図３，図４により説明した手順（比較器２９の機
能やステップＳ３による処理）とに従うことにより、図
８に示すように、通し番号２のＬＳＩ１５のＪＩＲ５２
３にのみ、ＯＰＳＲ３４のセンス・コードである“１
１”(HEX) が格納され、その他のＬＳＩ１５のＪＩＲ５
２３には、ＮＯＰコードである“００”が格納される。
移と、図３，図４により説明した手順（比較器２９の機
能やステップＳ３による処理）とに従うことにより、図
８に示すように、通し番号２のＬＳＩ１５のＪＩＲ５２
３にのみ、ＯＰＳＲ３４のセンス・コードである“１
１”(HEX) が格納され、その他のＬＳＩ１５のＪＩＲ５
２３には、ＮＯＰコードである“００”が格納される。
【０１２６】また、 UPDATE-DR状態（Ｓ１３７）に遷移
すると、ＪＩＲ５２３内に設定されたコマンドは、図示
しないコマンド制御部内のコマンド解析部に転送され、
コマンド解析が行なわれる。図１０に示す状態Ｓ１３９
〜Ｓ１５５は、命令レジスタ５３に“ＪＤＲ ＳＥＴ”
命令をセットする場合の状態遷移を示したもので、図７
に示した状態Ｓ３９〜Ｓ５５と全く同じであるので、そ
の詳細な説明は省略する。この状態Ｓ１３９〜Ｓ１５５
の遷移により、４つのＬＳＩ１５の命令レジスタ５３全
てに“ＪＤＲＳＥＴ”命令が設定される。これにより、
各ＬＳＩ１５のＪＴＡＧ回路１６では、ＪＤＲ５２４が
テスト・データ入力ＴＤＩとテスト・データ出力ＴＤＯ
とに接続されることになる。
すると、ＪＩＲ５２３内に設定されたコマンドは、図示
しないコマンド制御部内のコマンド解析部に転送され、
コマンド解析が行なわれる。図１０に示す状態Ｓ１３９
〜Ｓ１５５は、命令レジスタ５３に“ＪＤＲ ＳＥＴ”
命令をセットする場合の状態遷移を示したもので、図７
に示した状態Ｓ３９〜Ｓ５５と全く同じであるので、そ
の詳細な説明は省略する。この状態Ｓ１３９〜Ｓ１５５
の遷移により、４つのＬＳＩ１５の命令レジスタ５３全
てに“ＪＤＲＳＥＴ”命令が設定される。これにより、
各ＬＳＩ１５のＪＴＡＧ回路１６では、ＪＤＲ５２４が
テスト・データ入力ＴＤＩとテスト・データ出力ＴＤＯ
とに接続されることになる。
【０１２７】そして、図７に示す状態Ｓ１５６〜Ｓ１６
５は、通し番号２のＬＳＩ１５のＪＤＲ５２３から、セ
ンス・データ（ここでは“ＦＦＦＦＦＦＦＦ”）を読み
出す場合の状態遷移を示している。SELECT-DR-SCAN状態
（Ｓ１５６）を経て、CAPTURE-DR状態（Ｓ１５７）に遷
移すると、前記コマンド解析の結果、ＯＰＳＲ３４のデ
ータをセンスするコマンドがＪＩＲ５２３にセットされ
ていることが分かっているので、図８に示すように、Ｏ
ＰＳＲ３４のデータ（ここでは“ＦＦＦＦＦＦＦＦ”）
がセンス・データとしてＪＤＲ５２４に並列にロードさ
れる。
５は、通し番号２のＬＳＩ１５のＪＤＲ５２３から、セ
ンス・データ（ここでは“ＦＦＦＦＦＦＦＦ”）を読み
出す場合の状態遷移を示している。SELECT-DR-SCAN状態
（Ｓ１５６）を経て、CAPTURE-DR状態（Ｓ１５７）に遷
移すると、前記コマンド解析の結果、ＯＰＳＲ３４のデ
ータをセンスするコマンドがＪＩＲ５２３にセットされ
ていることが分かっているので、図８に示すように、Ｏ
ＰＳＲ３４のデータ（ここでは“ＦＦＦＦＦＦＦＦ”）
がセンス・データとしてＪＤＲ５２４に並列にロードさ
れる。
【０１２８】SHIFT-DR状態（Ｓ１５８）に遷移すると、
ＪＤＲ５２４がテスト・データ入力ＴＤＩとテスト・デ
ータ出力ＴＤＯとに接続され、テスト・クロック信号Ｔ
ＣＫの立ち上がる度にデータは１ビットずつテスト・デ
ータ出力ＴＤＯの方へデータがシフトされる。ここで
は、ＪＤＲ５２４を３２ビットのシフトレジスタとして
構成し、３２回シフトを行なうことで、通し番号２のＬ
ＳＩ１５のＪＤＲ５２４内のデータは、次段の通し番号
１のＬＳＩ１５のＪＤＲ５２４へ転送される。
ＪＤＲ５２４がテスト・データ入力ＴＤＩとテスト・デ
ータ出力ＴＤＯとに接続され、テスト・クロック信号Ｔ
ＣＫの立ち上がる度にデータは１ビットずつテスト・デ
ータ出力ＴＤＯの方へデータがシフトされる。ここで
は、ＪＤＲ５２４を３２ビットのシフトレジスタとして
構成し、３２回シフトを行なうことで、通し番号２のＬ
ＳＩ１５のＪＤＲ５２４内のデータは、次段の通し番号
１のＬＳＩ１５のＪＤＲ５２４へ転送される。
【０１２９】この後、EXIT1-DR状態（Ｓ１５９）に遷移
し、カウンタ２８によるカウント値を１だけカウント・
アップしてカウント値を１としてから、２回目のSHIFT-
DR状態（Ｓ１６２）に遷移する。本実施形態では、通し
番号２のＬＳＩ１５に保持されていた前記センス・デー
タがＳＣＩ１２まで読み出されれば、目的の処理を完了
したことになる。この場合も、図５に示したものと同
様、非対象のＬＳＩ１５のＪＤＲ５２４にどのようなデ
ータが格納されていても、非対象のＬＳＩ１５において
はＪＩＲ５２３のＮＯＰコマンドにより何ら処理は行な
われない。
し、カウンタ２８によるカウント値を１だけカウント・
アップしてカウント値を１としてから、２回目のSHIFT-
DR状態（Ｓ１６２）に遷移する。本実施形態では、通し
番号２のＬＳＩ１５に保持されていた前記センス・デー
タがＳＣＩ１２まで読み出されれば、目的の処理を完了
したことになる。この場合も、図５に示したものと同
様、非対象のＬＳＩ１５のＪＤＲ５２４にどのようなデ
ータが格納されていても、非対象のＬＳＩ１５において
はＪＩＲ５２３のＮＯＰコマンドにより何ら処理は行な
われない。
【０１３０】従って、通し番号２の対象ＬＳＩ１５のＪ
ＤＲ５２４までデータがシフトされてきた時点で、シフ
ト動作を終了し、処理時間の短縮をはかっている。つま
り、カウンタ２８によるカウント値が、（対象ＬＳＩ１
５の通し番号）＝２となった時のシフト動作を完了した
時点で、シフト動作を停止している。この停止制御も、
図３に示す制御部３０により行なわれる。
ＤＲ５２４までデータがシフトされてきた時点で、シフ
ト動作を終了し、処理時間の短縮をはかっている。つま
り、カウンタ２８によるカウント値が、（対象ＬＳＩ１
５の通し番号）＝２となった時のシフト動作を完了した
時点で、シフト動作を停止している。この停止制御も、
図３に示す制御部３０により行なわれる。
【０１３１】図１０に示す例では、２回目のSHIFT-DR状
態（Ｓ１６２）を終えてEXIT1-DR状態（Ｓ１６３）に遷
移した時点で、カウンタ２８によるカウント値が２にな
るので、 UPDATE-DR状態（Ｓ１６４）に遷移することに
なる。これにより、上記のシフト動作によって通し番号
２のＬＳＩ１５のＪＤＲ５２４に格納された前記センス
・データ“ＦＦＦＦＦＦＦＦ”が、ＳＣＩ１５に読み出
され、例えば図８に示す対象ＪＤＲ用のデータ・レジス
タ２３Ａに書き込まれる。この後、 RUN-TEST/IDLE状態
（Ｓ１６５）に遷移する。
態（Ｓ１６２）を終えてEXIT1-DR状態（Ｓ１６３）に遷
移した時点で、カウンタ２８によるカウント値が２にな
るので、 UPDATE-DR状態（Ｓ１６４）に遷移することに
なる。これにより、上記のシフト動作によって通し番号
２のＬＳＩ１５のＪＤＲ５２４に格納された前記センス
・データ“ＦＦＦＦＦＦＦＦ”が、ＳＣＩ１５に読み出
され、例えば図８に示す対象ＪＤＲ用のデータ・レジス
タ２３Ａに書き込まれる。この後、 RUN-TEST/IDLE状態
（Ｓ１６５）に遷移する。
【０１３２】このように、本発明の一実施形態によれ
ば、処理システムが通常動作を行なっている際に、ＪＴ
ＡＧ回路１６を利用して各ＬＳＩ１５内の各種レジスタ
に対して容易にデータ・ロードやデータ・センスを行な
うことが可能であり、特に、ＬＳＩ１５の数が増大して
も、データ設定用レジスタの数やデータ設定用メモリ領
域の増大を招くことなくＪＴＡＧ関連レジスタである命
令レジスタ５３，ＪＩＲ５２３，ＪＤＲ５２４に所定デ
ータを書き込んだり、これらのレジスタ５３，５２３，
５２４からデータを読み出したりすることができ、シス
テム構成を大幅に簡素化できるとともに、データ設定処
理やデータ読出処理の効率を大きく向上させることがで
きる。
ば、処理システムが通常動作を行なっている際に、ＪＴ
ＡＧ回路１６を利用して各ＬＳＩ１５内の各種レジスタ
に対して容易にデータ・ロードやデータ・センスを行な
うことが可能であり、特に、ＬＳＩ１５の数が増大して
も、データ設定用レジスタの数やデータ設定用メモリ領
域の増大を招くことなくＪＴＡＧ関連レジスタである命
令レジスタ５３，ＪＩＲ５２３，ＪＤＲ５２４に所定デ
ータを書き込んだり、これらのレジスタ５３，５２３，
５２４からデータを読み出したりすることができ、シス
テム構成を大幅に簡素化できるとともに、データ設定処
理やデータ読出処理の効率を大きく向上させることがで
きる。
【０１３３】（Ｂ）本実施形態の変形例の説明 （Ｂ−１）複数個の対象ＬＳＩを設定する場合について なお、上述した実施形態では、図３に示す対象ＬＳＩ番
号レジスタ２６に通し番号を設定することにより対象Ｌ
ＳＩ１５を１つだけ指定しているが、ＳＣＩ１２におい
て、この対象ＬＳＩ番号レジスタ２６に代えて、スキャ
ン・チェーンで接続されたＬＳＩ１５の個数分のビット
を有する対象ＬＳＩ設定用レジスタをそなえ、各ビット
を各ＬＳＩに対応させ、対象ＬＳＩ１５のビットに例え
ば“１”をセットすることにより、複数個の対象ＬＳＩ
１５を同時に指定することもできる。
号レジスタ２６に通し番号を設定することにより対象Ｌ
ＳＩ１５を１つだけ指定しているが、ＳＣＩ１２におい
て、この対象ＬＳＩ番号レジスタ２６に代えて、スキャ
ン・チェーンで接続されたＬＳＩ１５の個数分のビット
を有する対象ＬＳＩ設定用レジスタをそなえ、各ビット
を各ＬＳＩに対応させ、対象ＬＳＩ１５のビットに例え
ば“１”をセットすることにより、複数個の対象ＬＳＩ
１５を同時に指定することもできる。
【０１３４】この場合、図３に示す比較器に代えて、対
象ＬＳＩ設定用レジスタにおいてカウンタ２８の計数値
に対応するビットに“１”がセットされているか“０”
がセットされているかを判定する判定回路がそなえられ
る。そして、この判定回路は、“１”がセットされてい
ると判定した場合に立ち上がる信号（一致信号）をＡＮ
Ｄゲート３１に出力する一方、“０”がセットされてい
ると判定した場合に立ち上がる信号（不一致信号）をＡ
ＮＤゲート３２に出力する。
象ＬＳＩ設定用レジスタにおいてカウンタ２８の計数値
に対応するビットに“１”がセットされているか“０”
がセットされているかを判定する判定回路がそなえられ
る。そして、この判定回路は、“１”がセットされてい
ると判定した場合に立ち上がる信号（一致信号）をＡＮ
Ｄゲート３１に出力する一方、“０”がセットされてい
ると判定した場合に立ち上がる信号（不一致信号）をＡ
ＮＤゲート３２に出力する。
【０１３５】これにより、複数個の対象ＬＳＩ１５に対
してデータ・ロードもしくはデータ・センスを行なう際
に、１つずつ指定して処理を行なう必要がなくなり、１
回のＪＴＡＧスキャン動作で複数個の対象ＬＳＩ１５に
同時にコマンド設定が可能になり、データ設定処理やデ
ータ読出処理をより効率よく行なうことができる。
してデータ・ロードもしくはデータ・センスを行なう際
に、１つずつ指定して処理を行なう必要がなくなり、１
回のＪＴＡＧスキャン動作で複数個の対象ＬＳＩ１５に
同時にコマンド設定が可能になり、データ設定処理やデ
ータ読出処理をより効率よく行なうことができる。
【０１３６】（Ｂ−２）非対象ＬＳＩにおいてバイパス
機構を用いる場合について ところで、上述した実施形態では、４個のＬＳＩ１５の
命令レジスタ５３に同じ命令をセットする場合について
説明しているが、命令レジスタ５３のための非対象用デ
ータ・レジスタ２１Ａにバイパス・コマンドを設定し、
ＪＩＲ５２３やＪＤＲ５２４に対するデータ設定を行な
う際やＪＤＲ５２４からデータを読み出す際に、設定デ
ータまたは読出データを、１ビット・シフトを行なうだ
けで、バイパス・レジスタ（１ビットのシフトレジス
タ；バイパス機構）５２２から、次段のＬＳＩ１５にシ
フトさせるようにしてもよい。
機構を用いる場合について ところで、上述した実施形態では、４個のＬＳＩ１５の
命令レジスタ５３に同じ命令をセットする場合について
説明しているが、命令レジスタ５３のための非対象用デ
ータ・レジスタ２１Ａにバイパス・コマンドを設定し、
ＪＩＲ５２３やＪＤＲ５２４に対するデータ設定を行な
う際やＪＤＲ５２４からデータを読み出す際に、設定デ
ータまたは読出データを、１ビット・シフトを行なうだ
けで、バイパス・レジスタ（１ビットのシフトレジス
タ；バイパス機構）５２２から、次段のＬＳＩ１５にシ
フトさせるようにしてもよい。
【０１３７】以下に、図１１〜図１３および表１を参照
しながら、非対象のＬＳＩ１５において、前段からのデ
ータを、レジスタ５２１，５２３，５２４を経由させる
ことなく、バイパス・レジスタ５２２を経由させて後段
へ送り出す場合の具体例について説明する。
しながら、非対象のＬＳＩ１５において、前段からのデ
ータを、レジスタ５２１，５２３，５２４を経由させる
ことなく、バイパス・レジスタ５２２を経由させて後段
へ送り出す場合の具体例について説明する。
【０１３８】ここでは、図１１に示すように、本体装置
１３内のある基板１４上で８つのＬＳＩ１５を一巡する
スキャン・チェーンが形成され、各ＬＳＩ１５に１〜８
の通し番号が付されているものとする。そして、通し番
号３のＬＳＩ１５（ＬＳＩ−３）に対しデータ・ロード
もしくはデータ・センスを行なう場合について説明す
る。なお、図１１中、既述の符号と同一の符号は同一部
分を示しているので、その説明は省略する。
１３内のある基板１４上で８つのＬＳＩ１５を一巡する
スキャン・チェーンが形成され、各ＬＳＩ１５に１〜８
の通し番号が付されているものとする。そして、通し番
号３のＬＳＩ１５（ＬＳＩ−３）に対しデータ・ロード
もしくはデータ・センスを行なう場合について説明す
る。なお、図１１中、既述の符号と同一の符号は同一部
分を示しているので、その説明は省略する。
【０１３９】例えば図５〜図１０により前述した手法
（即ち、バイパス・レジスタ５２２を用いない場合）を
用いてロード・コマンドを実行した場合に、ＳＣＩ１２
から対象のＬＳＩ１５（ＬＳＩ−３）に対してデータを
ロードするために必要な、データ・シフト用のテスト・
クロック信号ＴＣＫのパルス数は、次の通りである。 SHIFT-IR（５０） ８ビット×８ＬＳＩ＝ ６４ SHIFT-DR（ＪＩＲ） ８ビット×８ＬＳＩ＝ ６４ SHIFT-IR（５１） ８ビット×８ＬＳＩ＝ ６４ SHIFT-DR（ＪＤＲ）３２ビット×６ＬＳＩ＝ １９２
（即ち、バイパス・レジスタ５２２を用いない場合）を
用いてロード・コマンドを実行した場合に、ＳＣＩ１２
から対象のＬＳＩ１５（ＬＳＩ−３）に対してデータを
ロードするために必要な、データ・シフト用のテスト・
クロック信号ＴＣＫのパルス数は、次の通りである。 SHIFT-IR（５０） ８ビット×８ＬＳＩ＝ ６４ SHIFT-DR（ＪＩＲ） ８ビット×８ＬＳＩ＝ ６４ SHIFT-IR（５１） ８ビット×８ＬＳＩ＝ ６４ SHIFT-DR（ＪＤＲ）３２ビット×６ＬＳＩ＝ １９２
【０１４０】テスト・クロック信号ＴＣＫのパルス数は
合計で３８４となる。ＬＳＩの個数をｎ、対象ＬＳＩの
通し番号をｍとして、このパルス数を一般式で記述する
と、 ８ｎ＋８ｎ＋８ｎ＋３２（ｎ−ｍ＋１） ＝５６ｎ−３２ｍ＋３２ （１） となる。
合計で３８４となる。ＬＳＩの個数をｎ、対象ＬＳＩの
通し番号をｍとして、このパルス数を一般式で記述する
と、 ８ｎ＋８ｎ＋８ｎ＋３２（ｎ−ｍ＋１） ＝５６ｎ−３２ｍ＋３２ （１） となる。
【０１４１】また、図５〜図１０により前述した手法を
用いてセンス・コマンドを実行した場合に、対象のＬＳ
Ｉ１５（ＬＳＩ−３）からＳＣＩ１２にデータを読み出
すために必要な、データ・シフト用のテスト・クロック
信号ＴＣＫのパルス数は、次の通りである。 SHIFT-IR（５０） ８ビット×８ＬＳＩ＝ ６４ SHIFT-DR（ＪＩＲ） ８ビット×８ＬＳＩ＝ ６４ SHIFT-IR（５１） ８ビット×８ＬＳＩ＝ ６４ SHIFT-DR（ＪＤＲ）３２ビット×３ＬＳＩ＝ ９６
用いてセンス・コマンドを実行した場合に、対象のＬＳ
Ｉ１５（ＬＳＩ−３）からＳＣＩ１２にデータを読み出
すために必要な、データ・シフト用のテスト・クロック
信号ＴＣＫのパルス数は、次の通りである。 SHIFT-IR（５０） ８ビット×８ＬＳＩ＝ ６４ SHIFT-DR（ＪＩＲ） ８ビット×８ＬＳＩ＝ ６４ SHIFT-IR（５１） ８ビット×８ＬＳＩ＝ ６４ SHIFT-DR（ＪＤＲ）３２ビット×３ＬＳＩ＝ ９６
【０１４２】テスト・クロック信号ＴＣＫのパルス数は
合計で２８８となる。ＬＳＩの個数をｎ、対象ＬＳＩの
通し番号をｍとして、このパルス数を一般式で記述する
と、 ８ｎ＋８ｎ＋８ｎ＋３２ｍ＝２４ｎ＋３２ｍ （２） となる。なお、上記の記述のうち、“５０”は、命令レ
ジスタ５３にセットされる“ＪＩＲ ＳＥＴ”命令に対
応した数値（ＩＲコード）であり、“５１”は、命令レ
ジスタ５３にセットされる“ＪＤＲ ＳＥＴ”命令に対
応した数値（ＩＲコード）である。これらの数値は、対
象／非対象に関係なく全てのＬＳＩ１５における命令レ
ジスタ５３にセットされる。
合計で２８８となる。ＬＳＩの個数をｎ、対象ＬＳＩの
通し番号をｍとして、このパルス数を一般式で記述する
と、 ８ｎ＋８ｎ＋８ｎ＋３２ｍ＝２４ｎ＋３２ｍ （２） となる。なお、上記の記述のうち、“５０”は、命令レ
ジスタ５３にセットされる“ＪＩＲ ＳＥＴ”命令に対
応した数値（ＩＲコード）であり、“５１”は、命令レ
ジスタ５３にセットされる“ＪＤＲ ＳＥＴ”命令に対
応した数値（ＩＲコード）である。これらの数値は、対
象／非対象に関係なく全てのＬＳＩ１５における命令レ
ジスタ５３にセットされる。
【０１４３】これに対し、バイパス・レジスタ５２２を
用いる場合には、非対象のＬＳＩ１５（ＬＳＩ−１，
２，４〜８）において、命令レジスタ５３に、バイパス
・レジスタ５２２を選択するためのコマンド（ＦＦ）を
セットして、データ・レジスタ・セレクタ５４によりバ
イパス・レジスタ５２２を選択し、前段からのデータ
を、レジスタ５２１，５２３，５２４を経由させること
なくバイパス・レジスタ５２２から後段へと送り出す。
用いる場合には、非対象のＬＳＩ１５（ＬＳＩ−１，
２，４〜８）において、命令レジスタ５３に、バイパス
・レジスタ５２２を選択するためのコマンド（ＦＦ）を
セットして、データ・レジスタ・セレクタ５４によりバ
イパス・レジスタ５２２を選択し、前段からのデータ
を、レジスタ５２１，５２３，５２４を経由させること
なくバイパス・レジスタ５２２から後段へと送り出す。
【０１４４】ただし、この場合、ＪＴＡＧ回路１６の起
動時（初期化時）のテスト・リセット信号ＴＲＳＴによ
り、本体装置１３側のユーザ・レジスタ（ＪＩＲ５２３
およびＪＤＲ５２４）をリセットし、このリセット処理
により、表１にて後述するごとく、ＪＩＲ５２３にはＮ
ＯＰ“００”をセットするとともに、ＪＤＲ５２４には
“００００００００”をセットする。
動時（初期化時）のテスト・リセット信号ＴＲＳＴによ
り、本体装置１３側のユーザ・レジスタ（ＪＩＲ５２３
およびＪＤＲ５２４）をリセットし、このリセット処理
により、表１にて後述するごとく、ＪＩＲ５２３にはＮ
ＯＰ“００”をセットするとともに、ＪＤＲ５２４には
“００００００００”をセットする。
【０１４５】図５〜図１０により前述した手法では、Ｊ
ＩＲ５２３に、コマンドを指定する数値が既にセットさ
れているため、そのままでは、バイパス・レジスタ５２
２によるバイパスを行なった際に、ＪＩＲ５２３内の数
値に対応するコマンドが起動されてしまう。従って、バ
イパス・レジスタ５２２を用いる場合には、前述のごと
く、ＪＩＲ５２３にＮＯＰ“００”をセットすることに
より、無関係のコマンドが誤って起動されるのを防止し
ている。
ＩＲ５２３に、コマンドを指定する数値が既にセットさ
れているため、そのままでは、バイパス・レジスタ５２
２によるバイパスを行なった際に、ＪＩＲ５２３内の数
値に対応するコマンドが起動されてしまう。従って、バ
イパス・レジスタ５２２を用いる場合には、前述のごと
く、ＪＩＲ５２３にＮＯＰ“００”をセットすることに
より、無関係のコマンドが誤って起動されるのを防止し
ている。
【０１４６】なお、上述のごとくＪＩＲ５２３およびＪ
ＤＲ５２４をリセットするために、本実施形態では、Ｊ
ＩＲ５２３およびＪＤＲ５２４を構成する各シフトレジ
スタのリセット端子に対して、電源投入時のリセット信
号とテスト・リセット信号ＴＲＳＴとの論理和結果を入
力する。通常、ＪＩＲ５２３のリセット端子には、電源
投入時のリセット信号のみが入力され、テスト・リセッ
ト信号ＴＲＳＴは、ＪＴＡＧコマンドの起動時に、ＴＡ
Ｐコントローラ５１と命令レジスタ５３とをリセットす
るためだけに用いられている。
ＤＲ５２４をリセットするために、本実施形態では、Ｊ
ＩＲ５２３およびＪＤＲ５２４を構成する各シフトレジ
スタのリセット端子に対して、電源投入時のリセット信
号とテスト・リセット信号ＴＲＳＴとの論理和結果を入
力する。通常、ＪＩＲ５２３のリセット端子には、電源
投入時のリセット信号のみが入力され、テスト・リセッ
ト信号ＴＲＳＴは、ＪＴＡＧコマンドの起動時に、ＴＡ
Ｐコントローラ５１と命令レジスタ５３とをリセットす
るためだけに用いられている。
【０１４７】このように、電源投入時のリセット信号と
テスト・リセット信号ＴＲＳＴとの論理和結果によりＪ
ＩＲ５２３およびＪＤＲ５２４をリセットすることで、
ＪＴＡＧコマンド起動時には、必ず、ＪＩＲ５２３およ
びＪＤＲ５２４がリセットされ、ＪＩＲ５２３およびＪ
ＤＲ５２４に前述したＮＯＰおよびゼロ・データがそれ
ぞれセットされるようになっている。
テスト・リセット信号ＴＲＳＴとの論理和結果によりＪ
ＩＲ５２３およびＪＤＲ５２４をリセットすることで、
ＪＴＡＧコマンド起動時には、必ず、ＪＩＲ５２３およ
びＪＤＲ５２４がリセットされ、ＪＩＲ５２３およびＪ
ＤＲ５２４に前述したＮＯＰおよびゼロ・データがそれ
ぞれセットされるようになっている。
【０１４８】次に、上述のようにバイパス・レジスタ５
２２を用いた場合と図５〜図１０により前述した手法
（バイパス・レジスタ５２２を用いない場合）との処理
速度の違いを比較する。ここでも、図１１に示すごとく
８つのＬＳＩ１５のうち、通し番号３のＬＳＩ１５（Ｌ
ＳＩ−３）に対して、データ・ロードもしくはデータ・
センスを行なう場合について説明する。
２２を用いた場合と図５〜図１０により前述した手法
（バイパス・レジスタ５２２を用いない場合）との処理
速度の違いを比較する。ここでも、図１１に示すごとく
８つのＬＳＩ１５のうち、通し番号３のＬＳＩ１５（Ｌ
ＳＩ−３）に対して、データ・ロードもしくはデータ・
センスを行なう場合について説明する。
【０１４９】非対象のＬＳＩ１５（ＬＳＩ−１，２，４
〜８）においてバイパス・レジスタ５２２を用いてロー
ド・コマンドを実行した場合に、ＳＣＩ１２から対象の
ＬＳＩ１５（ＬＳＩ−３）に対してデータをロードする
ために必要な、データ・シフト用のテスト・クロック信
号ＴＣＫのパルス数は、次の通りである。 SHIFT-IR（５０） ８ビット×８ＬＳＩ ＝ ６４ SHIFT-DR（ＪＩＲ） ８ビット×１ＬＳＩ＋５ ＝ １３ SHIFT-IR（５１） ８ビット×８ＬＳＩ ＝ ６４ SHIFT-DR（ＪＤＲ）３２ビット×１ＬＳＩ＋５ ＝ ３７
〜８）においてバイパス・レジスタ５２２を用いてロー
ド・コマンドを実行した場合に、ＳＣＩ１２から対象の
ＬＳＩ１５（ＬＳＩ−３）に対してデータをロードする
ために必要な、データ・シフト用のテスト・クロック信
号ＴＣＫのパルス数は、次の通りである。 SHIFT-IR（５０） ８ビット×８ＬＳＩ ＝ ６４ SHIFT-DR（ＪＩＲ） ８ビット×１ＬＳＩ＋５ ＝ １３ SHIFT-IR（５１） ８ビット×８ＬＳＩ ＝ ６４ SHIFT-DR（ＪＤＲ）３２ビット×１ＬＳＩ＋５ ＝ ３７
【０１５０】テスト・クロック信号ＴＣＫのパルス数は
合計で１７８となる。ＬＳＩの個数をｎ、対象ＬＳＩの
通し番号をｍとして、このパルス数を一般式で記述する
と、 ８ｎ＋８＋（ｎ−ｍ）＋８ｎ＋３２＋（ｎ−ｍ） ＝１８ｎ−２ｍ＋４０ （３） となる。
合計で１７８となる。ＬＳＩの個数をｎ、対象ＬＳＩの
通し番号をｍとして、このパルス数を一般式で記述する
と、 ８ｎ＋８＋（ｎ−ｍ）＋８ｎ＋３２＋（ｎ−ｍ） ＝１８ｎ−２ｍ＋４０ （３） となる。
【０１５１】また、非対象のＬＳＩ１５（ＬＳＩ−１，
２，４〜８）においてバイパス・レジスタ５２２を用い
てセンス・コマンドを実行した場合に、対象のＬＳＩ１
５（ＬＳＩ−３）からＳＣＩ１２にデータを読み出すた
めに必要な、データ・シフト用のテスト・クロック信号
ＴＣＫのパルス数は、次の通りである。 SHIFT-IR（５０） ８ビット×８ＬＳＩ ＝ ６４ SHIFT-DR（ＪＩＲ） ８ビット×１ＬＳＩ＋５ ＝ １３ SHIFT-IR（５１） ８ビット×８ＬＳＩ ＝ ６４ SHIFT-DR（ＪＤＲ）３２ビット×１ＬＳＩ＋２ ＝ ３４
２，４〜８）においてバイパス・レジスタ５２２を用い
てセンス・コマンドを実行した場合に、対象のＬＳＩ１
５（ＬＳＩ−３）からＳＣＩ１２にデータを読み出すた
めに必要な、データ・シフト用のテスト・クロック信号
ＴＣＫのパルス数は、次の通りである。 SHIFT-IR（５０） ８ビット×８ＬＳＩ ＝ ６４ SHIFT-DR（ＪＩＲ） ８ビット×１ＬＳＩ＋５ ＝ １３ SHIFT-IR（５１） ８ビット×８ＬＳＩ ＝ ６４ SHIFT-DR（ＪＤＲ）３２ビット×１ＬＳＩ＋２ ＝ ３４
【０１５２】テスト・クロック信号ＴＣＫのパルス数は
合計で１７５となる。ＬＳＩの個数をｎ、対象ＬＳＩの
通し番号をｍとして、このパルス数を一般式で記述する
と、 ８ｎ＋８＋（ｎ−ｍ）＋８ｎ＋３２＋（ｍ−１） ＝１７ｎ＋３９ （４） となる。
合計で１７５となる。ＬＳＩの個数をｎ、対象ＬＳＩの
通し番号をｍとして、このパルス数を一般式で記述する
と、 ８ｎ＋８＋（ｎ−ｍ）＋８ｎ＋３２＋（ｍ−１） ＝１７ｎ＋３９ （４） となる。
【０１５３】上記の（１）式と（３）式との差分は３８
ｎ−３０ｍ−８となり、上記の（２）式と（４）式との
差分は７ｎ＋３２ｍ−３９となる。ここで、ｎは自然数
で、ｍはｎ以下の自然数であり、ｎが２以上であれば、
これらの差分は０よりも大きくなる。つまり、非対象の
ＬＳＩ１５においてバイパス・レジスタ５２２を用いる
ことで、ＪＩＲ５２３やＪＤＲ５２４上でデータ・シフ
トを行なう必要がなくなり、バイパス・レジスタ５２２
を用いない場合よりも少ないテスト・クロック信号ＴＣ
Ｋのパルス数でデータ・ロードやデータ・センスを行な
うことできる。
ｎ−３０ｍ−８となり、上記の（２）式と（４）式との
差分は７ｎ＋３２ｍ−３９となる。ここで、ｎは自然数
で、ｍはｎ以下の自然数であり、ｎが２以上であれば、
これらの差分は０よりも大きくなる。つまり、非対象の
ＬＳＩ１５においてバイパス・レジスタ５２２を用いる
ことで、ＪＩＲ５２３やＪＤＲ５２４上でデータ・シフ
トを行なう必要がなくなり、バイパス・レジスタ５２２
を用いない場合よりも少ないテスト・クロック信号ＴＣ
Ｋのパルス数でデータ・ロードやデータ・センスを行な
うことできる。
【０１５４】従って、対象ＬＳＩ１５上のＪＤＲ５２４
へのデータ書込（データ・ロード）や対象ＬＳＩ１５上
のＪＤＲ５２４からのデータ読出（データ・センス）を
行なう時間を短縮でき、データ書込処理やデータ読出処
理の効率をさらに向上させることができる。
へのデータ書込（データ・ロード）や対象ＬＳＩ１５上
のＪＤＲ５２４からのデータ読出（データ・センス）を
行なう時間を短縮でき、データ書込処理やデータ読出処
理の効率をさらに向上させることができる。
【０１５５】次に、非対象のＬＳＩ１５においてバイパ
ス・レジスタ５２２を用いる場合について、ＪＴＡＧコ
マンドを発行する際にＩＲ５３，ＪＩＲ５２３，ＪＤＲ
５２４のそれぞれに設定される具体的な値の例、およ
び、その値を設定するための動作の流れを、表１および
図１２，図１３を参照しながら説明する。
ス・レジスタ５２２を用いる場合について、ＪＴＡＧコ
マンドを発行する際にＩＲ５３，ＪＩＲ５２３，ＪＤＲ
５２４のそれぞれに設定される具体的な値の例、およ
び、その値を設定するための動作の流れを、表１および
図１２，図１３を参照しながら説明する。
【０１５６】
【表１】
【０１５７】上記表１中において、“８０”はチェック
・コード（実際には上位２ビットに１と０とを置いた８
ビット・データ）、“００”はＮＯＰを指定するコー
ド、“５０”は“ＪＩＲ ＳＥＴ”命令を指定するＩＲ
コード、“５１”は“ＪＤＲＳＥＴ”命令を指定するＩ
Ｒコード、“ＦＦ”はバイパス・レジスタ５２２の選択
命令（バイパス・コマンド）を指定するＩＲコード、
“＊＊”は任意のコマンド・コード、“\\\\\\\\”はロ
ード・データもしくはセンス・データである。
・コード（実際には上位２ビットに１と０とを置いた８
ビット・データ）、“００”はＮＯＰを指定するコー
ド、“５０”は“ＪＩＲ ＳＥＴ”命令を指定するＩＲ
コード、“５１”は“ＪＤＲＳＥＴ”命令を指定するＩ
Ｒコード、“ＦＦ”はバイパス・レジスタ５２２の選択
命令（バイパス・コマンド）を指定するＩＲコード、
“＊＊”は任意のコマンド・コード、“\\\\\\\\”はロ
ード・データもしくはセンス・データである。
【０１５８】ここでは、ＪＴＡＧコマンドを実行するこ
とにより、例えば上記表１の最下段に示すごとく、対象
ＪＤＲ５２４にデータ“\\\\\\\\”を書き込む場合、も
しくは、対象ＪＤＲ５２４に保持されうるデータ“\\\\
\\\\”を読み出す場合について説明する。この場合、図
２や図３で前述した各データ・レジスタ２１Ａ，２１
Ｂ，２２Ａに対して、予め下記のようなデータをセット
しておく。
とにより、例えば上記表１の最下段に示すごとく、対象
ＪＤＲ５２４にデータ“\\\\\\\\”を書き込む場合、も
しくは、対象ＪＤＲ５２４に保持されうるデータ“\\\\
\\\\”を読み出す場合について説明する。この場合、図
２や図３で前述した各データ・レジスタ２１Ａ，２１
Ｂ，２２Ａに対して、予め下記のようなデータをセット
しておく。
【０１５９】対象ＩＲ５３に書き込むべきデータを保持
するデータ・レジスタ２１Ａとしては、図２や図３には
図示しないが、実際には１回目用のものと２回目用のも
のとがそなえられている。そして、１回目用のデータ・
レジスタ２１Ａには、“ＪＩＲ ＳＥＴ”命令を指定す
るＩＲコード“５０”がセットされ、２回目用のデータ
・レジスタ２１Ａには、“ＪＤＲ ＳＥＴ”命令を指定
するＩＲコード“５０”がセットされる。
するデータ・レジスタ２１Ａとしては、図２や図３には
図示しないが、実際には１回目用のものと２回目用のも
のとがそなえられている。そして、１回目用のデータ・
レジスタ２１Ａには、“ＪＩＲ ＳＥＴ”命令を指定す
るＩＲコード“５０”がセットされ、２回目用のデータ
・レジスタ２１Ａには、“ＪＤＲ ＳＥＴ”命令を指定
するＩＲコード“５０”がセットされる。
【０１６０】これに対し、非対象ＩＲ５３用のデータ・
レジスタ２１Ｂには、バイパス・レジスタ５２２の選択
命令（バイパス・コマンド）を指定するＩＲコード“Ｆ
Ｆ”がセットされる。また、対象ＪＩＲ５２３用のデー
タ・レジスタ２２Ａには、任意のコマンド・コード（ロ
ード・コマンド，センス・コマンド等）“＊＊”がセッ
トされる。
レジスタ２１Ｂには、バイパス・レジスタ５２２の選択
命令（バイパス・コマンド）を指定するＩＲコード“Ｆ
Ｆ”がセットされる。また、対象ＪＩＲ５２３用のデー
タ・レジスタ２２Ａには、任意のコマンド・コード（ロ
ード・コマンド，センス・コマンド等）“＊＊”がセッ
トされる。
【０１６１】なお、非対象ＪＩＲ５２３はバイパス・レ
ジスタ５２２によりバイパスされることになり、ＳＣＩ
１２は、バイパス・レジスタ５２２のための１ビット分
のデータ（“０”または“１”）をＴＤＩに出力するこ
とになるので、非対象ＪＩＲ５２３用のデータ・レジス
タ２２Ｂには、特別な値をセットする必要はない。
ジスタ５２２によりバイパスされることになり、ＳＣＩ
１２は、バイパス・レジスタ５２２のための１ビット分
のデータ（“０”または“１”）をＴＤＩに出力するこ
とになるので、非対象ＪＩＲ５２３用のデータ・レジス
タ２２Ｂには、特別な値をセットする必要はない。
【０１６２】また、ロード・コマンドを実行する場合に
は、対象ＪＤＲ５２４に書き込むべきデータ“\\\\\\\
\”を、対象ＪＤＲ５２４用のデータ・レジスタ２３Ａ
に予めセットしておく。さらに、ここでは、ＳＣＩ１２
が、項目（Ｂ−１）で前述したごとく、スキャン・チェ
ーンで接続されたＬＳＩ１５の個数分のビットを有する
対象ＬＳＩ設定用レジスタを有しているものとし、この
対象ＬＳＩ設定用レジスタ（ＬＯＯＰ１）において、対
象ＬＳＩに応じたビットに“１”を予めセットしてお
く。
は、対象ＪＤＲ５２４に書き込むべきデータ“\\\\\\\
\”を、対象ＪＤＲ５２４用のデータ・レジスタ２３Ａ
に予めセットしておく。さらに、ここでは、ＳＣＩ１２
が、項目（Ｂ−１）で前述したごとく、スキャン・チェ
ーンで接続されたＬＳＩ１５の個数分のビットを有する
対象ＬＳＩ設定用レジスタを有しているものとし、この
対象ＬＳＩ設定用レジスタ（ＬＯＯＰ１）において、対
象ＬＳＩに応じたビットに“１”を予めセットしてお
く。
【０１６３】上述のような各種データをデータ・レジス
タにセットしてから、ＪＴＡＧコマンドを起動すると、
まず、テスト・リセット信号ＴＲＳＴにより、表１に示
すごとく、TEST-LOGIC-RESET状態で、ＩＲ５３にはチェ
ック・コード“８０”がセットされ、全てのＪＩＲ５２
３にはＮＯＰ“００”がセットされるとともに、全ての
ＪＤＲ５２４には“００００００００”がセットされ
る。
タにセットしてから、ＪＴＡＧコマンドを起動すると、
まず、テスト・リセット信号ＴＲＳＴにより、表１に示
すごとく、TEST-LOGIC-RESET状態で、ＩＲ５３にはチェ
ック・コード“８０”がセットされ、全てのＪＩＲ５２
３にはＮＯＰ“００”がセットされるとともに、全ての
ＪＤＲ５２４には“００００００００”がセットされ
る。
【０１６４】１回目のSHIFT-IR状態で、ＳＣＩ１２内の
カウンタ２８による計数値を通し番号としてもつＬＳＩ
が対象か非対象かを、前述した対象ＬＳＩ設定用レジス
タの対応ビットが“１”であるか“０”であるかによっ
て判定・確認する。そして、“１”であれば、１回目用
のデータ・レジスタ２１Ａにセットされた値“５０”
（８ビット）をＳＣＩ１２からＴＤＩに出力し、“０”
であれば、データ・レジスタ２１Ｂにセットされた値
“ＦＦ”をＳＣＩ１２からＴＤＩに出力する。これによ
り、表１の上から２段目に示すごとく、対象ＩＲ５３に
は“５０”がセットされ、非対象ＩＲ５３には“ＦＦ”
がセットされる。
カウンタ２８による計数値を通し番号としてもつＬＳＩ
が対象か非対象かを、前述した対象ＬＳＩ設定用レジス
タの対応ビットが“１”であるか“０”であるかによっ
て判定・確認する。そして、“１”であれば、１回目用
のデータ・レジスタ２１Ａにセットされた値“５０”
（８ビット）をＳＣＩ１２からＴＤＩに出力し、“０”
であれば、データ・レジスタ２１Ｂにセットされた値
“ＦＦ”をＳＣＩ１２からＴＤＩに出力する。これによ
り、表１の上から２段目に示すごとく、対象ＩＲ５３に
は“５０”がセットされ、非対象ＩＲ５３には“ＦＦ”
がセットされる。
【０１６５】ついで、１回目のSHIFT-DR状態（ＪＩＲ設
定時）で、対象ＬＳＩにおいては、対象ＩＲ５３にセッ
トされた“５０”に応じ、ＪＩＲ５２３に対するデータ
設定が行なわれる一方、非対象ＬＳＩにおいては、バイ
パス・レジスタ５２２が選択される。即ち、ここでも、
ＳＣＩ１２内のカウンタ２８による計数値を通し番号と
してもつＬＳＩが対象か非対象かを、対象ＬＳＩ設定用
レジスタの対応ビットが“１”であるか“０”であるか
によって判定・確認する。
定時）で、対象ＬＳＩにおいては、対象ＩＲ５３にセッ
トされた“５０”に応じ、ＪＩＲ５２３に対するデータ
設定が行なわれる一方、非対象ＬＳＩにおいては、バイ
パス・レジスタ５２２が選択される。即ち、ここでも、
ＳＣＩ１２内のカウンタ２８による計数値を通し番号と
してもつＬＳＩが対象か非対象かを、対象ＬＳＩ設定用
レジスタの対応ビットが“１”であるか“０”であるか
によって判定・確認する。
【０１６６】そして、“１”であれば、データ・レジス
タ２２Ａにセットされた値“＊＊”（８ビット）をＳＣ
Ｉ１２からＴＤＩに出力し、“０”であれば、バイパス
・レジスタ５２２のための１ビット分のデータ（“０”
または“１”）をＳＣＩ１２からＴＤＩに出力する。こ
れにより、表１の上から３段目に示すごとく、対象ＪＩ
Ｒ５２３には“＊＊”がセットされ、非対象ＪＩＲ５２
３にはＮＯＰ“００”がセットされたままになる。
タ２２Ａにセットされた値“＊＊”（８ビット）をＳＣ
Ｉ１２からＴＤＩに出力し、“０”であれば、バイパス
・レジスタ５２２のための１ビット分のデータ（“０”
または“１”）をＳＣＩ１２からＴＤＩに出力する。こ
れにより、表１の上から３段目に示すごとく、対象ＪＩ
Ｒ５２３には“＊＊”がセットされ、非対象ＪＩＲ５２
３にはＮＯＰ“００”がセットされたままになる。
【０１６７】２回目のSHIFT-IR状態で、前述と同様、Ｓ
ＣＩ１２内のカウンタ２８による計数値を通し番号とし
てもつＬＳＩが対象か非対象かを、対象ＬＳＩ設定用レ
ジスタの対応ビットが“１”であるか“０”であるかに
よって判定・確認する。そして、“１”であれば、２回
目用のデータ・レジスタ２１Ａにセットされた値“５
１”（８ビット）をＳＣＩ１２からＴＤＩに出力し、
“０”であれば、データ・レジスタ２１Ｂにセットされ
た値“ＦＦ”をＳＣＩ１２からＴＤＩに出力する。これ
により、表１の上から４段目に示すごとく、対象ＩＲ５
３には“５１”がセットされ、非対象ＩＲ５３には“Ｆ
Ｆ”がセットされる。
ＣＩ１２内のカウンタ２８による計数値を通し番号とし
てもつＬＳＩが対象か非対象かを、対象ＬＳＩ設定用レ
ジスタの対応ビットが“１”であるか“０”であるかに
よって判定・確認する。そして、“１”であれば、２回
目用のデータ・レジスタ２１Ａにセットされた値“５
１”（８ビット）をＳＣＩ１２からＴＤＩに出力し、
“０”であれば、データ・レジスタ２１Ｂにセットされ
た値“ＦＦ”をＳＣＩ１２からＴＤＩに出力する。これ
により、表１の上から４段目に示すごとく、対象ＩＲ５
３には“５１”がセットされ、非対象ＩＲ５３には“Ｆ
Ｆ”がセットされる。
【０１６８】最後に、２回目のSHIFT-DR状態で、対象Ｌ
ＳＩにおいては、対象ＩＲ５３にセットされた“５１”
に応じ、ＪＤＲ５２３に対するデータ設定が行なわれる
一方、非対象ＬＳＩにおいては、バイパス・レジスタ５
２２が選択される。即ち、ここでも、ＳＣＩ１２内のカ
ウンタ２８による計数値を通し番号としてもつＬＳＩが
対象か非対象かを、対象ＬＳＩ設定用レジスタの対応ビ
ットが“１”であるか“０”であるかによって判定・確
認する。
ＳＩにおいては、対象ＩＲ５３にセットされた“５１”
に応じ、ＪＤＲ５２３に対するデータ設定が行なわれる
一方、非対象ＬＳＩにおいては、バイパス・レジスタ５
２２が選択される。即ち、ここでも、ＳＣＩ１２内のカ
ウンタ２８による計数値を通し番号としてもつＬＳＩが
対象か非対象かを、対象ＬＳＩ設定用レジスタの対応ビ
ットが“１”であるか“０”であるかによって判定・確
認する。
【０１６９】そして、ロード・コマンド起動時には、
“１”であれば、データ・レジスタ２３Ａにセットされ
たデータ“\\\\\\\\”（３２ビット）をＳＣＩ１２から
ＴＤＩに出力し、“０”であれば、バイパス・レジスタ
５２２のための１ビット分のデータ（“０”または
“１”）をＳＣＩ１２からＴＤＩに出力する。これによ
り、表１の上から最下段に示すごとく、対象ＪＤＲ５２
４には“\\\\\\\\”がセットされ、非対象ＪＤＲ５２４
にはゼロ・データがセットされたままになる。
“１”であれば、データ・レジスタ２３Ａにセットされ
たデータ“\\\\\\\\”（３２ビット）をＳＣＩ１２から
ＴＤＩに出力し、“０”であれば、バイパス・レジスタ
５２２のための１ビット分のデータ（“０”または
“１”）をＳＣＩ１２からＴＤＩに出力する。これによ
り、表１の上から最下段に示すごとく、対象ＪＤＲ５２
４には“\\\\\\\\”がセットされ、非対象ＪＤＲ５２４
にはゼロ・データがセットされたままになる。
【０１７０】センス・コマンド起動時には、“１”であ
れば、対象ＪＤＲ５２４に保持されたセンス・データ
“\\\\\\\\”を送り出すべく３２ビット分のシフト動作
を行ない、“０”であれば、バイパス・レジスタ５２２
のための１ビット分のシフト動作を行なうことになる。
れば、対象ＪＤＲ５２４に保持されたセンス・データ
“\\\\\\\\”を送り出すべく３２ビット分のシフト動作
を行ない、“０”であれば、バイパス・レジスタ５２２
のための１ビット分のシフト動作を行なうことになる。
【０１７１】なお、図１２および図１３では、図５や図
８に示した例と同様、４つのＬＳＩ１５をそなえて各Ｌ
ＳＩ１５に１〜４の通し番号を付した場合について、よ
り具体的なデータの流れ経路が図示化されている。図１
２および図１３中、既述の符号と同一の符号は同一部分
を示しているので、その説明は省略する。そして、図１
２では、通し番号３のＬＳＩ１５（ＬＳＩ−３）のみを
対象とした場合について、ＪＩＲ設定時のデータの流れ
経路（太実線）が図示化されている。この場合、図１２
に示すように、データは、３つの非対象ＬＳＩ１５（Ｌ
ＳＩ−４，２，１）でバイパス・レジスタ５２２を経由
し、対象ＬＳＩ１５（ＬＳＩ−３）のみにおいてＪＩＲ
５２３を経由する。
８に示した例と同様、４つのＬＳＩ１５をそなえて各Ｌ
ＳＩ１５に１〜４の通し番号を付した場合について、よ
り具体的なデータの流れ経路が図示化されている。図１
２および図１３中、既述の符号と同一の符号は同一部分
を示しているので、その説明は省略する。そして、図１
２では、通し番号３のＬＳＩ１５（ＬＳＩ−３）のみを
対象とした場合について、ＪＩＲ設定時のデータの流れ
経路（太実線）が図示化されている。この場合、図１２
に示すように、データは、３つの非対象ＬＳＩ１５（Ｌ
ＳＩ−４，２，１）でバイパス・レジスタ５２２を経由
し、対象ＬＳＩ１５（ＬＳＩ−３）のみにおいてＪＩＲ
５２３を経由する。
【０１７２】また、図１３では、通し番号３および１の
ＬＳＩ１５（ＬＳＩ−３，１）の２つを対象とした場合
について、ＪＩＲ設定時のデータの流れ経路（太実線）
が図示化されている。この場合、図１３に示すように、
データは、２つの非対象ＬＳＩ１５（ＬＳＩ−４，２）
でバイパス・レジスタ５２２を経由し、２つの対象ＬＳ
Ｉ１５（ＬＳＩ−３，１）においてのみＪＩＲ５２３を
経由する。
ＬＳＩ１５（ＬＳＩ−３，１）の２つを対象とした場合
について、ＪＩＲ設定時のデータの流れ経路（太実線）
が図示化されている。この場合、図１３に示すように、
データは、２つの非対象ＬＳＩ１５（ＬＳＩ−４，２）
でバイパス・レジスタ５２２を経由し、２つの対象ＬＳ
Ｉ１５（ＬＳＩ−３，１）においてのみＪＩＲ５２３を
経由する。
【０１７３】（Ｂ−３）ＪＴＡＧコマンドをＤＭＡで起
動する場合について さて、上述したようなＪＴＡＧコマンドをＤＭＡで起動
する場合、通常、予め指定された回数だけＪＴＡＧコマ
ンドを発行している。このようにＪＴＡＧコマンドをＤ
ＭＡで起動する場合の一般的な動作を、図１４に示すフ
ローチャート（ステップＡ１〜Ａ６）に従って説明す
る。
動する場合について さて、上述したようなＪＴＡＧコマンドをＤＭＡで起動
する場合、通常、予め指定された回数だけＪＴＡＧコマ
ンドを発行している。このようにＪＴＡＧコマンドをＤ
ＭＡで起動する場合の一般的な動作を、図１４に示すフ
ローチャート（ステップＡ１〜Ａ６）に従って説明す
る。
【０１７４】まず、ＪＴＡＧコマンドの発行回数を回数
カウンタ（ＢＣＲ：Byte Count Register)に設定してか
ら、図１４に示すように、ＤＭＡによる起動がかかると
（ステップＡ１）、図５〜図１０や図１２，図１３によ
り前述したごとくＪＴＡＧコマンドを発行し（ステップ
Ａ２）、エラーチェックを行なう（ステップＡ３）。こ
のエラーチェックにより異常を検知した場合には異常終
了する一方、ＪＴＡＧコマンドが正常に行なわれた場合
には、回数カウンタ値ＢＣＲから１だけ減算する（ステ
ップＡ４）。
カウンタ（ＢＣＲ：Byte Count Register)に設定してか
ら、図１４に示すように、ＤＭＡによる起動がかかると
（ステップＡ１）、図５〜図１０や図１２，図１３によ
り前述したごとくＪＴＡＧコマンドを発行し（ステップ
Ａ２）、エラーチェックを行なう（ステップＡ３）。こ
のエラーチェックにより異常を検知した場合には異常終
了する一方、ＪＴＡＧコマンドが正常に行なわれた場合
には、回数カウンタ値ＢＣＲから１だけ減算する（ステ
ップＡ４）。
【０１７５】そして、減算後の回数カウンタ値ＢＣＲが
０になったか否かを判定し（ステップＡ５）、０でなけ
ればステップＡ２に戻り、ＪＴＡＧコマンドを繰り返し
発行する一方、回数カウンタ値ＢＣＲが０になった場合
にはＤＭＡによる起動を終了する（ステップＡ６）。
０になったか否かを判定し（ステップＡ５）、０でなけ
ればステップＡ２に戻り、ＪＴＡＧコマンドを繰り返し
発行する一方、回数カウンタ値ＢＣＲが０になった場合
にはＤＭＡによる起動を終了する（ステップＡ６）。
【０１７６】ステップＡ２でＪＴＡＧコマンドを発行す
る際の状態遷移を図１６に示す。この図１６に示す状態
遷移例では、項目（Ｂ−２）で説明した、非対象ＬＳＩ
においてバイパス機構を用いる手法が適用されている。
なお、図１６における各遷移状態については、既に説明
した通りであるので、その詳細な説明は省略する。
る際の状態遷移を図１６に示す。この図１６に示す状態
遷移例では、項目（Ｂ−２）で説明した、非対象ＬＳＩ
においてバイパス機構を用いる手法が適用されている。
なお、図１６における各遷移状態については、既に説明
した通りであるので、その詳細な説明は省略する。
【０１７７】ＳＣＩ１２のＴＤＲ２５から対象ＪＤＲ５
２４に対してロード・データをセットした後、もしく
は、対象ＪＤＲ５２４にセットされたセンス・データを
ＳＣＩ１２のＴＤＲ２５へシフトした後、通常、図１６
に点線で示すように、RUN-TEST/IDLE 状態に戻り、“Ｉ
Ｒ ＳＥＴ”，“ＪＩＲ ＳＥＴ”，“ＩＲ ＳＥ
Ｔ”，“ＪＤＲ ＳＥＴ”を、指定回数だけ繰り返し実
行している。
２４に対してロード・データをセットした後、もしく
は、対象ＪＤＲ５２４にセットされたセンス・データを
ＳＣＩ１２のＴＤＲ２５へシフトした後、通常、図１６
に点線で示すように、RUN-TEST/IDLE 状態に戻り、“Ｉ
Ｒ ＳＥＴ”，“ＪＩＲ ＳＥＴ”，“ＩＲ ＳＥ
Ｔ”，“ＪＤＲ ＳＥＴ”を、指定回数だけ繰り返し実
行している。
【０１７８】つまり、通常、図１９に示した UPDATE-DR
状態（Ｓ２１６）では、ＩＲ５３にセットされた命令コ
ードが“５０”（ＪＩＲ ＳＥＴ）であれば、テスト・
モード選択信号ＴＭＳの値が“１”になってSELECT-DR-
SCAN状態（Ｓ２０３）に戻るが、ＩＲ５３にセットされ
た命令コードが“５１”（ＪＤＲ ＳＥＴ）であれば、
テスト・モード選択信号ＴＭＳの値が“０”になって R
UN-TEST/IDLE状態（Ｓ２０２）に戻るように設定されて
いる。
状態（Ｓ２１６）では、ＩＲ５３にセットされた命令コ
ードが“５０”（ＪＩＲ ＳＥＴ）であれば、テスト・
モード選択信号ＴＭＳの値が“１”になってSELECT-DR-
SCAN状態（Ｓ２０３）に戻るが、ＩＲ５３にセットされ
た命令コードが“５１”（ＪＤＲ ＳＥＴ）であれば、
テスト・モード選択信号ＴＭＳの値が“０”になって R
UN-TEST/IDLE状態（Ｓ２０２）に戻るように設定されて
いる。
【０１７９】このようにＪＴＡＧコマンドをＤＭＡで起
動した場合、図１５に示すように、対象ＪＤＲ５２４に
対するロード・データは、ＳＶＰ１１内のＤＭＡ用メモ
リ６１からＳＣＩ内の転送用レジスタ６２へ転送され、
ＴＤＲ２５を経由して対象ＪＤＲ５２４に書き込まれる
一方、対象ＪＤＲ５２４からのセンス・データは、ＴＤ
Ｒ２５から転送用レジスタ６２に書き込まれ、この転送
用レジスタ６２からＳＶＰ１１内のＤＭＡ用メモリ６１
へ転送されるようになっている。
動した場合、図１５に示すように、対象ＪＤＲ５２４に
対するロード・データは、ＳＶＰ１１内のＤＭＡ用メモ
リ６１からＳＣＩ内の転送用レジスタ６２へ転送され、
ＴＤＲ２５を経由して対象ＪＤＲ５２４に書き込まれる
一方、対象ＪＤＲ５２４からのセンス・データは、ＴＤ
Ｒ２５から転送用レジスタ６２に書き込まれ、この転送
用レジスタ６２からＳＶＰ１１内のＤＭＡ用メモリ６１
へ転送されるようになっている。
【０１８０】しかし、図１６に点線で示す通常の経路で
は、対象ＪＤＲ５２４に対するロードや対象ＪＤＲ５２
４のセンスを繰り返し行なう場合であっても、ＩＲ５３
やＪＩＲ５２３に全く同じコマンドを、その都度、設定
しなければならない。例えば、対象ＬＳＩ１５内のヒス
トリ・データをＤＭＡでＳＶＰ１１に読み出す場合や、
ＳＶＰ１１のＤＭＡ用メモリ（メイン・メモリ）６１か
ら多くのデータを対象ＬＳＩ１５に書き込む場合、ＪＴ
ＡＧコマンドを発行する際に、図１６に点線で示す通常
の経路を繰り返していたのでは、処理を全て終了するま
でにかなりの時間を要することになる。
は、対象ＪＤＲ５２４に対するロードや対象ＪＤＲ５２
４のセンスを繰り返し行なう場合であっても、ＩＲ５３
やＪＩＲ５２３に全く同じコマンドを、その都度、設定
しなければならない。例えば、対象ＬＳＩ１５内のヒス
トリ・データをＤＭＡでＳＶＰ１１に読み出す場合や、
ＳＶＰ１１のＤＭＡ用メモリ（メイン・メモリ）６１か
ら多くのデータを対象ＬＳＩ１５に書き込む場合、ＪＴ
ＡＧコマンドを発行する際に、図１６に点線で示す通常
の経路を繰り返していたのでは、処理を全て終了するま
でにかなりの時間を要することになる。
【０１８１】そこで、本実施形態では、図１９に示す U
PDATE-DR状態（Ｓ２１６）におけるテスト・モード選択
信号ＴＭＳの値の切換を、前述した回数カウンタ値ＢＣ
Ｒを用いて行なう。即ち、回数カウンタ値ＢＣＲは、Ｉ
Ｒ５３にセットされた命令コードが“５１”（ＪＤＲ
ＳＥＴ）である場合に、 UPDATE-DR状態（Ｓ２１６）に
なる都度、１だけ減算される。そして、減算後の回数カ
ウンタ値ＢＣＲが０でなければ、テスト・モード選択信
号ＴＭＳの値を“１”とし、減算後の回数カウンタ値Ｂ
ＣＲが０になると、テスト・モード選択信号ＴＭＳの値
を“０”に切り換える。
PDATE-DR状態（Ｓ２１６）におけるテスト・モード選択
信号ＴＭＳの値の切換を、前述した回数カウンタ値ＢＣ
Ｒを用いて行なう。即ち、回数カウンタ値ＢＣＲは、Ｉ
Ｒ５３にセットされた命令コードが“５１”（ＪＤＲ
ＳＥＴ）である場合に、 UPDATE-DR状態（Ｓ２１６）に
なる都度、１だけ減算される。そして、減算後の回数カ
ウンタ値ＢＣＲが０でなければ、テスト・モード選択信
号ＴＭＳの値を“１”とし、減算後の回数カウンタ値Ｂ
ＣＲが０になると、テスト・モード選択信号ＴＭＳの値
を“０”に切り換える。
【０１８２】これにより、ＩＲ５３にセットされた命令
コードが“５１”（ＪＤＲ ＳＥＴ）で且つ回数カウン
タ値ＢＣＲが０でなければ、 UPDATE-DR状態（Ｓ２１
６）からSELECT-DR-SCAN状態（Ｓ２０３）に戻る。つま
り、図１６に実線で示す経路が、ＤＭＡで指定された回
数だけ繰り返されることになる。そして、回数カウンタ
値ＢＣＲが０になると、図１６に点線で示すように、通
常通り、 UPDATE-DR状態（Ｓ２１６）から RUN-TEST/ID
LE状態（Ｓ２０２）に戻る。
コードが“５１”（ＪＤＲ ＳＥＴ）で且つ回数カウン
タ値ＢＣＲが０でなければ、 UPDATE-DR状態（Ｓ２１
６）からSELECT-DR-SCAN状態（Ｓ２０３）に戻る。つま
り、図１６に実線で示す経路が、ＤＭＡで指定された回
数だけ繰り返されることになる。そして、回数カウンタ
値ＢＣＲが０になると、図１６に点線で示すように、通
常通り、 UPDATE-DR状態（Ｓ２１６）から RUN-TEST/ID
LE状態（Ｓ２０２）に戻る。
【０１８３】このように、ＪＴＡＧコマンドをＤＭＡで
起動する場合、ＪＩＲ５２３に同一のＪＴＡＧコマンド
を保持したまま、そのＪＴＡＧコマンドに応じたアクセ
ス（データ・シフト動作）を、ＪＤＲ５２４に対してＤ
ＭＡ実行回数だけ繰り返し行なうことができる。従っ
て、ＩＲ５３やＪＩＲ５２３に同じ命令を一々セットす
る必要がなく、図１６を示すごとく、繰り返し部分を点
線で示す範囲から実線で示す範囲することができるの
で、対象ＬＳＩ１５上のシステム論理回路からのデータ
読出時間や対象ＬＳＩ１５上のシステム論理回路へのデ
ータ書込時間が大幅に短縮され、データ書込処理やデー
タ読出処理の効率向上に大きく寄与する。
起動する場合、ＪＩＲ５２３に同一のＪＴＡＧコマンド
を保持したまま、そのＪＴＡＧコマンドに応じたアクセ
ス（データ・シフト動作）を、ＪＤＲ５２４に対してＤ
ＭＡ実行回数だけ繰り返し行なうことができる。従っ
て、ＩＲ５３やＪＩＲ５２３に同じ命令を一々セットす
る必要がなく、図１６を示すごとく、繰り返し部分を点
線で示す範囲から実線で示す範囲することができるの
で、対象ＬＳＩ１５上のシステム論理回路からのデータ
読出時間や対象ＬＳＩ１５上のシステム論理回路へのデ
ータ書込時間が大幅に短縮され、データ書込処理やデー
タ読出処理の効率向上に大きく寄与する。
【０１８４】（Ｃ）その他 なお、上述した実施形態では、図５〜図１０や表１等に
おいて各種数値（ＬＳＩ数やレジスタのビット数等）を
特定した場合やＯＰＳＲ３４に対するデータ・ロードや
ＯＰＳＲ３４からのデータ・ロードを行なう場合などに
ついて説明しているが、本発明は、これらの数値設定等
に限定されるものではない。
おいて各種数値（ＬＳＩ数やレジスタのビット数等）を
特定した場合やＯＰＳＲ３４に対するデータ・ロードや
ＯＰＳＲ３４からのデータ・ロードを行なう場合などに
ついて説明しているが、本発明は、これらの数値設定等
に限定されるものではない。
【０１８５】また、上述した実施形態では、チップ部品
がＬＳＩである場合について説明したが、本発明は、こ
れに限定されるものではない。
がＬＳＩである場合について説明したが、本発明は、こ
れに限定されるものではない。
【０１８６】
【発明の効果】以上詳述したように、本発明のテスト機
構を有する処理システムによれば、対象チップ部品に関
する情報を対象チップ部品設定部に設定するとともに、
データを対象チップ部品用データ記憶部に格納するだけ
で、特定のレジスタに所定データを書き込むことができ
る。従って、チップ部品の数が増大しても、データ設定
用レジスタの数やデータ設定用メモリ領域の増大を招く
ことなくテスト機構内レジスタに所定データを書き込む
ことができ、システム構成を大幅に簡素化できるととも
にデータ設定処理の効率が大きく向上する。
構を有する処理システムによれば、対象チップ部品に関
する情報を対象チップ部品設定部に設定するとともに、
データを対象チップ部品用データ記憶部に格納するだけ
で、特定のレジスタに所定データを書き込むことができ
る。従って、チップ部品の数が増大しても、データ設定
用レジスタの数やデータ設定用メモリ領域の増大を招く
ことなくテスト機構内レジスタに所定データを書き込む
ことができ、システム構成を大幅に簡素化できるととも
にデータ設定処理の効率が大きく向上する。
【０１８７】また、対象チップ部品における命令用のレ
ジスタに、非対象チップ部品上のテスト機構やシステム
論理回路の動作を無効にしうる命令（無演算命令等）を
設定するだけで、データ用のレジスタにいかなるデータ
が格納されていても、そのデータを無効化できる。この
とき、対象チップ部品上のレジスタに対して対象チップ
部品用データ記憶部に保持されているデータを書き込ん
だ時点で、シフト動作を停止させることにより、特定の
レジスタへのデータ書込を行なう時間をより短縮でき、
データ設定処理の効率向上に寄与することになる。
ジスタに、非対象チップ部品上のテスト機構やシステム
論理回路の動作を無効にしうる命令（無演算命令等）を
設定するだけで、データ用のレジスタにいかなるデータ
が格納されていても、そのデータを無効化できる。この
とき、対象チップ部品上のレジスタに対して対象チップ
部品用データ記憶部に保持されているデータを書き込ん
だ時点で、シフト動作を停止させることにより、特定の
レジスタへのデータ書込を行なう時間をより短縮でき、
データ設定処理の効率向上に寄与することになる。
【０１８８】さらに、対象チップ部品に関する情報を対
象チップ部品設定部に設定するだけで、特定のレジスタ
に保持されているデータを読み出すこともでき、このと
き、対象チップ部品上のレジスタから読み出したデータ
を対象チップ部品用データ記憶部に書き込んだ時点で、
シフト動作を停止させることにより、特定のレジスタか
らのデータ読出を行なう時間を短縮でき、データ読出処
理の効率向上に寄与することになる。
象チップ部品設定部に設定するだけで、特定のレジスタ
に保持されているデータを読み出すこともでき、このと
き、対象チップ部品上のレジスタから読み出したデータ
を対象チップ部品用データ記憶部に書き込んだ時点で、
シフト動作を停止させることにより、特定のレジスタか
らのデータ読出を行なう時間を短縮でき、データ読出処
理の効率向上に寄与することになる。
【０１８９】また、非対象チップ部品上ではバイパス機
構により前段のテスト機構からのデータをそのまま後段
のテスト機構へ送り出すことで、そのデータをレジスタ
上でシフトさせる必要を無くすことができる。これによ
り、対象チップ部品上のレジスタへのデータ書込や対象
チップ部品上のレジスタからのデータ読出を行なう時間
を短縮でき、データ書込処理やデータ読出処理の効率を
さらに向上させることができる。
構により前段のテスト機構からのデータをそのまま後段
のテスト機構へ送り出すことで、そのデータをレジスタ
上でシフトさせる必要を無くすことができる。これによ
り、対象チップ部品上のレジスタへのデータ書込や対象
チップ部品上のレジスタからのデータ読出を行なう時間
を短縮でき、データ書込処理やデータ読出処理の効率を
さらに向上させることができる。
【０１９０】さらに、ＪＴＡＧコマンドをＤＭＡで起動
する場合には、ＪＴＡＧ命令レジスタが所定命令を保持
した状態で、ＪＴＡＧデータ・レジスタが、その直接メ
モリアクセスの実行回数だけデータ・シフト動作を繰り
返し実行することにより、命令レジスタやＪＴＡＧ命令
レジスタに同じ命令を一々セットすることなく、対象チ
ップ部品上のシステム論理回路からのデータ読出や対象
チップ部品上のシステム論理回路へのデータ書込を短時
間で行なえ、データ書込処理やデータ読出処理の効率向
上に寄与することになる。
する場合には、ＪＴＡＧ命令レジスタが所定命令を保持
した状態で、ＪＴＡＧデータ・レジスタが、その直接メ
モリアクセスの実行回数だけデータ・シフト動作を繰り
返し実行することにより、命令レジスタやＪＴＡＧ命令
レジスタに同じ命令を一々セットすることなく、対象チ
ップ部品上のシステム論理回路からのデータ読出や対象
チップ部品上のシステム論理回路へのデータ書込を短時
間で行なえ、データ書込処理やデータ読出処理の効率向
上に寄与することになる。
【図１】本発明の原理ブロック図である。
【図２】本発明の一実施形態としての、テスト機構（Ｊ
ＴＡＧ回路）を有する処理システムの構成を示すブロッ
ク図である。
ＴＡＧ回路）を有する処理システムの構成を示すブロッ
ク図である。
【図３】本実施形態におけるＪＴＡＧデータ格納部の詳
細構成を示すブロック図である。
細構成を示すブロック図である。
【図４】本実施形態におけるＪＴＡＧデータ格納部の動
作を概略的に説明するためのフローチャートである。
作を概略的に説明するためのフローチャートである。
【図５】本実施形態により所定のＪＤＲに対するデータ
・ロードを行なう場合の具体的なデータ例およびその設
定状態を示すブロック図である。
・ロードを行なう場合の具体的なデータ例およびその設
定状態を示すブロック図である。
【図６】図５に示す例に従ってデータ・ロードを行なう
際の状態遷移を示す図である。
際の状態遷移を示す図である。
【図７】図５に示す例に従ってデータ・ロードを行なう
際の状態遷移を示す図である。
際の状態遷移を示す図である。
【図８】本実施形態により所定のＪＤＲからのデータ・
センスを行なう場合の具体的なデータ例およびその設定
状態を示すブロック図である。
センスを行なう場合の具体的なデータ例およびその設定
状態を示すブロック図である。
【図９】図８に示す例に従ってデータ・センスを行なう
際の状態遷移を示す図である。
際の状態遷移を示す図である。
【図１０】図８に示す例に従ってデータ・センスを行な
う際の状態遷移を示す図である。
う際の状態遷移を示す図である。
【図１１】非対象ＬＳＩにおいてバイパス機構を用いる
場合の動作を説明すべく、スキャン・チェーンの構成例
を概略的に示すブロック図である。
場合の動作を説明すべく、スキャン・チェーンの構成例
を概略的に示すブロック図である。
【図１２】非対象ＬＳＩにおいてバイパス機構を用いて
ＪＩＲ設定を行なった場合のデータの流れ経路であっ
て、コマンドを発行する対象を一つとした例を示すブロ
ック図である。
ＪＩＲ設定を行なった場合のデータの流れ経路であっ
て、コマンドを発行する対象を一つとした例を示すブロ
ック図である。
【図１３】非対象ＬＳＩにおいてバイパス機構を用いて
ＪＩＲ設定を行なった場合のデータの流れ経路であっ
て、コマンドを発行する対象を複数とした例を示すブロ
ック図である。
ＪＩＲ設定を行なった場合のデータの流れ経路であっ
て、コマンドを発行する対象を複数とした例を示すブロ
ック図である。
【図１４】ＪＴＡＧコマンドをＤＭＡで起動する場合の
通常動作を説明するためのフローチャートである。
通常動作を説明するためのフローチャートである。
【図１５】ＪＴＡＧコマンドをＤＭＡで起動する場合の
通常動作を説明するためのブロック図である。
通常動作を説明するためのブロック図である。
【図１６】ＤＭＡでＪＴＡＧコマンドを起動する際の状
態遷移について、通常の場合と本実施形態の手法による
場合とを比較して示す図である。
態遷移について、通常の場合と本実施形態の手法による
場合とを比較して示す図である。
【図１７】一般的なＪＴＡＧ回路の構成例を示すブロッ
ク図である。
ク図である。
【図１８】ＪＩＲおよびＪＤＲを有するＪＴＡＧ回路の
構成例を示すブロック図である。
構成例を示すブロック図である。
【図１９】図１８に示すＪＴＡＧ回路の動作を説明すべ
くテスト論理の状態遷移を示すフローチャートである。
くテスト論理の状態遷移を示すフローチャートである。
【図２０】図１８に示すＪＴＡＧ回路を有する処理シス
テムの全体構成を示すブロック図である。
テムの全体構成を示すブロック図である。
【図２１】基板上でのＪＴＡＧ回路の接続状態と、ＳＣ
ＩにおけるＪＴＡＧ回路へのロード・データの格納状態
とを説明するためのブロック図である。
ＩにおけるＪＴＡＧ回路へのロード・データの格納状態
とを説明するためのブロック図である。
１ 処理システム ２ 基板 ３ チップ部品 ４ テスト機構 ５ レジスタ ６ データ格納部 ７ 対象チップ部品設定部 ８ 対象チップ部品用データ記憶部 ９ データ制御部 １０ 処理システム １１ ＳＶＰ（サービス・プロセッサ） １２ ＳＣＩ（インタフェース回路） １３ 本体装置 １４ 基板 １５ ＬＳＩ（チップ部品） １６ ＪＴＡＧ回路（テスト機構） １７ 信号線 ２０ ＪＴＡＧデータ格納部 ２１ ＩＲ用データ格納部 ２２ ＪＩＲ用データ格納部 ２３ ＪＤＲ用データ格納部 ２１Ａ，２２Ａ，２３Ａ 対象用データ・レジスタ（対
象チップ部品用データ記憶部） ２１Ｂ，２２Ｂ 非対象用データ・レジスタ（非対象チ
ップ部品用データ記憶部） ２１Ｃ，２２Ｃ 切替回路（データ制御部） ２４ 選択回路（データ制御部） ２４Ａ セレクタ（データ制御部） ２５ ＴＤＲ（テスト・データ・レジスタ，データ制御
部） ２６ 対象ＬＳＩ番号レジスタ（ＬＯＯＰ２，対象チッ
プ部品設定部） ２７ ＬＳＩ数レジスタ（ＬＯＯＰ１，データ制御部） ２８ カウンタ（データ制御部） ２９ 比較器（データ制御部） ３０ 制御部（データ制御部） ３１，３２ ＡＮＤゲート（データ制御部） ３３ ＯＲゲート（データ制御部） ３４ ＯＰＳＲ ５０１〜５０５ ＴＡＰ（タップ・アクセス・ポート） ５１ ＴＡＰコントローラ ５２ データ・レジスタ群 ５２０ ユーザ・テスト・データ・レジスタ ５２１ バウンダリ・スキャン・レジスタ（データ・レ
ジスタ） ５２２ バイパス・レジスタ（バイパス機構，データ・
レジスタ） ５２３ ＪＩＲ（ＪＴＡＧ命令レジスタ，データ・レジ
スタ） ５２４ ＪＤＲ（ＪＴＡＧデータ・レジスタ，データ・
レジスタ） ５３ 命令レジスタ（ＩＲ） ５４ データ・レジスタ・セレクタ（データ・レジスタ
選択部，選択回路） ５５ 出力側選択回路（出力データ選択部） ５５１，５５２ マルチプレクサ（ＭＵＸ） ５６ ゲート回路 ６１ ＤＭＡ用メモリ ６２ 転送用レジスタ
象チップ部品用データ記憶部） ２１Ｂ，２２Ｂ 非対象用データ・レジスタ（非対象チ
ップ部品用データ記憶部） ２１Ｃ，２２Ｃ 切替回路（データ制御部） ２４ 選択回路（データ制御部） ２４Ａ セレクタ（データ制御部） ２５ ＴＤＲ（テスト・データ・レジスタ，データ制御
部） ２６ 対象ＬＳＩ番号レジスタ（ＬＯＯＰ２，対象チッ
プ部品設定部） ２７ ＬＳＩ数レジスタ（ＬＯＯＰ１，データ制御部） ２８ カウンタ（データ制御部） ２９ 比較器（データ制御部） ３０ 制御部（データ制御部） ３１，３２ ＡＮＤゲート（データ制御部） ３３ ＯＲゲート（データ制御部） ３４ ＯＰＳＲ ５０１〜５０５ ＴＡＰ（タップ・アクセス・ポート） ５１ ＴＡＰコントローラ ５２ データ・レジスタ群 ５２０ ユーザ・テスト・データ・レジスタ ５２１ バウンダリ・スキャン・レジスタ（データ・レ
ジスタ） ５２２ バイパス・レジスタ（バイパス機構，データ・
レジスタ） ５２３ ＪＩＲ（ＪＴＡＧ命令レジスタ，データ・レジ
スタ） ５２４ ＪＤＲ（ＪＴＡＧデータ・レジスタ，データ・
レジスタ） ５３ 命令レジスタ（ＩＲ） ５４ データ・レジスタ・セレクタ（データ・レジスタ
選択部，選択回路） ５５ 出力側選択回路（出力データ選択部） ５５１，５５２ マルチプレクサ（ＭＵＸ） ５６ ゲート回路 ６１ ＤＭＡ用メモリ ６２ 転送用レジスタ
フロントページの続き (56)参考文献 特開 平５−164826（ＪＰ，Ａ) 特開 平１−98979（ＪＰ，Ａ) 特開 平３−78839（ＪＰ，Ａ) 特開 平７−218600（ＪＰ，Ａ) 特開 平７−260883（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/22 330 G06F 11/22 360 G01R 31/26 G01R 31/28
Claims (9)
- 【請求項１】 複数個のチップ部品をそなえて、各チッ
プ部品毎に、ボード・テストを行なうためのテスト機構
が組み込まれるとともに、 該テスト機構に対する命令、または、該チップ部品のシ
ステム論理回路に対する命令を格納するレジスタを、前
記複数個のチップ部品の間でチェーン状に接続し、 チェーン状に接続された各レジスタに対してシフト動作
により書き込むべきデータを予め格納するデータ格納部
をそなえ、 該テスト機構が、ボード・テストを行なうためのバウン
ダリ・スキャン・アーキテクチャとしてのＪＴＡＧ回路
であり、 該ＪＴＡＧ回路が、 当該ＪＴＡＧ回路を組み込まれたチップ部品の各端子に
現れる信号を捕らえて保持するバウンダリ・スキャン・
レジスタと、 当該ＪＴＡＧ回路を組み込まれたチップ部品内のシステ
ム論理回路を制御するための命令を格納するＪＴＡＧ命
令レジスタと、 該システム論理回路に書き込むべきデータもしくは該シ
ステム論理回路から読み出されたデータを格納するＪＴ
ＡＧデータ・レジスタとをデータ・レジスタとして有す
るとともに、 該データ・レジスタの中の１つを指定するための命令を
格納する命令レジスタと、 該命令レジスタに格納された命令に応じたレジスタを、
該データ・レジスタの中から選択するデータ・レジスタ
選択部と、 該データ・レジスタ選択部により選択されたレジスタか
らのデータを外部へ出力する出力データ選択部とを有し
て構成され、 前記のバウンダリ・スキャン・レジスタ，ＪＴＡＧ命令
レジスタ，ＪＴＡＧデータ・レジスタおよび命令レジス
タが、該出力データ選択部を介して、前記複数個のチッ
プ部品の間でチェーン状に接続され、 該データ格納部が、 データを書き込むべきレジスタをもつ対象チップ部品を
指定すべく、当該対象チップ部品に関する情報を設定さ
れる対象チップ部品設定部と、 当該対象チップ部品のレジスタに書き込むデータを保持
する対象チップ部品用データ記憶部と、 該対象チップ部品設定部に設定された当該対象チップ部
品のレジスタに対して、該対象チップ部品用データ記憶
部に保持されているデータをシフト動作により書き込む
データ制御部とをそなえて構成されるとともに、 該対象チップ部品用データ記憶部を、前記のＪＴＡＧ命
令レジスタ，ＪＴＡＧデータ・レジスタおよび命令レジ
スタのそれぞれに対応してそなえて構成され、 さらに、直接メモリアクセスにより、該ＪＴＡＧ命令レ
ジスタに該システム論理回路に対する所定命令をセット
し、該ＪＴＡＧデータ・レジスタを経由して該システム
論理回路に対するアクセスを実行する際に、該ＪＴＡＧ
命令レジスタが該所定命令を保持した状態で、該ＪＴＡ
Ｇデータ・レジスタが、当該直接メモリアクセスの実行
回数だけデータ・シフト動作を繰り返し実行するように
構成された ことを特徴とする、テスト機構を有する処理
システム。 - 【請求項２】 該データ格納部が、前記対象チップ部品
以外の非対象チップ部品のレジスタに書き込まれて、該
非対象チップ部品上のテスト機構またはシステム論理回
路の動作を無効にしうる命令を保持する非対象チップ部
品用データ記憶部を有し、 該データ制御部が、該対象チップ部品設定部に設定され
た当該対象チップ部品以外の前記非対象チップ部品のレ
ジスタに対して、該非対象チップ部品用データ記憶部に
保持されている命令をシフト動作により書き込むように
構成されたことを特徴とする、請求項１記載のテスト機
構を有する処理システム。 - 【請求項３】 該データ制御部が、該対象チップ部品設
定部に設定された当該対象チップ部品のレジスタに対し
て該対象チップ部品用データ記憶部に保持されているデ
ータを書き込んだ時点で、シフト動作を停止させるよう
に構成されたことを特徴とする、請求項２記載のテスト
機構を有する処理システム。 - 【請求項４】 該データ制御部が、該対象チップ部品設
定部に設定された当該対象チップ部品のレジスタから読
み出したデータを該対象チップ部品用データ記憶部にシ
フト動作により書き込むように構成されたことを特徴と
する、請求項１〜請求項３のいずれか一項に記載のテス
ト機構を有する処理システム。 - 【請求項５】 該データ制御部が、該対象チップ部品設
定部に設定された当該対象チップ部品のレジスタから読
み出したデータを該対象チップ部品用データ記憶部に書
き込んだ時点で、シフト動作を停止させるように構成さ
れたことを特徴とする、請求項４記載のテスト機構を有
する処理システム。 - 【請求項６】 該対象チップ部品設定部に、チェーン状
に接続された該チップ部品に対してその接続順に付され
た通し番号が、対象チップ部品を指定するための情報と
して設定されるとともに、 該データ制御部が、一つのチップ部品へのデータ送出を
完了する度に１だけカウント・アップされるカウンタを
有し、該カウンタによるカウント値と該対象チップ部品
設定部に設定された通し番号とが一致した場合に、該対
象チップ部品用データ記憶部に保持されているデータを
シフト動作により送り出すように構成されたことを特徴
とする、請求項１記載のテスト機構を有する処理システ
ム。 - 【請求項７】 該テスト機構が、シフト動作により前段
のテスト機構から転送されてきたデータを、前記レジス
タを経由させることなく後段のテスト機構へ送り出すバ
イパス機構を有し、 前記対象チップ部品以外の非対象チップ部品上の該テス
ト機構では、該バイパス機構が、シフト動作により前段
のテスト機構から転送されてきたデータを、前記レジス
タを経由させることなく後段のテスト機構へ送り出すよ
うに構成されたことを特徴とする、請求項１記載のテス
ト機構を有する処理システム。 - 【請求項８】 該テスト機構の初期化時に、前記レジス
タに対するリセット処理を行なうとともに、該リセット
処理により、前記レジスタのうち、該チップ部品のシス
テム論理回路に対する命令を格納するものに、該非対象
チップ部品上のシステム論理回路の動作を無効にしうる
命令をセットするように構成されたことを特徴とする、
請求項７記載のテスト機構を有する処理システム。 - 【請求項９】 該ＪＴＡＧ回路が、さらに、該バイパス
機構として機能する１ビットのバイパス・レジスタを該
データ・レジスタとして有するとともに、前記のバウン
ダリ・スキャン・レジスタ，ＪＴＡＧ命令レジスタ，Ｊ
ＴＡＧデータ・レジスタ，バイパス・レジスタおよび命
令レジスタが、該出力データ選択部を介して、前記複数
個のチップ部品の間でチェーン状に接続されていること
を特徴とする、請求項７または請求項８に記載のテスト
機構を有する処理システム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12743496A JP3357534B2 (ja) | 1995-10-06 | 1996-05-22 | テスト機構を有する処理システム |
| US08/718,872 US5841792A (en) | 1995-10-06 | 1996-09-24 | Processing system having a testing mechanism |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26054195 | 1995-10-06 | ||
| JP7-260541 | 1995-10-06 | ||
| JP12743496A JP3357534B2 (ja) | 1995-10-06 | 1996-05-22 | テスト機構を有する処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09160799A JPH09160799A (ja) | 1997-06-20 |
| JP3357534B2 true JP3357534B2 (ja) | 2002-12-16 |
Family
ID=26463393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12743496A Expired - Fee Related JP3357534B2 (ja) | 1995-10-06 | 1996-05-22 | テスト機構を有する処理システム |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP3357534B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6363501B1 (en) * | 1998-12-10 | 2002-03-26 | Advanced Micro Devices, Inc. | Method and apparatus for saving and loading peripheral device states of a microcontroller via a scan path |
| US6954879B1 (en) | 1998-12-10 | 2005-10-11 | Advanced Micro Devices, Inc. | Method and apparatus for communicating configuration data for a peripheral device of a microcontroller via a scan path |
| US6643812B1 (en) * | 2000-04-29 | 2003-11-04 | Hewlett-Packard Development Company, L.P. | Manipulation of hardware control status registers via boundary scan |
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| KR100941563B1 (ko) * | 2001-10-17 | 2010-02-10 | 엔엑스피 비 브이 | 전자 장치 및 전자 장치의 자동 설정 방법 |
| US7930162B1 (en) | 2008-05-05 | 2011-04-19 | Xilinx, Inc. | Accelerating hardware co-simulation using dynamic replay on first-in-first-out-driven command processor |
| US9557382B1 (en) * | 2012-12-31 | 2017-01-31 | Marvell Israel (M.I.S.L) Ltd. | Inter-block scan testing with share pads |
| JP6330519B2 (ja) * | 2014-06-30 | 2018-05-30 | 富士通株式会社 | 情報処理システムの試験方法、情報処理システム、および試験プログラム |
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|---|---|---|---|---|
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| US5056093A (en) * | 1989-08-09 | 1991-10-08 | Texas Instruments Incorporated | System scan path architecture |
| JPH04259866A (ja) * | 1991-02-14 | 1992-09-16 | Koufu Nippon Denki Kk | 診断装置 |
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| US5448576A (en) * | 1992-10-29 | 1995-09-05 | Bull Hn Information Systems Inc. | Boundary scan architecture extension |
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| US5453992A (en) * | 1993-08-02 | 1995-09-26 | Texas Instruments Incorporated | Method and apparatus for selectable parallel execution of test operations |
| US5677915A (en) * | 1993-08-18 | 1997-10-14 | Texas Instruments Incorporated | Customized method and apparatus for streamlined testing a particular electrical circuit |
| JP2727930B2 (ja) * | 1993-10-04 | 1998-03-18 | 日本電気株式会社 | バウンダリスキャンテスト回路 |
| US5428626A (en) * | 1993-10-18 | 1995-06-27 | Tektronix, Inc. | Timing analyzer for embedded testing |
| US5627840A (en) * | 1995-09-15 | 1997-05-06 | Unisys Corp. | Memory based interface |
-
1996
- 1996-05-22 JP JP12743496A patent/JP3357534B2/ja not_active Expired - Fee Related
- 1996-09-24 US US08/718,872 patent/US5841792A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
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