JPH05142307A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】本発明はスキャン設計との整合性に留意し、高
速にスキャンテストを実現する半導体集積回路に関し、
テスト中の制御信号による制御を可能とし、より少ない
テストパターンでテストを行なうことに高速なテストを
行ない得る半導体集積回路を提供することを目的とす
る。 【構成】組み合わせ論理回路１と、バウンダリスキャン
テストを行なうテスト回路３とを具備し、テスト回路３
は、ＴＡＰコントローラＴＡＰＣ、命令レジスタＩＲ、
命令デコーダＤＥＣ、並びにバウンダリスキャンセルＢ
ＳＣ１〜ＢＳＣｍ及びＢＳＳＣＫを直列接続してなるバ
ウンダリスキャンチェーンを備え、バウンダリスキャン
セルの内、制御信号端子ＳＹＳＣＬＫに接続されるバウ
ンダリスキャンセルＢＳＳＣＫは、テスト時においても
所定の命令実行時には、組み合わせ論理回路１への制御
信号供給経路として機能する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路のテスト
容易化設計に係り、特にスキャン設計との整合性に留意
し、高速にスキャンテストを実現する半導体集積回路に
関する。

【０００２】

【従来の技術】近年、半導体集積回路の高密度化に伴
い、回路のテスト容易化の手法が益々重要になって来て
いる。順序回路の故障テストを組み合わせ回路の故障テ
ストとして行なうために、スキャンパスを持つ順序回路
に拡大するテスト容易設計手法（スキャンパス設計また
は単にスキャン設計と呼ばれる）が広く用いられてい
る。また最近では、半導体集積回路の実装基板及び半導
体集積回路自体を容易にテストできる手法として、バウ
ンダリスキャンと一般に呼ばれるテスト手法が存在する
が、本手法に関して、国際的な標準化案（I.E.E.E. 114
9.1 ）がＪＴＡＧ（the Joint Test Action Group ）と
呼ばれる組織から提案されている。

【０００３】図６に示すように、このバウンダリスキャ
ンを採用したボードでは、予め、チップの入出力セルに
テスト用回路を内蔵させておき、テスト時に、これらの
チップを直列につなげると、テストデータの通り道（ス
キャンパス）が構成され、エッジコネクタ（スキャンイ
ン、スキャンアウト）からチップをアクセスできる。こ
のため、ボード上の個別のＬＳＩのテストが、シフト動
作により可能で、ボード上の配線のテストが、シフト動
作により可能となり、ＬＳＩ製造のウェハテストにおい
て、多端子固定カードが不要である等の利点を持つ。

【０００４】ＪＴＡＧから提案された標準化案のテスト
回路の基本構造は、図７に示すような構成をとってい
る。このテスト回路は簡単なＣＰＵのような構造となっ
ており、命令レジスタＩＲにロードする命令によってテ
スト機能が変化するようになっている。本案に含まれる
テスト用レジスタは、命令レジスタＩＲと、データレジ
スタＤＲの２種類に大別される。尚、データレジスタＤ
Ｒは、同図に示すように、バウンダリスキャン用レジス
タを始めとする複数のテスト用データレジスタの総称で
ある。テスト回路の全体の制御は、命令レジスタＩＲと
ＴＡＰ（Test Access Port）コントローラＴＡＰＣによ
って行なわれる。ＴＡＰコントローラＴＡＰＣは全部で
１６個の状態を持つコントローラであって、基本的には
ＴＭＳと呼ばれるテストモード設定入力値とテストクロ
ックＴＣＫによって制御される。つまり、テスト回路全
体は、命令レジスタＩＲの命令及びＴＡＰコントローラ
ＴＡＰＣの状態によってテスト機能が決定される。

【０００５】図８にＴＡＰコントローラＴＡＰＣの状態
遷移図を示す。それぞれの状態の詳細については省略す
るが、簡単に重要な部分のみ以下に説明する。

【０００６】先ず TEST-LOGIC-RESET 状態は、ＴＡＰコ
ントローラＴＡＰＣの基底状態で、この状態においては
回路全体の動作にテスト論理は関与せず、通常動作を行
なう。

【０００７】ＴＡＰコントローラＴＡＰＣは、次の RUN
-TEST/IDLE 状態を経由して、２つのレジスタ群である
命令レジスタＩＲか、データレジスタＤＲのどちらかを
動作させる状態に入ることができる。命令レジスタＩＲ
及びデータレジスタＤＲの動作のそれぞれに相当するＴ
ＡＰコントローラＴＡＰＣの状態遷移は基本的に同仕様
となっている。

【０００８】SELECT-IR-SCAN 或いは SELECT-DR-SCAN
状態は、それぞれ命令レジスタＩＲまたはデータレジス
タＤＲのスキャンシーケンスを初期化する。

【０００９】次に CAPTURE-IR 及び CAPTURE-DR状態
は、データをロードするモードであり、 CAPTURE-DR 状
態の場合、現在命令レジスタＩＲによって選ばれている
データレジスタＤＲに何等かのデータがロードされる。
また CAPTURE-IR 状態の場合には、命令レジスタＩＲ中
のシフトレジスタに固定パターンを取り込む。尚、命令
レジスタセルの下位２ビットは”０１”固定である。

【００１０】SHIFT-IR 或いは SHIFT-DR 状態は、それ
ぞれ命令レジスタＩＲまたはデータレジスタＤＲのデー
タをシフトできる状態である。即ち、 SHIFT-DR 状態の
場合、データレジスタＤＲをテスト専用共通入力端子Ｔ
ＤＩとテスト専用共通出力端子ＴＤＯの間に接続し、テ
ストクロックＴＣＫが立ち上がる毎にデータを１個ずつ
テスト専用共通出力ＴＤＯの方にシフトする。また SHI
FT-IR 状態の場合、命令レジスタＩＲ中のシフトレジス
タをテスト専用共通入力端子ＴＤＩとテスト専用共通出
力端子ＴＤＯの間に接続し、テストクロックＴＣＫが立
ち上がる毎にデータをテスト専用共通出力ＴＤＯの方に
シフトする。

【００１１】EXIT-1-IR, EXIT-2-IR, EXIT-1-DR, 及び
EXIT-2-DR 状態では、スキャンを終了する。

【００１２】PAUSE-IR 或いは PAUSE-DR 状態では、テ
スト専用共通入力端子ＴＤＩとテスト専用共通出力端子
ＴＤＯ間のシリアルパスにおける命令レジスタＩＲ、或
いはデータレジスタＤＲのシフト動作を休止する。外部
記憶装置からテスト機構内のメモリに新しいパターンを
ロードする場合等に使う。

【００１３】また UPDATE-IR 或いは UPDATE-DR状態
は、それぞれ命令レジスタＩＲまたはデータレジスタＤ
Ｒを更新するモードである。命令レジスタＩＲを始めと
して数種類のレジスタ群は、データをシフトした時点で
はその効果を発揮せず、 UPDATE-IR 或いは UPDATE-DR
モードで始めて機能するようになっている。

【００１４】次に、データレジスタＤＲについて説明す
る。

【００１５】バウンダリスキャンレジスタＢＳＲは、バ
ウンダリスキャンテストの基本概念であるところの外部
端子に対応したシリアルシフト機能を実現させるための
シフトレジスタであり、周辺セル（外部端子）の種類
（入力、出力、トライステート、双方向）によって異な
る回路構造のものが用意されるが、回路全体としては１
本のシリアルシフトレジスタとして形成される。

【００１６】バイパスレジスタＢＲは、回路のテスト用
の他のデータレジスタＤＲをバイパスさせるために設け
られるレジスタであり、回路的には１ビットのレジスタ
である。このバイパスレジスタＢＲは、実装ボード上に
おいて複数のＪＴＡＧ仕様のＬＳＩが更にシリアルチェ
ーンによって接続された場合を想定して、テスト対象以
外のＬＳＩをバイパスモードにすることにより、シフト
クロックの数を減らすことを目的としている。

【００１７】デバイス識別レジスタＤＩＲは、オプショ
ン扱いであるが、機能としてはＬＳＩの識別番号を保持
し、テスト機器がＬＳＩの種別を自動判別するためのも
のである。

【００１８】また、固有テストデータレジスタＤＳＴＤ
Ｒは、テストを目的に、様々な用途に付加されるオプシ
ョン扱いのレジスタで、例えば内部スキャンレジスタ等
をこの部分に割り当てることができる。

【００１９】次に、テスト専用端子について説明する。

【００２０】テスト専用共通入力端子ＴＤＩは、命令レ
ジスタＩＲ及びデータレジスタＤＲに共通のシリアル入
力端子として機能する。テスト専用共通出力端子ＴＤＯ
は、命令レジスタＩＲ及びデータレジスタＤＲに共通の
シリアル出力端子として機能する。ＴＡＰコントローラ
制御用入力端子ＴＭＳは、ＴＡＰコントローラＴＡＰＣ
に接続されて、この信号値とテストクロックＴＣＫによ
り、ＴＡＰコントローラＴＡＰＣの状態遷移が決定され
る。テスト専用共通クロック端子ＴＣＫは、データレジ
スタＤＲ、命令レジスタＩＲ、及びＴＡＰコントローラ
ＴＡＰＣ全てに共通の同期信号として使用される。ま
た、テストリセット信号端子ＴＲＳＴは、テスト構造の
初期化に使用されるが、オプション扱いとなっている。

【００２１】また、ＪＴＡＧ仕様では、次の７種の共通
命令を用意している。

【００２２】BYPASS 命令は、テスト専用共通入力端子
ＴＤＩとテスト専用共通出力端子ＴＤＯを接続するため
にバイパスレジスタＢＲだけを選択する。 EXTEST 命令
は、「外部のテストしたいチップorＬＳＩから回路を切
り離す」。 IDCODE 命令は、デバイス識別用レジスタＤ
ＩＲを選択する。 INTEST 命令は、部品内部のシステム
論理にテストデータを送り、結果を得る。 RUNBIST 命
令は、部品のＢＩＳＴ（自己テスト）を実行する。 SAM
PLE 命令は、システム論理を通常動作させながら、回路
動作に影響を与えることなく入出力信号を取り込む。ま
た、 USERCODE命令は、デバイス識別用レジスタにユー
ザによって書き換え可能な識別コードを試験的にロード
したり、シフトしたりする。

【００２３】ＪＴＡＧ仕様では、バウンダリスキャンレ
ジスタＢＳＲは、入力、出力、トライステート、入出力
端子のそれぞれについて回路構成例が示されている。こ
れらに基づいて設計した入力用、出力用、イネーブル制
御用の３種類の回路構成図をそれぞれ図９、並びに図１
０（ａ），（ｂ）に示す。トライステート端子及び入出
力端子に対しては、これら３種類のバウンダリスキャン
セルＢＳＣ（実際には、バウンダリスキャンレジスタＢ
ＳＲは１つのセルとして扱うので、以降この語句を使用
する）を組み合わせて対応する。ここで、それぞれのセ
ルＢＳＣがスキャンフリップフロップＳＦＦとアップデ
ートフリップフロップＵＦＦの２個の記憶素子を含んで
いるのは、データシフト時の外部への影響を防ぐためで
ある。つまり、 UPDATE の状態において、シフト段の記
憶素子から最終的な機能を果たす記憶素子へと初めてデ
ータが転送されるように考えられている。

【００２４】このようなＪＴＡＧ仕様に基づくバウンダ
リスキャンテストでは、ＬＳＩ上の各々の入出力端子に
対して１つのバウンダリスキャンセルＢＳＣが存在す
る。それ故、バウンダリスキャンセルＢＳＣを仮想的な
入出力端子として使用することができ、テストモードの
間に、論理的にＬＳＩ外部から独立とすることができ
る。

【００２５】通常のシステムモードでは、バウンダリス
キャンセルＢＳＣは通過モードに置かれる。この通過モ
ードは、データをアップデートセレクタＵＭＵＸを経て
入力端子ＩＮからＬＳＩの内部論理（端子ＯＵＴ）に、
妨げられることなく渡すことが可能なモードである。し
かしながら、ＬＳＩを INTEST モード（内部テストモー
ド）とした時、テストデータはＬＳＩ内でバウンダリス
キャンセルＢＳＣを連続的に接続して構成されるバウン
ダリスキャンチェーンを通してシフトされ、テストデー
タは、前のセルからのデータ入力をテスト専用共通入力
端子ＴＤＩから供給されてバウンダリスキャンセルＢＳ
Ｃを通過し、そしてテスト専用共通出力端子ＴＤＯを経
て次のバウンダリスキャンセルに渡される。それ故、Ｊ
ＴＡＧ仕様の UPDATE-DR モード（更新モード）におい
ては、テストデータを、信号ＵＤＤＲ（ＴＡＰコントロ
ーラＴＡＰＣからの制御信号で、 UPDATE-DR 状態であ
ることを示す）によってスキャンフリップフロップＳＦ
ＦからアップデートフリップフロップＵＦＦへ渡すこと
が可能となる。また、INTEST モードでは、アップデー
トセレクタＵＭＵＸの選択信号ＩＭＣは、アップデート
セレクタＵＭＵＸを入力端子ＩＮからのデータではな
く、アップデートフリップフロップＵＦＦの出力を選択
するようにする。これにより、テストデータがＬＳＩに
渡されることが可能となる。

【００２６】次に、このようなＪＴＡＧ仕様のバウンダ
リスキャンによって、内部スキャンセルを備えるスキャ
ン設計のＬＳＩをテストする場合の問題点を指摘する。

【００２７】バウンダリスキャンを用いてＬＳＩをテス
トする時、適用するテストベクトルを変えることなく、
テスト中にコントロール信号を変化させる必要がある。
例えば、内部フリップフロップは、ある値をセットする
ためにそのクロック入力として立ち上がりエッジを必要
とする。この場合、フリップフロップのＤ入力に供給さ
れるデータはクロックの立ち上がりエッジの前後で一定
でなければならない。従って、この回路に対するテスト
値がバウンダリスキャンチェーンを通して連続的に入力
されるとすると、２つの独立したテストベクトルが必要
となる。

【００２８】第１のテストベクトルは、システムクロッ
クの入力端子に相当するバウンダリスキャンセルから”
Ｌ”レベル（０値）を供給している間、適当なバウンダ
リスキャンセルからの適切なデータ値を供給する。第２
のテストベクトルは、再びデータ入力に正確に同じデー
タ値を供給するが、結果としてクロックの立ち上がりエ
ッジになる時、システムクロック入力に”Ｈ”レベル
（１値）を供給する。この手法を使用して、ＬＳＩは、
効果的にＴＡＰコントローラＴＡＰＣによりテストされ
得る。

【００２９】このように、ＪＴＡＧ仕様のＴＡＰコント
ローラＴＡＰＣとその４つの端子（ＴＭＳ、ＴＣＫ、Ｔ
ＤＩ、及びＴＤＯ）のみを使用して、ＬＳＩをテストす
ることは可能である。しかしながら、この方法は、それ
がＬＳＩをテストするために必要なテストパターンの数
を倍にするため、非常に時間のかかる手法となる。加え
て、システムクロックの立ち上がりエッジを必要とする
場合には、１つのテストサイクル全体に対して同じ値
（即ち、最初のサイクルに対して０、２番目のサイクル
に対して１）を持つので、１つのテストサイクルの間に
細かい制御ができない。

【００３０】説明のための具体例として、図１１に示す
様な、４ビット加算器ＡＤＤＥＲに対し、その出力側に
内部スキャンチェーンＩＳＣ１〜ＩＳＣ４を有するＬＳ
Ｉを考える。

【００３１】本例のＬＳＩは、ＴＡＰコントローラＴＡ
ＰＣ、命令レジスタＩＲ、命令デコーダＤＥＣ、バウン
ダリスキャンセルＢＳＣ１〜２０、及び内部スキャンセ
ルＩＳＣ１〜ＩＳＣ４から構成されている。

【００３２】バウンダリスキャンセルＢＳＣ１〜２０の
内、ＢＳＣ１〜ＢＳＣ７は入力端子に、ＢＳＣ８〜ＢＳ
Ｃ１２は出力端子に、ＢＳＣ１３及びＢＳＣ１４〜ＢＳ
Ｃ１９及びＢＳＣ２０の各ペアは入出力端子にそれぞれ
相当している。即ち、ＢＳＣ１〜ＢＳＣ７、ＢＳＣ１
４、ＢＳＣ１６、ＢＳＣ１８、及びＢＳＣ２０は入力用
バウンダリスキャンセル（図９参照）であり、ＢＳＣ８
〜ＢＳＣ１３、ＢＳＣ１５、ＢＳＣ１７、及びＢＳＣ１
９は出力用バウンダリスキャンセル（図１０（ａ）参
照）である。

【００３３】ＪＴＡＧ案のバウンダリスキャンの標準規
格に従って、バウンダリスキャンテストを行なう場合、
回路を構成する各要素へのアクセスは、ＴＡＰコントロ
ーラＴＡＰＣの制御により行われる。また、全てのテス
トデータはＴＤＩ及びＴＤＩ端子を通して、各回路要素
にそれぞれ連続的に入出力される。更に、スキャンモー
ドの設定と制御信号はＴＡＰコントローラＴＡＰＣ及び
命令レジスタＩＲにより生成される。

【００３４】内部スキャンセルＩＳＣ１〜ＩＳＣ４は単
純なフリップフロップであり、システムクロックＳＹＳ
ＣＬＫの立ち上がりエッジで４ビット加算器ＡＤＤＥＲ
の出力をこのフリップフロップにラッチする必要があ
る。しかしながら、ＪＴＡＧ仕様のテストモード（INTE
ST 命令）の間に、テストベクトルは、バウンダリスキ
ャンセルＢＳＣ１〜ＢＳＣ２０を直列接続してなるバウ
ンダリスキャンチェーンを通してシフトされるので、立
ち上がりエッジを生成することは出来ない。即ち、フリ
ップフロップがダイナミックタイプであることから、ス
キャンシフトモードの間はシステムクロックＳＹＳＣＬ
Ｋが”Ｈ”レベルであることが要求される。

【００３５】従来のバウンダリスキャンテスト手法で
は、この問題に対処するため前述のような方法を採って
いる。即ち、１つのテストパターンに対して、システム
クロックＳＹＳＣＬＫに接続されるバウンダリスキャン
セル（図１１ではＢＳＣ７）に相当するビットを、最初
は”Ｌ”レベルとなるよう０値とし、次に同じビットが
１値で他のビットは同一である２つのパターンを用意
し、テストデータの入力を２回繰り返すことによって、
実現する方法である。

【００３６】以下、本手法を図１２及び図１３のフロー
チャートに従って説明する。

【００３７】先ず、ステップＳ１０１で TEST-LOGIC-RE
SET状態に入る。これはテスト論理をリセットして、命
令レジスタＩＲに入力されるべき INCODE 命令を自動的
に生成する。次に、ステップＳ１０２で RUN-TEST/IDLE
状態に、ステップＳ１０３で SELECT-DR-SCAN 状態に
入る。

【００３８】次に、ステップＳ１０４で INTEST 命令を
入力するが、これは図１３（ａ）に示すサブルーチンで
実行される。即ち、ステップＳＩ１で SELSCT-IR-SCAN
状態に入り、ステップＳＩ２で CAPTURE-IR 状態に入
り、ステップＳＩ３で SHIFT-IR 状態に入る。ここで、
実際に INTEST の命令コードが入力される。例えば、命
令長を４ビットであるとすると、命令をシフトインする
には４サイクルを要する。更に、ステップＳＩ４で EXI
T-1-IR 状態に入り、ステップＳＩ５で UPDATE-IR 状
態に入る。ここで、命令レジスタＩＲの並列出力を命令
デコーダＤＥＣに入力し、要求される動作に適合するテ
スト論理を生成する。即ち、 INTEST のための命令が
入力されると、 UPDARE-IR の後に INTEST モードに成
る。

【００３９】次に、ステップＳ１０５でシステムクロッ
クＳＹＳＣＬＫ用のバウンダリスキャンセルＢＳＣ７に
相当するビットが”０”であるテストデータを入力する
が、これは図１３（２）に示すサブルーチンで実行され
る。即ち、ステップＳＤ１でSELECT-DR 状態に入り、
ステップＳＤ２で CAPTURE-DR 状態に入り、ステップＳ
Ｄ３で SHIFT-DR 状態に入る。ここで、実際にテストデ
ータが入力される。本例では、ＢＳＣ１〜ＢＳＣ２０の
バウンダリスキャンセルを備えているので、データ長は
２０ビットであり、下位から７番目のビットは”０”で
ある。更に、ステップＳＤ４で EXIT-1-DR 状態に入
り、ステップＳＤ５で UPDATE-DR 状態に入る。ここ
で、各バウンダリスキャンセルＢＳＣ１〜ＢＳＣ２０の
並列出力が、それぞれの入力端子から直接に入って来た
かの如く、内部回路に供給される。

【００４０】次にステップＳ１０６で、システムクロッ
クＳＹＳＣＬＫ用のバウンダリスキャンセルＢＳＣ７に
相当するビットが”１”で、他のビットはステップＳ１
０５のテストデータと同一であるテストデータを入力す
る。その処理もステップＳ１０５と同様に図１３（２）
のサブルーチンで実行される。この時、システムクロッ
クＳＹＳＣＬＫが立ち上がりエッジとなり、内部スキャ
ンセルＩＳＣ１〜ＩＳＣ４に新しい値がラッチされる。

【００４１】次にステップＳ１０７で、次のテストデー
タが有る場合にはステップＳ１０５に戻って上記処理を
繰り返し、無い場合には終了する。尚、上記処理による
内部テストの結果は、次の繰り返しにおけるステップＳ
１０５中のステップＳＤ２である CAPTURE-DR 状態で、
出力用バウンダリスキャンセルＢＳＣ８〜ＢＳＣ１３、
ＢＳＣ１５、ＢＳＣ１７、及びＢＳＣ１９に保持され
る。そして、ステップＳＤ３の SHIFT-DR 状態で次の新
しいテストデータがシフトインされると同時に、これら
の結果は端子ＴＤＯからシフトアウトされる。

【００４２】本例では、説明を簡単にするために４ビッ
ト加算器を例にしたが、実際にバウンダリスキャン設計
を行なうようなＬＳＩは、非常に大きな回路と成るのが
一般的であり、テストデータのデータ長は数百ビット以
上である。従って、本手法のような同一目的のテストデ
ータを２回繰り返す方法は、テスト時間を多大なものに
する。

【００４３】また、テストデータを生成するために、設
計者は一連のバウンダリスキャンチェーンで正しい位置
で終わるよう、また必要に応じて任意の制御データもバ
ウンダリスキャンチェーンの正しい位置に設定されるよ
う注意しなければならない。即ち、本手法のように所定
のビットを、最初は”０”、次に”１”となるようにす
る作業は、テスト設計者にとって制約となり、ミスを起
こす原因ともなる。

【００４４】

【発明が解決しようとする課題】以上のように、従来の
ＪＴＡＧ仕様のバウンダリスキャン設計による半導体集
積回路では、テスト時に任意の制御信号端子から内部の
組み合わせ論理回路の制御を行ないたい場合、例えば内
部スキャンを備える半導体集積回路をテストする場合
等、内部スキャンセルのフリップフロップをアクセスす
るために、システムクロックのＨ／Ｌレベルに対応して
２つのテストパターンを用意してテストを行なうので、
テストに時間を要すると共に、それぞれのテストデータ
によるテストサイクルの間、システムクロックはＨ／Ｌ
何れかに一定となるので、細かい制御が行なえないとい
う欠点があった。

【００４５】本発明は、上記問題点を解決するもので、
その目的は、テスト時に任意の制御信号端子から内部の
組み合わせ論理回路の制御を行ないたい場合に、テスト
サイクル中の制御信号による制御を可能とし、且つより
少ないテストパターンでテストを行なうことにより高速
なテストを行ない得る半導体集積回路を提供することで
ある。

【００４６】

【課題を解決するための手段】前記課題を解決するため
に、本発明の第１の特徴は、図１に示す如く、内部の組
み合わせ論理回路１と、バウンダリスキャンテストを行
なうテスト回路３とを具備し、前記テスト回路３は、該
テスト回路１を制御するＴＡＰコントローラＴＡＰＣ
と、テスト専用入力端子ＴＤＩからテスト命令を入力し
て保持する命令レジスタＩＲと、前記命令レジスタＩＲ
の命令語を解読して制御信号群を出力する命令デコーダ
ＤＥＣと、前記組み合わせ論理回路１の各入出力端子に
対応して個々に接続され、テスト時にはバウンダリスキ
ャンの経路として、その他通常時には前記組み合わせ論
理回路１のデータの経路として機能するバウンダリスキ
ャンセルＢＳＣ１〜ＢＳＣｍ及びＢＳＳＣＫを、直列接
続してなるバウンダリスキャンチェーンとを備え、前記
バウンダリスキャンセルＢＳＣ１〜ＢＳＣｍ及びＢＳＳ
ＣＫの内、当該半導体集積回路を制御する制御信号端子
ＳＹＳＣＬＫに接続されるバウンダリスキャンセルＢＳ
ＳＣＫは、テスト時においても所定の命令実行時には、
前記組み合わせ論理回路１への制御信号供給経路として
機能することである。

【００４７】また本発明の第２の特徴は、例えば図２に
示す如く、内部のｎ個（図２ではｎ＝２）の組み合わせ
論理回路Ａ及びＢと、バウンダリスキャンテストを行な
うテスト回路１３とを具備し、前記テスト回路１３は、
該テスト回路１３を制御するＴＡＰコントローラＴＡＰ
Ｃと、テスト専用入力端子ＴＤＩからテスト命令を入力
して保持する命令レジスタＩＲと、前記命令レジスタＩ
Ｒの命令語を解読して制御信号群を出力する命令デコー
ダＤＥＣと、前記組み合わせ論理回路Ａ及びＢの任意の
入出力端子に対応して個々に接続され、テスト時にはス
キャンの経路として、その他通常時には前記組み合わせ
論理回路Ａ及びＢのデータの経路として機能する内部ス
キャンセルＩＳＣ１〜ＩＳＣ４を、直列接続してなる内
部スキャンチェーンと、前記組み合わせ論理回路Ａ及び
Ｂの所定の入出力端子及び前記内部スキャンセルＩＳＣ
１〜ＩＳＣ４の所定の出力端子に対応して個々に接続さ
れ、テスト時にはバウンダリスキャンの経路として、そ
の他通常時には前記組み合わせ論理回路Ａ及びＢのデー
タの経路として機能するバウンダリスキャンセルＢＣＳ
１〜ＢＣＳ８及びＢＳＳＣＫを、直列接続してなるバウ
ンダリスキャンチェーンとを備え、前記バウンダリスキ
ャンセルＢＣＳ１〜ＢＣＳ８及びＢＳＳＣＫの内、当該
半導体集積回路を制御する制御信号端子ＳＹＳＣＬＫに
接続されるバウンダリスキャンセルＢＳＳＣＫは、テス
ト時においても所定の命令実行時には、前記組み合わせ
論理回路Ａ及びＢへの制御信号供給経路として機能する
ことである。

【００４８】更に本発明の第３の特徴は、請求項１また
は２に記載の半導体集積回路において、図３に示す如
く、前記制御信号端子ＳＹＳＣＬＫに接続されるバウン
ダリスキャンセルＢＳＳＣＫは、テストデータ入力時に
はテストデータＴＤＩを、その他通常時には前記組み合
わせ論理回路１またはＡ及びＢへの制御信号入力を選択
して出力する入力マルチプレクサＩＮＭＵＸと、前記入
力マルチプレクサＩＮＭＵＸの出力を保持しテスト専用
出力端子ＴＤＯに出力するスキャンフリップフロップＳ
ＦＦと、テストデータ更新時に前記スキャンフリップフ
ロップＳＦＦの出力を保持するアップデートフリップフ
ロップＵＦＦと、前記所定の命令実行時以外のテスト時
には前記アップデートフリップフロップＵＦＦの出力
を、テスト時で且つ前記所定の命令実行時、或いはテス
ト以外の時には前記組み合わせ論理回路１またはＡ及び
Ｂへの制御信号入力ＩＮを選択して出力する更新マルチ
プレクサＵＭＵＸとを具備することである。

【００４９】

【作用】本発明の第１及び第３の特徴の半導体集積回路
では、図１及び図３に示す如く、先ず、テスト専用入力
端子ＴＤＩからテスト命令（INTEST 命令）を命令レジ
スタＩＲにシフトインし、次に、テスト専用入力端子Ｔ
ＤＩからバウンダリスキャンセルＢＳＣ１〜ＢＳＣｍ及
びＢＳＳＣＫを直列接続してなるバウンダリスキャンチ
ェーンにテストデータをシフトインする。そして、テス
ト専用入力端子ＴＤＩから所定の命令（ISCAN 命令；内
部スキャン命令）を命令レジスタＩＲにシフトインし、
これにより、内部スキャンモードであることを示す信号
ＩＳＣ０が”０”となり、アップデートマルチプレクサ
ＵＭＵＸで制御信号入力ＩＮが選択されて、組み合わせ
論理回路１に供給される。

【００５０】つまり、テスト時においてもバウンダリス
キャンセルＢＳＳＣＫは、制御信号端子ＩＮからの制御
信号を内部の組み合わせ論理回路１に対して供給するこ
とができ、組み合わせ論理回路１に対する制御を行ない
ながらテストを行なうことができ、しかも１つのテスト
データに対して１回のテストサイクルで実行できるの
で、結果として、制御信号による制御を可能とし、且つ
高速なテストを実現できる。

【００５１】また、本発明の第２及び第３の特徴の半導
体集積回路では、図２及び図３に示す如く、テスト時に
任意の制御信号端子から内部の組み合わせ論理回路の制
御を行ないたい場合として、例えば、組み合わせ論理回
路Ａ及びＢの間に内部スキャンセルＩＳＣ１〜ＩＳＣ４
を備え、システムクロックＳＹＳＣＬＫに接続されるバ
ウンダリスキャンセルＢＳＳＣＫを図３に示す構成とし
ている。

【００５２】この場合、先ず、テスト専用入力端子ＴＤ
Ｉからテスト命令（INTEST 命令）を命令レジスタＩＲ
にシフトインし、次に、テスト専用入力端子ＴＤＩから
バウンダリスキャンセルＢＳＣ１〜ＢＳＣ８及びＢＳＳ
ＣＫを直列接続してなるバウンダリスキャンチェーンに
第１のテストデータをシフトインする。そして、テスト
専用入力端子ＴＤＩから所定の命令（ISCAN 命令；内部
スキャン命令）を命令レジスタＩＲにシフトインし、こ
れにより、バウンダリスキャンセルＢＳＳＣＫでは、内
部スキャンモードであることを示す信号ＩＳＣ０が”
０”となり、アップデートマルチプレクサＵＭＵＸで制
御信号入力ＩＮ（即ち、システムクロックＳＹＳＣＬ
Ｋ）が選択されて、内部スキャンセルＩＳＣ１〜ＩＳＣ
４に負のパルスを供給できる。この時、内部スキャンセ
ルＩＳＣ１〜ＩＳＣ４にはバウンダリスキャンセルＢＳ
Ｃ１〜ＢＳＣ４にシフトインされたテストデータを入力
とする組み合わせ論理回路Ａの出力結果が保持される。
更に、次の第２のテストデータをテスト専用入力端子Ｔ
ＤＩから前記バウンダリスキャンチェーンにシフトイン
する。また、再び INTEST 命令を入力して、第１のテス
トデータ入力の処理に戻って、次の第３のテストデータ
をバウンダリスキャンチェーンにシフトインするという
具合に繰り返す。

【００５３】つまり、テスト時においてもバウンダリス
キャンセルＢＳＳＣＫは、制御信号端子ＩＮ（図２では
システムクロックＳＹＳＣＬＫ）からの制御信号を内部
スキャンセルＩＳＣ１〜ＩＳＣ４に対して供給すること
ができ、ｎ個の組み合わせ論理回路間に内部スキャンセ
ルを有する構成の半導体集積回路においても、連続的に
効率良くテストを行なうことができる。

【００５４】また、任意の制御信号端子から内部の組み
合わせ論理回路の制御を行なう場合にも、組み合わせ論
理回路Ａ及びまたはＢに対する制御を行ないながらテス
トを行なうことができる。

【００５５】

【実施例】以下、本発明に係る実施例を図面に基づいて
説明する。

【００５６】本発明の第１の実施例として、従来技術の
説明で使用した例に本発明を適用する。図１１の内部ス
キャンチェーンＩＳＣ１〜ＩＳＣ４を有するテスト回路
と４ビット加算器ＡＤＤＥＲのＬＳＩにおいて、システ
ムクロックＳＹＳＣＬＫに接続されるバウンダリスキャ
ンセルＢＳＣ７を、図３に示される構成のバウンダリス
キャンセルＢＳＳＣＫで実現する。尚、その他の構成要
素は、従来例と全く同一であり、その説明は省略する。

【００５７】図３に示すバウンダリスキャンセルの構成
は、入力マルチプレクサＩＮＭＵＸ、スキャンフリップ
フロップＳＦＦ、アップデートフリップフロップＵＦ
Ｆ、及び更新マルチプレクサＵＭＵＸから成る構成であ
る。

【００５８】入力マルチプレクサＩＮＭＵＸは、テスト
データ入力時にはテストデータＴＤＩを、その他通常時
には内部の組み合わせ論理回路（本実施例では図１１の
内部スキャンセルＩＳＣ１〜ＩＳＣ４）への制御信号入
力ＩＮ（図１１ではシステムクロックＳＹＳＣＬＫ）
を、信号ＳＦＤＲにより選択して出力する。選択信号Ｓ
ＦＤＲは SHIFT-DR 状態か否かを示す信号で、ＴＡＰコ
ントローラＴＡＰＣから供給される。

【００５９】スキャンフリップフロップＳＦＦは、入力
マルチプレクサＩＮＭＵＸの出力を保持しテスト専用出
力端子ＴＤＯに出力する。クロック信号ＣＫＤＲはテス
トクロックＴＣＫからＴＡＰコントローラＴＡＰＣで生
成される信号である。尚、スキャンフリップフロップＳ
ＦＦはバウンダリスキャンチェーンの記憶要素となって
いる。

【００６０】アップデートフリップフロップＵＦＦは、
テストデータ更新時（UPDATE-DR 状態）にスキャンフリ
ップフロップＳＦＦの出力を保持する。つまり、SHIFT-
DR状態でバウンダリスキャンチェーンを通してシフトイ
ンされ終わった時点のデータをUPDATE-DR 状態で保持
し、内部の組み合わせ論理回路に供給する。クロック信
号ＵＤＤＲはＴＡＰコントローラＴＡＰＣで生成される
信号である。

【００６１】更新マルチプレクサＵＭＵＸは、内部スキ
ャン命令（ISCAN命令）実行時以外のテスト時にはアッ
プデートフリップフロップＵＦＦの出力を、テスト時で
且つ内部スキャン命令実行時、或いはテスト以外の時に
は制御信号入力ＩＮを、信号ＩＭＣと信号ＩＳＣ０との
論理積をとった信号で選択して出力する。内部スキャン
命令（ISCAN 命令）は、新たに追加した命令でありＪＴ
ＡＧ仕様にはない。モード設定信号ＩＭＣは、バウンダ
リスキャンセルの動作モードを設定する信号であり、命
令の種類により定まるもので、命令デコーダＤＥＣによ
り生成される。尚、INTEST 命令及び ISCAN 命令の場
合には、共に”１”となる。また、内部スキャン信号Ｉ
ＳＣ０は、ISCAN 命令実行時に”０”とし、それ以外の
時には”１”とする信号であり、命令デコーダＤＥＣに
より生成される。

【００６２】このような構成のバウンダリスキャンセル
ＢＳＳＣＫでは、内部スキャンテスト時においても ISC
AN 命令実行時には、内部の組み合わせ論理回路への制
御信号供給経路として機能し、本実施例のようにクロッ
クパルスを供給して内部のスキャンチェーンを制御した
り、特定の制御信号をイネーブル或いはディスイネーブ
ルとして内部の組み合わせ論理回路を制御することがで
きる。

【００６３】次に、本実施例のような（図１１のＢＳＣ
７を制御信号用バウンダリスキャンとした場合の）内部
スキャンチェーンＩＳＣ１〜ＩＳＣ４を備えるスキャン
設計のＬＳＩをテストする場合の動作を、図４及び図１
３のフローチャートに従って説明する。

【００６４】先ず、従来例（図１２）と同様に、ステッ
プＳ１で TEST-LOGIC-RESET 状態に入り、命令レジスタ
ＩＲに入力されるべきINCODE 命令を自動的に生成す
る。次に、ステップＳ２で RUN-TEST/IDLE 状態に、ス
テップＳ３で SELECT-DR-SCAN状態に入る。

【００６５】次に、ステップＳ４で INTEST 命令を入力
するが、これは図１３（１）に示すサブルーチンで実行
される。即ち、ステップＳＩ１でSELSCT-IR-SCAN 状態
に入り、ステップＳＩ２で CAPTURE-IR 状態に入り、ス
テップＳＩ３で SHIFT-IR 状態に入る。ここで、実際に
INTEST の命令コードが入力される。更に、ステップＳ
Ｉ４で EXIT-1-IR 状態に入り、ステップＳＩ５で UPD
ATE-IR 状態に入る。ここで、命令レジスタＩＲの並列
出力を命令デコーダＤＥＣに入力し、要求される動作に
適合するテスト論理を生成する。即ち、 INTEST のた
めの命令が入力されると、 UPDARE-IR の後に INTEST
モードに成る。

【００６６】次に、ステップＳ５でテストデータを入力
するが、これは図１３（ｂ）に示すサブルーチンで実行
される。即ち、ステップＳＤ１で SELECT-DR 状態に入
り、ステップＳＤ２で CAPTURE-DR 状態に入り、ステッ
プＳＤ３で SHIFT-DR 状態に入る。ここで、実際にテス
トデータが入力される。本例では、ＢＳＣ１〜ＢＳＣ２
０のバウンダリスキャンセルを備えているので、データ
長は２０ビットである。更に、ステップＳＤ４で EXIT-
1-DR 状態に入り、ステップＳＤ５で UPDATE-DR 状態
に入る。ここで、各バウンダリスキャンセルＢＳＣ１〜
ＢＳＣ２０の並列出力が、内部回路で有る４ビット加算
器ＡＤＤＥＲに供給される。

【００６７】次にステップＳ６で、ISCAN 命令を入力す
るが、ステップＳ４と同様に図１３（１）のサブルーチ
ンで実行される。

【００６８】次にステップＳ７で、次のテストデータが
有る場合にはステップＳ２に戻りステップＳ２〜Ｓ６の
処理を繰り返すが、無い場合にはステップＳ２に戻り、
ステップＳ５でダミーテストデータをシフトインするこ
とにより、前のテストデータに対する結果をシフトアウ
トして終了する。

【００６９】ステップＳ２に戻って RUN-TEST/IDLE 状
態に入った時、バウンダリスキャンセルＢＳＳＣＫ（Ｂ
ＳＣ７）よりシステムクロックＳＹＳＣＬＫ（負のクロ
ックパルス）を内部スキャンセルＩＳＣ１〜ＩＳＣ４に
供給する。この時、システムクロックＳＹＳＣＬＫの立
ち上がりエッジで、内部スキャンセルＩＳＣ１〜ＩＳＣ
４に新しい値がラッチされる。

【００７０】また、ある繰り返し処理で入力されたテス
トデータに対するテスト結果は、次の繰り返しにおける
ステップＳ５中のステップＳＤ２である CAPTURE-DR 状
態で、出力用バウンダリスキャンセルＢＳＣ８〜ＢＳＣ
１３、ＢＳＣ１５、ＢＳＣ１７、及びＢＳＣ１９に保持
される。そして、ステップＳＤ３の SHIFT-DR 状態で次
の新しいテストデータがシフトインされると同時に、こ
れらの結果は端子ＴＤＯからシフトアウトされる。

【００７１】このように本実施例の半導体集積回路のテ
ストでは、１つのテストデータに対して１つのテストサ
イクルで行なうことが可能となる。また、本実施例で
は、説明を簡単にするために４ビット加算器を例にした
が、実際にバウンダリスキャン設計を行なうようなＬＳ
Ｉは、非常に大きな回路と成るのが一般的であり、テス
トデータのデータ長は数百ビット以上である。従って、
命令の入力の処理時間はテストデータの入力のより時間
に比べて無視できる量であり、本実施例によるテストの
処理時間は、従来に比べて約半分にすることができる。

【００７２】また、テストデータを生成作業では、従来
のように特定のビットを、最初は”０”、次に”１”と
設定する制約が無くなり、テストデータの生成が容易と
なる。

【００７３】次に、図２に本発明の第２の実施例に係る
半導体集積回路の構成図を示す。

【００７４】本実施例の半導体集積回路の構成は、内部
の２個の組み合わせ論理回路Ａ及びＢと、バウンダリス
キャンテストを行なうテスト回路１３とから成る。

【００７５】テスト回路１３は、該テスト回路１３を制
御するＴＡＰコントローラＴＡＰＣと、テスト専用入力
端子ＴＤＩからテスト命令を入力して保持する命令レジ
スタＩＲと、命令レジスタＩＲの命令語を解読して制御
信号群を出力する命令デコーダＤＥＣと、組み合わせ論
理回路Ａ及びＢの任意の入出力端子に対応して個々に接
続され、テスト時にはスキャンの経路として、その他通
常時には組み合わせ論理回路Ａ及びＢのデータの経路と
して機能する内部スキャンセルＩＳＣ１〜ＩＳＣ４を、
直列接続してなる内部スキャンチェーンと、組み合わせ
論理回路Ａ及びＢの所定の入出力端子及び内部スキャン
セルＩＳＣ１〜ＩＳＣ４の所定の出力端子に対応して個
々に接続され、テスト時にはバウンダリスキャンの経路
として、その他通常時には組み合わせ論理回路Ａ及びＢ
のデータの経路として機能するバウンダリスキャンセル
ＢＣＳ１〜ＢＣＳ８及びＢＳＳＣＫを、直列接続してな
るバウンダリスキャンチェーンとから構成されている。

【００７６】尚、バウンダリスキャンセルの内、内部ス
キャンセルＩＳＣ１〜ＩＳＣ４へのシステムクロックＳ
ＹＳＣＬＫに接続されるバウンダリスキャンセルＢＳＳ
ＣＫは、図３に示す構成を有しており、テスト時におい
ても ISCAN 命令実行時には、組み合わせ論理回路Ａ及
びＢへの制御信号供給経路として機能する。

【００７７】次に、本実施例の半導体集積回路をテスト
する場合の動作を、図５及び図１３のフローチャートに
従って説明する。

【００７８】先ず、第１の実施例（図４）と同様に、ス
テップＳ１１で TEST-LOGIC-RESET状態に、ステップＳ
１２で RUN-TEST/IDLE 状態に、ステップＳ１３で SEL
ECT-DR-SCAN 状態に入る。

【００７９】次に、ステップＳ１４で INTEST 命令を入
力するが、これは図１３（１）に示すサブルーチンで実
行される。

【００８０】次に、ステップＳ１５でテストデータを入
力するが、これは図１３（２）に示すサブルーチンで実
行される。

【００８１】次にステップＳ１６で、ISCAN 命令を入力
するが、ステップＳ１４と同様に図１３（１）のサブル
ーチンで実行される。

【００８２】次にステップＳ１７で、 RUN-TEST/IDLE
状態に入り、バウンダリスキャンセルＢＳＳＣＫよりシ
ステムクロックＳＹＳＣＬＫ（負のクロックパルス）を
内部スキャンセルＩＳＣ１〜ＩＳＣ４に供給する。この
時、システムクロックＳＹＳＣＬＫの立ち上がりエッジ
で、内部スキャンセルＩＳＣ１〜ＩＳＣ４にステップＳ
１５で入力されたテストデータに対する組み合わせ論理
回路Ａの結果がラッチされる。

【００８３】次にステップＳ１８で、次のテストデータ
を入力するが、ステップＳ１５と同様に図１３（２）の
サブルーチンで実行される。

【００８４】次にステップＳ１９で、再び INTEST 命令
を入力する。

【００８５】次にステップＳ２０で、次のテストデータ
が有る場合にはステップＳ１５に戻りステップＳ１５〜
Ｓ１９の処理を繰り返すが、無い場合にはステップＳ１
５に戻り、ステップＳ１５でダミーテストデータをシフ
トインすることにより、前のテストデータに対する結果
をシフトアウトして終了する。

【００８６】ある繰り返し処理中のステップＳ１５で入
力されたテストデータに対する組み合わせ論理回路Ａの
テスト結果は、その繰り返し中のステップＳ１７で内部
スキャンセルＩＳＣ１〜ＩＳＣ４に保持され、この内部
スキャンセルＩＳＣ１〜ＩＳＣ４の値は組み合わせ論理
回路Ｂに対するテストデータとなり、その結果は、次の
繰り返しにおけるステップＳ１５中のステップＳＤ２で
ある CAPTURE-DR 状態で、出力用バウンダリスキャンセ
ルＢＳＣ４〜ＢＳＣ８に保持される。そして、ステップ
ＳＤ３の SHIFT-DR 状態で次の新しいテストデータがシ
フトインされると同時に、これらの結果は端子ＴＤＯか
らシフトアウトされる。

【００８７】このように本実施例では、２個の組み合わ
せ論理回路間に内部スキャンを有する構成の半導体集積
回路においても、連続的に効率良くテストを行なうこと
ができる。１つのテストデータに対して１つのテストサ
イクルで行なうことが可能となる。また、本実施例で
は、説明を簡単にするために２個の組み合わせ論理回路
で構成される半導体集積回路を例にしたが、連続的に複
数個の組み合わせ論理回路が接続される構成においても
同様にテストを実施できる。

【００８８】

【発明の効果】以上の様に本発明によれば、テスト時に
おいても所定の命令実行時には、内部の組み合わせ論理
回路への制御信号供給経路として機能する制御信号用の
バウンダリスキャンセルを構成し、テスト時に内部の組
み合わせ論理回路の制御を行なおうとする制御信号端子
に対してこの制御信号用バウンダリスキャンセルを接続
することとしたので、内部の組み合わせ論理回路に対す
る制御を行ないながらテストを行なうことができ、しか
も１つのテストデータに対して１回のテストサイクルで
実行できるので、結果として、制御信号による制御を可
能とし、且つ高速なテストを実現し得る半導体集積回路
を提供することができる。

【００８９】また、ｎ個の組み合わせ論理回路間に内部
スキャンセルを有する構成の半導体集積回路において
も、テスト時に内部の組み合わせ論理回路の制御を行な
おうとする制御信号端子に対して前記制御信号用バウン
ダリスキャンセルを接続することとしたので、例えば、
組み合わせ論理回路間の内部スキャンセルにシステムク
ロックをテスト時に供給することで、連続的で高効率の
テストを実現し得る半導体集積回路を提供することがで
きる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の第２の実施例に係る半導体集積回路の
構成図である。

【図３】本発明の半導体集積回路の制御信号用バウンダ
リスキャンセルの構成図である。

【図４】本発明の第１の実施例に係る半導体集積回路の
テストのフローチャートである。

【図５】本発明の第２の実施例に係る半導体集積回路の
テストのフローチャートである。

【図６】バウンダリスキャンテストの説明図である。

【図７】ＪＴＡＧから提案された標準化案のバウンダリ
スキャンテスト回路の基本構成図である。

【図８】ＴＡＰコントローラＴＡＰＣの状態遷移図であ
る。

【図９】従来の入力用バウンダリスキャンレジスタの回
路構成図である。

【図１０】図１０（１）は従来の出力用バウンダリスキ
ャンレジスタ、図１０（２）は従来のイネーブル制御用
バウンダリスキャンレジスタの回路構成図である。

【図１１】４ビット加算器及びテスト回路を備える従来
の半導体集積回路の構成図、または本発明の第１の実施
例に係る半導体集積回路の構成図である。

【図１２】従来の半導体集積回路のテストのフローチャ
ートである。

【図１３】半導体集積回路のテストのフローチャートで
あり、図１３（１）は命令入力のサブルーチン、図１３
（２）はテストデータ入力のサブルーチンである。

【符号の説明】

１，Ａ，Ｂ 組み合わせ論理回路 ３，１３ テスト回路 ＴＡＰＣ ＴＡＰコントローラ ＩＲ 命令レジスタ ＤＥＣ 命令デコーダＤＥＣ ＢＳＣ１〜ＢＳＣｍ，ＢＳＳＣＫ バウンダリスキャン
セル ＩＳＣ１〜ＩＳＣ４ 内部スキャンセル ＩＮＭＵＸ 入力マルチプレクサ ＳＦＦ スキャンフリップフロップ ＵＦＦ アップデートフリップフロップ ＵＭＵＸ 更新マルチプレクサ ＣＫＧＥＮ クロック発生回路 ＴＤＩ テスト専用入力端子（テストデータ） ＴＤＯ テスト専用出力端子 ＳＹＳＣＬＫ システムクロック（制御信号端子） ＩＳＣ０ 内部スキャン信号 ＩＭＣ，ＯＭＣ モード信号 ＴＭＳ テストモード信号（端子） ＴＣＫ テスト専用共通クロック（端子） ＴＲＳＴ テストリセット信号（端子） ＳＦＤＲ SHIFT-DR 状態信号 ＣＫＤＲ CLOCK-DR 状態信号 ＵＤＤＲ UPDATE-DR 状態信号 ＩＮ，ＩＮＡ，ＩＮ１〜ＩＮ４ 入力データ（端子） ＣＩＮ キャリー入力（端子） ＯＵＴ，ＯＴ１〜ＯＴ４ 出力データ（端子） ＣＯＴ キャリー出力（端子） ＢＩ１〜ＢＩ４ 入出力端子 ＤＲ データレジスタ ＢＳＲ バウンダリスキャンレジスタ ＢＲ バイパスレジスタ ＤＩＲ デバイス識別レジスタ ＤＳＴＤＲ 固有テストデータレジスタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 内部の組み合わせ論理回路と、バウンダ
   リスキャンテストを行なうテスト回路とを有し、 前記テスト回路は、該テスト回路を制御するＴＡＰコン
   トローラと、テスト専用入力端子からテスト命令を入力
   して保持する命令レジスタと、前記命令レジスタの命令
   語を解読して制御信号群を出力する命令デコーダと、前
   記組み合わせ論理回路の各入出力端子に対応して個々に
   接続され、テスト時にはバウンダリスキャンの経路とし
   て、その他通常時には前記組み合わせ論理回路のデータ
   の経路として機能するバウンダリスキャンセルを、直列
   接続してなるバウンダリスキャンチェーンとを備え、 前記バウンダリスキャンセルの内、当該半導体集積回路
   を制御する任意の制御信号端子に接続されるバウンダリ
   スキャンセルは、テスト時においても所定の命令実行時
   には、前記組み合わせ論理回路への制御信号供給経路と
   して機能することを特徴とする半導体集積回路。
2. 【請求項２】 内部のｎ個（ｎ：任意の正整数）の組み
   合わせ論理回路と、バウンダリスキャンテストを行なう
   テスト回路とを有し、 前記テスト回路は、該テスト回路を制御するＴＡＰコン
   トローラと、テスト専用入力端子からテスト命令を入力
   して保持する命令レジスタと、前記命令レジスタの命令
   語を解読して制御信号群を出力する命令デコーダと、前
   記ｎ個の組み合わせ論理回路の任意の入出力端子に対応
   して個々に接続され、テスト時にはスキャンの経路とし
   て、その他通常時には前記ｎ個の組み合わせ論理回路の
   データの経路として機能する内部スキャンセルを、直列
   接続してなる内部スキャンチェーンと、前記ｎ個の組み
   合わせ論理回路の所定の入出力端子及び前記内部スキャ
   ンセルの所定の出力端子に対応して個々に接続され、テ
   スト時にはバウンダリスキャンの経路として、その他通
   常時には前記ｎ個の組み合わせ論理回路のデータの経路
   として機能するバウンダリスキャンセルを、直列接続し
   てなるバウンダリスキャンチェーンとを備え、 前記バウンダリスキャンセルの内、当該半導体集積回路
   を制御する任意の制御信号端子に接続されるバウンダリ
   スキャンセルは、テスト時においても所定の命令実行時
   には、前記ｎ個の組み合わせ論理回路への制御信号供給
   経路として機能することを特徴とする半導体集積回路。
3. 【請求項３】 前記任意の制御信号端子に接続されるバ
   ウンダリスキャンセルは、テストデータ入力時にはテス
   トデータを、その他通常時には前記組み合わせ論理回路
   への制御信号入力を選択して出力する入力マルチプレク
   サと、前記入力マルチプレクサの出力を保持しテスト専
   用出力端子に出力するスキャンフリップフロップと、テ
   ストデータ更新時に前記スキャンフリップフロップの出
   力を保持するアップデートフリップフロップと、前記所
   定の命令実行時以外のテスト時には前記アップデートフ
   リップフロップの出力を、テスト時で且つ前記所定の命
   令実行時、或いはテスト以外の時には前記組み合わせ論
   理回路への制御信号入力を選択して出力する更新マルチ
   プレクサとを有することを特徴とする請求項１または２
   に記載の半導体集積回路。