JPH0915299A - バウンダリスキャン回路およびこれを用いた集積 回路 - Google Patents
バウンダリスキャン回路およびこれを用いた集積 回路Info
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- JPH0915299A JPH0915299A JP7160449A JP16044995A JPH0915299A JP H0915299 A JPH0915299 A JP H0915299A JP 7160449 A JP7160449 A JP 7160449A JP 16044995 A JP16044995 A JP 16044995A JP H0915299 A JPH0915299 A JP H0915299A
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Abstract
(57)【要約】
【構成】切替スイッチ３は入力テストデータ２を入力専
用または出力専用のスキャンダリバッファへ分岐させ
る。入力スキャンダリバッファ１５ａ〜１５ｆを含む入
力シリアル配線１３はデータを順次スキャンさせる。出
力スキャンダリバッファ１６ａ〜１６ｆを含むシリアル
配線１４はデータを順次スキャンさせる。セレクタ４は
入力シリアル配線１３または出力シリアル配線１４のい
ずれかを選択して出力テストデータ８として出力する。
制御回路５はテスト制御信号１０、テスト制御信号１
２、テストクロック１１によりタイミング制御を行な
う。 【効果】大規模な集積回路が多数実装されるプリント基
板、またはテストデータが長大な場合でのテストにおい
て、テスト時間の大幅な削減ができる。
用または出力専用のスキャンダリバッファへ分岐させ
る。入力スキャンダリバッファ１５ａ〜１５ｆを含む入
力シリアル配線１３はデータを順次スキャンさせる。出
力スキャンダリバッファ１６ａ〜１６ｆを含むシリアル
配線１４はデータを順次スキャンさせる。セレクタ４は
入力シリアル配線１３または出力シリアル配線１４のい
ずれかを選択して出力テストデータ８として出力する。
制御回路５はテスト制御信号１０、テスト制御信号１
２、テストクロック１１によりタイミング制御を行な
う。 【効果】大規模な集積回路が多数実装されるプリント基
板、またはテストデータが長大な場合でのテストにおい
て、テスト時間の大幅な削減ができる。
Description
【０００１】
【産業上の利用分野】本発明はバウンダリスキャン回路
およびこれを用いた集積回路に関し、特に集積回路にお
ける実装状態のテスト時間を改良したバウンダリスキャ
ン回路およびこれを用いた集積回路に関する。
およびこれを用いた集積回路に関し、特に集積回路にお
ける実装状態のテスト時間を改良したバウンダリスキャ
ン回路およびこれを用いた集積回路に関する。
【０００２】
【従来の技術】近年集積化技術の発展により、論理素子
を高密度に集積した集積回路（ＩＣ）が提供されてい
る。
を高密度に集積した集積回路（ＩＣ）が提供されてい
る。
【０００３】これら集積回路および大規模集積回路（Ｌ
ＳＩ）の多数をプリント基板に実装しテストを行なうた
めに、任意のテスト用パタンを内蔵のフリップフロップ
素子に書込むスキャンインと読出すスキャンアウトの技
術が導入されている。
ＳＩ）の多数をプリント基板に実装しテストを行なうた
めに、任意のテスト用パタンを内蔵のフリップフロップ
素子に書込むスキャンインと読出すスキャンアウトの技
術が導入されている。
【０００４】これらスキャンインおよびスキャンアウト
手段を含むバウンダリスキャン回路は、集積回路の実装
状態のテストに使用されているが、テストデータが長大
な場合、またプリント基板に実装される集積回路の数が
多い場合、テスト時間が長くなるのが現状である。
手段を含むバウンダリスキャン回路は、集積回路の実装
状態のテストに使用されているが、テストデータが長大
な場合、またプリント基板に実装される集積回路の数が
多い場合、テスト時間が長くなるのが現状である。
【０００５】図４は従来のバウンダリスキャン回路およ
びこれを用いた集積回路を示す構成図である。
びこれを用いた集積回路を示す構成図である。
【０００６】図５は従来の接続テスト方法を説明する図
である。
である。
【０００７】図４を参照すると、集積回路２０に含まれ
る従来のバウンダリスキャン回路は、入力バウンダリス
キャンバッファ２１ａ〜２１ｆと、出力バウンダリスキ
ャンバッファ２２ａ〜２２ｆと、入力テストデータ２を
テストクロック１１、テスト制御信号１０、テスト制御
信号１２を用いてシフト制御する制御回路１８とから構
成されている。
る従来のバウンダリスキャン回路は、入力バウンダリス
キャンバッファ２１ａ〜２１ｆと、出力バウンダリスキ
ャンバッファ２２ａ〜２２ｆと、入力テストデータ２を
テストクロック１１、テスト制御信号１０、テスト制御
信号１２を用いてシフト制御する制御回路１８とから構
成されている。
【０００８】集積回路２０に入力された入力テストデー
タ２は、テストクロック１１、テスト制御信号１０、テ
スト制御信号１２により制御回路１８を介して入力バウ
ンダリスキャンバッファ２１ａ〜２１ｆおよび出力バウ
ンダリスキャンバッファ２２ａ〜２２ｆへ共通に出力さ
れるシフトクロックにより、入力バウンダリスキャンバ
ッファ２１ａ〜２１ｆから出力バウンダリスキャンバッ
ファ２２ａ〜２２ｆへと逐次シフトされる。
タ２は、テストクロック１１、テスト制御信号１０、テ
スト制御信号１２により制御回路１８を介して入力バウ
ンダリスキャンバッファ２１ａ〜２１ｆおよび出力バウ
ンダリスキャンバッファ２２ａ〜２２ｆへ共通に出力さ
れるシフトクロックにより、入力バウンダリスキャンバ
ッファ２１ａ〜２１ｆから出力バウンダリスキャンバッ
ファ２２ａ〜２２ｆへと逐次シフトされる。
【０００９】入力シリアル配線２３と出力シリアル配線
２４とが１本のテスト用信号線として接続されているの
で、入力バウンダリスキャンバッファ２１ａ〜２１ｆに
セットした入力テストデータ２を出力テストデータ８と
して観測する場合、常に出力バウンダリスキャンバッフ
ァ２２ａ〜２２ｆを通過させるため余分のシフトクロッ
クが必要となる。
２４とが１本のテスト用信号線として接続されているの
で、入力バウンダリスキャンバッファ２１ａ〜２１ｆに
セットした入力テストデータ２を出力テストデータ８と
して観測する場合、常に出力バウンダリスキャンバッフ
ァ２２ａ〜２２ｆを通過させるため余分のシフトクロッ
クが必要となる。
【００１０】次に図５を参照して、集積回路２０ａ，２
０ｂ間および集積回路２０ｂ，２０ｃ間の接続テストを
説明する。
０ｂ間および集積回路２０ｂ，２０ｃ間の接続テストを
説明する。
【００１１】ここで、実装線路２５ａ〜２５ｆは集積回
路２０ａと２０ｂとの間の接続配線を示しテストの対象
であり、また実装線路２６ａ〜２６ｆは集積回路２０ｂ
と２０ｃとの間の接続配線を示しテストの対象となる。
路２０ａと２０ｂとの間の接続配線を示しテストの対象
であり、また実装線路２６ａ〜２６ｆは集積回路２０ｂ
と２０ｃとの間の接続配線を示しテストの対象となる。
【００１２】集積回路２０ａ，２０ｂの出力バウンダリ
スキャンバッファ２２ａ〜２２ｆに入力テストデータ２
をセットする場合、入力シリアル配線２３と出力シリア
ル配線２４とがそれぞれの集積回路内でシリアルに接続
されているため、入力バウンダリスキャンバッファ２１
ａ〜２１ｆを通過させる必要がある。
スキャンバッファ２２ａ〜２２ｆに入力テストデータ２
をセットする場合、入力シリアル配線２３と出力シリア
ル配線２４とがそれぞれの集積回路内でシリアルに接続
されているため、入力バウンダリスキャンバッファ２１
ａ〜２１ｆを通過させる必要がある。
【００１３】このため、シフトパタン数は集積回路２０
ａ，２０ｂの全入出力バウンダリスキャンバッファ分の
２４パタンが必要である。ここで、１パタンとはテスト
データをバウンダリスキャンバッファ１個シフトさせる
ためのシフトクロック数を示す。
ａ，２０ｂの全入出力バウンダリスキャンバッファ分の
２４パタンが必要である。ここで、１パタンとはテスト
データをバウンダリスキャンバッファ１個シフトさせる
ためのシフトクロック数を示す。
【００１４】すなわち、２４パタンのシフトクロックに
より、入力テストデータ２は集積回路２０ｂの出力バウ
ンダリスキャンバッファ２２ａ〜２２ｆと集積回路２０
ａの出力バウンダリスキャンバッファ２２ａ〜２２ｆと
に蓄えられる。
より、入力テストデータ２は集積回路２０ｂの出力バウ
ンダリスキャンバッファ２２ａ〜２２ｆと集積回路２０
ａの出力バウンダリスキャンバッファ２２ａ〜２２ｆと
に蓄えられる。
【００１５】次に、テスト動作により集積回路２０ａの
出力バウンダリスキャンバッファ２２ａ〜２２ｆに蓄え
られた入力テストデータ２が実装線路２５ａ〜２５ｆを
介して集積回路２０ｂの入力バウンダリスキャンバッフ
ァ２１ａ〜２１ｆにそれぞれ転送され、また集積回路２
０ｂの出力バウンダリスキャンバッファ２２ａ〜２２ｆ
に蓄えられた入力テストデータ２が実装線路２６ａ〜２
６ｆを介して集積回路２０ｃの入力バウンダリスキャン
バッファ２１ａ〜２１ｆにそれぞれ転送される。
出力バウンダリスキャンバッファ２２ａ〜２２ｆに蓄え
られた入力テストデータ２が実装線路２５ａ〜２５ｆを
介して集積回路２０ｂの入力バウンダリスキャンバッフ
ァ２１ａ〜２１ｆにそれぞれ転送され、また集積回路２
０ｂの出力バウンダリスキャンバッファ２２ａ〜２２ｆ
に蓄えられた入力テストデータ２が実装線路２６ａ〜２
６ｆを介して集積回路２０ｃの入力バウンダリスキャン
バッファ２１ａ〜２１ｆにそれぞれ転送される。
【００１６】テスト結果を集積回路２０ｃの出力テスト
データ８として観測する場合、集積回路２０ｂ，２０ｃ
の入力バウンダリスキャンバッファ２１ａ〜２１ｆに転
送されたテスト結果を、集積回路２０ｂ，２０ｃの出力
バウンダリスキャンバッファ２２ａ〜２２ｆを通過させ
るためにさらに２４パタンが必要となる。
データ８として観測する場合、集積回路２０ｂ，２０ｃ
の入力バウンダリスキャンバッファ２１ａ〜２１ｆに転
送されたテスト結果を、集積回路２０ｂ，２０ｃの出力
バウンダリスキャンバッファ２２ａ〜２２ｆを通過させ
るためにさらに２４パタンが必要となる。
【００１７】従って、入力テストデータ２のセット時に
２４パタン、テスト結果の観測時に２４パタンの総計４
８パタンのシフトパタンが必要となる。
２４パタン、テスト結果の観測時に２４パタンの総計４
８パタンのシフトパタンが必要となる。
【００１８】このような多くのバウンダリスキャンバッ
ファを必要とするバウンダリスキャン回路の一例とし
て、平成４年１月２４日に公開された特開平４−２０８
７９号公報記載の「バウンダリィスキャン回路」を挙げ
られる。この回路では、信号の双方向動作による回路の
簡易化と信頼性の向上を図っている。
ファを必要とするバウンダリスキャン回路の一例とし
て、平成４年１月２４日に公開された特開平４−２０８
７９号公報記載の「バウンダリィスキャン回路」を挙げ
られる。この回路では、信号の双方向動作による回路の
簡易化と信頼性の向上を図っている。
【００１９】
【発明が解決しようとする課題】上述した従来のバウン
ダリスキャン回路およびこれを用いた集積回路は、テス
トデータの出力時に集積回路内すべてのバウンダリスキ
ャンバッファをスキャンするため、大規模な集積回路が
多数実装されるプリント基板またはテストデータが長大
な場合、テスト時間が長くなるという欠点を有してい
る。
ダリスキャン回路およびこれを用いた集積回路は、テス
トデータの出力時に集積回路内すべてのバウンダリスキ
ャンバッファをスキャンするため、大規模な集積回路が
多数実装されるプリント基板またはテストデータが長大
な場合、テスト時間が長くなるという欠点を有してい
る。
【００２０】本発明の目的は、テスト時間を半減するバ
ウンダリスキャン回路およびこれを用いた集積回路を提
供することにある。
ウンダリスキャン回路およびこれを用いた集積回路を提
供することにある。
【００２１】
【課題を解決するための手段】本発明のバウンダリスキ
ャン回路およびこれを用いた集積回路は、入力テストデ
ータを入力用または出力用のバウンダリスキャンバッフ
ァに分岐させる切替回路と、複数の前記入力用のバウン
ダリスキャンバッファ機能を有する第１のシリアル配線
と、複数の前記出力用のバウンダリスキャンバッファ機
能を有する第２のシリアル配線と、前記第１のシリアル
配線または前記第２のシリアル配線のいずれかを選択し
出力する選択回路と、第１および第２の制御信号とクロ
ックとによりタイミング制御を行なう制御回路とを備え
たことを特徴としている。
ャン回路およびこれを用いた集積回路は、入力テストデ
ータを入力用または出力用のバウンダリスキャンバッフ
ァに分岐させる切替回路と、複数の前記入力用のバウン
ダリスキャンバッファ機能を有する第１のシリアル配線
と、複数の前記出力用のバウンダリスキャンバッファ機
能を有する第２のシリアル配線と、前記第１のシリアル
配線または前記第２のシリアル配線のいずれかを選択し
出力する選択回路と、第１および第２の制御信号とクロ
ックとによりタイミング制御を行なう制御回路とを備え
たことを特徴としている。
【００２２】また、前記制御回路が、タイミング制御手
段と、命令コードを生成保持するインストラクションレ
ジスタと、命令コードを解読するインストラクションデ
コーダとから構成されたことを特徴としている。
段と、命令コードを生成保持するインストラクションレ
ジスタと、命令コードを解読するインストラクションデ
コーダとから構成されたことを特徴としている。
【００２３】さらに、入力テストデータを入力用または
出力用のバウンダリスキャンバッファに分岐させる切替
回路と、複数の前記入力用のバウンダリスキャンバッフ
ァ機能を有する第１のシリアル配線と、複数の前記出力
用のバウンダリスキャンバッファ機能を有する第２のシ
リアル配線と、前記第１のシリアル配線または前記第２
のシリアル配線のいずれかを選択し出力する選択回路
と、第１および第２の制御信号とクロックとによりタイ
ミング制御を行なう制御回路とを備えたバウンダリスキ
ャン回路を用いた集積回路を特徴としている。
出力用のバウンダリスキャンバッファに分岐させる切替
回路と、複数の前記入力用のバウンダリスキャンバッフ
ァ機能を有する第１のシリアル配線と、複数の前記出力
用のバウンダリスキャンバッファ機能を有する第２のシ
リアル配線と、前記第１のシリアル配線または前記第２
のシリアル配線のいずれかを選択し出力する選択回路
と、第１および第２の制御信号とクロックとによりタイ
ミング制御を行なう制御回路とを備えたバウンダリスキ
ャン回路を用いた集積回路を特徴としている。
【００２４】また、前記制御回路が、タイミング制御手
段と、命令コードを生成保持するインストラクションレ
ジスタと、命令コードを解読するインストラクションデ
コーダとから構成されたバウンダリスキャン回路を用い
た集積回路を特徴としている。
段と、命令コードを生成保持するインストラクションレ
ジスタと、命令コードを解読するインストラクションデ
コーダとから構成されたバウンダリスキャン回路を用い
た集積回路を特徴としている。
【００２５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２６】図１は本発明のバウンダリスキャン回路お
よびこれを用いた集積回路の一実施例を示す構成図であ
る。
よびこれを用いた集積回路の一実施例を示す構成図であ
る。
【００２７】図１に示す集積回路１に含まれるバウンダ
リスキャン回路は、入力テストデータ２を入力専用また
は出力専用のバウンダリスキャンバッファへ分岐させる
切替スイッチ３と、入力専用の入力バウンダリスキャン
バッファ１５ａ〜１５ｆをそれぞれ直列接続した入力シ
リアル配線１３と、出力専用の出力バウンダリスキャン
バッファ１６ａ〜１６ｆをそれぞれ直列接続した出力シ
リアル配線１４と、入力シリアル配線１３または出力シ
リアル配線１４のいずれかを選択して出力テストデータ
８として出力するセレクタ４と、テスト制御信号１０、
テスト制御信号１２、テストクロック１１によりタイミ
ング制御を行ない切替信号１７を出力する制御回路５と
から構成されている。
リスキャン回路は、入力テストデータ２を入力専用また
は出力専用のバウンダリスキャンバッファへ分岐させる
切替スイッチ３と、入力専用の入力バウンダリスキャン
バッファ１５ａ〜１５ｆをそれぞれ直列接続した入力シ
リアル配線１３と、出力専用の出力バウンダリスキャン
バッファ１６ａ〜１６ｆをそれぞれ直列接続した出力シ
リアル配線１４と、入力シリアル配線１３または出力シ
リアル配線１４のいずれかを選択して出力テストデータ
８として出力するセレクタ４と、テスト制御信号１０、
テスト制御信号１２、テストクロック１１によりタイミ
ング制御を行ない切替信号１７を出力する制御回路５と
から構成されている。
【００２８】なお、図１において図４に示す構成要素に
対応するものは同一の参照数字または符号を付し、その
説明を省略する。
対応するものは同一の参照数字または符号を付し、その
説明を省略する。
【００２９】次に動作を説明する。
【００３０】図１において、集積回路１に入力された入
力テストデータ２は、切替スイッチ３により入力シリア
ル配線１３の入力バウンダリスキャンバッファ１５ａ〜
１５ｆまたは出力シリアル配線１４の出力バウンダリス
キャンバッファ１６ａ〜１６ｆのいずれかにセットされ
る。
力テストデータ２は、切替スイッチ３により入力シリア
ル配線１３の入力バウンダリスキャンバッファ１５ａ〜
１５ｆまたは出力シリアル配線１４の出力バウンダリス
キャンバッファ１６ａ〜１６ｆのいずれかにセットされ
る。
【００３１】入力シリアル配線１３または出力シリアル
配線１４のいずれかが、セレクタ４を介して出力テスト
データ８として出力される。切替えスイッチ３およびセ
レクタ４の制御は、テスト制御信号１０、テスト制御信
号１２、テストクロック１１を入力し制御回路５が出力
する切替信号１７により行なわれる。
配線１４のいずれかが、セレクタ４を介して出力テスト
データ８として出力される。切替えスイッチ３およびセ
レクタ４の制御は、テスト制御信号１０、テスト制御信
号１２、テストクロック１１を入力し制御回路５が出力
する切替信号１７により行なわれる。
【００３２】図２は図１の実施例に用いた制御回路の例
を示す詳細ブロック図である。
を示す詳細ブロック図である。
【００３３】図２を参照すると、制御回路５はタイミン
グ制御を行なうＴＡＰコントローラ９と、命令コードを
生成保持するインストラクションレジスタ６と、命令コ
ードを解読するインストラクションデコーダ７とから構
成される。
グ制御を行なうＴＡＰコントローラ９と、命令コードを
生成保持するインストラクションレジスタ６と、命令コ
ードを解読するインストラクションデコーダ７とから構
成される。
【００３４】入力テストデータ２を出力シリアル配線１
４の出力バウンダリスキャンバッファ１６ａ〜１６ｆに
入力する場合、テスト制御信号１０およびテスト制御信
号１２によりＴＡＰコントローラ９を制御し、ＴＡＰコ
ントローラ９の出力によりインストラクションレジスタ
６で、例えばＡ＝０，Ｂ＝０，Ｃ＝０という命令コード
を生成する。インストラクションデコーダ７からハイレ
ベル″１″の切替信号１７が出力されると、切替スイッ
チ３およびセレクタ４が出力シリアル配線１４を選択す
るので、入力テストデータ２が入力シリアル配線１３の
入力バウンダリスキャンバッファ１５ａ〜１５ｆを介さ
ずに出力シリアル配線１４の出力バウンダリスキャンバ
ッファ１６ａ〜１６ｆに順次テストクロック１１により
シフトされる。
４の出力バウンダリスキャンバッファ１６ａ〜１６ｆに
入力する場合、テスト制御信号１０およびテスト制御信
号１２によりＴＡＰコントローラ９を制御し、ＴＡＰコ
ントローラ９の出力によりインストラクションレジスタ
６で、例えばＡ＝０，Ｂ＝０，Ｃ＝０という命令コード
を生成する。インストラクションデコーダ７からハイレ
ベル″１″の切替信号１７が出力されると、切替スイッ
チ３およびセレクタ４が出力シリアル配線１４を選択す
るので、入力テストデータ２が入力シリアル配線１３の
入力バウンダリスキャンバッファ１５ａ〜１５ｆを介さ
ずに出力シリアル配線１４の出力バウンダリスキャンバ
ッファ１６ａ〜１６ｆに順次テストクロック１１により
シフトされる。
【００３５】次に、入力シリアル配線１３の入力バウン
ダリスキャンバッファ１５ａ〜１５ｆに蓄えられた入力
テストデータ２を出力テストデータ８として出力する場
合、テスト制御信号１０、テスト制御信号１２によりＴ
ＡＰコントローラ９を制御し、ＴＡＰコントローラ９の
出力によりインストラクションレジスタ６で、例えばＡ
＝１，Ｂ＝１，Ｃ＝１という命令コードを生成しインス
トラクションデコーダ７からローレベル″０″の切替信
号１７が出力されると、切替えスイッチ３およびセレク
タ４が入力シリアル配線１３を選択するので、入力バウ
ンダリスキャンバッファ１５ａ〜１５ｆに蓄えられた入
力テストデータ２が出力シリアル配線１４の出力バウン
ダリスキャンバッファ１６ａ〜１６ｆを介さずに、テス
トクロック１１により出力テストデータ８としてシリア
ルに出力される。
ダリスキャンバッファ１５ａ〜１５ｆに蓄えられた入力
テストデータ２を出力テストデータ８として出力する場
合、テスト制御信号１０、テスト制御信号１２によりＴ
ＡＰコントローラ９を制御し、ＴＡＰコントローラ９の
出力によりインストラクションレジスタ６で、例えばＡ
＝１，Ｂ＝１，Ｃ＝１という命令コードを生成しインス
トラクションデコーダ７からローレベル″０″の切替信
号１７が出力されると、切替えスイッチ３およびセレク
タ４が入力シリアル配線１３を選択するので、入力バウ
ンダリスキャンバッファ１５ａ〜１５ｆに蓄えられた入
力テストデータ２が出力シリアル配線１４の出力バウン
ダリスキャンバッファ１６ａ〜１６ｆを介さずに、テス
トクロック１１により出力テストデータ８としてシリア
ルに出力される。
【００３６】図３は本発明による接続テスト方法を説明
する図である。
する図である。
【００３７】図３を参照して、集積回路１ａ，１ｂ間お
よび集積回路１ｂ，１ｃ間の接続テストを説明する。
よび集積回路１ｂ，１ｃ間の接続テストを説明する。
【００３８】ここで、実装線路２７ａ〜２７ｆは集積回
路１ａと１ｂとの間の接続配線を示しテストの対象であ
り、また実装線路２８ａ〜２８ｆは集積回路１ｂと１ｃ
との間の接続配線を示しテストの対象となる。
路１ａと１ｂとの間の接続配線を示しテストの対象であ
り、また実装線路２８ａ〜２８ｆは集積回路１ｂと１ｃ
との間の接続配線を示しテストの対象となる。
【００３９】テスト制御信号１０、テスト制御信号１２
により、集積回路１ａ，１ｂ，１ｃの制御回路５が出力
する切替信号１７により出力シリアル配線１４をそれぞ
れ選択する。
により、集積回路１ａ，１ｂ，１ｃの制御回路５が出力
する切替信号１７により出力シリアル配線１４をそれぞ
れ選択する。
【００４０】まず最初に、入力テストデータ２をテスト
クロック１１により集積回路１ａと１ｂとに入力する。
クロック１１により集積回路１ａと１ｂとに入力する。
【００４１】このとき、テストクロック１１によりデー
タがシフトされるパタン数は、集積回路１ｂの出力バウ
ンダリスキャンバッファ１６ａ〜１６ｆ６個分の６パタ
ンと、集積回路１ａの出力バウンダリスキャンバッファ
１６ａ〜１６ｆ６個分の６パタンの総計１２パタンとな
る。
タがシフトされるパタン数は、集積回路１ｂの出力バウ
ンダリスキャンバッファ１６ａ〜１６ｆ６個分の６パタ
ンと、集積回路１ａの出力バウンダリスキャンバッファ
１６ａ〜１６ｆ６個分の６パタンの総計１２パタンとな
る。
【００４２】この時点で、テスト制御信号１０とテスト
制御信号１２とを用いて、集積回路１ａ，１ｂ間および
集積回路１ｂ，１ｃ間のテストを行ない、そのテスト結
果が集積回路１ｂおよび１ｃの入力バウンダリスキャン
バッファ１５ａ〜１５ｆにそれぞれ蓄えられる。
制御信号１２とを用いて、集積回路１ａ，１ｂ間および
集積回路１ｂ，１ｃ間のテストを行ない、そのテスト結
果が集積回路１ｂおよび１ｃの入力バウンダリスキャン
バッファ１５ａ〜１５ｆにそれぞれ蓄えられる。
【００４３】すなわち、テスト動作により、集積回路１
ａの出力バウンダリスキャンバッファ１６ａ〜１６ｆに
蓄えられた入力テストデータ２が実装線路２７ａ〜２７
ｆを介して集積回路１ｂの入力バウンダリスキャンバッ
ファ１５ａ〜１５ｆにそれぞれ転送される。
ａの出力バウンダリスキャンバッファ１６ａ〜１６ｆに
蓄えられた入力テストデータ２が実装線路２７ａ〜２７
ｆを介して集積回路１ｂの入力バウンダリスキャンバッ
ファ１５ａ〜１５ｆにそれぞれ転送される。
【００４４】また、集積回路１ｂの出力バウンダリスキ
ャンバッファ１６ａ〜１６ｆに蓄えられた入力テストデ
ータ２が実装線路２８ａ〜２８ｆを介して集積回路１ｃ
の入力バウンダリスキャンバッファ１５ａ〜１５ｆに転
送される。
ャンバッファ１６ａ〜１６ｆに蓄えられた入力テストデ
ータ２が実装線路２８ａ〜２８ｆを介して集積回路１ｃ
の入力バウンダリスキャンバッファ１５ａ〜１５ｆに転
送される。
【００４５】次に、テスト制御信号１０、テスト制御信
号１２により、集積回路１ａ，１ｂ，１ｃの制御回路５
が出力する切替信号１７でセレクタ４が入力シリアル配
線１３を選択し、集積回路１ｂ，１ｃの入力バウンダリ
スキャンバッファ１５ａ〜１５ｆにそれぞれに蓄えられ
たテスト結果を、テストクロック１１により集積回路１
ｃから出力テストデータ８として出力する。
号１２により、集積回路１ａ，１ｂ，１ｃの制御回路５
が出力する切替信号１７でセレクタ４が入力シリアル配
線１３を選択し、集積回路１ｂ，１ｃの入力バウンダリ
スキャンバッファ１５ａ〜１５ｆにそれぞれに蓄えられ
たテスト結果を、テストクロック１１により集積回路１
ｃから出力テストデータ８として出力する。
【００４６】このとき、シフトされるパタン数は集積回
路１ｂの入力バウンダリスキャンバッファ１５ａ〜１５
ｆ６個分の６パタンと、集積回路１ｃの入力バウンダリ
スキャンバッファ１５ａ〜１５ｆ６個分の６パタンの総
計１２パタンとなる。
路１ｂの入力バウンダリスキャンバッファ１５ａ〜１５
ｆ６個分の６パタンと、集積回路１ｃの入力バウンダリ
スキャンバッファ１５ａ〜１５ｆ６個分の６パタンの総
計１２パタンとなる。
【００４７】従って、集積回路１ａ，１ｂ間および集積
回路１ｂ，１ｃ間の接続テストを行なう場合に必要とす
るパタン数は、入力テストデータ２のセット時の１２パ
タンと出力テストデータ８のテスト結果観測時の１２パ
タンの総計２４パタンで実現される。
回路１ｂ，１ｃ間の接続テストを行なう場合に必要とす
るパタン数は、入力テストデータ２のセット時の１２パ
タンと出力テストデータ８のテスト結果観測時の１２パ
タンの総計２４パタンで実現される。
【００４８】すなわち、従来技術で述べた方式の半分の
パタン数でテストを行なうことができる。
パタン数でテストを行なうことができる。
【００４９】
【発明の効果】以上説明したように、本発明のバウンダ
リスキャン回路およびこれを用いた集積回路は、集積回
路の入力データ専用のシリアル配線と出力データ専用の
シリアル配線とに分離することにより、テストデータを
シフトするパタン数を半減することができるので、大規
模な集積回路が多数実装されるプリント基板、またはテ
ストデータが長大な場合でのテストにおいて、テスト時
間の大幅な削減ができるという効果を有している。
リスキャン回路およびこれを用いた集積回路は、集積回
路の入力データ専用のシリアル配線と出力データ専用の
シリアル配線とに分離することにより、テストデータを
シフトするパタン数を半減することができるので、大規
模な集積回路が多数実装されるプリント基板、またはテ
ストデータが長大な場合でのテストにおいて、テスト時
間の大幅な削減ができるという効果を有している。
【図１】本発明のバウンダリスキャン回路およびこれを
用いた集積回路の一実施例を示す構成図である。
用いた集積回路の一実施例を示す構成図である。
【図２】図１の実施例に用いた制御回路の例を示す詳細
ブロック図である。
ブロック図である。
【図３】本発明による接続テスト方法を説明する図であ
る。
る。
【図４】従来のバウンダリスキャン回路およびこれを用
いた集積回路を示す構成図である。
いた集積回路を示す構成図である。
【図５】従来の接続テスト方法を説明する図である。
１，１ａ，１ｂ，１ｃ 集積回路 ２ 入力テストデータ ３ 切替スイッチ ４ セレクタ ５ 制御回路 ６ インストラクションレジスタ ７ インストラクションデコーダ ８ 出力テストデータ ９ ＴＡＰコントローラ １０ テスト制御信号 １１ テストクロック １２ テスト制御信号 １３，２３ 入力シリアル配線 １４，２４ 出力シリアル配線 １５ａ〜１５ｆ，２１ａ〜２１ｆ 入力バウンダリス
キャンバッファ １６ａ〜１６ｆ，２２ａ〜２２ｆ 出力バウンダリス
キャンバッファ １７ 切替信号 １８ 制御回路 ２０，２０ａ，２０ｂ，２０ｃ 集積回路 ２５ａ〜２５ｆ，２６ａ〜２６ｆ 実装線路 ２７ａ〜２７ｆ，２８ａ〜２８ｆ 実装線路
キャンバッファ １６ａ〜１６ｆ，２２ａ〜２２ｆ 出力バウンダリス
キャンバッファ １７ 切替信号 １８ 制御回路 ２０，２０ａ，２０ｂ，２０ｃ 集積回路 ２５ａ〜２５ｆ，２６ａ〜２６ｆ 実装線路 ２７ａ〜２７ｆ，２８ａ〜２８ｆ 実装線路
Claims (4)
- 【請求項１】 入力テストデータを入力用または出力用
のバウンダリスキャンバッファに分岐させる切替回路
と、複数の前記入力用のバウンダリスキャンバッファ機
能を有する第１のシリアル配線と、複数の前記出力用の
バウンダリスキャンバッファ機能を有する第２のシリア
ル配線と、前記第１のシリアル配線または前記第２のシ
リアル配線のいずれかを選択し出力する選択回路と、第
１および第２の制御信号とクロックとによりタイミング
制御を行なう制御回路とを備えたことを特徴とするバウ
ンダリスキャン回路。 - 【請求項２】 前記制御回路が、タイミング制御手段
と、命令コードを生成保持するインストラクションレジ
スタと、命令コードを解読するインストラクションデコ
ーダとから構成されたことを特徴とする請求項１記載の
バウンダリスキャン回路。 - 【請求項３】 入力テストデータを入力用または出力用
のバウンダリスキャンバッファに分岐させる切替回路
と、複数の前記入力用のバウンダリスキャンバッファ機
能を有する第１のシリアル配線と、複数の前記出力用の
バウンダリスキャンバッファ機能を有する第２のシリア
ル配線と、前記第１のシリアル配線または前記第２のシ
リアル配線のいずれかを選択し出力する選択回路と、第
１および第２の制御信号とクロックとによりタイミング
制御を行なう制御回路とを備えたバウンダリスキャン回
路を用いたことを特徴とする集積回路。 - 【請求項４】 前記制御回路が、タイミング制御手段
と、命令コードを生成保持するインストラクションレジ
スタと、命令コードを解読するインストラクションデコ
ーダとから構成された請求項３記載のバウンダリスキャ
ン回路を用いたことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7160449A JPH0915299A (ja) | 1995-06-27 | 1995-06-27 | バウンダリスキャン回路およびこれを用いた集積 回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7160449A JPH0915299A (ja) | 1995-06-27 | 1995-06-27 | バウンダリスキャン回路およびこれを用いた集積 回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0915299A true JPH0915299A (ja) | 1997-01-17 |
Family
ID=15715179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7160449A Pending JPH0915299A (ja) | 1995-06-27 | 1995-06-27 | バウンダリスキャン回路およびこれを用いた集積 回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0915299A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998055927A1 (en) * | 1997-06-02 | 1998-12-10 | Koken Co., Ltd. | Boundary scanning element and communication equipment using the same |
| EP1026512A2 (en) * | 1999-01-11 | 2000-08-09 | Koken Co., Ltd. | Test circuit for a communication element |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0580131A (ja) * | 1991-09-20 | 1993-04-02 | Nec Corp | 論理集積回路 |
| JPH05142307A (ja) * | 1991-11-21 | 1993-06-08 | Toshiba Corp | 半導体集積回路 |
| JPH06160489A (ja) * | 1992-11-17 | 1994-06-07 | Hitachi Ltd | バウンダリスキャン内部テスト方式 |
-
1995
- 1995-06-27 JP JP7160449A patent/JPH0915299A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0580131A (ja) * | 1991-09-20 | 1993-04-02 | Nec Corp | 論理集積回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| WO1998055927A1 (en) * | 1997-06-02 | 1998-12-10 | Koken Co., Ltd. | Boundary scanning element and communication equipment using the same |
| WO1998055926A1 (en) * | 1997-06-02 | 1998-12-10 | Koken Co., Ltd. | Boundary scan element and communication device made by using the same |
| US6658614B1 (en) | 1997-06-02 | 2003-12-02 | Koken Co., Ltd. | Boundary scan element and communication device made by using the same |
| EP1026512A2 (en) * | 1999-01-11 | 2000-08-09 | Koken Co., Ltd. | Test circuit for a communication element |
| EP1026512B1 (en) * | 1999-01-11 | 2006-08-23 | Koken Co., Ltd. | Test circuit for a communication element |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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