JP2001085620A - 集積回路の試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 集積回路の試験用外部端子を少なくしてコス
トの削減を図る。また、集積回路が複数の機能マクロを
内蔵する場合に、試験用外部端子を少なくしてコストの
削減を図るとともに、各機能マクロの試験時間の短縮を
図る。 【解決手段】 少なくとも１つ以上の試験パターンにお
いて論理レベルが“Ｈ”または“Ｌ”に固定される信号
が入力される機能マクロ１の入力端子ＩＮm+1 〜ＩＮn
に対して、集積回路の内部で発生させた論理固定信号を
セレクタＳm+1 〜Ｓn を介して選択的に供給するように
することにより、そのような論理固定信号を入力するた
めの外部入力端子を集積回路に設けなくても済むように
する。集積回路が複数の機能マクロを内蔵する場合に
は、上述のように構成した上で各機能マクロの試験を同
時並列的に行うようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は集積回路の試験装置
に関し、特に、１つの機能を実現する回路をマクロ化し
て他の回路と同一の集積回路に内蔵したいわゆるシステ
ムＬＳＩの試験方式に関するものである。

【０００２】

【従来の技術】従来、ＣＰＵやＤＳＰあるいはＤＲＡＭ
などの回路は、それぞれ異なるボード上に独立デバイス
として実装されていた。ところが、近年では、それら回
路の微細化や高度化等に伴って、当該回路をマクロ化
し、検証済機能マクロとして他の回路と同一の集積回路
に内蔵する製品、いわゆるシステムＬＳＩが増加してき
ている。しかも、１つの集積回路内に複数の機能マクロ
を内蔵する場合も増加してきている。

【０００３】独立デバイスをマクロ化した機能マクロ
は、そのレイアウトが固定されていることが多い。その
ため、いわゆるロジックスキャン等の試験容易化回路を
機能マクロ内に後から追加することは難しい。このこと
から、機能マクロを含むシステムＬＳＩの動作試験は、
外部から命令や必要な信号を与えて機能マクロを実際に
動作させ、その処理結果を外部に取り出すといったファ
ンクション試験によって行われることが多い。

【０００４】図２０は、機能マクロに対してファンクシ
ョン試験を行うための従来の原理を示す構成図である。
なお、ここでは、機能マクロの入力側のみを代表として
示している。図２０に示すように、機能マクロ１００に
は、複数の入力端子ＩＮ0 ，ＩＮ1 ，…，ＩＮn-1 ，Ｉ
Ｎn が備えられている。また、これら複数の入力端子Ｉ
Ｎ0 ，ＩＮ1 ，…，ＩＮn-1 ，ＩＮn のそれぞれに対応
して、複数のセレクタＳ0 ，Ｓ1 ，…，Ｓn-1 ，Ｓn が
備えられている。

【０００５】各セレクタＳ0 〜Ｓn は、機能マクロ１０
０を含んで構成される集積回路の外部入力端子からファ
ンクション試験動作時に入力される信号（ファンクショ
ン試験のための命令や必要な信号）と、集積回路に含ま
れる機能マクロ１００以外の他の回路等から当該集積回
路の通常動作時に入力される信号とを２入力とし、その
何れかを選択して機能マクロ１００の各入力端子ＩＮ0
〜ＩＮn に供給する。このとき各セレクタＳ0 〜Ｓn
は、その制御端子に入力される制御信号に応じて２入力
の選択状態を切り換える。

【０００６】すなわち、各セレクタＳ0 〜Ｓn は、上記
制御信号としてテストモードが設定されているときは、
集積回路の外部入力端子からファンクション試験動作時
に入力される信号を選択して機能マクロ１００の各入力
端子ＩＮ0 〜ＩＮn に供給する。一方、テストモードが
設定されていないとき、すなわち、通常動作モードが設
定されているときは、各セレクタＳ0 〜Ｓn は、集積回
路に含まれる機能マクロ１００以外の他の回路等から入
力される信号を選択して機能マクロ１００の各入力端子
ＩＮ0 〜ＩＮn に供給する。

【０００７】このように、図２０に示す構成において
は、集積回路に内蔵した検証済機能マクロ１００につい
ても、独立デバイスに対して行っていた既存のファンク
ション試験を同様に行うことが可能となるように、テス
ト動作時に機能マクロ１００の全入力端子ＩＮ0 〜ＩＮ
n を集積回路の外部入力端子と接続するように、各セレ
クタＳ0 〜Ｓn によって端子定義の変更を行っている。

【０００８】図２１は、１つの集積回路内に異なる２つ
の機能マクロを内蔵した場合の従来の構成例を示す図で
ある。図２１に示す構成では、１つの集積回路内に２つ
の機能マクロＡ，Ｂ（１０１，１０２）とこれ以外のユ
ーザロジック１０３とを内蔵しており、これらに対して
集積回路の外部入力端子１０７から必要な信号を与える
ことにより、ファンクション試験を順次行う。そして、
各機能マクロ１０１，１０２での処理結果を集積回路の
外部出力端子１０８から出力することにより、ファンク
ション試験の結果を得る。

【０００９】例えば、最初に機能マクロ１０１，１０２
のファンクション試験を順次に行った後、ユーザロジッ
ク１０３のファンクション試験を行う。ここで、機能マ
クロ１０１のファンクション試験を行うときには、機能
マクロＡセレクト端子１０４から機能マクロ１０１に対
してセレクト信号を供給する。また、機能マクロ１０２
のファンクション試験を行うときには、機能マクロＢセ
レクト端子１０５から機能マクロ１０２に対してセレク
ト信号を供給する。また、ユーザロジック１０３のファ
ンクション試験を行うときには、制御信号入力端子１０
６からユーザロジック１０３に対してテストモードであ
ることを示す信号を供給する。

【００１０】機能マクロ１０１のファンクション試験を
行うときには、集積回路の外部入力端子１０７から入力
された信号を機能マクロ１０１に供給する。このとき、
複数ある外部入力端子１０７の一部から入力された信号
は、当該入力信号とユーザロジック１０３で処理された
信号との何れかを選択的に出力するセレクタ１０９を介
して機能マクロ１０１に供給される。そして、この機能
マクロ１０１で処理された結果を、当該機能マクロ１０
１で処理された信号と、機能マクロ１０２で処理された
信号と、通常動作時の出力信号との何れかを選択的に出
力するセレクタ１１１を介して集積回路の外部出力端子
１０８から外部に出力する。

【００１１】また、機能マクロ１０２のファンクション
試験を行うときには、集積回路の外部入力端子１０７か
ら入力された信号を機能マクロ１０２に供給する。この
とき、複数ある外部入力端子１０７の一部から入力され
た信号は、当該入力信号とユーザロジック１０３で処理
された信号との何れかを選択的に出力するセレクタ１１
０を介して機能マクロ１０２に供給される。そして、こ
の機能マクロ１０２で処理された結果を上記セレクタ１
１１を介して集積回路の外部出力端子１０８から外部に
出力する。なお、複数ある外部出力端子１０８の中に
は、例えば機能マクロ１０２で処理された信号のみを出
力する専用の端子もある。

【００１２】また、ユーザロジック１０３のファンクシ
ョン試験を行うときには、集積回路の外部入力端子１０
７から入力された信号をユーザロジック１０３に供給す
る。このとき、ユーザロジック１０３で処理された信号
は、上述のセレクタ１０９，１１０を介して機能マクロ
１０１，１０２に供給される。そして、これらの機能マ
クロ１０１，１０２で処理された結果を上記セレクタ１
１１を介して、あるいは介することなく集積回路の外部
出力端子１０８から外部に出力する。このような構成に
おいて、機能マクロ１０１，１０２のみとつながる集積
回路の外部端子は試験用端子である。

【００１３】

【発明が解決しようとする課題】上記図２０に示したよ
うに、従来のシステムＬＳＩ等の集積回路では、当該集
積回路に内蔵した機能マクロについても既存のファンク
ション試験を行えるようにするために、機能マクロの各
入力端子に対して試験用の各種信号を外部から供給する
ための試験用端子（外部入力端子）を集積回路に備える
ことが必要であった。このことは、機能マクロでの処理
結果を出力する各出力端子についても同様である。その
ため、通常動作時には使わない試験用の外部端子を集積
回路に数多く設ける必要があり、集積回路のコストアッ
プを招くという問題があった。

【００１４】また、上記図２１に示したように、複数の
機能マクロを内蔵する集積回路においては、試験対象と
なる機能マクロの入出力端子を集積回路の試験用外部端
子に選択的に接続して、各機能マクロのファンクション
試験を順番に行っていた。そのため、全ての機能マクロ
を試験するのにかかる時間が増大するという問題があっ
た。

【００１５】このような試験時間の増大を防止するため
の手段としては、図２２に示すように、機能マクロを選
択するためのセレクト信号をマクロセレクト端子１１２
から２つの機能マクロ１０１，１０２に同時に供給する
ことにより、２つの機能マクロ１０１，１０２でファン
クション試験を同時並列的に行うようにすることが考え
られる。

【００１６】しかしながら、このように構成した場合に
は、少なくとも試験動作時には、各機能マクロ１０１，
１０２の入出力端子を全て集積回路の試験用外部端子に
接続するようにする必要があることから、集積回路の試
験用外部端子を増やす必要があった。そのため、試験用
端子数の増大によるコストアップという問題は更に大き
なもとのなってしまう。

【００１７】本発明は、このような問題を解決するため
に成されたものであり、集積回路の試験用外部端子の増
大を抑制してコストの削減を図ることを目的とする。ま
た、本発明は、複数の機能マクロを内蔵する集積回路の
試験において、試験用外部端子の増大を抑制してコスト
の削減を図るとともに、各機能マクロを同時並列的に試
験することで試験時間の短縮を図ることを目的とする。

【００１８】

【課題を解決するための手段】本発明による集積回路の
試験装置は、集積回路に内蔵される機能マクロの試験を
行うための装置であって、少なくとも１つ以上の試験パ
ターンにおいて論理レベルが変化しない信号、あるいは
集積回路の特定の外部入力端子から入力される信号と特
定の関係にある信号を発生させる信号発生回路と、信号
発生回路で発生された信号を機能マクロの入力端子に選
択的に供給する選択回路とを備えることを特徴とする。
このように構成することにより、論理レベルが変化しな
い信号や、集積回路の特定の外部入力端子から入力され
る一の信号と特定の関係にある信号については集積回路
の内部で発生させることが可能となることから、そのよ
うな信号を入力するための外部入力端子を集積回路に設
けなくても済む。

【００１９】例えば、本発明の１つの態様では、少なく
とも１つ以上の試験パターンにおいて論理レベルの変化
しない信号が入力される機能マクロの入力端子に対し
て、集積回路の内部で発生させた論理レベル固定の信号
を選択的に供給するようにしたことを特徴とする。この
ように構成することにより、機能マクロの試験時に使用
する論理レベル固定の信号を、集積回路の内部で発生さ
せることが可能となることから、そのような論理固定信
号を集積回路の外部入力端子から入力しなくても済む。

【００２０】本発明の他の態様では、論理レベルが変化
する信号を入力する集積回路の外部入力端子は、そこか
ら入力される信号を機能マクロの２つ以上の入力端子で
同時に使用しない限り、１つの外部入力端子を当該同時
に使用しない端子を含む機能マクロの複数の入力端子で
共有するようにしたことを特徴とする。このように構成
することにより、共有した１つの外部入力端子から機能
マクロの複数の入力端子に対して、各試験パターン毎に
対応する信号を適宜供給することが可能となる。

【００２１】本発明のその他の態様では、少なくとも１
つ以上の試験パターンにおいて論理レベルが互いに同一
の信号が入力される機能マクロの複数の入力端子に対し
て、集積回路の特定の外部入力端子から入力した信号を
選択的に供給するようにしたことを特徴とする。このよ
うに構成することにより、共有した１つの外部入力端子
から機能マクロの複数の入力端子に対して同一の信号を
供給することが可能となる。

【００２２】本発明のその他の態様では、少なくとも１
つ以上の試験パターンにおいて論理レベルが一の信号と
は逆の信号が入力される機能マクロの入力端子に対し
て、上記一の信号からその逆論理の信号を集積回路の内
部で発生させて選択的に供給するようにしたことを特徴
とする。このように構成することにより、機能マクロの
複数の入力端子に対して一の信号とその逆論理の信号と
を１つの外部入力端子から供給することが可能となる。

【００２３】本発明のその他の態様では、少なくとも１
つ以上の試験パターンにおいて一の信号より一定量だけ
遅れた信号またはその逆論理の信号が入力される機能マ
クロの入力端子に対して、上記一の信号から一定量だけ
遅れた信号またはその逆論理の信号を集積回路の内部で
発生させて選択的に供給するようにしたことを特徴とす
る。ここで、特定の外部入力端子より入力した一の信号
の立ち上がりおよび立ち下がりの遅延量をそれぞれ独立
に設定するようにしても良い。このように構成すること
により、機能マクロの複数の入力端子に対して一の信号
とその信号から一定量だけ遅れた信号またはその逆論理
の信号とを１つの外部入力端子から供給することが可能
となる。また、上記一の信号から一定量だけ遅れた信号
として、立ち上がり側と立ち下がり側の遅延量を異なら
せた信号を供給することが可能となる。

【００２４】本発明のその他の態様では、上記に示した
ような各構成において、機能マクロの入力端子に対して
入力する信号の選択状態をレジスタに設定された制御情
報に従って制御することを特徴とする。ここで、上記レ
ジスタに対する制御情報の設定は、機能マクロとも接続
される共通バスを介して行うようにしても良い。このよ
うに構成することにより、機能マクロの入力端子に対し
て入力する信号の選択状態を制御するために特別な外部
端子を集積回路に設けなくても済む。

【００２５】また、本発明による集積回路の試験装置
は、集積回路に内蔵される機能マクロの試験を行うため
の装置であって、機能マクロの出力端子から出力される
信号と、論理レベルが変化しない信号あるいは上記集積
回路の特定の外部入力端子から入力される信号と特定の
関係にある信号を試験の期待値信号として比較すること
により、機能マクロの１つ以上の出力端子から出力され
る信号毎に試験結果の良否を判定し、それぞれの判定結
果をまとめて集積回路の特定の外部出力端子に選択的に
供給する内部判定回路を備えることを特徴とする。この
ように構成することにより、試験結果を出力する出力端
子が機能マクロに多数備えられていても、それらの出力
端子から出力された試験結果を集積回路の内部で判定し
て特定の外部出力端子から出力するので、機能マクロの
各出力端子から得られた試験結果を外部に出力するため
に数多くの外部出力端子を集積回路に設けなくても済
む。

【００２６】例えば、本発明の１つの態様では、少なく
とも１つ以上の試験パターンにおいて機能マクロの出力
端子から出力される論理レベルの変化しない信号と、集
積回路の内部で発生させた論理レベル固定の期待値信号
とを比較することにより、機能マクロの１つ以上の出力
端子から出力される信号毎に試験結果の良否を判定し、
それぞれの判定結果をまとめて集積回路の特定の外部出
力端子に選択的に供給するようにしたことを特徴とす
る。このように構成することにより、試験結果を出力す
る出力端子が機能マクロに多数備えられていても、それ
らの出力端子から出力された試験結果を集積回路の内部
で判定して特定の外部出力端子から出力することが可能
となる。また、比較対象となる論理固定の期待値信号を
集積回路の内部で発生しているので、そのような論理固
定信号を集積回路の外部入力端子から入力しなくても済
む。

【００２７】本発明のその他の態様では、集積回路が備
える特定の外部出力端子以外の外部出力端子は、機能マ
クロの複数の出力端子から出力される信号を１つの外部
出力端子で同時に使用しない限り、当該１つの外部出力
端子を機能マクロの複数の出力端子で共有するようにし
たことを特徴とする。このように構成することにより、
機能マクロの複数の出力端子から共有した１つの外部出
力端子に対して、各試験パターン毎に対応する試験結果
の信号を適宜供給することが可能となる。

【００２８】本発明のその他の態様では、少なくとも１
つ以上の試験パターンにおいて機能マクロの複数の出力
端子から出力される論理レベル同一の信号と、集積回路
の特定の外部入力端子より入力された期待値信号とを比
較することにより、機能マクロの１つ以上の出力端子か
ら出力される信号毎に試験結果の良否を判定し、それぞ
れの判定結果をまとめて集積回路の特定の外部出力端子
に選択的に供給するようにしたことを特徴とする。この
ように構成することにより、試験結果を出力する出力端
子が機能マクロに多数備えられていても、それらの出力
端子から出力された試験結果を集積回路の内部で判定し
て特定の外部出力端子から出力することが可能となる。
また、機能マクロの１つ以上の出力端子から出力される
信号との比較対象となる期待値信号を特定の外部入力端
子より共通に入力しているので、論理レベルが同一の期
待値信号を入力するために多数の外部入力端子を集積回
路に設けなくても済む。

【００２９】本発明のその他の態様では、少なくとも１
つ以上の試験パターンにおいて一の期待値信号と論理レ
ベルが逆となる期待値信号を上記一の期待値信号から集
積回路の内部で発生させ、機能マクロの出力端子から出
力される信号と、一の期待値信号およびこれと論理レベ
ルが逆の期待値信号とを夫々比較することにより、機能
マクロの１つ以上の出力端子から出力される信号毎に試
験結果の良否を判定し、それぞれの判定結果をまとめて
集積回路の特定の外部出力端子に選択的に供給するよう
にしたことを特徴とする。このように構成することによ
り、試験結果を出力する出力端子が機能マクロに多数備
えられていても、それらの出力端子から出力された試験
結果を集積回路の内部で判定して特定の外部出力端子か
ら出力することが可能となる。また、特定の外部入力端
子より入力された期待値信号からそれとは逆論理の期待
値信号を集積回路の内部で発生しているので、論理レベ
ルが互いに逆の期待値信号を入力するために多数の外部
入力端子を集積回路に設けなくても済む。

【００３０】本発明のその他の態様では、上記一の期待
値信号は、リセット信号と同一またはこれと論理レベル
が逆の信号であることを特徴とする。このように構成す
ることにより、期待値信号を入力する端子をリセット端
子が兼ねることが可能となる。

【００３１】本発明のその他の態様では、少なくとも１
つ以上の試験パターンにおいて一の期待値信号より一定
量だけ遅れた期待値信号またはその逆論理の期待値信号
を上記一の期待値信号から集積回路の内部で発生させ、
機能マクロの出力端子から出力される信号と、一の期待
値信号およびこれから一定量だけ遅れた期待値信号また
はその逆論理の期待値信号とを夫々比較することによ
り、機能マクロの１つ以上の出力端子から出力される信
号毎に試験結果の良否を判定し、それぞれの判定結果を
まとめて集積回路の特定の外部出力端子に選択的に供給
するようにしたことを特徴とする。ここで、上記特定の
外部入力端子より入力した一の期待値信号の立ち上がり
および立ち下がりの遅延量をそれぞれ独立に設定するよ
うにしても良い。このように構成することにより、試験
結果を出力する出力端子が機能マクロに多数備えられて
いても、それらの出力端子から出力された試験結果を集
積回路の内部で判定して特定の外部出力端子から出力す
ることが可能となる。また、特定の外部入力端子より入
力された期待値信号から一定量だけ遅れた期待値信号ま
たはその逆論理の期待値信号を集積回路の内部で発生し
ているので、一の期待値信号と一定量だけ遅れた期待値
信号等を入力するために多数の外部入力端子を集積回路
に設けなくても済む。また、上記一の信号から一定量だ
け遅れた信号として、立ち上がり側と立ち下がり側の遅
延量を異ならせた信号を集積回路の内部で発生すること
が可能となる。

【００３２】本発明のその他の態様では、上記に示した
ような各構成において、機能マクロの出力端子から出力
される信号毎に行われる試験結果の良否判定をレジスタ
に設定された制御情報に従って制御することを特徴とす
る。ここで、上記レジスタに対する制御情報の設定は、
機能マクロとも接続される共通バスを介して行うように
しても良い。このように構成することにより、機能マク
ロでの試験結果の良否判定を制御するために特別な外部
端子を集積回路に設けなくても済む。

【００３３】

【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。システムＬＳＩ等の集積回路に用
いられる検証済機能マクロ、特にプロセッサコア等は、
動作モード信号、割込信号、エラー信号等の多数の信号
を扱う。機能マクロのファンクション試験は、機能単位
で分割した幾つかのテストパターン信号を入力して行う
が、上述の多数の信号は、大部分のテストパターンにお
いて、ある入力信号が固定または他の入力信号と共通、
あるいは、ある出力信号が固定または他の出力信号と共
通になる等の性質を有する。

【００３４】例えば、ある特定のテストパターンでファ
ンクション試験を行うときには、割込信号用の端子に入
力されるテスト信号は論理レベルが時間経過と共に変化
するが、エラー信号用の端子に入力されるテスト信号は
論理レベルが固定されるといった具合いである。以下に
述べる各実施形態では、このような性質を考慮して端子
情報の入出力を工夫することにより、ファンクション試
験に必要な外部端子の削減を図るものである。

【００３５】（第１の実施形態）図１は、機能マクロに
対してファンクション試験を行う第１の実施形態による
原理を示す構成図である。図１に示すように、機能マク
ロ１には、複数の入力端子ＩＮ0 ，…，ＩＮm ，ＩＮm+
1 ，…，ＩＮn が備えられている。また、これら複数の
入力端子ＩＮ0 ，…，ＩＮm ，ＩＮm+1 ，…，ＩＮn の
それぞれに対応して、複数のセレクタＳ0 ，…，Ｓm ，
Ｓm+1 ，…，Ｓn が備えられている。

【００３６】これら複数の入力端子ＩＮ0 〜ＩＮn のう
ち、０番目からｍ番目までの入力端子ＩＮ0 〜ＩＮm
は、全てのテストパターンで値が“Ｈ”または“Ｌ”に
固定されない（時間経過と共に“Ｈ”または“Ｌ”に論
理レベルが変化する）信号を入力する入力端子であると
する。これらの入力端子ＩＮ0 〜ＩＮm に対応するセレ
クタＳ0 〜Ｓm は、集積回路の外部入力端子ＥＸＴ0 〜
ＥＸＴm からファンクション試験動作時に入力される論
理レベルが変化する信号（ファンクション試験のための
命令や必要な信号）と、集積回路に含まれる機能マクロ
１以外の他の回路等から通常動作時に入力される信号と
を２入力とし、その何れかを選択して機能マクロ１の各
入力端子ＩＮ0 〜ＩＮm に供給する。

【００３７】また、機能マクロ１のｍ＋１番目からｎ番
目までの入力端子ＩＮm+1 〜ＩＮnは、少なくとも１つ
以上のテストパターンにおいて値が“Ｈ”または“Ｌ”
に固定されることがある信号を入力する入力端子である
とする。これらの入力端子ＩＮm+1 〜ＩＮn に対応する
セレクタＳm+1 〜Ｓn は、集積回路の外部入力端子ＥＸ
Ｔm+1 〜ＥＸＴk （ｋ＜ｎ）からファンクション試験動
作時に入力される論理変動信号と、機能マクロ１以外の
他の回路等から通常動作時に入力される信号との他に、
“Ｈ”または“Ｌ”の論理固定信号をも入力とし、それ
らの何れかを選択して機能マクロ１の各入力端子ＩＮm+
1 〜ＩＮn に供給する。

【００３８】ここで、複数ある外部入力端子ＥＸＴ0 〜
ＥＸＴk のうち、入力信号の固定が可能な入力端子ＩＮ
m+1 〜ＩＮn に対応して設けられたセレクタＳm+1 〜Ｓ
n と接続する外部入力端子ＥＸＴm+1 〜ＥＸＴk は、こ
こから入力される試験用のパターン信号を機能マクロ１
の２つ以上の入力端子で同時に使用しない限り、１つの
外部入力端子を当該同時に使用しない端子を含む機能マ
クロ１の複数の入力端子で共有する。

【００３９】上記複数のセレクタＳ0 〜Ｓn は、テスト
モードの設定時においてその制御端子に試験制御レジス
タ２から入力されるそれぞれの制御情報に応じて、複数
入力の選択状態を切り換える。この試験制御レジスタ２
には、機能マクロ１とも接続されている集積回路の共通
バスを介して、ファンクション試験の各機能単位（各テ
ストパターン）毎に各セレクタＳ0 〜Ｓn の選択状態を
制御するための制御情報が、テストモードの設定前にあ
らかじめ格納される。

【００４０】図２は、上記図１に示した原理構成におい
て、機能マクロ１の入力端子がＩＮ0 〜ＩＮ5 までの６
個、論理レベルが変動する試験用パターン信号を入力す
る外部入力端子がＥＸＴ0 〜ＥＸＴ2 までの３個の場合
の構成例を示す図である。また、図３は、これらの入力
端子ＩＮ0 〜ＩＮ5 および外部入力端子ＥＸＴ0 〜ＥＸ
Ｔ2 に入力される信号の例を示すタイミングチャートで
ある。以下に、この図２および図３を用いて説明する。

【００４１】図３に示す例においては、所定の機能単位
で成るファンクションとして、ＦＮ00〜ＦＮ03の４つの
テストパターンで試験を順次行うものとする。ここで、
第１のテストパターンＦＮ00では、機能マクロ１の入力
端子ＩＮ3 ，ＩＮ4 ，ＩＮ5に供給される信号が“Ｈ”
または“Ｌ”に固定され、第２のテストパターンＦＮ01
では、機能マクロ１の入力端子ＩＮ2 ，ＩＮ4 ，ＩＮ5
に供給される信号が“Ｈ”または“Ｌ”に固定されてい
る。また、第３のテストパターンＦＮ02では、機能マク
ロ１の入力端子ＩＮ1 ，ＩＮ2 ，ＩＮ3 に供給される信
号が何れも“Ｈ”に固定され、第４のテストパターンＦ
Ｎ03では、機能マクロ１の入力端子ＩＮ2 ，ＩＮ3 ，Ｉ
Ｎ4 ，ＩＮ5 に供給される信号が“Ｈ”または“Ｌ”に
固定されている。

【００４２】以上のことから、図２に示す機能マクロ１
が備えている６個の入力端子ＩＮ0〜ＩＮ5 のうち、０
番目の入力端子ＩＮ0 は、ＦＮ00〜ＦＮ03の全てのテス
トパターンにおいて値が“Ｈ”または“Ｌ”に固定され
ず、時間経過と共に値が変動する信号を入力する入力端
子である。よって、この入力端子ＩＮ0 に対応するセレ
クタＳ0 は、集積回路の外部入力端子ＥＸＴ0 からファ
ンクション試験動作時に入力される試験用パターン信号
と、機能マクロ１以外の他の回路等から通常動作時に入
力される信号とを２入力とし、それらの何れかを選択し
て機能マクロ１の入力端子ＩＮ0 に供給する。したがっ
て、この場合において外部入力端子ＥＸＴ0 は、機能マ
クロ１の入力端子ＩＮ0 専用の外部端子ということにな
る。

【００４３】また、機能マクロ１の０番目の入力端子Ｉ
Ｎ0 を除く他の入力端子ＩＮ1 〜ＩＮ5 は、少なくとも
１つ以上のテストパターンにおいて値が“Ｈ”または
“Ｌ”に固定されることがある信号を入力する入力端子
である。よって、これらの入力端子ＩＮ1 〜ＩＮ5 に対
応するセレクタＳ1 〜Ｓ5 は、集積回路の外部入力端子
ＥＸＴ1 ，ＥＸＴ2 からファンクション試験動作時に入
力される信号と、機能マクロ１以外の他の回路等から通
常動作時に入力される信号と、“Ｈ”または“Ｌ”の固
定論理信号とを入力とし、それらの何れかを選択して機
能マクロ１の各入力端子ＩＮ1 〜ＩＮ5 に供給する。

【００４４】ここで、何れかのテストパターンにおいて
入力信号の固定が可能な入力端子ＩＮ1 〜ＩＮ5 に対応
して設けられたセレクタＳ1 〜Ｓ5 と接続する外部入力
端子ＥＸＴ1 ，ＥＸＴ2 のうち、一方の外部入力端子Ｅ
ＸＴ1 は、機能マクロ１の２つの入力端子ＩＮ1 ，ＩＮ
4 で共有し、他方の外部入力端子ＥＸＴ2 は、機能マク
ロ１の３つの入力端子ＩＮ2 ，ＩＮ3 ，ＩＮ5 で共有す
る。

【００４５】すなわち、ＦＮ00〜ＦＮ03の全てのテスト
パターンにおいて、外部入力端子ＥＸＴ1 から入力され
る試験用パターン信号は、２つの入力端子ＩＮ1 ，ＩＮ
4 で同時に使用することはない（一方は必ず“Ｈ”に固
定されている）。また、外部入力端子ＥＸＴ2 から入力
される試験用パターン信号は、３つの入力端子ＩＮ2，
ＩＮ3 ，ＩＮ5 のうち２つ以上で同時に使用することは
ない（何れか２つは必ず“Ｈ”または“Ｌ”に固定され
ている）。よって、上述のように１つの外部入力端子を
機能マクロ１の複数の入力端子で共有することが可能で
ある。

【００４６】上記試験制御レジスタ２には、テストモー
ドの設定前に、機能マクロ１とも接続されている共通バ
スを介して、それぞれのテストパターンＦＮ00〜ＦＮ03
毎に各セレクタＳ0 〜Ｓ5 の選択状態を制御するための
制御情報を格納する。すなわち、試験制御レジスタ２自
体に専用のアドレスを与え（アドレス空間の一部を試験
制御レジスタ２に割り当てる）、機能マクロ１が外部と
データのやり取りをするのと同様の手順に従って、必要
な制御情報を試験制御レジスタ２に書き込む。その後テ
ストモードが設定されると、この試験制御レジスタ２内
に格納された制御情報が各セレクタＳ0 〜Ｓ5 の制御端
子に対して各テストパターン毎に順次与えられる。これ
らのセレクタＳ0 〜Ｓ5 は、この試験制御レジスタ２か
ら入力されるそれぞれの制御情報に応じて、複数入力の
選択状態を切り換える。

【００４７】すなわち、第１のテストパターンＦＮ00に
よる試験実行時においては、セレクタＳ0 〜Ｓ2 では外
部入力端子ＥＸＴ0 〜ＥＸＴ2 からの試験用パターン信
号を選択し、セレクタＳ3 ，Ｓ4 では“Ｈ”の論理固定
信号を選択し、セレクタＳ5では“Ｌ”の論理固定信号
を選択する。また、次の第２のテストパターンＦＮ01に
よる試験実行時においては、セレクタＳ0 ，Ｓ1 ，Ｓ3
では外部入力端子ＥＸＴ0 〜ＥＸＴ2 からの試験用パタ
ーン信号を選択し、セレクタＳ4 では“Ｈ”の論理固定
信号を選択し、セレクタＳ2 ，Ｓ5 では“Ｌ”の論理固
定信号を選択する。

【００４８】また、第３のテストパターンＦＮ02による
試験実行時においては、セレクタＳ0 ，Ｓ4 ，Ｓ5 では
外部入力端子ＥＸＴ0 〜ＥＸＴ2 からの試験用パターン
信号を選択し、セレクタＳ1 〜Ｓ3 では“Ｈ”の論理固
定信号を選択する。また、次の第４のテストパターンＦ
Ｎ03による試験実行時においては、セレクタＳ0 ，Ｓ1
では外部入力端子ＥＸＴ0 ，ＥＸＴ1 からの試験用パタ
ーン信号を選択し、セレクタＳ4 では“Ｈ”の論理固定
信号を選択し、セレクタＳ2 ，Ｓ3 ，Ｓ5 では“Ｌ”の
論理固定信号を選択する。

【００４９】以上のように、図１に示す第１の実施形態
においては、機能マクロ１が備える複数の入力端子ＩＮ
0 〜ＩＮn のうち、少なくとも１つ以上のテストパター
ンにおいて値が“Ｈ”または“Ｌ”に固定される信号を
入力する入力端子ＩＮm+1 〜ＩＮn については、集積回
路内部の試験制御回路（図示せず）で発生させた論理固
定信号を選択的に供給し、集積回路の外部入力端子ＥＸ
Ｔ0 〜ＥＸＴk からそのような論理固定信号を入力しな
くても済むようにしている。

【００５０】さらに、集積回路が備える複数の外部入力
端子ＥＸＴ0 〜ＥＸＴk のうち、入力信号の固定が可能
な入力端子ＩＮm+1 〜ＩＮn に対応して設けられたセレ
クタＳm+1 〜Ｓn と接続する外部入力端子ＥＸＴm+1 〜
ＥＸＴn は、ここから入力される試験用パターン信号を
機能マクロ１の２つ以上の入力端子で同時に使用しない
限り、１つの外部入力端子を当該同時に使用しない端子
を含む機能マクロ１の複数の入力端子で共有するように
している。

【００５１】これにより、試験用パターン信号を入力す
るための外部入力端子ＥＸＴ0 〜ＥＸＴk は、機能マク
ロ１が備える入力端子ＩＮ0 〜ＩＮn と同数設ける必要
がなく（ｋ＜ｎ）、外部入力端子の数を削減することが
できる。図２の構成例では、ファンクション試験時に必
要な外部入力端子はＥＸＴ0 〜ＥＸＴ2 の３個で良く、
端子数を３個削減することができる。特に、機能マクロ
１がプロセッサの場合は、特定の試験で入力信号の値を
固定可能な端子は十数〜数十本になることが多いため、
外部入力端子数を大幅に削減することができる。

【００５２】また、本実施形態では、機能マクロ１の入
力側に設けた各セレクタＳ0 〜Ｓnの制御を、試験制御
レジスタ２に設定した制御情報に従って行うようにし、
この試験制御レジスタ２内の制御情報の設定は、集積回
路の共通バスを使用して行うようにしている。したがっ
て、集積回路の外部から試験制御レジスタ２に制御情報
を書き込むための特別な端子を集積回路に設ける必要が
なく、外部入力端子数の増大を抑制することができる。
また、既に定義してあるトランザクションに従って試験
制御レジスタ２内に制御情報を書き込めば良いので、特
別な手続きを新たに用意しなくても良いというメリット
も有する。この共通バスを用いたメリットは、以下に述
べる各実施形態においても同様に得られるものである。

【００５３】（第２の実施形態）図４は、機能マクロに
対してファンクション試験を行う第２の実施形態による
原理を示す構成図である。図４に示すように、機能マク
ロ１には、複数の入力端子ＩＮ0 ，…，ＩＮm ，ＩＮm+
1 ，…，ＩＮn-1 ，ＩＮn が備えられている。また、こ
れら複数の入力端子ＩＮ0 ，…，ＩＮm ，ＩＮm+1 ，
…，ＩＮn-1 ，ＩＮn のそれぞれに対応して、複数のセ
レクタＳ0 ，…，Ｓm ，Ｓm+1 ，…，Ｓn-1，Ｓn が備
えられている。

【００５４】これら複数の入力端子ＩＮ0 〜ＩＮn のう
ち、０番目からｍ番目までの入力端子ＩＮ0 〜ＩＮm
は、全てのテストパターンにおいて他の端子とは異なる
独自の信号を入力する入力端子であるとする。これらの
入力端子ＩＮ0 〜ＩＮm に対応するセレクタＳ0 〜Ｓm
は、集積回路の外部入力端子ＥＸＴ1 〜ＥＸＴm+1 から
ファンクション試験動作時に入力される試験用パターン
信号と、集積回路に含まれる機能マクロ１以外の他の回
路等から通常動作時に入力される信号とを２入力とし、
その何れかを選択して機能マクロ１の各入力端子ＩＮ0
〜ＩＮm に供給する。

【００５５】また、機能マクロ１のｍ＋１番目からｎ番
目までの入力端子ＩＮm+1 〜ＩＮnは、少なくとも１つ
以上のテストパターンにおいて、互いに同一の信号を入
力し得る入力端子であるとする。これらの入力端子ＩＮ
m+1 〜ＩＮn に対応するセレクタＳm+1 〜Ｓn は、外部
入力端子ＥＸＴ0 からファンクション試験動作時に入力
される１つの試験用パターン信号と、他の外部入力端子
から入力される異なる試験用パターン信号と、集積回路
に含まれる機能マクロ１以外の他の回路等から通常動作
時に入力される信号とを３入力とし、それらの何れかを
選択して機能マクロ１の各入力端子ＩＮm+1 〜ＩＮn に
供給する。

【００５６】このうちセレクタＳn-1 ，Ｓn は、ファン
クション試験動作時においては、機能マクロ１の各入力
端子ＩＮm+1 〜ＩＮn に対応して設けられた各セレクタ
Ｓm+1 〜Ｓn に共通に接続する外部入力端子ＥＸＴ0 か
ら入力される試験用パターン信号と、各入力端子ＩＮn-
1 ，ＩＮn に対応して設けられた各セレクタＳn-1 ，Ｓ
n に共通に接続する外部入力端子ＥＸＴk から入力され
る試験用パターン信号との何れかを選択し、対応する入
力端子ＩＮn-1 ，ＩＮn に供給する。

【００５７】このように、本実施形態においては、機能
マクロ１が備える複数の入力端子ＩＮ0 〜ＩＮn のう
ち、少なくとも１つ以上のテストパターンにおいて同じ
試験用パターン信号を入力し得る複数の入力端子間で１
つの外部入力端子を共有する（複数の入力端子ＩＮm+1
，…，ＩＮn-1 ，ＩＮn 間で１つの外部入力端子ＥＸ
Ｔ0 を共有し、２つの入力端子ＩＮn-1 ，ＩＮn 間で１
つの外部入力端子ＥＸＴkを共有する）。ここで、１つ
のセレクタに入力される複数の試験用パターン信号は、
そのセレクタに対応する機能マクロ１の入力端子で同時
には使用しないものである。

【００５８】上記複数のセレクタＳ0 〜Ｓn は、テスト
モードの設定時においてその制御端子に試験制御レジス
タ２から入力されるそれぞれの制御情報に応じて、複数
入力の選択状態を切り換える。この試験制御レジスタ２
には、機能マクロ１とも接続されている集積回路の共通
バスを介して、ファンクション試験の各テストパターン
毎に各セレクタＳ0 〜Ｓn の選択状態を制御するための
制御情報が、テストモードの設定前にあらかじめ格納さ
れる。

【００５９】図５は、上記図４に示した原理構成におい
て、機能マクロ１の入力端子がＩＮ0 〜ＩＮ5 までの６
個、試験用パターン信号を入力する外部入力端子がＥＸ
Ｔ0〜ＥＸＴ2 までの３個の場合の構成例を示す図であ
る。また、図６は、これらの入力端子ＩＮ0 〜ＩＮ5 お
よび外部入力端子ＥＸＴ0 〜ＥＸＴ2 に入力される信号
の例を示すタイミングチャートである。以下に、この図
５および図６を用いて説明する。

【００６０】図６に示す例では、所定の機能単位で成る
ファンクションとして、ＦＮ00〜ＦＮ02の３つのテスト
パターンで試験を順次行うものとする。ここで、第１の
テストパターンＦＮ00では、機能マクロ１の入力端子Ｉ
Ｎ1 ，ＩＮ2 ，ＩＮ4 に対してある１つの試験用パター
ン信号が共通に供給され、入力端子ＩＮ3 ，ＩＮ5 に対
してこれと異なる試験用パターン信号が共通に供給さ
れ、入力端子ＩＮ0 には全く別の試験用パターン信号が
供給されている。

【００６１】また、第２のテストパターンＦＮ01では、
機能マクロ１の入力端子ＩＮ1 〜ＩＮ3 に対してある１
つの試験用パターン信号が共通に供給され、入力端子Ｉ
Ｎ4，ＩＮ5 に対してこれと異なる試験用パターン信号
が共通に供給され、入力端子ＩＮ0 には全く別の試験用
パターン信号が供給されている。さらに、第３のテスト
パターンＦＮ02では、機能マクロ１の入力端子ＩＮ1 〜
ＩＮ4 に対してある１つの試験用パターン信号が共通に
供給され、入力端子ＩＮ0 ，ＩＮ5 にはこれと異なる試
験用パターン信号がそれぞれ別個に供給されている。

【００６２】以上のことから、図５に示す機能マクロ１
が備えている６個の入力端子ＩＮ0〜ＩＮ5 のうち、０
番目の入力端子ＩＮ0 は、ＦＮ00〜ＦＮ02の全てのテス
トパターンにおいて独自の試験用パターン信号を入力す
る入力端子である。よって、この入力端子ＩＮ0 に対応
するセレクタＳ0 は、集積回路の外部入力端子ＥＸＴ0
からファンクション試験動作時に入力される試験用パタ
ーン信号と、機能マクロ１以外の他の回路等から通常動
作時に入力される信号とを２入力とし、それらの何れか
を選択して機能マクロ１の入力端子ＩＮ0 に供給する。
したがって、この場合において外部入力端子ＥＸＴ0
は、機能マクロ１の入力端子ＩＮ0 専用の外部端子とい
うことになる。

【００６３】また、機能マクロ１の１番目〜４番目の入
力端子ＩＮ1 〜ＩＮ4 は、少なくとも１つ以上のテスト
パターン（例えばＦＮ02）において同一の試験用パター
ン信号を入力し得る入力端子である。よって、これらの
入力端子ＩＮ1 〜ＩＮ4 に対応するセレクタＳ1 〜Ｓ4
に対して、集積回路の外部入力端子ＥＸＴ1 を共通に接
続する。また、３番目〜５番目の入力端子ＩＮ3 〜ＩＮ
5 も、少なくとも１つ以上のテストパターンにおいて同
一の試験用パターン信号（第１のテストパターンＦＮ00
で入力端子ＩＮ3 とＩＮ5 、第２のテストパターンＦＮ
01で入力端子ＩＮ4 とＩＮ5 、第３のテストパターンＦ
Ｎ02で入力端子ＩＮ3 とＩＮ4 が共通）を入力し得る入
力端子である。よって、これらの入力端子ＩＮ3 〜ＩＮ
5 に対応するセレクタＳ3 〜Ｓ5 に対して、集積回路の
外部入力端子ＥＸＴ2 を共通に接続する。

【００６４】このように構成すると、機能マクロ１の２
つの入力端子ＩＮ3 ，ＩＮ4 に対応するセレクタＳ3 ，
Ｓ4 には、それぞれ２つの外部入力端子ＥＸＴ1 ，ＥＸ
Ｔ2から２つの試験用パターン信号が入力されることに
なるが、これらの試験用パターン信号は、それぞれの入
力端子ＩＮ3 ，ＩＮ4 で同時には使用しないものであ
る。

【００６５】上記試験制御レジスタ２には、テストモー
ドの設定前に、機能マクロ１とも接続されている共通バ
スを介して、それぞれのテストパターンＦＮ00〜ＦＮ02
毎に各セレクタＳ0 〜Ｓ5 の選択状態を制御するための
制御情報を格納する。その後テストモードが設定される
と、この試験制御レジスタ２内に格納された制御情報が
各セレクタＳ0 〜Ｓ5 の制御端子に対して各テストパタ
ーン毎に順次与えられる。これらのセレクタＳ0 〜Ｓ5
は、この試験制御レジスタ２から入力されるそれぞれの
制御情報に応じて、複数入力の選択状態を切り換える。

【００６６】すなわち、第１のテストパターンＦＮ00に
よる試験実行時においては、セレクタＳ0 では外部入力
端子ＥＸＴ0 からの試験用パターン信号を選択し、セレ
クタＳ1 ，Ｓ2 ，Ｓ4 では外部入力端子ＥＸＴ1 からの
試験用パターン信号を選択し、セレクタＳ3 ，Ｓ5 では
外部入力端子ＥＸＴ2 からの試験用パターン信号を選択
する。

【００６７】また、次の第２のテストパターンＦＮ01に
よる試験実行時においては、セレクタＳ0 では外部入力
端子ＥＸＴ0 からの試験用パターン信号を選択し、セレ
クタＳ1 〜Ｓ3 では外部入力端子ＥＸＴ1 からの試験用
パターン信号を選択し、セレクタＳ4 ，Ｓ5 では外部入
力端子ＥＸＴ2 からの試験用パターン信号を選択する。

【００６８】また、次の第３のテストパターンＦＮ02に
よる試験実行時においては、セレクタＳ0 では外部入力
端子ＥＸＴ0 からの試験用パターン信号を選択し、セレ
クタＳ1 〜Ｓ4 では外部入力端子ＥＸＴ1 からの試験用
パターン信号を選択し、セレクタＳ5 では外部入力端子
ＥＸＴ2 からの試験用パターン信号を選択する。

【００６９】以上のように、図４に示す第２の実施形態
においては、機能マクロ１が備える複数の入力端子ＩＮ
0 〜ＩＮn のうち、少なくとも１つ以上のテストパター
ンにおいて同じ試験用パターン信号を入力し得る複数の
入力端子間で１つの外部入力端子を共有し、集積回路の
異なる外部入力端子から同じ試験用パターン信号を入力
しなくても済むようにしている。

【００７０】これにより、ファンクション試験において
試験用パターン信号を入力するための外部入力端子ＥＸ
Ｔ0 〜ＥＸＴk は、機能マクロ１が備える入力端子ＩＮ
0 〜ＩＮn と同数設ける必要がなく（ｋ＜ｎ）、外部入
力端子の数を削減することができる。図５の構成例で
は、ファンクション試験時に必要な外部入力端子はＥＸ
Ｔ0 〜ＥＸＴ2 の３個で良く、端子数を３個削減するこ
とができる。

【００７１】（第３の実施形態）図７は、機能マクロに
対してファンクション試験を行う第３の実施形態による
原理を示す構成図である。第３の実施形態では、あるテ
ストパターンで使用する２つの試験用パターン信号が互
いに逆論理の信号である場合に、その一方の信号のみを
外部入力端子から入力して機能マクロ１の入力端子に供
給し、他方の逆論理の信号は、その入力した信号をイン
バータに通すことによって集積回路の内部で生成する。

【００７２】図７に示す第３の実施形態でも、機能マク
ロ１には、複数の入力端子ＩＮ0 〜ＩＮn が備えられて
いる。また、これら複数の入力端子ＩＮ0 〜ＩＮn のそ
れぞれに対応して、複数のセレクタＳ0 〜Ｓn が備えら
れている。これら複数の入力端子ＩＮ0 〜ＩＮn のう
ち、ｍ番目の入力端子ＩＮm に入力される試験用パター
ン信号と、ｍ＋１番目からｎ番目までの入力端子ＩＮm+
1 〜ＩＮn に入力される試験用パターン信号は互いに逆
論理の信号であるとする。

【００７３】さらに、ｍ＋１番目からｎ番目までの入力
端子ＩＮm+1 〜ＩＮn は、少なくとも１つ以上のテスト
パターンにおいて同一の信号を入力し得る入力端子であ
るとする。よって、この場合は、第２の実施形態と同様
に、これらの入力端子ＩＮm+1 〜ＩＮn 間で１つの外部
入力端子ＥＸＴ0 を共有し、対応するセレクタＳm+1〜
Ｓn に対して共通の外部入力端子ＥＸＴ0 を接続する。
また、この外部入力端子ＥＸＴ0 から入力された試験用
パターン信号を論理反転するインバータ３を設け、この
インバータ３の出力信号を入力端子ＩＮm に対応するセ
レクタＳm に入力するようにする。

【００７４】このように、本実施形態では、ファンクシ
ョン試験で使用する２つの試験用パターン信号が互いに
逆論理の信号である場合に、その一方の信号のみを外部
入力端子から入力し、他方の逆論理の信号はその入力し
た信号からインバータ３を用いて内部で生成する。そし
て、機能マクロ１が備える複数の入力端子ＩＮ0 〜ＩＮ
n のうち、少なくとも１つ以上のテストパターンにおい
て互いに逆論理の試験用パターン信号を入力し得る複数
の入力端子間で１つの外部入力端子を共有するようにし
ている。

【００７５】これにより、ファンクション試験において
試験用パターン信号を入力するための外部入力端子ＥＸ
Ｔ0 〜ＥＸＴk は、機能マクロ１が備える入力端子ＩＮ
0 〜ＩＮn と同数設ける必要がなく（ｋ＜ｎ）、外部入
力端子の数を削減することができる。

【００７６】なお、上記図７の例では、第２の実施形態
と同様に、機能マクロ１が備える複数の入力端子ＩＮ0
〜ＩＮn のうち、少なくとも１つ以上のテストパターン
において同じ試験用パターン信号を入力し得る複数の入
力端子間で１つの外部入力端子を共有するようにしてい
るが、本実施形態を必ずしも第２の実施形態と組み合わ
せて適用する必要はない。また、上記図７の実施形態で
は、インバータ３で逆論理をとった試験用パターン信号
は、機能マクロ１の１つの入力端子にのみ入力している
が、複数の入力端子に入力するようにしても良い。

【００７７】（第４の実施形態）図８は、機能マクロに
対してファンクション試験を行う第４の実施形態による
原理を示す構成図である。第４の実施形態では、あるテ
ストパターンで使用する２つの試験用パターン信号が、
一方の試験用パターン信号に対して他方の試験用パター
ン信号が一定クロックだけ遅れた信号またはその逆論理
の信号である場合に、その一方の信号のみを外部入力端
子から入力して機能マクロ１の入力端子に供給し、他方
の一定クロック遅れた信号またはその逆論理の信号は、
その入力した信号を遅延回路に通すことによって集積回
路の内部で生成する。

【００７８】図８に示す第４の実施形態でも、機能マク
ロ１には、複数の入力端子ＩＮ0 〜ＩＮn が備えられて
いる。また、これら複数の入力端子ＩＮ0 〜ＩＮn のそ
れぞれに対応して、複数のセレクタＳ0 〜Ｓn が備えら
れている。これら複数の入力端子ＩＮ0 〜ＩＮn のう
ち、ｍ番目の入力端子ＩＮm に入力される試験用パター
ン信号は、ｍ＋１番目からｎ番目までの入力端子ＩＮm+
1 〜ＩＮn に入力される試験用パターン信号から一定ク
ロックだけ遅れた信号またはその逆論理の信号であると
する。

【００７９】さらに、ｍ＋１番目からｎ番目までの入力
端子ＩＮm+1 〜ＩＮn は、少なくとも１つ以上のテスト
パターンにおいて同一の信号を入力し得る入力端子であ
るとする。よって、この場合は、第２の実施形態と同様
に、これらの入力端子ＩＮm+1 〜ＩＮn 間で１つの外部
入力端子ＥＸＴ0 を共有し、対応するセレクタＳm+1〜
Ｓn に対して共通の外部入力端子ＥＸＴ0 を接続する。
また、この外部入力端子ＥＸＴ0 から入力された試験用
パターン信号を遅延させる遅延回路４を設け、この遅延
回路４の出力信号を入力端子ＩＮm に対応するセレクタ
Ｓm に入力するようにする。

【００８０】上記遅延回路４は、その出力信号として、
外部入力端子ＥＸＴ0 から入力された試験用パターン信
号を一定クロックだけ遅延させた信号を端子Ｑから出力
するとともに、当該端子Ｑから出力される試験用パター
ン信号の逆論理の信号を端子Ｑバーから出力する。ここ
で、遅延回路４における一定クロックの遅延量は、試験
制御レジスタ２から与えられる制御情報に基づいて調整
される。

【００８１】このように、本実施形態では、ファンクシ
ョン試験で使用するある試験用パターン信号が他の試験
用パターン信号から一定クロックだけ遅れた信号または
その逆論理の信号である場合に、その一方の信号のみを
外部入力端子から入力し、他方の一定クロックだけ遅れ
た信号またはその逆論理の信号は、その入力した信号か
ら遅延回路４を用いて内部で生成する。そして、機能マ
クロ１が備える複数の入力端子ＩＮ0 〜ＩＮn のうち、
少なくとも１つ以上のテストパターンにおいて上述のよ
うに互いに関連する試験用パターン信号を入力し得る複
数の入力端子間で１つの外部入力端子を共有するように
している。

【００８２】これにより、ファンクション試験において
試験用パターン信号を入力するための外部入力端子ＥＸ
Ｔ0 〜ＥＸＴk は、機能マクロ１が備える入力端子ＩＮ
0 〜ＩＮn と同数設ける必要がなく（ｋ＜ｎ）、外部入
力端子の数を削減することができる。

【００８３】なお、上記図８の例では、第２の実施形態
と同様に、機能マクロ１が備える複数の入力端子ＩＮ0
〜ＩＮn のうち、少なくとも１つ以上のテストパターン
において同じ試験用パターン信号を入力し得る複数の入
力端子間で１つの外部入力端子を共有するようにしてい
るが、本実施形態を必ずしも第２の実施形態と組み合わ
せて適用する必要はない。また、上記図８の実施形態で
は、遅延回路４で遅延させた試験用パターン信号は、機
能マクロ１の１つの入力端子にのみ入力しているが、複
数の入力端子に入力するようにしても良い。

【００８４】図９は、上記遅延回路４の一構成例および
その動作例を示す図であり、（ａ）は遅延回路４の構成
を示す回路図であり、（ｂ）はその動作を示すタイミン
グチャートである。図９（ａ）に示す遅延回路４の例で
は、クロックの立ち上がりタイミングを一定クロック
（時間ｔ₁ ）だけ遅延させるための遅延部４１と、クロ
ックの立ち下がりタイミングを一定クロック（時間
ｔ₂ ）だけ遅延させるための遅延部４２とを備えてい
る。

【００８５】この遅延回路４はまた、遅延部４１の出力
信号と遅延を受ける前の元信号とのＡＮＤをとるゲート
４３と、遅延部４２の出力信号と遅延を受ける前の元信
号の逆論理の信号とのＡＮＤをとるゲート４４と、上記
２つのゲート４３，４４の出力信号のＯＲをとるゲート
４５とを備えている。上記２つの遅延部４１，４２の遅
延量ｔ₁ ，ｔ₂ は、図８の試験制御レジスタ２から与え
られる制御情報に従って決められる。

【００８６】図９（ａ）中に示す各ノードＡ〜Ｆに現れ
る信号を示したのが、図９（ｂ）である。この例によれ
ば、遅延回路４に入力されるノードＡの元信号から、時
間ｔ ₁ だけ立ち上がりを遅延させるとともに、時間ｔ₂
だけ立ち下がりを遅延させた信号が生成され、ノードＦ
に出力されている。このように遅延回路４を構成した場
合には、ファンクション試験で使用するある試験用パタ
ーン信号が、他の試験用パターン信号の立ち上がりと立
ち下がりの両方の遅延量を変えた信号である場合にも、
１つの外部入力端子を機能マクロ１の複数の入力端子で
共有することが可能となる。

【００８７】（第５の実施形態）図１０は、機能マクロ
に対してファンクション試験を行う第５の実施形態によ
る原理を示す構成図である。この図１０に示す第５の実
施形態は、上述した第１〜第４の実施形態を全て組み合
わせたものである。

【００８８】この図１０に示す例では、機能マクロ１が
備える複数の入力端子ＩＮ0 〜ＩＮn のうち、例えば０
番目の入力端子ＩＮ0 には、外部入力端子ＥＸＴ0 から
入力される試験用パターン信号と、それをインバータ３
で論理反転した試験用パターン信号と、上記インバータ
３で論理反転した信号を更に遅延回路４ａで一定クロッ
クだけ遅延させた信号およびその逆論理の信号と、他の
外部入力端子ＥＸＴ1から入力される試験用パターン信
号と、“Ｈ”および“Ｌ”の論理固定信号と、通常動作
時の入力信号と、リセット端子ＲＥＳＥＴから入力され
るリセット信号との中からセレクタＳ0 によって選択さ
れた何れか１つの信号が入力される。

【００８９】また、ｎ−１番目の入力端子ＩＮn-1 に
は、外部入力端子ＥＸＴ0 から入力される試験用パター
ン信号と、それをインバータ３で論理反転した試験用パ
ターン信号と、上記インバータ３で論理反転した信号を
更に遅延回路４ｂで一定クロックだけ遅延させた信号お
よびその逆論理の信号と、他の外部入力端子ＥＸＴk か
ら入力される試験用パターン信号と、“Ｈ”および
“Ｌ”の論理固定信号と、通常動作時の入力信号と、リ
セット端子ＲＥＳＥＴから入力されるリセット信号との
中からセレクタＳn-1 によって選択された何れか１つの
信号が入力される。

【００９０】また、ｎ番目の入力端子ＩＮn にも、外部
入力端子ＥＸＴ0 から入力される試験用パターン信号
と、それをインバータ３で論理反転した試験用パターン
信号と、上記インバータ３で論理反転した信号を更に遅
延回路４ｃで一定クロックだけ遅延させた信号およびそ
の逆論理の信号と、他の外部入力端子ＥＸＴk から入力
される試験用パターン信号と、“Ｈ”および“Ｌ”の論
理固定信号と、通常動作時の入力信号と、リセット端子
ＲＥＳＥＴから入力されるリセット信号の中からセレク
タＳn によって選択された何れか１つの信号が入力され
る。

【００９１】このように構成した本実施形態において
も、ファンクション試験において試験用パターン信号を
入力するための外部入力端子ＥＸＴ0 〜ＥＸＴk は、機
能マクロ１が備える入力端子ＩＮ0 〜ＩＮn と同数設け
る必要がなく（ｋ＜ｎ）、外部入力端子の数を削減する
ことができる。本実施形態の場合、機能マクロ１が備え
る複数の入力端子間で共有できる外部入力端子の数が多
くなるので、上述した各実施形態をそれぞれ単独で適用
する場合に比べて、外部入力端子数を大幅に削減するこ
とができる。

【００９２】（第６の実施形態）図１１は、機能マクロ
に対してファンクション試験を行う第６の実施形態によ
る原理を示す構成図である。上記図１０に示した第５の
実施形態では、外部入力端子の数を大幅に削減すること
ができるが、各セレクタＳ0 〜Ｓn の規模が大きくなる
とともに、当該セレクタＳ0 〜Ｓn の選択状態を制御す
る試験制御レジスタ２内の制御情報が大きなものとなっ
てしまう。

【００９３】これに対して、図１１に示す第６の実施形
態は、各セレクタＳ0 〜Ｓn に対して必要最小限の信号
を入力することにより、各セレクタＳ0 〜Ｓn の規模が
必要以上に大きくなり過ぎないようにするとともに、当
該セレクタＳ0 〜Ｓn の選択状態を制御する試験制御レ
ジスタ２内の制御情報の情報量も少なくすることができ
るようにしている。なお、この図１１に示す第６の実施
形態は、上述した第１および第２の実施形態を組み合わ
せたものであるが、実施形態の組み合わせ方はこれに限
定されない。

【００９４】（第７の実施形態）図１２は、機能マクロ
に対してファンクション試験を行う第７の実施形態によ
る原理を示す構成図である。上記第１〜第６の実施形態
では、ファンクション試験動作時に集積回路の外部入力
端子から入力される、あるいは集積回路内部で発生され
る１つ以上の試験用パターン信号と、集積回路に含まれ
る機能マクロ１以外の他の回路等から通常動作時に入力
される信号とを１つのセレクタに供給し、当該１つのセ
レクタによってそれら複数の入力の中から使用する信号
を一度に選択するようにしていた。

【００９５】これに対して、第７の実施形態では、機能
マクロ１が備える１つの入力端子に対応して、セレクタ
を２段構成にして設ける。そして、２段構成の一方のセ
レクタにおいて、複数の試験用パターン信号の中から使
用する信号を選択するとともに、他方のセレクタにおい
て、上記一方のセレクタで選択した試験用パターン信号
と、通常動作時の入力信号との何れかを選択して、機能
マクロ１の対応する入力端子に供給するようにする。

【００９６】図１２に示す例においては、機能マクロ１
が備えている複数の入力端子ＩＮ0〜ＩＮn のそれぞれ
に対応して、２段構成で成る複数のセレクタＳ0 〜Ｓn
が備えられる。これらのうち、例えば０番目のセレクタ
Ｓ0 は、２つのセレクタＳ01，Ｓ02を備えている。初段
のセレクタＳ01は、外部入力端子ＥＸＴ0 から入力され
る試験用パターン信号と、“Ｌ”レベルに固定された試
験用パターン信号とを２入力とし、その何れかを選択し
て後段のセレクタＳ02に供給する。

【００９７】この後段のセレクタＳ02は、上記初段のセ
レクタＳ01で選択された試験用パターン信号と、集積回
路に含まれる機能マクロ１以外の他の回路等から通常動
作時に入力される信号とを２入力とし、その何れかを選
択して機能マクロ１の対応する入力端子ＩＮ0 に供給す
る。

【００９８】この場合、初段のセレクタＳ01における選
択状態は、試験制御レジスタ２から与えられる制御情報
に従って制御される。また、後段のセレクタＳ02におけ
る選択状態は、図示しない試験制御回路から与えられる
テストモード信号に従って制御される。すなわち、テス
トモードが設定されている場合は、初段のセレクタＳ01
から供給された試験用パターン信号を選択し、テストモ
ードが設定されていない場合は、集積回路に含まれる機
能マクロ１以外の他の回路等から入力される通常動作時
の信号を選択する。

【００９９】上記のようにセレクタＳ0 を構成すれば、
その内部の各セレクタＳ01，Ｓ02は何れも２入力の選択
動作となる。よって、その選択状態を制御する試験制御
レジスタ２内の制御情報は、１つのセレクタＳ0 に対し
て１ビット長とすることができるので、制御情報の情報
量を少なくすることができるとともに、セレクタＳ0の
負担を軽減することができる。

【０１００】なお、ｎ番目のセレクタＳn のように、初
段のセレクタＳn1で選択し得る試験用パターン信号の数
が３つ（２つの外部入力端子ＥＸＴ0 ，ＥＸＴ1 から入
力される試験用パターン信号と、“Ｈ”に固定された試
験用パターン信号の３つ）ある場合は、初段のセレクタ
Ｓn1は３入力となる。また、場合によっては、初段のセ
レクタが更に多くの入力を有することもあり得る。

【０１０１】（第８の実施形態）以上に述べた第１〜第
７の実施形態では、機能マクロ１の入力側に着目し、試
験用パターン信号を入力する集積回路の外部入力端子数
を削減することについて説明してきた。これに対して、
以下に述べる第８の実施形態を含む各実施形態では、機
能マクロ１の出力側に着目し、ファンクション試験の結
果を出力する集積回路の外部出力端子数を削減すること
について説明する。

【０１０２】図１３は、機能マクロに対してファンクシ
ョン試験を行う第８の実施形態による原理を示す構成図
である。図１３に示すように、機能マクロ１には、複数
の出力端子ＯＵＴ0 ，…，ＯＵＴm-1 ，ＯＵＴm ，…，
ＯＵＴn-1 ，ＯＵＴn が備えられている。

【０１０３】これら複数の出力端子ＯＵＴ0 〜ＯＵＴn
のうち、０番目からｍ−１番目までの出力端子ＯＵＴ0
〜ＯＵＴm-1 は、集積回路の外部出力端子ＥＸＴ0 ′〜
ＥＸＴm-1 ′と直接接続され、機能マクロ１で処理され
たファンクション試験の結果がそのまま出力される。

【０１０４】また、ｍ番目からｎ番目までの出力端子Ｏ
ＵＴm 〜ＯＵＴn のそれぞれに対応して、複数の比較器
Ｃm 〜Ｃn が備えられている。これらの比較器Ｃm 〜Ｃ
n は、それぞれ対応する出力端子ＯＵＴm 〜ＯＵＴn か
ら出力された試験結果の信号と、各比較器Ｃm 〜Ｃn に
対応して設けられた複数のセレクタＳm 〜Ｓn によって
選択された“Ｈ”または“Ｌ”の論理固定信号とを比較
し、両者が一致する場合に“Ｈ”の信号を出力する。

【０１０５】上記セレクタＳm 〜Ｓn は、“Ｈ”および
“Ｌ”の論理固定信号を２入力として、その何れかを試
験制御レジスタ２から与えられる制御情報に従って選択
するものである。この試験制御レジスタ２には、テスト
モードの設定前に、機能マクロ１とも接続されている集
積回路の共通バスを介して、ファンクション試験の各テ
ストパターン毎に各セレクタＳm 〜Ｓn の選択状態を制
御するための制御情報が格納される。

【０１０６】ここで、各セレクタＳm 〜Ｓn にそれぞれ
入力される２つの論理固定信号は、機能マクロ１におい
てファンクション試験を行ったときにその結果として期
待される正解値である。ある試験用パターン信号を用い
てファンクション試験を行った結果が固定値として出力
されるような場合、各比較器Ｃm 〜Ｃn は、各出力端子
ＯＵＴm 〜ＯＵＴn から出力された試験結果の論理固定
信号と、対象となるテストパターンに応じて各セレクタ
Ｓm 〜Ｓn で選択された“Ｈ”または“Ｌ”の期待値信
号とを比較し、その比較結果をＡＮＤゲート５に出力す
る。

【０１０７】本実施形態では、集積回路のｍ番目からｋ
番目までの外部出力端子ＥＸＴm ′〜ＥＸＴk ′（ｋ＜
ｎ）のそれぞれに対応して、複数のセレクタＳm ′〜Ｓ
k ′が備えられている。このうちｍ番目のセレクタＳm
′は、上記ＡＮＤゲート５から出力される信号と、集
積回路に含まれる機能マクロ１以外の他の回路等から通
常動作時に出力される信号とを２入力とし、その何れか
を選択して集積回路のｍ番目の外部出力端子ＥＸＴm ′
に供給する。

【０１０８】また、ｍ＋１番目からｋ番目までのセレク
タＳm+1 ′〜Ｓk ′は、機能マクロ１の各出力端子ＯＵ
Ｔm 〜ＯＵＴn から出力されるファンクション試験の結
果の信号と、集積回路に含まれる機能マクロ１以外の他
の回路等から通常動作時に出力される信号とを入力と
し、その何れかを選択して集積回路のｍ＋１番目からｋ
番目までの外部出力端子ＥＸＴm+1 ′〜ＥＸＴk ′に供
給する。

【０１０９】すなわち、ある試験用パターン信号を用い
てファンクション試験を行った結果が固定値として出力
されるような場合には、機能マクロ１の各出力端子ＯＵ
Ｔm〜ＯＵＴn から出力される試験結果を各比較器Ｃm
〜Ｃn で比較した後、ＡＮＤゲート５でまとめて外部出
力端子ＥＸＴm ′に出力する。一方、ファンクション試
験を行った結果が論理レベルの変動する信号として出力
されるような場合には、機能マクロ１の各出力端子ＯＵ
Ｔm 〜ＯＵＴn から出力される試験結果を外部出力端子
ＥＸＴm+1 ′〜ＥＸＴk ′より外部に出力し、集積回路
の外部において試験結果を判定する。

【０１１０】ここで、集積回路が備える特定の外部出力
端子ＥＸＴm ′以外の複数の外部出力端子ＥＸＴm+1 ′
〜ＥＸＴk ′は、機能マクロ１の複数の出力端子ＯＵＴ
m 〜ＯＵＴn から出力される試験結果の信号を１つの外
部出力端子で同時に使用しない限り、当該１つの外部出
力端子を機能マクロ１の複数の出力端子で共有する。図
１３の例では、機能マクロ１の２つの出力端子ＯＵＴn-
1 ，ＯＵＴn で１つの外部出力端子ＥＸＴk ′を共有し
ている。

【０１１１】以上のように、第８の実施形態において
は、論理レベルが“Ｈ”または“Ｌ”に固定された期待
値信号を比較基準として選択的に入力する比較器Ｃm 〜
Ｃn を機能マクロ１の出力側に接続し、当該期待値信号
の選択を行うセレクタＳm 〜Ｓn と比較器Ｃm 〜Ｃn と
を試験制御レジスタ２内の制御情報によって制御する。
そして、特定の試験用パターン信号で試験を行ったとき
の期待値が論理固定となる場合に、機能マクロ１の出力
端子ＯＵＴm 〜ＯＵＴn に接続されている比較器Ｃm 〜
Ｃn の比較結果をＡＮＤゲート５でまとめて１つの外部
出力端子ＥＸＴm′に出力するようにしている。

【０１１２】さらに、集積回路が備える複数の外部出力
端子ＥＸＴ0 ′〜ＥＸＴk ′のうち、ＡＮＤゲート５の
出力信号が選択的に供給される外部出力端子ＥＸＴm ′
以外の外部出力端子ＥＸＴm+1 ′〜ＥＸＴk ′は、機能
マクロ１の複数の出力端子ＯＵＴm 〜ＯＵＴn から出力
される試験結果の信号を１つの外部出力端子で同時に使
用しない限り、当該１つの外部出力端子を機能マクロ１
の複数の出力端子で共有するようにしている。

【０１１３】これにより、機能マクロ１での試験結果の
信号を出力するための外部出力端子ＥＸＴ0 ′〜ＥＸＴ
k ′は、機能マクロ１が備える出力端子ＯＵＴ0 〜ＯＵ
Ｔnと同数設ける必要がなく（ｋ＜ｎ）、ファンクショ
ン試験に必要な外部出力端子の数を削減することができ
る。また、比較対象となる論理固定の期待値信号を集積
回路の内部で発生しているので、そのような論理固定信
号を入力するための外部入力端子を集積回路に設けなく
ても済み、端子数の増大を抑制できる。

【０１１４】また、本実施形態では、機能マクロ１の出
力側に設けた各セレクタＳm 〜Ｓn，Ｓm ′〜Ｓk ′の
制御を、試験制御レジスタ２に設定した制御情報に従っ
て行うようにし、この試験制御レジスタ２内の制御情報
の設定は、集積回路の共通バスを使用して行うようにし
ている。したがって、集積回路の外部から試験制御レジ
スタ２に制御情報を書き込むための特別な端子を集積回
路に設ける必要がなく、外部入力端子数の増大を抑制す
ることができる。また、既に定義してあるトランザクシ
ョンに従って試験制御レジスタ２内に制御情報を書き込
めば良いので、特別な手続きを新たに用意しなくても良
いというメリットも有する。この共通バスを用いたメリ
ットは、以下に述べる各実施形態においても同様に得ら
れる。

【０１１５】（第９の実施形態）図１４は、機能マクロ
に対してファンクション試験を行う第９の実施形態によ
る原理を示す構成図である。図１４に示す第９の実施形
態においても、上述した第８の実施形態と同様に、機能
マクロ１が備えている複数の出力端子ＯＵＴ0 〜ＯＵＴ
n のうち、０番目からｍ−１番目までの出力端子ＯＵＴ
0 〜ＯＵＴm-1 が集積回路の外部出力端子ＥＸＴ0 ′〜
ＥＸＴm-1 ′と直接接続されるとともに、ｍ番目からｎ
番目までの出力端子ＯＵＴm 〜ＯＵＴn のそれぞれに対
応して複数の比較器Ｃm 〜Ｃn が接続されている。

【０１１６】また、第８の実施形態と同様に、集積回路
のｍ番目からｋ番目までの外部出力端子ＥＸＴm ′〜Ｅ
ＸＴk ′（ｋ＜ｎ）のそれぞれに対応して、複数のセレ
クタＳm ′〜Ｓk ′が備えられている。このうちｍ番目
のセレクタＳm ′は、各比較器Ｃm 〜Ｃn から出力され
た試験判定結果のＡＮＤをとるＡＮＤゲート５から出力
される信号と、集積回路に含まれる機能マクロ１以外の
他の回路等から通常動作時に出力される信号との何れか
を選択して、集積回路のｍ番目の外部出力端子ＥＸＴm
′に供給する。

【０１１７】また、ｍ＋１番目からｋ番目までのセレク
タＳm+1 ′〜Ｓk ′は、機能マクロ１の各出力端子ＯＵ
Ｔm 〜ＯＵＴn から出力されるファンクション試験の結
果の信号と、集積回路に含まれる機能マクロ１以外の他
の回路等から通常動作時に出力される信号とを入力と
し、その何れかを選択して集積回路のｍ＋１番目からｋ
番目までの外部出力端子ＥＸＴm+1 ′〜ＥＸＴk ′に供
給する。

【０１１８】本実施形態における各比較器Ｃm 〜Ｃn
は、それぞれ機能マクロ１の対応する出力端子ＯＵＴm
〜ＯＵＴn から出力された試験結果の信号と、集積回路
の１つの外部入力端子から共通に入力されるファンクシ
ョン試験の１つの期待値信号とを比較し、両者が一致す
る場合に“Ｈ”の信号をＡＮＤゲート５に出力する。こ
れらの比較器Ｃm 〜Ｃn は、試験制御レジスタ２から与
えられる制御情報に従って制御される。

【０１１９】すなわち、ある試験用パターン信号を用い
て機能マクロ１でファンクション試験を行った結果、機
能マクロ１の各出力端子ＯＵＴm 〜ＯＵＴn から同じ信
号が処理結果として出力されるような場合、各比較器Ｃ
m 〜Ｃn は、試験制御レジスタ２からの制御情報に従っ
て、各出力端子ＯＵＴm 〜ＯＵＴn から出力された試験
結果の信号と、外部入力端子から入力された一の期待値
信号とを比較し、その比較結果をＡＮＤゲート５に出力
する。そして、これらの比較器Ｃm 〜Ｃn から出力され
たそれぞれの比較結果をＡＮＤゲート５でまとめて、外
部出力端子ＥＸＴm ′に選択的に出力する。

【０１２０】一方、機能マクロ１においてファンクショ
ン試験を行った結果、機能マクロ１の各出力端子ＯＵＴ
m 〜ＯＵＴn の全てあるいは一部から出力される信号が
同一にはならない場合には、そのように信号が同一とな
らない出力端子から出力される試験結果の信号を外部出
力端子ＥＸＴm+1 ′〜ＥＸＴk ′より外部に出力し、集
積回路の外部において試験結果を判定することになる。

【０１２１】本実施形態においても、集積回路が備える
特定の外部出力端子ＥＸＴm ′以外の複数の外部出力端
子ＥＸＴm+1 ′〜ＥＸＴk ′は、機能マクロ１の複数の
出力端子ＯＵＴm 〜ＯＵＴn から出力される試験結果の
信号を１つの外部出力端子で同時に使用しない限り、当
該１つの外部出力端子を機能マクロ１の複数の出力端子
で共有する。図１４の例でも、機能マクロ１の２つの出
力端子ＯＵＴn-1 ，ＯＵＴn で１つの外部出力端子ＥＸ
Ｔk ′を共有している。

【０１２２】以上のように、第９の実施形態において
は、比較基準となる期待値信号として機能マクロ１の各
出力端子ＯＵＴm 〜ＯＵＴn に共通の信号を入力する比
較器Ｃm 〜Ｃn を機能マクロ１の出力側に接続し、当該
比較器Ｃm 〜Ｃn を試験制御レジスタ２内の制御情報に
よって制御する。そして、特定の試験用パターン信号で
試験を行ったときの期待値信号が機能マクロ１の各出力
端子ＯＵＴm 〜ＯＵＴnで同一となる場合に、当該出力
端子ＯＵＴm 〜ＯＵＴn に接続されている比較器Ｃm 〜
Ｃn の比較結果をＡＮＤゲート５でまとめて１つの外部
出力端子ＥＸＴm′に出力するようにしている。

【０１２３】さらに、集積回路が備える複数の外部出力
端子ＥＸＴ0 ′〜ＥＸＴk ′のうち、ＡＮＤゲート５の
出力信号が選択的に供給される外部出力端子ＥＸＴm ′
以外の外部出力端子ＥＸＴm+1 ′〜ＥＸＴk ′は、機能
マクロ１の複数の出力端子ＯＵＴm 〜ＯＵＴn から出力
される試験結果の信号を１つの外部出力端子で同時に使
用しない限り、当該１つの外部出力端子を機能マクロ１
の複数の出力端子で共有するようにしている。

【０１２４】これにより、機能マクロ１での試験結果の
信号を出力するための外部出力端子ＥＸＴ0 ′〜ＥＸＴ
k ′は、機能マクロ１が備える出力端子ＯＵＴ0 〜ＯＵ
Ｔnと同数設ける必要がなく（ｋ＜ｎ）、ファンクショ
ン試験に必要な外部出力端子の数を削減することができ
る。また、集積回路の１つの外部入力端子から入力した
１つの期待値信号を機能マクロ１の複数の出力端子に共
通に入力しているので、論理レベルが同一の期待値信号
を入力するために多数の外部入力端子を集積回路に設け
なくても済み、端子数の増大を抑制することができる。

【０１２５】なお、本実施形態において各比較器Ｃm 〜
Ｃn に対して入力する共通の期待値信号は、リセット信
号と同一の信号であっても良い。機能マクロ１が備える
各出力端子ＯＵＴ0 〜ＯＵＴn のうち、特定の試験用パ
ターン信号に基づくファンクション試験で出力対象とな
らない出力端子の期待値は、リセット端子の論理レベル
と密接に関係している場合がある。そのため、このよう
なときには、該当する出力端子に対応して設けられた比
較器のリファレンス用にリセット信号を共通に供給する
ことにより、特に期待値信号を入力するための外部入力
端子を設けることが不要となり、端子数の増大を抑制す
ることができる。

【０１２６】（第１０の実施形態）図１５は、機能マク
ロに対してファンクション試験を行う第１０の実施形態
による原理を示す構成図である。第１０の実施形態で
は、ファンクション試験を行った結果得られる２つ以上
の信号が互いに逆論理の信号となる場合に、その一方の
信号のみを集積回路の外部入力端子から期待値信号とし
て入力して各比較器に供給し、他方の逆論理の期待値信
号は、その入力した信号をインバータ６に通すことによ
って集積回路の内部で生成する。

【０１２７】図１５に示す例では、集積回路の外部入力
端子から入力された共通の期待値信号をｍ＋１番目から
ｎ番目までの比較器Ｃm+1 〜Ｃn に供給するとともに、
その入力された期待値信号をインバータ６に通すことに
より逆論理の期待値信号を発生させ、それをｍ番目の比
較器Ｃm に供給している。その他の構成は、図１４に示
した第９の実施形態と同様であるので、ここでは重複す
る説明を省略する。

【０１２８】このように、本実施形態では、ファンクシ
ョン試験の結果としての２つ以上の期待値信号が互いに
逆論理の信号である場合に、その一方の期待値信号のみ
を外部入力端子から入力し、他方の逆論理の期待値信号
はその入力した信号から内部で生成して比較器Ｃm 〜Ｃ
n に供給する。そして、第８、第９の実施形態と同様
に、比較器Ｃm 〜Ｃn の比較結果をＡＮＤゲート５でま
とめて１つの外部出力端子ＥＸＴm ′に選択的に出力す
るようにしている。

【０１２９】これにより、機能マクロ１での試験結果の
信号を出力するための外部出力端子ＥＸＴ0 ′〜ＥＸＴ
k ′は、機能マクロ１が備える出力端子ＯＵＴ0 〜ＯＵ
Ｔnと同数設ける必要がなく（ｋ＜ｎ）、ファンクショ
ン試験に必要な外部出力端子の数を削減することができ
る。また、外部入力端子より入力された期待値信号から
それとは逆論理の期待値信号を集積回路の内部で発生し
ているので、論理レベルが互いに逆の期待値信号を入力
するために多数の外部入力端子を集積回路に設けなくて
も済み、端子数の増大を抑制することができる。なお、
本実施形態においても、外部入力端子から入力する期待
値信号をリセット信号と同一の信号としても良い。

【０１３０】（第１１の実施形態）図１６は、機能マク
ロに対してファンクション試験を行う第１１の実施形態
による原理を示す構成図である。第１１の実施形態で
は、ファンクション試験の結果得られる２つの信号が、
一方の信号に対して他方の信号が一定クロックだけ遅れ
た信号またはその逆論理の信号である場合に、その一方
の信号のみを集積回路の外部入力端子から期待値信号と
して入力して各比較器に供給し、他方の一定クロック遅
れた期待値信号またはその逆論理の期待値信号は、その
入力した信号を遅延回路７に通すことによって集積回路
の内部で生成する。

【０１３１】図１６に示す例では、集積回路の外部入力
端子から入力された共通の期待値信号をｍ＋１番目から
ｎ番目までの比較器Ｃm+1 〜Ｃn に供給するとともに、
その入力された期待値信号を遅延回路７に通すことによ
って一定クロックだけ遅れた期待値信号およびその逆論
理の期待値信号を発生させている。そして、この遅延回
路７の端子Ｑから出力される一定クロック遅れた期待値
信号と、端子Ｑバーから出力されるこれとは逆論理の期
待値信号との何れかをセレクタＳt で選択し、ここで選
択した期待値信号をｍ番目の比較器Ｃm に供給してい
る。

【０１３２】ここで、上記セレクタＳt における選択状
態は、試験制御レジスタ２から与えられる制御情報に従
って制御される。また、遅延回路７における一定クロッ
クの遅延量も、試験制御レジスタ２から与えられる制御
情報に従って調整される。その他の構成は、図１４に示
した第９の実施形態と同様であるので、ここでは重複す
る説明を省略する。

【０１３３】このように、本実施形態では、ファンクシ
ョン試験の結果としてのある期待値信号が他の期待値信
号から一定クロックだけ遅れた信号またはその逆論理の
信号である場合に、その一方の期待値信号のみを外部入
力端子から入力し、他方の一定クロックだけ遅れた期待
値信号またはその逆論理の期待値信号は、外部入力端子
より入力した期待値信号から内部で生成する。そして、
第８、第９の実施形態と同様に、これらの期待値信号を
各比較器Ｃm 〜Ｃn に供給し、そこでの比較結果をＡＮ
Ｄゲート５でまとめて１つの外部出力端子ＥＸＴm ′に
選択的に出力するようにしている。

【０１３４】これにより、機能マクロ１での試験結果の
信号を出力するための外部出力端子ＥＸＴ0 ′〜ＥＸＴ
k ′は、機能マクロ１が備える出力端子ＯＵＴ0 〜ＯＵ
Ｔnと同数設ける必要がなく（ｋ＜ｎ）、ファンクショ
ン試験に必要な外部出力端子の数を削減することができ
る。また、外部入力端子より入力された期待値信号から
一定量だけ遅れた期待値信号またはその逆論理の期待値
信号を集積回路の内部で発生しているので、一の期待値
信号と一定量だけ遅れた期待値信号等を入力するために
多数の外部入力端子を集積回路に設けなくても済み、端
子数の増大を抑制することができる。

【０１３５】なお、本実施形態における遅延回路７も、
図９に示したように構成することが可能である。このよ
うに遅延回路７を構成すれば、遅延回路７に入力される
元信号から、立ち上がりタイミングと立ち下がりタイミ
ングとを異なる量で遅延させた期待値信号を生成するこ
とができる。また、本実施形態においても、外部入力端
子から入力する期待値信号をリセット信号と同一の信号
としても良い。

【０１３６】（第１２の実施形態）図１７は、機能マク
ロに対してファンクション試験を行う第１２の実施形態
による原理を示す構成図である。この図１７に示す第１
２の実施形態は、上述した第８〜第１１の実施形態を全
て組み合わせたものである。

【０１３７】この図１７に示す例では、機能マクロ１が
備える複数の出力端子ＯＵＴ0 〜ＯＵＴn は、ファンク
ション試験の結果を集積回路の外部で判定するときのた
めに外部出力端子ＥＸＴ1 ′〜ＥＸＴk ′に接続される
とともに、ファンクション試験の結果を集積回路の内部
で判定するときのために複数の比較器Ｃ0 〜Ｃn の一方
の入力端子に接続される。この比較器Ｃ0 〜Ｃn の他方
の入力端子には、それぞれセレクタＳ0 〜Ｓn の出力が
接続される。

【０１３８】例えば、０番目のセレクタＳ0 は、外部入
力端子から入力される試験結果の期待値信号と、それを
インバータ６ａで論理反転した期待値信号と、リセット
端子から入力されるリセット信号と、それをインバータ
６ｂで論理反転した信号と、上記外部入力端子およびリ
セット端子から入力された信号の何れか（セレクタＳa
によって選択される）を遅延回路７ａで一定クロックだ
け遅延させた信号およびその逆論理の信号と、“Ｈ”お
よび“Ｌ”に論理固定された期待値信号とを入力とし、
それらの中から試験制御レジスタ２より与えられる制御
情報に従って何れか１つを選択する。

【０１３９】また、ｎ番目のセレクタＳn は、外部入力
端子から入力される試験結果の期待値信号と、それをイ
ンバータ６ａで論理反転した期待値信号と、リセット端
子から入力されるリセット信号と、それをインバータ６
ｂで論理反転した信号と、上記外部入力端子およびリセ
ット端子から入力された信号の何れか（セレクタＳbに
よって選択される）を遅延回路７ｂで一定クロックだけ
遅延させた信号およびその逆論理の信号と、“Ｈ”およ
び“Ｌ”に論理固定された期待値信号とを入力とし、そ
れらの中から試験制御レジスタ２より与えられる制御情
報に従って何れか１つを選択する。

【０１４０】各比較器Ｃ0 〜Ｃn は、機能マクロ１の各
出力端子ＯＵＴm 〜ＯＵＴn から出力された試験結果の
信号と、対象となるテストパターンに応じて各セレクタ
Ｓ0〜Ｓn で選択された期待値信号とを比較し、両者が
一致するか否かの比較結果をセレクタＳ0 ′〜Ｓn ′に
出力する。そして、各セレクタＳ0 ′〜Ｓn ′は、この
比較器Ｃ0 〜Ｃn から出力された比較結果の信号と
“Ｈ”の論理固定信号との何れかを選択して、ＡＮＤゲ
ート５に出力する。

【０１４１】ここで、各セレクタＳ0 ′〜Ｓn ′は、試
験制御レジスタ２から与えられる制御情報に従って入力
信号の選択状態を切り換える。すなわち、機能マクロ１
の各出力端子ＯＵＴ0 〜ＯＵＴn から出力される試験結
果の信号を外部出力端子ＥＸＴ1 ′〜ＥＸＴk ′より出
力して集積回路の外部で判定を行うときは、各セレクタ
Ｓ0 ′〜Ｓn ′は“Ｈ”の論理固定信号を選択する。一
方、機能マクロ１の各出力端子ＯＵＴ0 〜ＯＵＴn から
出力される試験結果を比較器Ｃm 〜Ｃn やＡＮＤゲート
５を用いて集積回路の内部で判定するときは、各セレク
タＳ0 ′〜Ｓn′は、比較器Ｃm 〜Ｃn の出力を選択し
てＡＮＤゲート５に供給する。

【０１４２】上記ＡＮＤゲート５は、各セレクタＳ0 ′
〜Ｓn ′から供給される信号のＡＮＤをとることによ
り、機能マクロ１によるファンクション試験の結果が全
ての出力端子ＯＵＴ0 〜ＯＵＴn において期待値と一致
するかどうかを判定し、その結果を集積回路の０番目の
外部出力端子ＥＸＴ0 ′から出力する。

【０１４３】このように構成した本実施形態において
も、機能マクロ１での試験結果の信号を出力するための
外部出力端子ＥＸＴ0 ′〜ＥＸＴk ′は、機能マクロ１
が備える出力端子ＯＵＴ0 〜ＯＵＴn と同数設ける必要
がなく（ｋ＜ｎ）、ファンクション試験に必要な外部出
力端子の数を削減することができる。本実施形態の場
合、機能マクロ１が備える複数の出力端子間で共有でき
る外部出力端子の数が多くなるので、上述した第８〜第
１１の実施形態をそれぞれ単独で適用する場合に比べ
て、外部出力端子の数を大幅に削減することができる。

【０１４４】（第１３の実施形態）図１８は、機能マク
ロに対してファンクション試験を行う第１３の実施形態
による原理を示す構成図である。上記図１７に示した第
１２の実施形態では、外部出力端子の数を大幅に削減す
ることができるが、各セレクタＳ0 〜Ｓn の規模が大き
くなるとともに、当該セレクタＳ0 〜Ｓn の選択状態を
制御する試験制御レジスタ２内の制御情報が大きなもの
となってしまう。

【０１４５】これに対して、図１８に示す第１３の実施
形態は、各比較器Ｃ0 〜Ｃn において機能マクロ１の出
力信号と比較するリファレンス側に接続する各セレクタ
Ｓ0〜Ｓn に対して、必要最小限の期待値信号を入力す
ることにより、各セレクタＳ0 〜Ｓn の規模が必要以上
に大きくなり過ぎないようにするとともに、当該セレク
タＳ0 〜Ｓn の選択状態を制御する試験制御レジスタ２
内の制御情報の情報量も少なくすることができるように
している。

【０１４６】なお、この図１８に示す第１３の実施形態
は、上述した第８の実施形態と第９の実施形態とを組み
合わせたものに相当する。すなわち、各セレクタＳ0 〜
Ｓnでは、“Ｈ”または“Ｌ”に固定された期待値信号
と、外部入力端子から入力される共通の期待値信号との
何れかを選択し、それを各比較器Ｃ0 〜Ｃn に供給す
る。ここでは第８、第９の実施形態の組み合わせを示し
たが、実施形態の組み合わせ方はこれに限定されない。

【０１４７】また、この図１８に示す第１３の実施形態
では、上記図１２に示した第７の実施形態と同様に、ま
ず最初に複数のセレクタＳ0 〜Ｓn によって複数の期待
値信号の中から使用する信号を選択し、比較器Ｃ0 〜Ｃ
n やＡＮＤゲート５を用いて機能マクロ１での試験結果
を内部判定する。そして、ＡＮＤゲート５の後段に設け
たセレクタＳにおいて、上述のファンクション試験の判
定結果と通常動作時の出力信号との何れかを選択して、
機能マクロ１の外部出力端子から出力するようにする。

【０１４８】上記のようにセレクタＳ0 〜Ｓn を構成す
れば、それらは何れも２入力の選択動作となる。よっ
て、その選択状態を制御する試験制御レジスタ２内の制
御情報は、１つのセレクタに対して１ビット長とするこ
とができるので、制御情報の情報量を少なくすることが
できるとともに、各セレクタＳ0 〜Ｓn の負担を軽減す
ることができる。なお、セレクタＳ0 〜Ｓn で選択し得
る期待値信号の数が３つ以上ある場合は、それらのセレ
クタは３つ以上の入力となる。

【０１４９】（第１４の実施形態）図１９は、機能マク
ロに対してファンクション試験を行う第１４の実施形態
による原理を示す構成図である。本実施形態は、１つの
集積回路内に複数の機能マクロを内蔵する場合の構成例
を示すものである。

【０１５０】図１９に示す構成では、１つの集積回路１
０内に２つの機能マクロＡ，Ｂ（１１，１２）とこれ以
外のユーザロジック１３とを内蔵しており、これらに対
して集積回路１０の外部入力端子１７から必要な信号を
与えることによって、ファンクション試験を行う。この
とき、２つの機能マクロ１１，１２を同時に選択するこ
とにより、当該機能マクロ１１，１２のファンクション
試験を並列的に同時実行する。そして、各機能マクロ１
１，１２での試験結果を集積回路１０の外部出力端子１
８から出力することにより、ファンクション試験の結果
を得る。

【０１５１】図１９では図示を簡略化しているが、機能
マクロ１１，１２およびユーザロジック１３の入力側
は、上記図１〜図１２に示した第１〜第７の実施形態の
何れかと同様に構成する。すなわち、集積回路１０の各
外部入力端子は、機能マクロ１１，１２およびユーザロ
ジック１３の入力側に設けられたセレクタの入力等に接
続され、当該セレクタの制御端子に試験制御回路１４か
ら与えられる制御情報によって入力信号が選択される。
機能マクロ１１，１２の入力端子には、集積回路の外部
入力端子と常に接続する端子と、通常動作時にはユーザ
ロジック１３から信号を入力し、ファンクション試験動
作時には外部入力端子からの試験パターン信号または内
部発生した論理固定信号を入力する端子とがある。

【０１５２】また、機能マクロ１１，１２およびユーザ
ロジック１３の出力側は、上記図１３〜図１８に示した
第８〜第１３の実施形態の何れかと同様に構成する。す
なわち、集積回路１０の各外部出力端子は、機能マクロ
１１，１２およびユーザロジック１３の出力側に設けら
れたセレクタの出力等に接続され、当該セレクタや比較
器の制御端子に試験制御回路１４から与えられる制御情
報によって試験結果の良否判定の動作が制御される。機
能マクロ１１，１２の出力端子には、集積回路の外部出
力端子と常に接続する端子と、通常動作時にはユーザロ
ジック１３と接続するが、ファンクション試験動作時に
は比較器およびＡＮＤゲートを介して特定の外部出力端
子と接続したり、それ以外の外部出力端子と接続する端
子とがある。

【０１５３】以下に、２個の機能マクロ１１，１２を内
蔵する集積回路に本発明を適用する場合の手順の例を説
明する。まず最初に、集積回路が内蔵する機能マクロ１
１，１２の良否を判定する試験において、当該機能マク
ロ１１，１２の各入出力端子について、各試験パターン
毎に入力信号や出力信号が常に“Ｈ”または“Ｌ”に固
定される端子、複数の端子間で入力または出力される信
号が同一となる端子グループ、この端子グループの信号
に対して論理が反転している信号を入力または出力する
端子、立ち上がりが常に一定の遅延で変わる信号を入力
または出力する端子、立ち下がりが常に一定の遅延で変
わる信号を入力または出力する端子等の調査を行う。そ
して、この調査結果と使用可能な集積回路の外部入出力
端子数とから、機能マクロ１１，１２の入力側および出
力側に対して上述した第１〜第１３の実施形態のどの構
成を適用するかを決定する。ここでは、例えば、なるべ
く構成が簡単となる実施形態を選択する。

【０１５４】次に、上述の調査結果に基づいて、機能マ
クロ１１，１２が備える各入出力端子（以下、マクロ端
子と称する）の中から、集積回路の１つの外部端子を同
時に使用しない端子の組み合わせを選択する。そして、
各マクロ端子毎に、それに対応して設けられたセレクタ
の入力に必要な信号と、当該セレクタや比較器の制御方
法とを決定する。このとき、試験制御回路１４（試験制
御レジスタ２）のリセットにより、機能マクロ１１，１
２の入力側は通常動作の入力信号が選択され、比較器の
出力をＡＮＤゲートでまとめた信号が集積回路の外部に
出力されない構成とする。

【０１５５】次に、試験に必要なクロック数（ＦＮ00〜
ＦＮ03で示したそれぞれのテストパターンの長さ）を決
定するとともに、そのテストパターンの長さや使用する
共通の端子数等を考慮して、複数の機能マクロ１１，１
２で同時に試験するテストパターンの組み合わせを選択
する。このとき、一方の機能マクロにおいて用いるクロ
ック数が多い試験パターンに対しては、試験制御回路１
４内の試験制御レジスタ２に設定される制御情報が同一
である試験パターンを他方の機能マクロ用の試験パター
ンの中から幾つか選択して連結することにより、全体の
テストパターンの長さを調節する。

【０１５６】次に、このようにして選択した各機能マク
ロ１１，１２の試験パターンの組み合わせをもとに、使
用する外部入出力端子を削減した並列試験用の試験パタ
ーンを作成する。そして、各機能マクロ１１，１２の入
力端子に信号を入力する方法と、各機能マクロ１１，１
２の出力端子から出力される信号の判定方法とを設定す
るファンクション、つまり、各エッジパターンＦＮ00，
ＦＮ01，…毎に設定する制御情報のシーケンスを試験制
御回路１４内の試験制御レジスタ２に作成する。このと
き、試験制御レジスタ２への制御情報の書き込みは、機
能マクロ１１または１２と接続される共通バス１５を介
して行う。

【０１５７】なお、この制御情報のシーケンスを作成す
る際、２組目以降のテストパターンＦＮ01，…は、試験
制御レジスタ２に設定するデータの一部または全部を必
要に応じて変更するだけで作成することが可能である。

【０１５８】最後に、このようにして作成したファンク
ションの後ろに、上記作成した並列試験用パターンを連
結して完成となる。そして、このようにして作成した試
験パターンをシミュレーションで確認し、一連のファン
クション試験が完了する。なお、以上の手順において、
他の端子の共通化が難しいアドレスバスの下位ビットや
データバスは端子数削減の対象とせず、また、２つの機
能マクロ１１，１２で端子を共有しないようにすること
により、２つの機能マクロ１１，１２の並列試験パター
ンを比較的少ない手間で作成することが可能となる。

【０１５９】以上のように、第１４の実施形態によれ
ば、各機能マクロ１１，１２のファンクション試験を同
時並列的に実行することによって試験時間の短縮を図る
ことができるとともに、試験用に必要な集積回路１０の
外部端子の数を少なくしてコストの削減を図ることがで
きる。

【０１６０】なお、以上に説明した各実施形態は、何れ
も本発明を実施するにあたっての具体化の一例を示した
ものに過ぎず、これらによって本発明の技術的範囲が限
定的に解釈されてはならないものである。すなわち、本
発明はその精神、またはその主要な特徴から逸脱するこ
となく、様々な形で実施することができる。

【０１６１】

【発明の効果】本発明は上述したように、集積回路に内
蔵される機能マクロの入力側においては、集積回路の内
部で発生可能な信号については内部で発生させて機能マ
クロの入力端子に供給し、あるいは、複数の入力端子で
共通に使用可能な信号については１つの外部入力端子か
ら入力するようにしているので、機能マクロの試験動作
時に必要な集積回路の外部入力端子の数を削減し、コス
トダウンを図ることができる。また、集積回路に内蔵さ
れる機能マクロの出力側においては、機能マクロの各出
力端子から出力される試験結果を集積回路の内部で判定
し、その判定結果得られた信号を特定の外部出力端子か
ら出力するようにしているので、機能マクロの試験動作
時に必要な集積回路の外部出力端子の数を削減し、コス
トダウンを図ることができる。また、１つの集積回路内
に複数の機能マクロが内蔵される場合に、これらの機能
マクロの入出力側を上述したように構成するとともに、
これら機能マクロの試験を同時並列的に行うようにする
ことにより、試験で使用する外部端子の数を少なく抑え
つつ、複数の機能マクロの試験を短時間で行うことがで
きる。

【図面の簡単な説明】

【図１】機能マクロに対してファンクション試験を行う
第１の実施形態による原理を示す構成図である。

【図２】図１に示した原理構成において、機能マクロの
入力端子が６個、試験用パターン信号を入力する外部入
力端子が３個の場合の構成例を示す図である。

【図３】図２に示した入力端子および外部入力端子に入
力される信号の例を示すタイミングチャートである。

【図４】機能マクロに対してファンクション試験を行う
第２の実施形態による原理を示す構成図である。

【図５】図４に示した原理構成において、機能マクロの
入力端子が６個、試験用パターン信号を入力する外部入
力端子が３個の場合の構成例を示す図である。

【図６】図５に示した入力端子および外部入力端子に入
力される信号の例を示すタイミングチャートである。

【図７】機能マクロに対してファンクション試験を行う
第３の実施形態による原理を示す構成図である。

【図８】機能マクロに対してファンクション試験を行う
第４の実施形態による原理を示す構成図である。

【図９】図８中に示した遅延回路の構成例およびその動
作例を示す図であり、（ａ）は遅延回路の構成を示す回
路図であり、（ｂ）はその動作を示すタイミングチャー
トである。

【図１０】機能マクロに対してファンクション試験を行
う第５の実施形態による原理を示す構成図である。

【図１１】機能マクロに対してファンクション試験を行
う第６の実施形態による原理を示す構成図である。

【図１２】機能マクロに対してファンクション試験を行
う第７の実施形態による原理を示す構成図である。

【図１３】機能マクロに対してファンクション試験を行
う第８の実施形態による原理を示す構成図である。

【図１４】機能マクロに対してファンクション試験を行
う第９の実施形態による原理を示す構成図である。

【図１５】機能マクロに対してファンクション試験を行
う第１０の実施形態による原理を示す構成図である。

【図１６】機能マクロに対してファンクション試験を行
う第１１の実施形態による原理を示す構成図である。

【図１７】機能マクロに対してファンクション試験を行
う第１２の実施形態による原理を示す構成図である。

【図１８】機能マクロに対してファンクション試験を行
う第１３の実施形態による原理を示す構成図である。

【図１９】１つの集積回路内に異なる２つの機能マクロ
を内蔵した第１４の実施形態による構成例を示す図であ
る。

【図２０】機能マクロに対してファンクション試験を行
うための従来の原理を示す構成図である。

【図２１】１つの集積回路内に異なる２つの機能マクロ
を内蔵した場合の従来の構成例を示す図である。

【図２２】１つの集積回路内に異なる２つの機能マクロ
を内蔵した場合の他の構成例を示す図である。

【符号の説明】

１ 機能マクロ ２ 試験制御レジスタ ３，６ インバータ ４，７ 遅延回路 ５ ＡＮＤゲート １０ 集積回路 １１，１２ 機能マクロ １３ ユーザロジック １４ 試験制御回路 １５ 共通バス １７ 集積回路の外部入力端子 １８ 集積回路の外部出力端子 ＩＮ0 〜ＩＮn 機能マクロの入力端子 ＯＵＴ0 〜ＯＵＴn 機能マクロの出力端子 ＥＸＴ0 〜ＥＸＴk 集積回路の外部入力端子 ＥＸＴ0 ′〜ＥＸＴk ′ 集積回路の外部出力端子 Ｓ0 〜Ｓn セレクタ Ｓ0 ′〜Ｓk ′ セレクタ Ｃ0 〜Ｃn 比較器

Claims (4)

【特許請求の範囲】
1. 【請求項１】 集積回路に内蔵される機能マクロの試験
   を行うための装置であって、 少なくとも１つ以上の試験パターンにおいて論理レベル
   が変化しない信号、あるいは上記集積回路の特定の外部
   入力端子から入力される信号と特定の関係にある信号を
   発生させる信号発生回路と、 上記信号発生回路で発生された信号を上記機能マクロの
   入力端子に選択的に供給する選択回路とを備えることを
   特徴とする集積回路の試験装置。
2. 【請求項２】 上記選択回路は、少なくとも１つ以上の
   試験パターンにおいて論理レベルが互いに同一の信号が
   入力される機能マクロの複数の入力端子に対して、上記
   集積回路の特定の外部入力端子から入力した信号を選択
   的に供給するようにしたことを特徴とする請求項１に記
   載の集積回路の試験装置。
3. 【請求項３】 集積回路に内蔵される機能マクロの試験
   を行うための装置であって、 上記機能マクロの出力端子から出力される信号と、論理
   レベルが変化しない信号あるいは上記集積回路の特定の
   外部入力端子から入力される信号と特定の関係にある信
   号を試験の期待値信号として比較することにより、上記
   機能マクロの１つ以上の出力端子から出力される信号毎
   に試験結果の良否を判定し、それぞれの判定結果をまと
   めて上記集積回路の特定の外部出力端子に選択的に供給
   する内部判定回路を備えることを特徴とする集積回路の
   試験装置。
4. 【請求項４】 上記集積回路が備える上記特定の外部出
   力端子以外の外部出力端子は、上記機能マクロの複数の
   出力端子から出力される信号を１つの外部出力端子で同
   時に使用しない限り、当該１つの外部出力端子を上記機
   能マクロの複数の出力端子で共有するようにしたことを
   特徴とする請求項３に記載の集積回路の試験装置。