JP4136451B2 - Bist回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、BIST回路に関し、特に比較器型シグネチャ解析回路を用いた、メモリのテスト用のBIST回路に関する。
【0002】
LSIのテスト容易化設計の一手段として、BIST(Built−in Self−test)がある。これは、LSIの内部にテスト回路を設け、そのテスト回路で発生させたテストパターンに対するテスト対象回路の応答出力を期待値と比較することによって、自己診断をおこなうものである。
【0003】
【従来の技術】
図17は、従来のRAMBIST回路の構成を示すブロック図である。図17に示すように、従来のRAMBIST回路のシグネチャ解析回路1には、1ビット・コンパレータ11がRAMマクロ2のA[0]〜A[n−1]の各データ出力ビットごとに設けられている。この構成では、RAMマクロ2の各データ出力ビットA[0]〜A[n−1]から出力されたデータと、データ生成回路3で生成された期待値データとが、対応するビットごとにそれぞれ1ビット・コンパレータ11で比較される。シグネチャ解析回路1およびデータ生成回路3の動作は制御回路4により制御される。
【0004】
図18は、従来のRAMBIST回路の別の構成を示すブロック図である。図18に示すRAMBIST回路では、複数のリード・ポート(図示例ではAとBのポート)を有するマルチポート・タイプのRAMマクロ5に対して、シグネチャ解析回路1が各リード・ポートごとに設けられている。この構成では、RAMマクロ5の各リード・ポート(AおよびB)から出力されたデータと、データ生成回路3で生成された期待値データとが、対応するリード・ポートごとにそれぞれのシグネチャ解析回路1で比較される。各シグネチャ解析回路1およびデータ生成回路3の動作は制御回路4により制御される。
【0005】
【発明が解決しようとする課題】
しかしながら、近時、テクノロジの急速な進歩により、一チップに搭載されるRAMマクロの数が増えてきており、それに伴ってリード・ポート数やデータ出力ビット数が著しく増え、シグネチャ解析回路の増大によりチップ面積が増加するという問題点がある。
【0006】
本発明は、上記問題点に鑑みてなされたものであって、複数のデータ出力ビット間で1ビット・コンパレータを共有したり、複数のリード・ポート間でシグネチャ解析回路を共有することにより、1ビット・コンパレータやシグネチャ解析回路の数を減らし、それによってサイズ(ゲート数)の削減が可能なBIST回路を提供することを目的とする。
【0007】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかるBIST回路は、テスト対象回路(RAMマクロ)のデータ出力ビットを複数ビットずつ複数のグループに分け、各グループに一つずつシグネチャ解析回路の1ビット・コンパレータを設け、選択手段(ビット・チェンジャー)により各グループ内のデータ出力ビットを順次選択し、その選択されたデータ出力ビットの出力データと期待値データとを1ビット・コンパレータにより順次比較する構成であることを特徴とする。この発明によれば、複数のデータ出力ビット間で1ビット・コンパレータを共有するため、1ビット・コンパレータの数が減る。
【0008】
また、本発明にかかるBIST回路は、テスト対象回路(RAMマクロ)の複数のデータ出力ポートに対してシグネチャ解析回路を一つ設け、選択手段(ポート・セレクタ)によりデータ出力ポートを順次選択し、その選択されたデータ出力ポートの出力データと期待値データとをシグネチャ解析回路により順次比較する構成であることを特徴とする。この発明によれば、複数のデータ出力ポート間でシグネチャ解析回路を共有するため、シグネチャ解析回路の数が減る。
【0009】
また、本発明にかかるBIST回路は、上述した複数のデータ出力ポートで一つのシグネチャ解析回路を共有する構成と、上述した複数のデータ出力ビットで一つの1ビット・コンパレータを共有する構成とを兼ね備えた構成であることを特徴とする。この発明によれば、複数のデータ出力ポート間でシグネチャ解析回路を共有するため、シグネチャ解析回路の数が減り、さらに複数のデータ出力ビット間で1ビット・コンパレータを共有するため、各シグネチャ解析回路の1ビット・コンパレータの数が減る。
【0010】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。
実施の形態1.
図1は、本発明の実施の形態1にかかるRAMBIST回路の構成を示すブロック図である。図1に示すように、RAMBIST回路は、シグネチャ解析回路101、データ生成回路3、制御回路104および選択手段を構成するビット・チェンジャー6を備えている。
【0011】
テスト対象回路であるRAMマクロ2のA[0]〜A[n−1]の各データ出力ビットは、特に限定しないが、たとえば2ビットずつグループ化されており、n/2個のグループに分けられている。ビット・チェンジャー6には、n/2個のセレクタ61が設けられている。各セレクタ61は、データ出力ビットの各グループに一つずつ対応している。つまり、各セレクタ61は、データ出力ビットの各グループ内の2個のデータ出力ビットから出力されるデータのいずれか一方を選択する。
【0012】
シグネチャ解析回路101には、n/2個の1ビット・コンパレータ11が設けられている。各1ビット・コンパレータ11は、各セレクタ61に一つずつ対応している。したがって、各1ビット・コンパレータ11には、対応するセレクタ61を介して、データ出力ビットの対応するグループ内の2個のデータ出力ビットから出力されるデータのいずれか一方が供給される。シグネチャ解析回路101の動作は制御回路104により制御される。
【0013】
データ生成回路3は、制御回路104による制御に基づいて期待値データを生成し、その生成された期待値データを各1ビット・コンパレータ11に供給する。また、制御回路104は、セレクタ61の、データ出力ビットの選択動作を制御する。
【0014】
図2は、本発明の実施の形態1にかかるRAMBIST回路において実施されるテストシーケンスの一例を示すフローチャートである。テストが開始されると、まず、ビット・チェンジャー6によりRAMマクロ2のたとえば偶数ビットが選択され、偶数ビットについてテストがおこなわれる(ステップS21)。偶数ビットのテストが終了した後、ビット・チェンジャー6によりRAMマクロ2のたとえば奇数ビットが選択される(ステップS22)。そして、奇数ビットについてテストがおこなわれ(ステップS23)、テスト終了となる。
【0015】
図3は、制御回路104の、ビット・チェンジャー6の制御をおこなう回路の構成の一例を示す回路図である。図3に示すように、この回路は、アンドゲート1041(以下、ANDとする)、制御回路1042、第1のフリップフロップ(以下、FFAとする)1043、第1のオアゲート(以下、ORAとする)1044、第2のオアゲート(以下、ORBとする)1045および第2のフリップフロップ(以下、FFBとする)1046を備えている。
【0016】
AND1041には、外部から供給されたリセット信号RESETと、ORA1044の出力信号が入力される。AND1041の出力信号は、制御回路1042のローアクティブのリセット端子TRESに入力される。制御回路1042の出力端子TENDからはテスト・エンド信号が出力される。制御回路1042から出力されたテスト・エンド信号はFFA1043の入力端子Dに入力される。
【0017】
FFA1043の出力端子Qから出力された信号はORB1045の一方の入力端子に入力される。また、FFA1043の出力端子XQから出力された信号はORA1044の一方の入力端子に入力される。なお、出力端子XQからは、出力端子Qから出力される信号の反転信号が出力される。ORA1044およびORB1045のそれぞれ他方の入力端子には、FFB1046の出力端子Qから出力された信号が入力される。FFB1046の入力端子Dには、ORB1045の出力信号が入力される。
【0018】
FFB1046の出力端子Qから出力された信号は、切り替え信号MUXとしてビット・チェンジャー6の各セレクタ61に供給される。各セレクタ61は、たとえば切り替え信号MUXが相対的に電位レベルの低いロー、すなわち「0」のときにRAMマクロ2のデータ出力ビットのうちの偶数ビットを選択し、切り替え信号MUXが相対的に電位レベルの高いハイ、すなわち「1」のときに奇数ビットを選択する。なお、切り替え信号MUXと選択ビットとの関係はその逆でもよい。
【0019】
FFA1043およびFFB1046のローアクティブの各リセット端子には、リセット信号RESETが入力される。リセット信号RESETは、BIST回路全体を初期化する信号である。また、制御回路1042、FFA1043およびFFB1046の各クロック端子には、外部からクロック信号CLKが供給される。
【0020】
図4は、図3に示す回路の動作タイミングを示すタイミングチャートである。まず、リセット信号RESETがハイからローに立ち下がるのに同期して、FFA1043の出力端子Qの出力信号(以下、Q出力信号とする)はローとなり、出力端子XQの出力信号(以下、XQ出力信号とする)はハイとなる。また、FFB1046のQ出力信号、すなわち切り替え信号MUXはローとなる。ORA1044の出力信号はハイとなり、ORB1045の出力信号はローとなる。AND1041の出力信号、すなわち制御回路1042のリセット端子TRESへの入力信号はローとなる。また、制御回路1042の出力端子TENDの出力信号、すなわちテスト・エンド信号はローとなる。
【0021】
つづいて、リセット信号RESETの立ち上がりに同期して、制御回路1042のリセット端子TRESへの入力信号(AND1041の出力信号)がハイとなる。その他の信号の電位レベルは遷移しない。この時点から、RAMマクロ2のデータ出力ビットのうちのたとえば偶数ビットについてテストが開始される。数クロック後、偶数ビットのテストが終了し、テスト・エンド信号がハイとなる。
【0022】
偶数ビットのテスト終了の1クロック後(図4にT1で示すタイミング)、FFA1043のQ出力信号はハイとなり、XQ出力信号はローとなる。ORA1044の出力信号はローとなり、制御回路1042のリセット端子TRESへの入力信号がローとなる。そして、テスト・エンド信号がローに戻る。また、ORB1045の出力信号はハイとなる。切り替え信号MUX(FFB1046のQ出力信号)はローのままである。
【0023】
さらに1クロック後(図4にT2で示すタイミング)、FFA1043のQ出力信号はローとなり、XQ出力信号はハイとなる。ORA1044の出力信号はハイとなり、制御回路1042のリセット端子TRESへの入力信号がハイとなる。これによって、制御回路1042のリセットが解除される。テスト・エンド信号はローのままである。また、ORB1045の出力信号はハイのままである。そして、切り替え信号MUX(FFB1046のQ出力信号)はハイに遷移する。
【0024】
さらに1クロック後(図4にT3で示すタイミング)、RAMマクロ2のデータ出力ビットのうちのたとえば奇数ビットについてテストが開始される。奇数ビットのテストが終了した時点で、テスト・エンド信号がハイとなる。その1クロック後に、FFA1043のQ出力信号およびXQ出力信号が遷移する。その他の信号の電位レベルは遷移しない。
【0025】
上述した実施の形態1によれば、RAMマクロ2の2個のデータ出力ビットで1個の1ビット・コンパレータ11を共有することによって、1ビット・コンパレータ11の数が減るので、BIST回路のサイズ(ゲート数)を削減することができる。具体的には、従来のデータ出力ビットごとに1ビット・コンパレータが設けられている構成(図17参照)に比べて、実施の形態1ではおおよそ15〜40%のゲート数が削減される。
【0026】
なお、上述した実施の形態1において、RAMマクロ2のデータ出力ビットのうち奇数ビットのテストを先におこなってから、偶数ビットのテストをおこなうようにしてもよい。また、RAMマクロ2の3個以上のデータ出力ビットで1個の1ビット・コンパレータ11を共有する構成としてもよい。
【0027】
実施の形態2.
図5は、本発明の実施の形態2にかかるRAMBIST回路の構成を示すブロック図である。図5に示すように、RAMBIST回路は、シグネチャ解析回路1、データ生成回路3、制御回路204および選択手段を構成するポート・セレクタ7を備えている。ポート・セレクタ7には、たとえば1個のセレクタ71が設けられている。このセレクタ71は、テスト対象回路であるRAMマクロ5のリード・ポートAから出力されるデータとリード・ポートBから出力されるデータのいずれか一方を選択する。
【0028】
シグネチャ解析回路1には、1個のセレクタ71に対して1個のビット・コンパレータが設けられている。そして、シグネチャ解析回路1には、セレクタ71を介して、リード・ポートAから出力されるデータか、またはリード・ポートBから出力されるデータが供給される。データ生成回路3は、制御回路204による制御に基づいて期待値データを生成し、その生成された期待値データをシグネチャ解析回路1に供給する。シグネチャ解析回路1の動作は制御回路204により制御される。また、制御回路204は、セレクタ71の、リード・ポートの選択動作を制御する。
【0029】
図6は、本発明の実施の形態2にかかるRAMBIST回路において実施されるテストシーケンスの一例を示すフローチャートである。テストが開始されると、まず、ポート・セレクタ7によりRAMマクロ5のたとえばリード・ポートAが選択され、リード・ポートAについてテストがおこなわれる(ステップS61)。リード・ポートAのテストが終了した後、ポート・セレクタ7によりRAMマクロ5のたとえばリード・ポートBが選択される(ステップS62)。そして、リード・ポートBについてテストがおこなわれ(ステップS63)、テスト終了となる。
【0030】
図7は、制御回路204の、ポート・セレクタ7の制御をおこなう回路の構成の一例を示す回路図である。図7に示すように、この回路は、アンドゲート2041(以下、ANDとする)、制御回路2042、第1のフリップフロップ(以下、FFAとする)2043、第1のオアゲート(以下、ORAとする)2044、第2のオアゲート(以下、ORBとする)2045および第2のフリップフロップ(以下、FFBとする)2046を備えている。
【0031】
AND2041には、外部から供給されたリセット信号RESETと、ORA2044の出力信号が入力される。AND2041の出力信号は、制御回路2042のローアクティブのリセット端子TRESに入力される。制御回路2042の出力端子TENDからはテスト・エンド信号が出力される。制御回路2042から出力されたテスト・エンド信号はFFA2043の入力端子Dに入力される。
【0032】
FFA2043のQ出力信号はORB2045の一方の入力端子に入力される。また、FFA2043のXQ出力信号はORA2044の一方の入力端子に入力される。ORA2044およびORB2045のそれぞれ他方の入力端子には、FFB2046のQ出力信号が入力される。FFB2046の入力端子Dには、ORB2045の出力信号が入力される。
【0033】
FFB2046のQ出力信号は、切り替え信号MUXとしてポート・セレクタ7のセレクタ71に供給される。セレクタ71は、たとえば切り替え信号MUXがローのときにRAMマクロ5のリード・ポートAを選択し、切り替え信号MUXがハイのときにリード・ポートBを選択する。なお、切り替え信号MUXと選択ポートとの関係はその逆でもよい。
【0034】
FFA2043およびFFB2046のローアクティブの各リセット端子には、BIST回路全体を初期化するためのリセット信号RESETが入力される。また、制御回路2042、FFA2043およびFFB2046の各クロック端子には、外部からクロック信号CLKが供給される。
【0035】
図8は、図7に示す回路の動作タイミングを示すタイミングチャートである。まず、リセット信号RESETの立ち下がりに同期して、FFA2043のQ出力信号およびXQ出力信号はそれぞれローおよびハイとなる。また、切り替え信号MUXとなるFFB2046のQ出力信号はローとなる。ORA2044の出力信号はハイとなり、ORB2045の出力信号はローとなる。制御回路2042のリセット端子TRESへの入力信号となるAND2041の出力信号はローとなる。また、制御回路2042の出力端子TENDから出力されるテスト・エンド信号はローとなる。
【0036】
つづいて、リセット信号RESETの立ち上がりに同期して、制御回路2042のリセット端子TRESへの入力信号(AND2041の出力信号)がハイとなる。その他の信号の電位レベルは遷移しない。この時点から、RAMマクロ5のたとえばリード・ポートAについてテストが開始される。数クロック後、リード・ポートAのテストが終了し、テスト・エンド信号がハイとなる。
【0037】
リード・ポートAのテスト終了の1クロック後(図8にT1で示すタイミング)、FFA2043のQ出力信号およびXQ出力信号はそれぞれハイおよびローとなる。ORA2044の出力信号はローとなり、制御回路2042のリセット端子TRESへの入力信号がローとなる。そして、テスト・エンド信号がローに戻る。また、ORB2045の出力信号はハイとなる。切り替え信号MUX(FFB2046のQ出力信号)はローのままである。
【0038】
さらに1クロック後(図8にT2で示すタイミング)、FFA2043のQ出力信号およびXQ出力信号はそれぞれローおよびハイとなる。ORA2044の出力信号はハイとなり、制御回路2042のリセット端子TRESへの入力信号がハイとなる。これによって、制御回路2042のリセットが解除される。テスト・エンド信号はローのままである。また、ORB2045の出力信号はハイのままである。そして、切り替え信号MUX(FFB2046のQ出力信号)はハイに遷移する。
【0039】
さらに1クロック後(図8にT3で示すタイミング)、RAMマクロ5のたとえばリード・ポートBについてテストが開始される。リード・ポートBのテストが終了した時点で、テスト・エンド信号がハイとなる。その1クロック後に、FFA2043のQ出力信号およびXQ出力信号が遷移する。その他の信号の電位レベルは遷移しない。
【0040】
上述した実施の形態2によれば、RAMマクロ5の2個のリード・ポートで1個のシグネチャ解析回路1を共有することによって、シグネチャ解析回路1の数が減るので、BIST回路のサイズ(ゲート数)を削減することができる。具体的には、図9に示すように、従来のリード・ポートごとにシグネチャ解析回路が設けられている構成(図18参照)に比べて、実施の形態2ではおおよそ15〜40%のゲート数が削減される。
【0041】
なお、上述した実施の形態2において、RAMマクロ5のリード・ポートBのテストを先におこなってから、リード・ポートAのテストをおこなうようにしてもよい。また、RAMマクロ5の3個以上のリード・ポートで1個のシグネチャ解析回路1を共有する構成としてもよい。
【0042】
実施の形態3.
図10は、本発明の実施の形態3にかかるRAMBIST回路の構成を示すブロック図である。図10に示すように、実施の形態3のRAMBIST回路は、実施の形態1と実施の形態2を兼ね備えたものである。すなわち、RAMBIST回路は、実施の形態2と同様に、第1の選択手段であるポート・セレクタ7のセレクタ71により、テスト対象回路であるRAMマクロ5のリード・ポートAから出力されるデータとリード・ポートBから出力されるデータのいずれか一方を選択する構成となっている。
【0043】
さらに、RAMBIST回路は、実施の形態1と同様に、ポート・セレクタ7の複数のデータ出力ビットを2個ずつグループ化し、その各グループ内の2個のデータ出力ビットから出力されるデータのいずれか一方を、第2の選択手段であるビット・チェンジャー6の各セレクタ61により選択して、シグネチャ解析回路101の各1ビット・コンパレータ11に供給する構成となっている。なお、実施の形態1または実施の形態2と同様の構成については、同一の符号を付して説明を省略する。
【0044】
制御回路304は、ポート・セレクタ7のセレクタ71によるリード・ポートの選択動作、ビット・チェンジャー6の各セレクタ61によるデータ出力ビットの選択動作を制御する。また、制御回路304は、シグネチャ解析回路101およびデータ生成回路3の動作を制御する。
【0045】
図11は、本発明の実施の形態3にかかるRAMBIST回路において実施されるテストシーケンスの一例を示すフローチャートである。テストが開始されると、まず、ポート・セレクタ7によりRAMマクロ5のたとえばリード・ポートAが選択され、かつビット・チェンジャー6によりポート・セレクタ7のたとえば偶数ビットが選択される。そして、リード・ポートAの偶数ビットについてテストがおこなわれる(ステップS111)。偶数ビットのテストが終了した後、ビット・チェンジャー6によりポート・セレクタ7のたとえば奇数ビットが選択される(ステップS112)。そして、リード・ポートAの奇数ビットについてテストがおこなわれる(ステップS113)。
【0046】
リード・ポートAの奇数ビットのテストが終了した後、ポート・セレクタ7によりRAMマクロ5のたとえばリード・ポートBが選択される(ステップS114)。また、ビット・チェンジャー6によりポート・セレクタ7のたとえば偶数ビットが選択される。そして、リード・ポートBの偶数ビットについてテストがおこなわれる(ステップS115)。偶数ビットのテストが終了した後、ビット・チェンジャー6によりポート・セレクタ7のたとえば奇数ビットが選択される(ステップS116)。そして、リード・ポートBの奇数ビットについてテストがおこなわれ(ステップS117)、テスト終了となる。
【0047】
図12は、制御回路304の、ビット・チェンジャー6およびポート・セレクタ7の制御をおこなう回路の構成の一例を示す回路図である。図12に示すように、この回路は、第1のアンドゲート3041(以下、ANDAとする)、制御回路3042、フリップフロップ(以下、FFとする)3043、オアゲート(以下、ORとする)3044、第2のアンドゲート(以下、ANDBとする)3047、第3のアンドゲート(以下、ANDCとする)3045および2ビット・カウンタ(以下、CTとする)3046を備えている。
【0048】
ANDA3041には、外部から供給されたリセット信号RESETと、OR3044の出力信号が入力される。ANDA3041の出力信号は、制御回路3042のローアクティブのリセット端子TRESに入力される。制御回路3042の出力端子TENDからはテスト・エンド信号が出力される。テスト・エンド信号はFF3043の入力端子Dに入力される。
【0049】
FF3043のXQ出力信号はOR3044の一方の入力端子に入力される。OR3044の他方の入力端子には、ANDB3047の出力信号が入力される。また、FF3043のQ出力信号はANDC3045の一方の入力端子に入力される。ANDC3045の他方の入力端子(ローアクティブ)には、ANDB3047の出力信号が入力される。ANDC3045の出力信号は、CT3046のイネーブル端子ENに入力される。
【0050】
CT3046の一方の出力端子D[1]から出力された信号は、第1の切り替え信号MUX1としてポート・セレクタ7のセレクタ71に供給されるとともに、ANDB3047の一方の入力端子に入力される。セレクタ71は、たとえば第1の切り替え信号MUX1がローのときにRAMマクロ5のリード・ポートAを選択し、第1の切り替え信号MUX1がハイのときにリード・ポートBを選択する。なお、第1の切り替え信号MUX1と選択ポートとの関係はその逆でもよい。
【0051】
CT3046の他方の出力端子D[0]から出力された信号は、第2の切り替え信号MUX2としてビット・チェンジャー6の各セレクタ61に供給されるとともに、ANDB3047の他方の入力端子に入力される。各セレクタ61は、たとえば第2の切り替え信号MUX2がローのときにポート・セレクタ7のデータ出力ビットのうちの偶数ビットを選択し、第2の切り替え信号MUX2がハイのときに奇数ビットを選択する。なお、第2の切り替え信号MUX2と選択ビットとの関係はその逆でもよい。
【0052】
FF3043およびCT3046のローアクティブの各リセット端子には、BIST回路全体を初期化するためのリセット信号RESETが入力される。また、制御回路3042、FF3043およびCT3046の各クロック端子には、外部からクロック信号CLKが供給される。
【0053】
図13は、CT3046の出力端子D[1],D[0]の各出力信号と、テスト対象となるリード・ポートおよびデータ出力ビットとの関係の一例をまとめた図表である。図13に示すように、たとえば出力端子D[1]および出力端子D[0]がともに「0」のときにはリード・ポートAの偶数ビットがテスト対象となる。また、たとえば出力端子D[1]が「0」で、かつ出力端子D[0]が「1」のときにはリード・ポートAの奇数ビットがテスト対象となる。また、たとえば出力端子D[1]が「1」で、かつ出力端子D[0]が「0」のときにはリード・ポートBの偶数ビットがテスト対象となる。また、たとえば出力端子D[1]および出力端子D[0]がともに「1」のときにはリード・ポートBの奇数ビットがテスト対象となる。
【0054】
図14は、図12に示す回路の動作タイミングを示すタイミングチャートである。まず、リセット信号RESETの立ち下がりに同期して、FF3043のQ出力信号およびXQ出力信号はそれぞれローおよびハイとなる。OR3044の出力信号はハイとなる。また、第1の切り替え信号MUX1となるCT3046の出力端子D[1]の出力信号(以下、D[1]出力信号とする)、および第2の切り替え信号MUX2となるCT3046の出力端子D[0]の出力信号(以下、D[0]出力信号とする)はともにローとなる。また、ANDB3047およびANDC3045の出力信号はともにローとなる。制御回路3042のリセット端子TRESへの入力信号となるANDA3041の出力信号はローとなる。また、制御回路3042の出力端子TENDから出力されるテスト・エンド信号はローとなる。
【0055】
つづいて、リセット信号RESETの立ち上がりに同期して、制御回路3042のリセット端子TRESへの入力信号(ANDA3041の出力信号)がハイとなる。その他の信号の電位レベルは遷移しない。この時点から、たとえばリード・ポートAの偶数ビットについてテストが開始される。数クロック後、リード・ポートAの偶数ビットのテストが終了し、テスト・エンド信号がハイとなる。
【0056】
リード・ポートAの偶数ビットのテスト終了から1クロック後(図14にT1で示すタイミング)、FF3043のQ出力信号およびXQ出力信号はそれぞれハイおよびローとなる。OR3044の出力信号はローとなり、制御回路3042のリセット端子TRESへの入力信号がローとなる。そして、テスト・エンド信号がローに戻る。また、ANDC3045の出力信号はハイとなる。CT3046のD[1]出力信号(第1の切り替え信号MUX1)およびD[0]出力信号(第2の切り替え信号MUX2)はともにローのままである。ANDB3047の出力信号もローのままである。
【0057】
さらに1クロック後(図14にT2で示すタイミング)、FF3043のQ出力信号およびXQ出力信号はそれぞれローおよびハイとなる。OR3044の出力信号はハイとなり、制御回路3042のリセット端子TRESへの入力信号がハイとなる。これによって、制御回路3042のリセットが解除される。テスト・エンド信号はローのままである。また、ANDC3045の出力信号はローとなる。そして、CT3046のD[0]出力信号(第2の切り替え信号MUX2)はハイに遷移する。CT3046のD[1]出力信号(第1の切り替え信号MUX1)はローのままである。ANDB3047の出力信号もローのままである。
【0058】
さらに1クロック後(図14にT3で示すタイミング)、たとえばリード・ポートAの奇数ビットについてテストが開始される。リード・ポートAの奇数ビットのテストが終了した時点で、テスト・エンド信号がハイとなる。その1クロック後(図14にT1’で示すタイミング)、FF3043のQ出力信号はハイ、XQ出力信号はロー、OR3044の出力信号はロー、制御回路3042のリセット端子TRESへの入力信号はローとなり、テスト・エンド信号がローに戻る。また、ANDC3045の出力信号はハイとなる。CT3046のD[1]出力信号(第1の切り替え信号MUX1)はローのままである。CT3046のD[0]出力信号(第2の切り替え信号MUX2)はハイのままである。ANDB3047の出力信号はローのままである。
【0059】
さらに1クロック後(図14にT2’で示すタイミング)、FF3043のQ出力信号はロー、XQ出力信号はハイ、OR3044の出力信号はハイ、制御回路3042のリセット端子TRESへの入力信号がハイとなり、制御回路3042のリセットが解除される。テスト・エンド信号はローのままである。また、ANDC3045の出力信号はローとなる。そして、CT3046のD[0]出力信号(第2の切り替え信号MUX2)はロー、D[1]出力信号(第1の切り替え信号MUX1)はハイにそれぞれ遷移する。ANDB3047の出力信号はローのままである。
【0060】
さらに1クロック後(図14にT3’で示すタイミング)、たとえばリード・ポートBの偶数ビットについてテストが開始される。リード・ポートBの偶数ビットのテストが終了した時点で、テスト・エンド信号がハイとなる。その1クロック後(図14にT1”で示すタイミング)、FF3043のQ出力信号はハイ、XQ出力信号はロー、制御回路3042のリセット端子TRESへの入力信号はローとなり、テスト・エンド信号がローに戻る。OR3044の出力信号はハイのままである。また、ANDC3045の出力信号はハイとなる。CT3046のD[1]出力信号(第1の切り替え信号MUX1)はハイのままである。CT3046のD[0]出力信号(第2の切り替え信号MUX2)はローのままである。ANDB3047の出力信号はローのままである。
【0061】
さらに1クロック後(図14にT2”で示すタイミング)、FF3043のQ出力信号はロー、XQ出力信号はハイ、制御回路3042のリセット端子TRESへの入力信号がハイとなり、制御回路3042のリセットが解除される。OR3044の出力信号はハイのままである。テスト・エンド信号はローのままである。また、ANDC3045の出力信号はローとなる。そして、CT3046のD[0]出力信号(第2の切り替え信号MUX2)はハイに遷移する。D[1]出力信号(第1の切り替え信号MUX1)はハイのままである。ANDB3047の出力信号はハイに遷移する。
【0062】
さらに1クロック後(図14にT3”で示すタイミング)、たとえばリード・ポートBの奇数ビットについてテストが開始される。リード・ポートBの奇数ビットのテストが終了した時点で、テスト・エンド信号がハイとなる。その1クロック後に、FF3043のQ出力信号およびXQ出力信号が遷移する。その他の信号の電位レベルは遷移しない。
【0063】
上述した実施の形態3によれば、RAMマクロ5の2個のリード・ポートで1個のシグネチャ解析回路101を共有し、さらに各リード・ポートの2個のデータ出力ビットで1個の1ビット・コンパレータ11を共有することによって、シグネチャ解析回路101および1ビット・コンパレータ11の数が減るので、実施の形態1および実施の形態2よりもさらにBIST回路のサイズ(ゲート数)を削減することができる。
【0064】
なお、上述した実施の形態3において、RAMマクロ5のリード・ポートBのテストを先におこなってから、リード・ポートAのテストをおこなうようにしてもよい。また、各リード・ポートのデータ出力ビットのうち奇数ビットのテストを先におこなってから、偶数ビットのテストをおこなうようにしてもよい。また、RAMマクロ5の3個以上のリード・ポートで1個のシグネチャ解析回路101を共有する構成としてもよいし、各リード・ポートの3個以上のデータ出力ビットで1個の1ビット・コンパレータ11を共有する構成としてもよい。
【0065】
以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。たとえば、ポート・セレクタ7のセレクタ71によるリード・ポートの選択動作や、ビット・チェンジャー6の各セレクタ61によるデータ出力ビットの選択動作を、制御回路によらず、外部から制御信号を入力することによって制御する構成としてもよい。この場合には、図15に示すように、外部から制御信号を入力するための端子8を設ける必要がある。制御回路4042にはリセット信号BIST_RESETが入力される。制御回路で制御するか、外部から制御信号で制御するかは、コスト等に鑑みて適宜選択される。
【0066】
リード・ポートの選択動作を外部からの制御信号により制御する場合を例にしてテストシーケンスを説明する。図16において、まずリード・ポートAについてテストをおこなう(ステップS161)。それが終了した後、ポート・セレクタ7によりリード・ポートBを選択し(ステップS162)、リード・ポートBについてのテストをおこない(ステップS163)、テスト終了となる。ここで、リード・ポートAのテスト終了の判定は、クロック数のカウントによりテストパターンでおこなうため、テストパターンを作成する必要がある。なお、データ出力ビットの選択動作を外部からの制御信号により制御する場合も同様である。
【0067】
(付記1)テスト対象回路の複数ずつ組をなすデータ出力ビットの中から、各組ごとにテスト対象となるデータ出力ビットを一つずつ選択する選択手段と、
前記選択手段により選択されたデータ出力ビットの出力データと、期待値データとを比較するシグネチャ解析回路と、
前記シグネチャ解析回路に前記期待値データを供給するデータ生成回路と、
前記選択手段によるデータ出力ビットの選択、および前記データ生成回路による期待値データの生成を制御する制御回路と、
を具備することを特徴とするBIST回路。
【0068】
(付記2)前記制御回路は、前記選択手段に接続されたすべてのデータ出力ビットについてのテストが終了するまで、前記選択手段が前記テスト対象回路の一データ出力ビットを選択し、選択されたデータ出力ビットについてのテストが終了した後に、前記選択手段が前記テスト対象回路の別のデータ出力ビットを選択する動作を繰り返すように制御する論理回路を有することを特徴とする付記1に記載のBIST回路。
【0069】
(付記3)前記選択手段は、テスト対象回路の2個ずつのデータ出力ビットの中から1個ずつ選択することを特徴とする付記1または2に記載のBIST回路。
【0070】
(付記4)テスト対象回路の複数ずつ組をなすデータ出力ポートの中から、各組ごとにテスト対象となるデータ出力ポートを一つずつ選択する選択手段と、
前記選択手段により選択されたデータ出力ポートの出力データと、期待値データとを比較するシグネチャ解析回路と、
前記シグネチャ解析回路に前記期待値データを供給するデータ生成回路と、
前記選択手段によるデータ出力ポートの選択、および前記データ生成回路による期待値データの生成を制御する制御回路と、
を具備することを特徴とするBIST回路。
【0071】
(付記5)前記制御回路は、前記選択手段に接続されたすべてのデータ出力ポートについてのテストが終了するまで、前記選択手段が前記テスト対象回路の一データ出力ポートを選択し、選択されたデータ出力ポートについてのテストが終了した後に、前記選択手段が前記テスト対象回路の別のデータ出力ポートを選択する動作を繰り返すように制御する論理回路を有することを特徴とする付記4に記載のBIST回路。
【0072】
(付記6)前記選択手段は、テスト対象回路の2個ずつのデータ出力ポートの中から1個ずつ選択することを特徴とする付記4または5に記載のBIST回路。
【0073】
(付記7)テスト対象回路の複数ずつ組をなすデータ出力ポートの中から、各組ごとにテスト対象となるデータ出力ポートを一つずつ選択する第1の選択手段と、
前記第1の選択手段により選択されたデータ出力ポートの複数ずつ組をなすデータ出力ビットの中から、各組ごとにテスト対象となるデータ出力ビットを一つずつ選択する第2の選択手段と、
前記第2の選択手段により選択されたデータ出力ビットの出力データと、期待値データとを比較するシグネチャ解析回路と、
前記シグネチャ解析回路に前記期待値データを供給するデータ生成回路と、
前記第1の選択手段によるデータ出力ポートの選択、前記第2の選択手段によるデータ出力ビットの選択、および前記データ生成回路による期待値データの生成を制御する制御回路と、
を具備することを特徴とするBIST回路。
【0074】
(付記8)前記制御回路は、前記第1の選択手段が前記テスト対象回路の一データ出力ポートを選択し、かつ前記第2の選択手段が当該データ出力ポートの一データ出力ビットを選択し、選択されたデータ出力ビットについてのテストが終了した後に前記第2の選択手段が当該データ出力ポートの別のデータ出力ビットを選択する動作を繰り返し、当該データ出力ポートに接続されたすべてのデータ出力ビットについてのテストが終了した後に、前記第1の選択手段が前記テスト対象回路の別のデータ出力ポートを選択する動作を、前記第1の選択手段に接続されたすべてのデータ出力ポートについてのテストが終了するまで繰り返すように制御する論理回路を有することを特徴とする付記7に記載のBIST回路。
【0075】
(付記9)前記第1の選択手段は、テスト対象回路の2個ずつのデータ出力ポートの中から1個ずつ選択することを特徴とする付記7または8に記載のBIST回路。
【0076】
(付記10)前記第2の選択手段は、各データ出力ポートの2個ずつのデータ出力ビットの中から1個ずつ選択することを特徴とする付記7〜9のいずれか一つに記載のBIST回路。
【0077】
(付記11)テスト対象回路の複数ずつ組をなすデータ出力ビットの中から、各組ごとにテスト対象となるデータ出力ビットを一つずつ選択する選択手段と、
前記選択手段により選択されたデータ出力ビットの出力データと、期待値データとを比較するシグネチャ解析回路と、
前記シグネチャ解析回路に前記期待値データを供給するデータ生成回路と、
前記データ生成回路による期待値データの生成を制御する制御回路と、
前記選択手段が、同選択手段に接続されたすべてのデータ出力ビットについてのテストが終了するまで、前記テスト対象回路の一データ出力ビットを選択し、選択されたデータ出力ビットについてのテストが終了した後に、前記テスト対象回路の別のデータ出力ビットを選択する動作を繰り返すように、前記選択手段を制御するための制御信号が入力される制御端子と、
を具備することを特徴とするBIST回路。
【0078】
(付記12)前記選択手段は、テスト対象回路の2個ずつのデータ出力ビットの中から1個ずつ選択することを特徴とする付記11に記載のBIST回路。
【0079】
(付記13)テスト対象回路の複数ずつ組をなすデータ出力ポートの中から、各組ごとにテスト対象となるデータ出力ポートを一つずつ選択する選択手段と、
前記選択手段により選択されたデータ出力ポートの出力データと、期待値データとを比較するシグネチャ解析回路と、
前記シグネチャ解析回路に前記期待値データを供給するデータ生成回路と、
前記データ生成回路による期待値データの生成を制御する制御回路と、
前記選択手段が、同選択手段に接続されたすべてのデータ出力ポートについてのテストが終了するまで、前記テスト対象回路の一データ出力ポートを選択し、選択されたデータ出力ポートについてのテストが終了した後に、前記テスト対象回路の別のデータ出力ポートを選択する動作を繰り返すように、前記選択手段を制御するための制御信号が入力される制御端子と、
を具備することを特徴とするBIST回路。
【0080】
(付記14)前記選択手段は、テスト対象回路の2個ずつのデータ出力ポートの中から1個ずつ選択することを特徴とする付記13に記載のBIST回路。
【0081】
(付記15)テスト対象回路の複数ずつ組をなすデータ出力ポートの中から、各組ごとにテスト対象となるデータ出力ポートを一つずつ選択する第1の選択手段と、
前記第1の選択手段により選択されたデータ出力ポートの複数ずつ組をなすデータ出力ビットの中から、各組ごとにテスト対象となるデータ出力ビットを一つずつ選択する第2の選択手段と、
前記第2の選択手段により選択されたデータ出力ビットの出力データと、期待値データとを比較するシグネチャ解析回路と、
前記シグネチャ解析回路に前記期待値データを供給するデータ生成回路と、
前記データ生成回路による期待値データの生成を制御する制御回路と、
前記第1の選択手段が前記テスト対象回路の一データ出力ポートを選択し、かつ前記第2の選択手段が当該データ出力ポートの一データ出力ビットを選択し、選択されたデータ出力ビットについてのテストが終了した後に前記第2の選択手段が当該データ出力ポートの別のデータ出力ビットを選択する動作を繰り返し、当該データ出力ポートに接続されたすべてのデータ出力ビットについてのテストが終了した後に、前記第1の選択手段が前記テスト対象回路の別のデータ出力ポートを選択する動作を、前記第1の選択手段に接続されたすべてのデータ出力ポートについてのテストが終了するまで繰り返すように、前記第1の選択手段および前記第2の選択手段を制御するための制御信号が入力される制御端子と、
を具備することを特徴とするBIST回路。
【0082】
(付記16)前記第1の選択手段は、テスト対象回路の2個ずつのデータ出力ポートの中から1個ずつ選択することを特徴とする付記15に記載のBIST回路。
【0083】
(付記17)前記第2の選択手段は、各データ出力ポートの2個ずつのデータ出力ビットの中から1個ずつ選択することを特徴とする付記15または16に記載のBIST回路。
【0084】
【発明の効果】
本発明によれば、テスト対象回路の複数のデータ出力ビット間でシグネチャ解析回路の1ビット・コンパレータを共有したり、テスト対象回路の複数のデータ出力ポート間でシグネチャ解析回路を共有するため、1ビット・コンパレータやシグネチャ解析回路の数が減る。したがって、BIST回路のサイズ(ゲート数)を削減することができるという効果が得られる。
【図面の簡単な説明】
【図1】本発明の実施の形態1にかかるRAMBIST回路の構成を示すブロック図である。
【図2】本発明の実施の形態1にかかるRAMBIST回路において実施されるテストシーケンスの一例を示すフローチャートである。
【図3】本発明の実施の形態1にかかるRAMBIST回路におけるビット・チェンジャーの制御をおこなう回路の構成の一例を示す回路図である。
【図4】図3に示す回路の動作タイミングを示すタイミングチャートである。
【図5】本発明の実施の形態2にかかるRAMBIST回路の構成を示すブロック図である。
【図6】本発明の実施の形態2にかかるRAMBIST回路において実施されるテストシーケンスの一例を示すフローチャートである。
【図7】本発明の実施の形態2にかかるRAMBIST回路におけるポート・セレクタの制御をおこなう回路の構成の一例を示す回路図である。
【図8】図7に示す回路の動作タイミングを示すタイミングチャートである。
【図9】実施の形態2によるRAMBIST回路のゲート数削減効果を示すグラフである。
【図10】本発明の実施の形態3にかかるRAMBIST回路の構成を示すブロック図である。
【図11】本発明の実施の形態3にかかるRAMBIST回路において実施されるテストシーケンスの一例を示すフローチャートである。
【図12】本発明の実施の形態3にかかるRAMBIST回路におけるビット・チェンジャーおよびポート・セレクタの制御をおこなう回路の構成の一例を示す回路図である。
【図13】図12に示す回路の2ビット・カウンタの出力信号とテスト対象ビットとの関係の一例をまとめた図表である。
【図14】図12に示す回路の動作タイミングを示すタイミングチャートである。
【図15】本発明にかかるRAMBIST回路におけるポート・セレクタの制御を外部からの制御信号でおこなう構成の一例を示す回路図である。
【図16】図15に示す回路において実施されるテストシーケンスの一例を示すフローチャートである。
【図17】従来のデータ出力ビットごとに1ビット・コンパレータを有するRAMBIST回路の構成を示すブロック図である。
【図18】従来のリード・ポートごとにシグネチャ解析回路を有するRAMBIST回路の構成を示すブロック図である。
【符号の説明】
1,101 シグネチャ解析回路
2,5 テスト対象回路(RAMマクロ)
3 データ生成回路
6 選択手段、第2の選択手段(ビット・チェンジャー)
7 選択手段、第1の選択手段(ポート・セレクタ)
104,204,304 制御回路
Claims (10)
- テスト対象回路の複数ずつ組をなすデータ出力ビットの中から、各組ごとにテスト対象となるデータ出力ビットを一つずつ選択する選択手段と、
前記選択手段により選択されたデータ出力ビットの出力データと、期待値データとを比較するシグネチャ解析回路と、
前記シグネチャ解析回路に前記期待値データを供給するデータ生成回路と、
前記選択手段によるデータ出力ビットの選択、および前記データ生成回路による期待値データの生成を制御する制御回路と、
を具備することを特徴とするBIST回路。 - 前記制御回路は、前記選択手段に接続されたすべてのデータ出力ビットについてのテストが終了するまで、前記選択手段が前記テスト対象回路の一データ出力ビットを選択し、選択されたデータ出力ビットについてのテストが終了した後に、前記選択手段が前記テスト対象回路の別のデータ出力ビットを選択する動作を繰り返すように制御する論理回路を有することを特徴とする請求項1に記載のBIST回路。
- 前記選択手段は、テスト対象回路の2個ずつのデータ出力ビットの中から1個ずつ選択することを特徴とする請求項1または2に記載のBIST回路。
- テスト対象回路の複数ずつ組をなすデータ出力ポートの中から、各組ごとにテスト対象となるデータ出力ポートを一つずつ選択する選択手段と、
前記選択手段により選択されたデータ出力ポートの出力データと、期待値データとを比較するシグネチャ解析回路と、
前記シグネチャ解析回路に前記期待値データを供給するデータ生成回路と、
前記選択手段によるデータ出力ポートの選択、および前記データ生成回路による期待値データの生成を制御する制御回路と、
を具備することを特徴とするBIST回路。 - 前記制御回路は、前記選択手段に接続されたすべてのデータ出力ポートについてのテストが終了するまで、前記選択手段が前記テスト対象回路の一データ出力ポートを選択し、選択されたデータ出力ポートについてのテストが終了した後に、前記選択手段が前記テスト対象回路の別のデータ出力ポートを選択する動作を繰り返すように制御する論理回路を有することを特徴とする請求項4に記載のBIST回路。
- 前記選択手段は、テスト対象回路の2個ずつのデータ出力ポートの中から1個ずつ選択することを特徴とする請求項4または5に記載のBIST回路。
- テスト対象回路の複数ずつ組をなすデータ出力ポートの中から、各組ごとにテスト対象となるデータ出力ポートを一つずつ選択する第1の選択手段と、
前記第1の選択手段により選択されたデータ出力ポートの複数ずつ組をなすデータ出力ビットの中から、各組ごとにテスト対象となるデータ出力ビットを一つずつ選択する第2の選択手段と、
前記第2の選択手段により選択されたデータ出力ビットの出力データと、期待値データとを比較するシグネチャ解析回路と、
前記シグネチャ解析回路に前記期待値データを供給するデータ生成回路と、
前記第1の選択手段によるデータ出力ポートの選択、前記第2の選択手段によるデータ出力ビットの選択、および前記データ生成回路による期待値データの生成を制御する制御回路と、
を具備することを特徴とするBIST回路。 - 前記制御回路は、前記第1の選択手段が前記テスト対象回路の一データ出力ポートを選択し、かつ前記第2の選択手段が当該データ出力ポートの一データ出力ビットを選択し、選択されたデータ出力ビットについてのテストが終了した後に前記第2の選択手段が当該データ出力ポートの別のデータ出力ビットを選択する動作を繰り返し、当該データ出力ポートに接続されたすべてのデータ出力ビットについてのテストが終了した後に、前記第1の選択手段が前記テスト対象回路の別のデータ出力ポートを選択する動作を、前記第1の選択手段に接続されたすべてのデータ出力ポートについてのテストが終了するまで繰り返すように制御する論理回路を有することを特徴とする請求項7に記載のBIST回路。
- 前記第1の選択手段は、テスト対象回路の2個ずつのデータ出力ポートの中から1個ずつ選択することを特徴とする請求項7または8に記載のBIST回路。
- 前記第2の選択手段は、各データ出力ポートの2個ずつのデータ出力ビットの中から1個ずつ選択することを特徴とする請求項7〜9のいずれか一つに記載のBIST回路。
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