JP4601305B2

JP4601305B2 - 半導体装置

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Description

本発明は、一般にメモリ試験用の回路を備えた半導体装置に関し、詳しくはメモリ試験用のメモリＢＩＳＴ回路を備えた半導体装置及びメモリＢＩＳＴ回路を用いた電圧制御方法に関する。

１つ又は複数のメモリが内部に搭載されたプロセッサ等の半導体装置においては、限られた数の外部端子から各メモリについて動作試験を実行するために、一般にＳＣＡＮチェーンが用いられる。ＳＣＡＮチェーンは、外部からシリアルにデータを入力してデータを伝播させるチェーンである。このＳＣＡＮチェーン上にはシリアル接続されたフリップフロップが設けられており、半導体装置外部のテスタからフリップフロップにシリアルにデータを格納することで、各メモリに対する入力テストパターンを設定する。各メモリに対する動作試験の結果は、ＳＣＡＮチェーンを介して外部に出力されて、テスタにより試験動作の良否を判定する。

このようなＳＣＡＮチェーンを使用した方法では、外部テスタのクロック周波数に応じたデータ設定が行われるが、この外部テスタのクロック周波数は一般に半導体装置内部の実際の動作周波数より遥かに低いのが現状である。従って、メモリの動作試験に膨大な時間が費やされると共に、半導体装置の実際の動作周波数でのみ顕在化するような誤動作については検出することができないという問題点がある。このような誤動作としては、コンタクト不良等の遅延時間に影響を及ぼすような不良を原因とするものがある。

また各メモリの周囲にメモリＢＩＳＴ（Built-In-Self-Test）回路を設け、このメモリＢＩＳＴ回路によりテストパターンの発生から試験結果の判定までを実現する方式がある（例えば特許文献１〜３）。しかしながらメモリＢＩＳＴ回路を使用する場合であっても、メモリＢＩＳＴ回路はＳＣＡＮチェーンに接続されて、メモリＢＩＳＴ回路の制御のためのデータの書き込みは外部からＳＣＡＮチェーンを介して実行される。従って、メモリＢＩＳＴ回路の制御は外部テスタのクロック周波数に従って実行され、メモリＢＩＳＴ回路の動作そのものもこのクロック周波数に従って実行される。その結果、メモリの動作試験には依然として時間がかかると共に、実際の動作周波数でのみ顕在化するような誤動作については検出することができないという問題点がある。
特開２０００−１６３９９３号公報特開２００３−３４６４９８号公報特開２０００−２００８７４号公報

仮にＰＬＬ等を使用して半導体装置の本来の動作周波数で試験可能なようにメモリＢＩＳＴ回路を設計するとしても、従来の方式ではメモリＢＩＳＴ回路の制御のためのデータの書き込みは外部からＳＣＡＮチェーンを介して実行することになる。従ってメモリＢＩＳＴ回路において、低速のスキャンクロックから高速のＰＬＬクロックへの周波数切り替えをタイミング的に問題なく実現できるような専用の回路構成が必要となるために、回路設計が困難となり好ましくない。

以上を鑑みて本発明は、クロック切り替えに伴う複雑な回路設計を必要とすることなく、半導体装置の実際の動作周波数で顕在化する不良を検出可能なメモリＢＩＳＴ回路を備えた半導体装置を提供することを目的とする。

またメモリＢＩＳＴ回路をメモリ毎に設けるのは面積的にも好ましくなく、半導体装置内の１箇所に集約することが望ましい。１つのメモリＢＩＳＴ回路により半導体装置チップ内にある全てのメモリの試験をしようとした場合、各メモリのビット、ワード、コラム構成に柔軟に対応可能である必要がある。最大のビット及びワードのＢＩＳＴパターンを発生できるメモリＢＩＳＴ回路を１つ設けて回路規模の削減を図る発明が特許文献１に記載されているが、メモリ構成の異なる品種開発を行う毎に設計変更が必要となるという問題点や、特定のメモリで使用していないビットがある場合にそのビットをマスクするといった細かな制御を実現するのが難しいといった問題点がある。また特許文献２には、複数メモリの出力を選択的に切り替えて１つのメモリＢＩＳＴ回路で試験できるように構成した発明が記載されている。

以上を鑑みて本発明は、半導体装置内の１箇所に集約して設けられながらも、各メモリの構成に柔軟に対応可能であるメモリＢＩＳＴ回路を備えた半導体装置を提供することを目的とする。

またプロセステクノロジーの微細化により半導体装置の回路規模が増大すると共に全体の消費電力が大きくなり、特にリーク電流の占める割合が無視できないほど大きくなっている。これに対処するために、高速処理が必要ない時には、内部の電源電圧を下げたり、内部電源供給を停止させたりすることが行われる。このように内部の電源電圧を下げた場合、内部回路が正しく動作できるか否かが重要な問題となる。特に、電圧の影響を受け易いメモリ等は、電圧低下に従ってアクセスタイムが著しく悪化する場合があり、電圧低下時においてもメモリが正常動作することをプログラムで確認する手段が必要となっている。例えば特許文献３には、ＬＳＩ内部の電源電圧を切り替える際に自立的にＲＡＭの電源マージンテスト及びデータリテンションテストをする技術が示されている。このようなメモリ動作確認をメモリＢＩＳＴ回路を用いて実現できると効率的である。

以上を鑑みて本発明は、メモリＢＩＳＴ回路を備えた半導体装置において、電圧変化時にメモリが正常動作することをメモリＢＩＳＴ回路を用いてプログラムで確認する方法を提供することを目的とする。

本発明による半導体記憶装置は、ＣＰＵコア回路と、該ＣＰＵコア回路に接続されるバスと、該ＣＰＵコア回路から該バスを介して供給される命令に応じてメモリ試験を実行するメモリＢＩＳＴ回路と、アドレス信号を該メモリＢＩＳＴ回路からメモリに供給する第１の信号線と、データ信号を該メモリＢＩＳＴ回路からメモリに供給する第２の信号線と、読み出しデータをメモリから該メモリＢＩＳＴ回路に供給する第３の信号線と、該第１乃至該第３の信号線の経路上に設けられるパイプラインレジスタを更に含み、該第１乃至第３の信号線は該バスとは別個に設けられ、該メモリＢＩＳＴ回路は、該ＣＰＵコア回路から該バスを介してアクセス可能なレジスタと、該レジスタの内容に応じて該メモリ試験の動作を制御する制御回路と、該制御回路の制御により前記アドレス信号を生成するアドレス生成回路と、該制御回路の制御により前記データ信号を生成するパターン生成回路と、メモリからの前記読み出しデータと期待値とを比較し比較結果を該レジスタに格納する信号解析回路を含み、前記信号解析回路では、前記パターン生成回路から供給される前記期待値について、複数段のバッファレジスタによりクロック同期してタイミンクを遅らせ、該信号解析回路は、一連の前記読み出しデータと一連の前記期待値とについて、ビット位置に関係なく一度でも不一致があった場合に不一致があった時点で直ちに停止信号をアサートし、該制御回路、該アドレス生成回路、及び該パターン生成回路は該停止信号のアサートに応答して内部動作状態を保持したまま動作を停止し、前記動作を停止した回路から前記メモリ試験の対象となっているメモリを示す情報、前記不一致が発生した際のアドレス番地、及び実行中の前記メモリ試験の内容を示す情報を、前記ＣＰＵコア回路が前記レジスタを解して読み出すことを特徴とする。

本発明による半導体装置によれば、従来のようなスキャンを使用することなくＣＰＵコアの通常の命令によりメモリ動作を試験できるので、クロック切り替えの必要が無く、半導体装置の通常の動作周波数でのメモリ動作試験を容易に実現することができる。これにより、低速のクロックによる動作試験では顕在化しないコンタクト不良等の遅延性の不良を効果的に検出することが可能となる。また様々な種類のメモリ試験をレジスタ設定だけで容易に且つ高速に実行することが可能になると共に、プログラムによる設定だけで所望の動作試験のみを選択して必要十分な最低限の動作試験だけを実現することができる。また外部テスタを使用することなく、オン・ボードでもメモリの動作試験を容易に実行することが可能となり、ボードに半導体装置が実装された実際の製品環境における検査が容易となる。ボード上では種々の要因による電源ノイズや電圧降下等が生じる場合があり、そのような場合に電圧にセンシティブなメモリの動作を実際の動作周波数で試験できることは動作保障の観点から効果がある。またパターン生成回路から供給される期待値について、複数段のバッファレジスタによりクロック同期してタイミンクを遅らせる。このような構成により、パイプライン段数に対応したメモリ試験が可能となる。

以下に本発明の実施例を添付の図面を用いて詳細に説明する。

図１は、本発明によるメモリＢＩＳＴ回路を組み込んだ半導体装置の第１の実施例の構成を示す図である。

図１の半導体装置はＰＬＬ出力クロック等の高速な動作周波数で動作するプロセッサであり、メモリＢＩＳＴ回路１、ＣＰＵコア１０、モジュール１３、バスブリッジ１６、オンチップバス１７、内部周辺バス１８、モジュール１９、モジュール２０、制御信号線２１、書き込みデータ信号線２２、及び読み出しデータ信号線２３乃至２６を含む。ＣＰＵコア１０は、命令キャッシュＲＡＭ１１及びデータキャッシュＲＡＭ１２を含む。モジュール１３は、モジュール内部ＲＡＭ１４及びモジュール内部ＲＡＭ１５を含む。メモリＢＩＳＴ回路１は、命令キャッシュＲＡＭ１１、データキャッシュＲＡＭ１２、モジュール内部ＲＡＭ１４、及びモジュール内部ＲＡＭ１５の動作試験をするために設けられる回路である。説明の都合上、メモリＢＩＳＴ回路１の動作に関係のないＰＬＬ回路やその他の回路については省略してある。

メモリＢＩＳＴ回路１は、レジスタ２−１乃至２−４を含むレジスタセット２、制御回路６、アドレス生成回路７、パターン生成回路８、及び信号解析回路９を含む。メモリＢＩＳＴ回路１は、半導体装置内部の所定のブロックに設けられる。ＣＰＵコア１０は、オンチップバス１７、バスブリッジ１６、及び内部周辺バス１８を介してメモリＢＩＳＴ回路１のレジスタセット２をアクセスする。ＣＰＵコア１０からプログラム命令によりレジスタセット２に所定の制御値を設定することで、ＣＰＵコア１０からの命令に従いメモリＢＩＳＴ回路１を制御することができる。またレジスタセット２はメモリ動作試験の結果を格納する１つ又は複数の結果格納レジスタを含み、試験終了後にＣＰＵコア１０が結果格納レジスタのレジスタ値を参照するだけで、メモリ動作が正常か否かを容易に判定することができる。

メモリＢＩＳＴ回路１は、半導体装置が動作する実際の高速周波数で動作し、各ＲＡＭ１１、１２、１４、及び１５の動作試験を実行する。制御回路６はステートマシンであり、レジスタセット２のレジスタ値に基づいて、アドレス生成回路７、パターン生成回路８、及び信号解析回路９の動作を制御する。アドレス生成回路７は、ＲＡＭのアクセス位置を指定するアドレス信号及びライトイネーブルＷＥ、チップイネーブルＣＥ、及びＤＭ信号等の各種制御信号を生成する。パターン生成回路８は、マーチ・パターン、チェッカーボード・パターン、ストライプ・パターン、データマスク機能試験パターン、ギャロップ・パターン等のテストパターンを生成する。生成されたテストパターンは、制御信号線２１のアドレス信号により指定されるＲＡＭのアドレスに、書き込みデータ信号線２２を介して書き込まれる。

その後、制御信号線２１のアドレス信号により指定されるＲＡＭのアドレスからデータを読み出し、読み出しデータ信号線２３乃至２６の何れかを介して信号解析回路９に取り込む。パターン生成回路８は、実施した動作試験に対応する期待値データを生成し、信号解析回路９に供給する。信号解析回路９は、ＲＡＭから読み出された読み出しデータとパターン生成回路８からの期待値データとを比較することで、ＲＡＭの動作が正常であるか否かを判定する。判定結果は、レジスタセット２のレジスタ２−１乃至２−４の何れかを結果格納レジスタとして、結果格納レジスタに格納される。ＣＰＵコア１０は、結果格納レジスタのレジスタ値を読み出すことで、ＲＡＭの動作が正常であるか否かを知ることができる。

結果格納レジスタは１つのレジスタでよく、又はＲＡＭ毎に設けられた複数のレジスタでもよい。１つの結果格納レジスタに全てのＲＡＭの試験結果を格納する場合には、１つのＲＡＭに１ビットを割り当て、レジスタ値の各ビットの“１／０”により正常／異常の判定することとしてもよい。

ここで試験対象となるＲＡＭ１１、１２、１４、及び１５については、ステートマシンである制御回路６にメモリ選択制御用ステートを設けることにより、適宜選択して試験を実行することができる。この際、レジスタセット２の制御値の設定により、特定のＲＡＭを指定して試験対象とすることができると共に、全メモリを自動的に順次試験していくことができる構成としてよい。

メモリＢＩＳＴ回路１は、回路規模削減のために半導体装置内部の特定の箇所に集約して設けてもよいし、従来のＡＳＩＣ等に対応し易いようにメモリ毎にラッパー回路として設けてもよい。

以上説明した本発明によるメモリＢＩＳＴ回路によれば、従来のようなスキャンを使用することなくＣＰＵコア１０の通常の命令によりメモリ動作を試験できるので、クロック切り替えの必要が無く、半導体装置の通常の動作周波数でのメモリ動作試験を容易に実現することができる。これにより、低速のクロックによる動作試験では顕在化しないコンタクト不良等の遅延性の不良を効果的に検出することが可能となる。また様々な種類のメモリ試験をレジスタ設定だけで容易に且つ高速に実行することが可能になると共に、プログラムによる設定だけで所望の動作試験のみを選択して必要十分な最低限の動作試験だけを実現することができる。また外部テスタを使用することなく、オン・ボードでもメモリの動作試験を容易に実行することが可能となり、ボードに半導体装置が実装された実際の製品環境における検査が容易となる。ボード上では種々の要因による電源ノイズや電圧降下等が生じる場合があり、そのような場合に電圧にセンシティブなメモリの動作を実際の動作周波数で試験できることは動作保障の観点から効果がある。

以下に、上記のメモリＢＩＳＴ回路１のアドレス生成回路７及びパターン生成回路８の動作について更に詳細に説明する。

前述のようにメモリＢＩＳＴ回路をメモリ毎に設けるのは面積的にも好ましくなく、半導体装置内の１箇所に集約することが望ましい。１つのメモリＢＩＳＴ回路により半導体装置チップ内にある全てのメモリの試験をしようとした場合、各メモリのビット、ワード、コラム構成に柔軟に対応可能である必要がある。本発明によるメモリＢＩＳＴ回路１においては、レジスタセット２に、アドレス信号のビット数、データ信号のビット幅、データマスク機能の有無、メモリの種類（１ポート、２ポート等）を設定するレジスタを設け、アドレス生成回路７やパターン生成回路８が該レジスタ設定に応じてメモリの試験パターンを生成する。

具体的には、例えばレジスタセット２中のレジスタにアドレス幅を示す値を設定する。このレジスタ設定値に基づいて、アドレス生成回路７がＲＡＭのマーチ試験等のアドレス動作範囲を決定し、決定されたアドレス範囲に従ってアドレス信号を生成する。また例えばレジスタセット２中のレジスタにデータビット幅を示す値を設定する。このレジスタ設定値に基づいて、パターン生成回路８がテストパターンを生成する。

図２は、アドレス生成回路７が生成するアドレスパターンの一例を示す図である。レジスタセット２中のレジスタ設定値が示すアドレス幅が１０ｂｉｔであり試験方法がマーチ試験の場合、図２に示されるように、アドレス生成回路７は０番地から１０２３番地までの範囲で順次増加するアドレス信号を生成する。図３は、アドレス生成回路７が生成するアドレスパターンの別の一例を示す図である。レジスタセット２中のレジスタ設定値が示すアドレス幅が８ｂｉｔであり試験方法がマーチ試験の場合、図２に示されるように、アドレス生成回路７は０番地から２５５番地までの範囲で順次増加するアドレス信号を生成する。なお図２及び図３において、Ｗｎはｎ番目の書き込み、Ｒｎはｎ番目の読み出しを示す。

上記のように、メモリ動作試験のアドレス信号幅やデータ信号幅等の各種パラメータを設定できるようにすることで、半導体装置の品種に依存しない汎用的なメモリＢＩＳＴ回路を提供することができると共に、単一のメモリＢＩＳＴ回路を設ければよいために回路面積を最低限に抑えることが可能となる。

以下に、メモリＢＩＳＴ回路１の信号解析回路９の動作の変形例について説明する。

例えばＣＰＵコア１０内部で使われるタグ−ＲＡＭ等において一部のビットが使われない場合や、データＲＡＭの最上位の数ビットが使われないといった場合に、信号解析回路９におけるデータ信号の任意のビット位置の期待値比較をマスクすることが好ましい。これを実現するために、メモリＢＩＳＴ回路１のレジスタセット２にマスク制御用のレジスタを設ける。信号解析回路９は、ＲＡＭからの読み出しデータにおいて、レジスタ設定が指定するビット位置を０又は１にマスクすると共に、期待値についてもレジスタ設定が指定するビット位置を０又は１にマスクする。

図４は、マスク処理機能を備えた信号解析回路９の構成の一例を示す回路図である。

図４の信号解析回路９は、エンコーダ３１、マスク回路３２及び３３、ＥＸＯＲ回路３４、ＯＲ回路３５、フリップフロップ３６、及びセレクタ３７を含む。エンコーダ３１は、レジスタセット２の所定のレジスタからマスク設定値を受け取り、これをエンコードすることによりデータマスク信号を生成する。セレクタは、読み出しデータ信号線２３乃至２６のうちから１つを選択して、対応する読み出しデータをマスク回路３２に供給する。マスク回路３２は、供給された読み出しデータを、エンコーダ３１からのデータマスク信号を用いてマスクする。またマスク回路３３は、パターン生成回路８から供給される期待値を、エンコーダ３１からのデータマスク信号を用いてマスクする。

マスク回路３２及び３３からのマスク処理済のデータは、ＥＸＯＲ回路３４によりビット毎の排他的論理和が取られる。両データが完全に一致するときには、全てのビットがゼロとなる。ＯＲ回路３５は、ＥＸＯＲ回路３４からの出力ｎビットとフリップフロップ３６からの出力ｎビットとをビット毎に論理和を取り、その結果であるｎビットの出力をフリップフロップ３６に供給する。このようにフリップフロップ３６の出力をＯＲ回路３５にフィードバックさせることで、一連の読み出しデータと一連の期待値とについて、一度でも不一致があった場合にはフリップフロップ３６の出力の対応ビットが“１”となる。これにより、試験対象のＲＡＭが動作不良である旨を検出することができる。

このようにデータマスク信号を使用して読み出しデータと期待値データとをマスクすることで、不良動作を検出する必要の無いビットについては試験を実行しないようにすることが可能となる。このようにして、動作に影響しないメモリ不良については検出することなく、半導体装置の歩留まりを向上させることができる。

以下に、本発明による半導体装置の第２の実施例について説明する。

従来のメモリＢＩＳＴ回路のようにメモリ周囲にラッパー回路として実装すると、メモリ入出力経路に少なくともセレクタが１段挿入されることになる。例えばＣＰＵのキャッシュＲＡＭへのパス等においてこのようなセレクタが挿入されると、只でさえタイミング的に厳しいクリティカルパスのタイミングを更に悪化させる恐れがある。また図１に示す第１の実施例のように、メモリＢＩＳＴ試験用に個別に信号線を設けることは、配線数の増加に繋がってしまう。そこで以下に説明する第２の実施例では、通常のデータパス中のタイミング的に厳しくない箇所のセレクタを設け、テスト信号の極性の切り替えにより、メモリＢＩＳＴ回路からパイプライン的にメモリにアクセスできるように構成する。

図５は、本発明によるメモリＢＩＳＴ回路を含む半導体装置の第２の実施例の構成の一例を示す図である。

図５の半導体装置においては、ＣＰＵコア１０内部にバスインターフェイス部３８が設けられ、バスインターフェイス部３８の内部にメモリＢＩＳＴ回路１が組み込まれている。バスインターフェイス部３８は、バッファレジスタ１０１乃至１０６及びセレクタ１０７乃至１１０を含む。ＣＰＵコア１０は更に、命令キャッシュＲＡＭ１１、データキャッシュＲＡＭ１２、命令実効制御部３９、データ演算処理部４０、及びバッファレジスタ１２１乃至１２４を含む。

通常動作時のデータ転送に使用するデータパスを、テスト動作時には各セレクタにより切り替えてメモリＢＩＳＴ回路１により使用する。命令キャッシュＲＡＭ１１用の試験データは、メモリＢＩＳＴ回路１からセレクタ１０７、バッファレジスタ１０２、命令実効制御部３９、バッファレジスタ１２１を介して、命令キャッシュＲＡＭ１１に書き込まれる。この際、各バッファレジスタをクロックに同期させることで、パイプライン動作を実現している。また命令キャッシュＲＡＭ１１からの読み出しデータを、パイプライン動作を介してメモリＢＩＳＴ回路１で読めるような経路を設ける。データキャッシュＲＡＭ１２の試験データは、メモリＢＩＳＴ回路１からセレクタ１０９、バッファレジスタ１０４、データ演算処理部４０、バッファレジスタ１２３を介して、データキャッシュＲＡＭ１２に書き込まれる。またデータキャッシュＲＡＭ１２からの読み出しデータを、パイプライン動作を介してメモリＢＩＳＴ回路１で読めるような経路を設ける。また同様にして、モジュール１３のモジュール内部ＲＡＭ１４についても試験をすることができる。なおモジュール内部ＲＡＭ１４の入出力部分には、バッファレジスタ１１１及び１１２が設けられている。

バスインターフェイス部３８内部のセレクタのセレクト信号は、メモリＢＩＳＴ回路１から生成される試験動作を示す信号等に基づいて生成される。

また命令キャッシュＲＡＭ１１の試験をする際に、通常のデータパスを流用しているので、ＲＡＭ試験用のデータが命令実行制御部３９の命令実行部に流入してハングアップ等の誤動作を引き起こす可能性がある。これを防ぐために、メモリ試験中はメモリＢＩＳＴ回路１からbusy信号をアサートして、命令実行制御部３９では命令データのデコードを停止しておく。メモリ試験終了後にbusy信号がネゲートされた後に、命令データのデコードを再開すればよい。

上記第２の実施例によれば、既存のデータパス中のタイミング的に厳しくない箇所にセレクタを設けメモリＢＩＳＴ回路１にパスを切り替えるので、通常動作時のメモリアクセスタイミングを特に悪化させることがない。また既存のデータパスを可能な限り流用することで、メモリ試験専用のデータ信号線を減らすことが可能となり、レイアウト時の配線性を向上させると共に配線エリアを削減することが可能となる。また命令キャッシュＲＡＭ試験時にはbusy信号により命令実行部の動作を停止することで、ＣＰＵのハングアップを避けることができる。

以下に、本発明による半導体装置の第３の実施例について説明する。

半導体装置の動作周波数が数百ＭＨｚから数ＧＨｚと高速になると、メモリＢＩＳＴ回路１からメモリへのデータ転送やメモリからメモリＢＩＳＴ回路１への読み出しデータ転送が、クロック速度に対して相対的に長い時間かかるようになり、タイミング的に動作が難しくなる。特にメモリＢＩＳＴ回路１を１箇所に集約する構成ではメモリ位置まで距離があるために、この問題が顕在化する。そこで第３の実施例では、メモリＢＩＳＴ回路１からメモリへのデータ供給経路及びメモリからメモリＢＩＳＴ回路１へのデータ読み出し経路にバッファレジスタ（パイプラインレジスタ）を設け、パイプライン動作させる構成とする。

図６は、本発明によるメモリＢＩＳＴ回路を含む半導体装置の第３の実施例の構成の一例を示す図である。図６において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。

図６の半導体装置においては、制御信号線２１及び書き込みデータ信号線２２の信号経路にパイプラインレジスタ４２を設けてある。また読み出しデータ信号線２３乃至２６の信号経路にパイプラインレジスタ４２を設けてある。ここでモジュール１３よりもＣＰＵコア１０の方がメモリＢＩＳＴ回路１からの距離が遠いので、パイプラインレジスタ４２の段数を多くしてある。このように信号経路にパイプラインレジスタ４２を設け、各パイプラインレジスタ４２において信号をクロックに同期させることで、信号受信端において信号遅延を気にすることなくクロック同期して信号を受信することができる。この際、信号経路に挿入されたパイプラインレジスタ４２の段数に応じて受信端での信号受信のクロックタイミングは遅れることになるが、順次転送される一連のデータに対してパイプライン動作が実現されるので、連続した各クロックパルスのタイミングでメモリからのデータ読み出しを実現することができる。

図７は、第３の実施例の場合の信号解析回路９の構成の一例を示す図である。図７において、図４と同一の構成要素は同一の番号で参照し、その説明は省略する。

ＲＡＭから読み出したデータはパイプライン段数に応じて遅れることになるので、信号解析回路９の内部で比較する対象である期待値についても、その遅れに応じてタイミングを遅らせる必要がある。図７の信号解析回路９では、パターン生成回路８から供給される期待値について、複数段のバッファレジスタ４４によりクロック同期してタイミンクを遅らせる。各バッファレジスタ４４からの出力であるタイミングが遅れた期待値と元のタイミングの期待値とを、セレクタ４３に入力する。セレクタ４３では、セレクト信号に応じて複数の入力のうちの１つを選択して出力する。このような構成により、任意のパイプライン段数に対応したメモリ試験が可能となる。

なおセレクタ４３に対するセレクタ信号は、レジスタセット２のレジスタにプログラム命令等によりパイプライン段数を設定し、この設定値に応じてセレクタ信号を変化させる構成としてよい。

以下に、信号解析回路９の更なる変形例について説明する。

高速な動作周波数で動作しているメモリ内部のアドレス信号線の干渉等によるダイナミックな要因に基づく動作不良については、従来、効果的な不良解析手法が存在しない。従来においては、実際の製品での検証をすることができず、不良の原因を究明するためにはＳＰＩＣＥシミュレーション等を利用するしか方法がなかった。以下においては、高速な動作周波数で動作しているメモリの不良解析に適した信号解析回路９の構成について説明する。

図８は、高速な動作周波数で動作しているメモリの不良解析に適した信号解析回路９の構成の一例を示す図である。図８において、図４と同一の要素は同一の番号で参照し、その説明は省略する。

図４を参照して説明したように、フリップフロップ３６の出力をＯＲ回路３５にフィードバックさせることで、一連の読み出しデータと一連の期待値とについて、一度でも不一致があった場合にはフリップフロップ３６の出力の対応ビットが“１”となる。これにより、試験対象のＲＡＭが動作不良である旨を検出することができる。図８の構成においては、更にＯＲ回路４６を設け、フリップフロップ３６の出力全ビットの論理和をとり、その結果を１ビットの信号として出力する。この１ビットの出力信号は、一連の読み出しデータと一連の期待値とについて、ビット位置に関係なく一度でも不一致があった場合には、不一致があった時点で“１”となる信号である。

この信号をＢＩＳＴストップ信号として、メモリＢＩＳＴ回路１の制御回路６、アドレス生成回路７、及びパターン生成回路８に供給する。これらの各回路においては、ＢＩＳＴストップ信号が“１”にアサートされると、その時点で回路の動作を停止して回路状態をそのまま保持する。

このようにしてメモリの不良を検出した時点で直ちにメモリＢＩＳＴ回路１の動作を停止させることで、選択されているメモリ、アクセスされているアドレス番地、実行中のＢＩＳＴ試験の種類、制御ステートの状態信号を読み出すことにより、該当するＢＩＳＴ試験のどのステージの処理を実行中だったのか、ＲＡＭからの読み出しデータの値はどういう値であったのか等を知ることができる。レジスタセット２に故障解析用設定レジスタ及び故障解析用データ読み出しレジスタを設けることで、これらの結果を読み出すことができるように構成する。なお図８の構成において、マスク処理のためのマスク回路は削除してもよい。

またプログラム命令等によるレジスタセット２への設定により、メモリ動作試験を継続的に再開できるように構成してよい。またより詳細な不良解析を可能とするために、不良解析用の各種パラメータをプログラム命令等によりレジスタに設定することにより、メモリＢＩＳＴ回路１において生成するパターンの基本単位（連続ライト、リード−ライト、ライト−リード、データマスク機能設定、ライトデータ設定、期待値設定等）を特定のアドレスに対して生成できるように構成してよい。また制御回路６の制御ステートと上記の各種パラメータとをプログラム命令等でレジスタに設定し、任意の状態から任意のメモリ動作試験を実行可能であるように構成してよい。

高速な動作周波数で動作するプロセッサ等には、タイミング的なデメリットの理由から、ロジック部分にスキャンを張らずにＣＰＵの命令を実行させて出荷試験等を実行する試験方法を採用しているものがある。このような半導体装置に本発明のメモリＢＩＳＴ回路を適用した場合、メモリＢＩＳＴ回路自体の不良も検出できるようにしておかなければ、メモリ動作試験の信頼性が損なわれる。

メモリＢＩＳＴ回路のパターン生成部や期待値生成部の回路自身が不良な場合には、正常に試験パターンを生成できなくなる等の現象が生じるので、期待値比較によってメモリＢＩＳＴ回路自体の不良も結果的に検出することができる。しかし期待値比較器（例えば図４のＥＸＯＲ回路３４）が故障している場合には、適切なメモリ不良検出動作が全く不可能となるので、不良の箇所を全く特定できないことになる。そこで本実施例では、期待値比較器の不良を検出する機能を信号解析回路９に設ける構成とする。

図９は、期待値比較器の不良を検出する機能を備えた信号解析回路９の構成の一例を示す図である。図９において、図４と同一の構成要素は同一の番号で参照し、その説明は省略する。

図９の信号解析回路９は、故障設定回路４８を含む。故障設定回路４８は、故障設定制御信号を受け取る。この故障設定制御信号は、故障ビット位置を示すためだけの最低限のビット数だけあればよいが、読み出しデータがｎビットの場合には例えば故障設定用のｎビットのマスク信号を使用するのが簡単な実現方法である。特定のビットを“０”に故障させたければ、そのビットのみ“０”で他のビットは全て“１”であるマスク信号を生成し、故障設定回路４８においてマスク対象となるＲＡＭ読み出しデータに対してビット毎のＡＮＤ演算を実行すればよい。これにより指定したビットにのみ“０”故障が設定されることになる。また“１”故障にしたければ、マスク信号の特定のビットのみ“１”として、ＡＮＤ演算の代わりにＯＲ演算を実行すればよい。

図１０は、期待値比較器の不良を検出する機能を備えた信号解析回路９の構成の他の一例を示す図である。図１０において、図９と同一の構成要素は同一の番号で参照し、その説明は省略する。

図１０の信号解析回路９では、故障設定回路４８を期待値側に設けている。これにより、パターン生成回路８から供給される期待値の特定のビットに対して、所望の故障を発生させることができる。図９の構成と図１０の構成では、特に効果に違いは無いと考えられ、何れの構成を採用しても構わない。

このように信号解析回路９に故障設定回路４８を設けることで、メモリ動作試験の前に予め故障を故意に設定し、不良を正しく検出できるか否かを確認することができる。これによりメモリ試験の信頼性を高めることが可能となる。

以下に、本発明によるメモリＢＩＳＴ回路を搭載した半導体記憶装置の第４の実施例について説明する。

ＡＳＩＣのように製造業者が自ら回路設計するのではなく、顧客が設計して製造を依頼される回路の場合、メモリＢＩＳＴ回路を挿入するために全体の回路設計を変更することは困難である。従って、各メモリ周辺にメモリＢＩＳＴラッパー回路を挿入する方式が望ましい。第４の実施例では、各メモリ周辺にメモリＢＩＳＴラッパー回路を挿入した構成とする。

図１１は、本発明によるメモリＢＩＳＴ回路を搭載した半導体記憶装置の第４の実施例の構成の一例を示す図である。図１１は、ＣＰＵコア１０、モジュール１３、及びメモリＢＩＳＴ制御回路２００を含む。説明及び図面を簡単にするために、その他の回路については省略してある。

メモリＢＩＳＴ制御回路２００は、レジスタ２−２乃至２−５、制御回路６、パラレル・シリアル・インターフェース回路（Ｉ／Ｆ）６１、シリアル・パラレル・インターフェース回路（Ｉ／Ｆ）６２、及びセレクタ７０を含む。モジュール１３は、モジュール内部ＲＡＭ１４、モジュール内部ＲＡＭ１５、メモリＢＩＳＴラッパー回路４９、及びメモリＢＩＳＴラッパー回路５５を含む。メモリＢＩＳＴラッパー回路４９は、シリアル・パラレル・インターフェース回路５０、制御回路５１、パターン生成回路５２、判定回路５３、パラレル・シリアル・インターフェース回路５４、及びセレクタ７１を含む。またメモリＢＩＳＴラッパー回路５５は、シリアル・パラレル・インターフェース回路５６、制御回路５７、パターン生成回路５８、判定回路５９、パラレル・シリアル・インターフェース回路６０、及びセレクタ７２を含む。図１１に示す第４の実施例では、メモリＢＩＳＴ制御回路２００及びメモリＢＩＳＴラッパー回路４９、５０によってメモリＢＩＳＴ回路が構成される。

このようにモジュール１３内部にあるモジュール内部ＲＡＭ１４及びモジュール内部ＲＡＭ１５の周りに、それぞれメモリＢＩＳＴラッパー回路４９及びメモリＢＩＳＴラッパー回路５５を設ける。各メモリＢＩＳＴラッパー回路４９及び５５内部において、パターン生成回路５２及び５８は図１のパターン生成回路８に対応し、制御回路５１及び５７により制御される。また判定回路５３及び５９は、対応するＲＡＭから読み出される読み出しデータと期待値とを比較する。この期待値はパターン生成回路５２及び５８により生成される。

メモリＢＩＳＴラッパー回路４９及びメモリＢＩＳＴラッパー回路５５の動作は、メモリＢＩＳＴ制御回路２００により制御される。このメモリＢＩＳＴ制御回路２００は、制御回路６による制御の下で動作し、メモリ試験動作全体を制御する。メモリＢＩＳＴ制御回路２００は、レジスタ２−２及び２−４の設定値に基づいて、パラレル・シリアル・インターフェース回路６１から信号線６３に制御データをシリアル送信する。

メモリＢＩＳＴラッパー回路４９のシリアル・パラレル・インターフェース回路５０は、メモリＢＩＳＴ制御回路２００からの制御信号を受信する。この制御信号に基づいて、メモリＢＩＳＴラッパー回路４９の制御回路５１が、モジュール内部ＲＡＭ１４に対するメモリ試験動作を制御する。セレクタ７１は、通常動作時には通常経路のデータを選択し、試験動作時にはパターン生成回路５２からのデータを選択する。モジュール内部ＲＡＭ１４からの読み出しデータと期待値とに基づいて、判定回路５３は、モジュール内部ＲＡＭ１４が不良であるか否かを判定する。この判定結果、判定終了信号、及び／又は故障解析時の各種読み出しデータが、パラレル・シリアル・インターフェース回路５４から信号線６４を介してメモリＢＩＳＴ制御回路２００にシリアル送信される。メモリＢＩＳＴラッパー回路５５についても動作は同様である。

メモリＢＩＳＴ制御回路２００のセレクタ７０は、試験対象のＲＡＭに対応する信号線６４又は信号線６５の何れかの信号を選択し、シリアル・パラレル・インターフェース回路６２に供給する。動作試験の結果得られた種々の情報は、レジスタ２−３及び２−５に格納されて、ＣＰＵコア１０からのアクセスにより読み出される。

上記のメモリＢＩＳＴラッパー回路４９及び５５は、モジュール内部ＲＡＭ１４及びモジュール内部ＲＡＭ１５の通常経路にセレクタを挿入してメモリ動作試験を実現するので、モジュール１３内部の論理には何ら変更を加える必要はない。従って、ＡＳＩＣ品種等の半導体装置にも容易に適用することができる。

またシリアルインターフェイスを経由してメモリＢＩＳＴ制御回路２００からの各種制御コマンドを１ビット乃至数ビットの少ない信号線数で配信でき、更に試験結果及び不良解析用の各種読み出しデータをシリアルインターフェースを経由して数ビットの少ない信号線数で読み出すことが可能となる。これにより全体制御のためのメモリＢＩＳＴ制御回路２００と各メモリＢＩＳＴラッパー回路４９及び５５との間のインターフェイス信号数を、最小限に抑えることが可能となる。

なおメモリＢＩＳＴ制御回路２００の結果格納レジスタ２−３においては、各メモリに１ビットを割り当て、ラッパー回路からの試験終了信号がアサートされると、そのラッパー回路からの試験結果信号を結果格納レジスタ２−３の対応する１ビットに書き込むように構成してよい。また不良解析時の各種データ読み出しに関しては、メモリＢＩＳＴ制御回路２００内部の制御レジスタの値に従って、読み出したいデータに関する情報をラッパー回路に送信するように構成してよい。この場合ラッパー回路においては、不良解析モードであること及び解析対象の読み出しデータを認識し、所望の試験動作をして得られる読み出しデータをメモリＢＩＳＴ制御回路２００に送り返す。

以下に、電圧変化時にメモリが正常動作することをメモリＢＩＳＴ回路を用いてプログラムで確認する方法について説明する。

内部の電源電圧を下げると、半導体装置の回路を構成する各論理素子の遅延値が増大し、特にセンスアンプ等を有するメモリは大きな影響を受ける。この結果、メモリの正常な動作を保障できなくなる場合がある（例えばアクセス時間が要求を満たせなくなる）。そのような電圧制御後に、プログラム命令によるメモリアクセスのみでメモリの動作保障をするには限界がある。従って、メモリの動作に問題が無いことをメモリ試験専用のメモリＢＩＳＴ回路を使用して確認することが望ましい。従来のスキャン手法に基づくメモリ試験では、ＣＰＵからのプログラム制御によりＢＩＳＴ回路を使ってメモリ試験することは不可能であったが、本発明によるメモリＢＩＳＴ回路はプログラム制御可能であり、出荷試験等以外においても有効に活用することができる。

図１２は、電圧変化時のメモリ動作確認方法を示すフローチャートである。

まずステップＳ１において、電圧制御モードに遷移する。次にステップＳ２において、レジスタの内容を退避する。即ち、電圧を下げたりした際にＣＰＵコアのプログラム実行自体が停止してしまう場合に備えて、予め外部ＳＤＲＡＭや不揮発性メモリに内部レジスタ等の各種データを退避しておく。

ステップＳ３で電圧制御をする。例えば電圧を下降させる。上記説明では電圧下降時の問題点について主に説明したが、例えば電圧を上昇させた場合のメモリ動作について確認することが必要であれば、ステップＳ３で電圧を上昇させればよい。この電圧制御は、半導体装置内部にプログラム命令で制御可能な電源制御部を設け、この電源制御部の設定に応じて可変電圧発生源を制御するように構成すればよい。

ステップＳ４でタイムアウトとなったか否かを判断する。即ち、電圧制御部等に設けられたウォッチドッグ・タイマ等によりタイムアウトを検出することで、ハングアップしたことを検出する。タイムアウトした場合には、ステップＳ８でタイマーをリセットする。これにより自動的に内部リセットをかけ、ブート処理ルーチンにおいて、電圧制御関連のレジスタでタイムアウトが発生したことを示すフラグ等を認識する。ステップＳ９で、外部メモリの待機状態（例えばＳＤＲＡＭのセルフリフレッシュモード）を解除し、各種データをレジスタに復帰させる。その後ステップＳ３に戻り、必要に応じて再度緩い条件で電圧制御を実行する。

ステップＳ４でタイムアウトしない場合には、ステップＳ５で、メモリＢＩＳＴ試験を実行する。ステップＳ６で、メモリ試験の結果、メモリに不良がないか否かを判定する。メモリに不良が発見された場合には、ステップＳ３に戻り、必要に応じて再度緩い条件で電圧制御を実行する。

メモリに不良が発見されなかった場合には、ステップＳ７で、通常動作に復帰する。即ち、電圧設定やクロック周波数設定等が安定な条件で、アプリケーション等の動作を再開させる。

なお電圧を制御する際には、予めＣＰＵコア内部の命令キャッシュやデータキャッシュを使用しないキャッシュ・オフの状態に設定しておく。電圧を切り替えた後にメモリＢＩＳＴ試験の結果、メモリが正常動作することが判明すれば、その内部電圧で正常動作することが確認できているので、ＣＰＵの命令キャッシュやデータキャッシュ等をオン状態にして通常動作を再開する。

また本発明のメモリＢＩＳＴ回路を使用して、データリテンション試験を実行することも可能である。これを実現するためには、メモリＢＩＳＴ回路の動作中の設定された箇所でＢＩＳＴ動作を停止させ、後にプログラム命令等によりその停止状態からＢＩＳＴ動作を再開させるようにすればよい。

例えばＲＡＭの動作試験の場合、具体的なシーケンスは以下のようになる。

まずＲＡＭ−ＢＩＳＴ試験の途中でメモリＢＩＳＴ回路の動作を一旦停止させる。例えば、マーチやチェッカーボード試験のデータ書き込み動作が終了した時点で、メモリＢＩＳＴ回路の動作を停止させる。これにより、ＲＡＭにはデータが書き込まれた状態になる。

次に、そのままの状態でプログラム制御等により電圧を変動させる。その後一定期間経過した後に、プログラム制御等により電圧を元の電圧値まで戻し、一時停止させているＲＡＭ−ＢＩＳＴの動作を再開する。再開された試験動作により、書き込まれたデータが正常に読めるかどうかの試験をする。これによりデータリテンション試験が実現される。

上記のようにして、本発明による電圧変化時のメモリ動作確認方法は、メモリＢＩＳＴ回路を用いて内部電源電圧制御時のメモリ動作試験をプログラムで確認できるので、電源電圧に影響され易いメモリの試験を各設定電圧値毎に実行して、電源電圧を制御した場合の半導体装置の動作を確実に保障することができる。このようなメモリ動作確認方法は、大規模集積回路における低消費電力化を図るうえで有用である。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

なお本発明は以下の内容を含むものである。
（付記１）ＣＰＵコア回路と、
該ＣＰＵコア回路に接続されるバスと、
該ＣＰＵコア回路から該バスを介して供給される命令に応じてメモリ試験を実行するメモリＢＩＳＴ回路
を含むことを特徴とする半導体装置。
（付記２）ＣＰＵコア回路と、
該ＣＰＵコア回路内部のバスに接続され、該バスを介して供給される命令に応じてメモリ試験を実行するメモリＢＩＳＴ回路
を含むことを特徴とする半導体装置。
（付記３）該メモリＢＩＳＴ回路は、
該ＣＰＵコア回路から該バスを介してアクセス可能なレジスタと、
該レジスタの内容に応じて該メモリ試験の動作を制御する制御回路
を含むことを特徴とする付記１又は２記載の半導体装置。
（付記４）該メモリＢＩＳＴ回路は、
該制御回路の制御によりアドレス信号を生成するアドレス生成回路と、
該制御回路の制御によりデータ信号を生成するパターン生成回路と、
メモリからの読み出しデータと期待値とを比較し比較結果を該レジスタに格納する信号解析回路
を更に含むことを特徴とする付記３記載の半導体装置。
（付記５）該アドレス信号を該メモリＢＩＳＴ回路からメモリに供給する第１の信号線と、
該データ信号を該メモリＢＩＳＴ回路からメモリに供給する第２の信号線と、
該読み出しデータをメモリから該メモリＢＩＳＴ回路に供給する第３の信号線、
を更に含み、該第１乃至第３の信号線は該バスとは別個に設けられることを特徴とする付記４記載の半導体装置。
（付記６）該第１乃至該第３の信号線の経路上に設けられるパイプラインレジスタを更に含むことを特徴とする付記５記載の半導体装置。
（付記７）該信号解析回路は、
該読み出しデータと該期待値とを比較する比較回路と、
該比較回路に供給する該期待値のタイミングを該パイプラインレジスタの段数に応じて調整するタイミング調整回路
を含むことを特徴とする付記６記載の半導体装置。
（付記８）該メモリＢＩＳＴ回路は該バスを介して該アドレス信号及び該データ信号をメモリに供給し、該バスを介してメモリからの該読み出しデータを受け取ることを特徴とする付記４記載の半導体装置。
（付記９）該メモリＢＩＳＴ回路は該メモリ試験を実行する際にビジー信号をアサートし、該ビジー信号のアサートに応じて該ＣＰＵコア回路は命令実行動作を停止することを特徴とする付記８記載の半導体装置。
（付記１０）該アドレス生成回路及び該パターン生成回路は複数のメモリの各々に対して設けられ、該制御回路から複数の該アドレス生成回路及び該パターン生成回路へ制御信号を送信するシリアルインターフェースを更に含むことを特徴とする付記４記載の半導体装置。
（付記１１）該信号解析回路は複数のメモリの各々に対して設けられ、複数の該信号解析回路から該レジスタへデータを送信するシリアルインターフェースを更に含むことを特徴とする付記４記載の半導体装置。
（付記１２）該信号解析回路は該読み出しデータ及び該期待値をマスクするマスク回路を更に含むことを特徴とする付記４記載の半導体装置。
（付記１３）該信号解析回路は該読み出しデータ又は該期待値に故障値を設定する故障設定回路を更に含むことを特徴とする付記４記載の半導体装置。
（付記１４）該信号解析回路は該読み出しデータと該期待値とが不一致の場合に直ちに停止信号をアサートし、該制御回路、該アドレス生成回路、及び該パターン生成回路は該停止信号のアサートに応答して内部動作状態を保持したまま動作を停止することを特徴とする付記４記載の半導体装置。
（付記１５）該ＣＰＵコア回路は該レジスタを介して該内部動作状態を読み出し可能であることを特徴とする付記１４記載の半導体装置。
（付記１６）該内部動作状態を保持したまま動作を停止した状態から該メモリＢＩＳＴ回路は動作を再開することが可能であることを特徴とする付記１４記載の半導体装置。
（付記１７）ＣＰＵコア回路と、該ＣＰＵコア回路に接続されるバスと、該ＣＰＵコア回路から該バスを介して供給される命令に応じてメモリ試験を実行するメモリＢＩＳＴ回路を含む半導体装置において、
電圧制御モードに推移し、
該電圧制御モードに推移した後に内部電源電圧の電圧を変化させ、
該内部電源電圧を変化させた後に変化後の該内部電源電圧においてメモリ動作が正常であるか否かを該メモリＢＩＳＴ回路により判定し、
該判定の結果として該メモリ動作が正常でない場合には該内部電源電圧を変化させ再度該判定を実行し、
該判定の結果として該メモリ動作が正常である場合に該電圧制御モードから通常動作に復帰する
各段階を含むことを特徴とする電圧制御方法。
（付記１８）該内部電源電圧を変化させる前にレジスタの内容を退避させ、
該内部電源電圧を変化させた後にハングアップしたか否かを検出し、
ハングアップしたことを検出した場合に該レジスタの内容を復帰させる
各段階を含むことを特徴とする付記１７記載の電圧制御方法。

本発明によるメモリＢＩＳＴ回路を組み込んだ半導体装置の第１の実施例の構成を示す図である。アドレス生成回路が生成するアドレスパターンの一例を示す図である。アドレス生成回路が生成するアドレスパターンの別の一例を示す図である。マスク処理機能を備えた信号解析回路の構成の一例を示す回路図である。本発明によるメモリＢＩＳＴ回路を含む半導体装置の第２の実施例の構成の一例を示す図である。本発明によるメモリＢＩＳＴ回路を含む半導体装置の第３の実施例の構成の一例を示す図である。第３の実施例の場合の信号解析回路の構成の一例を示す図である。高速な動作周波数で動作しているメモリの不良解析に適した信号解析回路の構成の一例を示す図である。期待値比較器の不良を検出する機能を備えた信号解析回路の構成の一例を示す図である。期待値比較器の不良を検出する機能を備えた信号解析回路の構成の他の一例を示す図である。本発明によるメモリＢＩＳＴ回路を搭載した半導体記憶装置の第４の実施例の構成の一例を示す図である。電圧変化時のメモリ動作確認方法を示すフローチャートである。

符号の説明

１メモリＢＩＳＴ回路
２レジスタセット
６制御回路
７アドレス生成回路
８パターン生成回路
９信号解析回路
１０ＣＰＵコア
１３モジュール
１６バスブリッジ
１７オンチップバス
１８内部周辺バス
１９モジュール
２０モジュール
２１制御信号線
２２書き込みデータ信号線
２３〜２６読み出しデータ信号線

Claims

ＣＰＵコア回路と、
該ＣＰＵコア回路に接続されるバスと、
該ＣＰＵコア回路から該バスを介して供給される命令に応じてメモリ試験を実行するメモリＢＩＳＴ回路と、
アドレス信号を該メモリＢＩＳＴ回路からメモリに供給する第１の信号線と、
データ信号を該メモリＢＩＳＴ回路からメモリに供給する第２の信号線と、
読み出しデータをメモリから該メモリＢＩＳＴ回路に供給する第３の信号線と、
該第１乃至該第３の信号線の経路上に設けられるパイプラインレジスタ
を更に含み、該第１乃至第３の信号線は該バスとは別個に設けられ、該メモリＢＩＳＴ回路は、
該ＣＰＵコア回路から該バスを介してアクセス可能なレジスタと、
該レジスタの内容に応じて該メモリ試験の動作を制御する制御回路と、
該制御回路の制御により前記アドレス信号を生成するアドレス生成回路と、
該制御回路の制御により前記データ信号を生成するパターン生成回路と、
メモリからの前記読み出しデータと期待値とを比較し比較結果を該レジスタに格納する信号解析回路
を含み、前記信号解析回路では、前記パターン生成回路から供給される前記期待値について、複数段のバッファレジスタによりクロック同期してタイミングを遅らせ、該信号解析回路は、一連の前記読み出しデータと一連の前記期待値とについて、ビット位置に関係なく一度でも不一致があった場合に不一致があった時点で直ちに停止信号をアサートし、該制御回路、該アドレス生成回路、及び該パターン生成回路は該停止信号のアサートに応答して内部動作状態を保持したまま動作を停止し、前記動作を停止した回路から前記メモリ試験の対象となっているメモリを示す情報、前記不一致が発生した際のアドレス番地、及び実行中の前記メモリ試験の内容を示す情報を、前記ＣＰＵコア回路が前記レジスタを解して読み出すことを特徴とする半導体装置。
該アドレス生成回路及び該パターン生成回路は複数のメモリの各々に対して設けられ、該制御回路から複数の該アドレス生成回路及び該パターン生成回路へ制御信号を送信するシリアルインターフェースを更に含むことを特徴とする請求項１記載の半導体装置。
該信号解析回路は該読み出しデータ又は該期待値に故障値を設定する故障設定回路を更に含むことを特徴とする請求項１記載の半導体装置。