JP2003208797A - 半導体装置及び該半導体装置のテスト方法 - Google Patents

Abstract

(57)【要約】 【課題】半導体装置のテストを内蔵論理を使って行なう
場合どうしてもその半導体装置に本来求められる機能に
比べて優先度が低いためテストを実施する為の内蔵論理
のボリュームなどがごく限られる傾向がある。半導体装
置のテストを行う際に、テストの範囲、テスト項目、テ
スト時間と、内蔵テスト論理のボリュームが、トレード
オフとなる。 【解決手段】 １つのテストプログラムを複数回に分け
て内蔵テスト論理に対し書き込むことによりテストプロ
グラムを保持する論理が少なくとも長いテストプログラ
ムの実行を可能にした。また内蔵テスト論理によるテス
トにおいて、内蔵テスト論理が備えるモードビットレジ
スタ内のモード切換えビットを切り替えるだけで複数の
テスト対象（論理、ＳＲＡＭ、ＤＲＡＭ）のテストが可
能になりテスト論理の削減を可能にするなどの工夫をし
た。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】半導体装置のテスト方法に関
し、特にテスト論理を当該半導体装置に内蔵させ、半導
体装置に具備されるＲＡＭ或いは論理のテストを実施す
る半導体装置のテスト方法に関する。

【０００２】

【従来の技術】半導体装置のテストを内蔵論理を使って
行なう場合、どうしてもその半導体装置に本来求められ
る機能に比べてテストの優先度が低いためテストを実施
する為の内蔵論理のボリュームなどがごく限られる傾向
がある。当該半導体装置のテストを行う際に、テストの
範囲、テスト項目、テスト時間と、内蔵テスト論理のボ
リュームが、トレードオフとなる。

【０００３】特開２０００−２６６８１６号公報（以
下、文献１）において、半導体装置に内蔵されたメモリ
に格納されたテストパターン発生プログラムがテストパ
ターンを半導体装置内の被テスト回路に供給する例が開
示されている。被テスト回路の特性評価後、測定データ
がメモリに内蔵されている判定プログラムに送られ判定
される。上記文献１では、被テスト回路をテストするテ
ストパターンが内蔵メモリのテストパターン発生プログ
ラムのみから生成される為、テストパターンのボリュー
ムが限定されるという問題が生じる。

【０００４】特開平１０−２４１３９９号公報（以下、
文献２）及び特開平１１−２１３７００号公報（以下、
文献３）には、論理チップに組み込まれたＤＲＡＭアレ
イのテストを実施する為の組み込み自己検査（ＢＩＳ
Ｔ）方法が開示されている。上記文献２、文献３では、
ＤＲＡＭアレイに限定した自己テストの検査法のみが記
載されている。

【０００５】

【発明が解決しようとする課題】上記文献１、２及び３
では、半導体装置の外部にテストパターンを供給するテ
スタが備えられていない為、テストする範囲及びテスト
項目が限定されている。ボリュームの少ない論理により
広範囲、複雑、高速なテストを実現することが本発明の
課題である。

【０００６】

【課題を解決するための手段】前記課題を解決する為、
本発明はＲＡＭを含む半導体装置において、該半導体装
置内に内蔵テスト論理を備え、前記半導体装置の外部に
設けられたテスト装置により前記内蔵テスト論理に対し
テストプログラムを書き込み、前記内蔵テスト論理によ
り前記半導体装置のテストを行う事を特徴とする半導体
装置を提供する。

【０００７】さらに、本発明はＲＡＭを含む半導体装置
のテスト方法において、前記半導体装置はテスト論理を
備え、前記半導体装置の外部に設けられたテスト装置に
より前記テスト論理に対し、テストプログラムの書き込
みを複数回に分けて実施するステップと、前記テスト論
理が書き込まれた前記テストプログラムに従って前記半
導体装置をテストするステップとを含むことを特徴とす
るテスト方法を提供することにある。

【０００８】

【発明の実施の形態】以下、本発明の各実施例を図を用
いて説明する。まず本発明の実施形態の１つを図１
（ａ）を用いて説明する。図１（ａ）は半導体チップ１
０１を中央に配置し、該半導体チップ１０１の外部にテ
スタ１１０を設けた構成例を示す図である。

【０００９】図１（ａ）において、１０８はＤＲＡＭを
示す。半導体チップ１０１には、ＤＲＡＭテスト用内蔵
テスト論理１０２が搭載される。この内蔵テスト論理１
０２内には、マイクロコード保持回路１０３、ナノコー
ド内蔵回路１０４、モードビットレジスタ１０５、マイ
クロコード実行制御回路１０６及びＤＲＡＭへのリクエ
スト生成部１０７が設けられている。

【００１０】ここで、モードビットレジスタ１０５は半
導体チップ１０１のテストを実施する際、テストモード
を切り替える為のモード切換えビットを有するレジスタ
である。

【００１１】マイクロコード保持回路１０３は後述する
ように図６に示すマイクロコードを内蔵し、ナノコード
内蔵回路１０４は図７に示すナノコードを内蔵してい
る。マイクロコード実行制御回路１０６はマイクロコー
ドの実行や中断を制御する。

【００１２】半導体チップ１０１の外部には、内蔵テス
ト論理１０２に対するマイクロプログラムの書き込みを
行い、ＤＲＡＭ１０８からのテスト結果をモニタするテ
スタ１１０が設けられている。

【００１３】テスタ１１０からマイクロコード保持回路
１０３に書き込まれたマイクロコードは、マイクロコー
ド実行制御回路１０６にて実行される。マイクロコード
実行制御回路１０６は、図１（ｂ）に示すようにレジス
タＸ１０６−１，レジスタＹ１０６−２，レジスタＡ１
０６−３，レジスタＢ１０６−４，レジスタＣ１０６−
５，レジスタＤＲ１０６−６，レジスタＥ１０６−７，
レジスタＲＸ１０６−８を含む。

【００１４】マイクロコード実行制御回路１０６による
制御のもと、１０６−６に示すデータレジスタＤＲを使
用し、図６に示すマイクロコードを構成するコマンドの
内、ＣＹＣＬＥ＿ＤＲコマンドがデータレジスタ（Ｄ
Ｒ）のＲＡＭ書き込み値及び読み出し期待値の入れ替え
を行う。その入れ替えられたレジスタ値はリクエスト生
成部１０７に入力される。

【００１５】ここで上記レジスタＸ，Ｙ，Ａ，Ｂ，Ｃ，
ＤＲ，Ｅ，ＲＸについて説明する。Ｘ、Ｙはアドレス用
レジスタ、Ａ，Ｂ，Ｃ、Ｅは予備レジスタ、ＲＸはｒｅ
ｆｒｅｓｈレジスタである。ＤＲはＤＲＡＭ書き込み値
及び読み出し期待値を保持しており、加算、減算が可能
なレジスタである。

【００１６】又、マイクロコード保持回路１０３に保持
されるマイクロコードには上記レジスタＸ〜Ｙのセッ
ト、加算、減算、ナノコード内蔵回路１０４のナノコー
ドの読み出し指示コマンドが記述されている。

【００１７】ナノコード内蔵回路１０４のナノコードに
はＤＲＡＭへ供給するＲｏｗ Ａｄｄｒｅｓｓ Ｓｅｔ
信号（ＲＡＳ），Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｅ
ｔ信号（ＣＡＳ）などが記述されている。しかも、上記
マイクロコードにはテストパターン生成手順が記述され
ており、その生成手順には、ＤＲＡＭへのアクセス手順
も記述されている。

【００１８】さらに、テスタ１１０からナノコード内蔵
回路１０４に書き込まれたナノコードは、図７に示すよ
うに、ＤＲＡＭ内蔵テストモード用１４ｂｉｔデータか
ら構成される。さらに、その１４ｂｉｔデータが１６個
並んだ形式でリクエスト生成部１０７に供給される。

【００１９】上記レジスタＸ〜レジスタＲＸの値及び１
４ｂｉｔデータに基づいてリクエスト生成部１０７にて
ＤＲＡＭへの書き込み値及び読み出し期待値が生成され
出力される。ここで、上記１４ｂｉｔデータは後述する
ようにＲＡＳ，ＣＡＳ及びもとのプログラムに戻るリタ
ーンコマンドＲＴＮから構成される。又、ナノコード内
蔵回路１０４は上述したビット列を保持する回路でも有
る。

【００２０】ＤＲＡＭ１０８は、リクエスト生成部１０
７からの書き込み値を基に実際の読み出し値を出力す
る。その後、比較回路１０９にてその読み出し値とリク
エスト生成部１０７から供給される読み出し期待値が比
較され、比較結果がテスト結果として上記テスタ１１０
に出力され、モニタされる。

【００２１】ここで半導体チップ１０１内の内蔵テスト
論理１０２、ＤＲＡＭ１０８及び比較回路１０９を含め
た論理素子は高周波数クロックにて動作し、半導体チッ
プの機能テストが実施される。他方、テスタ１１０は上
記マイクロプログラムを内蔵テスト論理１０２に対し書
き込むだけであるので、低周波数クロックにて動作すれ
ば充分である。

【００２２】上記比較回路１０９からのテスト結果とし
て、ＤＲＡＭが正常に動作している場合、“０”が出力
され、ＤＲＡＭが異常動作の場合、“１”が出力され
る。テスタ１１０は、この異常値“１”をモニタしてい
る。

【００２３】ここで比較回路１０９について、その機能
をさらに詳細に説明する。複数のＤＲＡＭ別々に読み出
し値と読み出し期待値との一致チェックを行ない、全Ｄ
ＲＡＭを別々にテストする方法がある。

【００２４】他に書込み時は全ＤＲＡＭに対し同時に書
込みを行ない、読み出し時は各ＤＲＡＭ別々に読み出し
期待値との一致チェックを行なう事により全ＤＲＡＭを
テスト可能にする方法もある。全ＤＲＡＭの読み出し値
と読み出し期待値の比較結果をテスト結果として出力す
るのには時間を要するが、ＤＲＡＭにエラーが有るか無
いかを調べたい場合は、この情報は有益である。

【００２５】図２は本願発明に関わる半導体装置のテス
トを実行する為のフローチャートを示す。

【００２６】半導体チップの電源投入後、ステップ２０
１にて半導体チップ１０１全体のリセットを行う。次の
ステップ２０２にて図１に示すテスタ１１０が１回目の
マイクロプログラムを内蔵テスト論理１０２内のマイク
ロコード保持回路１０３及びナノコード内蔵回路１０４
に書き込む。

【００２７】ステップ２０３で内蔵テスト論理１０２に
よるマイクロプログラムの解読を実施する。次にステッ
プ２０４で解読されたマイクロプログラムに従い、ＤＲ
ＡＭのテストを実行する。ステップ２０５にて、テスト
結果の判定を実施し、テスタ１１０にテスト結果が出力
され、テスト終了となる。

【００２８】ここで、ステップ２０３からステップ２０
５までの処理は、半導体チップ１０１（図１（ａ））内
にて実施される。

【００２９】図３は、図２に示す１回目のマイクロプロ
グラム書き込みから内蔵テスト論理による解読を経てテ
ストの実行及びテストの判定を実施する処理を２回目以
降ｎ回目まで複数回実施する為のフローチャートを示し
ている。このように複数回に分けて行うことにより、少
ないマイクロプログラムの物量で広範囲、複雑かつ高速
なテストの実行が可能となる。

【００３０】前述した半導体チップ１０１が備える内蔵
テスト論理によるテストは上記ＤＲＡＭ以外にＳＲＡＭ
にも適用可能である。

【００３１】次に本発明の他の実施形態として、キャッ
シュチップ１０１の機能をテストする機能テストモード
によるテストの構成例を図４に示す。

【００３２】図４に示されている内蔵テスト論理１０２
内の各ブロックの働きは図１に示す内蔵テスト論理１０
２と比較した場合、以下の事が述べられる。リクエスト
生成部４０１、レスポンスの生成部４０２、テスト結果
判定部４０３、リクエスト終了判定部４０４及びモード
ビットレジスタ１０５以外のブロックでは実質的に同じ
機能を有する。

【００３３】図１との更なる相違点として、図４ではキ
ャッシュを構成するＤＲＡＭ４０５に加え、論理部４１
４，４１５、制御部４１３が設けられ、セレクタ４０８
〜４１２が追加されている。このセレクタ４０８〜４１
２により、ＤＲＡＭ４０５、論理部４１４，４１５、制
御部４１３の機能テストモードと通常動作モードが切替
えられる。ここで、通常動作モードにおける信号線は点
線にて明記され、機能テストモードにおける信号線は実
線にて明記される。

【００３４】図４においてテスタ１１０が図１にて前述
したようにキャッシュチップ１０１の外部に設けられ
る。テスタ１１０は内蔵テスト論理１０２に対し、マイ
クロプログラムの書き込みを行い、テスト結果判定部４
０３からのテスト結果のモニタなどを実施している。

【００３５】次に上述した機能テストモードと通常動作
モードについて以下に説明する。図５はプロセッサ４３
０、キャッシュチップ１０１及びメインメモリコントロ
ーラ４３１から構成され、通常動作モードにおけるブロ
ック構成図を示す。

【００３６】通常動作モードにおいて、キャッシュチッ
プ１０１はプロセッサ４３０から出力されるリクエスト
１を受けて以下に示す２通りの動作を実施する。

【００３７】（ｉ）プロセッサ４３０からのリクエスト
１を受けて、キャッシュチップ１０１は上記リクエスト
１を処理する。次に、キャッシュチップ１０１はリクエ
スト１をリクエスト２としてメインメモリコントローラ
４３１に転送する。メインメモリコントローラ４３１は
リクエスト２を受信して、処理する。その後、メインメ
モリコントローラ４３１はレスポンス２をキャッシュチ
ップ１０１に返信する。キャッシュチップ１０１はレス
ポンス２を受信し、処理する。その後、キャッシュチッ
プ１０１はレスポンス２をレスポンス１としてプロセッ
サ４３０に転送する。

【００３８】（ｉｉ）プロセッサ４３０からのリクエス
ト１を受けて、キャッシュチップ１０１は上記リクエス
ト１を処理する。その後、キャッシュチップ１０１はレ
スポンス１をプロセッサ４３０に対し返信する。

【００３９】ここで、リクエスト１は図４に示すＡｄｄ
ｒｅｓｓ／Ｃｏｎｔｒｏｌ４１７及びＤａｔａ４１８で
あり、リクエスト２はＡｄｄｒｅｓｓ／Ｃｏｎｔｒｏｌ
４２１及びＤａｔａ４２２である。レスポンス１はＣｏ
ｎｔｒｏｌ４１６及びＤａｔａ４１９であり、レスポン
ス２はＣｏｎｔｒｏｌ４２０及びＤａｔａ４２３であ
る。

【００４０】次に機能テストモードにおける図４の各ブ
ロックの動作について説明する。

【００４１】リクエスト生成部４０１は、モードビット
レジスタ１０５から供給されるモード切換えビットに従
い、キャッシュチップ１０１を機能テストモードに切り
替える。内蔵テスト論理１０２によるマイクロコード保
持回路１０３内のマイクロコード（図６）の解読によ
り、ＣＡＬＬコマンドに従い、ナノコード内蔵回路１０
４のナノコード（図７）が読み出される。

【００４２】リクエスト生成部４０１はナノコード内蔵
回路１０４から出力される機能テストモードに使用され
る１４ｂｉｔデータ（図７）を受信する。この１４ｂｉ
ｔデータを基に、リクエスト生成部４０１は、セレクタ
４１０へ疑似プロセッサデータ４２５を供給する。又、
上記１４ｂｉｔデータを基に、リクエスト生成部４０１
は、セレクタ４０９へ疑似プロセッサリクエスト４２６
を与える。セレクタ４０９は疑似プロセッサリクエスト
４２６を制御部４１３に転送し、疑似プロセッサリクエ
スト４２６は制御部４１３にて処理される。制御部４１
３はレスポンス生成部４０２に対しプロセッサへのレス
ポンス４２８を返信する。

【００４３】この際、制御部４１３はレスポンス４２８
と同一の信号Ｃｏｎｔｒｏｌ４１６を図５に示すプロセ
ッサ４３０に対しレスポンスとして返信する。しかし、
キャッシュチップ１０１が機能テストモードに切り替わ
っているので、Ｃｏｎｔｒｏｌ４１６はプロセッサ４３
０にて無視される。

【００４４】さらに、制御部４１３はテスト結果判定部
４０３に対し、同様にプロセッサへのレスポンス４２８
を返信する。セレクタ４１０は疑似プロセッサデータ４
２５を論理部４１５に転送し、疑似プロセッサデータ４
２５は処理される。

【００４５】疑似プロセッサリクエスト４２６はセレク
タ４０９を介して制御部４１３に転送され、制御部４１
３にて処理される。その後、制御部４１３からメモリコ
ントローラへのリクエスト４２７をレスポンス生成部４
０２に対し返信する。

【００４６】この際、制御部４１３はリクエスト４２７
と同一の信号Ａｄｄｒｅｓｓ／ｃｏｎｔｒｏｌ４２１を
図５に示すメインメモリコントローラ４３１に対し、リ
クエストとして転送する。しかし、キャッシュチップ１
０１が機能テストモードに切り替わっているので、Ａｄ
ｄｒｅｓｓ／ｃｏｎｔｒｏｌ４２１はメインメモリコン
トローラ４３１にて無視される。

【００４７】レスポンス生成部４０２は、制御部４１３
からのメモリコントローラへのリクエスト４２７を受け
て、疑似メモリコントローラレスポンス４３０をセレク
タ４１１を介して制御部４１３に返信する。レスポンス
生成部４０２は、同じリクエスト４２７を受けて、疑似
メモリコントローラデータ４３１をセレクタ４１２を介
し論理部４１５に返信する。レスポンス生成部４０２
は、プロセッサへのレスポンス４２８を受けて、セレク
タ４０８を介し、疑似プロセッサレスポンス４２９を制
御部４１３に転送する。

【００４８】テスト結果判定部４０３は、Ｓｉｇｎａｔ
ｕｒｅ生成信号とプロセッサへのレスポンス４２８との
内容が合っているか否かをパリテイをみてチェックす
る。Ｓｉｇｎａｔｕｒｅ生成信号は、マイクロコード実
行制御回路１０６からテスト結果判定部４０３に供給さ
れる信号である。

【００４９】テストが全て終了の際には、テスト結果判
定部４０３は１３ｂｉｔデータであるＳｉｇｎａｔｕｒ
ｅ（テスト結果）を生成し、テスタ１１０に出力する。

【００５０】リクエスト終了判定部４０４は、リクエス
トの終了を判定し、その判定結果によりマイクロプログ
ラムの実行の中断を制御並びに監視する。詳しく説明す
ると、ＤＲＡＭ４０５の機能テストを行なう際、ＤＲＡ
Ｍが受付可能なリクエストには限りがあることがある。
受付けてもらえる様にリクエストを作成するのは非常に
むずかしいか、または機能テストが不十分にしか実行で
きなくなる。

【００５１】そこで受け付けられたリクエストの終了を
監視しリクエストが受け付けてもらえるように、必要で
あれば、マイクロプログラムを中断させるような論理を
設ける。当該論理が有ればテストパターンの作成者はＤ
ＲＡＭが受付可能なリクエストの数などを気にせずに済
み、複雑なテストパターンを作成せずに済む。

【００５２】図６は、図１（ａ）及び図４に示すマイク
ロコード１０３を詳細に示したフォーマットテーブルで
ある。

【００５３】前述した図２及び図３に示すフローチャー
トにおける内蔵テスト論理１０２に依るマイクロプログ
ラムの解読の際、マイクロコード１０３が読み出され
る。このマイクロコード１０３の内、ＣＡＬＬコマンド
はナノコードを読み出すコマンドである。当該ナノコー
ドが読み出された後、図７に示すナノコードの内、ＤＲ
ＡＭ内蔵テストモード或いは半導体装置の機能テストモ
ード用のＲＴＮコマンドに従い、再度マイクロコードに
戻る事が出来る。ＢＲＮＣは、分岐指示コマンドであ
る。ＣＮＴＬは制御コマンドであり、ＬＤＩはレジスタ
に値を読み込むコマンドである。ＡＤＤ及びＳＵＢはレ
ジスタの計算を実施するコマンドである。

【００５４】さらにＣＡＬＬコマンドに関連したｎａｎ
ｏＡｄｄｒコマンドはナノアドレスが指定出来るコマン
ドである。

【００５５】上記ＢＲＮＣコマンドは、ＢｒＣｏｎｄｉ
ｔｉｏｎにより指示された条件成立でｍｉｃｒｏＡｄｄ
ｒにより指定されたｍｉｃｒｏＣｏｄｅへの分岐指示を
する。条件不成立の場合は、後続ｍｉｃｒｏＣｏｄｅを
実行する。

【００５６】上記ＣＮＴＬコマンドは、主に以下に示す
各種命令コマンドに分けられ、そのコマンドの機能をさ
らに詳細に述べる。

【００５７】ＥＮＤはｍｉｃｒｏＣｏｄｅの終了指示コ
マンドを示す。ＣＹＣＬＥ＿ＤＲはＤＲＡＭをテストす
る際にテストに使用されるプログラムを実行し易くする
コマンドである。このＣＹＣＬＥ＿ＤＲコマンドの実際
の動作は、先述したようにＤＲＡＭへの書込みデータ格
納用データレジスタＤＲ（０−１５）とＤＲＡＭ読み出
しの期待値データ格納用のデータレジスタＤＲ（１６−
３１）の値を入れ替える事である。

【００５８】上記ＬＤＩコマンドは、ｉｍｍｅｄｉａｔ
ｅ値（即値）をレジスタＡ（０−７）あるいはデータレ
ジスタ（０−７）に読み込むコマンドである。上記ＡＤ
Ｄコマンドは、Ｓｏｕｒｃｅ０（０−２）と Ｓｏｕｒ
ｃｅ１（０−２）で指示されたレジスタの格納値あるい
は即値を加算して、その結果をＤｅｓｔ（０−２）で指
定されるレジスタに格納する。上記ＳＵＢコマンドは、
Ｓｏｕｒｃｅ０ −Ｓｏｕｒｃｅ１ の減算を行う。

【００５９】図７は、ナノコード１０４を詳細に示した
フォーマットテーブルである。このテーブルは、図１
（ａ）に示すＤＲＡＭ内蔵テストモード及び図４に示す
キャッシュチップの機能テストモードから成る２つのテ
ストモードにて使用されるナノコードを示す。

【００６０】先述したように図４に示す内蔵テスト論理
１０２内のモードビットレジスタ１０５はモード切り替
えビットを有する。このモード切り替えビットは上述し
た２つのテストモードの内、いずれかのモードに変更す
る為に設けられている。

【００６１】上記ＤＲＡＭ内蔵テストモードに用いられ
るナノコードは、主にＲＡＳ、ＣＡＳ、ＲＴＮのコマン
ドから構成される。図１（ａ）に示すナノコード内蔵回
路１０４は、このＲＡＳ、ＣＡＳ、ＲＴＮコマンドを含
む０から１３ｂｉｔまでの１４ｂｉｔデータをリクエス
ト生成部１０７へ供給する。

【００６２】上述した半導体チップの機能テストモード
に用いられるナノコードは、主にＣｍｄ（０−５）及び
ＲＴＮコマンドから構成される。ここで、Ｃｍｄ（０−
５）コマンドはリクエスト生成部４０１（図４）からセ
レクタ４０９を介して制御部４１３へ与えられるコマン
ドである。又、ＲＴＮコマンドは図６に示すマイクロコ
ードに戻る為に設けられたコマンドである。

【００６３】この機能テストモードを表す１４ｂｉｔデ
ータは図４にて前述した疑似リクエスト作成のためのコ
マンドに相当する。この１４ｂｉｔデータはナノコード
内蔵回路１０４からリクエスト生成部４０１へ送信され
る１４ｂｉｔデータと同一である。

【００６４】以上に本発明の各実施形態に依る半導体装
置の特徴を記述したが、さらに、本発明の半導体装置
は、以下に示す項目（ａ）から（ｇ）の特徴点を有する
半導体装置として提供することも可能である。

【００６５】（ａ）ＲＡＭを含む半導体装置において、
該半導体装置内に内蔵テスト論理を備え、前記内蔵テス
ト論理は前記半導体装置の外部に設けられたテスト装置
により書き込まれるテストプログラムを解読し、前記半
導体装置のテストを行うことを特徴とする半導体装置。

【００６６】（ｂ）前記半導体装置内の前記内蔵テスト
論理による前記テストを行う際に、複数回に分けて書き
込まれた前記テストプログラムを解読し、テストを実行
することを特徴とする、上記（ａ）に記載の半導体装
置。

【００６７】（ｃ）前記内蔵テスト論理による前記テス
ト装置から書き込まれた前記テストプログラムの解読、
前記テストプログラムに従う前記テストの実行、及び前
記テスト結果の判定を複数回実行することを特徴とす
る、上記（ｂ）に記載の半導体装置。

【００６８】（ｄ）前記内蔵テスト論理は前記ＲＡＭに
対する書込み値と読み出し期待値を生成するテスト回路
を有し、該テスト回路は前記書き込み値と読み出し期待
値を使用し、前記ＲＡＭのテストを行うことを特徴とす
る、上記（ｃ）に記載の半導体装置。

【００６９】（ｅ）前記半導体装置はＤＲＡＭと論理の
混載半導体装置から成り、前記内蔵テスト論理は前記Ｄ
ＲＡＭのテストモード及び前記混載半導体装置の機能テ
ストモードを切り替えテストする為のモード切換えビッ
トを備え、前記モード切換えビットの設定に基づき、前
記内蔵テスト論理は前記ＤＲＡＭ及び前記混載半導体装
置の機能の何れかをテストすることを特徴とする、上記
（ｂ）に記載の半導体装置。

【００７０】（ｆ）前記テストプログラムは、第１コー
ド及び第２コードを含み、前記第１コードは前記第２コ
ードを読み出す第１コマンドを有し、前記第１コードが
前記内蔵テスト論理により解読されると、前記第１コマ
ンドに従い前記第２コードが読み出され、前記第２コー
ドが有する第２コマンドに従い、前記内蔵テスト論理は
前記半導体装置の機能をテストすることを特徴とする、
上記（ｅ）に記載の半導体装置。

【００７１】（ｇ）前記内蔵テスト論理は低周波数にて
書き込まれた前記テストプログラムを解読し、前記半導
体装置を高周波数にてテストすることを特徴とする、上
記（ｆ）に記載の半導体装置。

【００７２】しかも、前述した半導体装置をテストする
方法として、以下に示す項目（Ｉ）から（ＩＩＩ）の特
徴を有するテスト方法を提供することも可能である。

【００７３】（Ｉ）ＲＡＭを含む半導体装置のテスト方
法において、前記半導体装置はテスト論理を備え、前記
半導体装置の外部に設けられたテスト装置により前記テ
スト論理に対し、テストプログラムの書き込みを複数回
に分けて実施するステップと、前記テスト論理が書き込
まれた前記テストプログラムに従って前記半導体装置を
テストするステップとを含むことを特徴とするテスト方
法。

【００７４】（ＩＩ）前記実施するステップは、前記テ
スト装置による前記テストプログラムの書き込み、前記
テスト論理による前記テストプログラムの解読、前記テ
ストプログラムに従うテストの実行、及び該テスト結果
の判定を複数回実行するステップを含むことを特徴とす
る、上記（Ｉ）に記載のテスト方法。

【００７５】（ＩＩＩ）前記テスト論理がモード切換え
ビットを有し、前記モード切換えビットは前記ＲＡＭの
テストモードと前記半導体装置の機能テストモードを切
り替えテストする為に前記テスト論理内に設けられるこ
とを特徴とする、上記（Ｉ）に記載のテスト方法。

【００７６】

【発明の効果】以上のように本発明によりＤＲＡＭ、論
理混載半導体装置の内蔵論理によるテストにおいて少な
い物量で広範囲、複雑かつ高速なテストの実行が可能と
なる。

【図面の簡単な説明】

【図１】図１（ａ）はキャッシュチップが備える内蔵テ
スト論理に対しテスタからマイクロプログラムを書き込
み、ＤＲＡＭのテストを実施する為の基本構成を示す図
であり、図１（ｂ）は図１（ａ）のマイクロコード実行
制御回路１０６内部のレジスタ群を示した図である。

【図２】図１（ａ）に示す内蔵テスト論理に対しテスタ
による１回目のマイクロプログラム書き込みから内蔵テ
スト論理による解読を経てテストの実行及びテストの判
定を実施する処理を示すフローチャート図である。

【図３】図２に示す１回目のマイクロプログラム書き込
みから内蔵テスト論理による解読を経てテストの実行及
びテストの判定を実施する処理を２回目以降ｎ回目まで
複数回実施する為のフローチャート図である。

【図４】キャッシュチップが備える内蔵テスト論理によ
る機能テストを実施する為の構成図である。

【図５】図４に示すキャッシュチップがプロセッサ及び
メインメモリコントローラ間で通常動作する場合のブロ
ック図である。

【図６】マイクロコードのフォーマットを示す図であ
る。

【図７】ナノコードのフォーマットを示す図である。

【符号の説明】

１０１…キャッシュチップ、１０２…内蔵テストユニッ
ト、１０３…マイクロプログラム保持回路、１０４…ナ
ノコード内蔵回路、１０５…汎用レジスタ、１０７、４
０１…リクエスト生成部、４０２…レスポンスの生成
部、４０４…リクエスト終了判定部、４０４…Ｓｉｇｎ
ａｔｕｒｅ生成部、１０８…ＤＲＡＭ、４０５…論理
部。

Claims (10)

【特許請求の範囲】
1. 【請求項１】ＲＡＭを含む半導体装置において、該半導
   体装置内に内蔵テスト論理を備え、前記内蔵テスト論理
   は前記半導体装置の外部に設けられたテスト装置により
   書き込まれるテストプログラムを解読し、前記半導体装
   置のテストを行うことを特徴とする半導体装置。
2. 【請求項２】請求項１において、 前記半導体装置内の前記内蔵テスト論理による前記テス
   トを行う際に、複数回に分けて書き込まれた前記テスト
   プログラムを解読し、テストを実行することを特徴とす
   る半導体装置。
3. 【請求項３】請求項２において、 前記内蔵テスト論理による前記テスト装置から書き込ま
   れた前記テストプログラムの解読、前記テストプログラ
   ムに従う前記テストの実行、及び前記テスト結果の判定
   を複数回実行することを特徴とする半導体装置。
4. 【請求項４】請求項３において、 前記内蔵テスト論理は前記ＲＡＭに対する書込み値と読
   み出し期待値を生成するテスト回路を有し、該テスト回
   路は前記書き込み値と読み出し期待値を使用し、前記Ｒ
   ＡＭのテストを行うことを特徴とする半導体装置。
5. 【請求項５】請求項２において、 前記半導体装置はＤＲＡＭと論理の混載半導体装置から
   成り、前記内蔵テスト論理は前記ＤＲＡＭのテストモー
   ド及び前記混載半導体装置の機能テストモードを切り替
   えテストする為のモード切換えビットを備え、前記モー
   ド切換えビットの設定に基づき、前記内蔵テスト論理は
   前記ＤＲＡＭ及び前記混載半導体装置の機能の何れかを
   テストすることを特徴とする半導体装置。
6. 【請求項６】請求項５において、 前記テストプログラムは、第１コード及び第２コードを
   含み、前記第１コードは前記第２コードを読み出す第１
   コマンドを有し、前記第１コードが前記内蔵テスト論理
   により解読されると、前記第１コマンドに従い前記第２
   コードが読み出され、前記第２コードが有する第２コマ
   ンドに従い、前記内蔵テスト論理は前記半導体装置の機
   能をテストすることを特徴とする半導体装置。
7. 【請求項７】請求項６において、 前記内蔵テスト論理は低周波数にて書き込まれた前記テ
   ストプログラムを解読し、前記半導体装置を高周波数に
   てテストすることを特徴とする半導体装置。
8. 【請求項８】ＲＡＭを含む半導体装置のテスト方法にお
   いて、 前記半導体装置はテスト論理を備え、前記半導体装置の
   外部に設けられたテスト装置により前記テスト論理に対
   し、テストプログラムの書き込みを複数回に分けて実施
   するステップと、 前記テスト論理が書き込まれた前記テストプログラムに
   従って前記半導体装置をテストするステップとを含むこ
   とを特徴とするテスト方法。
9. 【請求項９】請求項８において、 前記実施するステップは、前記テスト装置による前記テ
   ストプログラムの書き込み、前記テスト論理による前記
   テストプログラムの解読、前記テストプログラムに従う
   テストの実行、及び該テスト結果の判定を複数回実行す
   るステップを含むことを特徴とするテスト方法。
10. 【請求項１０】請求項８において、 前記テスト論理がモード切換えビットを有し、 前記モード切換えビットは前記ＲＡＭのテストモードと
    前記半導体装置の機能テストモードを切り替えテストす
    る為に前記テスト論理内に設けられることを特徴とする
    テスト方法。