JPS63161600A

JPS63161600A - 論理ｌｓｉ用組込みテスト回路

Info

Publication number: JPS63161600A
Application number: JP61307686A
Authority: JP
Inventors: Takao Yano; 矢野　隆夫; Hidetaka Okamoto; 岡本　秀孝
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1986-12-25
Filing date: 1986-12-25
Publication date: 1988-07-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、論理ＬＳＩ内に搭載されるテスト回路に関す
るものであり、特に論理ＬＳＩの中のＲＡＭを論理ＬＳ
Ｉ自身でテストすることの出来るテスト回路に関するも
のである。

〔従来の技術〕

第４図は、通常用いられている論理ＬＳＩの概念図であ
り、１は論理ＬＳＩ全体、２はＲＡＭ、３はＲＯＭ、４
はランダム論理回路を示す。

また、第５図は、上記ＲＡＭ２の模式図であり、５はア
ドレスバッファ、６は制御部、７はデコーダ、８はメモ
リセルアレイ、９はセンスアンプ／書込み回路、１０は
マルチプレクサ、１１は出力回路、１２はリード／ライ
ト制御信号（Ｒ／Ｗ）、１３はチップセレクト信号（Ｃ
８）、１４はナトレス信号。

１５は入力信号（ＤＩＮ）　、　１６は出力信号（Ｄｏ
）を示す。

第４図に示すように、ＲＡＭ２及びＲＯＭ３を内蔵する
論理ＬＳＩＩにおいて、そのＲＡＭのテストは、論理Ｌ
ＳＩ全体の機能をチェックするための機能テストで行う
ことが一般的である。しかし、全体の機能テストを行う
テストバタンで、第５図の模式図に示すごときＲＡＭの
すべてのビットをチェックするのは難しく、そのため、
ＲＡＭを切出してテストできるように論理ＬＳＩ中にテ
スト回路を挿入することがしばしば行なわれている（例
えば“ア　ロジック　デザイン　ストラフチャ　フォア
　エルニスアイ　テスタビリティ”Ｈ，Ｂ、ｅｉｃｈｅ
ｌｂｅｒｇｅｒ　ａｎｄ　Ｔ、Ｖ、Ｗｉｌｌｉａｍｓ　
：　Ａ　ＬｏｇｉｃＤｅｓｉｇｎ　５ｔｒｕｃｔｕｒｅ
　ｆｏｒ　ＬＳＩ　Ｔｅ５ｔａｂｉｌｉｔｙ、　Ｐｒｏ
ｃ。

ｏｆ　１４ｔｈ　ＤＡＣ，１９７７ｐｐ４６２〜４６８
に記載）。

例えば、ＲＡＭのアドレス、入力データ、制御信号を直
接外部端子から与えることが出来、かつＲＡＭの出力デ
ータを直接外部端子で見られるようなテスト回路を作れ
ば、最も容易にテストすることが出来る。

このようにＲＡＭのテスト容易化のため、第６図に示す
ようにマルチプレクサ２０〜２４を設け、テスト時には
、テスト用端子からＲＡＭのアドレスＡ１〜Ａ−１や入
力データＤＩＮ（ａ）〜ＤＩＮ（ＩＩ）を設定し。

テスト用端子から出力Ｄｏ（。）〜Ｄｏ（＋ｍ）を観測
する方法、或いは、第７図に示すようにスキャン回路４
０〜４２を組込むことにより、テスト端子数を減らして
ＲＡＭをテストをする方法等が用いられていた。

なお、第６図において、２０〜２４は、通常動作時の入
力信号あるいは出力信号とテスト時のテスト端子からの
入力信号あるいは出力信号とを切換えるためのマルチプ
レクサである。また２５〜３０はテスト用信号であり、
２５はテスト用入力信号、２６はテスト用アドレス、２
８はテスト用リード／ライト制御信号Ｒ／Ｗ（Ｔ）　、
２９はテスト用チップセレクト信号Ｃ３（Ｔ）、２７は
テスト用出力信号、３０は通常動作モードとテストモー
ドとを切換えるための選択信号である。また、第７図に
おいて、４０〜４２はスキャン回路、４３はスキャンイ
ン端子、４４はスキャングロック端子、４５はスキャン
アウト端子を示す。

〔発明が解決しようとする問題点〕　　２上記のごとき
従来の構成で、論理ＬＳＩ内に搭載されたＲＡＭのテス
トを実行する場合１通常、ＭＳＣＡＮやＭＡＲＣＨＩＮ
ＧというＲＡＭ特有のテストバタンを印加する必要があ
る。そして、これらのテストバタンを生成するためには
、外部に接続するＬＳＩテスタに高価なアルゴリズミッ
クバタンジェネレータを備えておく必要がある。

また、前記のマルチプレクサを用いる方法の場合には、
各種テスト用信号を入力するためのテスト用端子が増加
するため、多ピンを取扱えるＬＳＩテスタが必要となり
、また、スキャン回路を用いたテスト回路では、データ
やアドレス設定等に長いテストバタンか必要となるので
、テストバタンのデバッグが大変であり、かつＬＳＩテ
スタに大容量バタンメモリが必要とされる。

上記のように、従来の方法では構成が複雑で高価になる
という問題があった。

本発明は、上記のごとき従来技術の問題を解決するため
になされたものであり、論理ＬＳＩに搭載されたＲＡＭ
やＲＯＭを簡単な構成で容易に検査することの出来る組
込みテスト回路を提供することを目的とするものである
。

〔問題点を解決するための手段〕

上記の目的を達成するため、本願の特許請求の範囲第１
項記載の発明においては、ＲＡＭ及びＲＯＭを内蔵する
論理ＬＳＩにおいて、ＲＯＭの各アドレスの内容を順次
読出す第１の手段と、上記ＲＯＭのアクセスしたアドレ
スと同一のＲＡＭのアドレスに上記の読出した内容を順
次書込む第２の手段と、上記の書込んだＲＡＭの内容を
順次読出し、その値と上記のＲＯＭから読出した同一ア
ドレスの内容とが一致するか否かによってＲＡＭの良否
を判定する第３の手段とを備えたるように構成している
。

すなわち、この発明においては、予め記憶しているＲＯ
ＭのデータをＲＡＭのテストパタンに利用し、ＲＡＭの
テストを論理ＬＳＩ自身で行なうように構成している。

したがって、テストが容易になると共に、ＲＡＭのテス
トの場合はＲＯＭデータがそのままテストパタンの期待
値となるので、特殊なテストパタンを外部から供給する
必要がなく、構成も簡略化することが出来る。

なお、この構成の場合におけるＲＯＭのテストは、ＬＳ
Ｉテスタ等の外部手段を利用し、ＲＯＭデータの期待値
と実際にＲＯＭから読出したデータとが一致するか否か
によって判定する。

また、本願の特許請求の範囲第２項に記載の発明は、上
記第１項記載の構成要件に加えて、上記ＲＯＭから読出
したデータ系列を所定のビット長に圧縮する第４の手段
と、ＲＯＭ内に設けた余剰の特定アドレスに予め格納し
ておいた圧縮後の期待値と上記第４の手段で圧縮した後
のデータとが一致するか否かによってＲＯＭの良否を判
定する第５の手段とを備えるように構成している。

すなわち、この発明においては、予め記憶しているＲＯ
ＭのデータをＲＡＭのテストパタンに利用し、ＲＡＭの
テストを論理ＬＳＩ自身で行なうと共に、ＲＯＭのテス
トも論理ＬＳＩ自身で行なうように構成している。した
がって、論理ＬＳＩに搭載しているＲＡＭ及びＲＯＭを
更に容易にテストすることが出来る。

〔実施例〕

第１図は、本発明の一実施例図である。

第１図におイテ、５０はＲＡＭ２とＲＯＭ３に共通なア
ドレスを発生するアドレス発生回路、５１は比較器、５
２はＲＯＭ３のアドレス用マルチプレクサ、５３はＲＯ
Ｍ出力信号、５４は通常動作時のＲＯＭアドレス、５５
はアドレスを更新するためのクロック信号（ＣＬＫ）、
５６はアドレスのリセットをするためのリセット信号（
ＲＳＴ）、５７はテスト時のＲＯＭ３とＲＡＭ２の共通
のアドレス、５８は比較判定結果、５９は比較器制御信
号、　６０はＲＯＭ３のチップセレクト用マルチプレク
サ、６１は通常動作時のＲＯＭ３のチップセレクト信号
である。

上記の回路においては、マルチプレクサ２２にＲＯＭ出
力信号５３が入力しており、テスト時にはＲＯＭ出力信
号５３がＲＡＭ２の書込みデータとなるように構成され
ている。その他、前記第４〜７図と同符号は同様のもの
を示す。

以下、ＲＡＭ２及びＲＯＭ３をテストする場合の作用を
説明する。

なお、説明を簡単にするため、ＲＡＭ２とＲＯＭ３のワ
ード構成、ビット構成が全く同じで、特に１　ｂｉｔ出
力の構成と仮定する。

まず、テスト時には、選択信号３０により、アドレス、
リード／ライト制御信号、チップセレクト信号がテスト
用信号に切換えられる。すなわち、リード／ライト制御
信号はＲ／Ｗ（Ｔ）　、チップセレクト信号Ｃ３（Ｔ）
になる。

また、リセット信号５６でアドレス発生回路５０がリセ
ットされ、その後クロック信号５５に応じてアドレス５
７が順次変化していく。このアドレス５７によりＲＯＭ
３に書込まれたデータがＲＯＭ出力信号５３として出力
される。

ここでＲＡＭ２のテストを実行する前にＲＯＭ３のテス
トを実行する必要があるので、始めは比較器制御信号５
９によりＲＯＭ出力信号５３が比較器５１をスルーで通
過し１判定結果５８に出てくるように構成しておく、ま
た、ＲＯＭの期待値（テストの際の正解値）は、図示し
ないＬＳＩテスタに用意しておき、ＬＳＩテスタ上で上
記のＲＯＭ出力信号５３と期待値とを比較し、それらが
一致するか否かによってＲＯＭ３の良否判定を行う。

一方、ＲＯＭ出力信号５３はマルチプレクサ２２を通り
、ＲＯＭ３のアクセスしたアドレスと同一のＲＡＭ２の
アドレスに書込まれる。

上記の動作を繰返すことにより、ＲＯＭ３の出力データ
がＬＳＩテスタで判定されると共に、ＲＡＭ２の同一ア
ドレスにそっくりそのまま書込まれる。

次に、ＲＡＭ２の全てのメモリセルに書込みが終了した
後、アドレス発生回路５０がリセットされ。

再び前と同じ過程でアドレス５７が次々と発生される。

このとき、ＲＡＭ２のテスト用リード／ライト制御信号
２８により、ＲＡＭ２が読出しモードに変化すると共に
、比較器５１も本来め比較機能を発揮するモードに変え
られ、ＲＯＭ出力信号５３すなわちＲＯＭ３の読出しデ
ータとＲＡＭ２の読出しデータ１６とを逐次比較し、そ
の判定結果を５８に出力する。すなわち上記の両データ
が一致してぃればＲＡＭ２が正常であることになる。

上記のように、ＲＯＭ３の読出しデータがＲＡＭ２をテ
ストするときの期待値となる。したかって、上記のテス
トはＬＳＩテスタにアルゴリズミックバタンジェネレー
タやバタンメモリを大量に装備しておかなくても容易に
実行可能である。

次に、第２図は本発明の他の実施例図である。

第２図において、７０は余剰ＲＯＭ　（ＲＯＭ３のうち
の特定の一部）、７１はＲＯＭ出力信号５３を圧縮する
線形フィードバックシフトレジスタ（ＬＦＳＲ）、７２
はＲＡＭ２の書込データを切換えるマルチプレクサ、７
３はインバータ、７４はＲＯＭ３のテスト時とＲＡＭ２
のテスト時とで比較器５１に入力する信号を切換えるマ
ルチプレクサ、７５は制御　　　　゛信号７６．７７．
７８を発生させるテスト用制御部である。その他、前記
第１図と同符号は同様のものを示す、また、前記第１図
の場合と同様に、説明を簡単にするため、ＲＡＭ２とＲ
ＯＭ３のワード構成、ビット構成が全く同じで、特に１
　ｂｉｔ出力の構成と仮定する。

第２図において、まず、第１図の場合と同様に、ＲＯＭ
３の読出しを実行すると共に、ＲＡＭ２への書込みを行
う、このとき、ＲＯＭ出力信号５３は線形フィードバッ
クシフトレジスタ７１にも入力し。

出力データ系列が線形フィードバックシフトレジスタ７
１の有する所定のビット長に圧縮される。

また、余剰ＲＯＭ７０には、ＲＯＭ３に書込んであるデ
ータを圧縮した値（シグネチャと呼ばれる）を予め求め
て書き込んでおく、即ち、余剰ＲＯＭフ０に書き込まれ
たデータは、ＲＯＭ３のテストのための期待値に他なら
ない。

次に、ＲＯＭ３の読出しが終了した後、さらにアドレス
が更新され、余剰ＲＯＭ２Ｏのデータが読み出される。

これと同時に、線形リニアフィードバックシフトレジス
タ７１で保持されたデータが出力され、両者がマルチプ
レクサ７４を通過して比較器５１に入力し、両者が一致
するか否かによってＲＯＭ３の良否判定が実行される。

なお、余剰ＲＯＭ７０を読み出しているときは、余剰Ｒ
ＯＭ７０のデータがＲＡＭ２に書き込まれるのを防止す
るため、ＲＡＭ２のモードを書込みモードから読出しモ
ードに変えておく必要がある。

上記のようにしてＲＯＭ３のテストを論理ＬＳＩ自身で
実行した後、前記第１図の場合と同様にＲＡＭ２の読出
しテストを実行する０手順は前述と同様なので省略する
が、第２図の実施例では、ＲＯＭ３の書込みデータその
ものをＲＡＭ２に書き込む場合と、ＲＯＭ３の書込みデ
ータの反転データをＲＡＭ２に書き込む場合の２通りが
可能となる。すなわち、マルチプレクサ７２とインバー
タ７３とを用いて、ＲＡＭ２への書込みデータの正転反
転を操作することが可能となる。そして反転データを書
込んだ場合は、その反転データを読出してからもう一度
反転したデータ（すなわち反転前のデータと同一）をＲ
ＯＭ３から読出したデータと比較するか、又はＲＯＭ３
から読出したデータを反転したものとＲＡＭ２から読出
した反転データとを比較することによって、ＲＡＭ２に
反転データを書込んだ場合の良否をもテストすることが
出来る。したがって、第２図の構成によれば１Ｍ５ＣＡ
Ｎと呼ばれるＲＡＭのテストを論理ＬＳＩ自身で実行し
ていることに相当することになる。

なお、これまでの説明は、ＲＡＭ２とＲＯＭ３の容量が
同じ場合を前提としたが、ＲＯＭ３の容量がＲＡＭ２よ
り少ない場合には、ＲＯＭ３の容量を増加する方法や、
少ないＲＯＭ３のデータで繰返し複数回ＲＡＭ２への書
込みを行う方法が考えられる。また、ＲＡＭ２とＲＯＭ
３のビット容量は同じでも、ワード構成１．ビット構成
が異なる場合があるが、いずれの場合でも、アドレスバ
ッファ、デコーダ、マルチプレクサ等の若干の変更で対
処可能である。以下、それらの場合について説明する。

第３図は、ＲＡＭ２とＲＯＭ３のワード構成、ビット構
成が異なる場合の一実施例図である。

第３図において、８０はＲＯＭのセルアレイ、８１はＲ
ＯＭのデコーダ、８２はＲＯＭの出力バッファ、８３は
ＲＯＭ出力信号、８４はＲＡＭのマルチプレクサ、８６
はＲＡＭ出力信号、８７は比較器に入力するＲＡＭ出力
信号である。また、この実施例において、ＲＯＭは２”
１ｖｏｒｄｓＸｍｂｉｔｓ、　ＲＡＭは２１′ｗｏｒｄ
ｓ　Ｘ　２　ｍｂｉｔｇである。従ってＲＯＭのアドレ
ス本数がＡＩ、〜Ａｎの（ｎ＋１）本であるのに対して
、ＲＡＭのアドレス本数はＡ０〜Ａ　ｎ−ｉのｎ本であ
る。

第３図に示すごとく、ＲＯＭのｍｂｉｔの出力に対して
、ＲＡＭではアドレスＡｎを１本追加し、マルチプレク
サ８４で振り分けることによって、ＲＡＭのセルアレイ
に半分ずつ書込みを行うことが出来るようになる。また
、ＲＡＭの読出し時も同様に、マルチプレクサ８４を用
いることによってｍｂｉｔｓの出力を８７に出力させ、
ＲＡＭとＲＯＭのｍｂｉｔ同志の出力比較を行なうこと
により、ＲＡＭの良否判定を行なうことが出来る。

上記のごとく、ＲＡＭとＲＯＭの容量、ビット、ワード
構成が異なっていても、小修正で本発明の構成にするこ
とが出来るので、本発明は上記のような場合でも容易に
実施可能である。

〔発明の効果〕

以上説明したように、本発明によれば、論理ＬＳＩ中に
搭載されたＲＡＭとＲＯＭのテストを簡単な構成で容易
に行なうことが出来る。したがって、テストの容易化、
自動化が促進され、この種の論理ＬＳＩのテストコスト
を大幅に低減することが出来る、等の優れた効果が得ら
れる。

【図面の簡単な説明】

第１図は本発明の第１の実施例図、第２図は本発明の第
２の実施例図、第３図は本発明の構成においてＲＡＭと
ＲＯＭのワード、ビット構成が異なる場合の実施例図、
第４図はＲＡＭ及びＲＯＭを搭載した論理ＬＳＩの概念
図、第５図はＲＡＭの模式図、第６図及び第７図はそれ
ぞれ従来のＲＡＭのテスト回路の一例図である。く符号の説明〉１・・・ＲＡＭ、ＲＯＭ一括搭載の論理ＬＳＩ２・・・
ＲＡＭ３・・・ＲＯＭ４・・・ランダム論理回路５・・・アドレスバッファ６・・・ＲＡＭの制御部７・・・デコーダ８・・・メモリセルアレイ９・・・センスアンプ／書込回路１０．２０．２１．２２．２３．２４．５２．６０．７
２．７４．８４・・・マルチプレクサ１１．８２・・・出力回路１２・・・リード／ライト制御信号１３．６１・・・チップセレクト信号１４．５４・・・アドレス信号１５・・・入力信号１６．５３．８３．８６．８７・・・出力信号２５・・
・テスト用入力信号２６・・・テスト用アドレス２７・・・テスト用出力信号２８・・・テスト用リード／ライト制御信号２９・・・
テスト用チップセレクト信号３０・・・選択信号４０．４１．４２・・・スキャン回路４３・・・スキャンイン端子４４・・・スキャンクロック端子４５・・・スキャンアウト端子５０・・・アドレス発生回路５１・・・比較器５５・・・クロック信号５６・・・リセット信号５９・・・比較器制御信号７０・・・余剰ＲＯＭ７１・・・線形フィードバックシフトレジスタ７３・・
・インバータ７５・・・テスト用制御部７６．７７．７８・・・制御信号８０・・・ＲＯＭのセルアレイ８４・・・マルチプレクサ特許出願人　日本電信電話株式会社代理人弁理士　中　村　純　之　助）′３掬（ｃ口語へ２４　図フ矛５図一？　　６　　、Ｓ’ り

Claims

【特許請求の範囲】

（１）ＲＡＭ及びＲＯＭを内蔵する論理ＬＳＩにおいて
、ＲＯＭの各アドレスの内容を順次読出す第１の手段と
、上記ＲＯＭのアクセスしたアドレスと同一のＲＡＭの
アドレスに上記の読出した内容を順次書込む第２の手段
と、上記の書込んだＲＡＭの内容を順次読出し、その値
と上記のＲＯＭから読出した同一アドレスの内容とが一
致するか否かによってＲＡＭの良否を判定する第３の手
段とを備えた論理ＬＳＩ用組込みテスト回路。
（２）ＲＡＭ及びＲＯＭを内蔵する論理ＬＳＩにおいて
、ＲＯＭの各アドレスの内容を順次読出す第１の手段と
、上記ＲＯＭのアクセスしたアドレスと同一のＲＡＭの
アドレスに上記の読出した内容を順次書込む第２の手段
と、上記の書込んだＲＡＭの内容を順次読出し、その値
と上記のＲＯＭから読出した同一アドレスの内容とが一
致するか否かによってＲＡＭの良否を判定する第３の手
段と、上記ＲＯＭから読出したデータ系列を所定のビッ
ト長に圧縮する第４の手段と、ＲＯＭ内に設けた余剰の
特定アドレスに予め格納しておいた圧縮後の期待値と上
記第４の手段で圧縮した後のデータとが一致するか否か
によってＲＯＭの良否を判定する第５の手段とを備えた
論理ＬＳＩ用組込みテスト回路。
（３）上記第２の手段は、データ反転回路を備え、上記
ＲＯＭから読出したデータをそのまま及び反転して上記
ＲＡＭに書込むものであり、また、上記第３の手段は、
上記ＲＡＭから読出した本来のデータと上記ＲＯＭのデ
ータとの一致及び上記ＲＡＭから読出した反転データと
上記ＲＯＭの反転データとの一致を検出するものであり
、ＲＯＭの本来のデータと反転データとの２通りの書込
みデータによるＲＡＭの検査を実行することを特徴とす
る特許請求の範囲第２項記載の論理ＬＳＩ用組込みテス
ト回路。