KR100312248B1

KR100312248B1 - 메모리시험장치

Info

Publication number: KR100312248B1
Application number: KR1019980706410A
Authority: KR
Inventors: 마사루 고이시
Original assignee: 오우라 히로시; 가부시키가이샤 아드반테스트
Priority date: 1996-12-19
Filing date: 1997-12-19
Publication date: 2001-12-12
Also published as: US6061813A; KR19990082664A; CN1157739C; JPH10188597A; DE19781611T1; WO1998027556A1; CN1213455A

Abstract

병렬 입력/병렬 출력형의 메모리 및 직렬 입력/직렬 출력형의 메모리를 시험하는 메모리 시험 장치에 있어서, 직렬 입력/직렬 출력형의 메모리를 시험하는 경우에, 직렬로 출력되는 판독 데이터 내의 실패 데이터를 비트마다 나누고, 또한 시간축이 다른 시점에서 불량해석 메모리에 기억시켜, 불량비트 위치를 특정할 수 있도록 한다. 피시험 메모리(10)의 단자로부터의 출력을 선택하여 꺼내는 실패 멀티플렉서(14)를 논리 비교기(13)의 출력측에 설치하여, 이 실패 멀티플렉서와 불량해석 메모리(15) 사이에 비트 셀렉터(17)를 설치하고, 직렬 입력/직렬 출력형의 메모리의 시험시에는 이 비트 셀렉터에 의해서 실패 멀티플렉서로부터 출력되는 직렬실패 데이터를 비트마다 나누고, 또한 시간축이 다른 시점에서 불량해석 메모리에 부여하여 불량해석 메모리에 불량비트 위치를 기억시킨다.

Description

메모리 시험 장치{MEMORY TESTING APPARATUS}

일반적인 메모리는 기입 데이터의 비트수에 대응한 수의 입력단자와 판독 데이터의 비트수에 대응한 수의 출력단자와 어드레스 신호의 비트수에 대응한 수의 어드레스 단자를 구비하여, 복수의 입력단자 및 어드레스 단자에 병렬 데이터 및 병렬 어드레스 신호를 공급하여 메모리에 기억시키고, 이 기억된 데이터를 어드레스 단자에 병렬 어드레스 신호를 공급하여 병렬데이터로서 복수의 출력단자로부터 판독하도록 구성되어 있다. 즉, 병렬입력/병렬출력형의 메모리이다. 또, 일반적으로 어드레스 단자는 공통으로 사용된다.

메모리 시험 장치에 있어서, 판독된 병렬 데이터는 논리 비교수단에 의해 병렬의 기대치 데이터와 논리 비교되고, 그 결과의 병렬 실패 데이터가 불량해석 메모리에 공급되어, 시험한 메모리의 불량셀의 위치가 불량 해석 메모리의 대응하는 어드레스의 셀위치에 기억된다. 이 불량 해석 메모리에 기억된 불량셀의 위치정보 및 개수는 시험한 메모리의 불량 해석등에 이용된다.

최근, 단자수를 가급적 적게 한 메모리가 개발되고 있다. 이 형식의 메모리는, 메모리의 내부에, 이 기술분야에서 SCAN(스캔) 체인이라고 불리는 시프트레지스터열이 설정되어, 이 시프트 레지스터열의 선두 레지스터의 입력단자와 최종 레지스터의 출력단자가 외부에 도출되고, 이 입력단자로부터 어드레스 신호와 입력해야 하는 데이터를 직렬 신호로서 입력하여, 시프트 레지스터열의 입력측의 레지스터에 차례로 보내준다. 이 직렬로 전송된 입력 데이터를 입력측의 레지스터로부터 병렬로 추출하여 각 어드레스마다의 메모리에 기억시킨다. 이들 기억된 데이터는 병렬로 판독되어, 시프트 레지스터열의 출력측 시프트레지스터에 병렬 신호로서 수신된다. 이 수신된 병렬 데이터를, 시프트 레지스터열을 시프트함으로써, 시프트레지스터열의 최종 레지스터의 출력단자로부터 직렬신호로서 추출하도록 구성되어 있다.

이와 같이 직렬입력/직렬출력형의 메모리구조로 함으로써 가급적 메모리의 단자수를 적게 할 수 있다는 이점을 얻을 수 있다.

도 4는 상기 형식의 직렬입력/직렬출력형의 메모리의 일례의 내부구조를 도시하고, 피시험 메모리가 되는 직렬입력/직렬출력형의 메모리 전체를 참조번호(12)로 나타낸다. 이 피시험 메모리(12)는 내장 메모리 셀 어레이(12A)와 SCAN 체인이라고 불리는 시프트 레지스터열을 포함하고 있다. 이 메모리 셀 어레이(12A)에는, 이 예에서는 4개의 입력단자(T0∼T3)와 4개의 출력단자(T4∼T7)가 설정되고, 그 때문에, 대응적으로, 시프트 레지스터열은 입력측의 4개의 시프트 레지스터(R0∼R3)와 출력측의 4개의 시프트 레지스터(R4∼R7)를 직렬로 접속하고, 선두의 시프트 레지스터(R0)의 입력단자를 외부 입력단자(IN)로서 도출하고, 최후의 시프트 레지스터(R7)의 출력단자를 외부 출력단자(OUT)로서 도출한 구성을 가진다.

외부 입력단자(IN)에서 입력된 직렬 데이터는 직렬로 접속된 입력측의 4개의 시프트 레지스터(R0, R1, R2, R3)에 전송되고 각 시프트 레지스터(R0-R3)에 일시 기억된다. 그 후, 기록 신호에 의해서 각 시프트레지스터(R0∼R3)로부터 메모리 셀 어레이(12A)에 4개의 입력단자(T0∼T3)를 통해 병렬 신호로서 입력되어 기억된다.

판독 신호에 의해서 메모리 셀 어레이(12A)의 4개의 출력단자(T4∼T7)로부터 병렬로 판독된 출력 데이터는 대응하는 출력측의 시프트 레지스터(R4-R7)에 일시 기억된다. 이들 시프트 레지스터(R4∼R7)에 기억된 판독 데이터는 시프트 레지스터 (R4∼R7)를 시프트함으로써 직렬 데이터로 변환되어, 외부 출력단자(OUT)에서 직렬신호로서 출력할 수 있다.

이와 같이, 직렬입력/직렬출력형의 메모리의 경우에는 입력단자 및 출력단자가 동시에 1개로 끝나고, 대폭 단자수를 줄일 수 있다.

직렬입력/직렬출력형의 메모리로도, 병렬입력/병렬출력형의 메모리로도 시험할 수 있도록 구성된 종래의 대표적인 메모리시험장치의 개략적인 회로구성을 도 5에 도시하고 있다. 이 메모리시험장치는 소정의 시험패턴신호, 어드레스 패턴신호, 기대치 데이터신호등을 발생하는 패턴발생기(11)와 피시험 메모리(10)로부터 판독된 출력 데이터와 패턴발생기(11)로부터 공급되는 기대치 데이터를 논리비교하는 논리비교기(13), 실패 멀티플렉서(14), 불량해석 메모리(15), 및 어드레스 셀렉터(16)를 포함한다.

패턴발생기(11)는 어드레스 패턴신호의 출력단자군(11A), 시험패턴신호의 출력단자군(11B), 및 기대치 데이터의 출력단자군(11C)을 가지고, 피시험 메모리(10)가 병렬입력/병렬출력형의 메모리인 경우에는 이들 출력단자군(11A,11B,11C)에서 각각 병렬 어드레스 패턴신호, 병렬 시험패턴신호, 병렬 기대치 데이터신호를 각각 출력한다.

피시험 메모리(10)로부터 판독된 출력 데이터는 논리비교기(13)의 한 쪽의 입력단자군(13A)에 입력된다. 논리 비교기(13)의 다른 쪽의 입력단자군(13B)에는 패턴발생기(11)로부터 기대치 데이터가 부여되고, 논리 비교기(13)에 있어서 피시험 메모리(10)로부터의 출력 데이터와 패턴발생기로부터의 기대치 데이터가 논리비교된다.

논리 비교기(13)는 양 데이터가 일치할 때에는 그 메모리 셀이 양호한 것을 나타내는 패스(PASS)신호(보통은 논리 「0」신호)를, 양 데이터가 일치하지 않을 때에는 그 메모리 셀이 불량인 것을 나타내는 실패(FAILURE)신호 (보통은 논리「1」신호)를 실패 데이터로서 출력한다. 실패 데이터는 실패 멀티플렉서(14)에 전송되고, 이 실패 멀티플렉서(14)에 의해 선택된 피시험 메모리(10)의 단자로부터의 실패 데이터가 불량해석 메모리(15)에 입력되고, 피시험 메모리(10)의 불량셀과 같은 어드레스에 이 실패 데이터가 기억된다. 실패 멀티플렉서(14)는 불량해석 메모리 (15)의 각 비트마다 실패 데이터를 수신하는 피시험 메모리(10)의 단자를 선택한다. 또한, 패턴발생기(11)로부터 출력되는 어드레스 패턴신호는 피시험 메모리(10)에 부여됨과 동시에, 어드레스 셀렉터(16)를 통하여 불량해석메모리(15)에도 부여되기 때문에, 피시험 메모리(10)의 불량셀과 같은 불량해석 메모리(15)의 어드레스에 실패 데이터를 기억할 수 있다.

여기서, 어드레스셀렉터(16)와 실패 멀티플렉서(14)의 기능에 관하여 설명한다.

메모리 시험장치는 여러가지 기억 용량의 메모리를 시험할 필요가 있고, 따라서, 피시험 메모리(10)의 기억 용량은 일정하지 않고, 소용량의 메모리로부터 대용량의 메모리까지 시험하게 된다. 이것에 대하여, 불량해석 메모리(15)의 기억 용량은 메모리 시험장치의 기종에 의해서 결정되고 있고 고정적이다. 따라서, 불량해석 메모리(15)의 기억 용량이 피시험 메모리(10)의 기억 용량보다 작은 경우도 생길 수 있다.

이러한 경우라도 시험결과를 기억할 수 있도록, 실패 멀티플렉서(14)로 불량해석 메모리에 기억해야 할 피시험 메모리(10)의 출력단자를 선택할 수 있도록 구성되어 있다. 즉, 특정 피시험 메모리(10)의 출력단자로부터의 논리 비교결과만을 불량해석 메모리(15)에 입력할 수 있도록 구성되어 있다. 따라서, 선택하는 피시험 메모리(10)의 단자 범위와 어드레스의 범위를 맞추기 위해서, 어드레스 셀렉터(16)에 있어서도 어드레스 신호 비트를 선택하여, 어드레스 영역을 특정하고 있다.

이상의 설명은 보통의 병렬입력/병렬출력형의 메모리를 시험하는 경우의 동작이다. 다음에, 직렬입력/직렬출력형의 메모리를 시험하는 경우의 동작에 관하여 설명한다.

직렬입력/직렬출력형의 메모리를 시험하는 경우에는, 패턴발생기(11)는 각출력단자군(11A,11B,11C)중 하나의 출력단자로부터 직렬 어드레스 패턴신호, 직렬 시험패턴신호, 및 직렬 기대치 데이터신호를 출력한다.

논리비교기(13)는 피시험 메모리(10)로부터 출력되는 직렬 데이터와 직렬 기대치 데이터를 논리비교하고, 그 논리비교결과(실패 데이터)가 실패 멀티플렉서(14)를 통하여 불량해석 메모리(15)에 입력된다. 따라서, 이 실패 데이터는 직렬신호이다. 이 직렬 실패 데이터는 실패 멀티플렉서(14)로 선택한 피시험 메모리의 1개의 단자로부터의 데이터로서 불량해석 메모리(15)의 1개의 입력단자에 공급된다.

패턴발생기(11)의 어드레스 신호 출력단자군(11A)중 1개의 단자로부터 출력된 직렬 어드레스 패턴신호는 필요에 따라서 어드레스 셀렉터(16)에 있어서 시리얼 (직렬)-파라렐 (병렬)변환되어 병렬신호로 변환되고, 이 병렬 어드레스 신호가 불량해석 메모리(15)의 어드레스 입력단자에 부여되고, 불량해석 메모리(15)의 어드레스가 엑세스된다

상술한 바와 같이, 종래의 메모리 시험장치에 의해 직렬입력/직렬출력형의 메모리를 시험한 경우에는, 불량해석 메모리(15)에는 실패 데이터가 직렬신호대로 공급되고, 이 직렬 실패 데이터가 불량해석 메모리(15)의 각 어드레스의 1비트의 기억셀에 입력되기 때문에, 불량이 발생한 비트위치(메모리 셀내의 셀의 위치)를 특정하여 기억할 수 없는 불편함이 생긴다.

즉, 시계열방향에 연속해 있는 복수비트의 직렬 실패 데이터는 1비트의 기억셀에 차례로 기억되기 때문에, 불량을 나타내는「1」논리가 입력되더라도, 어느 비트에 실패가 발생한 것인지를 특정할 수 없는 불편함이 생긴다. 따라서, 직렬입력/직렬출력형 메모리를 시험하여, 그 불량위치를 특정하는 작업에 시간이 걸린다는 결점이 있다.

발명의 개시

본 발명의 목적은 병렬입력/병렬출력형의 메모리와 직렬입력/직렬출력형의 메모리 모두를 시험할 수 있는 메모리 시험장치에 있어서, 직렬입력/직렬출력형의 메모리를 시험하는 경우라도, 불량해석 메모리에는 불량이 발생한 비트를 특정하고 기억할 수 있는 메모리 시험장치를 제공하는 것이다.

본 발명에 의하면, 병렬입력/병렬출력형의 피시험 메모리에 대해서는 병렬 어드레스 패턴신호, 병렬시험 패턴신호, 및 병렬 기대치 데이터를 출력하고, 직렬입력/직렬출력형의 피시험 메모리에 대해서는 직렬 어드레스 패턴신호, 직렬 시험패턴신호, 및 직렬 기대치 데이터를 출력하는 패턴 발생수단과 피시험 메모리의 출력과 상기 패턴 발생수단으로부터 공급되는 기대치 데이터를 비교하는 논리 비교수단과 이 논리 비교수단으로부터 출력되는 피시험 메모리의 불량셀 위치를 나타내는 실패 데이터 중에서 원하는 비트의 데이터를 선택하여 추출하는 실패 멀티플렉서와 이 실패 멀티플렉서에 의해서 추출된 실패 데이터를 기억하는 불량해석 메모리와 상기 실패 멀티플렉서와 불량해석 메모리와의 사이에 삽입되어, 상기 직렬입력/직렬출력형의 피시험 메모리를 시험하는 경우에는 상기 실패 멀티플렉서로부터 출력되는 직렬 실패 데이터를 각 비트 어드레스마다 나눈 실패 데이터에 변환하여 상기 불량해석 메모리에 기억시키는 비트 셀렉터를 구비하는 메모리 시험장치가 제공되고, 상기 목적은 달성된다.

바람직한 하나의 실시예에 있어서, 상기 비트 셀렉터는 1개의 테스트 사이클에 있어서 시간축방향으로 설정되는 어드레스의 수와 같은 복수의 앤드 게이트와 대응하는 수의 복수의 일치검출회로와, 이들 일치검출회로에 비트위치를 설정하기위한 대응하는 수의 복수의 비트 셀렉트·레지스터에 의해서 구성되어 있다.

또한, 상기 실패 멀티플렉서는 직렬입력/직렬출력형의 메모리를 시험하는 경우에는, 상기 논리 비교수단의 복수의 출력단자중에서 피시험 메모리의 출력단자에 대응하는 단자를 입력단자로서 선택하여, 그 선택한 입력단자를 이 실패 멀티플렉서의 복수의 출력단자에 접속한다.

또한, 실패 데이터를 입력해야 하는 상기 불량해석 메모리의 입력단자를 선택하는 비트 어드레스 셀렉터를 또한 포함하고, 피시험 메모리로부터의 판독 출력 데이터에 첨부되어 있는 시간축 방향의 비트 어드레스가 이 비트 어드레스 셀렉터로부터 상기 일치 검출회로에 공급된다. 또, 상기 비트셀렉터·레지스터에는 피시험 메모리로부터의 판독 출력 데이터에 첨부되어 있는 시간축 방향의 비트 어드레스가 미리 설정되어 있다.

따라서, 본 발명에 의하면, 직렬입력/직렬출력형의 메모리를 시험한 경우라도, 불량해석 메모리에 불량셀의 위치를 기억할 수 있다. 따라서, 직렬입력/직렬출력형의 메모리로도 불량셀의 위치를 해석할 수 있는 이점을 얻을 수 있다.

본 발명은 병렬 입력/병렬 출력형의 메모리로 그리고 직렬 입력/직렬 출력형의 메모리로도 시험할 수 있고, 시험 결과의 불량셀의 위치를 구별하여 기억하고, 불량해석을 행할 수 있는 메모리 시험장치에 관한 것이다.

도 1은 본 발명에 의한 메모리 시험 장치의 하나의 실시예를 도시하는 블록도이다.

도 2는 도 1에 도시한 메모리 시험 장치의 주요부의 구성을 상세히 나타내는 블록도이다.

도 3은 도 2에 도시한 주요부의 동작을 설명하는 타이밍 챠트이다.

도 4는 직렬 입력/직렬 출력형의 메모리의 일례의 내부 구조를 설명하는 구성도이다.

도 5는 직렬 입력/직렬 출력형의 메모리로 그리고 병렬 입력/병렬 출력형의 메모리로도 시험할 수 있는 종래의 메모리 시험 장치의 일례를 나타내는 블록도이다.

도 1은 본 발명에 의한 메모리 시험장치의 일실시예를 나타내는 블럭도이다. 또, 설명을 간단히 하기 위해서, 도 5와 대응하는 부분, 소자에는 동일부호를 붙여(설명 생략), 이 실시예의 메모리 시험장치도 소정의 시험 패턴신호, 어드레스 패턴신호, 및 기대치 데이터신호등을 발생하는 패턴 발생기(11)와 피시험 메모리(10)로부터 판독된 출력 데이터와 패턴발생기(11)로부터 공급되는 기대치 데이터를 논리 비교하는 논리비교기(13), 실패 멀티플렉서(14), 불량해석 메모리(15), 및 어드레스 셀렉터(16)를 포함한다.

이 실시예에 있어서는 실패 멀티플렉서(14)와 불량해석 메모리(15) 사이에 비트 셀렉터(17)를 설치한 구성이다. 이 비트셀렉터(17)는 예컨대 도2에 도시한 바와 같이, 복수(이 예에서는 4개)의 앤드 게이트(G1,G2,G3,···), 대응하는 수의복수의 일치 검출 회로(X1,X2,X3,···), 이들 일치 검출 회로(X1,X2,X3,···)에 비트위치를 설정하기 위한 대응하는 수의 복수의 비트셀렉트·레지스터(R1,R2, R3,···)에 의해서 구성할 수 있다.

이 실시예에서는, 도3에 도시한 바와 같이, 1 테스트 사이클 사이에 시간축방향으로 0,1,2,3의 4개 어드레스를 설정한 경우를 나타낸다. 따라서, 비트 셀렉터(17)를 구성하는 앤드 게이트, 일치 검출 회로, 및 비트 셀렉트·레지스터는 각각 4개의 게이트(G1∼G4), 4개의 회로(X1∼X4), 및 4개의 레지스터(R1∼R4)로 구성되어 있다.

직렬 입력/직렬 출력형의 메모리를 시험하는 경우에는, 실패 멀티플렉서(14)는 논리 비교기(13)의 출력 단자 중에서 피시험 메모리(10)의 출력 단자에 대응하는 단자를 입력단자로서 선택하여, 그 선택한 입력단자(IP1)를 복수의 출력단자 (OP1,OP2,OP3,···)에 접속한 상태로 설정된다. 이 실시예에서는 1 테스트 사이클에 있어서 시간축 방향에 4개의 어드레스를 설정하였기 때문에, 실패 멀티플렉서(14)의 출력 단자도 OP1- OP4의 4개가 된다.

실패 멀티플렉서(14)의 입력 단자가 접속되는 출력단자(OP1∼OP4)는 어드레스 셀렉터(18)에 의해 선택된 불량해석 메모리(15)의 어드레스 영역에 실패 데이터를 입력해야 하는 입력단자(비트위치)에 대응 부착된다.

따라서, 실패 멀티플렉서(14)의 각각의 출력단자(OP1∼OP4)에는 논리 비교기(13)로부터 출력되는 도 3C에 도시한 실패 데이터(F0-0, F0-1, F0-2, F0-3,···)가 연속하여 공급되고, 각 실패 데이터는 앤드 게이트(G1,G2,G3,G4)의 한쪽의 입력 단자에 각각 공급된다.

비트 셀렉터·레지스터(R1,R2,R3,R4)에는 피시험 메모리(10)로부터의 판독 출력 데이터(DO-0, D0-1, D0-2, D0-3)에 첨부되고 있는 각 시계열 방향의 비트 어드레스(0,1,2,3)(각 데이터의「-」후의 숫자)가 미리 설정되어 있고, 이들 설정치는 대응하는 일치 검출 회로(X1,X2,X3,X4)의 한 쪽의 입력 단자에 각각 공급된다.

일치 검출 회로(Xl∼X4)의 다른 쪽의 입력 단자에는 피시험 메모리(10)로부터 판독된 출력 데이터(DO-0, D0-1, D0-2, D0-3)에 첨부되어 있는 비트 어드레스 (0, 1, 2, 3)가 비트 어드레스 셀렉터(18)로부터 공급된다. 비트 어드레스 셀렉터(18)로부터 출력되는 비트 어드레스가「0」인 경우에는, 일치 검출 회로(X1)로부터 논리「1」의 일치 검출 신호가 출력된다. 이 일치 검출 신호는 앤드 게이트(G1)에만 부여되기 때문에, 앤드 게이트(G1)는 개방된다(온이 된다). 따라서, 이 시점에서 논리 비교기(13)로부터 출력되는 실패 데이터(F0-0)가 불량해석 메모리(15)의 1비트째의 입력단자(T1)에 공급된다.

비트 어드레스 셀렉터(18)로부터 출력되는 비트 어드레스가「1」인 경우에는, 일치 검출 회로(X2)로부터 논리「1」의 일치 검출 신호가 출력되고, 앤드 게이트(G2)에만 공급되기 때문에, 앤드 게이트(G2)는 온이 되어, 실패 데이터(F0-1)를 통과시켜 불량해석 메모리(15)의 2비트째의 입력단자(T2)에 공급한다.

이하, 마찬가지로 하여, 비트 어드레스 셀렉터(18)로부터 출력되는 비트 어드레스가「2」인 경우에는, 앤드 게이트(G3)가 온이 되고, 실패 데이터(F0-2)가 불량해석 메모리(15)의 3비트째의 입력단자(T3)에 공급되고, 비트 어드레스셀렉터(18)로부터 출력되는 비트 어드레스가「3」인 경우에는, 앤드 게이트(G4)가 온이 되고, 실패 데이터(P0-3)가 불량해석 메모리(15)의 4비트째의 입력단자(T4)에 공급된다.

이와 같이, 실패 데이터(F0-0, F0-1, F0-2, F0-3)는 각각의 비트마다 나누어지고, 불량해석 메모리(15)의 다른 입력단자를 통하여 불량해석 메모리(15)에 입력된다. 불량해석 메모리(15)는 도 3F에 나타내는 입력 타이밍 펄스에 의해서 메모리에 기록한다.

또, 불량해석 메모리(15)는 종래부터 리드(판독)/라이트(기록)기능을 구비하고 있고, 또한 불량을 나타내는 논리「1」의 실패 데이터가 입력된 어드레스의 비트 위치에는 또 입력을 금지하는 기능을 구비하고 있다. 따라서, 테스트 사이클내에 있어서 실패 데이터(F0-0, F0-1, F0-2, F0-3)를 도 3F에 나타내는 입력 타이밍 펄스에 의해서 차례로 시간축 방향으로 기록하더라도, 이전에 불량을 나타내는 논리「1」가 입력된 어드레스의 비트 위치에는 기록이 금지되어, 이미 기억되어 있는 실패 데이터가 소거되지 않도록 구성되어 있다.

이것에 대하여, 병렬입력/병렬출력형의 메모리를 시험하는 경우에는 비트셀렉트·레지스터(R1,R2,R3,R4)에는 비트 어드레스「0」를 설정한다. 이 설정에 의해 각 테스트 사이클마다 매회 게이트(G1∼G4)가 온(열림)으로 제어되고, 각 테스트 사이클마다 병렬의 실패 데이터가 불량해석 메모리(15)에 입력되어, 기록되게 된다.

이상 설명한 바와 같이, 본 발명에 의하면 병렬 입력/병렬 출력형 메모리 및직렬 입력/직렬 출력형 메모리의 어느 것이라도 시험할 수 있는 메모리 시험장치에 있어서, 직렬 입력/직렬 출력형 메모리의 시험결과(실패 데이터)를 비트 셀렉터(17)에 의해 비트마다 나눠 불량해석 메모리(15)에 공급하고 기억시키는 구성으로 하였기 때문에, 직렬입력/직렬출력형 메모리의 경우라도 불량비트위치를 구별하여 불량해석 메모리(17)에 기억시킬 수 있다.

따라서, 직렬 입력/직렬 출력형 메모리의 불량해석중, 불량 비트위치의 특정작업을 단시간에 행할 수 있다는 이점을 얻을 수 있다.

Claims

병렬 입력/병렬 출력형의 피시험 메모리에 대해서는 병렬 어드레스 패턴신호, 병렬 시험 패턴신호, 및 병렬 기대치 데이터를 출력하고, 직렬 입력/직렬 출력형의 피시험 메모리에 대해서는 직렬 어드레스 패턴신호, 직렬 시험 패턴신호, 및 직렬 기대치 데이터를 출력하는 패턴발생수단,

피시험 메모리의 출력과 상기 패턴발생수단으로부터 공급되는 기대치 데이터를 비교하는 논리 비교수단,

이 논리 비교수단으로부터 출력되는 피시험 메모리의 불량셀 위치를 나타내는 실패 데이터 중에서 원하는 비트의 데이터를 선택하여 추출하는 실패 멀티플렉서,

이 실패 멀티플렉서에 의해서 추출된 실패 데이터를 기억하는 불량해석 메모리, 및

이 불량해석 메모리에 그 어드레스를 엑세스하는 어드레스 신호를 인가하는 어드레스 셀렉터를 구비한 메모리 시험장치에 있어서,

상기 실패 멀티플렉서와 불량해석 메모리 사이에 삽입된 비트 셀렉터, 및

실패 데이터를 기록해야 하는 상기 불량해석 메모리의 입력단자를 선택하는 비트 어드레스를 불량해석 메모리에 인가하는 비트 어드레스 셀렉터를 더 구비하고,

상기 직렬 입력/직렬 출력형의 피시험 메모리를 시험하는 경우에는 상기 비트 어드레스 셀렉터로부터 상기 비트 어드레스가 공급된 상기 비트 셀렉터가 상기 실패 멀티플렉서로부터 출력되는 직렬 실패 데이터를 각 비트 어드레스마다 나눈 실패 데이터로 변환하여 상기 불량해석 메모리에 기억시키는 것을 특징으로 하는 메모리 시험장치.
제 1 항에 있어서, 상기 비트 셀렉터는 1개의 테스트사이클에 있어서 시간축 방향으로 설정되는 어드레스의 수와 동등한 복수의 앤드 게이트, 대응하는 수의 복수의 일치 검출 회로, 이들 일치 검출 회로에 비트위치를 설정하기 위한 대응하는 수의 복수의 비트 셀렉트·레지스터로 구성되어 있는 것을 특징으로 하는 메모리 시험장치.
제 1 항에 있어서, 상기 실패 멀티플렉서는 직렬 입력/직렬 출력형의 메모리를 시험하는 경우에는, 상기 논리 비교수단의 복수의 출력 단자중에서 피시험 메모리의 출력 단자에 대응하는 단자를 입력단자로서 선택하여, 그 선택한 입력단자를 이 실패 멀티플렉서의 복수의 출력 단자에 접속하는 것을 특징으로 하는 메모리 시험장치.
제 2 항에 있어서, 상기 비트 어트레스 셀렉터는, 피시험 메모리로부터의 판독 출력 데이터에 첨부하기 위한 시간축 방향의 비트 어드레스를 패턴발생기로부터 받아들이고, 상기 비트 셀렉터의 상기 일치 검출 회로에 공급하는 것을 특징으로하는 메모리 시험장치.
제 1 항에 있어서, 상기 비트 셀렉터·레지스터에는 피시험 메모리로부터의 판독된 출력 데이터에 첨부되어 있는 시간축 방향의 비트 어드레스가 미리 설정되어 있는 것을 특징으로 하는 메모리 시험장치.
제 1 항에 있어서, 상기 비트 어드레스는 피시험 메모리로부터의 판독 출력 데이터에 첨부하기 위해 패턴발생기로부터 발생되고, 상기 비트 어드레스 셀렉터는 패턴발생기로부터 이 비트 어드레스를 받아서 비트 셀렉터에 인가하는 것을 특징으로 하는 메모리 시험장치.