WO1998027556A1 - Ensemble essai memoire - Google Patents

Description

明 細 書 メモリ試験装置 技術分野

この発明は、 並列入カノ並列出力型のメモリでも、 直列入力 直列出力型のメ モリでも試験することができ、 試験結果の不良セルの位置を区別して記憶し、 不 良解析を行うことができるメモリ試験装置に関する。 背景技術

一般的なメモリは、 書き込みデータのビッ ト数に対応した数の入力端子と、 読 み出しデータのビッ ト数に対応した数の出力端子と、 アドレス信号のビッ ト数に 対応した数のァドレス端子とを備え、 これら複数の入力端子及びァドレス端子に 並列データ及び並列ァドレス信号を供給してメモリに記憶させ、 この記憶された データをァドレス端子に並列ァドレス信号を供給して複数の出力端子から並列デ ータとして読み出すように構成されている。 つまり、 並列入カ 並列出力型のメ モリである。 なお、 一般にはアドレス端子は共通に使用される。

メモリ試験装置においては、 読み出された並列データは、 論理比較手段におい て、 並列の期待値データと論理比較され、 その結果の並列フェイルデータが不良 解析メモリに供給され、 試験したメモリの不良セルの位置が不良解析メモリの対 応するアドレスのセル位置に記憶される。 この不良解析メモリに記憶された不良 セルの位置情報及び個数は、 試験したメモリの不良解析等に利用される。

近年、 端子数を可及的に少なくしたメモリが開発されている。 この形式のメモ リは、 メモリの内部に、 この技術分野で S C A N (スキャン） チェーンと呼ばれ るシフトレジスタ列が設けられ、 このシフトレジスタ列の先頭のレジスタの入力 端子と最後のレジスタの出力端子が外部に導出され、 この入力端子からアドレス 信号と書き込むべきデータを直列信号として入力し、 シフトレジスタ列の入力側 のレジスタに順次に送り込む。 この直列に送り込まれた入力データを入力側のレ ジスタから並列に取り出して各ァドレス毎にメモリに記憶させる。 これら記憶さ れたデータは並列に読み出され、 シフトレジスタ列の出力側のシフトレジスタに 並列信号として取り込まれる。 この取り込まれた並列データを、 シフトレジスタ 列をシフト動作させることにより、 シフ トレジスタ列の最後のレジスタの出力端 子から直列信号として取り出すように構成されている。

このように直列入力/直列出力型のメモリ構造とすることによって可及的にメ モリの端子数を少なくすることができるという利点が得られる。

図 4は上記形式の直列入力 Z直列出力型のメモリの一例の内部構造を図解する ものであり、 被試験メモリとなる直列入力 直列出力型のメモリの全体を参照番 号 1 2で示す。 この被試験メモリ 1 2は内蔵のメモリセルアレイ 1 2 Aと S C A Nチェーンと呼ばれるシフトレジスタ列を含む。 このメモリセルアレイ 1 2 Aに は、 この例では 4つの入力端子 T 0〜T 3と 4つの出力端子 Τ 4〜Τ 7力 ^?設けら れ、 それ故、 対応的に、 シフ トレジスタ列は、 入力側の 4つのシフトレジスタ R 0〜R 3と出力側の 4つのシフトレジスタ R 4〜R 7とを直列に接続し、 先頭の シフトレジスタ R 0の入力端子を外部入力端子 I Nとして導出し、 最後のシフト レジスタ R 7の出力端子を外部出力端子 O U Tとして導出した構成を有する。 外部入力端子 I Nから入力された直列デ一タは直列に接続された入力側の 4つ のシフ トレジスタ R 0、 R l、 R 2、 R 3に送られて各シフトレジスタ R 0〜R 3に一時記憶される。 その後、 書き込み信号によって各シフトレジスタ R 0〜R 3からメモリセルアレイ 1 2 Aに 4つの入力端子 T 0〜T 3を介して並列信号と して書き込まれ、 記憶される。

読み出し信号によってメモリセルアレイ 1 2 Αの 4つの出力端子 Τ 4〜Τ 7か ら並列に読み出された出力データは対応する出力側のシフトレジスタ R 4〜R 7 に一時記憶される。 これらシフトレジスタ R 4〜R 7に記憶された読み出しデー タはシフトレジスタ R 4〜R 7をシフト動作させることによって直列データに変 換され、 外部出力端子 O U Tから直列信号として出力される。

このように、 直列入力/直列出力型のメモリの場合には、 入力端子及び出力端 子が共に 1つで済み、 大幅に端子数を減らすことができる。

直列入カ 直列出力型のメモリでも、 並列入力 Z並列出力型のメモリでも試験 することができるように構成された従来の代表的なメモリ試験装置の概略の回路 構成を図 5に示す。 このメモリ試験装置は、 所定の試験パターン信号、 アドレス パターン信号、 期待値データ信号等を発生するパターン発生器 1 1と、 被試験メ モリ 1 0から読み出された出力データとパターン発生器 1 1から供給される期待 値データとを論理比較する論理比較器 1 3と、 フェイルマルチプレクサ 1 4と、 不良解析メモリ 1 5と、 アドレスセレクタ 1 6とを含む。

パターン発生器 1 1はアドレスパターン信号の出力端子群 1 1 Aと、 試験バタ ーン信号の出力端子群 1 1 Bと、 期待値データの出力端子群 1 1 Cとを有し、 被 試験メモリ 1 0力 ^?並列入力 Z並列出力型のメモリの場合には、 これら出力端子群 1 1 A、 1 1 B、 1 1 Cからそれぞれ並列アドレスパターン信号、 並列試験パ夕 ーン信号、 並列期待値データ信号をそれぞれ出力する。

被試験メモリ 1 0から読み出された出力データは論理比較器 1 3の一方の入力 端子群 1 3 Aに入力される。 論理比較器 1 3の他方の入力端子群 1 3 Bにはバタ —ン発生器 1 1から期待値データ力 ^?与えられ、 論理比較器 1 3において被試験メ モリ 1 0からの出力データとパターン発生器からの期待値データとが論理比較さ れる o

論理比較器 1 3は、 両デ一タ力 ^?一致するときにはそのメモリセルが良好である ことを示すパス（PASS)信号 （通常は論理 「0」 信号） を、 また、 両データが一致 しないときにはそのメモリセルが不良であることを示すフェイル（FAILURE) 信号

(通常は論理 「1」 信号） をフェイルデータとして出力する。 フェイルデータは フェイルマルチプレクサ 1 4に送られ、 このフェイルマルチプレクサ 1 4によつ て選択された被試験メモリ 1 0の端子からのフェイルデータ力 ^s不良解析メモリ 1 5に入力され、 被試験メモリ 1 0の不良セルと同じアドレスにこのフェイルデー タカ ^?記憶される。 フェイルマルチプレクサ 1 4は不良解析メモリ 1 5の各ビット 毎にフェイルデータを取り込む被試験メモリ 1 0の端子を選択する。 また、 バタ ーン発生器 1 1から出力されるアドレスパターン信号は被試験メモリ 1 0に与え られると同時に、 ァドレスセレクタ 1 6を通じて不良解析メモリ 1 5にも与えら れるから、 被試験メモリ 1 0の不良セルと同じ不良解析メモリ 1 5のアドレスに フェイルデータを記憶することができる。

ここでァドレスセレクタ 1 6とフェイルマルチプレクサ 1 4の機能について説 明する。

メモリ試験装置は種々の記憶容量のメモリを試験できる必要があり、 よって、 被試験メモリ 1 0の記憶容量は一定ではなく、 小容量のメモリから大容量のメモ リまで試験することになる。 これに対し、 不良解析メモリ 1 5の記憶容量はメモ リ試験装置の機種によって決められており、 固定である。 従って、 不良解析メモ リ 1 5の記憶容量力 s被試験メモリ 1 0の記憶容量より小さい場合も生じ得る。 このような場合でも試験結果を記憶できるように、 フェイルマルチプレクサ 1 4で不良解析メモリに記憶すべき被試験メモリ 1 0の出力端子を選択できるよう に構成されている。 つまり、 特定した被試験メモリ 1 0の出力端子からの論理比 較結果だけを不良解析メモリ 1 5に入力することができるように構成されている。 従って、 選択する被試験メモリ 1 0の端子の範囲と、 アドレスの範囲を合わせる ために、 アドレスセレクタ 1 6においてもアドレス信号のビッ トを選択し、 アド レスの領域を特定している。

以上の説明は通常の並列入力 並列出力型のメモリを試験する場合の動作であ る。 次に、 直列入力 Z直列出力型のメモリを試験する場合の動作について説明す る。

直列入力/直列出力型のメモリを試験する場合には、 パターン発生器 1 1は各 出力端子群 1 1 A、 1 1 B、 1 1 Cの中のそれぞれ 1つの出力端子から直列のァ ドレスパターン信号、 直列の試験パターン信号、 及び直列の期待値データ信号を 出力する。

論理比較器 1 3は被試験メモリ 1 0から出力される直列データと直列の期待値 データとを論理比較し、 その論理比較結果 （フェイルデータ） がフェイルマルチ プレクサ 1 4を通じて不良解析メモリ 1 5に入力される。 従って、 このフェイル データは直列信号である。 この直列のフェイルデータはフェイルマルチプレクサ 1 4で選択した被試験メモリの 1つの端子からのデータとして不良解析メモリ 1 5の 1つの入力端子に供給される。

パターン発生器 1 1のアドレス信号出力端子群 1 1 Aの中の 1つの端子から出 力された直列のアドレスパターン信号は、 必要に応じて、 アドレスセレクタ 1 6 においてシリアル （直列） 一パラレル （並列） 変換されて並列信号に変換され、 この並列アドレス信号が不良解析メモリ 1 5のアドレス入力端子に与えられ、 不 良解析メモリ 1 5のアドレスがアクセスされる。

上述したように、 従来のメモリ試験装置によって直列入カ 直列出力型のメモ リを試験した場合には、 不良解析メモリ 1 5にはフェイルデータ力？直列信号のま ま供給され、 この直列フェイルデータが不良解析メモリ 1 5の各アドレスの 1ビ ッ トの記憶セルに書き込まれるから、 不良が発生したビッ ト位置 （メモリセル内 のセルの位置） を特定して記憶することができない不都合力 ^s生じる。

つまり、 時系列方向に連なる複数ビッ トの直列フェイルデータは 1ビッ トの記 憶セルに順次に記憶されるため、 不良を表す 「1」 論理が書き込まれても、 どの ビッ トにフェイル力 s発生したのかを特定できない不都合力 s生じる。 従って、 直列 入力/直列出力型メモリを試験し、 その不良位置を特定する作業に時間が掛かる という欠点がある。 発明の開示

この発明の目的は並列入力 Z並列出力型のメモリと、 直列入カ 直列出力型の メモリの両方を試験することができるメモリ試験装置において、 直列入力 Z直列 出力型のメモリを試験する場合でも、 不良解析メモリには不良が発生したビット を特定して記憶することができるメモリ試験装置を提供することである。

この発明によれば、 並列入カ 並列出力型の被試験メモリに対しては並列ァド レスパターン信号、 並列試験パターン信号、 並列期待値データを出力し、 直列入 カ 直列出力型の被試験メモリに対しては直列ァドレスパターン信号、 直列試験 パターン信号、 直列期待値データを出力するパターン発生手段と、 被試験メモリ の出力と上記パタ一ン発生手段から供給される期待値データとを比較する論理比 較手段と、 この論理比較手段から出力される被試験メモリの不良セル位置を表わ すフェイルデータの中から所望のビッ トのデータを選択して取り出すフェイルマ ルチプレクサと、 このフェイルマルチプレクサによって取り出されたフェイルデ ータを記憶する不良解析メモリと、 上記フェイルマルチプレクサと不良解析メモ リとの間に挿入され、 上記直列入力 Z直列出力型の被試験メモリを試験する場合 には上記フェイルマルチプレクサから出力される直列フェイルデータを各ビッ ト アドレス毎に分けたフェイルデータに変換して上記不良解析メモリに記憶させる ビッ トセレクタとを具備するメモリ試験装置カ 是供され、 上記目的は達成される。 好ましい一実施例においては、 上記ビットセレクタは、 1つのテストサイクル において時間軸方向に設定されるアドレスの数に等しい複数のアンドゲートと、 対応する数の複数の一致検出回路と、 これら一致検出回路にビッ ト位置を設定す るための対応する数の複数のビッ トセレクト · レジスタとによって構成されてい る。

また、 上記フェイルマルチプレクサは、 直列入力 Z直列出力型のメモリを試験 する場合には、 上記論理比較手段の複数の出力端子の中から被試験メモリの出力 端子に対応する端子を入力端子として選択し、 その選択した入力端子をこのフエ イルマルチプレクサの複数の出力端子に接続する。

また、 フェイルデータを書き込むベき上記不良解析メモリの入力端子を選択す るアドレスセレクタをさらに含み、 被試験メモリからの読み出し出力データに付 されている時間軸方向のビッ トアドレスがこのァドレスセレクタから上記一致検 出回路に供給される。 さらに、 上記ビッ トセレクタ · レジスタには、 被試験メモ リからの読み出し出力データに付されている時間軸方向のビットアドレス力予め 設定されている。

従って、 この発明によれば、 直列入力/直列出力型のメモリを試験した場合で も、 不良解析メモリに不良セルの位置を記憶することができる。 よって、 直列入 力 Z直列出力型のメモリでも不良セルの位置を解析できる利点が得られる。 図面の簡単な説明

図 1はこの発明によるメモリ試験装置の一実施例を示すブロック図である。 図 2は図 1に示したメモリ試験装置の要部の構成を詳細に示すプロック図であ る。

図 3は図 2に示す要部の動作を説明するためのタイミングチヤ一トである。 図 4は直列入力 Z直列出力型のメモリの一例の内部構造を説明するための構成 図である。

図 5は直列入カ 直列出力型のメモリでも並列入力 Z並列出力型のメモリでも 試験することができる従来のメモリ試験装置の一例を示すプロック図である。 発明を実施するための最良の形態

図 1はこの発明によるメモリ試験装置の一実施例を示すブロック図である。 な お、 説明を簡単にするために、 図 5と対応する部分、 素子には同一符号を付し、 必要のない限りそれらの説明は省略する力'、 この実施例のメモリ試験装置も所定 の試験パターン信号、 アドレスパターン信号、 期待値データ信号等を発生するパ ターン発生器 1 1と、 被試験メモリ 1 0から読み出された出力データとパターン 発生器 1 1から供給される期待値データとを論理比較する論理比較器 1 3と、 フ エイルマルチプレクサ 1 4と、 不良解析メモリ 1 5と、 アドレスセレクタ 1 6と を含む。

この実施例においてはフェイルマルチプレクサ 1 4と不良解析メモリ 1 5との 間に、 ビッ トセレクタ 1 7を設けた構成に特徴を有する。 このビットセレクタ 1 7は、 例えば図 2に示すように複数 （この例では 4つ） のアンドゲート G l、 G 2、 G 3、 · · ' と、 対応する数の複数の一致検出回路 X 1、 Χ 2、 Χ 3、 · · ' と、 これら一致検出回路 X I、 Χ 2、 Χ 3、 · · ' にビッ ト位置を設定するた めの対応する数の複数のビッ トセレクト ' レジスタ R 1、 R 2、 R 3、 · · · と によつて構成することができる。

この実施例では、 図 3に示すように、 1テストサイクルの間に時間軸方向に 0、 1、 2、 3の 4つアドレスを設定した場合を示す。 従って、 ビッ トセレクタ 1 7 を構成するアンドゲート、 一致検出回路、 及びビッ トセレクト · レジスタはそれ ぞれ 4つのゲート G 1〜G 4、 4つの回路 X I〜X 4、 及び 4つのレジスタ R l〜 R 4で構成されている。

直列入力/直列出力型のメモリを試験する状態ではフェイルマルチプレクサ 1 4は論理比較器 1 3の出力端子の中から被試験メモリ 1 0の出力端子に対応する 端子を入力端子として選択し、 その選択した入力端子 I P 1を複数の出力端子〇 P l、 O P 2 , O P 3 , · · · に接続した状態に設定される。 この実施例では 1 テストサイクルにおいて時間軸方向に 4つのァドレスを設定したので、 フェイル マルチプレクサ 1 4の出力端子も O P 1〜〇P 4の 4つとなる。 フェイルマルチプレクサ 14の入力端子が接続される出力端子〇P 1〜OP 4 は、 アドレスセレクタ 18によって選択された不良解析メモリ 15のアドレス領 域にフェイルデータを書き込むべき入力端子 （ビッ ト位置） に対応付けされる。 従って、 フェイルマルチプレクサ 14のそれぞれの出力端子 OP 1〜ΟΡ 4に は論理比較器 13から出力される図 3 Cに示すフェイルデータ F 0— 0、 F 0— 1、 F 0-2, F 0— 3、 · · 'が連続して供給され、 各フェイルデータはアン ドゲート G l、 G 2、 G3、 G 4の一方の入力端子にそれぞれ供給される。 ビッ トセレクタ · レジスタ R 1、 R2、 R3、 R 4には被試験メモリ 1 0から の読み出し出力データ D〇一 0、 DO— 1、 DO— 2、 D 0— 3に付されている 各時系列方向のビッ トアドレス 0、 1、 2、 3 (各データの 「―」 の後の数字） 力予め設定されており、 これら設定値は対応する一致検出回路 X 1、 X2、 X3、 X 4の一方の入力端子にそれぞれ供給される。

一致検出回路 X 1〜X 4の他方の入力端子には被試験メモリ 10から読み出さ れた出力データ D〇_0、 D0_ 1、 D0_2、 DO— 3に付されているビット アドレス 0、 1、 2、 3がアドレスセレクタ 18から供給される。 アドレスセレ クタ 18から出力されるビットアドレスが 「0」 の場合には、 一致検出回路 X I から論理 「1」 の一致検出信号が出力される。 この一致検出信号はアンドゲート G 1にのみ与えられから、 アンドゲート G 1は開く （オンとなる） 。 よって、 こ の時点で論理比較器 13から出力されているフェイルデータ F 0— 0が不良解析 メモリ 15の 1ビッ ト目の入力端子 T 1に供給される。

アドレスセレクタ 18から出力されるビッ トアドレスが 「1」 の場合には、 一 致検出回路 X 2から論理 「1」 の一致検出信号が出力され、 アンドゲート G 2に のみ供給されるから、 アンドゲート G 2はオンとなり、 フェイルデータ F 0— 1 を通過させて不良解析メモリ 15の 2ビッ ト目の入力端子 T 2に供給する。 以下、 同様にして、 アドレスセレクタ 18から出力されるビッ トアドレスが 「2」 の場合には、 アンドゲート G 3がオンとなり、 フェイルデータ F 0— 2が 不良解析メモリ 15の 3ビッ ト目の入力端子 T 3に供給され、 ァドレスセレクタ 18から出力されるビットアドレス力 s 「3」 の場合には、 アンドゲート G 4がォ ンとなり、 フェイルデータ F 0— 3が-不良解析メモリ 15の 4ビッ ト目の入力端 子 T 4に供給される。

このようにして、 フェイルデータ F 0— 0、 F 0— 1、 F 0— 2、 F 0— 3は それぞれビッ ト毎に分けられ、 不良解析メモリ 1 5の異なる入力端子を通じて不 良解析メモリ 1 5に入力される。 不良解析メモリ 1 5は図 3 Fに示す書き込みタ ィミングパルスによってメモリへの書き込みを実行する。

なお、 不良解析メモリ 1 5は従来よりリード （読み出し） /ライト （書き ¾ 機能を備えており、 かつ不良を表す論理 「1」 のフェイルデータ力?書き込まれた アドレスのビッ ト位置にはさらにの書き込みを禁止する機能を具備している。 従 つて、 1テストサイクル内においてフェイルデータ F 0— 0、 F 0— 1、 F 0— 2、 F 0— 3を図 3 Fに示す書き込みタィミングパルスによって順次時間軸方向 にずらして書き込みを実行しても、 以前に不良を表す論理 「1」 力 ^s書き込まれた アドレスのビッ ト位置には書き込みが禁止され、 既に記憶されているフェイルデ 一タカ⁵'消去されないように構成されている。

これに対し、 並列入力ノ並列出力型のメモリを試験する場合にはビットセレク ト · レジスタ R 1、 R 2、 R 3、 R 4にはビッ トアドレス 「0」 を設定する。 こ の設定により各テストサイクル毎に毎回ゲート G 1〜G 4がオン （開） に制御さ れ、 各テストサイクル毎に並列のフェイルデータ力'不良解析メモリ 1 5に入力さ れ、 書き込まれることになる。

以上説明したように、 この発明によれば並列入力 Z並列出力型メモリ及び直列 入力/直列出力型メモリのいずれでも試験することができるメモリ試験装置にお いて、 直列入力/直列出力型メモリの試験結果 （フェイルデータ） をビッ トセレ クタ 1 7によってビッ ト毎に分けて不良解析メモリ 1 5に供給し、 記憶させる構 成としたから、 直列入力 Z直列出力型メモリの場合でも不良ビッ ト位置を区別し て不良解析メモリ 1 7に記憶させることができる。

従って、 直列入力/直列出力型メモリの不良解析中、 不良ビッ ト位置の特定作 業を短時間に行うことができるという利点が得られる。

Claims

請 求 の 範 囲

1 . 並列入カ 並列出力型の被試験メモリに対しては並列ァドレスパターン信号、 並列試験パターン信号、 並列期待値データを出力し、 直列入力 直列出力型の被 試験メモリに対しては直列アドレスパターン信号、 直列試験パターン信号、 直列 期待値データを出力するパタ一ン発生手段と、

被試験メモリの出力と上記パタ一ン発生手段から供給される期待値データとを 比較する論理比較手段と、

この論理比較手段から出力される被試験メモリの不良セル位置を表わすフェイ ルデータの中から所望のビッ トのデータを選択して取り出すフェイルマルチプレ クサと、

このフェイルマルチプレクサによって取り出されたフェイルデータを記憶する 不良解析メモリと、

上記フェイルマルチプレクサと不良解析メモリとの間に挿入され、 上記直列入 カ 直列出力型の被試験メモリを試験する場合には上記フエィルマルチプレクサ 力、ら出力される直列フェイルデータを各ビットァドレス毎に分けたフェイルデー 夕に変換して上記不良解析メモリに記憶させるビッ トセレクタ

とを具備することを特徴とするメモリ試験装置。

2 . 上記ビットセレクタは、 1つのテストサイクルにおいて時間軸方向に設定さ れるアドレスの数に等しい複数のアンドゲートと、 対応する数の複数の一致検出 回路と、 これら一致検出回路にビッ ト位置を設定するための対応する数の複数の ビッ トセレクト . レジスタとによって構成されていることを特徴とする請求の範 囲第 1項に記載のメモリ試験装置。

3 . 上記フェイルマルチプレクサは、 直列入力/直列出力型のメモリを試験する 場合には、 上記論理比較手段の複数の出力端子の中から被試験メモリの出力端子 に対応する端子を入力端子として選択し、 その選択した入力端子をこのフヱイル マルチプレクサの複数の出力端子に接続することを特徴とする請求の範囲第 1項 に記載のメモリ試験装置。

4 . フェイルデータを書き込むベき上記不良解析メモリの入力端子を選択するァ ドレスセレクタをさらに含み、 被試験メモリからの読み出し出力データに付され ている時間軸方向のビットアドレス力 sこのァドレスセレクタから上記一致検出回 路に供給されることを特徴とする請求の範囲第 2項に記載のメモリ試験装置。

5 . 上記ビッ トセレクタ · レジスタには、 被試験メモリからの読み出し出力デー タに付されている時間軸方向のビッ トァドレス力 ^s予め設定されていることを特徴 とする請求の範囲第 1項に記載のメモリ試験装置。