JPH0238979A

JPH0238979A - 試験装置

Info

Publication number: JPH0238979A
Application number: JP63191248A
Authority: JP
Inventors: Shuichi Kameyama; 修一亀山; Shizuo Kamikura; 上倉　志津夫; Katsuyoshi Teru; 輝　勝義
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-07-29
Filing date: 1988-07-29
Publication date: 1990-02-08
Anticipated expiration: 2012-08-20
Also published as: JP2641739B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔撮要〕半導体集積装置及びそのメモリ回路の試験装置特に周辺
ロジック回路に取り囲まれ、かつ高集積高密度化する半
導体装置のメモリ回路の試験装置及びそのファンクショ
ンテスト方法に関し、試験用端子数を増加することなく
、メモリ回路にパラレルテストパターンデータを入力し
て、その試験をすることを目的とし、基板に、周辺ロジック回路と、メモリ回路と。

入出力端子と、試験用入出力端子とを具備し、前記メモ
リ回路１５）の人出力部分毎にスキャン制御信号を介し
て、シリアル／パラレルデータ変換をするシリアル・パ
ラレル変換手段を設けていることを含み構成し、その試験装置をマイクロパターンジェネレータと、パラ
レルテストパターンデータをシリアルテストパターンデ
ータに変換するスキャン試験制御ｎ−＋段と、ピンエレ
クトロニクスとを具備し、前記半導体集積装置のメモリ
回路の試験をすることを含み構成する。

〔産業上の利用分野〕

本発明は、半導体集積装置、そのメモリ回路の試験装置
及びその試験方法に関するものであり、更に詳しく言え
ば周辺ロジック回路に取り囲まねかつ高集積、裔密度化
する半導体集積装置のメモリ回路の試験装置及びそのフ
ァンクションテスト方法に関するものである。

近年、ユーザの使用能様による機能要求からＬＳＩ（半
導体集積回路）が高集積、高密度化し、メモリ回路が一
つの基板に複雑な一船論理回路（ランダムロジック回路
）に取り囲まれて、多計組み込まれる傾向にある。

しかし、メモリ回路を試験する場合、動作子−ド／試験
モードを切り換える選択器や大規模化するメモリ回路の
入出力に応じた試験端子が必要となる。

そこで、試験用端子を増すことなく、かつテストパター
ンの生成も複雑にすることなくランダムロジック回路に
囲まれたメモリ回路の試験をする方法及びその試験装置
の要求がある。

〔従来の技術〕

第７〜８図は、従来例に係る説明図である。

第７図（ａ）、　　（ｂ）は従来例に係る半導体集積装
置の試験方法を説明する図であり、同図（ａ）は半導体
集積装置を示している。

図において、ｌはプリント基（反、２はランダムロジッ
ク回路、３は入力端子、４は出力端子、５はメモリ回路
である。これ等により半導体集積装置ＩＯを構成してい
る。

同図（ｂ）はメモリ回路５の試験装置を示している。図
において、６はファンクションテスタ（試験装置）であ
り、ピンエレクトロニクス６ａと、マイクロパターンジ
ェネレータ６ｂと１人出力端子６ｃ、６ｄとにより構成
されている。

なお、その試験方法は半導体集積装置１０の入出力端子
３．４と、ファンクションテスタの入出力端子６Ｃ，６
ｄとを信号ケーブル７ａ、７ｂとにより接続し、マイク
ロパターンジェネレータ６ｂで発生したパラレルテスト
パターンデータをピンエレクトロニクス６ａ及び信号ケ
ーブル７ａを介して、半導体集積装置ｔ　１０に入力し
、ランダムロジック回路２を経由してメモリ回路５に到
達し、読み出し／書き込み処理をし、その結果のパラレ
ルデータを信号ケーブル７ｂを介してファンクションテ
スタ６により判定するものである。

しかし、半導体集積回路が高集積、高密度化し、一つの
基板にメモリ回路５が複雑なロジック回路に取り囲まれ
て、多数組み込まれる状況にあり、このため、論理演算
が非常に深くなり（アクセス手段が？Ｉｉｌとなり）、
困難となる。そこで次のような試験方法がある。

第８図は、従来側番、′係る半導体集積装置の試験方法
の課題を説明する図である。

図において、９ａ、９ｂは米導体集積装置ＩＯの大規模
化によりメモリ回路５の試験のために該メモリ回路５毎
に特別に設けられた入力モード選択器や出力モード選ｔ
Ｒ器である。なお、入力モード選択器９ａは切り１ｅえ
信号ＳＳを得て通常使用モード時に、ロジック回路２よ
り出力されるパラレルデータをメモリ回路５に入力した
め、試験モード時に試験装置６から出力されるパラレル
テストパターンデータをメモリ回路５に入力したりする
機能を存している。また、出力モード選択器９ｂは切り
換え信号ＳＳを得て通常使用モード時にメモリ回路５よ
り出力されるパラレルデータをロジｌり回路２に入力し
たり、試験モーＩ′時にメモリ回路５の出力データを試
験装置６に入力したりする機能を有している。

８ａ、８ｂは試験用入出力端子であり、試験装置６のア
ルコリズミンクに生成したパラレルテストパターンデー
タを入力モード選択器９ａやメモリ回路の読み出し／書
き込み処理の結果データを出力モード選択器９ｂより取
り出す端子である。

ところで、大規模なロジック回路２に囲まれたメモリ回
路５の試験方法については、−ａ論理回路（ロジック回
路２）を除いたテスト方法、すなわちメモリ回路５の入
出力部に設けられた入出力モード選択器９ａ、９ｂのモ
ードを通常使用モードから試験モードに切り換え、試験
用入出力端子８ａ、８ｂに試験装置６を接続し、信号ケ
ーブル７ａを介してマイクロパターンジェネレータ６ｂ
によりメモリ回路５の記憶密度に等しいパラレルテスト
パターンデータを生成し、該テストバク−３データをピ
ンエレクトロニクス６ａを介してメモリ回路５に入力し
、書き込み／読み出し処理をし、その結果のパラレル被
テストデータを信号ケーブル７ｂを介して試験装置６に
取り込み、メモリ回路５の機能試験等を行っている。

なお、メモリ回路５の記憶密度や入出力ビット数が増加
するに従って、試験用入力端子８ａ、８ｂの設置数やマ
イクロパターンジェネレータのパラレルテストパターン
のデータ量が増大する。

〔発明が解決しようとする課題〕

従って、高集積、高密度化する半導体記憶装置ｌＯのメ
モリ回路５の試験については−ＦＱ論理回路を含む総合
的な試験に替わる被試験メモリ回路５の入力や出力部分
に入力モード選択器９ａや出力モード選択器９ｂを設け
、試験用端子８ａ、８ｂに接続される試験装置１０を介
して、パラレルテストパターンデータにより直接メモリ
回路５をアクセスし、局部的にメモリ回路５の試験を行
っている。

このため、次のような問題がある。

■一つの基板ｌにメモリ回路５を多数（大量に）搭載さ
れる傾向から、入・出力モード選択器９ａ９５や試験用
端子の設置数の増加を余儀なくされ、その占有面積が増
大するという第１の問題がある。

■試験端子数の増加により、パラレルテストパターンデ
ータの生成する試験装置の試験チャネル数増設を余儀な
くされるという第２の問題がある。

本発明は、かかる従来例の課題に鑑み創作されたもので
あり、試験用端子数を増すことなく、メモリ回路にパラ
レルテストパターンデータを入力して、その試験をする
ことを可能とする半導体集積装置、そのメモリ回路の試
験装置及びその試験方法の提供を目的とする。

〔課題を解決するための手段〕

未発明の半導体集積装置、そのメモリ回路の試験装置及
びその試験方法は、その一実施例を第１〜６図に示すよ
うに、半導体集積装置を基板１１に、周辺ロジック回路
１２と、メモリ回路１５と。

入出力端子１３ａ、１３ｂと、試験用人出力端子１４ａ
、１４ｂとを具備し、前記メモリ回路１５の入出力部分毎にスキャン制御信号
Ｓｉ／ＳＯを介して、シリアル／パラレルデータ変換を
するシリアル・パラレル変換手段１６を設けていること
を特徴とし、そのメモリ回路の試験装置をマイクロパターンジェネレ
ータ２１と、パラレルテストパターンデータＰＤをシリ
アルテストパターンデータＳＤに変換するスキャン試験
制御手段２３と、ピンエレクトロニクス２２とを具備し
、前記半導体集積袋Ｗ　Ｉ　ＯＯのメモリ回路１５の試験
をすることを特徴とし、前記スキャン試験制御手段２３が、前記マイクロパター
ンジェネレータ２１から出力されるテストパターンの信
号種別とスキャンアドレスの対応テーブルからなるスキ
ャン制御データａ　−ｅを格納するスキャン入力制御メ
モリ２３ａ及びスキャン出力制御メモリ２３ｂと、前記マイクロパターンジェネレータ２１から出力される
パラレルのテストパターンを前記スキャン入力又は出力
制御メモリ２３ａ、２３ｂのスキャン制御データａ　−
ｅに従い、順次スキャイン用またはスキャンアウト信号
比較用のシリアルビット列に変換すると同時に、スキャ
ン制御信号ＳＡ。

〜ＳＡ、を発生するスキャン信号制御回路２３ｃから成
ることを特徴とし、前記スキャン試験制御手段２３がスキャン入力制御メモ
リ２３ａに設けた反転制御ビットｂと反転手段Ｑ、を持
ち、シリアルビット列に変換されたスキャンインデータ
をスキャンアドレス毎に反転制御する機能ををすること
を特徴とし、その試験方法を半導体集積袋２１００のシ
リアル・パラレル変換手段１６に、メモリ回路の試験装
置１０１からパラレル／シリアルデータ変換をした試験
データを入力し、前記シリアル・パラレル変換手段１６を介して該試験デ
ータのパラレルデータ変換をし前記半導体集積装置１０
０のメモリ回路１５の読み出し／書き込み処理をし、前記シリアル・パラレル変換手段１６を介して、′ＰＩ
１．試験データのシリアルデータ変換をし、前記被試験
データの判定をすることを特徴とし、上記目的を達成す
る。

〔作用〕

本発明の半導体集積装置によれば、メモリ回路１５の入
・出力部分毎にパターンデータをシリアル／パラレル変
換するシリアル・パラレル手段１６を設けている。

このため、メモリ回路■５の入力部分において、シリア
ルテストパターンデータＳＤがスキャン制御信号Ｓｉ／
ＳＯを介して、パラレルテストパターンデータＰＤに変
換され、出力部分において、該メモリ回路１５により読
み出し／書き込み処理されたパラレル被テストパターン
データＰＤをスキャン制御Ｎ信号Ｓｉ／ＳＯを介して、
シリアル被テストパターンデータＳＤに変換することが
できる。

なお、シリアル／パラレル変換手段１６を例えば周辺ロ
ジック回路１２のレジスタやトランスファーゲート手段
を併用して、スキャン利潤信号Ｓｉ　／　Ｓ　Ｏで、シ
リアル・パラレル変換することにより、従来のような入
出力モード選択器を不要とすること、また試験用入出力
端子を減少させることが可能となる。

また、本発明のメモリ回路の試験装置によれば、マイク
ロパターンジェネレータ２１のパラレルテストパターン
データＰＤをシリアルテストパターンデータＳＤに変換
するスキャン制御手段２３を設けている。

このため、マイクロパターンジェネレータ２１から出力
されるパラレルテストパターンデータＰＤが、予め上位
制御計算機からスキャン入力制御メモリ２３ａに格納さ
れたメモリ入力信号種別コード、Ｓｉイニシャル値、及
びＳｉラッチアドレス等のスキャン制御データに従って
、該データがスキャンクロック信号ＳＣＫに同期して、
直列に１１１ｉ次並べ替えられ、シリアルテストパター
ンデータＳＤに変換するとともにスキャン制御信号ＳＡ
。

〜ＳＡ、、（Ｓｉ／ＳＯ）を発生することができる。

一方、スキャン出力制御メモリ２３ｂに格納されたメモ
リ出力信号種別コード及びＳＯラッチアドレス等に従っ
てパラレルテストパターンがシリアルテストパターンに
変換して、シリアル被テストパターンデータＳＤ　（Ｓ
ｏ）を該試験装置に取り込み、比較判定することができ
る。

さらに本発明のメモリ回路の試験方法によれば、パラレ
ルテストパターンデータＰＤをシリアル変換したシリア
ルデータＳＤが試験用入力端子Ｉ４ａを介してメモリ回
路１５の入力部に設けられたシリアル／パラレル変換手
段１６に入力され、スキャン制御信号Ｓｉ／ＳＯによっ
てパラレル変換され、被メモリ回路Ｉ５のライトイネー
ブル信号ＷＥによりパラレルテストパターンデータＰＤ
が書き込み処理されて、該メモリ回路１５の出力部に設
けられたシリアル・／パラレル変換手段１６により被試
験デー・夕がシリアルデータに変換され、試験用出力端
子１４ｂを介して試験装置に入力され、該試験装置にお
いて、被試験データを判定することによりメモリ回路１
５を、例えば１ビツト毎に試験をすることが可能となる
。

これにより、メモリ回路が大量に混在する半導体集積装
置の試験用端子を増加することなく、かつマイクロパタ
ーンジェネレータにテストパターンの生成機能負！旦を
かけることなく容易にメモリ回路の試験をすることが可
能となる。

（実施例〕次に図を参照しながら本発明の実施例について説明をす
る。

第１〜６図は本発明の実施例に係る半導体集積装置、そ
のメモリ回路の試験装置及びその試験方法を説明する図
であり、第１図は、本発明の実施例の半導体集積装置に
係る説明図を示している。

同図（ａ）は多数のメモリ回路を存する半導体集積装置
の構成図である。図において、１１は基板であり、各回
路素子が搭載されるプリント基板等である。１２は周辺
ロジック回路であり、−ａ論理演算をする回路等である
。１３ａは半導体集積装置の入力端子、１３ｂは同出力
端子である。

１４ａは試験用入力端子であグ、シリアルテストパター
ンデータＰＤ（Ｓｉ）やスキャン制御信号Ｓｉ／ＳＯを
入力する端子である。１４ｂは、試験用出力端子であり
、被試験データを出力する端子である。

１５はメモリ回路であり、基板１１に搭載されメモリ回
路１５が不備なく取り付けられ、かつメモリ動作が正常
であるかを試験される被試験メモリ回路である。

１６はシリアル・パラレル変換手段であり、スキャン制
御信号Ｓｉ／ＳＯを得て、シリアルテストパターンデー
タＳＤをパラレルテストパターンデータＰＤにしたり、
パラレル被テストパターンデータ（被試験データ）をシ
リアルデータに変換するものである。

なお、同図（ｂ）にシリアル・パラレル変換手段１６の
回路構成図を示している。

図において、１６ａはフリップフロップ（ＦＦ）回路で
あり、ラッチ機能を持った回路である。ＴＳｔ〜ＴＳ２
はｐチャネル、ｎチャネルＭＯ３ＦＥＴ（電界効果トラ
ンジスタ）を並列に接続したスイッチングトランジスタ
であり、データｄｉｎやシリアル入力データＳｔをスキ
ャン制御信号Ｓｉ　／　Ｓ　Ｏを介して、ＦＦ回路１６
ａを出力デークｄｏｕｔ動作をさせたり、ＦＦ回路１６
ａにシリアル入力データＳｉをＦＦ回路１６ａに入力し
たりする機能を有している。

なお、シリアル・パラレル変換手段１６は周辺ロジック
回路１２のレジスタやトランスファーゲートを併用し、
スキャン制御信号Ｓｉ／ＳＯに係る論理回路を挿入する
ことにより容易に構成することができる。

これ等により半導体集積袋Ｗ　１００を構成する。

このようにして、メモリ回路１５の入出力部分毎にテス
トパターンデータや被テストバクーンデータをシリアル
・パラレル変換するシリアル・パラレル変換手段１６を
設けている。

このため、メモリ回路１５の入力部において、シリアル
テストパターンデータＰＤ（Ｓｉ）がスキャン制御信号
Ｓｉ／ＳＯを介して、パラレルテストパターンデータＰ
Ｄに変換され、出力部分において、１亥メモリ回路１５
により読み出し／Ｓき込み処理されたパラレル被テスト
パターンデータＰＤをスキャン制御信号Ｓｔ／ＳＯを介
して、シリアル被テストパターンデータＳＤ　（Ｓｏ）
に変換することができる。

これにより、従来のような入出力モード選択器を不要と
すること、また試験用入出力端子を減少させることが可
能となる。

、４２図は、本発明の実施例に係るメモリ回路の試験装
置の構成図である。

図において、２１はマイクロパターンジ工ネレ−９（Ｍ
ＰＧ）　であ’）、ス＋＋７制御Ｂ信号Ｓｉ／ＳＯ，メ
モリアドレスパターンＭＡｏ〜ＭＡｖ。

メモリデータパターンＤ、Ｄをパラレルに出力する機能
を’Ｉｒｌ−ている。

２２はピンエレクトロニクスであり、被試験メモリ回路
ｌと該試験装置とを電気的（レベル）に整合をとるイン
ターフェースである。

２３はスキャン制御信号であり、スキャン入力（Ｓｉ）
制御メモリ２３ａと、スキャン出力（ＳＯ）制御メモリ
２３ｂと、スキャン試験信号制御回路２３ｃとにより構
成されごいる。また、スキャン試験制御手段２３はスキ
ャン制御信号Ｓｉ／ＳＯとメモリアドレスパターンＭ　
Ａ　ｏ　−Ｍ　Ａ、　ｎと、メモリデータパターンＤ、
　　Ｄとを入力して被試験メモリ回路１５の入力部のビ
ットに対応するシリアルテストパターンデータ５Ｏ（Ｓ
ｉ）と、スキャン制御信号Ｓ　Ａ　ｏ　−Ｓ　Ａ　ｎを
出力し、及び被試験メモリ回路１５のシリアル被テスト
データＳＤ（スキャン出力信号Ｓｏ）を入力してＩｌｌ
定をする機能を有している。

なお、スキャン試験制御手段Ｇごついては、第３図にお
いて詳細に説明をする。

第３図は、本発明の実施例のスキヤニ・試験制御子つに
澤る構成図である４゜図において、−点鎖線で囲んだ部分がスキャン試験制御
手段２３であり、Ｓｉ制御メモリ２３ａ。

Ｓｏ制御メモリ２３ｂの他にスキャン信号制御回路２３
ｃが選択器ＭＰＸＩ、ＭＰＸ２及びＭＰＸ３と、論理素
子Ｑ、、Ｑ、、比較器２３１．フェイルメモリ２３２と
により構成している。

なお、選択器ＭＰＸＩは、Ｓｉ制御メモリ２３ａのメモ
リ入力信号種別コードａ部により制御され、マイクロプ
ログラムジェネレータ２１で発生しているメモリアドレ
スＭＡｏ〜ＭＡｎ　　メモリバクーンデータＤ、Ｄ等の
信号から該信号種別ツー１８部により１つの信号のみを
取り出す回路である。

ＱｌはＥＯＲ論理素子（反転手段）であり、Ｓｉ制御メ
モリ２３ａのＳｉ反転制御ビット５部により制御Ｂされ
、選択器ＭＰＸＩにより選ばれた信号をＳｉ反転制御ビ
ット５部がｒｌ、の場合に反転させる機能を有している
。これにより初期状態でｒｌ）、スキャンインパルスＳ
ｉＰ印加で「０」となるラッチに対して、スキャンイン
パルスＳｉＰの印加制御を逆転することができる。

また、論理素子Ｑ、（反転手段）は、選択器ＭＰＸＩの
出力が「Ｉ」のときにスキャンクロンク信号ＳＣＫに同
期して、スキャンインパルスＳｉＰを印加する制御をす
る機能を有している。ＭＰＸ２は選択器であり、スキャ
ン出力信号ＳＯのときに、マイクロプログラムジェネレ
ータ２１のテストパターンのうち１種を選択する回路で
ある。

なお選択器ＭＰＸ２は、ＳＯ制御メモリ２３ｂのメモリ
出力信号種別コードｄ部のスキャン出力信号ＳＯの種別
コードによって制御ヰされるものである。

なお、比較器２３１は選択器ＭＰＸ２の出力（期待（ｊ
りと、被試験メモリ回路１５より転送されてくるシリア
ル被テストパターンデータＳＤ（スキャン出力信号Ｓｏ
）を比較し、該メモリ回路１５の良否判定を行うもので
ある。なおフェイルメモリ２３２は、判定結果を格納す
る機能を有している。

また、選択器ＭＰＸ３は、シリアルテストバタ−ンデー
タ５Ｄ（Ｓｉ）を被試験メモリ回路１５に伝送する場合
は、Ｓｉ制御メモリ２３ａからのスキャンアドレスＳＡ
ｏ〜ＳＡｎを選択し、ＳＯ制御メモリ２３ｂのＳＯラッ
チアドレスｅ部により、シリアル被テストパターンデー
タ５Ｄ（ＳＯ）を該試験装置に取り込む切り換え機能を
有している。

なお、５ｉＩｊ制御メモリ２３ａのメモリ入力信号種別
コードａ部のメモリ内容は、例えばＡ２．ＡＯ，ＡＩ、
ＤＩＮ、Ａ３を表現する場合は、（）内がその種別コー
ドであり、３．１，２、Ｏ１４の数値が入る。そしてこ
のメモリに格納された順番がスキャンインされる順序と
なる。またそのＳｉ反転制御ビビット部と、Ｓｉランチ
アドレスＣ部はＡ２　（３）に対し「１」と、例えば１
０３番地、ＡＯ（１）に対し「０」と１０５番地、Ａｌ
（２）に対して「０１と１１０番地、ＤＩＮ（０）に対
し「０」と１２λ番地、Ａ３　（４）に対１８「１」と
１５１番地を例にとっている。

同様にＳＯ制若メモリ２３ｂのメモリ内容はメモリ出力
信号種別コードｄ部にＤｏｕＬ　（０）ＳＯシランチア
ドレス８部１８番地の例を示している。

なお、５ｉ１１ｉ＋１？Ｉメモリ２３ａやＳｏ＠ｍメモ
＋）２３ｂは、スキャンアドレス毎にスキャンインデー
タを反転制御するビットを存している。

従って、半導体集積装置の被試験メモリ回路１５に応じ
たＳｉ／ＳＯ制御メモリ２３ａ、２３ｂのデータを書き
替えることにより、あらゆる半導体集積装置のメモリ回
路を試験することができる。

第４図は、本発明の実施例のマイクロパターンジェネレ
ータのメモリパターンデータ生成に係るフローチャート
である。

図において、まずＰｌで例えば、メモリ回路１５の動作
試験に要するアドレスデータｒｏｏｏｏ、＋やｒｏｏｏ
ｌ」、ｌ！込みデー４’１ｌｌｌ」や’０Ｏ００」を発
生し、Ｐ８でスキセンインを実行し、メモリ回路１５に
書き込みを実行し、Ｐ。

で書き込み終了の有無を検出し、「Ｎ」であればスター
トに戻り、「Ｙ」であれば書き込みを終了する。

次に、Ｐ４で例えば、任意のアドレスデータｒ０１０１
」やｒｌｌｏＩＪ、その読み出しデータｒｌ　ｌ　ＩＯ
Ｊやｒｏｌｌｌ」となるリードパターンを発生し、Ｐ、
でスキャンアウトを実行し、Ｐ、でリードの終了の有無
を検出し、Ｐ、でメモリ回路１５の読み出し／書き込み
処理を終了する。

なお、一つのマイクロパターンプログラムは、Ｓｉ／Ｓ
Ｏ制御メモリ２３ａ、２３ｂのデータを被試験メモリ回
路に応じて書き替えることによりあらゆる半導体集積装
置に利用することができる。

これ等によりメモリ回路の試験装置を構成する。

このようにして、マイクロパターンジェネレータ２１の
パラレルテストパターンデータＰＤをシリアルテストパ
ターンデータＳＤに変換するスキャン制ｉｎ手段２３を
設けている。

このため、マイクロパターンジェネレータ２１から出力
されるスキャンアドレスＭＡｏ−ＭＡｎやメモリパター
ンデータＤ、ＤなどのパラレルテストパターンデータＰ
Ｄがスキャン制御メモリ２３ａを介して、メモリ入力信
号種別コード、Ｓｉイニシャル値及びＳｉラッチアドレ
ス等のスキャン制御データに従って制御され、該データ
がスキャンクロック信号ＳＣＫに同期して、直列に順次
並び替えられ、シリアルテストパターンデータ５Ｄ（Ｓ
ｉ）に変換することができる。

一方スキャン出力制御ｎメモリ２３ｂを介して、メモリ
出力信号種別コード及びＳＯラッチアドレス等に従って
制御され、シリアル被テストパターンデータＳＤ　（Ｓ
ｏ）を該試験装置に取り込み、比較判定することができ
る。

第５図は、本発明の実施例に係るメモリ回路の試験方法
の構成図である。

図において、例えば、半導体集積装置＋００の入力端子
１３ａ又は出力端子１３ｂにクロック信号ＣＫとライト
イネーブル信号ＷＥとを入力し、試験用の入力端子１４
ａにメモリ回路の試験装置ｌｏｔの不図示の接続アダプ
タを接続し、シリアル・パラレル変換手段１６にシリア
ルテストパターンデータ５Ｄ（Ｓｉ）と、スキャン制御
信号Ｓｔ　／　Ｓ　Ｏを入力する。

一方、メモリ回路の試験装置の入力端子と半導体集積装
置の試験用出力端子１４ｂとを入力端子１４ａと共に接
続し、被試験メモリ回１５の出力部に設けられたシリア
ル・パラレル変換手段１６よりシリアル被テストパター
ンデータ５Ｄ（Ｓｏ）を該試験装置１０１に取り込む。

その試験方法は、半導体集積装置１００のシリアル・パ
ラレル変換手段１６に、メモリ回路の試験装置１０１か
らＳｉ制御メモリ２３ａやＳｏ制御メモリ２３ｂを介し
てｆｌｔｌｆｆｌされるパラレル／シリアルデータ変換
をした試験データ（シリアルテストパターンデータ５Ｄ
（Ｓｔ））を入力し、シリアル・パラレル変換手段１６
を介して、該試験データのパラレルデータ変換をし、被
試験メモリ回路１５をライトイネーブル信号ＷＥを介し
て、読み出し／書き込み処理をし、シリアル・パラレル
変換手段１６を介して、被試験データ（シリアル被テス
トパターンデータＳＤ　（Ｓｏ））のシリアルデータ変
換をし、該試験装置内において、期待値と被試験データ
とを比較することにより、メモリ回路の良否を判定する
ものである。

第６図は、本発明の実施例の被試験メモリ回路の試験方
法に係る説明図である。

図において、１５は被試験メモリ回路、１６はシリアル
・パラレル変換手段、Ｓｉはシリアル入力信号（シリア
ルテストパターンデータ５Ｄ）ＤＩＮ、ＡＯ，ＡＩ、Ａ
２．Ａ３は被試験メモリ回路１５対するパラレルテスト
パターンデータＰＤ（試験データ）、Ｄｏｕｔは被試験
メモリ回路１５をライトイネーブル信号ＷＥにより読み
出し処理をした本来のパラレル被テストデータＰＤ（被
試験データ）である。

なお、先の第３図の本発明の実施例に係るスキャン試験
制御手段２３の構成図の内で、５ｉｔｉ制御メモリ２３
ａのメモリ入力信号種別コード及びＳｉラッチアドレス
がＳｉ　　（１２１）→ＤＩＮ　　Ｓｔ（１０５）→Ａ
Ｏ，Ｓｉ　　（１１０）→ＡＩ　　Ｓｉ　　（１０３）
→Ａ２．Ｓｉ　　（１５１）→Ａ３に対応している。

またＳ○制御メモリ２３ｂのメモリ出力信号種別コード
及びＳＯラッチアドレスが、ＤｏｕＬ→５ｏ（１８２）
に対応し、スキャン制御信号Ｓｉ／Ｓ○と、クロック信
号ＣＫに同期して、被試験メモリ回路１５の１８２番地
の記憶データ（被試験データ）が試験装置１０１に転送
され、期待値と比較され、メモリ回路１５の判定をする
ことができる。

このようにして、メモリ回路１５を例えば１ビツト毎に
試験をすることができるので、該メモリ回路１５が大量
に混在する半導体集積装置の試験端子を増加することな
く、かつマイクロパターンジェネレータにテストパター
ンの生成機能負担をかけることなく容易にメモリ回路の
試験をすることが可能となる。

〔発明の効果〕

以上説明したように、試験用ケーブルにシリアルテスト
パターンデータやその被試験データを伝送して、メモリ
回路のパラレル動作試験をすることができる。

このため、高集積、高密度化する周辺ロジンク回路によ
り取り囲まれ、かつ多数搭載れるメモリ回路の動作試験
を容易にすることが可能となる。

また、本発明の試験’ＪＷによれば、一つのマイクロプ
ログラムを作成し、スキャン制御メモリの内容のみを変
換することにより、殆どの半導体集積装置のメモリ回路
の試験をするｑとが可能となる。

【図面の簡単な説明】

第１図（ａ）、　　（ｂ）は、本発明の実施例の半導体
集積装置に係る説明図、第２図は、本発明の実施例に係るメモリ回路の試験装置
の構成図、第３図は、本発明の実施例のスキャン試験制御手段に係
る構成図、第４図は、本発明の実施例のマイクロパターンジェネレ
ータのメモリパターンデータ生成に係るフローチャート
、第５図は、本発明の実施例に係るメモリ回路の試験方法
の構成図、第６図は、本発明の実施例の被試験メモリ回路の試験方
法に係る説明図、第７図（ａ）、（ｂ）は、従来例に係る半導体集積装置
の試験方法を説明する図、第８図は、従来例に係る半導体集積装置の試験方法の課
題を説明する図である。（符号の説明）１、１１・・・プリント基１反（基暑反）、２．１２・
・・ランダムロジック回路（周辺ロジック回路）、３．６ｃ、１３ａ・・・入力端子、４．６ｄ、１３ｂ・・・出力端子、５．１５・・・メモリ回路（被試験メモリ回路）、６．
１０１・・・試験装置（ファンクションテスタ）、６ａ
、２２・・・ピンエレクトロニクス、６ｂ、２１・・・
マイクロパターンジェネレータ、７ａ、７ｂ・・・信号
ケーブル、８ａ、１４ａ・・・試験用入力端子、８ｂ、１４ｂ・・・試験用出力端子、９ａ・・・入力モード選択器、９ｂ・・・出力モード選択器、１０．１００・・・半導体集積装置、１６・・・シリアル・パラレル変換手段、１６ａ・・・
ＦＦ回路（フリップフロップ回路）、２３・・・スキャ
ン試験制御′ｎ手段、２３ａ・・・スキャン入力制御メ
モリ（Ｓｉ制御メモリ）、２３ｂ・・・スキャン出力制御メモリ　（Ｓｏ制御メモ
リ）、２３ｃ・・・スキャン信号制御回路、２３１・・・比較判定器、２３２・・・フェイルメモリ、ＭＰＸ　１〜ＭＰＸ３・・・選択器、Ｑ、、Ｑ、・・・論理素子（反転手段）、ＴＳＩ−ＴＳ
３・・・スイッチングトランジスタ、５Ｄ（Ｓｉ）・・
・シリアルテストパターンデータ（シリアル入力信号）
、ＳＤ　（Ｓｏ）・・・シリアル被テストパターンデータ
（シリアル出力信号）、ＰＤ・・・パラレルデータ、ＳＤ・・・シリアルデータ、ＳＡｏ〜ＳＡｖ、Ｓｉ／ＳＯ−スキャン制御信号（スタ
ート制御（Ｘ号）、ＣＫ　　ＳＣＫ・・・クロック信号、スキャンクロツタ
信号、ＷＥ・・・ライトイネーブル信号、Ｄ、Ｄ・・・メモリデータパターン、ＭＡｏ−ＭＡｖ・・・メモリアドレス、ＳｉＰ・・・ス
キャンインパルス、ａ・・・メモリ入力信号種別コード（スキャン制御デー
タ）、ｂ・・・Ｓｉ反転制御ビット（）、Ｃ・・・Ｓｉラッチアドレス（）、ｄ・・・メモリ出力信号種別コード（）、ｅ・・・ＳＯ
ラッチアドレス（）。

Claims

【特許請求の範囲】

（１）基板（１１）に、周辺ロジック回路（１２）と、
メモリ回路（１５）と、入出力端子（１３ａ、１３ｂ）
と、試験用入出力端子（１４ａ、１４ｂ）とを具備し、前記メモリ回路（１５）の入出力部分毎にスキャン制御
信号（Ｓｉ／ＳＯ）を介して、シリアル／パラレルデー
タ変換をするシリアル・パラレル変換手段（１６）を設
けていることを特徴とする半導体集積装置。
（２）マイクロパターンジェネレータ（２１）と、パラ
レルテストパターンデータ（ＰＤ）をシリアルテストパ
ターンデータ（ＳＤ）に変換するスキャン試験制御手段
（２３）と、ピンエレクトロニクス（２２）とを具備し
、前記半導体集積装置（１００）のメモリ回路（１５）の
試験をすることを特徴とするメモリ回路の試験装置。
（３）前記スキャン試験制御手段（２３）が、前記マイ
クロパターンジェネレータ（２１）から出力されるテス
トパターンの信号種別とスキャンアドレスの対応テーブ
ルからなるスキャン制御データ（ａ〜ｅ）を格納するス
キャン入力制御メモリ（２３ａ）及びスキャン出力制御
メモリ（２３ｂ）と、前記マイクロパターンジェネレータ（２１）から出力さ
れるパラレルのテストパターンを前記スキャン入力又は
出力制御メモリ（２３ａ、２３ｂ）のスキャン制御デー
タ（ａ〜ｅ）に従い、順次スキャンイン用またはスキャ
ンアウト信号比較用のシリアルビット列に変換すると同
時に、スキャン制御信号（ＳＡ＿ｏ〜ＳＡ＿ｎ）を発生
するスキャン信号制御回路（２３ｃ）から成ることを特
徴とする請求項２記載のメモリ回路の試験装置。
（４）前記スキャン試験制御手段（２３）がスキャン入
力制御メモリ（２３ａ）に設けた反転制御ビット（ｂ）
と反転手段（Ｑ＿１）を持ち、シリアルビット列に変換
されたスキャンインデータをスキャンアドレス毎に反転
制御する機能を有することを特徴とする請求項２又は３
記載のメモリ回路の試験装置。
（５）半導体集積装置（１００）のシリアル・パラレル
変換手段（１６）に、メモリ回路の試験装置（１０１）
からパラレル／シリアルデータ変換をした試験データを
入力し、前記シリアル・パラレル変換手段（１６）を介して該試
験データのパラレルデータ変換をし、前記半導体集積装
置（１００）のメモリ回路（１５）の読み出し／書き込
み処理をし、前記シリアル・パラレル変換手段（１６）を介して、被
試験データのシリアルデータ変換をし、前記被試験デー
タの判定をすることを特徴とするメモリ回路の試験方法
。