DE10066260B4

DE10066260B4 - Halbleiter-Speicheranordnung, Leiterplatte, auf welcher eine Halbleiter-Speicheranordnung montiert ist, und Verfahren zum Testen der Zwischenverbindung zwischen einer Halbleiter-Speicheranordnung und einer Leiterplatte

Info

Publication number: DE10066260B4
Application number: DE10066260A
Authority: DE
Inventors: Mitsutaka Ikeda; Tsutomu Taniguchi; Yoshigazu Homma
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Socionext Inc
Priority date: 1999-04-30
Filing date: 2000-02-08
Publication date: 2013-11-14
Anticipated expiration: 2020-02-09
Also published as: KR100648526B1; KR20000071341A; DE10005161A1; TW451464B; US6208571B1

Abstract

Halbleiter-Speicheranordnung, mit: Eingangsanschlüssen und einem Ausgangsanschluß, die in einem Normalbetrieb verwendet werden; einer Operationsschaltung zum Durchführen einer Logikoperation an parallelen Eingabemustern, die von einer Vielzahl der Eingangsanschlüsse zur Zeit des Testens der Zwischenverbindung zwischen jedem der Anschlüsse und einer Leiterplatte empfangen werden; und einer Wandlerschaltung zum Empfangen paralleler Operationsergebnismuster von der Operationsschaltung und Umwandeln der Muster in serielle Ausgabemuster, die sequentiell aus dem Ausgangsanschluß ausgegeben werden.

Description

HINTERGRUND DER ERFINDUNG
1. Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich auf eine Halbleiter-Speicheranordnung, und spezifischer auf eine Halbleiter-Speicheranordnung mit einer Testfunktion.
Die vorliegende Erfindung bezieht sich auch auf eine Leiterplatte, auf welcher eine Halbleiter-Speicheranordnung montiert ist.
Ferner bezieht sich die vorliegend Erfindung auf ein Verfahren zum Testen der Zwischenverbindung zwischen einer Halbleiter-Speicheranordnung und einer Leiterplatte.
2. Beschreibung der verwandten Technik
Die Montagedichte einer gedruckten Verdrahtungsplatte oder dgl. hat sich aufgrund einer Verkleinerung der Größe elektronischer Komponenten erhöht, und die Größen elektronischer Vorrichtungen werden immer kleiner. Die Gehäuseform einer Halbleiter-Speicheranordnung wurde beispielsweise von einem DIP (Dual-in-line-Gehäuse) zu einem SOP (Kleinprofilgehäuse) und zu einem TSOP (dünnen Kleinprofilgehäuse) reduziert. Auch die Zwischenräume zwischen Anschlüssen von Halbleiter-Speicheranordnungen werden durch die Verringerung der Gehäusegröße immer schmäler. In letzter Zeit wurde das CSP (Gehäuse mit Chipgröße) entwickelt, bei dem Anschlüsse einer Halbleiter-Speicheranordnung zweidimensional angeordnet sind.
Verbindungsfehler zwischen Anschlüssen elektronischer Komponenten und gedruckten Verdrahtungsplatten, die zur Zeit der Montage der elektronischen Komponenten auf den Platten auftreten, haben mit der Verringerung der Gehäusegröße zugenommen. Und es wird viel schwieriger, direkt eine Zwischenverbindung zwischen einem Anschluß und einer gedruckten Verdrahtungsplatte zu bestätigen. Aus diesem Grund wird ein Zwischenverbindungstestverfahren zur einfachen und sicheren Bestätigung einer Verbindung zwischen einer elektronischen Komponente und einer gedruckten Verdrahtungsplatte, auf der die Komponente montiert ist, gewünscht.
Als derartiges Verfahren ist ein Boundary Scan-Verfahren bekannt. Das Boundary Scan-Verfahren ist ein als IEEE/ANSI Standard 1491.1 standardisiertes Verfahren.
1 ist ein Blockbild, das einen Überblick über das Boundary Scan-Verfahren zeigt.
Ein TDI(Testdaten-Eingangs)-Anschluß, ein TMS(Testmodus-Auswahl)-Anschluß, ein TCK(Testtakt)-Anschluß und ein TDO(Testdaten-Ausgangs)-Anschluß sind in jeder der elektronischen Komponenten 1a und 1b, und auf einer Leiterplatte 2 gebildet. Der TDI-, TDO-, TCK- und TMS-Anschluß sind dedizierte Testanschlüsse und werden für keine anderen Zwecke verwendet. Jeder der Testanschlüsse der elektronischen Komponenten 1a und 1b ist mit jedem der entsprechenden Testanschlüsse gemäß einem auf der Platte 2 gebildeten Verdrahtungsmuster verbunden.
Eine Vielzahl von BS-Zellen 4, ein Instruktionsregister 5, ein Bypass-Register 6 und ein TAP-Controller 7 sind in beiden der elektronischen Komponenten 1a und 1b als Testschaltung implementiert. Die BS-Zellen 4 sind in den elektronischen Komponenten 1a und 1b entsprechend jeweiligen Anschlüssen T angeordnet, die mit einer Kerneinheit 8 verbunden sind, und haben eine Verriegelungsfunktion. Das Instruktionsregister 5 ist eine Schaltung zum Speichern einer Instruktion zum Testen, die vom TDI-Anschluß empfangen wird. Das Bypass-Register 6 ist eine Schaltung zum Direkten Ausgeben von Daten, die vom TDI-Anschluß empfangen werden, an den TDO-Anschluß. Der TAP-Controller 7 hat eine Funktion zum Decodieren eines Testmodussignals, das vom TMS-Anschluß empfangen wird.
Wenn eine Vielzahl elektronischer Komponenten, wie die elektronischen Komponenten 1a und 1b, auf der gedruckten Verdrahtungsplatte 2 wie in 1 gezeigt montiert ist, ist der TDO-Anschluß der elektronischen Komponente 1a mit dem TDI-Anschluß der benachbarten elektronischen Komponente 1b verbunden. Ein Scan-Weg PATH auf einer mit fettgedruckten durchgehenden Linien gezeigten Schleife wird auf der Platte 2 gebildet.
Ein Zwischenverbindungstest wird an den elektronischen Komponenten 1a und 1b sowie an der Platte 2 auf folgende Weise durchgeführt. Ein Controller (in 1 nicht gezeigt), der mit der Außenseite der Platte 2 verbunden ist, führt eine Testinstruktion und ein Eingabemuster vom TDI-Anschluß den elektronischen Komponenten 1a und 1b zu, indem jeder der obigen Anschlüsse gesteuert wird. Jede der Testschaltungen 4, 5, 6 und 7 der elektronischen Komponenten 1a und 1b operiert in Übereinstimmung mit der Instruktion und dem Eingabemuster vom Controller, und gibt ein Ausgabemuster aus dem TDO-Anschluß aus.
Der Controller bestätigt eine Verbindung zwischen jedem der Anschlüsse T der elektronischen Komponenten 1a und 1b sowie der gedruckten Verdrahtungsplatte 2, indem das Ausgabemuster mit erwarteten Werten verglichen wird. Defekte, wie ein Lötfehler jedes Anschlusses und eine geringe Verschiebung der Montageposition der elektronischen Komponenten 1a und 1b, können detektiert werden.
Das Boundary Scan-Verfahren benötigt dedizierte Testanschlüsse und eine Vielzahl von Testschaltungen innerhalb einer elektronischen Komponente. Daher beeinträchtigt die Verwendung des Boundary Scan-Verfahrens die Chipgrößen wesentlich. Aus diesem Grund wird dieses Verfahren hauptsächlich bei Logikprodukten wie Mikroprozessoren und ASICs (anwendungsspezifischen ICs) verwendet.
In der Zwischenzeit wurde als Verfahren zum Testen von Zwischenverbindungen für Halbleiter-Speicheranordnungen oder dgl. die SCITT (Static Component Interconnection Test Technology) entwickelt. Nachstehend wird ein Beispiel eines SDRAM (Synchron-DRAM) erläutert, bei dem das SCITT-Verfahren verwendet wird.
Ein SDRAM dieser Art hat einen Modus zum Testen von Zwischenverbindungen zusätzlich zu einem normalen Betriebsmodus. Ein Schalten zum Verbindungstestmodus wird vorgenommen, indem ein vorherbestimmtes Signal einem vorherbestimmten Anschluß zugeführt wird, bevor eine Netz-ein-Sequenz vorgenommen wird. Eine Halbleiter-Speicheranordnung, die synchron mit einem Takt operiert, wie ein SDRAM, kann leicht zwischen einer internen Schaltungssteuerung zur Zeit des EINschaltens des Netzes (Stromversorgung) und der Normalbetriebssteuerung unterscheiden. Daher wird ein Fehlschalten zum Verbindungstestmodus während eines Normalbetriebs durch die Steuerung eines Schaltens zum Testmodus nur zu der Zeit verhindert, zu der das Netz EINgeschaltet wird.
Während des Verbindungstestmodus wird jeder Anschluß des SDRAM, ausgenommen als Steueranschlüsse verwendete Anschlüsse, entweder als Eingangstestanschluß, der ein Eingabemuster zuführt, oder als Ausgangstestanschluß, der ein Ausgabemuster ausgibt, verwendet. Aus diesem Grund sind beim SCITT-Verfahren dedizierte Testanschlüsse nicht notwendig. In einem SDRAM ist eine einfache Operationsschaltung implementiert, die eine Logikoperation an Eingabemustern durchführt und ein Ergebnis der Operation als Ausgabemuster ausgibt. Der Maßstab der Schaltung, der für das Testen einer Zwischenverbindung notwendig ist, ist jedoch kleiner als beim Boundary Scan-Verfahren.
Im oben beschriebenen SCITT-Verfahren führt ein Speichercontroller, der beispielsweise auf einer gedruckten Verdrahtungsplatte mit einem SDRAM montiert ist, ein Eingabemuster dem Eingangstestanschluß des SDRAM zu. Der SDRAM führt eine Logikoperation durch und gibt ein Ergebnis der Operation als Ausgabemuster aus. Der Speichercontroller vergleicht das Ausgabemuster mit erwarteten Werten und bestätigt eine Zwischenverbindung zwischen jedem der Anschlüsse im SDRAM und der Platte. Auf diese Weise können Defekte, wie ein Lötfehler eines Anschlusses und eine geringfügige Verschiebung der Montageposition eines Chips, detektiert werden.
Das SCITT-Verfahren kann einen Verbindungsfehler für alle Anschlüsse außer für Energiezufuhranschlüsse, einen Erdeanschluß und einen Steueranschluß zum Testen detektieren. Die Defekte, die detektiert werden können, sind 0-Haftfehler, 1-Haftfehler, Unterbrechungsfehler, und 2-net-UND-Typ- und -ODER-Typ-Kurzschlußfehler.
Wie oben beschrieben benötigt das SCITT-Verfahren keine dedizierten Testanschlüsse, und der Maßstab der Schaltung, der zum Testen notwendig ist, ist kleiner als beim Boundary Scan-Verfahren. Daher wird die Chipgröße von der Verwendung des SCITT-Verfahrens nicht beeinträchtigt.
Um das oben beschriebene Boundary Scan-Verfahren durchzuführen, sind die TDI-Anschlüsse, die TMS-Anschlüsse, die TCK-Anschlüsse und die TDO-Anschlüsse, die dedizierte Testanschlüsse sind, in den elektronischen Komponenten 1a und 1b gebildet, und die Testschaltungen, wie das Instruktionsregister 5 und der TAP-Controller 7, sind implementiert. Daher erhöhen sich die Chipgrößen der elektronischen Komponenten 1a und 1b. Da eine Erhöhung einer Chipgröße die Produktionskosten direkt beeinträchtigt, war die Verwendung des Boundary Scan-Verfahrens bei einer Halbleiter-Speicheranordnung, wie insbesondere einem DRAM, schwierig.
Das oben beschriebene SCITT-Verfahren ist bei einer Halbleiter-Speicheranordnung vom taktsynchronen Typ, wie einem SDRAM, zu verwenden. Spezifischer wird durch die Begrenzung eines Ziels des SCITT-Verfahrens auf eine Halbleiteranordnung mit einer Strom-ein-Sequenz ein Fehlschalten zum Testmodus während eines Normalbetriebs mit Sicherheit verhindert.
In dem Fall, wo das SCITT-Verfahren bei einer asynchronen Halbleiter-Speicheranordnung ohne die Strom-ein-Sequenz verwendet wird, wurde hingegen keine Technik zur Verhinderung eines Fehlschaltens zum Testmodus während eines Normalbetriebs vorgeschlagen. Wenn daher das bestehende SCITT-Verfahren bei einer asynchronen Halbleiter-Speicheranordnung ohne Verwendung eines Takts, wie bei einem Flash-Speicher oder einem SRAM, verwendet wird, kann ein Fehlschalten zum Verbindungstestmodus während eines Normalbetriebs auftreten.
Ferner wurde keine Technik zur Verwendung des SCITT-Verfahrens bei einer Halbleiter-Speicheranordnung, wie einem Flash-Speicher, mit einem Schaltanschluß zum Umschalten von Dateneingangs/Ausgangsanschlüssen zwischen 8 Bits und 16 Bits vorgeschlagen.
Außerdem ist das bestehende SCITT-Verfahren in dem Fall nicht verwendbar, wo ein Anschluß einer auf einer gedruckten Verdrahtungsplatte montierten Halbleiter-Speicheranordnung nicht mit der Außenseite der Anordnung verbunden ist. In einem derartigen Fall kann ein Zwischenverbindungstest nicht geeignet vorgenommen werden.
Aus der JP 02038979 A ist eine Halbleiter-Speicheranordnung bekannt mit dedizierten Testanschlüssen (14ab), einer Operationsschaltung (15) zum Durchführen einer Logikoperation an parallelen Eingabemustern, die von den Testanschlüssen (14a) zur Zeit des Testens empfangen werden, und einer Wandlerschaltung (16) zum Empfangen paralleler Operationsergebnismuster von der Operationsschaltung und Umwandeln der Muster in serielle Ausgabemuster, die sequentiell aus den Testanschlüssen ausgegeben werden. Dabei wird jedoch kein Test der Zwischenverbindung zu einer Leiterplatte bewirkt und die Testanschlüsse werden für den Normalbetrieb nicht benötigt.
Aus der DE 69126073 T2 , insb. 1/2 und zugehörigen Erläuterungen, ist eine Halbleiter-Speicheranordnung (1) bekannt mit einer Detektiereinheit (29) zum Detektieren des Zustands von vorbestimmten Anschlüssen (A1, A3) eine Vielzahl von Malen und einer Testeinheit (28), die aktiviert (Signal ”T”) wird, wenn alle Ergebnisse der Detektionen durch die Detektiereinheit erwartete Werte zeigen. Dabei ist die Detektiereinheit jedoch zunächst gesperrt, wenn die Stromversorgung eingeschaltet wird
ZUSAMMENFASSUNG DER ERFINDUNG
Aufgabe der vorliegenden Erfindung ist es, eine Halbleiter-Speicheranordnung, eine Leiterplatte und ein Verfahren zum Testen von Halbleiter-Speicheranordnungen vorzusehen, welche die Ausführung des Zwischenverbindungstests auch in dem Fall ermöglicht, wo die Anzahl von Ausgangsanschlüssen gering ist.
Eine spezielle Aufgabe der vorliegenden Erfindung ist es, eine Halbleiter-Speicheranordnung vorzusehen, welche eine Reduktion in einem Ausgabemuster und einer Zwischenverbindungstestzeit ermöglicht.
Eine weitere spezielle Aufgabe der vorliegenden Erfindung ist es, einen Verbindungstest jedes Anschlusses in einer Halbleiter-Speicheranordnung vorzunehmen, die einen Ausgangsanschluß umfaßt, der in einem vorherbestimmten Normalbetrieb nicht verwendet wird, ungeachtet des aktuellen Betriebsmodus.
Eine Halbleiter-Speicheranordnung der vorliegenden Erfindung umfaßt eine Detektiereinheit und eine Testeinheit. Die Detektiereinheit detektiert eine Vielzahl von Malen einen Zustand eines vorherbestimmten Anschlusses zur der Zeit, zu der die Stromversorgung eingeschaltet wird, und aktiviert die Testeinheit, wenn alle Ergebnisse der Detektionen erwartete Werte zeigen. Die Halbleiter-Speicheranordnung schaltet zu einem Verbindungstestmodus durch die Aktivierung der Testeinheit, und nimmt einen vorherbestimmten Test vor. Daher kann der Test vorgenommen werden, indem die Halbleiter-Speicheranordnung veranlaßt wird, zum Verbindungstestmodus zu schalten, ohne dedizierte Testanschlüsse zu verwenden. In einer asynchronen Halbleiter-Speicheranordnung, die kein Taktsignal verwendet, wird ein Schalten zum Verbindungstestmodus nur bei Bedarf vorgenommen.
Um die Testeinheit zu aktivieren, sollten Zustände aller vorherbestimmten Anschlüsse mit erwarteten Werten zur Zeit der eine Vielzahl von Malen von der Detektiereinheit vorgenommenen Detektion übereinstimmen. Daher wird verhindert, daß ein Schalten zum Verbindungstestmodus durch die Aktivierung der Testeinheit aufgrund eines Fehlerbetriebs oder Energiezufuhrrauschens in einem Normalbetrieb auftritt.
Gemäß einem der Aspekte der Halbleiter-Speicheranordnung der vorliegenden Erfindung detektiert eine Detektiereinheit einen Zustand eines vorherbestimmten Anschlusses zu der Zeit, zu der ein einem Rücksetzanschluß zugeführtes Rücksetzsignal geändert wird. Da das Rücksetzsignal während eines Normalbetriebs nicht geändert wird, wird eine Fehlaktivierung einer Testeinheit verhindert. Um die Testeinheit zu aktivieren, ist die Detektion des Zustands des vorherbestimmten Anschlusses durch die Detektiereinheit notwendig. Daher wird die Testeinheit auch in dem Fall nicht aktiviert, wo das Rücksetzsignal zufällig aufgrund eines Energiezufuhrrauschens oder dgl. geändert wird.
Gemäß einem weiteren Aspekt der Halbleiter-Speicheranordnung der vorliegenden Erfindung detektiert eine Detektiereinheit einen Zustand eines vorherbestimmten Anschlusses zu der Zeit, zu der ein Rücksetzsignal zweimal oder mehrmals entweder aktiviert oder inaktiviert. Da das Rücksetzsignal während eines Normalbetriebs nicht aufeinanderfolgend geändert wird, wird eine Fehlaktivierung einer Testeinheit verhindert. Um die Testeinheit zu aktivieren, ist die Detektion des Zustands des vorherbestimmten Anschlusses durch die Detektiereinheit notwendig. Daher wird die Testeinheit auch in dem Fall nicht aktiviert, wo das Rücksetzsignal zufällig aufgrund eines Energiezufuhrrauschens oder dgl. geändert wird. Da die Detektiereinheit nur entweder die Anstiegkante oder Abfallkante des Rücksetzsignals detektieren muß, kann außerdem eine Schaltung, die für die Detektion benötigt wird, einfacher gemacht werden.
Gemäß einem weiteren Aspekt der Halbleiter-Speicheranordnung der vorliegenden Erfindung wird ein von einem vorherbestimmten Anschluß empfangenes Signal zu einer internen Schaltung und einer Detektiereinheit über eine Eingangsschaltung gesendet. Die Eingangsschaltung wird ungeachtet eines Pegels eines Rücksetzsignals aktiv gehalten. Daher kann die Detektiereinheit einen Zustand des vorherbestimmten Anschlusses mit Sicherheit detektieren, auch wenn sich das Rücksetzsignal ändert.
Gemäß einem weiteren Aspekt der Halbleiter-Speicheranordnung der vorliegenden Erfindung detektiert eine Detektiereinheit einen Zustand jedes der vorherbestimmten Anschlüsse an zwei aufeinanderfolgenden Kanten eines Rücksetzsignals. Das Rücksetzsignal wird während eines Normalbetriebs nicht aufeinanderfolgend geändert. Daher kann eine Fehlaktivierung einer Testeinheit verhindert werden. Um die Testeinheit zu aktivieren, ist die Detektion des Zustands des vorherbestimmten Anschlusses durch die Detektiereinheit notwendig. Daher wird die Testeinheit auch in dem Fall nicht aktiviert, wo das Rücksetzsignal zufällig aufgrund eines Energiezufuhrrauschens oder dgl. geändert wird.
Gemäß einem weiteren Aspekt der Halbleiter-Speicheranordnung der vorliegenden Erfindung enthält ein vorherbestimmter Anschluß, dessen Zustand von einer Detektiereinheit detektiert wird, einen Aktivierungsanschluß, der ein Aktivierungssignal zum Aktivieren einer internen Schaltung empfängt, und einen Steueranschluß, der ein Schreibsteuersignal oder ein Lesesteuersignal zum Zugreifen auf implementierte Speicherelemente empfängt. Die Detektiereinheit aktiviert eine Testeinheit, wenn der Aktivierungszustand sowohl des Aktivierungsanschlusses als auch des Steueranschlusses eine Vielzahl von Malen detektiert wird. Daher tritt eine Fehlaktivierung der Testeinheit nicht auf, da ein Rücksetzanschluß nicht geändert wird, wenn der Aktivierungszustand des Aktivierungsanschlusses und des Steueranschlusses während eines Normalbetriebs detektiert wird.
Gemäß einem weiteren Aspekt der Halbleiter-Speicheranordnung der vorliegenden Erfindung wird eine Testeinheit inaktiviert, wenn eine Änderung eines Rücksetzsignals während der Aktivierung der Testeinheit inaktiviert wird. Um einen Normalbetrieb durchzuführen, muß das Rücksetzsignal in einem Inaktivierungszustand sein. Daher ist ein Schalten zum Normalbetriebsmodus zur gleichen Zeit möglich, zu der die Testeinheit inaktiviert wird. Folglich wird die Steuerung zum Umschalten vom Testmodus zum Normalbetriebsmodus leichter.
In einer Halbleiter-Speicheranordnung mit einem Rücksetzanschluß wird ein Normalbetrieb im allgemeinen vorgenommen, nachdem ein Rücksetzsignal beim Einschalten der Stromversorgung vom Aktivierungszustand zum Inaktivierungszustand gewechselt wird. Daher ist es für einen Benutzer der Halbleiter-Speicheranordnung nicht notwendig, einen Verbindungstestmodus zu berücksichtigen, und die Implementation des Verbindungstestmodus beeinträchtigt nicht die operationale Einfachheit der Halbleiter-Speicheranordnung. Im Fall eines Fehlschaltens zum Verbindungstestmodus wird der Testmodus aufgehoben, da das Rücksetzsignal zum Inaktivierungszustand während eines Normalbetriebs gewechselt wird.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung umfaßt die Halbleiter-Speicheranordnung eine Aktivitätsspeicherschaltung, die Informationen speichert, daß eine Testeinheit aktiviert wurde, nachdem der Strom eingeschaltet wurde. Die Aktivitätsspeicherschaltung verbietet die Reaktivierung der Testeinheit, wenn die gespeicherten Informationen darin zurückgehalten werden. Aus diesem Grund wird die Testeinheit nicht zweimal oder mehrmals aktiviert, nachdem das Netz (die Stromversorgung) eingeschaltet wird. Daher wird die Testeinheit nicht aktiviert, auch wenn eine Detektiereinheit einen Zustand eines vorherbestimmten Anschlusses eine Vielzahl von Malen während eines Normalbetriebs nach der Aktivierung der Testeinheit detektiert.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung umfaßt die Halbleiter-Speicheranordnung eine Inaktivitätsspeicherschaltung zum Speichern von Informationen, daß eine Testeinheit inaktiviert wurde, nachdem das Netz eingeschaltet wurde. Die Inaktivitätsspeicherschaltung verbietet die Reaktivierung der Testeinheit, wenn die gespeicherten Informationen darin zurückgehalten werden. Aus diesem Grund wird die Testeinheit nicht zweimal oder mehrmals aktiviert, nachdem das Netz eingeschaltet wird. Daher wird die Testeinheit nicht aktiviert, auch wenn eine Detektiereinheit einen Zustand eines vorherbestimmten Anschlusses eine Vielzahl von Malen während eines Normalbetriebs nach der Aktivierung der Testeinheit detektiert.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung umfaßt die Halbleiter-Speicheranordnung eine Aktivitätsverbotsaktivierung einer Testeinheit ungeachtet eines Detektionsergebnisses, das von einer Detektiereinheit erhalten wurde. Daher wird in dem Fall, wo die Halbleiter-Speicheranordnung an einen Kunden geliefert wird, der keinen Verbindungstestmodus benötigt, die Aktivierung der Testeinheit immer verboten, indem die Aktivitätsverbotsschaltung in einem Herstellungsverfahren in einen vorherbestimmten Zustand versetzt wird. Ferner wird eine Fehlaktivierung der Testeinheit verhindert, indem in der Aktivitätsverbotsschaltung nach der Vollendung des Testens durch die Testeinheit ein vorherbestimmter Wert gesetzt wird.
Gemäß einem weiteren Aspekt der Halbleiter-Speicheranordnung der vorliegenden Erfindung umfaßt eine Testeinheit davon eine Operationsschaltung. Ferner wird ein Teil von Anschlüssen darin als Eingangs- oder Ausgangstestanschlüsse verwendet, während die Testeinheit aktiv gehalten wird. Die Operationsschaltung führt eine Logikoperation von Eingabemustern durch, die über den Eingangstestanschluß zugeführt werden, und gibt ein Ergebnis der Operation als Ausgabemuster aus dem Ausgangstestanschluß aus. Daher kann beispielsweise durch das Zuführen der Eingabemuster von einer externen Steueranordnung oder dgl. über den Eingangstestanschluß und Empfangen des Ausgabemusters über den Ausgangstestanschluß ein Verbindungsfehler für jeden Anschluß detektiert werden. Auf diese Weise kann der Zwischenverbindungstest vorgenommen werden, ohne daß dedizierte Testanschlüsse vorhanden sind. Beispielsweise kann der Zwischenverbindungstest zwischen jedem Anschluß und einer Leiterplatte vorgenommen werden, wenn die Halbleiter-Speicheranordnung auf der Leiterplatte montiert ist.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung umfaßt die Halbleiter-Speicheranordnung einen Eingangs/Ausgangsanschluß zum Lesen und Schreiben von Daten aus und in implementierte Speicherelemente, einen erweiterten Eingangs/Ausgangsanschluß, der zusammen mit dem Eingangs/Ausgangsanschluß zur Zeit der Erweiterung einer Wortinformation von Daten verwendet wird, und einen Schaltanschluß zum Umschalten der Wortinformation. Der Schaltanschluß wird allgemein in einem Normalbetrieb gesteuert, und nur der Eingangs/Ausgangsanschluß oder sowohl der Eingangs/Ausgangsanschluß als auch der erweiterte Eingangs/Ausgangsanschluß werden zum Lesen und Schreiben von Daten verwendet. Der Eingangs/Ausgangsanschluß und der erweiterte Eingangs/Ausgangsanschluß dienen als Ausgangstestanschlüsse, wenn eine Testeinheit aktiv ist. Aus diesem Grund wird das Operationsergebnis von der Operationsschaltung nur aus dem Eingangs/Ausgangsanschluß oder aus dem Eingangs/Ausgangsanschluß und dem erweiterten Eingangs/Ausgangsanschluß in Abhängigkeit von einem Zustand des Schaltanschlusses ausgegeben. Ferner werden Ausgabemuster, die zwischen den Fällen der Erweiterung der Wortinformation und Nicht-Erweiterung der Wortinformation geändert werden, aus dem Eingangs/Ausgangsanschluß ausgegeben. Folglich kann in der Halbleiter-Speicheranordnung, welche die Wortinformation von Daten aus Eingangs/Ausgangsanschlüssen unter Verwendung eines Schaltanschlusses umschalten kann, der Zwischenverbindungstest von Anschlüssen entsprechend jeder Wortinformation vorgenommen werden.
Gemäß einem weiteren Aspekt der Halbleiter-Speicheranordnung der vorliegenden Erfindung invertiert eine Testeinheit einen Teil der oder alle Ausgabemuster, die aus einem erweiterten Eingangs/Ausgangsanschluß ausgegeben werden, zur Zeit der Erweiterung einer Wortinformation. Daher kann ohne Erhöhung einer Größe der Testeinheit ein Zwischenverbindungstest vorgenommen werden, indem veranlaßt wird, daß die Ausgabemuster aus dem Eingangs/Ausgangsanschluß und aus dem erweiterten Eingangs/Ausgangsanschluß zur Zeit der Erweiterung der Wortinformation geändert werden.
Gemäß einem weiteren Aspekt der Halbleiter-Speicheranordnung der vorliegenden Erfindung invertiert eine Testeinheit die Logik eines Ausgabemusters, das aus einem Eingangs/Ausgangsanschluß ausgegeben wird, indem sie von einem Schaltanschluß gesteuert wird. Mit anderen Worten wird das Ausgabemuster aus dem Eingangs/Ausgangsanschluß in Abhängigkeit von einem Steuerzustand (Signalpegel) des Schaltanschlusses geändert. Daher kann durch die Bestätigung des Ausgabemusters der Zwischenverbindungstest für den Schaltanschluß, der weder zu den Eingangstestanschlüssen noch zu den Ausgangstestanschlüssen gehört, vorgenommen werden. Folglich kann, beispielsweise auch wenn der Schaltanschluß auf einen Hochpegel oder Niederpegel auf einer Leiterplatte oder dgl. festgelegt ist, ein Verbindungsfehler des Schaltanschlusses gefunden werden.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung umfaßt die Halbleiter-Speicheranordnung eine Wandlerschaltung. Die Wandlerschaltung empfängt parallele Eingabemuster (Testmuster) über eine Vielzahl von Eingangsanschlüssen zur Zeit des Testens einer Zwischenverbindung zwischen jedem Anschluß und einer Leiterplatte. Die Wandlerschaltung wandelt die Muster in serielle Ausgabemuster um, die sequentiell aus einem Ausgangsanschluß auszugeben sind. Da die parallelen Eingabemuster in serielle Ausgabemuster umgewandelt und aus dem Ausgangsanschluß ausgegeben werden, kann der Zwischenverbindungstest vorgenommen werden, auch wenn die Anzahl von Ausgangsanschlüssen gering ist. In der vorliegenden Erfindung ist die Anzahl von Ausgangsanschlüssen nicht von der Anzahl von Eingangsanschlüssen abhängig, und zumindest ein Ausgangsanschluß ist ausreichend.
Außerdem kann, indem nur Anschlüsse verwendet werden, die in einem Normalbetrieb verwendet werden, eine Anschlußverbindung ohne dedizierte Testanschlüsse vorgenommen werden.
Die Ausgabemuster (erwartete Werte) aus den Ausgangsanschlüssen sind die Muster, die von den parallelen Eingabemustern nur in serielle Muster umgewandelt wurden. Daher kann ein Benutzer oder dgl., der den Zwischenverbindungstest vornimmt, leicht die Ausgabemuster analysieren und identifizieren, wo ein Verbindungsfehler vorliegt.
Die Wandlerschaltung ist mit einer einfachen parallelen-seriellen Wandlerschaltung konfiguriert. Daher kann ein Schaltungsbereich für den Zwischenverbindungstest klein sein, und die Chipgröße wird durch die Testschaltung nicht beeinträchtigt.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung umfaßt die Halbleiter-Speicheranordnung eine Vielzahl von Wandlerschaltungen, die jeweils jedem von Ausgangsanschlüssen entsprechen. Jede der Wandlerschaltungen wandelt parallele Eingabemuster in serielle Ausgabemuster um. Jeder der Ausgangsanschlüsse gibt das serielle Ausgabemuster aus. Folglich werden parallele Ausgabemuster von einer Vielzahl der Ausgangsanschlüsse ausgegeben, und die zum Ausgeben der Ausgabemuster notwendige Zeit wird verkürzt. Daher kann auch die für das Testen notwendige Zeit reduziert werden.
Gemäß einem weiteren Aspekt der Halbleiter-Speicheranordnung der vorliegenden Erfindung ist eine Wandlerschaltung aus einem Schieberegister konfiguriert, das seriell eine Vielzahl von Verriegelungsschaltungen verbindet. Daher kann die Wandlerschaltung leicht konstruiert werden.
Gemäß einem weiteren Aspekt der Halbleiter-Speicheranordnung der vorliegenden Erfindung empfängt eine Operationsschaltung parallele Eingabemuster (Testmuster) über eine Vielzahl von Eingangsanschlüssen zur Zeit des Testens einer Zwischenverbindung zwischen jedem Anschluß der Halbleiter-Speicheranordnung und einer Leiterplatte, die in einem Normalbetrieb verwendet werden, nimmt eine Logikoperation vor, und gibt parallele Operationsergebnismuster aus. Eine Wandlerschaltung empfängt die parallelen Operationsergebnismuster von der Operationsschaltung und wandelt die Muster in serielle Ausgabemuster um. Die umgewandelten Ausgabemuster werden dann sequentiell aus Ausgangsanschlüssen ausgegeben.
Indem an den Eingabemustern eine Operation vorgenommen wird, kann der Datenbetrag (die Bitanzahl) der Eingabemuster, die der Wandlerschaltung zugeführt werden, reduziert werden. Folglich werden die Ausgabemuster kürzer, und die Testzeit wird reduziert. Außerdem wird der Maßstab der Wandlerschaltung kleiner.
Da die parallelen Eingabemuster in die seriellen Muster umgewandelt und aus den Ausgangsanschlüssen ausgegeben werden, kann der Zwischenverbindungstest vorgenommen werden, auch wenn die Anzahl der Ausgangsanschlüsse gering ist. Die Anzahl der Ausgangsanschlüsse ist nicht von der Anzahl der Eingangsanschlüsse abhängig, und zumindest ein Ausgangsanschluß ist ausreichend.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung umfaßt die Halbleiter-Speicheranordnung einen zweiten Ausgangsanschluß, der in einem vorherbestimmten Betriebsmodus unter einer Vielzahl von Normalbetriebsmodi verwendet wird. Eine Mustergeneratorschaltung empfängt sequentiell Ausgabemuster von einer Wandlerschaltung und generiert zweite serielle Ausgabemuster, die von den Ausgabemustern, die empfangen wurden, verschieden sind. Die zweiten Ausgabemuster, die generiert wurden, werden aus dem zweiten Ausgangsanschluß ausgegeben. Daher wird in einem Betriebsmodus, der den zweiten Ausgangsanschluß nicht verwendet, der Zwischenverbindungstest unter Verwendung der Wandlerschaltung vorgenommen. In einem Betriebsmodus, der den zweiten Ausgangsanschluß verwendet, wird hingegen der Zwischenverbindungstest unter Verwendung der Wandlerschaltung und der Mustergeneratorschaltung vorgenommen. Die Eingabemuster können identisch sein, egal ob der zweite Ausgangsanschluß verwendet wird oder nicht.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung umfaßt die Leiterplatte, auf der die Halbleiter-Speicheranordnung montiert ist, eine Steuerschaltung und Verbindungsteile, die Anschlüsse der Halbleiter-Speicheranordnung verbinden. Die Steuerschaltung führt einem vorherbestimmten Anschluß der Halbleiter-Speicheranordnung über den Verbindungsteil ein Signal zu und aktiviert die Testeinheit. Die Steuerschaltung führt ein Eingabemuster dem Eingangstestanschluß über den Verbindungsteil zu und empfängt ein Ausgabemuster vom Ausgangstestanschluß. Daher kann durch das Vergleichen des Ausgabemusters mit erwarteten Werten der Zwischenverbindungstest zwischen jedem Anschluß der Halbleiter-Speicheranordnung und jedem der Verbindungsteile vorgenommen werden.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung umfaßt die Leiterplatte, auf der die Halbleiter-Speicheranordnung montiert ist, eine Anschlußeinheit und Verbindungsteile, die Anschlüsse der oben beschriebenen Halbleiter-Speicheranordnung verbinden. Die Anschlußeinheit ist mit den Anschlüssen der Halbleiter-Speicheranordnung über die Verbindungsteile verbunden. Daher kann beispielsweise durch den Empfang eines Ausgabemusters vom Ausgangstestanschluß nach der Zufuhr eines Signals von der Außenseite der Leiterplatte zu einem vorherbestimmten Anschluß über die Anschlußeinheit und der Zufuhr eines Eingabemusters zum Eingangstestanschluß der Zwischenverbindungstest zwischen jedem Anschluß der Halbleiter-Speicheranordnung und jedem der Verbindungsteile vorgenommen werden.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung umfaßt die Leiterplatte, auf der die Halbleiter-Speicheranordnung montiert ist, eine Steuerschaltung und Verbindungsteile, die jeden der Anschlüsse der Halbleiter-Speicheranordnung miteinander verbinden. Die Steuerschaltung führt den Eingangsanschlüssen der Halbleiter-Speicheranordnung über die Verbindungsteile parallele Eingabemuster zu, und empfängt serielle Ausgabemuster sequentiell vom Ausgangsanschluß. Durch das Vergleichen der Ausgabemuster mit erwarteten Werten kann der Zwischenverbindungstest zwischen jedem der Anschlüsse der Halbleiter-Speicheranordnung und jedem der Verbindungsteile vorgenommen werden.
Gemäß einem weiteren Aspekt der Leiterplatte, auf der die Halbleiter-Speicheranordnung der vorliegenden Erfindung montiert ist, ist die Anschlußeinheit mit jedem der Anschlüsse der Halbleiter-Speicheranordnung über Verbindungsteile verbunden. Daher kann der Zwischenverbindungstest zwischen jedem der Anschlüsse und jedem der Verbindungsteile vorgenommen werden, indem die Eingabemuster von der Außenseite der Leiterplatte den Eingangsanschlüssen über die Anschlußeinheit zugeführt werden, und die Ausgabemuster aus dem Ausgangsanschluß zur Außenseite der Leiterplatte über die Anschlußeinheit ausgegeben werden.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird im Verfahren zum Testen der Zwischenverbindung zwischen einer Halbleiter-Speicheranordnung und einer Leiterplatte ein vorherbestimmtes Signal eine Vielzahl von Malen dem vorherbestimmten Anschluß der oben beschriebenen Halbleiter-Speicheranordnung, die auf einer Leiterplatte montiert ist, zugeführt, und die Testeinheit der Halbleiter-Speicheranordnung wird aktiviert. Dann wird ein Eingabemuster dem Eingangstestanschluß zugeführt, und ein Ausgabemuster vom Ausgangstestanschluß wird empfangen, um mit erwarteten Werten verglichen zu werden. Auf diese Weise kann ein Zwischenverbindungstest zwischen jedem Anschluß der Halbleiter-Speicheranordnung und der Leiterplatte vorgenommen werden.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung werden im Verfahren zum Testen der Zwischenverbindung zwischen der Halbleiter-Speicheranordnung und der Leiterplatte parallele Eingabemuster den Eingangsanschlüssen der Halbleiter-Speicheranordnung zugeführt. Durch das Vergleichen eines Ausgabemuster aus dem Ausgangsanschluß mit erwarteten Werten, die im voraus vorbereitet wurden, kann ein Zwischenverbindungstest zwischen jedem der Anschlüsse der Halbleiter-Speicheranordnung und jedem der Verbindungsteile einer Leiterplatte vorgenommen werden.
KURZE BESCHREIBUNG DER ZEICHUNGEN
1 ist ein Blockbild, das einen Überblick über das Boundary Scan-Verfahren im Stand der Technik zeigt;
2 ist ein Blockbild, das ein Grundprinzip einer Halbleiter-Speicheranordnung gemäß der vorliegenden Erfindung zeigt;
3 ist ein Blockbild, das ein Grundprinzip eines Verfahrens zum Testen der Zwischenverbindung zwischen einer Halbleiter-Speicheranordnung und einer Leiterplatte sowie einer Leiterplatte, auf der die Halbleiter-Speicheranordnung gemäß der vorliegenden Erfindung montiert ist, zeigt;
4 ist ein Blockbild, das ein weiteres Grundprinzip der Leiterplatte, auf der die Halbleiter-Speicheranordnung der vorliegenden Erfindung montiert ist, zeigt;
5 ist eine Gesamtkonfigurationsdarstellung, welche die erste Ausführungsform der Halbleiter-Speicheranordnung, die erste Ausführungsform der Leiterplatte, auf der die Halbleiter-Speicheranordnung montiert ist, und die erste Ausführungsform eines Verfahrens zum Testen der Zwischenverbindung zwischen einer Halbleiter-Speicheranordnung und einer Leiterplatte zeigt;
6 ist ein Blockbild, das eine interne Konfiguration des Flash-Speichers von 5 zeigt;
7 ist ein Schaltbild, das eine Rücksetzgeneratorschaltung der Detektiereinheit von 6 zeigt;
8 ist ein Schaltbild, das eine Initialisierungsschaltung der Detektiereinheit von 6 zeigt;
9 ist ein Schaltbild, das eine Testmodus-Auftrittsschaltung der Detektiereinheit von 6 zeigt;
10 ist ein Schaltbild, das eine Wandlerschaltung zeigt;
11 ist ein Schaltbild, das eine Operationsschaltung zeigt;
12 ist ein Schaltbild, das eine Ausgangswandlerschaltung zeigt;
13 ist ein Schaltbild, das eine Ausgangswandlerschaltung zeigt;
14 ist ein Schaltbild, das eine Ausgangswandlerschaltung zeigt;
15 ist ein Zeitdiagramm, das eine Steuerung des Verbindungstestmodus zeigt;
16 ist ein Zeitdiagramm, das den Zustand zeigt, daß der Zwischenverbindungstest vorgenommen wird;
17 ist eine erläuternde Darstellung, die den erwarteten Wert der Eingabemuster und der Ausgabemuster im 8 Bit-Modus zeigt;
18 ist eine erläuternde Darstellung, die den erwarteten Wert der Eingabemuster und der Ausgabemuster im 16 Bit-Modus zeigt;
19 ist ein Schaltbild, das die zweite Ausführungsform der Halbleiter-Speicheranordnung gemäß der vorliegenden Erfindung zeigt;
20 ist eine Gesamtkonfigurationsdarstellung, welche die zweite Ausführungsform der Leiterplatte, auf der die Halbleiter-Speicheranordnung gemäß der vorliegenden Erfindung montiert ist, zeigt;
21 ist ein Zeitdiagramm, das den Zustand zeigt, daß der Zwischenverbindungstest vorgenommen wird;
22 ist ein Blockbild, das ein weiteres Prinzip der vorliegenden Erfindung zeigt;
23 ist eine Gesamtkonfigurationsdarstellung, welche die dritte Ausführungsform der Halbleiter-Speicheranordnung, die dritte Ausführungsform der Leiterplatte, auf der die Halbleiter-Speicheranordnung montiert ist, und die zweite Ausführungsform eines Verfahrens zum Testen der Zwischenverbindung zwischen einer Halbleiter-Speicheranordnung und einer Leiterplatte zeigt;
24 ist ein Blockbild, das die interne Konfiguration des Flash-Speichers von 23 zeigt;
25 ist ein Schaltbild, das eine Verriegelungsschaltung von 24 zeigt;
26 ist ein Zeitdiagramm, das die Steuerung des Schaltens zum Verbindungstestmodus zeigt;
27 ist ein Zeitdiagramm, das den Zustand zeigt, daß der Zwischenverbindungstest vorgenommen wird;
28 ist eine erläuternde Darstellung, die Testmuster und Ausgabemuster in der dritten Ausführungsform der Halbleiter-Speicheranordnung zeigt;
29 ist eine erläuternde Darstellung, die ein Beispiel der Ausgabemuster zur Zeit des Verbindungsfehlers in der dritten Ausführungsform der Halbleiter-Speicheranordnung zeigt;
30 ist eine erläuternde Darstellung, die ein Beispiel der Ausgabemuster zur Zeit eines anderen Verbindungsfehlers in der dritten Ausführungsform der Halbleiter-Speicheranordnung zeigt;
31 ist ein Blockbild, das die vierte Ausführungsform der Halbleiter-Speicheranordnung gemäß der vorliegenden Erfindung zeigt;
32 ist eine erläuternde Darstellung, die eine Logiktabelle des Decoders von 31 zeigt;
33 ist ein Blockbild, das die fünfte Ausführungsform der Halbleiter-Speicheranordnung gemäß der vorliegenden Erfindung zeigt;
34 ist ein Blockbild, das die sechste Ausführungsform der Halbleiter-Speicheranordnung gemäß der vorliegenden Erfindung zeigt; und
35 ist ein Blockbild, das ein weiteres Beispiel der Leiterplatte, auf der die Halbleiter-Speicheranordnung gemäß der vorliegenden Erfindung montiert ist, zeigt.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Im nachstehenden werden Ausführungsformen der vorliegenden Erfindung mit Bezugnahme auf die beigeschlossenen Zeichnungen erläutert.
2 ist ein Blockbild, das ein Grundprinzip der ersten und zweiten Ausführungsform einer Halbleiter-Speicheranordnung der vorliegenden Erfindung zeigt.
Eine Halbleiter-Speicheranordnung 13 umfaßt eine Detektiereinheit 35, eine interne Schaltung 23, 25, 27 und 29, eine Testeinheit 37 und 31, eine Aktivitätsspeicherschaltung 53, eine Inaktivitätsspeicherschaltung 55, und eine Aktivitätsverbotsschaltung 76. Die mit 37 und 31 bezeichnete Testeinheit enthält eine Operationsschaltung 37b.
Die Detektiereinheit 35 detektiert einen Zustand eines vorherbestimmten Anschlusses zu der Zeit, zu der ein Rücksetzsignal, das einem Rücksetzanschluß zugeführt wird, geändert wird. Der vorherbestimmte Anschluß nimmt beispielsweise Bezug auf einen Aktivierungsanschluß, der ein Aktivierungssignal zum Aktivieren der internen Schaltung empfängt, und einen Speicheranschluß, der ein Lese- oder Schreibsteuersignal zum Zugreifen auf implementierte Speicherelemente MC empfängt. Die Halbleiter-Speicheranordnung 13 umfaßt ferner Eingangs/Ausgangsanschlüsse, erweiterte Eingangs/Ausgangsanschlüsse und einen Schaltanschluß. Die Eingangs/Ausgangsanschlüsse lesen und schreiben Daten aus dem und in das implementierte Speicherelement MC. Die erweiterten Eingangs/Ausgangsanschlüsse werden zusammen mit den Eingangs/Ausgangsanschlüssen zur Zeit der Erweiterung einer Wortbildung von Daten verwendet. Der Schaltanschluß wird zum Umschalten der Wortbildung verwendet. Ein Teil der Anschlüsse der Anordnung 13 wird als Eingangs- oder Ausgangstestanschlüsse verwendet, wenn die Testeinheit aktiv ist.
Ein vom vorherbestimmten Anschluß empfangenes Signal wird zur mit 23, 25, 27 und 29 bezeichneten internen Schaltung und zur Detektiereinheit 35 über eine Eingangsschaltung 39 gesendet.
Die Aktivitätspeicherschaltung 53 speichert Informationen, daß die Testeinheit 31 und 37 aktiviert wurde, nachdem das Netz eingeschaltet wird, während die Inaktivitätsspeicherschaltung Informationen speichert, daß die Testeinheit 31 und 37 inaktiviert wurde, nachdem das Netz eingeschaltet wird. Die Aktivitätsverbotsschaltung 76 verbietet eine Aktivierung der Testeinheit 31 und 37, ungeachtet eines Ergebnisses der Detektion durch die Detektiereinheit 35.
3 ist ein Blockbild, das ein Grundprinzip eines Verfahrens zum Testen der Zwischenverbindung zwischen einer Halbleiter-Speicheranordnung und einer Leiterplatte sowie einer Leiterplatte, auf der die Halbleiter-Speicheranordnung gemäß der vorliegenden Erfindung montiert ist, zeigt.
Eine Leiterplatte 11, auf der die Halbleiter-Speicheranordnung montiert ist, umfaßt eine Steuerschaltung 15 und Verbindungsteile 17, die jeweils entsprechende Anschlüsse der Halbleiter-Speicheranordnung 13 verbinden. Die Steuerschaltung 15 führt ein Eingabemuster jedem der Eingangstestanschlüsse über den entsprechenden Verbindungsteil 17 zu, und empfängt ein Ausgabemuster vom entsprechenden Ausgangstestanschluß.
4 ist ein Blockbild, das ein weiteres Grundprinzip der Leiterplatte, auf der die Halbleiter-Speicheranordnung der vorliegenden Erfindung montiert ist, zeigt.
Die Leiterplatte 11, auf der die Halbleiter-Speicheranordnung montiert ist, umfaßt eine Anschlußeinheit 79 und Verbindungsteile 17, die Anschlüsse der Halbleiter-Speicheranordnungen 13a und 13b verbinden. Die Anschlußeinheit 79 ist mit den Anschlüssen der Halbleiter-Speicheranordnungen 13a und 13b über die Verbindungsteile 17 verbunden.
5 zeigt die erste Ausführungsform der Halbleiter-Speicheranordnung, die erste Ausführungsform der Leiterplatte, auf der die Halbleiter-Speicheranordnung montiert ist, und die erste Ausführungsform eines Verfahrens zum Testen der Zwischenverbindung zwischen einer Halbleiter-Speicheranordnung und einer Leiterplatte.
In 5 sind ein Speichercontroller 15 und die Halbleiter-Speicheranordnung 13, die ein 64 M Bit-Flash-Speicher ist, auf der Leiterplatte 11 montiert, die eine gedruckte Verdrahtungsplatte ist. Die gedruckte Verdrahtungsplatte 11, der Flash-Speicher 13 und der Speichercontroller 15 entsprechen der Leiterplatte, der Halbleiter-Speicheranordnung bzw. der Steuerschaltung, die in 3 gezeigt sind. Anschlüsse des Flash-Speichers 13 (wie ein /BYTE-Anschluß) und Anschlüsse des Speichercontrollers 15 sind auf Lötaugen 17 gelötet, die auf der gedruckten Verdrahtungsplatte 11 gebildet sind. Die Lötaugen 17 entsprechen den in 3 gezeigten Verbindungsteilen 17. Die Lötaugen 17 des Flash-Speichers 13 und die Lötaugen 17 des Speichercontrollers 15 sind gemäß einem durch Pfeile in 5 gezeigten Verdrahtungsmuster 19 miteinander verbunden. Die Richtungen der Pfeile zeigen die Richtungen, in denen Signale geführt werden.
Der Speichercontroller 15 ist aus einer Logik-LSI, wie einem Gatterarray, gebildet. Der Speichercontroller 15 hat eine Steuerschaltung für einen Normalbetrieb des Flash-Speichers 13, eine Steuerschaltung zum Aktivieren eines SCITT-Decoders 37 des Flash-Speichers 13, der nachstehend erläutert wird, eine Schaltung zum Eingeben eines Testeingabemusters in den Flash-Speicher 13, und eine Schaltung zum Vergleichen erwarteter Werte mit einem Ausgabemuster aus dem Flash-Speicher 13 ansprechend auf das Eingabemuster.
Alternativ dazu hat der Speichercontroller 15 eine Steuerschaltung für einen Normalbetrieb des Flash-Speichers 13 und eine Steuerschaltung zum Boundary Scannen. Mit anderen Worten wird ein Steuersignal zum Aktivieren des SCITT-Decoders 37 des Flash-Speichers 13 zugeführt, indem die in 1 gezeigte BS-Zelle 4 oder dgl. dazu veranlaßt wird, und ein Eingabemuster zum Testen wird dem Flash-Speicher 13 zugeführt. Ein Ausgabemuster wird dann ansprechend auf das Eingabemuster aus dem Flash-Speicher 13 zum Speichercontroller 15 ausgegeben.
Jeder der Flash-Speicher 13 und der Speichercontroller 15 umfassen den Schaltanschluß /BYTE, einen Rücksetzanschluß /RESET, einen Chipfreigabeanschluß /CE, einen Schreibfreigabeanschluß /WE, einen Ausgangsfreigabeanschluß /OE, Adressenanschlüsse A0–A21, Dateneingangs/Ausgangsanschlüsse DQ0–DQ14, einen Mehrzweckanschluß DQ15/A-1, und einen Bereit/Belegt-Anschluß RY/BY. Der Chipfreigabeanschluß /CE und der Schreibfreigabeanschluß /WE entsprechen dem Aktivierungsanschluß und dem Steueranschluß, die in 2 gezeigt sind. Die Dateneingangs/Ausgangsanschlüsse DQ0–DQ14 und der Mehrzweckanschluß DQ15/A-1 des Flash-Speichers 13 entsprechen den in 2 gezeigten erweiterten Eingangs/Ausgangsanschlüssen. Der Ausdruck ”/”, wie beispielsweise in /BYTE oder /RESET, bedeutet eine negative Logik. Das heißt, die Anschlüsse werden aktiv, wenn der Pegel von Signalen darin niedrig ist. Der Bereit/Belegt-Anschluß RY/BY bedeutet, daß der Flash-Speicher 13 entweder bereit oder belegt ist. Der Mehrzweckanschluß DQ15/A-1 dient als Adressenanschluß A-1, wenn der Schaltanschluß /BYTE ein Niederpegelsignal empfängt, während er als Dateneingangs/Ausgangsanschluß DQ15 dient, wenn der /BYTE-Anschluß ein Hochpegelsignal empfängt.
Der Flash-Speicher 13 hat eine Funktion zum Umschalten einer Wortbildung von Eingangs/Ausgangsdaten unter Verwendung des /BYTE-Anschlusses. Der Flash-Speicher 13 ist in einem 8 Bit-Modus, wenn der Schaltanschluß /BYTE das Niederpegelsignal empfängt. Zu dieser Zeit werden die Dateneingangs/Ausgangsanschlüsse DQ8–DQ14 in den oberen Bits nicht verwendet. Der Flash-Speicher 13 schaltet zu einem 16 Bit-Modus, wenn der Schaltanschluß /BYTE das Hochpegelsignal empfängt. Der Mehrzweckanschluß DQ15/A-1 dient als Dateneingangs/Ausgangsanschluß DQ15, und alle Dateneingangs/Ausgangsanschlüsse DQ0–DQ15 in den unteren und oberen Bits werden in diesem Fall verwendet.
6 ist ein Blockbild, das eine interne Konfiguration des Flash-Speichers 13 zeigt. In der folgenden Erläuterung haben über die Anschlüsse zugeführte Signale dieselben Bezugscodes wie die Anschlußbezugscodes, wie ”Rücksetzsignal /RESET”. In 6 zeigen fettgedruckte Pfeile Signalleitungen, die eine Vielzahl von Leitungen umfassen.
Der Flash-Speicher 13 hat eine Eingabepuffereinheit 21, eine Speicherzelleneinheit 23, einen Reihendecoder 25, einen Spaltendecoder 27, eine Leseverstärkereinheit 29, eine Ausgangswandlerschaltung 31, eine Ausgabepuffereinheit 33, eine Detektiereinheit 35, und einen SCITT-Decoder 37. Der SCITT-Decoder 37 und die Ausgangswandlerschaltung 31 entsprechen der in 2 gezeigten Testeinheit. Die Speicherzelleneinheit 23, der Reihendecoder 25, der Spaltendecoder 27 und der Leseverstärker 29 entsprechen der internen Schaltung in 2. Eingangsschaltungen in die Dateneingangs/Ausgangsanschlüsse DQ0–DQ15 und eine Schreibschaltung für die Speicherzelle 23 sind in 6 nicht gezeigt.
Die Eingabepuffereinheit 21 umfaßt eine Vielzahl der Eingangsschaltungen 39. Jede der Eingangsschaltungen 39 wandelt Eingangssignale vom Speichercontroller 15 in interne Signale um und gibt das interne Signal innerhalb des Chips aus. Spezifischer wird ein Schaltsignal /BYTE in Schaltsignale BYTE und BYTEB umgewandelt, und ein Rücksetzsignal /RESET wird in Hardware-Rücksetzsignale HWRESET und HWRESETB umgewandelt. Ein Chipfreigabesignal /CE wird in Chipfreigabesignale CE und CEB umgewandelt, und ein Schreibfreigabesignal /WE wird in Schreibfreigabesignale WE und WEB umgewandelt. Ein Ausgangsfreigabesignal /OE wird in Ausgangsfreigabesignale OE und OEB umgewandelt, und Adressensignale A0–A21 und A-1 werden in Adressensignale SCA0–SCA21 und SCA-1 umgewandelt. Das Chipfreigabesignal /CE entspricht dem in 2 gezeigten Aktivierungssignal. Das Schreibfreigabesignal /WE entspricht dem Schreibsteuersignal und dem Lesesteuersignal, die in 2 gezeigt sind. Die internen Signale mit dem Suffix ”B” bezeichnen Signale mit negativer Logik. Andere interne Signale sind positive Logiksignale. Keine der Eingangsschaltungen 39 wird vom Rücksetzsignal /RESET gesteuert. Daher werden die den Eingangsschaltungen 39 zugeführten Signale immer als interne Signale ungeachtet des Pegels des Eingangssignals /RESET ausgegeben.
Die Adressensignale SCA13–SCA21 werden dem Reihendecoder 25 zugeführt, während die Adressensignale SCA0–SCA12 dem Spaltendecoder 27 zugeführt werden. In der Speicherzelleneinheit 23 ist eine Vielzahl von Speicherzellen MC vertikal und horizontal angeordnet. Die Speicherzellen MC entsprechen den in 2 gezeigten Speicherelementen. Der Reihendecoder 25 und der Spaltendecoder 27 sind Schaltungen zum Auswählen einer Speicherzelle in der Reihenrichtung bzw. in der Spaltenrichtung. Ein aus der ausgewählten Speicherzelle MC ausgegebenes Signal wird zum Leseverstärker 29 über den Spaltendecoder 27 und eine Bitleitung BL ausgegeben. Der Leseverstärker 29 verstärkt ein schwaches Signal, das aus der Speicherzelle MC ausgegeben wird, und gibt das verstärkte Signal als Datenausgangssignale SOUT0-15 aus. Die Ausgangswandlereinheit 31 empfängt die Datenausgangssignale SOUT0-15, ein internes Bereit/Belegt-Signal IRY/BY, das Schaltsignal BYTEB, Operationsergebnissignale SCADQ0–SCADQ7 und SCARY/BY, und ein Testmodussignal SCITT, und gibt Ausgangssignale DQ0OUT–DQ15OUT und RY/BYOUT zum Ausgabepuffer 33 aus.
Der Ausgabepuffer 33 umfaßt eine Vielzahl von Ausgangsschaltungen 41. Die Ausgangsschaltungen 41 empfangen das Ausgangssignal DQ0OUT–DQ15OUT und RY/BYOUT, und geben entsprechende Dateneingangs/Ausgangssignale DQ0–DQ15 und das Bereit/Belegt-Signal RY/BY an die Außenseite davon aus. Der Ausgabepuffer 33 wird vom Ausgangsfreigabesignal OEB gesteuert, und die Signale vom Ausgabepuffer 33 werden nur dann ausgegeben, wenn das Ausgangsfreigabesignal ein Niederpegel ist.
Die Detektiereinheit 35 empfängt ein Netz-ein-Signal VCCDC, das Hardware-Rücksetzsignal HWRESET, das Schreibfreigabesignal WE und das Chipfreigabesignal CE, und gibt das Testmodussignal SCITT aus.
Der SCITT-Decoder 37 empfängt das Schaltsignal BYTE, das Schreibfreigabesignal WE und die Adressensignale SCA0–SCA21 und SCA-1, und gibt die Operationsergebnissignale SCADQ0–SCADQ7 und SCARY/BY aus.
Zum besseren Verständnis der folgenden Erläuterung können die Namen der Signale weggelassen werden, wie das ”RESET-Signal”, welches das ”Rücksetzsignal RESET” bedeutet, das ”WE-Signal”, welches das ”Schreibfreigabesignal WE” bedeutet, und das ”CE-Signal”, welches das ”Chipfreigabesignal CE” bedeutet.
7 bis 9 zeigen Details der Detektiereinheit 35. Die Detektiereinheit 35 umfaßt eine Rücksetzgeneratorschaltung 43, eine Initialisierungsschaltung 45 und eine Testmodus-Auftrittsschaltung 46.
Wie in 7 gezeigt, umfaßt die Rücksetzgeneratorschaltung 43 ein NICHT-UND-Gatter 43a mit drei Eingängen, ein NICHT-ODER-Gatter 43b mit zwei Eingängen und einen Inverter 43c, die in Serie geschaltet sind. Eingänge des NICHT-UND-Gatters 43a empfangen des CE-Signal, das WE-Signal und das VCCDC-Signal. Ein Ausgang des NICHT-UND-Gatters 43a ist mit einem der Eingänge des NICHT-ODER-Gatters 43b verbunden. Der andere Eingang des NICHT-ODER-Gatters 43b empfängt ein Ausstiegssignal EXIT, das nachstehend erläutert wird. Das NICHT-ODER-Gatter 43b gibt das Rücksetzsignal RESETB aus. Der Inverter 43c empfängt das Rücksetzsignal RESETB und gibt das Rücksetzsignal RESET aus.
Wie in 8 gezeigt, umfaßt die Initialisierungsschaltung 45 eine erste Verriegelung 47, eine zweite Verriegelung 49 und eine dritte Verriegelung 51, wobei in jeder von diesen ein Eingang und ein Ausgang von zwei Invertern miteinander verbunden sind.
Ein Drain eines nMOS 45a und eine Source eines nMOS 45b sind mit einem Eingang 47a der ersten Verriegelung 47 verbunden. Eine Source des nMOS 45a ist mit einer Erdeleitung VSS verbunden, und ein Drain des nMOS 45b ist mit einer Energiezufuhrleitung VCC verbunden. Eine Gatterelektrode des nMOS 45a empfängt das HWRESET-Signal. Ein Ausgang eines Rücksetzimpulsgenerators 52 ist mit einer Gatterelektrode des nMOS 45b verbunden. Der Rücksetzimpulsgenerator 52 empfängt das HWRESET-Signal. Der Rücksetzimpulsgenerator 52 ist eine Schaltung zum Ausgeben eines positiven Impulses, wenn das /RESET-Signal vom Niederpegel zum Hochpegel wechselt. Ein Ausgang 47b der ersten Verriegelung 47 ist mit dem Inverter 45c verbunden. Ein Ausgang des Inverters 45c ist mit einem Eingang einer UND-Schaltung 45d mit drei Eingängen verbunden. Andere Eingänge der UND-Schaltung 45d empfangen das CE-Signal und das WE-Signal. Die UND-Schaltung 45d gibt ein Testmodus-Freigabesignal SCITT-EN aus. Das CE-Signal und das WE-Signal werden als Signale verwendet, deren Pegel für ein Schalten zu einem Verbindungstestmodus detektiert werden, der nachstehend erläutert wird.
Ein Drain eines nMOS 45e und eine Source eines nMOS 45f sind mit einem Eingang 49a der zweiten Verriegelung 49 verbunden. Eine Source des nMOS 45e ist mit der Erdeleitung VSS verbunden. Eine Gatterelektrode des nMOS 45e empfängt das RESET-Signal. Ein Drain des nMOS 45f empfängt das SCITT-EN-Signal. Eine Gatterelektrode des nMOS 45f empfängt das HWRESETB-Signal. Ein Ausgang 49b der zweiten Verriegelung 49 ist mit einem Eingang 51a der dritten Verriegelung 51 über einen nMOS 45g verbunden. Eine Gatterelektrode des nMOS 45g empfängt das HWRESET-Signal.
Ein Drain eines pMOS 45h ist mit dem Eingang 51a der dritten Verriegelung 51 verbunden. Eine Source eines pMOS 45h ist mit der Energiezufuhrleitung VCC verbunden. Eine Gatterelektrode des pMOS 45h empfängt das RESETB-Signal. Ein Ausgang 51b der dritten Verriegelung 51 ist mit einem Eingang einer Inverterreihe 45j verbunden, worin 2 Inverter in Serie geschaltet sind. Die Inverterreihe 45j gibt ein Testmodus-Setzsignal SCITT-SET aus.
Die Testmodus-Auftrittsschaltung 46 umfaßt eine Aktivitätsspeicherschaltung 53, eine Inaktivitätsspeicherschaltung 55 und eine Kombinationsschaltung 57, wie in 9 gezeigt.
Die Aktivitätsspeicherschaltung 53 umfaßt einen pMOS 53a, nMOSe 53b und 53c, die in Serie geschaltet sind, und eine Eintrittsverriegelung 59, die einen Eingang und einen Ausgang von zwei Invertern verbindet, und zwei Inverter 53d und 53e, die in Serie geschaltet sind. Eine Source des pMOS 53a ist mit der Energiezufuhrleitung VCC verbunden. Eine Source des nMOS 53c ist mit der Erdeleitung VSS verbunden. Gatterelektroden des pMOS 53a und des nMOS 53b empfangen das VCCDC-Signal. Eine Gatterelektrode des nMOS 53b empfängt das SCITT-SET-Signal. Drains des pMOS 53a und des nMOS 53b sind mit einem Eingang 59a der Eintrittsverriegelung 59 verbunden. Ein Ausgang der Eintrittsverriegelung 59 ist mit einem Eingang des Inverters 53d verbunden. Die Inverter 53d und 53e geben die Eintrittssignale ENTRYB bzw. ENTRY aus.
Die Inaktivitätsspeicherschaltung 55 umfaßt einen pMOS 55a, nMOSe 55b und 55c, die in Serie geschaltet sind, eine Ausstiegsverriegelung 61, die einen Eingang und einen Ausgang von zwei Invertern verbindet, und zwei Inverter 55d und 55e, die in Serie geschaltet sind. Eine Source des pMOS 55a ist mit der Energiezufuhrleitung VCC verbunden. Eine Source des nMOS 55c ist mit der Erdeleitung VSS verbunden. Gatterelektroden des pMOS 55a und des nMOS 55c empfangen das VCCDC-Signal. Ein Ausgang eines NICHT-ODER-Gatters 55f mit zwei Eingängen ist mit einer Gatterelektrode des nMOS 55b verbunden. Ein Eingang des NICHT-ODER-Gatters 55f empfängt das ENTRYB-Signal und das HWRESET-Signal. Drains des pMOS 55a und des nMOS 55b sind mit einem Eingang 61a der Ausstiegsverriegelung 61 verbunden. Ein Ausgang der Ausstiegsverriegelung 61 ist mit einem Eingang des Inverters 55d verbunden. Die Inverter 55d und 55e geben ein Eintrittssignal EXITB bzw. das Eintrittssignal EXIT aus.
Die Kombinationsschaltung 57 umfaßt einen Inverter 57a, ein NICHT-ODER-Gatter 57b mit zwei Eingängen und eine Inverterreihe 57c, die zwei Inverter in Serie schaltet. Ein Eingang des Inverters 57a empfängt das ENTRY-Signal. Ein Ausgang des Inverters 57a ist mit einem der Eingänge des NICHT-ODER-Gatters 57b verbunden. Der andere Eingang des NICHT-ODER-Gatters 57b empfängt das EXIT-Signal. Ein Ausgang des NICHT-ODER-Gatters 57b ist mit einem Eingang der Inverterreihe 57c verbunden. Die Inverterreihe 57c gibt das Testmodussignal SCITT aus.
10 und 11 zeigen Details des SCITT-Decoders 37. Der SCITT-Decoder 37 hat eine Wandlerschaltung 37a und eine Operationsschaltung 37b. Im 16 Bit-Modus, in dem die Anzahl von Ausgangsanschlüssen zunimmt, während die Anzahl von Eingangsanschlüssen abnimmt, führt die Wandlerschaltung 37a ein gemeinsames Signal (WEB-Signal) verschiedenen Eingängen der Operationsschaltung 37b zu. Die Operationsschaltung 37b führt eine Operation an Eingabemustern durch, die vom Speichercontroller 15 zugeführt werden, und gibt ein Ausgabemuster aus.
Die Wandlerschaltung 37a umfaßt einen Inverter 63 und CMOS-Transmissionsgatter 63b und 63c, die jeweils eine Source und einen Drain eines pMOS und eines nMOS verbinden, wie in 10 gezeigt. Ein Eingang des Inverters 63a, eine Gatterelektrode des pMOS des CMOS-Transmissionsgatters 63b und eine Gatterelektrode des nMOS des CMOS-Transmissionsgatters 63c empfangen das BYTE-Signal über einen Inverter 65. Ein Ausgang des Inverters 63a ist mit den Gatterelektroden des nMOS und des pMOS der CMOS-Transmissionsgatter 63b bzw. 63c verbunden. Ein Eingang des CMOS-Transmissionsgatters 63b empfängt das Adressensignal SCA-1. Ein Eingang des CMOS-Transmissionsgatters 63c empfängt das WEB-Signal. Ausgänge der MOS-Schalter 63b und 63c sind miteinander verbunden und geben ein Signal SCA-2 zum Decodieren aus. Die Wandlerschaltung 37a führt eine Freigabe unter Verwendung der Operationsschaltung 37b sowohl im 8 Bit-Modus als auch im 16 Bit-Modus durch.
Wie in 11 gezeigt, hat die Operationsschaltung 37b Exklusiv-NICHT-ODER-Gatter 67a, 67b, 67c, 67d und 67e mit 6 Eingängen, Exklusiv-NICHT-ODER-Gatter 67f, 67g und 67h mit 4 Eingängen, und ein Exklusiv-NICHT-ODER-Gatter mit zwei Eingängen 67j. Jedes der Exklusiv-NICHT-ODER-Gatter ist eine Exklusiv-NICHT-ODER-Schaltung. Das Exklusiv-NICHT-ODER-Gatter 67a empfängt die Adressensignale SCA0 und SCA8–SCA12, und gibt ein Operationsergebnis als Decodiersignal SCADQ0 aus. Das Exklusiv-NICHT-ODER-Gatter 67b empfängt die Adressensignale SCA1 und SCA13–SCA17, und gibt das Decodiersignal SCADQ1 aus. Das Exklusiv-NICHT-ODER-Gatter 67c empfängt die Adressensignale SCA1 und SCA18–SCA21, und das WEB-Signal, und gibt das Decodiersignal SCADQ2 aus. Das Exklusiv-NICHT-ODER-Gatter 67d empfängt die Adressensignale SCA3, SCA8, SCA13 und SCA18, das WEB-Signal und das SCA-2-Signal, und gibt das Decodiersignal SCADQ3 aus. Das Exklusiv-NICHT-ODER-Gatter 67e empfängt die Adressensignale SCA4, SCA9, SCA14 und SCA19, das WEB-Signal, und das SCA-2-Signal, und gibt das Decodiersignal SCADQ4 aus. Das Exklusiv-NICHT-ODER-Gatter 67f empfängt die Adressensignale SCA5, SCA10, SCA15 und SCA20, und gibt das Decodiersignal SCADQ5 aus. Das Exklusiv-NICHT-ODER-Gatter 67g empfängt die Adressensignale SCA6, SCA11, SCA16 und SCA21, und gibt das Decodiersignal SCADQ6 aus. Das Exklusiv-NICHT-ODER-Gatter 67h empfängt die Adressensignale SCA7, SCA12 und SCA17, und das WEB-Signal, und gibt das Decodiersignal SCADQ7 aus. Das Exklusiv-NICHT-ODER-Gatter 67j empfängt die Adressensignale SCA0 und das SCA-2-Signal, und gibt das Decodiersignal SCARY/BY aus. Die Operationsschaltung 37b wird nur dann aktiviert, wenn das Testmodussignal SCITT ein Hochpegel ist.
12 bis 14 zeigen Details der Ausgangswandlereinheit 31. Die Ausgangswandlereinheit 31 hat eine Funktion, die Dateneingangs/Ausgangsanschlüsse DQ0–DQ15 und den Bereit/Belegt-Anschluß RY/BY in Ausgangstestanschlüsse im Verbindungstestmodus umzuwandeln, der nachstehend erläutert wird. Die Ausgangstestanschlüsse sind Anschlüsse zum Ausgeben von Ausgabemustern, die von der Operationsschaltung 37b generiert werden, an die Außenseite davon im Verbindungstestmodus. Die Ausgangswandlereinheit 31 hat drei Ausgangswandlerschaltungen 69, 71 und 73 in Übereinstimmung mit der Art der Ausgangstestanschlüsse.
Die in 12 gezeigten Ausgangswandlerschaltungen 69 sind Schaltungen zum Ausgeben der Datenausgangssignale SOUT0–SOUT7, die den Dateneingangs/Ausgangssignalen DQ0–DQ7 entsprechen. Jede der Wandlerschaltungen 69 umfaßt eine Invertierschaltung 75, drei Inverter 69a, 69b und 69c, und die in 10 gezeigte Wandlerschaltung 63. Die Invertierschaltung 75 umfaßt einen Inverter 75a, einen MOS-Schalter 75b und einen CMOS-Inverter 75c. Ein Eingangsanschluß IN1 ist mit einer Source des pMOS des CMOS-Inverters 75c, einer Gatterelektrode eines pMOS des MOS-Schalters 75b und einem Eingang des Inverters 75b verbunden. Ein Ausgang des Inverters 75a ist mit einer Source eines nMOS des CMOS-Inverters 75c und einer Gatterelektrode eines nMOS des MOS-Schalters 75b verbunden. Ein Eingangsanschluß IN2 ist mit einem Eingang des MOS-Schalters 75b und einem Eingang des CMOS-Inverters 75c verbunden. Ein Ausgang des MOS-Schalters 75b und ein Ausgang des CMOS-Inverters 75c sind miteinander verbunden. Diese Ausgänge sind mit einem Eingang des MOS-Schalters 63c der Wandlerschaltung 63 über den Inverter 69b verbunden. Ein Eingang des MOS-Schalters 63b der Wandlerschaltung 63 ist mit einem Ausgang des Inverters 69a verbunden. Ein Eingangsanschluß IN3 ist mit einem Eingang des Inverters 69a verbunden. Ein Ausgang der Wandlerschaltung 63 ist mit einem Ausgangsanschluß OUT1 über den Inverter 69c verbunden.
Die Eingangsanschlüsse IN1 und IN4 der Wandlerschaltungen 69 empfangen das BYTEB-Signal und das SCITT-Signal. Die Eingangsanschlüsse IN2 und IN3 der Wandlerschaltungen 69 empfangen jeweils das Decodiersignal SCADQ0–SCADQ7, und das Datenausgangssignal SOUT0–SOUT7, ansprechend auf jedes Bit der Dateneingangs/Ausgangssignale DQ0–DQ7. Ähnlich gibt ein Ausgangsanschluß OUT1 jeder der Wandlerschaltungen 69 das Ausgangssignal DQ0OUT–DQ7OUT aus, das jedem Bit der Dateneingangs/Ausgangssignale DQ0–DQ7 entspricht.
Die in 13 gezeigten Ausgangswandlerschaltungen 71 sind Schaltungen zum Ausgeben von Datenausgangssignalen SOUT8–SOUT15, die den Dateneingangs/Ausgangssignalen DQ8–DQ15 entsprechen. Die Wandlerschaltungen 71 haben dieselbe Konfiguration wie die in 12 gezeigten Ausgangswandlerschaltungen 69, ausgenommen die Invertierschaltung 75, die in den Wandlerschaltungen 71 nicht existiert. Mit anderen Worten ist der Eingangsanschluß IN2 direkt mit dem Eingang des MOS-Schalters 63c der Wandlerschaltung 63 über einen Inverter 71b verbunden.
Der Eingangsanschluß IN4 jeder der Wandlerschaltungen 71 empfängt das SCITT-Signal. Die Eingangsanschlüsse IN2 der Wandlerschaltungen 71 empfangen die Decodiersignale SCADQ0–SCADQ7, welche jeweils einer Zahl entsprechen, die aus der Subtraktion von 8 von jedem Bit der Dateneingangs/Ausgangssignale DQ8–DQ15 resultiert. Die Eingangsanschlüsse IN3 der Ausgangswandlerschaltungen 71 empfangen die Datenausgangssignale SOUT8–SOUT15, die jeweils jedem Bit der Dateneingangs/Ausgangssignale DQ8–DQ15 entsprechen. Ähnlich geben die Ausgangsanschlüsse OUT1 der Wandlerschaltungen 69 die Ausgangssignale DQ8OUT–DQ15OUT aus, die jeweils jedem Bit der Dateneingangs/Ausgangssignale DQ8–DQ15 entsprechen.
Die in 14 gezeigte Ausgangswandlerschaltung 73 ist gleich wie die in 13 gezeigte Ausgangswandlerschaltung 71. Die Eingangsanschlüsse IN2, IN3 und IN4 empfangen das SCARY/BY-Signal, das IRY/BY-Signal bzw. das SCITT-Signal. Der Ausgangsanschluß OUT1 gibt das Ausgangssignal RY/BYOUT aus.
Ein Zwischenverbindungstest wird auf folgende Weise zwischen jedem der Anschlüsse des Flash-Speichers 13 und jedem der Lötaugen 17 der gedruckten Verdrahtungsplatte 11 durchgeführt, auf welcher der Flash-Speicher 13 und der Speichercontroller 15 montiert sind.
Zur Zeit des Einschaltens des Netzes schaltet der Flash-Speicher 13 zum Verbindungstestmodus ansprechend auf die Steuerung durch den Speichercontroller 15.
15 zeigt Zeiteinstellungen von Hauptsignalen, wenn der Flash-Speicher 13 zum Verbindungstestmodus schaltet, und dann zu einem Normalbetrieb zurückkehrt.
Nachdem das Netz EIN ist, erhöht sich die Spannung der Energiezufuhrleitung VCC auf einen vorherbestimmten Wert. Zu dieser Zeit gibt der Speichercontroller 15 das Niederpegel /RESET-Signal (15(a)) aus. Das VCCDC-Signal wird ein Hochpegel, das um T1 der Zeit der Spannungserhöhung der Energiezufuhrleitung VCC nacheilt. Das in 8 gezeigte HWRESET-Signal wird aufgrund des Niederpegel /RESET-Signals ein Hochpegel. Der nMOS 45a wird EIN, und der Ausgang 47b der ersten Verriegelung 47 wird ein Hochpegel. Das Testmodus-Freigabesignal SCITT-EN wird ein Niederpegel, da der Ausgang 47b ein Hochpegel wird. Während das VCCDC-Signal ein Niederpegel ist, werden das RESET-Signal und das RESETB-Signal, die in 7 gezeigt sind, auf dem Hochpegel bzw. Niederpegel gehalten. Daher wird der in 8 gezeigte nMOS 45e EIN, und der Ausgang 49b der zweiten Verriegelung 49 wird hoch. Das HWRESETB-Signal wird aufgrund des Niederpegel /RESET-Signals ein Niederpegel, und der nMOS 45f wird AUS. Der pMOS 45h wird EIN, und der Ausgang 51b der dritten Verriegelung 51 wird ein Niederpegel. Das Testmodus-Setzsignal SCITT-SET wird ein Niederpegel, da der Ausgang 51b ein Niederpegel wird.
In der in 9 gezeigten Aktivitätsspeicherschaltung 53 wird der pMOS 53a EIN, während das VCCDC-Signal ein Niederpegel ist, und der Ausgang 59b der Eintrittsverriegelung 59 wird ein Niederpegel. Durch den Niederpegel der Eintrittsverriegelung 59 werden die ENTRYB- und ENTRY-Signale ein Hochpegel bzw. Niederpegel. Durch den Hochpegel des ENTRY-Signals wird das Testmodussignal ein Niederpegel (15(b)).
In der in 9 gezeigten Inaktivitätsspeicherschaltung wird hingegen der pMOS 55a EIN, und der Ausgang 61b der Ausstiegsverriegelung 61 wird ein Niederpegel, während das VCCDC-Signal ein Niederpegel ist. Die Eintrittsverriegelung 61 verriegelt den Niederpegelausgang, und das EXITB-Signal und das EXIT-Signal werden ein Hochpegel bzw. Niederpegel (15(b)).
Das VCCDC-Signal wird kein Niederpegel, ausgenommen zu der Zeit, zu der das Netz EIN wird. Daher wird danach kein Hochpegelsignal an den Eingang 59a der Eintrittsverriegelung 59 und den Eingang 61a der Ausstiegsverriegelung 61 geliefert. Mit anderen Worten wechseln der Ausgang 59b der Eintrittsverriegelung 59 und der Ausgang 61b der Ausstiegsverriegelung 61 nicht erneut zum Niederpegel, sobald sie beide zum Hochpegel wechseln.
Der Speichercontroller 15 gibt die Niederpegel /WE- und /CE-Signale aus. Die RESET- und RESETB-Signale in 7 werden ein Niederpegel bzw. ein Hochpegel aufgrund der Niederpegel /WE- und /CE-Signale. Daher werden der nMOS 45e und der pMOS 45h, die in 8 gezeigt sind, AUS.
Der Speichercontroller 15 wechselt das /RESET-Signal zum Hochpegel, während er die Niederpegel /WE- und /CE-Signale ausgibt (15(c)). Das HWRESET-Signal und das HWRESETB-Signal, die in 8 gezeigt sind, werden ein Niederpegel bzw. Hochpegel aufgrund des Hochpegel /RESET-Signals. Der nMOS 45a wird AUS aufgrund des Niederpegel HWRESET-Signals. Der Rücksetzimpulsgenerator 52 führt der Gatterelektrode des nMOS 45b einen positiven Impuls zu. Der nMOS 45b wird während einer vorherbestimmten Periode EIN gehalten, und der Ausgang 47b der ersten Verriegelung 47 wird ein Niederpegel. Da sowohl die CE- als auch WE-Signale ein Hochpegel sind, wird das Testmodus-Freigabesignal SCITT-EN ein Hochpegel aufgrund des Niederpegelausgangs 47b. Mit anderen Worten wird an einer Anstiegkante des /RESET-Signals die Detektion des Niederpegels der /CE- und /WE-Signale (ein erstes Mal) vorgenommen.
Der nMOS 45f wird EIN aufgrund des Hochpegel HWRESETB-Signals. Daher wird der Hochpegelzustand des SCITT-EN-Signals zur zweiten Verriegelung 49 gesendet. Der Ausgang 49b der zweiten Verriegelung 49 wird ein Niederpegel. Da der nMOS 49g AUS ist aufgrund des Niederpegel HWRESET-Signals wird der Niederpegel des Ausgangs 49b der zweiten Verriegelung 49 nicht zur dritten Verriegelung 51 gesendet. Mit anderen Worten werden der Ausgang 51b der dritten Verriegelung 51 und das Testmodus-Setzsignal SCITT-SET auf dem Niederpegel gehalten.
Dann wechselt der Speichercontroller 15 das /RESET-Signal zum Niederpegel, während er die Niederpegel /WE- und /CE-Signale ausgibt (15(d)). Aufgrund des Niederpegel /RESET-Signals wird das HWRESET-Signal ein Hochpegel, und das in 8 gezeigte HWRESETB-Signal wird ein Niederpegel.
Der nMOS 45a wird aufgrund des Hochpegel HWRESET-Signals EIN. Der Ausgang 47b der ersten Verriegelung 47 wird erneut ein Hochpegel, da der nMOS 45a EIN wird, und das Testmodus-Freigabesignal SCITT-EN wird ein Niederpegel. Der nMOS 45g wird aufgrund des Hochpegel HWRESET-Signals EIN, und der Niederpegelzustand des Ausgangs 49b der zweiten Verriegelung 49 wird zur dritten Verriegelung 51 gesendet. Zu dieser Zeit sind das CE-Signal, das WE-Signal und das VCCDC-Signal, die in 7 gezeigt sind, alle ein Hochpegel, und das EXIT-Signal ist ein Niederpegel. Aus diesem Grund wird der Hochpegel des RESETB-Signals aufrechterhalten. Daher wird der in 8 gezeigte pMOS 45h AUS gehalten. Folglich wird der Ausgang 51b der dritten Verriegelung 51 ein Hochpegel, und das Testmodus-Setzsignal SCITT-SET wird ein Hochpegel. Mit anderen Worten wird der Niederpegelzustand der /CE- und /WE-Signale an einer Anstiegkante des /RESET-Signals erneut detektiert.
Der nMOS 53b der Aktivitätsspeicherschaltung 53, die in 9 gezeigt ist, wird aufgrund des Hochpegel-Testmodus-Setzsignals SCITT-SET EIN. Da das VCCDC-Signal ein Hochpegel ist, wird der Ausgang 59b der Eintrittsverriegelung 59 ein Hochpegel. Die ENTRYB- und die ENTRY-Signale werden ein Niederpegel bzw. ein Hochpegel aufgrund des Hochpegelausgangs 59b (15(e)). Da das EXIT-Signal den Niederpegel davon beibehält, wird das Testmodussignal SCITT ein Hochpegel, weil das ENTRY-Signal ein Niederpegel wird (15(f)).
Der Flash-Speicher 13 schaltet zum Verbindungstestmodus aufgrund des Hochpegels des Testmodussignals SCITT. Die Adressenanschlüsse A0–A21 und der Schreibfreigabeanschluß /WE des Flash-Speichers 13 werden als Eingangstestanschlüsse zum Empfangen von Eingabemustern ansprechend auf das Schalten zum Verbindungstestmodus verwendet. Im 8 Bit-Modus wird auch der Mehrzweckanschluß DQ15/A1 als Eingangstestanschluß verwendet. Der Flash-Speicher 13 aktiviert die in 11 gezeigte Operationsschaltung 37b, und schaltet Ausgangswege der in 12 bis 14 gezeigten Ausgangswandlerschaltungen 69, 71 und 73 zu Decodiersignalseiten um.
Beispielsweise sind die Ausgangssignale DQ0OUT–DQ7OUT, die aus den Wandlerschaltungen 69 ausgegeben werden, in derselben Logik wie die Decodiersignale SCAD0–SCAD7, wenn das /BYTE-Signal ein Niederpegel ist (was den 8 Bit-Modus bedeutet). Zu dieser Zeit sind die Ausgangssignale DQ8OUT–DQ15OUT, die aus den Wandlerschaltungen 71 ausgegeben werden, in derselben Logik wie die Decodiersignale SCADQ0–SCADQ7. Das Ausgangssignal RY/BYOUT, das aus der Ausgangswandlerschaltung 73 ausgegeben wird, ist in derselben Logik wie das Decodiersignal SCARY/BY.
Die Ausgangssignale DQ0OUT–DQ7OUT, die aus den Ausgangswandlerschaltungen 69 ausgegeben werden, sind in der invertierten Logik der Decodiersignale SCAD0–SCAD7, wenn das /BYTE-Signal ein Hochpegel ist (was den 16 Bit-Modus bedeutet). Zu dieser Zeit sind die Ausgangssignale DQ8OUT–DQ15OUT, die aus den Ausgangswandlerschaltungen 71 ausgegeben werden, in derselben Logik wie die Decodiersignale SCADQ0–SCADQ7. Das Ausgangssignal RY/BYOUT aus der Ausgangswandlerschaltung 73 ist in derselben Logik wie das Decodiersignal SCARY/BY. Mit anderen Worten werden im 16 Bit-Modus die Ausgangssignale DQ0OUT–DQ7OUT und die Ausgangssignale DQ8OUT–DQ15OUT mit der invertierten Logik von DQ0OUT–DQ7OUT unter Verwendung derselben Decodiersignale SCADQ0–SCADQ7 generiert.
Danach nimmt der Speichercontroller 15 den Zwischenverbindungstest vor, während das /RESET-Signal auf dem Niederpegel gehalten wird. Nach der Vollendung des Zwischenverbindungstests wechselt der Speichercontroller 15 das /RESET-Signal zum Hochpegel (15(g)).
Der Ausgang des NICHT-ODER-Gatters 55f der in 9 gezeigten Inaktivitätsspeicherschaltung wird ein Hochpegel, indem er das Niederpegel ENTRYB-Signal und das HWRESET-Signal empfängt. Der nMOS 55b wird EIN durch den Empfang eines Ausgangs aus dem NICHT-ODER-Gatter 55f. Da das VCCDC-Signal ein Hochpegel ist, wird der Ausgang 61b der Austrittsverriegelung 61 ein Hochpegel. Das EXITB-Signal und das EXIT-Signal werden ein Niederpegel bzw. ein Hochpegel aufgrund des Hochpegelausgangs 61b (15(h)). Der Ausgang des NICHT-ODER-Gatters 57b der Kombinationsschaltung 57 wird ein Niederpegel aufgrund des Hochpegel EXIT-Signals, und das Testmodussignal SCITT wird ein Niederpegel (15(j)).
Der Flash-Speicher 13 vollendet den Verbindungstestmodus durch den Empfang des Niederpegel SCITT-Signals. Da das /RESET-Signal ein Hochpegel ist, schaltet der Flash-Speicher 13 zu einem Normalbetrieb zur Zeit der Vollendung des Verbindungstestmodus. Die Operationsschaltung 37b wird inaktiviert, und die Ausgangswege der Ausgangswandlerschaltungen 69, 71 und 73 werden zu Ausgangssignalseiten im Normalbetrieb gewechselt. Der Verbindungstestmodus wird durch den Wechsel des /RESET-Signals zum Hochpegel vollendet. Daher kann die einfache Steuerschaltung das Schalten zum Normalbetriebsmodus durchführen.
16 zeigt Zeiteinstellungen von Hauptsignalen zu der Zeit, zu welcher der Speichercontroller 15 und der Flash-Speicher 13 den Zwischenverbindungstest vornehmen.
Der Speichercontroller 15 wechselt das /RESET-Signal zum Niederpegel und veranlaßt den Flash-Speicher, zum Verbindungstestmodus zu schalten. Der Speichercontroller 15 wechselt das Ausgangsfreigabesignal /OE vom Hochpegel zum Niederpegel, nachdem eine Zeit T2 seit der Änderung des /RESET-Signals verstrichen ist. Der Flash-Speicher 13 empfängt das Niederpegel /OE-Signal und aktiviert die Ausgangsschaltungen 41 der Ausgabepuffereinheit, die in 6 gezeigt ist.
Dann führt der Speichercontroller 15 den Eingangstestanschlüssen des Flash-Speichers 13 Eingabemuster in einer vorherbestimmten Periode zu. Der Flash-Speicher 13 empfängt die Eingabemuster und nimmt eine Logikoperation in der Operationsschaltung 37b vor, und gibt die Operationsergebnisse als Ausgabemuster aus den Ausgangstestanschlüssen aus. Der Speichercontroller 15 empfängt die Ausgabemuster und vergleicht die Muster, die empfangen wurden, mit erwarteten Werten. Auf diese Weise wird ein Zustand einer Verbindung zwischen jedem der Anschlüsse des Flash-Speichers 13 und jedem der Lötaugen 17 beurteilt. Nachdem alle Ausgabemuster beurteilt wurden, wechselt der Speichercontroller 15 das /RESET-Signal zum Hochpegel und vollendet den Verbindungstestmodus.
17 zeigt ein Beispiel der Eingabemuster, die den Eingangstestanschlüssen vom Speichercontroller 15 zugeführt werden, und der erwarteten Werte der Ausgabemuster aus den Ausgangstestanschlüssen. Die in 17 gezeigten Muster sind Testmuster zu der Zeit, zu welcher der Flash-Speicher 13 im 8 Bit-Modus arbeitet. Daher werden die Ausgabemuster der Datenausgangsanschlüsse DQ8–DQ15, die durch einen gepunkteten Bereich gezeigt sind, innerhalb des Flash-Speichers 13 generiert, jedoch nicht an die Außenseite davon ausgegeben. In diesem Beispiel wird der Zwischenverbindungstest unter Verwendung von Walking-1-Mustern, eines All-0-Musters, Walking-0-Mustern und eines All-1-Musters vorgenommen. Das Walking-1-Muster gibt sequentiell Hochpegeldaten (”1” in 17) in nur einen Zielanschluß unter den Eingangstestanschlüssen ein. Das All-0-Muster gibt Niederpegeldaten an alle Eingangstestanschlüsse. Das Walking-0-Muster gibt sequentiell Niederpegeldaten (”0” in 17) in nur einen Zielanschluß unter den Eingangstestanschlüssen ein. Das All-1-Muster gibt Hochpegeldaten an alle Eingangstestanschlüsse.
18 zeigt ein weiteres Beispiel der Eingabemuster, die den Eingangstestanschlüssen vom Speichercontroller 15 zugeführt werden, und der erwarteten Werte der Ausgabemuster aus den Ausgangstestanschlüssen. Die in 18 gezeigten Muster sind Testmuster für den Fall, wo der Flash-Speicher 13 im 16 Bit-Modus arbeitet. Die Testmuster werden so generiert, daß die erwarteten Werte der unteren Bit DQ0–DQ7-Signale im 16 Bit-Modus nicht gleich werden wie jene im 8 Bit-Modus. Die Ausgabemuster der unteren Bit DQ0–DQ7-Signale, ausgenommen ein Teil davon, sind in der invertierten Logik der Ausgabemuster der unteren Bit DQ0–DQ7-Signale zur Zeit des 8 Bit-Modus, wie in 17 gezeigt. Durch die Verwendung derartiger Testmuster kann die Operationsschaltung 37b wie in 11 gezeigt einfach konfiguriert werden.
Der Mehrzweckanschluß DQ15/A-1 wird als Dateneingangs/Ausgangsanschluß DQ15 zur Zeit des 16 Bit-Modus verwendet. Daher kann der in 17 gezeigte Adressenanschluß A-1 nicht als Eingangstestanschluß verwendet werden. Aus diesem Grund wird das SCA-2-Signal, das vom WEB-Signal der Operationsschaltung 37b zugeführt wird, durch die in 10 gezeigte Wandlerschaltung 37a generiert.
Die Testmuster und die Operationsschaltung 37b werden gemäß den folgenden Regeln konfiguriert.
(Regel 1) Wenn die Anzahl der Eingangstestanschlüsse n ist, und die Anzahl der Ausgangstestanschlüsse, die ungeachtet des Zustands des Schaltanschlusses /BYTE gemeinsam verwendet werden, m ist, ist eine Logik der Anzahl m von Eingangstestanschlüssen in der Logik (den Operationsergebnissignalen SCADQ0–SCADQ7) der entsprechenden gemeinsamen Ausgangstestanschlüsse enthalten.
(Regel 2) In dem Fall, wo die Anzahl n der Eingangstestanschlüsse größer ist als die Anzahl m der gemeinsamen Ausgangstestanschlüsse unabhängig vom Schaltanschluß /BYTE (das heißt, wenn n > m), ist eine Logik der verbleibenden Anzahl (n – m) von Eingangstestanschlüssen in der Logik der beiden verschiedenen gemeinsamen Ausgangstestanschlüsse enthalten. Dieser Vorgang wird wiederholt, bis alle Eingangstestanschlüsse zugeordnet sind. Wenn n < m, ist ein Logik der Anzahl (m – n) von Eingangstestanschlüssen in der Logik von verschiedenen Ausgangstestanschlüssen enthalten. Wenn n = m, ist die Regel 2 nicht notwendig.
(Regel 3) In dem Fall, wo die Anzahl der Eingangstestanschlüsse, die mit der Logik der gemeinsamen Ausgangstestanschlüsse verbunden ist, ungerade ist, wird die Anzahl von Eingängen zu gerade gewechselt, indem ein weiterer Eingangstestanschluß hinzugefügt wird.
(Regel 4) In dem Fall, wo noch ein Anschluß, der nicht verbunden ist, existiert (beispielsweise RY/BY), ist die Logik von zwei willkürlichen Eingangstestanschlüssen enthalten.
(Regel 5) Die Logik eines Teils oder aller Eingangstestanschlüsse, die vom Schaltanschluß /BYTE umgeschaltet werden, ist die invertierte Logik der gemeinsamen Ausgangstestanschlüsse.
Unter Verwendung der oben beschriebenen Testmuster sind der SCITT-Decoder 37 und die Ausgangswandlerschaltung 31 durch die einfache Operationsschaltung, den Schaltungskreis und die Invertierschaltung konfiguriert, und der Zwischenverbindungstest kann im 8 Bit- und im 16 Bit-Modus durchgeführt werden.
Wenn beispielsweise der 1-Haftfehler im Schaltanschluß /BYTE in der gedruckten Verdrahtungsplatte 11 gefunden wird, auf welcher der Schaltanschluß /BYTE auf einen Niederpegel festgelegt ist, wird der Fehler detektiert, indem ein Muster ausgegeben wird, das in der invertierten Logik der erwarteten Werte ist. In dem Fall, wo der Schaltanschluß auf den Hochpegel festgelegt ist, wird auch der 0-Haftfehler davon detektiert.
In der in der obigen Weise konfigurierten Halbleiter-Speicheranordnung und der Leiterplatte, auf der die Halbleiter-Speicheranordnung montiert ist, und im Verfahren zum Testen der Zwischenverbindung zwischen einer Halbleiter-Speicheranordnung und einer Leiterplatte ist die Detektiereinheit 35, die den Niederpegel der /CE- und /WE-Signale an sich aufeinanderfolgend ändernden Kanten des /RESET-Signals detektiert, im Flash-Speicher 13 gebildet. Daher schaltet der Flash-Speicher 13, ohne dedizierte Testanschlüsse, zum Verbindungstestmodus, und der Zwischenverbindungstest kann durchgeführt werden. Ferner wird in einer Halbleiter-Speicheranordnung vom taktasynchronen Typ, wie dem Flash-Speicher 13, ein Schalten zum Verbindungstestmodus bei Bedarf durchgeführt, und ein Test kann durchgeführt werden.
Um zum Verbindungstestmodus zu schalten, müssen das /CE-Signal und das /WE-Signal ein Niederpegel an jeder Kante des sich aufeinanderfolgend ändernden /RESET-Signals sein. Das /RESET-Signal ändert sich nicht in einem Normalbetrieb, wenn die /CE- und /WE-Signale ein Niederpegel sind. Daher wird ein Schalten zum Verbindungstestmodus aufgrund eines Fehlerbetriebs oder Energiezufuhrrauschens im Normalbetrieb verhindert.
Die Eingangsschaltungen 39 in der Eingabepuffereinheit 21 werden nicht vom /RESET-Signal gesteuert. Daher können die den Eingangsschaltungen 39 zugeführten Signale der Detektiereinheit 35, dem SCITT-Decoder 37 oder dgl. zugeführt werden, wodurch ein Schalten zum Verbindungstestmodus mit Sicherheit ermöglicht wird.
Die Detektiereinheit 35 hebt den Verbindungstestmodus auf, wenn sie eine Anstiegkante des /RESET-Signals im Testmodus detektiert. Daher kann zur Zeit der Aufhebung des Testmodus der Flash-Speicher 13 zum Normalbetriebsmodus geschaltet werden. Ein Benutzer muß den Verbindungstestmodus nicht berücksichtigen. Mit anderen Worten kann eine Beeinträchtigung der operationalen Zweckmäßigkeit verhindert werden.
(1) Die Aktivitätsspeicherschaltung 53 zum Speichern der Informationen eines Schaltens zum Testmodus und zum Verbieten eines Schaltens zum Testmodus, wenn die gespeicherten Informationen gespeichert werden, nachdem das Netz eingeschaltet wird, und (2) die Inaktivitätsspeicherschaltung 55, welche die Informationen der Aufhebung des Testmodus speichert und ein Schalten zum Testmodus verbietet, wenn die gespeicherten Informationen gespeichert werden, werden verwendet. Daher wird, sobald ein Schalten zum Testmodus vollendet ist, ein weiteres Schalten zum Testmodus verhindert. Auf diese Weise kann in einem Normalbetrieb sicher verhindert werden, daß ein Schalten zum Testmodus aufgrund eines Fehlerbetriebs oder Energiezufuhrrauschens auftritt.
Im Verbindungstestmodus werden die vorherbestimmten Anschlüsse des Flash-Speichers 13 als Eingangstestanschlüsse und Ausgangstestanschlüsse verwendet. Daher kann, ohne daß dedizierte Testanschlüsse vorliegen, der Zwischenverbindungstest durchgeführt werden.
Die Ausgangswandlerschaltungen 69 der Ausgangswandlerschaltung 31 werden vom /BYTE-Anschluß gesteuert, so daß die Ausgabemuster im 8 Bit-Modus und im 16 Bit-Modus verschieden werden. Daher kann in der Halbleiter-Speicheranordnung, die das Umschalten einer Wortbildung der Dateneingangs/Ausgangsanschlüsse durch die Verwendung eines Schaltanschlusses, wie des /BYTE, ermöglicht, der Verbindungstest in Übereinstimmung mit der Wortbildung durchgeführt werden. Folglich kann ein Verbindungsfehler des /BYTE-Anschlusses, der weder zu den Eingangstestanschlüssen noch zu den Ausgangstestanschlüssen gehört, gefunden werden. Mit anderen Worten kann für den Schaltanschluß /BYTE, dessen Pegel eine hohe Möglichkeit aufweist, auf der gedruckten Verdrahtungsplatte 11 festgelegt zu sein, ein Zwischenverbindungstest durchgeführt werden, ohne den /BYTE-Anschluß entweder in den Eingangstestanschlüssen oder den Ausgangstestanschlüssen einzuschließen.
Die Ausgangswandlerschaltungen 69 der Ausgangswandlerschaltung 31 werden vom /BYTE-Anschluß gesteuert, so daß die Logik der Ausgabemuster aus den Dateneingangs/Ausgangsanschlüssen DQ0–DQ7 und DQ8–DQ15 im 16 Bit-Modus invers zueinander werden. Daher kann der Zwischenverbindungstest durchgeführt werden, ohne den Maßstab der Ausgangswandlerschaltung 31 zu erhöhen, indem veranlaßt wird, daß die Ausgabemuster aus den Eingangs/Ausgangsanschlüssen und den erweiterten Eingangs/Ausgangsanschlüssen verschieden werden.
19 zeigt die zweite Ausführungsform der Halbleiter-Speicheranordnung der vorliegenden Erfindung.
In dieser Ausführungsform ist eine Aktivitätsverbotsschaltung 76 mit dem Drain des nMOS 45b der Initialisierungsschaltung 45 verbunden. Die Konfiguration der zweiten Ausführungsform ist gleich wie jene der oben beschriebenen ersten Ausführungsform, ausgenommen die Aktivitätsverbotsschaltung 76.
Die Aktivitätsverbotsschaltung 76 umfaßt eine Speicherzelle 76a eines Flash-Speichers, ein Inverterreihe 76b, in der zwei Inverter eine Kaskadenverbindung bilden, und einen heruntergezogenen Widerstand 76c mit hohem Widerstandswert. Ein Steuergatter der Speicherzelle 76a empfängt ein Steuersignal CN, das Spannungsänderungen zur Zeit des Schreibens von Daten und anderer Operationen gestattet. Ein Drain der Speicherzelle 76a ist mit der Energiezufuhrleitung VCC verbunden. Eine Source der Speicherzelle 76a ist mit einem Eingang der Inverterreihe 76b verbunden. Ein Ausgang der Inverterreihe 76b ist mit dem Drain des nMOS 45b verbunden.
In dieser Ausführungsform wird in dem Fall, wo ein Schalten zum Verbindungstestmodus notwendig ist, ”1” im voraus in die Speicherzelle 76a geschrieben. Die Speicherzelle 76a bleibt EIN, wenn ”1” in diese geschrieben ist, und der Ausgang der Inverterreihe 76b wird zu jeder Zeit auf dem Hochpegel gehalten. Mit anderen Worten wird dieselbe Schaltungsoperation durchgeführt wie in der oben beschriebenen ersten Ausführungsform der Halbleiter-Speicheranordnung, und ein Schalten zum Verbindungstestmodus wird möglich.
In dem Fall, wo ein Schalten zum Testmodus nicht notwendig ist, wird hingegen ”0” im voraus in die Speicherzelle 76a geschrieben. Die Speicherzelle 76a bleibt AUS, da ”0” in diese geschrieben ist. Der Eingang der Inverterreihe 76b wird immer mit einem Niederpegelsignal durch den Widerstand 76c mit hohem Widerstandswert zugeführt, und der Drain des nMOS 45b wird auf dem Niederpegel gehalten. Mit anderen Worten wird der Ausgang 47b der ersten Verriegelung 47 kein Niederpegel, und der Flash-Speicher 13 schaltet niemals zum Testmodus.
Die Daten können vor oder nach der Lieferung des Flash-Speichers 13 in die Speicherzelle 76a geschrieben werden. Beispielsweise kann durch das Schreiben von ”0” in die Speicherzelle 76a in einem Herstellungsverfahren ein Schalten zum Testmodus im voraus verhindert werden. Ferner kann durch das Schreiben von ”0” in die Speicherzelle 76a nach dem Zwischenverbindungstest ein Schalten zum Testmodus danach verhindert werden.
In dieser Ausführungsform kann derselbe Effekt wie durch die oben beschriebene erste Ausführungsform der Halbleiter-Speicheranordnung erhalten werden. Ferner wird in dieser Ausführungsform die Akvititätsverbotsschaltung 76 verwendet, welche die Speicherzelle 76a vom Flash-Speichertyp umfaßt, und die Aktivierung der Detektiereinheit 35 wird durch die Steuerung der Initialisierungsschaltung 45 verboten. Daher wird in dem Fall, wo im voraus bekannt ist, daß die Lieferung der Halbleiter-Speicheranordnung an den Kunden keinen Verbindungstestmodus erfordert, eine Aktivierung der Detektiereinheit 35 immer verboten, indem in einem Herstellungsverfahren ”0” in die Speicherzelle 76a geschrieben wird, und so wird die Aktivierung des SCITT-Decoders 37 verhindert. Ferner wird nach dem Zwischenverbindungstest zwischen jedem der Anschlüsse im Flash-Speicher 13 und jedem der Lötaugen 17 der gedruckten Verdrahtungsplatte 11 die Aktivierung der Detektiereinheit 35 verboten, indem ”0” in die Speicherzelle 76a geschrieben wird, und es wird verhindert, daß ein Betrieb des SCITT-Decoders 37 auftritt.
Mit anderen Worten kann entweder vor oder nach der Lieferung des Flash-Speichers 13 ein Schalten zum Verbindungstestmodus im voraus verhindert werden, in Abhängigkeit von einem Kunden, der den Flash-Speicher 13 verwendet.
20 zeigt die zweite Ausführungsform einer Leiterplatte, auf der die Halbleiter-Speicheranordnung montiert ist.
In dieser Ausführungsform ist eine Anschlußeinheit 79 mit einer Vielzahl von Anschlüssen 79a auf einer gedruckten Verdrahtungsplatte 77 gebildet. Die Anschlußeinheit 79 ist mit einem Verbinder oder dgl. einer externen Steueranordnung (nicht gezeigt) verbunden. Zwei Flash-Speicher 13a und 13b sind auf der gedruckten Verdrahtungsplatte 77 montiert. Die Flash-Speicher 13a und 13b sind gleich wie der Flash-Speicher 13 in der oben beschriebenen ersten Ausführungsform. Jeder der Anschlüsse der Flash-Speicher 13a und 13b ist auf das Lötauge 17 gelötet, das auf der gedruckten Verdrahtungsplatte 77 gebildet ist. Die Lötaugen 17 der Flash-Speicher 13a und 13b sowie die Anschlüsse 79a der Anschlußeinheit 79 sind durch ein Verdrahtungsmuster 81 miteinander verbunden, das in 20 durch Pfeile gezeigt ist. Die Richtungen der Pfeile zeigen die Richtungen, in denen Signal zugeführt werden. Die /OE-Anschlüsse der Flash-Speicher 13a und 13b sind mit einem /OE1-Anschluß bzw. /OE2-Anschluß der Anschlußeinheit 79 verbunden. Für andere Anschlüsse als den /OE-Anschluß in den Flash-Speichern 13a und 13b wird ein gemeinsames Verdrahtungsmuster verwendet.
In dieser Ausführungsform führt die externe Steueranordnung ein Signal über die Anschlußeinheit 79 zu, und steuert die Flash-Speicher 13a und 13b.
21 zeigt Zeiteinstellungen von Hauptsignalen zu der Zeit, zu der ein Zwischenverbindungstest zwischen den Flash-Speichern 13a und 13b und der gedruckten Verdrahtungsplatte 77 unter der Steuerung der externen Steueranordnung vorgenommen wird.
Die Steueranordnung steuert das /RESET-Signal, /CE-Signal und das /WE-Signal über die in 20 gezeigte Anschlußeinheit 79, und veranlaßt die Flash-Speicher 13a und 13b, gleichzeitig zum Testmodus zu schalten. Die Steueranordnung wechselt nur das /OE1-Signal, das dem /OE-Anschluß des Flash-Speichers 13a zugeführt wird, zum Niederpegel, während das /RESET-Signal und das /CE-Signal auf dem Niederpegel gehalten werden. In diesem Zustand wird ein Eingabemuster von der Steueranordnung zugeführt, und der Zwischenverbindungstest des Flash-Speichers 13a wird vorgenommen.
Dann wechselt die Steueranordnung das /OE1-Signal zum Hochpegel und das /OE2-Signal des Flash-Speichers 13b zum Niederpegel. In diesem Zustand wird ein Eingabemuster von der Steueranordnung zugeführt, und der Zwischenverbindungstest des Flash-Speichers 13b wird vorgenommen. Danach wechselt die Steueranordnung das /RESET-Signal zum Hochpegel, und vollendet den Verbindungstestmodus. Mit anderen Worten schalten die Flash-Speicher 13a und 13b gleichzeitig zum Testmodus. Die Ausgangssignale aus den Flash-Speichern 13a und 13b stehen jedoch miteinander in keinem Konflikt, da die Ausgangssignale von den /OE1- und /OE2-Signalen gesteuert werden. Daher kann der Zwischenverbindungstest der gedruckten Verdrahtungsplatte 77, auf der eine Vielzahl der Flash-Speicher montiert ist, leicht durchgeführt werden.
In dieser Ausführungsform kann derselbe Effekt wie in der oben beschriebenen ersten Ausführungsform der Leiterplatte 11 erhalten werden, auf der die Halbleiter-Speicheranordnung montiert ist. Ferner ist in dieser Ausführungsform die Anschlußeinheit 79 mit der Vielzahl von Anschlüssen auf der gedruckten Verdrahtungsplatte 77 gebildet, auf der die Flash-Speicher 13a und 13b gebildet sind, und die Anschlüsse der Flash-Speicher 13a und 13b sind mit den Anschlüssen 79a der Anschlußeinheit 79 durch das Verdrahtungsmuster 81 verbunden. Daher kann durch die Steuerung von der Außenseite der Flash-Speicher 13a und 13b über die Anschlußeinheit 79 der Zwischenverbindungstest zwischen den Anschlüssen der Flash-Speicher 13a und 13b und der Anschlußeinheit 79 der gedruckten Verdrahtungsplatte 77 vorgenommen werden.
Die /OE-Anschlüsse der Flash-Speicher 13a und 13b sind jeweils mit den /OE1- und /OE2-Anschlüssen der Anschlußeinheit 79 verbunden, und die anderen Anschlüsse als die /OE-Anschlüsse sind mit den gemeinsamen Anschlüssen der Anschlußeinheit verbunden. Daher können die Flash-Speicher 13a und 13b gleichzeitig zum Testmodus geschaltet werden. Außerdem kann durch die Steuerung der /OE-Anschlüsse der Flash-Speicher 13a und 13b, die unter Verwendung der /OE1- und /OE2-Anschlüsse zum Testmodus geschaltet wurden, der Zwischenverbindungstest der Flash-Speicher 13a und 13b einzeln vorgenommen werden. Folglich kann ein Signalkonflikt im Verdrahtungsmuster auf der gedruckten Verdrahtungsplatte 77 verhindert werden.
22 ist ein Blockbild, das ein weiteres Prinzip der vorliegenden Erfindung zeigt.
In der Halbleiter-Speicheranordnung empfängt eine Wandlerschaltung 10 parallele Eingabemuster (Testmuster) über eine Vielzahl von Eingangsanschlüssen zur Zeit des Testens einer Verbindung zwischen jedem Anschluß und der Leiterplatte, und wandelt die Muster in serielle Ausgabemuster um. Die Ausgabemuster werden sequentiell aus einem Ausgangsanschluß ausgegeben.
Ferner empfängt während eines Normalbetriebs eine Operationsschaltung 12 parallele Eingabemuster (Testmuster) über eine Vielzahl von Eingangsanschlüssen zur Zeit eines Verbindungstests zwischen jedem Anschluß und der Leiterplatte, nimmt eine Logikoperation vor, und gibt parallele Ausgabemuster aus. Die Wandlerschaltung 10 empfängt die parallelen Operationsergebnismuster von der Operationsschaltung 12 und wandelt die Muster in serielle Ausgabemuster um. Die Ausgabemuster werden sequentiell aus dem Ausgangsanschluß ausgegeben.
Außerdem umfaßt die Halbleiter-Speicheranordnung einen zweiten Ausgangsanschluß, der in einem vorherbestimmten Betriebsmodus unter einer Vielzahl von Normalbetriebsmodi verwendet wird. Eine Mustergeneratorschaltung 14 empfängt sequentiell die Ausgabemuster von der Wandlerschaltung 10 und generiert zweite serielle Ausgabemuster, die von den Ausgabemustern, die empfangen wurden, verschieden sind. Die generierten Ausgabemuster werden aus dem zweiten Ausgangsanschluß ausgegeben.
Darüber hinaus umfaßt die Leiterplatte eine Steuerschaltung 18 und Verbindungsteile 16, die Anschlüsse der Halbleiter-Speicheranordnung miteinander verbinden. Die Steuerschaltung 18 führt den Eingangsanschlüssen der Halbleiter-Speicheranordnung über die Verbindungsteile 16 parallele Eingabemuster zu, und empfängt sequentiell die seriellen Ausgabemuster vom Ausgangsanschluß. Durch das Vergleichen der Ausgabemuster mit erwarteten Werten kann der Verbindungstest zwischen den Anschlüssen der Halbleiter-Speicheranordnung und den Verbindungsteilen 16 vorgenommen werden.
Wie oben beschrieben wurde, kann durch das Zuführen der parallelen Eingabemuster zu den Eingangsanschlüssen der Halbleiter-Speicheranordnung und durch das Vergleichen der Ausgabemuster vom Ausgangsanschluß mit den erwarteten Werten ein Verbindungstest zwischen den Anschlüssen der Halbleiter-Speicheranordnung und der Leiterplatte durchgeführt werden.
23 zeigt die dritte Ausführungsform der Halbleiter-Speicheranordnung, die dritte Ausführungsform der Leiterplatte, auf der die Halbleiter-Speicheranordnung montiert ist, und die zweite Ausführungsform des Verfahrens zum Testen der Zwischenverbindung zwischen einer Halbleiter-Speicheranordnung und einer Leiterplatte gemäß der vorliegenden Erfindung.
In 23 sind ein Flash-Speicher 14 und der Speichercontroller 15 auf der gedruckten Verdrahtungsplatte 11 montiert. Die gedruckte Verdrahtungsplatte 11, der Flash-Speicher 14 und der Speichercontroller 15 entsprechen der Leiterplatte, der Halbleiter-Speicheranordnung und der Steuerschaltung 18, die in 22 gezeigt sind. Anschlüsse (wie /RESET) des Flash-Speichers 14 und die Anschlüsse des Speichercontrollers 15 sind auf die Lötaugen 17 gelötet, die auf der gedruckten Verdrahtungsplatte 11 gebildet sind. Die Lötaugen 17 entsprechen den in 22 gezeigten Verbindungsteilen 16. Die Lötaugen 17 des Flash-Speichers 14 und die Lötaugen 17 des Speichercontrollers 15 sind durch ein Verdrahtungsmuster 19 miteinander verbunden, das in 23 durch Pfeile gezeigt ist. Die Richtungen der Pfeile zeigen die Richtungen, in denen Signale zugeführt werden.
Der Speichercontroller 15 wird durch eine Logik-LSI, wie ein Gatterarray, gebildet. Der Speichercontroller 15 hat eine Steuerschaltung für einen Normalbetrieb des Flash-Speichers 14, eine Schaltung zum Zuführen eines Eingabemusters zum Flash-Speicher 14 zur Zeit des Verbindungstests, und eine Schaltung zum Vergleichen eines Ausgabemusters aus dem Flash-Speicher 14 ansprechend auf das Eingabemuster mit erwarteten Werten.
Der Flash-Speicher 14 und der Speichercontroller 15 haben jeweils den Rücksetzanschluß /RESET, den Chipfreigabeanschluß /CE, den Schreibfreigabeanschluß /WE, den Ausgangsfreigabeanschluß /OE, eine Vielzahl von Adressenanschlüssen A0–A25, und einen Dateneingangs/Ausgangsanschluß DQ0. Mit anderen Worten werden unter Verwendung des einzigen Dateneingangs/Ausgangsanschlusses DQ0 Daten in den Flash-Speicher 14 geschrieben.
Der Rücksetzanschluß /RESET, der Chipfreigabeanschluß /CE, der Schreibfreigabeanschluß /WE, der Ausgangsfreigabeanschluß /OE und die Adressenanschlüsse A0–A25 entsprechen den in 22 gezeigten Eingangsanschlüssen. Der Dateneingangs/Ausgangsanschluß DQ0 entspricht dem in 22 gezeigten Ausgangsanschluß.
24 ist ein Blockbild, das eine interne Konfiguration des Flash-Speichers 14 zeigt. In der nachstehenden Erläuterung haben den Anschlüssen zugeführte Signale dieselben Bezugscodes wie die Anschlußnamen, wie ”Rücksetzsignal /RESET”. Die Namen der Signale können abgekürzt werden, wie ”/RESET-Signal” für das Rücksetzsignal /RESET, und ”/WE-Signal” für das Schreibfreigabesignal /WE.
Der Flash-Speicher 14 umfaßt Eingabepuffer 22 jeweils zum Eingeben jedes Eingangssignals, eine Speicherzelleneinheit 23, den Reihendecoder 25, den Spaltendecoder 27, den Leseverstärker 29, einen Ausgabepuffer 34, eine Steuerschaltung 36 und ein Schieberegister 38. Das Schieberegister 38 entspricht der in 22 gezeigten Wandlerschaltung 10. Eine Eingangsschaltung in den Dateneingangs/Ausgangsanschluß DQ0 und eine Schreibschaltung für die Speicherzelleneinheit 23 sind in 24 nicht gezeigt.
Jeder der Eingabepuffer 22 gibt ein Eingangssignal ein, das vom Speichercontroller 15 in 23 zugeführt wird, und wandelt das Signal, das eingegeben wurde, in ein internes Signal um, das innerhalb des Chips auszugeben ist. Spezifischer wird das Rücksetzsignal /RESET in das Rücksetzsignal RESETB umgewandelt, und das Chipfreigabesignal /CE wird in das Chipfreigabesignal /CEB umgewandelt. Das Schreibfreigabesignal /WE wird in das Schreibfreigabesignal WEB umgewandelt, und das Ausgangsfreigabesignal /OE wird in das Ausgangsfreigabesignal OEB umgewandelt. Die Adressensignale A0–A25 werden in Adressensignale AI0–AI25 umgewandelt. Die mit dem Suffix ”B” versehenen internen Signale sind Signale mit negativer Logik. Die anderen internen Signale sind positive Logiksignale. In Klammern gezeigte Signale sind Signale, die den Anschlüssen im Verbindungstestmodus zugeführt werden, der nachstehend erläutert wird. Mit anderen Worten wird im Verbindungstestmodus ein Testfreigabesignal /TENT dem Rücksetzanschluß /RESET zugeführt, und ein Schieberegistersignal RSFT wird dem Schreibfreigabeanschluß /WE zugeführt. Ein voreingestelltes Freigabesignal PEN wird dem Ausgangsfreigabeanschluß /OE zugeführt, und ein Testmustersignal TIN wird den Adressenanschlüssen A0–A25 zugeführt.
Die Steuerschaltung 36 empfängt das Rücksetzsignal RESETB, das Chipfreigabesignal CEB und das Schreibfreigabesignal WEB, und gibt ein Testmodussignal TEST aus. Durch die Aktivierung des Testmodussignals TEST wechselt der Flash-Speicher 14 von einem Normalbetriebsmodus zum Verbindungstestmodus.
Das Schieberegister 38 wird gebildet, indem eine Vielzahl von Verriegelungsschaltungen 40, die den Adressenanschlüssen A0–A25 entsprechen, in Serie geschaltet werden. In dieser Ausführungsform entspricht die Verriegelungsschaltung 40 unten in 24 dem untersten Adressenanschluß A0, während die Verriegelungsschaltung oben dem höchsten Adressenanschluß A25 entspricht. Jede der Verriegelungsschaltungen 40 empfängt das Testmuster TIN durch den voreingestellten Anschluß PRE zu der Zeit, zu der ein voreingestelltes Freigabesignal PEN2 ein Hochpegel ist, und verriegelt das Signal, das empfangen wurde. Jede der Verriegelungsschaltungen 40 gibt darin verriegelte Daten synchron mit einem Schieberegistersignal RSFT2 aus, das einem Taktanschluß zugeführt wird, wenn der voreingestellte Freigabeanschluß PEN2 auf einem Niederpegel vom voreingestellten Freigabeanschluß PEN empfangen wird. Ein Eingangsanschluß DIN der Verriegelungsschaltung 40 in der ersten Stufe ist mit einer Erdeleitung verbunden. Ein Testausgangssignal TOUT2 wird aus einem Ausgangsanschluß DOUT der Verriegelungsschaltungen 40 in der Endstufe ausgegeben. Jede der Verriegelungsschaltungen 40 wird im Verbindungstestmodus aktiviert.
Eine Vielzahl der Speicherzellen MC ist vertikal und horizontal in der Speicherzelleneinheit 23 angeordnet. Der Reihendecoder 25 und der Spaltendecoder 27 sind Schaltungen zum Auswählen einer der Speicherzellen MC in der Reihen- bzw. Spaltenrichtung. Ein Signal, das aus der ausgewählten Speicherzelle MC ausgegeben wird, wird zum Leseverstärker 29 über den Spaltendecoder 27 und die Bitleitung BL ausgegeben. Der Leseverstärker 29 verstärkt das schwache Signal, das aus der Speicherzelle MC ausgegeben wird, und gibt das Signal als Datenausgangssignal SOUT0 aus.
Der Ausgabepuffer 34 empfängt das Datenausgangssignal SOUT0 in einem Normalbetrieb, und gibt die Daten, die empfangen wurden, zum Dateneingangs/Ausgangsanschluß DQ0 aus. Der Ausgabepuffer 34 empfängt das Testausgangssignal TOU2 im Testmodus, und gibt das Signal, das empfangen wurde, zum Dateneingangs/Ausgangsanschluß DQ0 als Testausgangssignal TOUT aus. Der Ausgabepuffer 34 wird vom Ausgangsfreigabesignal OEB gesteuert, und das Signal wird vom Ausgabepuffer 34 nur dann ausgegeben, wenn das Ausgangsfreigabesignal OEB ein Niederpegel ist.
25 zeigt die Verriegelungsschaltung 40 im Detail.
Die Verriegelungsschaltung 40 umfaßt eine voreingestellte Schaltung 42, einen Schaltungskreis 44, eine Verriegelung 46 und einen Schaltungskreis 48, die in Serie geschaltet sind.
Die voreingestellte Schaltung 42 umfaßt CMOS-Transmissionsgatter 42a und 42b, deren Ausgänge miteinander verbunden sind, und einen Inverter 42c, der die CMOS-Transmissionsgatter 42a und 42b steuert. Die CMOS-Transmissionsgatter 42a und 42b werden jeweils gebildet, indem eine Source und ein Drain eines pMOS und eines nMOS davon verbunden werden. Der Eingangsanschluß DIN ist mit einem Eingang des CMOS-Transmissionsgatters 42a verbunden. Der voreingestellte Anschluß PRE ist mit einem Eingang des CMOS-Transmissionsgatters 42b verbunden. Der voreingestellte Freigabeanschluß PEN ist mit einem Gatter des pMOS des CMOS-Transmissionsgatters 42a, einem Gatter des nMOS des CMOS-Transmissionsgatters 42b und einem Eingang des Inverters 42c verbunden. Ein Ausgang des Inverters 42c ist mit einem Gatter des nMOS des CMOS-Transmissionsgatters 42a und einem Gatter des pMOS des CMOS-Transmissionsgatters 42b verbunden.
Das CMOS-Transmissionsgatter 42a wird EIN, wenn das voreingestellte Freigabesignal PEN ein Niederpegel ist, und sendet das Eingangssignal DIN zur Ausgangsseite. Das CMOS-Transmissionsgatter 42b wird EIN, wenn das voreingestellte Freigabesignal PEN ein Hochpegel ist, und sendet das voreingestellte Signal PRE zur Ausgangsseite. Als voreingestelltes Signal PRE wird das Testmustersignal TIN zugeführt.
Die Schaltungskreise 44 und 48 umfassen jeweils ein CMOS-Transmissionsgatter und einen Inverter, der das CMOS-Transmissionsgatter steuert. Der Schaltungskreis 44 wird EIN, wenn ein Taktsignal CLK ein Niederpegel ist. Der Schaltungskreis 48 wird EIN, wenn ein Taktsignal CLK ein Hochpegel ist (wenn ein Taktsignal /CLK ein Niederpegel ist). Als Taktsignal CLK wird das Registerschiebesignal RSFT2 zugeführt.
Die Verriegelung 46 umfaßt zwei Inverter, deren Eingang und Ausgang miteinander verbunden sind.
Die Verriegelungsschaltung 40 hält das Signal vom Schaltungskreis 44 in der Verriegelung 46 zurück, wenn das Registerschiebesignal RSFT2 ein Niederpegel ist, während es die in der Verriegelung 46 zurückgehaltenen Daten ausgibt, wenn das Signal RSFT2 ein Hochpegel ist.
In der gedruckten Verdrahtungsplatte 11, auf welcher der oben beschriebene Flash-Speicher 14 und Speichercontroller 15 montiert sind, wird ein Zwischenverbindungstest auf folgende Weise zwischen jedem Anschluß des Flash-Speichers 14 und jedem der Lötaugen 17 der gedruckten Verdrahtungsplatte 11 vorgenommen.
Im Zwischenverbindungstest steuert der Speichercontroller 15 den Flash-Speicher 14, um den Flash-Speicher zu veranlassen, zum Testmodus zu schalten, wenn das Netz eingeschaltet wird.
26 zeigt Zeiteinstellungen von Hauptsignalen, wenn der Flash-Speicher 14 zum Testmodus und dann zu einem Normalbetriebsmodus schaltet.
Wenn das Netz eingeschaltet wird, steigt die Energiezufuhrspannung VCC auf einen vorherbestimmten Wert. Zu dieser Zeit veranlaßt der Speichercontroller 15 in 23, daß das /RESET-Signal ein Niederpegel wird (26(a)).
Dann veranlaßt der Speichercontroller, daß die /WE- und /CE-Signale Niederpegel werden, und veranlaßt, daß das /RESET-Signal ein Hochpegel wird, während der Zustand der /WE- und /CE-Signale aufrechterhalten wird (26(b)). Dann veranlaßt der Speichercontroller 15, daß das /RESET-Signal ein Niederpegel wird (26(c)).
Die Steuerschaltung 36 in 24 aktiviert das Testsignal TEST durch den Empfang des Wechsels des /RESET-Signals vom Hochpegel zum Niederpegel (26(d)). Der Flash-Speicher 14 wird zum Testmodus geschaltet, und das Schieberegister 38 in 24 wird aktiviert.
Der Speichercontroller 15 führt den Zwischenverbindungstest durch, während das /RESET-Signal auf dem Niederpegel gehalten wird. Nach der Vollendung des Tests veranlaßt der Speichercontroller 15, daß das /RESET-Signal ein Hochpegel wird (26(e)). Die Steuerschaltung 36 veranlaßt, daß das Testsignal TEST ein Niederpegel wird, indem sie den Wechsel des /RESET-Signals zum Hochpegel empfängt (26(f)). Dann schaltet der Flash-Speicher 14 zu einem Normalbetrieb.
Mit anderen Worten wird in dieser Ausführungsform ein Zwischenverbindungstest in einer Rücksetzsequenz vor dem Beginn eines Normalbetriebs durchgeführt. In einem Normalbetrieb ändert sich das /RESET-Signal nicht, wenn die /WE- und /CE-Signale ein Niederpegel sind. Daher wird verhindert, daß der Chip aufgrund eines Fehlerbetriebs oder Rauschens während eines Normalbetriebs zum Verbindungstestmodus schaltet. Folglich wird ein Schalten zum Testmodus in der Halbleiter-Speicheranordnung vom asynchronen Typ, die das Taktsignal nicht aufweist, sichergestellt. Ferner sind dedizierte Testanschlüsse nicht notwendig.
27 zeigt Zeiteinstellungen von Hauptsignalen, wenn der Speichercontroller 15 und der Flash-Speicher 14 den Zwischenverbindungstest vornehmen. Wie oben beschrieben wurde, wird im Verbindungstestmodus das Testfreigabesignal /TENT dem Rücksetzanschluß /RESET zugeführt, und das voreingestellte Freigabesignal PEN wird dem Ausgangsfreigabeanschluß /OE zugeführt. Das Testmustersignal TIN wird den Adressenanschlüssen As zugeführt, und das Registerschiebesignal RSFT wird dem Schreibfreigabeanschluß /WE zugeführt. Das Testausgangssignal TOUT wird aus dem Dateneingangs/Ausgangsanschluß DQ0 ausgegeben.
Der Speichercontroller 15 hält die /RESET- und /CE-Signale während des Zwischenverbindungstests auf dem Niederpegel.
Der Speichercontroller 15 führt parallele Testmuster 1 jedem der Testanschlüsse TIN des Flash-Speichers 14 synchron mit einer Anstiegkante des PEN-Signals zu (27(a)). Die Verriegelungsschaltungen 40 in 25 geben die Testmuster 1 in die Verriegelung 46 ein, indem sie das Hochpegel PEN-Signal empfangen.
Der Speichercontroller 15 veranlaßt, daß das RSFT-Signal ein Hochpegel in einer vorherbestimmten Periode wird, und veranlaßt das Schieberegister 38 in 23, zu arbeiten (27(b)). Beim Empfang des RSFT-Signals gibt das Schieberegister 38 sequentiell die in der Verriegelungsschaltung 40 der Endstufe verriegelten Daten als serielles Testausgangssignal TOUT2 aus. Da zu dieser Zeit das PEN-Signal (= /OE-Signal) ein Niederpegel ist, wird das Testausgangssignal TOUT2 als Testausgangssignal TOUT an die Außenseite ausgegeben (27(c)). Mit anderen Worten werden die parallel zugeführten Testmuster 1 als serielle Ausgabemuster ausgegeben.
Der Speichercontroller 15 empfängt die sequentiell ausgegebenen seriellen Testausgangssignale TOUT, und vergleicht die Signale mit erwarteten Werten. Auf diese Weise wird eine Verbindung zwischen jedem der Anschlüsse im Flash-Speicher 14 und jedem der Lötaugen 17 beurteilt.
28 zeigt ein Beispiel der Testmuster (Eingabemuster), die jedem Testanschluß TIN vom Speichercontroller 15 zugeführt werden, und Ausgabemuster (erwarteten Werte) aus dem Ausgangsanschluß DQ0. In diesem Beispiel sind der einfacheren Erläuterung halber die Adressensignale 7 Bits, und die Eingabemuster sind ”Walking-1” und ”All-0”.
”Walking-1” ist ein Testmuster, das sequentiell Hochpegeldaten (”1” in 28) nur einem Zieleingangstestanschluß zuführt. ”All-0” ist ein Testmuster, das Niederpegeldaten (”0” in 28) allen Eingangstestanschlüssen zuführt.
In dem Beispiel werden 8 Testmuster dem Flash-Speicher 14 zugeführt. Das Schieberegister 38 in 24 gibt die parallelen Testmuster aus dem PRE-Anschluß ein, und gibt sequentiell die Muster als serielle Ausgabemuster (TOUT-Signale) synchron mit dem RSFT2-Signal aus, das einem CLK-Anschluß zugeführt wird.
In dem Fall, wo eine Verbindung zwischen jedem der Anschlüsse im Flash-Speicher 14 und jedem der Lötaugen 17 der gedruckten Verdrahtungsplatte 11 normal ist, sind die Testmuster und die Ausgabemuster in derselben Logik, wie in 28 gezeigt. Mit anderen Worten sind die Testmuster selbst die erwarteten Werte. Ferner kann ein Test nur unter Verwendung eines Ausgangsanschlusses durchgeführt werden.
Außerdem sind die Testmuster ”Walking-1”, ”Walking-0”, ”All-1” und ”All-0” zum Detektieren aller Fehler jedes Anschlusses notwendig.
29 zeigt ein Ausgabemuster in dem Fall, wo der Adressenanschluß A0 den 1-Haftfehler aufweist.
In diesem Fall wird in allen Testmustern das TOUT-Signal, das synchron mit dem ersten RSFT2-Signal ausgegeben wird, ein ”H”-Pegel, was Hochpegel bedeutet. Daher kann ein den Test durchführender Benutzer leicht identifizieren, wo der Verbindungsfehler vorliegt.
30 zeigt Ausgabemuster in dem Fall, wo die Adressenanschlüsse A1 und A2 2-net-ODER-Typ-Fehler aufweisen.
In dem Fall werden unter den Ausgabemustern, die den Testmustern in der zweiten und dritten Reihe entsprechen, die TOUT-Signale, die synchron mit dem zweiten und dritten RSFT2-Signal ausgegeben werden, ein Hochpegel. Daher kann wie in dem in 29 gezeigten Fall leicht identifiziert werden, wo der Verbindungsfehler vorliegt.
In der Halbleiter-Speicheranordnung, der Leiterplatte, auf der die Halbleiter-Speicheranordnung montiert ist, und dem Verfahren zum Testen der Zwischenverbindung zwischen einer Halbleiter-Speicheranordnung und einer Leiterplatte in der oben beschriebenen Ausführungsform werden die parallelen Testmuster (Eingabemuster) vom Schieberegister 38 empfangen, und die Muster werden ausgegeben, nachdem sie in die seriellen Muster umgewandelt werden. Daher kann sogar in dem Fall, wo die Anzahl der Ausgangsanschlüsse DQs gering ist, ein Verbindungstest vorgenommen werden. Die Anzahl der Ausgangsanschlüsse ist nicht von der Anzahl der Eingangsanschlüsse abhängig, und zumindest ein Ausgangsanschluß ist ausreichend.
Ferner kann ein Verbindungstest durchgeführt werden, indem die Anordnung veranlaßt wird, zum Testmodus zu schalten, wobei nur die Anschlüsse verwendet werden, die in einem Normalbetrieb verwendet werden, und dedizierte Testanschlüsse sind nicht notwendig.
Die Ausgabemuster (erwarteten Werte) sind Muster, die durch das Umwandeln der parallelen Eingabemuster in die seriellen Muster generiert werden. Daher kann ein Benutzer oder dgl., der den Verbindungstest durchführt, leicht identifizieren, wo der Fehler vorliegt.
Die Verriegelungsschaltungen 40 mit dem Schieberegister 38 sind nur in den Eingangsanschlüssen gebildet, was ein Unterschied zum Boundary Scan-Verfahren ist (im Boundary Scan-Verfahren sind Verriegelungsschaltungen für alle Anschlüsse notwendig). Daher kann der Maßstab der Schaltung, die für einen Verbindungstest notwendig ist, kleiner sein. Mit anderen Worten beeinträchtigt die Testschaltung den Schaltungsmaßstab nicht wesentlich.
31 zeigt die vierte Ausführungsform der Halbleiter-Speicheranordnung der vorliegenden Erfindung. In 31 haben die gleichen Schaltungen wie in der dritten Ausführungsform dieselben Bezugscodes, und eine detaillierte Erläuterung dieser Schaltungen entfällt.
In dieser Ausführungsform hat der Flash-Speicher 14 einen Decoder 52 zwischen einem Schieberegister 50 und den Eingabepuffern 22, die den Adressenanschlüssen A0–A22 entsprechen.
Der Decoder 52 wird im Testmodus aktiviert, und empfängt die parallelen Testmuster (Adressensignale AI0–AI22), die von jedem der Eingabepuffer 22 zugeführt werden. Der Decoder 52 führt eine Logikoperation an den Signalen durch, die empfangen wurden, und gibt die Signale als parallele Operationsergebnismuster OP0–OP7 aus.
Das Schieberegister 50 wird gebildet, indem acht Verriegelungsschaltungen 40 (nicht gezeigt) in Serie geschaltet werden. Das Schieberegister 50 ist gleich wie das Schieberegister 38 in der dritten Ausführungsform, ausgenommen die Anzahl der Verriegelungsschaltungen 40. Das Schieberegister 50 wird im Testmodus aktiviert, und empfängt die Operationsergebnismuster OP0–OP7. Das Schieberegister 50 wandelt die Muster in serielle Ausgabemuster um, und gibt die umgewandelten Muster zum Ausgabepuffer 34 aus.
Die Konfiguration der vierten Ausführungsform ist gleich wie die dritte Ausführungsform, ausgenommen der Decoder 52 und das Schieberegister 50. In 31 sind die Speicherzelleneinheit 23, der Reihendecoder 25, der Spalten-Decoder 27 und der Leseverstärker 29 nicht gezeigt.
32 zeigt ein Beispiel einer Logiktabelle des Decoders 52.
Die Logiktabelle kann gebildet werden, indem beispielsweise eine im SCITT-Verfahren verwendete Tabelle angepaßt wird. In dieser Logiktabelle werden 8 Bit-Decodiersignale (Ausgabemuster) ansprechend auf 23 Bit-Eingangssignale (Eingabemuster) ausgegeben. In diesem Beispiel sind die Eingabemuster ”Walking-1” und ”All-0”.
In dieser Ausführungsform wandelt der Decoder 52 die parallelen 23 Bit-Eingabemuster, die von der Außenseite davon den Eingabepuffern 22 zugeführt werden, in die parallelen 8 Bit-Operationsergebnismuster OP0–OP7 um. Dann werden die Operationsergebnismuster dem Schieberegister 50 zugeführt.
Das Schieberegister 50 wandelt die parallelen Operationsergebnismuster OP0–OP7, die empfangen wurden, in die seriellen Ausgabemuster um, wie in der dritten Ausführungsform, und gibt sequentiell die Muster als Testausgangssignale TOUT über den Ausgabepuffer 34 aus. Ein Testmuster wird aus dem Ausgabepuffer 34 ausgegeben, indem das Schieberegister 50 veranlaßt wird, achtmal zu schalten. Mit anderen Worten wird die Testzeit wesentlich reduziert im Vergleich zur dritten Ausführungsform.
Durch das Vergleichen der seriellen Testausgangssignale TOUT aus dem Ausgabepuffer 34 mit den erwarteten Werten kann ein Verbindungszustand zwischen jedem der Anschlüsse im Flash-Speicher 14 und jedem der Lötaugen 17 beurteilt werden.
In dieser Ausführungsform kann derselbe Effekt wie durch die dritte Ausführungsform erhalten werden. Ferner wandelt in dieser Ausführungsform der Decoder 52 die parallelen 23 Bit-Eingabemuster, die von der Außenseite davon den Eingabepuffern 22 zugeführt werden, in die parallelen 8 Bit-Operationsergebnismuster OP0–OP7 um. Daher kann, indem das Schieberegister 50 veranlaßt wird, achtmal zu schalten, ein Testmuster aus dem Ausgabepuffer 34 ausgegeben werden. Folglich kann die Testzeit wesentlich reduziert werden.
33 zeigt die fünfte Ausführungsform der Halbleiter-Speicheranordnung der vorliegenden Erfindung. Die gleichen Schaltungen wie in der dritten Ausführungsform haben dieselben Bezugscodes, und die detaillierte Erläuterung davon entfällt hier.
In dieser Ausführungsform hat der Flash-Speicher 14 eine Mustergeneratorschaltung 54, welche die Testausgangssignale TOUT2 vom Schieberegister 38 empfängt, und einen Ausgabepuffer 34a, der einen Ausgang von der Mustergeneratorschaltung 54 empfängt. Der Ausgabepuffer 34a ist die gleiche Schaltung wie der Ausgabepuffer 34 in 24.
Die Konfiguration der fünften Ausführungsform ist gleich wie jene der dritten Ausführungsform, ausgenommen die Mustergeneratorschaltung 54 und der Ausgabepuffer 34a. In 33 sind die Speicherzelleneinheit 23, der Reihendecoder 25, der Spaltendecoder 27 und der Leseverstärker 29 nicht gezeigt.
Die Mustergeneratorschaltung 54 umfaßt einen Inverter. Mit anderen Worten empfängt die Mustergeneratorschaltung 54 die Testausgangssignale TOUT2 und gibt zum Ausgabepuffer 34a ein Testausgangssignal /TOUT2 aus, das invers zum Testausgangssignal TOUT2 ist.
In einem Normalbetrieb empfängt der Ausgabepuffer 34a das Datenausgangssignal vom Leseverstärker, der nicht gezeigt ist, und gibt Daten, die dadurch empfangen wurden, zum Dateneingangs/Ausgangsanschluß DQ1 aus. Der Ausgabepuffer 34a empfängt das Testausgangssignal /TOUT2 im Verbindungstest, und gibt das empfangene Signal als Testausgangssignal TOUT1 zum Dateneingangs/Ausgangsanschluß DQ1 aus. Der Ausgabepuffer 34a wird vom Ausgangsfreigabesignal OEB gesteuert, wie der Ausgabepuffer 34. Der Dateneingangs/Ausgangsanschluß DQ1 entspricht dem in 22 gezeigten zweiten Ausgangsanschluß.
Der Dateneingangs/Ausgangsanschluß DQ1 ist nicht mit der Außenseite verbunden, in Abhängigkeit von einem Betriebsmodus. Mit anderen Worten kann die Halbleiter-Speicheranordnung in dieser Ausführungsform eine Wortbildung des Dateneingangs/Ausgangsanschlusses zwischen 1 Bit und 2 Bits umschalten.
In dieser Ausführungsform werden im Testmodus, egal ob der Dateneingangs/Ausgangsanschluß DQ1 verwendet wird oder nicht, dieselben Testmuster TIN von den Adressenanschlüssen A zugeführt. Das Schieberegister 38 empfängt die parallelen Adressensignale AI wie in der dritten Ausführungsform, und gibt die seriellen Testausgangssignale TOUT2 aus. Die Mustergeneratorschaltung 54 gibt die Testausgangssignale /TOUT2 aus, die invers zu den Testausgangssignalen TOUT2 sind.
In dem Fall, wo der Dateneingangs/Ausgangsanschluß DQ1 mit der gedruckten Verdrahtungsplatte verbunden ist, wird der Zwischenverbindungstest durchgeführt, indem sowohl die Testausgangssignale TOUT2 als auch /TOUT2 verwendet werden. In dem Fall, wo der Dateneingangs/Ausgangsanschluß DQ1 nicht mit der gedruckten Verdrahtungsplatte verbunden ist, wird der Zwischenverbindungstest durchgeführt, indem nur die Testausgangssignale TOUT2 verwendet werden. Mit anderen Worten kann, egal ob der Dateneingangs/Ausgangsanschluß DQ1 verwendet wird oder nicht, ein Zwischenverbindungstest unter Verwendung derselben Testmuster durchgeführt werden.
In dieser Ausführungsform kann derselbe Effekt wie durch die dritte Ausführungsform erhalten werden. Ferner wird in dieser Ausführungsform die Mustergeneratorschaltung 54 verwendet, welche die neuen Ausgabemuster /TOUT2 aus den aus dem Schieberegister 38 ausgegebenen Testausgabemustern TOUT2 generiert. Daher kann, egal ob der Dateneingangs/Ausgangsanschluß DQ1 mit der gedruckten Verdrahtungsplatte verbunden ist oder nicht, der Zwischenverbindungstest unter Verwendung derselben Testmuster vorgenommen werden.
34 zeigt die sechste Ausführungsform der Halbleiter-Speicheranordnung der vorliegenden Erfindung.
Die Halbleiter-Speicheranordnung in dieser Ausführungsform hat eine Vielzahl von Schieberegistern 38a, 38b, usw., und eine Vielzahl von Ausgabepuffern 34. Die Schieberegister 38a, 38b, usw., sind mit den Adressenanschlüssen A über die Eingabepuffer 22 verbunden. Jedes der Schieberegister wird gebildet, indem dieselbe Menge an Verriegelungsschaltungen 40 wie die Menge an Adressenanschlüssen verbunden wird. Mit anderen Worten werden die Adressenanschlüsse A gemäß den Schieberegistern gruppiert.
Das Schieberegister 38a hat beispielsweise acht Verriegelungsschaltungen 40, und das Schieberegister 38b hat zehn Verriegelungsschaltungen 40.
In der Ausführungsform werden im Testmodus Testmuster von den Adressenanschlüssen A zugeführt, die der Vielzahl der Schieberegister 38 entsprechen. Zu dieser Zeit ist die Anzahl der Verriegelungsschaltungen in jedem Schieberegister kleiner als die Anzahl der Verriegelungsschaltungen in der dritten Ausführungsform. Folglich kann die Zeit zum Ausgeben von Mustern reduziert werden. Daher wird auch die Zeit zum Testen reduziert.
In der Ausführungsform kann derselbe Effekt wie durch die dritte Ausführungsform erhalten werden. Ferner ist in dieser Ausführungsform die Vielzahl von Schieberegistern 38a, 38b, ... gebildet, und die Adressenanschlüsse A werden gemäß den Schieberegistern 38a, 38b, ... gruppiert. Daher kann im Testmodus die zum Ausgeben der Muster notwendige Zeit reduziert werden, was zu einer Reduktion der Testzeit führt. Wie oben beschrieben wurde, können bemerkenswerte Effekte erhalten werden, indem die vorliegende Erfindung nicht nur bei den Halbleiter-Speicheranordnungen mit einer geringen Anzahl von Ausgangsanschlüssen, sondern auch bei Halbleiter-Speicheranordnungen mit Ausgangsanschlüssen im Bereich von 8 bis 16 oder dgl. verwendet wird.
In der oben beschriebenen ersten Ausführungsform der Halbleiter-Speicheranordnung wurde die vorliegende Erfindung beim Flash-Speicher 13 verwendet. Die vorliegende Erfindung kann jedoch bei einem anderen Typ von taktasynchronen Halbleiter-Speicheranordnungen oder Halbleiter-Speicheranordnungen vom taktsynchronen Typ verwendet werden.
In der oben beschriebenen ersten Ausführungsform der Halbleiter-Speicheranordnung wurde die vorliegende Erfindung beim Flash-Speicher 13 verwendet, wodurch das Umschalten der Dateneingangs/Ausgangsanschlüsse DQ0–DQ15 zwischen dem 8 Bit-Modus und 16 Bit-Modus unter Verwendung des Schaltanschlusses /BYTE ermöglicht wurde. Die vorliegende Erfindung kann jedoch bei Halbleiter-Speicheranordnungen mit Dateneingangs/Ausgangsanschlüssen mit einer festgelegten Bitanzahl verwendet werden.
In der oben beschriebenen ersten Ausführungsform der Halbleiter-Speicheranordnung wird der Niederpegelzustand der /CE- und /WE-Signale an konsekutiven Anstieg- oder Abfallkanten des /RESET-Signals detektiert, und der Modus wird zum Testmodus geschaltet. Daß die /CE- und /WE-Signale ein Niederpegel werden, kann jedoch an 2 konsekutiven Anstieg- oder Abfallkanten des /RESET-Signals detektiert werden, um zum Testmodus zu schalten. Da in diesem Fall die Detektion der /CE- und /WE-Signale unter Verwendung nur eines Typs einer Kante des /RESET-Signals vorgenommen werden kann, kann die Schaltung der Detektiereinheit 35 einfacher sein.
In der oben beschriebenen ersten Ausführungsform der Halbleiter-Speicheranordnung wird der Niederpegelzustand der /CE- und /WE-Signale an 2 konsekutiven Kanten des /RESET-Signals detektiert, um zum Testmodus zu schalten. Daß die /CE- und /WE-Signale ein Niederpegel werden, kann jedoch an drei oder mehr konsekutiven Kanten des /RESET-Signals detektiert werden.
In der oben beschriebenen ersten Ausführungsform der Halbleiter-Speicheranordnung wird ein Schalten zum Testmodus durchgeführt, indem detektiert wird, daß die /CE- und /WE-Signale ein Niederpegel wurden. In einer Halbleiter-Speicheranordnung mit Chipauswahlsignalen /CS, /CS1 und /CS2, einem Lesefreigabesignal /RD oder dgl. können jedoch aktive Pegel dieser Steueranschlüsse detektiert werden, um zum Testmodus zu schalten.
In der ersten Ausführungsform der Leiterplatte, auf der die Halbleiter-Speicheranordnung montiert ist, ist jeder der Anschlüsse des Flash-Speichers 13 an das Lötauge 17 der gedruckten Verdrahtungsplatte 11 gelötet, und der Zwischenverbindungstest wird für den gelöteten Teil durchgeführt. Die vorliegende Erfindung ist jedoch nicht auf dieses Beispiel beschränkt, und die Anschlüsse des Flash-Speichers 13 können durch Thermokompressionsbonden oder dgl. an die gedruckte Verdrahtungsplatte 11 gebondet werden, und ein Zwischenverbindungstest kann für den Thermokompressionsbondteil durchgeführt werden.
In der oben beschriebenen zweiten Ausführungsform der Halbleiter-Speicheranordnung umfaßt die Aktivitätsverbotsschaltung 76 die Speicherzelle 76a des Flash-Speichers, und die Initialisierungsschaltung 45 wird durch den in die Speicherzelle 76a geschriebenen Wert gesteuert. Die vorliegende Erfindung ist jedoch nicht auf dieses Beispiel beschränkt, und eine Aktivitätsverbotsschaltung, deren Verdrahtung verschieden wird, indem Leitfähigkeitsschichtmasken im Herstellungsverfahren ausgetauscht werden, kann gebildet werden, so daß die Initialisierungsschaltung durch diese Aktivitätsverbotsschaltung gesteuert wird.
In der oben beschriebenen vierten Ausführungsform der Halbleiter-Speicheranordnung wird der Decoder 52 gebildet, indem die Logiktabelle des SCITT-Verfahrens verwendet wird. Die Logiktabelle des Decoders 52 ist jedoch nicht auf diese Tabelle beschränkt, und es kann eine beliebige Tabelle verwendet werden, in der die Bitbreite der Ausgabemuster kleiner ist als die Bitbreite der Eingabemuster.
In der oben beschriebenen fünften Ausführungsform der Halbleiter-Speicheranordnung wurde die vorliegende Erfindung bei dem Flash-Speicher mit dem Dateneingangs/Ausgangsanschluß DQ1 verwendet, der mit der Außenseite davon nicht verbunden sein kann. Die vorliegende Erfindung kann jedoch bei einem Flash-Speicher mit dem Bereit/Belegt-Anschluß RY/BY verwendet werden, der mit der Außenseite nicht verbunden sein kann. Ferner kann die vorliegende Erfindung bei einer Halbleiter-Speicheranordnung verwendet werden, welche eine Wortbildung ermöglicht, die zwischen 8 Bits und 16 Bits umschaltet.
In der oben beschriebenen dritten Ausführungsform der Leiterplatte, auf der die Halbleiter-Speicheranordnung montiert ist, ist der Speichercontroller 15 auf der gedruckten Verdrahtungsplatte 11 gebildet, und der Speichercontroller 15 steuert den Flash-Speicher 14, um den Verbindungstest durchzuführen. Wie in 35 gezeigt, kann jedoch eine Anschlußeinheit 60 mit Anschlüssen 60a, die jeweils mit jedem der Lötaugen 17 verbunden sind, auf der gedruckten Verdrahtungsplatte 58 gebildet sein, auf welcher der Flash-Speicher 14 montiert ist, so daß der Flash-Speicher 14 von der Außenseite der gedruckten Verdrahtungsplatte 58 über die Anschlußeinheit 60 gesteuert wird, um den Verbindungstest durchzuführen.

Claims

Halbleiter-Speicheranordnung, mit: Eingangsanschlüssen und einem Ausgangsanschluß, die in einem Normalbetrieb verwendet werden; einer Operationsschaltung zum Durchführen einer Logikoperation an parallelen Eingabemustern, die von einer Vielzahl der Eingangsanschlüsse zur Zeit des Testens der Zwischenverbindung zwischen jedem der Anschlüsse und einer Leiterplatte empfangen werden; und einer Wandlerschaltung zum Empfangen paralleler Operationsergebnismuster von der Operationsschaltung und Umwandeln der Muster in serielle Ausgabemuster, die sequentiell aus dem Ausgangsanschluß ausgegeben werden.
Halbleiter-Speicheranordnung nach Anspruch 1, ferner mit einem zweiten Ausgangsanschluß, der in einem vorherbestimmten Betriebsmodus unter einer Vielzahl der Normalbetriebe verwendet wird, und einer Mustergeneratorschaltung zum Empfangen der Ausgabemuster, die aus der Wandlerschaltung ausgegeben werden, zum Generieren zweiter Ausgabemuster, welche von den Ausgabemustern, die empfangen wurden, verschieden sind, und zum sequentiellen Ausgeben der zweiten Ausgabemuster aus dem zweiten Ausgangsanschluß.
Leiterplatte, auf welcher eine Halbleiter-Speicheranordnung montiert ist, wobei die Halbleiter-Speicheranordnung umfaßt: (1) eine Detektiereinheit zum Detektieren des Zustands eines vorherbestimmten Anschlusses eine Vielzahl von Malen, wenn die Stromversorgung eingeschaltet wird; (2) eine Testeinheit, die zu aktivieren ist, wenn alle Ergebnisse der Detektionen durch die Detektiereinheit erwartete Werte zeigen; (3) einen Anschluß, der als Eingangstestanschluß oder als Ausgangstestanschluß verwendet wird, während die Testeinheit aktiv ist; und (4) eine Operationsschaltung, die in der Testeinheit gebildet ist, zum Durchführen einer Logikoperation an Eingabemustern, die über den Eingangstestanschluß zugeführt werden, und zum Ausgeben eines Operationsergebnisses als Ausgabemuster aus dem Ausgangstestanschluß; und wobei die Leiterplatte umfaßt: Verbindungsteile jeweils zum Verbinden jedes Anschlusses der Halbleiter-Speicheranordnung, und eine Steuerschaltung zum Aktivieren der Testeinheit durch das Zuführen eines Signals zum vorherbestimmten Anschluß über den Verbindungsteil, zum Eingeben der Eingabemuster in den Eingangstestanschluß über den Verbindungsteil, und zum Beurteilen der Zwischenverbindung zwischen jedem der Anschlüsse der Halbleiter-Speicheranordnung und jedem der Verbindungsteile durch das Empfangen des Ausgabemusters, das aus dem Ausgangstestanschluß ausgegeben wird.
Leiterplatte, auf welcher eine Halbleiter-Speicheranordnung montiert ist, wobei die Halbleiter-Speicheranordnung umfaßt: (1) eine Detektiereinheit zum Detektieren des Zustands des vorherbestimmten Anschlusses eine Vielzahl von Malen, wenn die Stromversorgung eingeschaltet wird; (2) eine Testeinheit, die zu aktivieren ist, wenn alle Ergebnisse der Detektionen durch die Detektiereinheit erwartete Werte zeigen; (3) mindestens einen Anschluß, der als Eingangstestanschluß oder Ausgangstestanschluß verwendet wird, während die Testeinheit aktiv ist; und (4) eine Operationsschaltung, die in der Testeinheit gebildet ist, zum Durchführen von Logikoperationen an Eingabemustern, die über einen Eingangstestanschluß zugeführt werden, und zum Ausgeben von Operationsergebnissen als Ausgabemuster aus den Ausgangstestanschlüssen; und wobei die Leiterplatte umfaßt: Verbindungsteile jeweils zum Verbinden jedes Anschlusses der Halbleiter-Speicheranordnung, und eine Anschlußeinheit, die jeweils mit den Eingangstestanschlüssen oder den Ausgangstestanschlüssen über die Verbindungsteile verbunden ist.
Leiterplatte, auf welcher eine Halbleiter-Speicheranordnung montiert ist, wobei die Halbleiter-Speicheranordnung umfaßt: (1) Eingangsanschlüsse und einen Ausgangsanschluß, die in einem Normalbetrieb verwendet werden, und (2) eine Wandlerschaltung zum Umwandeln paralleler Eingabemuster, die von einer Vielzahl der Eingangsanschlüsse zur Zeit des Testens der Zwischenverbindung zwischen jedem der Anschlüsse und der Leiterplatte empfangen werden, in serielle Ausgabemuster, die sequentiell aus dem Ausgangsanschluß ausgegeben werden; und wobei die Leiterplatte umfaßt: eine Anschlußeinheit jeweils zum Verbinden jedes der Anschlüsse der Halbleiter-Speicheranordnung, und eine Steuerschaltung zum Eingeben der parallelen Eingabemuster in die Eingangstestanschlüsse über die Verbindungsteile, und zum Beurteilen der Zwischenverbindung zwischen jedem der Anschlüsse und jedem der Verbindungsteile der Halbleiter-Speicheranordnung durch das Empfangen der seriellen Ausgabemuster aus dem Ausgangsanschluß.
Leiterplatte, auf welcher eine Halbleiter-Speicheranordnung montiert ist, wobei die Halbleiter-Speicheranordnung umfaßt: (1) Eingangsanschlüsse und einen Ausgangsanschluß, die in einem Normalbetrieb verwendet werden, und (2) eine Wandlerschaltung zum Umwandeln paralleler Eingabemuster, die von einer Vielzahl der Eingangsanschlüsse zur Zeit des Testens der Zwischenverbindung zwischen jedem der Anschlüsse und der Leiterplatte empfangen werden, in serielle Ausgabemuster, die sequentiell aus dem Ausgangsanschluß ausgegeben werden; und wobei die Leiterplatte umfaßt: Verbindungsteile, die jeweils die Eingangsanschlüsse oder den Ausgangsanschluß der Halbleiter-Speicheranordnung verbinden, und eine Anschlußeinheit, die jeweils mit jedem der Anschlüsse über jeden der Verbindungsteile verbunden ist.
Verfahren zum Testen der Zwischenverbindung zwischen einer Halbleiter-Speicheranordnung und einer Leiterplatte, wobei die Halbleiter-Speicheranordnung umfaßt: (1) eine Detektiereinheit zum Detektieren des Zustands des vorherbestimmten Anschlusses eine Vielzahl von Malen, wenn die Stromversorgung eingeschaltet wird; (2) eine Testeinheit, die zu aktivieren ist, wenn alle Ergebnisse der Detektionen durch die Detektiereinheit erwartete Werte zeigen; (3) mindestens einen Anschluß, der als Eingangstestanschluß oder als Ausgangstestanschluß verwendet wird, während die Testeinheit aktiv ist; (4) eine Operationsschaltung, die in der Testeinheit gebildet ist, zum Durchführen von Logikoperationen an Eingabemustern, die über den Eingangstestanschluß zugeführt werden, und zum Ausgeben von Operationsergebnissen als Ausgabemuster aus dem Ausgangstestanschluss; und wobei das Testverfahren die Schritte umfaßt: Aktivieren der Testeinheit der Halbleiter-Speicheranordnung durch das Zuführen eines vorherbestimmten Signals eine Vielzahl von Malen zum vorherbestimmten Anschluß; Zuführen der Eingabemuster zum Eingangstestanschluß; und Beurteilen der Zwischenverbindung zwischen jedem der Anschlüsse der Halbleiter-Speicheranordnung und einer Leiterplatte, auf der die Anordnung montiert ist, durch das Empfangen des Ausgabemusters, das aus dem Ausgangstestanschluß ausgegeben wird.
Verfahren zum Testen der Zwischenverbindung zwischen einer Halbleiter-Speicheranordnung und einer Leiterplatte, wobei die Halbleiter-Speicheranordnung umfaßt: (1) Eingangsanschlüsse und einen Ausgangsanschluß, die in einem Normalbetrieb verwendet werden, und (2) eine Wandlerschaltung zum Umwandeln paralleler Eingabemuster, die von einer Vielzahl der Eingangsanschlüsse zur Zeit des Testens der Zwischenverbindung zwischen jedem der Anschlüsse und einer Leiterplatte empfangen werden, in serielle Ausgabemuster, die sequentiell aus dem Ausgangsanschluß ausgegeben werden; und wobei das Testverfahren die Schritte umfaßt: Zuführen der Eingabemuster parallel zu einer Vielzahl der Eingangsanschlüsse der Halbleiter-Speicheranordnung, und Beurteilen der Zwischenverbindung zwischen jedem der Anschlüsse der Halbleiter-Speicheranordnung und der Leiterplatte, auf der die Anordnung montiert ist, durch das Empfangen der Ausgabemuster, die seriell aus dem Ausgangsanschluß ausgegeben werden.