KR20000071341A - 반도체 기억 장치, 이 반도체 기억 장치를 탑재한 회로기판 및 이 반도체 기억 장치와 회로 기판의 상호 접속시험 방법 - Google Patents

Abstract

본 발명은 시험 기능을 갖는 반도체 기억 장치 및 그 반도체 집적 회로를 탑재한 회로 기판에 관한 것이다. 본 발명의 반도체 기억 장치는 검출부와 검사부를 구비하며, 검출부는 전원이 공급될 때 소정 단자의 상태를 복수회 검출하고, 검출된 모든 결과가 기대치를 나타낼 때 검사부를 활성화한다. 반도체 기억 장치는 검사부의 활성화에 의해 접속 검사 모드로 전환되어 소정의 검사를 수행한다. 따라서, 전용의 검사 단자를 이용하지 않고 반도체 기억 장치를 검사 모드로 전환함으로써 검사가 수행될 수 있다. 또한, 오동작이나 전원 공급시의 노이즈에 의한 활성화에 의해 접속 검사 모드로의 전환이 발생하는 것을 방지할 수 있다. 본 발명에 따른 반도체 기억 장치에 의하면, 복수 개의 입력 단자를 통해 병렬 검사 패턴을 수신하여 이 패턴을 직렬 출력 패턴으로 변환하는 변환 회로를 구비한다. 병렬 검사 패턴이 직렬 출력 패턴으로 변환되기 때문에, 출력 단자의 수가 적은 때에도 접속 검사가 수행될 수 있다. 더욱이, 본 발명에 따른 다른 반도체 기억 장치는 연산 회로와 변환 회로를 구비한다. 이 연산 회로는 복수개의 입력 단자를 통해 병렬 검사 패턴을 수신하여 논리 연산을 수행하고 병렬 연산 결과 패턴을 출력하며, 이 변환 회로는 병렬 연산 결과 패턴을 수신하여 직렬 출력 패턴으로 변환한다. 변환된 출력 패턴은 출력 단자로부터 순차로 출력된다. 연산 회로에 의해 변환 회로에 제공된 검사 패턴은 감소시킬 수 있다. 따라서, 출력 패턴은 더 짧아질 수 있으며 검사 시간도 감소시킬 수 있다.

Description

반도체 기억 장치, 이 반도체 기억 장치를 탑재한 회로 기판 및 이 반도체 기억 장치와 회로 기판의 상호 접속 시험 방법{SEMICONDUCTOR MEMORY DEVICE, CIRCUIT BOARD MOUNTED WITH SEMICONDUCTOR MEMORY DEVICE, AND METHOD FOR TESTING INTERCONNECTION BETWEEN A SEMICONDUCTOR MEMORY DEVICE WITH A CIRCUIT BOARD}

본 발명은 반도체 기억 장치에 관한 것이다. 특히 시험 기능을 갖는 반도체 기억 장치에 관한 것이다.

또, 본 발명은 반도체 기억 장치가 장착된 회로 기판에 관한 것이다.

또한, 본 발명은 반도체 기억 장치가 탑재된 회로 기판과 반도체 기억 장치간의 접속 시험 방법에 관한 것이다.

전자 부품이 소형화됨에 따라 인쇄 배선 기판 등의 실장 밀도가 증가하고, 전자 기구가 소형화되고 있다. 예컨대, 반도체 기억 장치의 패키지 형태는 DIP(Dual In-line Package; 이중 인라인 패키지)로부터 SOP(Small Outline Package)를 거쳐 TSOP(Thin Small Outline Package)까지 그 소형화가 이루어지고 있다. 패키지의 소형화와 함께, 반도체 기억 장치의 단자간의 간격도 축소되고 있다. 최근에는, 반도체 기억 장치의 단자를 2차원으로 배열한 CSP(Chip Size Package)가 개발되고 있다.

패키지가 소형화됨에 따라 인쇄 배선 기판에 전자 부품을 탑재한 경우에 전자 부품의 단자와 인쇄 배선 기판과의 접속 불량이 증가하고 있다. 또한 단자와 인쇄 배선 기판의 접속 부분을 확인하는 것이 곤란해지고 있다. 이 때문에, 인쇄 배선 기판에 전자 부품을 탑재한 경우의 접속 확인을 간편하면서도 확실하게 행할 수 있는 상호 접속 시험 방법이 요구되고 있다.

이러한 종류의 방법으로서, 바운더리 스캐닝법(boundary scanning method)이 알려져 있다. 이 바운더리 스캐닝법은 IEEE/ANSI 1491.1 로서 표준화된 시험 방법이다.

도 1은 바운더리 스캐닝법의 개요를 나타낸 블록도이다.

전자 부품(1a, 1b) 및 인쇄 배선 기판에는 TDI(Test Data Input; 검사 데이터 입력) 단자, TMS(Test Mode Select; 검사 모드 선택) 단자, TCK(Test Clock; 검사 클록) 단자 및 TDO(Test Data Output; 검사 데이터 출력) 단자가 각각 형성되어 있다. TDI, TDO, TCK 및 TMS 단자는 시험 전용 단자이며, 시험 이외에는 사용되지 않는다. 전자 부품(1a, 1b)의 상기 시험 단자들은 각각 인쇄 배선 기판(2)에 형성된 배선 패턴(3)에 따라 그 대응하는 시험 단자들 각각에 접속되어 있다.

전자 부품(1a, 1b)에는 시험 회로로서 복수 개의 BS 셀(4), 명령 레지스터(IR: Instruction register)(5), 바이패스 레지스터(6) 및 TAP 제어기(7)가 형성되어 있다. BS 셀(4)은 코어부(8)에 접속되어 있는 각각의 단자에 대응하여 배치되고, 래칭(latching) 기능을 갖는다. 명령 레지스터(5)는 TDI 단자로부터 공급되는 시험용의 명령을 기억하는 회로이다. 바이패스 레지스터(6)는 TDI 단자로부터 공급된 데이터를 TDO 단자에 직접 출력하기 위한 회로이다. TAP 제어기는 TMS 단자에서 수신한 검사 모드 신호를 복호화하는 기능을 갖는다.

도 1에 도시되어 있는 바와 같이, 복수 개의 전자 부품(1a, 1b)이 인쇄 배선 기판(2)에 탑재되어 있는 경우, 전자 부품(1a)의 TDO 단자는 인접하는 전자 부품(1b)의 TDI 단자에 접속되어 있다. 따라서 인쇄 배선 기판(2)에는 굵은 실선으로 표시된 루프상의 스캐닝 경로(PATH)가 형성되어 있다.

상술한 전자 부품(1a, 1b) 및 인쇄 배선 기판(2)에는 인쇄 배선 기판(2)의 외부에 접속된 제어기(도 1에는 도시되어 있지 있다)가 상기 각 단자를 제어해서 TDI 단자로부터 시험용의 명령 및 입력 패턴을 입력한다. 전자 부품(1a, 1b)의 각 시험 회로(4, 5, 6, 7)는 입력된 명령 및 입력 패턴에 응답하여 동작하고 TDO 단자로부터 출력 패턴을 출력한다.

제어기는 출력 패턴과 기대치(expected value)를 비교함으로써, 전자 부품(1a, 1b)의 각 단자와 인쇄 배선 기판(2)의 접속을 확인한다. 따라서, 각 단자의 용접 불량과 전자 부품(1a, 1b)의 탑재 위치 불량 등이 검출될 수 있다.

바운더리 스캐닝법은 시험 전용의 단자를 필요로 하고, 전자 부품의 내부에 복수 개의 시험 회로를 필요로 하기 때문에, 칩 크기에 큰 영향을 미친다. 이 때문에, 이 방법은 주로 마이크로프로세서와 ASIC(응용 주문형 집적 회로) 등의 논리 회로 제품에 적용되고 있다.

한편, 반도체 기억 장치 등의 상호 접속 시험 방법으로서, SCITT(Static Component Interconnection Test Technology)법이 개발되고 있다. 이하 SCITT 법을 적용한 SDRAM(Synchronous DRAM)을 예로 설명한다.

이와 같은 종류의 SDRAM 은 정상 동작 모드와는 별개로 상호 접속 시험을 위한 시험 모드를 갖는다. 시험 모드로의 전환은 전원의 공급시의 초기화 처리(power on sequence)를 이행하기 전에 소정의 단자에 소정의 신호를 부여함으로써 수행된다. SDRAM 과 같은 클록 동기식의 반도체 기억 장치는 내부 회로의 제어를 전원의 공급시와 정상 동작시에 용이하게 구별할 수 있다. 이를 위해, 시험 모드로의 전환 제어를 전원의 공급시에만 행하는 것으로써, 정상 동작시 잘못된 시험 모드로의 전환이 방지될 수 있다.

접속 시험 모드 중에, SDRAM의 각 단자는 제어 단자로서 사용되는 일부의 단자를 제외하고, 입력 패턴을 부여하는 시험시 입력 단자 또는 출력 패턴을 출력하는 시험시 출력 단자로서 사용된다. 이 때문에, SCITT 법에서는 전용의 시험 단자를 필요로 하지 않는다. 또 SDRAM 에는 입력 패턴을 논리 연산하고 연산 결과를 출력 패턴으로서 출력하는 간단한 연산 회로가 형성되어 있다. 그러나 상호 접속 시험에 필요한 회로의 규모는 바운더리 스캐닝법에 비해 작다.

상기 언급된 SCITT 법에 있어서, 예컨대 동일한 인쇄 배선 기판에 탑재된 메모리 제어기는 SDRAM 의 시험시 입력 단자에 입력 패턴을 제공한다. SDRAM 은 입력 패턴을 논리 연산하고, 연산 결과를 출력 패턴으로서 출력한다. 메모리 제어기는 출력 패턴과 기대치를 비교하고 SDRAM 의 각 단자와 인쇄 배선 기판의 접속을 확인하다. 따라서 각 단자의 용접 불량 및 칩의 탑재 위치 불량이 검출될 수 있다.

SCITT 법에서는 전원 공급 단자, 접지 단자, 검사용 제어 단자를 제외한 모든 단자에 대한 접속 불량을 검출할 수 있다. 검출될 수 있는 불량은 0으로 고정된 불량(0 stack failure), 1로 고정된 불량, 오픈 불량(open failure) 및 AND형, OR형의 쇼트 불량(short failure)이 있다.

상술한 바와 같이, SCITT 법은 시험 전용의 단자자 필요하지 않기 때문에, 시험에 필요한 회로의 규모도 바운더리 스캐닝법에 비해 작다. 따라서 SCITT법을 적용함으로써 칩 사이즈의 영향은 거의 없다.

상기 언급된 바운더리 스캐닝법을 수행하기 위해, 시험 전용의 TDI 단자, TMS 단자, TCK 단자 및 TDO 단자가 전자 부품(1a, 1b)에 형성되고, 명령 레지스터(5)와 TAP 제어기(7)와 같은 검사 회로가 구현된다. 따라서, 전자 부품의 칩 사이즈가 증가하게 된다. 칩 사이즈의 증가는 제품의 비용에 직접 영향을 주는 것이기 때문에, 특히 DRAM 등의 반도체 기억 장치에 바운더리 스캐닝법을 적용하는 것이 곤란하다.

상기 SCITT 법은 SDRAM 과 같은 클록 동기식의 반도체 기억 장치에의 적용을 대상으로 하고 있다. 구체적으로는, 전원 공급의 초기화 시퀀스를 갖는 바도체 기억 장치에의 적용을 대상으로 함으로써 정상 동작시에 잘못된 시험 모드로의 전환을 확실하게 방지할 수 있다.

한편, 전원 공급의 초기화 시퀀스가 없는 비동기식 반도체 기억 장치에 SCITT 법을 적용하는 경우에, 정상 동작시에 잘못된 시험 모드로 전환되는 것을 방지하는 기술은 제안되어 있지 않다. 이 때문에, 현재의 SCITT 법을 플래시 메모리, SRAM 등의 클록 비동기식 반도체 기억 장치에 적용한 경우에는 정상 동작시에 잘못된 시험 모드로의 전환이 발생할 수 있다.

또, 플래시 메모리 등과 같이 데이터의 입력/출력 단자를 예컨대, 8 비트 또는 16 비트로 전환하기 위한 스위칭 단자를 구비한 반도체 기억 장치에 SCITT 법을 적용하는 기술은 제안되어 있지 않다.

더욱이, 현재의 SCITT 법에서는 인쇄 배선 기판에 탑재된 반도체 기억 장치의 단자가 외부와 미접속된 경우에는 적용될 수 없기 때문에, 이 경우에는 상호 접속 검사가 바르게 행해질 수 없었다.

본 발명의 제1의 목적은 전용의 검사 단자를 이용하지 않고 반도체 기억 장치를 접속 검사 모드로 전환시킴으로써 상호 접속 검사를 수행하는 데 있다.

본 발명의 제2의 목적은 클록 신호를 이용하지 않고 필요할 경우에만 비동기식 반도체 기억 장치를 접속 시험 모드로 전환함으로써 검사를 수행하는 데 있다.

본 발명의 제3의 목적은 전원 공급시 노이즈나 통상 동작시의 오동작에 의해 발생하는 접속 시험 모드로의 전환을 방지하는 반도체 기억 장치와, 이러한 반도체 기억 장치가 장착된 회로 기판을 제공하는 데 있다.

본 발명의 제4의 목적은 필요할 경우에만 접속 시험 모드로의 전환을 달성하기 위해 리셋 단자를 구비한 반도체 기억 장치를 제공하는 데 있다.

본 발명의 제5의 목적은 접속 시험 모드로의 전환이 완료된 후 다시 접속 시험 모드로의 전환을 방지하는 데 있다.

본 발명의 제6의 목적은 제품의 출하 전후에 미리 검사부의 활성화를 방지할 수 있는 반도체 기억 장치를 제공하는 데 있다.

본 발명의 제7의 목적은 스위칭 단자와 함께 입력/출력 단자로부터의 데이터의 워드 구성을 스위칭할 수 있는 반도체 기억 장치에서의 각각의 워드 구성에 응답하여 단자 접속 시험을 달성하는 데 있다.

본 발명의 제8의 목적은 접속 시험 모드로부터 정상 동작으로의 전환을 용이하게 제어하는 데 있다.

본 발명의 제9의 목적은 간단한 구성을 갖는 검사부를 이용하여 상호 접속 검사를 확실하게 수행하는 데 있다.

본 발명의 제10의 목적은 출력 단자의 개수가 작은 경우에도 상호 접속 검사의 실행을 가능하게 하는 반도체 기억 장치를 제공하는 데 있다.

본 발명의 제11의 목적은 출력 패턴 및 상호 접속 검사 시간의 감소를 가능하게 하는 반도체 기억 장치를 제공하는 데 있다.

본 발명의 제12의 목적은 현재의 동작 모드에 관계없이, 소정의 정상 동작에서 사용되지 않는 출력 단자를 갖는 반도체 기억 장치에서 각각의 단자의 접속 검사를 수행하는 데 있다.

본 발명의 제13의 목적은 반도체 기억 장치가 장착된 회로 기판상의 회로 기판의 접속부와 반도체 기억 장치의 각 단자간의 상호 접속 시험을 수행하는 데 있다.

본 발명의 제14의 목적은 필요한 경우에만 반도체 기억 장치를 접속 시험 모드로 전환함으로써, 회로 기판과 반도체 기억 장치의 각 단자간의 상호 접속 검사가 가능한 검사 방법을 제공하는 데 있다.

도 1은 종래의 바운더리 스캐닝법의 개요를 나타낸 블록도.

도 2는 본 발명에 따른 반도체 기억 장치의 기본 원리를 나타낸 블록도.

도 3은 본 발명에 따라 반도체 기억 장치가 장착된 회로 기판과 반도체 기억 장치간의 상호 접속 시험 방법의 기본 원리를 나타낸 블록도.

도 4는 본 발명의 반도체 기억 장치가 장착된 회로 기판의 다른 기본 원리를 나타낸 블록도.

도 5는 반도체 기억 장치의 제1 실시예, 반도체 기억 장치가 장착된 회로 기판의 제1 실시예 및 회로 기판과 반도체 기억 장치간의 상호 접속을 시험하는 방법의 제1 실시예를 나타낸 도면.

도 6은 도 5의 플래시 메모리의 내부 구성을 나타낸 블록도.

도 7은 도 6의 검출부의 리셋 발생 회로를 나타낸 블록도.

도 8은 도 6의 검출부의 초기화 회로를 나타낸 회로도.

도 9는 도 6의 검출부의 검사 모드 발생 회로를 나타낸 회로도.

도 10은 변환 회로를 나타낸 회로도.

도 11은 연산 회로를 나타낸 회로도.

도 12는 출력 변환 회로를 나타낸 회로도.

도 13은 출력 변환 회로를 나타낸 회로도.

도 14는 출력 변환 회로를 나타낸 회로도.

도 15는 접속 시험 모드의 제어를 나타낸 타이밍도.

도 16은 상호 접속 시험이 수행하는 상태를 나타낸 타이밍도.

도 17은 8비트 모드에서의 입력 패턴과 출력 패턴의 기대치를 나타낸 설명도.

도 18은 16 비트 모드에서의 입력 패턴과 출력 패턴의 기대치를 나타낸 설명도.

도 19는 본 발명에 따른 반도체 기억 장치의 제2 실시예를 나타낸 회로도.

도 20은 본 발명에 따른 반도체 기억 장치가 장착된 회로 기판의 제2 실시예를 나타낸 전체 구성도.

도 21은 상호 접속 시험이 수행되는 상태를 나타낸 타이밍도.

도 22는 본 발명의 다른 원리를 나타낸 블록도.

도 23은 반도체 기억 장치의 제3 실시예, 반도체 기억 장치가 장착된 회로 기판의 제3 실시예 및 회로 기판과 반도체 기억 장치간의 상호 접속 시험 방법의 제2 실시예를 나타낸 도면.

도 24는 도 23의 플래시 메모리의 내부 구성을 나타낸 도면.

도 25는 도 24의 래치 회로를 나타낸 회로도.

도 26은 접속 시험 모드로의 전환의 제어를 나타낸 타이밍도.

도 27은 상호 접속 시험이 수행되는 상태를 나타낸 타이밍도.

도 28은 반도체 기억 장치의 제3 실시예에서의 검사 패턴과 출력 패턴을 나타낸 설명도.

도 29는 반도체 기억 장치의 제3 실시예에서 접속 불량이 발생할 때의 출력 패턴의 예를 나타낸 설명도.

도 30은 반도체 기억 장치의 제3 실시예에서 접속 불량이 발생할 때의 출력 패턴의 예를 나타낸 설명도.

도 31은 본 발명에 따른 반도체 기억 장치의 제4 실시에를 나타낸 블록도.

도 32는 도 31의 디코더의 논리표를 나타낸 설명도.

도 33은 본 발명에 따른 반도체 기억 장치의 제5 실시예를 나타낸 블록도.

도 34는 본 발명에 따른 반도체 기억 장치의 제6 실시예를 나타낸 블록도.

도 35는 본 발명에 따른 반도체 기억 장치가 장착된 회로 기판의 다른 예를 나타낸 블록도.

<도면의 주요 부분에 대한 부호의 설명>

11 : 인쇄 배선 기판

14 : 패턴 생성 회로

15 : 제어 회로

16 : 접속부

17 : 랜드

19 : 배선 패턴

21 ; 입력 버퍼부

23 ; 메모리 셀부

25 : 로우 디코더

27 : 컬럼 디코더

31 : 출력 변환부

33 : 출력 버퍼부

25 ; 검출부

37 : SCITT 디코더

37a : 변환 회로

37b : 연산 회로

39 : 입력 회로

41 ; 출력 회로

45 : 초기화 회로

46 : 시험 모드 발생 회로

52 ; 리셋 펄스 발생기

53 : 활성화 기억 회로

55 : 비활성화 기억 회로

69, 71, 73 : 출력 변환 회로

75 ; 반전 회로

76 ; 활성화 금지 회로

79 : 단자부

81 : 배선 패턴

A0-A21, A-1 : 어드레스 단자

DQ0-DQ15 : 데이터 입출력 단자

DQ15/A-1 : 병용 단자

DQ0OUT-DQ15OUT, RY/BYOUT : 출력 신호

ENTRYB, ENTRY : 엔트리 신호

EXITB, EXIT : 엑시트 신호

MC : 메모리 셀

/OE : 출력 인에이블 단자, 출력 인에이블 신호

/RESET : 리셋 단자, 리셋 신호

SCADQ0-SCADQ7, SCARY/BY : 연산 결과 신호

SCITT : 시험 모드 신호

/CE : 칩 인에이블 단자, 칩 인에이블 신호

/WE : 기록 인에이블 단자, 기록 인에이블 신호

본 발명의 반도체 기억 장치는 검출부와 시험부를 구비한다.

검출부는 전원 공급시에 소정의 단자의 상태를 복수회 검출하고, 그 검출 결과가 모두 기대치인 경우 검사부를 활성화한다. 시험부의 활성화에 의해 반도체 기억 장치의 상태는 시험 모드로 전환되고, 소정의 검사를 수행한다. 따라서, 시험 전용의 단자를 구비함이 없이 반도체 기억 장치를 시험 모드로 전환하여 시험을 수행할 수 있다. 또 클록 비동기식의 반도체 기억 장치에 있어서도 필요한 때만 시험 모드로 전환하여 시험을 수행할 수 있다.

시험부를 활성화하기 위해서는 검출부에 의한 복수회의 검출시에 소정 단자의 상태가 모두 기대치와 일치하는 것이 필요하다. 따라서, 정상 동작시에 있어서는 오동작 또는 전원 노이즈에 의해 시험부가 활성화되어 시험 모드로 전환하는 것이 방지된다.

본 발명의 반도체 기억 장치의 특징에 의하면, 검출부는 리셋 단자에 공급되는 리셋 신호의 변화시에, 각각 소정 단자의 상태를 검출한다. 정상 동작시에는 리셋 신호가 변화되어서는 안되기 때문에, 검사부의 잘못된 활성화가 방지된다. 검사부를 활성화하기 위해, 검출부에 의해 소정 단자의 상태를 검출하는 것이 필요하다. 따라서, 리셋 신호가 전원 노이즈 등에 의해 변환되는 때에도 시험부가 활성화되지 않는다.

본 발명의 반도체 장치의 특징에 의하면, 검출부는 리셋 신호에 의해 소정 단자의 상태를 검출하고, 2회 이상 활성화 또는 비활성화한다. 리셋 신호는 정상 동작 중에는 연속하여 변화하지 않기 때문에, 검사부의 잘못된 활성화가 방지된다. 검사부를 활성화하기 위해, 검출부에 의한 소정 단자의 상태를 검출하는 것이 필요하다. 따라서, 리셋 신호가 전원 노이즈 등에 의해 우연히 변화하는 경우에도, 검사부는 활성화되지 않는다. 또한, 검사부는 리셋 신호의 상승 에지와 하강 에지 중 하나만을 검출하면 되기 때문에, 검출에 필요한 회로는 더 간단하게 될 수 있다.

본 발명의 반도체 기억 장치의 특징에 의하면, 소정 단자에 수신된 신호는 입력 회로를 통해 검출부 및 내부 회로로 전달된다. 입력 회로는 리셋 신호의 레벨에 관계없이 활성화 상태로 유지되기 때문에, 검출부는 리셋 신호가 변화하는 때에도 소정 단자의 상태를 확실하게 검출할 수 있다.

본 발명의 반도체 기억 장치의 특징에 의하면, 검출부는 리셋 신호의 2개의 연속 에지에서 소정 단자의 각각의 상태를 검출한다. 리셋 신호는 정상 동작 중에는 연속하여 변화하지 않기 때문에, 검사부의 잘못된 활성화가 방지될 수 있다. 검사부를 활성화시키기 위해, 검출부에 의한 소정 단자의 상태를 검출하는 것이 필요하기 때문에, 리셋 신호가 전원 노이즈 등에 의해 우연히 변화하는 경우에도 검사부는 활성화되지 않는다.

본 발명의 반도체 기억 장치의 특징에 의하면, 검출부에 의해 상태가 검출되는 소정 단자로서는 내부 회로를 활성화하는 활성화 신호를 수신하는 활성화 단자, 내장된 메모리 소자를 액세싱하는 기록 또는 판독 제어 신호를 수신하는 제어 단자가 있다. 검출부는 활성화 단자와 제어 단자의 활성화 상태가 복수회 검출된 경우 검사부를 활성화한다. 따라서, 활성화 단자와 제어 단자의 활성화 상태가 정상 동작 중에 검출된 때는 리셋 단자는 변화하지 않기 때문에, 검사부의 잘못된 활성화는 발생하지 않는다.

본 발명의 반도체 기억 장치의 특징에 의하면, 검사부의 활성화 동안 리셋 신호의 변화가 비활성화될 때 검사부가 비활성화된다. 정상 동작을 수행하기 위하여, 리셋 신호는 비활성화 상태로 될 필요가 있다. 따라서, 정상 동작 모드로의 전환은 검사부가 비활성화될 때와 동시에 가능하다. 그 결과, 검사 모드로부터 정상 동작으로의 스위칭을 위한 제어가 더욱 용이해진다. 반도체 기억 장치는 리셋 단자를 구비하며, 정상 동작은 리셋 신호가 전원이 공급될 때 활성화 상태로부터 비활성화 상태로 변경된 후 수행되는 것이 일반적이다. 따라서, 반도체 기억 장치의 동작의 용이성을 열화시키지 않고 접속 검사 모드를 구현함으로써 반도체 기억 장치의 사용자는 접속 시험 모드를 고려할 필요가 없다. 접속 시험 모드로의 잘못된 전환이 발생된 경우, 검사 모드는 정상 동작 동안 비활성화 상태로 변화된다.

본 발명의 특징에 의하면, 반도체 기억 장치는 전원이 공급된 후 검사부가 활성화되었다는 것을 나타내는 정보를 저장하는 활성화 기억 회로를 구비한다. 이 활성화 기억 회로는 기억된 정보가 포함되어 있을 때는 검사부의 재활성화를 금지한다. 이 때문에, 검사부는 전원이 공급된 후 2회 이상 활성화되지 않는다. 따라서, 검사부의 활성화 후 정상 동작 동안 검출부가 소정의 단자 상태를 여러번 검출한 경우에도 검사부는 활성화되지 않는다.

본 발명의 다른 특징에 의하면, 반도체 기억 장치는 전원이 공급된 후 검사부가 비활성되었다는 것을 나타내는 정보를 기억하는 비활성화 기억 회로를 구비한다. 이 비활성화 기억 회로는 기억된 정보가 이미 포함된 경우에는 검사부의 재활성화를 금지한다. 이 때문에, 검사부는 전원이 공급되 후 2회 이상 활성화되지 않는다. 따라서, 검사부의 활성화 후 정상 동작 동안 검출부가 소정의 단자 상태를 여러번 검출한 경우에도 검사부는 활성화되지 않는다.

본 발명의 다른 특징에 의하면, 반도체 기억 장치는 검출부에 의해 획득된 검출 결과에 관계없이 검사부의 활성화를 금지시키는 활성화 금지 회로를 구비한다. 따라서, 시험 모드를 필요로 하지 않는 고객에게 반도체 기억 장치를 출하하는 경우, 제조 공정에 있어서, 활성화 금지 회로를 소정의 상태로 설정함으로써, 항상 시험부의 활성화를 금지하는 것이 가능하게 된다. 또 시험부에 의한 시험이 완료된 후 활성화 금지 회로에 소정값을 설정함으로써 시험부의 잘못된 활성화를 방지할 수 있다.

본 발명의 반도체 기억 장치의 다른 특징에 의하면, 검사부는 연산 회로를 구비한다. 또 시험부의 활성화 기간 중 단자의 일부는 시험시 입력 단자 또는 시험시 출력 단자로서 사용된다. 연산 회로는 시험시 입력 단자를 통해 공급되는 입력 패턴을 논리 연산하고, 이 연산 결과를 출력 패턴으로서 시험시 출력 단자로부터 출력 한다. 이 때문에, 예컨대 외부의 제어 장치 등으로부터 시험시 입력 단자를 통해 입력 패턴을 공급하고 시험시 출력 단자를 통해 출력 패턴을 수신하여, 각 단자의 접속 불량을 발견하는 것이 가능하게 된다. 따라서, 시험 전용의 단자를 구비하지 않고 상호 접속 시험을 수행할 수 있다. 예컨대, 반도체 기억 장치가 회로 기판에 탑재되어 있는 경우에는 각 단자와 회로 기판의 상호 접속 시험을 수행하는 것이 가능하다.

본 발명의 다른 특징에 의하면, 내장하는 기억 소자와 데이터를 판독 및 기록하기 위한 입출력 단자, 데이터의 워드 구성을 확장할 때 입출력 단자와 함께 사용되는 확장된 입출력 단자, 및 워드 구성을 스위칭하는 스위칭 단자를 구비한다. 정상 동작시에는 스위칭 단자의 제어에 의해 입출력 단자만 또는 입출력 단자와 확장시 입출력 단자의 양쪽이 데이터의 판독 및 기록에 사용된다. 시험부의 활성화시에는 입출력 단자 및 확장된 입출력 단자는 함께 시험시 출력 단자로 된다. 이 때문에 연산 회로에 의한 연산 결과는 스위칭 단자의 제어 상태에 의해 입출력 단자만 또는 입출력 단자 및 확장된 입출력 단자의 양단자로부터 출력된다. 또, 입출력 단자로부터는 워드 구성의 비확장시 및 확장시 상이한 출력 패턴이 출력된다. 따라서, 데이터의 입출력 단자의 워드 구성을 스위칭 단자에서 스위칭 가능한 반도체 기억 장치에 있어서도 각 워드 구성에 대응하는 단자의 상호 접속 시험을 수행하는 것이 가능하다.

본 발명의 반도체 기억 장치의 특징에 의하면, 검사부는 워드 구성을 확장할 때 확장된 입출력 단자로부터 모든 출력 패턴 또는 그 일부를 반전시킨다. 따라서, 검사부의 크기를 증가시키지 않고, 워드 구성을 확장할 때 변화된 확장된 입출력 단자로부터 그리고 입출력 단자로부터의 출력 패턴에 의해 상호 접속 시험이 수행될 수 있다.

본 발명의 다른 특징에 의하면, 검사부는 스위칭 단자에 의해 제어됨으로써 입출력 단자로부터 출력된 출력 패턴의 논리 상태를 반전시킨다. 다시 말해서, 입출력 단자로부터 출력된 출력 패턴은 스위칭 단자의 제어 상태(신호 레벨)에 따라 변화된다. 따라서, 출력 패턴을 확인함으로써, 검사시 입력 단자 및 검사시 출력 단자 중 어느 하나에 속하지 않는 스위칭 단자를 위한 상호 접속 검사가 수행될 수 있다. 그 결과, 예컨대, 스위칭 단자가 회로 기판 상에서 고레벨 또는 저레벨로 고정된 경우라 하더라도, 스위칭 단자의 접속 불량을 발견할 수 있다.

본 발명의 다른 특징에 의하면, 반도체 메모리 장치는 변환 회로를 구비한다. 이 변환 회로는 각각의 단자와 회로 기판 사이의 상호 접속을 검사할 때 복수 개의 입력 단자를 통해 병렬 입력 패턴(검사 패턴)을 수신한다. 이 변환 회로는 패턴을 출력 단자로부터 순차적으로 출력되는 직렬 출력 패턴으로 변환한다. 병렬 입력 패턴은 출력 단자로부터 출력된 직렬 출력 패턴으로 변환되기 때문에, 출력 단자수가 적은 때에도 상호 접속 검사가 수행될 수 있다. 본 발명에 있어서, 출력 단자의 수는 입력 단자의 수에 의존하며, 적어도 하나의 출력 단자면 충분하다.

또한, 정상 동작에서 사용된 단자만을 이용하여, 전용의 검사 단자 없이 단자 접속이 이루어질 수 있다.

출력 단자로부터의 출력 패턴(기대치)는 병렬 입력 패턴으로부터 직렬 패턴으로 변환된 패턴이다. 따라서, 상호 접속 시험을 수행하는 사용자 등은 출력 패턴을 용이하게 분석하고 접속 불량이 존재하는 곳을 용이하게 확인할 수 있다.

변환 회로는 간단한 병렬-직렬 변환 회로로 구성된다. 따라서, 상호 접속 검사에 필요한 회로 면적은 작아도 되며, 칩 사이즈는 검사 회로에 의해 영향을 받지 않게 된다.

본 발명의 다른 특징에 의하면, 반도체 기억 장치는 출력 단자 각각에 대응하는 복수 개의 변환 회로를 구비한다. 변환 회로는 각각 병렬 입력 패턴을 직렬 출력 패턴으로 변환한다. 출력 단자는 각각 직렬 출력 패턴을 출력한다. 그 결과, 병렬 출력 패턴은 복수 개의 출력 단자에 의해 출력되며, 출력 패턴을 출력하기 위해 필요한 시간은 짧아지게 된다. 따라서, 검사에 필요한 시간을 감소시킬 수 있다.

본 발명의 반도체 기억 장치의 다른 특징에 의하면, 변환 회로는 복수 개의 래치 회로를 직렬로 접속하는 시프트 레지스터로 구성된다. 따라서, 이 변환 회로는 용이하게 구성될 수 있다.

본 발명의 반도체 기억 장치의 다른 특징에 의하면, 연산 회로는 정상 동작시에 사용된 회로 기판과 반도체 기억 장치의 각각의 단자 사이의 상호 접속을 검사할 때 복수 개의 입력 단자를 통해 병렬 입력 신호(검사 패턴)를 수신하고, 논리 연산을 수행하여 병렬 연산 결과 패턴을 출력한다. 변환 회로는 연산 회로로부터 병렬 연산 결과 패턴을 수신하여 직렬 출력 패턴으로 변환한다. 이 변환된 출력 패턴은 출력 단자로부터 순차적으로 출력된다.

입력 패턴에 대해 연산을 수행함으로써, 변환 회로에 공급된 입력 패턴의 데이터량(비트수)을 감소시킬 수 있다. 그 결과, 출력 패턴은 짧아지고, 검사 시간은 감소한다. 더욱이, 변환 회로의 규모도 더 작아지게 된다.

병렬 입력 패턴이 직렬 패턴으로 변환되어 출력 단자로부터 출력되기 때문에, 상호 접속 검사는 출력 단자의 수가 작은 경우에도 수행이 가능하다. 출력 단자의 수는 입력 단자의 수에 의존하지 않으며 적어도 하나의 출력 단자이면 충분하다.

본 발명의 다른 특징에 의하면, 반도체 기억 장치는 복수 개의 정상 동작 모드 중에서 소정의 동작 모드에 사용된 제2 출력 단자를 구비한다. 패턴 생성 회로는 변환 회로로부터 출력 패턴을 수신하고, 이미 수신된 출력 패턴과 상이한 제2 직렬 출력 패턴을 생성한다. 이미 생성된 제2 출력 패턴은 제2 출력 단자로부터 출력된다. 따라서, 제2 출력 단자를 이용하지 않는 동작 모드에 있어서의 상호 접속 검사는 변환 회로를 이용함으로써 수행될 수 있다. 한편, 제2 출력 단자를 이용하는 동작 모드에 있어서, 상호 접속 검사는 변환 회로와 패턴 생성 회로를 이용함으로써 수행될 수 있다. 입력 패턴은 제2 출력 단자가 사용되는 지의 여부에 관계없이 동일할 수 있다.

본 발명의 다른 특징에 의하면, 반도체 기억 장치가 장착된 회로 기판은 반도체 기억 장치의 단자들을 접속시키는 접속부와 제어 회로를 구비한다. 이 제어 회로는 접속부를 통해 반도체 기억 장치의 소정의 단자에 신호를 제공하고 검사부를 활성화시킨다. 제어 회로는 접속부를 통해 검사시 입력 단자에 입력 패턴을 제공하고, 검사시 출력 단자로부터 출력 패턴을 수신한다. 따라서, 출력 패턴과 기대치를 비교함으로써, 반도체 기억 장치의 각각의 단자와 접속부 사이의 상호 접속 검사가 수행될 수 있다.

본 발명의 다른 특징에 의하면, 반도체 기억 장치가 장착된 회로 기판은 상기 언급된 반도체 기억 장치의 단자를 접속시키는 접속부와 단자부를 구비한다. 이 단자부는 접속부를 통해 반도체 기억 장치의 단자에 접속된다. 따라서, 예컨대, 회로 기판의 외부로부터 단자부를 통해 소정 단자에 신호를 공급한 후 검사시 출력 단자로부터 출력 패턴을 수신하고 입력 패턴을 검사시 입력 단자로 제공함으로써, 반도체 기억 장치의 각각의 단자와 접속부 사이의 상호 접속 검사가 수행될 수 있다.

본 발명의 다른 특징에 의하면, 반도체 기억 장치가 장착된 회로 기판은 반도체 기억 장치의 각각의 단자를 상호 접속시키는 접속부와 제어 회로를 구비한다. 이 제어 회로는 접속부를 통해 반도체 기억 장치의 입력 단자에 병렬 입력 패턴을 제공하고 출력 단자로부터 순차적으로 직렬 출력 패턴을 수신한다. 이 출력 패턴과 기대치를 비교함으로써, 반도체 기억 장치의 각각의 단자와 접속부 사이의 상호 접속 검사가 수행될 수 있다.

본 발명에 따른 반도체 기억 장치의 회로 기판에 관한 특징에 의하면, 단자부는 접속부를 통해 반도체 기억 장치의 각각의 단자에 접속된다. 따라서, 회로 기판의 외부로부터 단자부를 통해 입력 단자에 입력 패턴을 제공하고, 출력 단자로부터 단자부를 통해 회로 기판에 출력 패턴을 출력함으로써, 각각의 접속부와 각각의 단자 사이의 상호 접속 검사가 수행될 수 있다.

본 발명의 다른 특징에 의하면, 반도체 기억 장치와 회로 기판 사이의 상호 접속을 검사하는 방법에 있어서, 회로 기판 상에 장착된 상기 반도체 기억 장치의 소정의 단자에 복수회 소정 신호가 제공되어 반도체 기억 장치의 검사부가 활성화된다. 검사시 입력 단자에 입력 패턴이 제공되고 검사시 출력 단자로부터 출력 패턴이 수신되어 기대치와 비교된다. 이러한 방식으로 반도체 기억 장치의 각각의 단자와 회로 기판 사이의 상호 접속 검사가 수행될 수 있다.

본 발명의 다른 특징에 의하면, 반도체 기억 장치와 회로 기판 사이의 상호 접속을 검사하는 방법에 있어서, 반도체 기억 장치의 입력 단자에 병렬 입력 단자 패턴이 제공된다. 출력 단자로부터의 출력 패턴과 앞서 제공된 기대치를 비교함으로써, 반도체 기억 장치의 각각의 단자와 회로 기판의 각각의 접속부 사이의 상호 접속 검사가 수행될 수 있다.

이하, 본 발명의 실시예를 도면을 이용하여 설명한다.

도 2는 본 발명의 반도체 기억 장치의 제1 및 제2 실시예의 기본 원리를 나타낸 블록도이다.

반도체 기억 장치(13)는 검출부(35), 내부 회로(23, 25, 27, 29), 검사부(37, 31), 활성화 기억 회로(53), 비활성화 기억 회로(55) 및 활성화 금지 회로(76)를 구비한다. 검사부(37, 31)는 연산 회로(37b)를 포함한다.

검출부(35)는 리셋 단자에 공급된 리셋 신호가 변화할 때에 소정 단자의 상태를 검출한다. 이 소정의 단자는, 내부 회로를 활성화하는 활성화 신호를 수신하는 활성화 단자, 내장된 메모리 소자 MC를 액세싱하는 판독 또는 기록 제어 신호를 수신하는 제어 단자이다. 반도체 기억 장치(13)는 입력/출력 단자, 확장된 입력/출력 단자 및 스위칭 단자를 구비한다. 입출력 단자는 내장된 메모리 소자 MC 와 데이터를 판독/기록한다. 확장된 입력/출력 단자는 데이터의 워드 구성을 학장할 때 입력/출력 단자와 함께 사용된다. 반도체 기억 장치(13)의 단자부는 검사부가 활성화될 때 검사 단자를 입력 및 출력하는데 사용된다.

소정의 단자에 수신된 신호는 입력 회로(39)를 통해 내부 회로(23, 25, 27, 29)와 검출부(35)에 제공된다.

활성화 기억 회로(53)는 전원이 공급된 후 활성화되었던 검사부(31, 37)가 온으로 스위칭되었다는 정보를 기억하고, 비활성화 기억 회로는 전원이 공급된 후 비활성화되었던 검사부(31, 37)가 온으로 스위칭되었다는 정보를 기억한다. 활성화 금지 회로(76)는 검출부(35)에 의한 검출의 결과에 상관없이 검사부(31, 37)의 활성화를 금지시킨다.

도 3은 본 발명에 따른 반도체 기억 장치가 장착된 회로 기판과 반도체 기억 장치간의 상호 접속을 검사하기 위한 방법의 기본 원리를 나타낸 블록도이다.

반도체 기억 장치에 장착된 회로 기판(11)은 반도체 기억 장치(13)의 각각의 단자를 서로 접속시키는 접속부(17)와 제어 회로(15)를 구비한다. 이 제어 회로(15)는 대응하는 접속부(17)를 통해 검사시 입력 단자 각각에 입력 패턴을 제공하고, 대응하는 검사시 출력 단자로부터 출력 패턴을 수신한다.

도 4는 본 발명의 반도체 기억 장치가 장착된 회로 기판의 다른 기본 원리를 나타낸 블록도이다.

반도체 기억 장치가 장착된 회로 기판(11)은 반도체 기억 장치(13a, 13b)의 단자들을 접속하는 접속부(17)와 단자부(79)를 구비한다. 이 단자부(79)는 접속부(17)를 통해 반도체 기억 장치(13a, 13b)의 단자에 접속된다.

도 5는 반도체 기억 장치의 제1 실시예, 반도체 기억 장치가 장착된 회로 기판의 제1 실시예 및 회로 기판과 반도체 기억 장치간의 상호 접속을 시험하기 위한 방법의 제1 실시예를 나타낸다.

도 5에 있어서, 회로 배선 기판인 회로 기판(11)상에는 64 메가비트(Mbit)의 플래시 메모리(13) 및 메모리 제어기(15)가 탑재되어 있다. 여기에서, 인쇄 배선 기판(11), 플래시 메모리(13) 및 메모리 제어기(15)는 각각 도 3에 도시된 회로 기판, 반도체 기억 장치 및 제어 회로에 대응한다. 플래시 메모리(13)의 단자(/BYTE)와 메모리 제어기(15)의 단자는 인쇄 배선 기판(11)상에 형성된 랜드(17)상에 납땜된다. 이 랜드(17)는 도 3에 도시된 접속부(17)에 대응한다. 플래시 메모리(13)의 랜드(17)와 메모리 제어기(15)의 랜드(17)는 도 5에 화살표로 표시된 배선 패턴(19)에 따라 서로 접속되어 있다. 이 화살표의 방향은 신호가 공급되는 방향을 나타낸다.

메모리 제어기(15)는 게이트 어레이와 같은 논리 LSI 에 의해 형성된다. 이 메모리 제어기(15)는 플래시 메모리(13)의 정상 동작을 위한 제어 회로, 이하 설명될 플래시 메모리(13)의 SCITT 디코더(37)를 활성화하는 제어 회로, 플래시 메모리(13)에 검사 입력 패턴을 입력시키는 회로, 및 상기 입력 패턴에 응답하여 플래시 메모리(13)로부터 출력 패턴과 기대치를 비교하는 회로를 구비한다.

또, 메모리 제어기는 플래시 메모리(13)의 정상 동작을 위한 제어 회로와 바운더리 스캐닝용의 제어 회로를 구비한다. 다시 말해서, 플래시 메모리(13)의 SCITT 디코더(37)를 활성화하는 제어 신호는 도 1에 도시된 것과 같이, BS 셀(4)에 의해 공급되고, 검사를 위한 입력 패턴은 플래시 메모리(13)에 공급된다. 이 입력 패턴에 대하여 플래시 메모리(13)로부터 메모리 제어기(15)로 출력 패턴이 출력된다.

플래시 메모리(13)와 메모리 제어기(15)는 각각 스위칭 단자 /BYTE, 리셋 단자 /RESET, 칩 인에이블 단자 /CE, 기록 인에이블 단자 /WE, 출력 인에이블 단자 /OE, 어드레스 단자 A0-Q21, 데이터 입력/출력 단자 DQ0-DQ14, 병용 단자 DQ15/A-1 및 대기/사용 단자 RY/BY를 갖는다. 칩 인에이블 단자 /CE 와 기록 인에이블 단자 /WE 는 도 2에 도시된 활성화 단자 및 제어 단자에 대응한다.

플래시 메모리(13)의 데이터 입력/출력 단자(DQ0-DQ14)와 범용 단자(DQ15/A-1)는 도 2에 도시된 연장된 입력/출력 단자에 대응한다. "/"의 표시는 /BYTE 또는 /RESET 에서처럼, 예를 들면 음의 논리값을 의미한다. 즉, 이 단자들은 신호 레벨이 내부에서 저레벨일 때 활성화된다. 대기/사용(READY/BUSY) 단자(RY/BY)는 플래시 메모리(13)가 대기 중인지 사용 중인지를 나타낸다. 범용 단자(DQ15/A-1)는 스위칭 단자(/BYTE)가 저레벨 신호를 수신할 때 어드레스 단자(A-1)로 사용하고, /BYTE 단자가 고레벨 신호를 수신할 때 데이터 입력/출력 단자(DQ15)로 사용한다.

플래시 메모리(13)는 /BYTE 단자를 사용하여 입력/출력 데이터의 워드 구성을 스위칭하는 기능을 갖는다. 플래시 메모리(13)는 스위칭 단자(/BYTE)가 저레벨 신호를 수신할 때 8비트 모드에 있다. 이 때, 상위 비트의 데이터 입력/출력 단자(DQ8-DQ14)는 사용되지 않는다. 플래시 메모리(13)는 스위칭 단자(BYTE)가 고레벨 신호를 수신할 때 16 비트 모드로 전환한다. 범용 단자(DQ15/A-1)는 데이터 입력/출력 단자(DQ15)로 사용하고 상위 및 하위 비트의 모든 데이터 입력/출력 단자(DQ0-DQ15)가 이 경우에 사용된다.

도 6은 플래시 메모리(13)의 내부 구조를 도시하는 블록도이다. 하기의 설명에서, 단자들을 통해 공급된 신호는 "리셋 신호(/RESET)"와 같은 단자 기준 코드와 동일한 기준 코드를 갖는다. 도 6에서, 굵은 실선 화살표는 복수개의 선을 포함하는 신호선을 도시한다.

플래시 메모리(13)는 입력 버퍼부(21), 메모리 셀부(23), 로우 디코더(25), 컬럼 디코더(27), 감지 증폭기(29), 검출부(35) 및 SCITT 디코더(37)를 갖는다. SCITT 디코더(37)와 출력 변환부(31)는 도 2에 도시된 검사부에 대응한다. 메모리 셀부(23), 로우 디코더(25), 컬럼 디코더(27) 및 감지 증폭기(29)는 도 2에서의 내부 회로에 대응한다. 데이터 입력/출력 단자(DQ0~DQ15)에 대한 입력 회로와 메모리 셀(23)에 대한 기록 회로는 도 6에 도시되지 않았다.

입력 버퍼부(21)은 복수개의 입력 회로(39)를 포함한다. 각각의 입력 회로(39)는 메모리 제어기(15)로부터의 입력 신호를 내부 신호로 변환하여 이 내부 신호를 칩 내에 출력한다. 특히, 스위칭 신호(/BYTE)는 스위칭 신호(BYTE, BYTEB)로 변환되고, 리셋 신호(/RESET)는 하드웨어 리셋 신호(HWRESET, HWRESETB)로 변환된다. 칩 인에이블 신호(/CE)는 칩 인에이블 신호(CE, CEB)로 변환되고, 기록 인에이블 신호(/WE)는 기록 인에이블 신호(WE, WEB)로 변환된다. 출력 인에이블 신호(/OE)는 출력 인에이블 신호(OE, OEB)로 변환되고, 어드레스 신호(A0~A21)는 어드레스 신호(SCA0~SCA21, SCA-1)로 변환된다. 칩 인에이블 신호(/CE)는 도 2에 도시된 활성화 신호에 대응한다. 기록 인에이블 신호(/WE)는 도 2에 도시된 기록 제어 신호 및 판독 제어 신호에 대응한다. "B"로 표시된 내부 신호는 음의 논리값의 신호를 나타낸다. 다른 내부 신호는 양의 논리값 신호이다. 각각의 입력 회로(39)는 리셋 신호(/RESET)에 의해 제어되지 않는다. 그러므로, 입력 회로(39)에 공급된 신호는 입력 신호(/RESET)의 레벨과는 무관하게 항상 내부 신호로서 출력된다.

어드레스 신호(SCA13~SCA21)는 로우 디코더(25)에 공급되고, 어드레스 신호(SCA0~SCA12)는 컬럼 디코더(27)에 공급된다. 메모리 셀부(23)에서, 복수 개의 메모리 셀(MC)은 행 방향 및 열 방향으로 정렬된다. 메모리 셀(MC)은 도 2에 도시된 메모리 소자에 대응한다. 로우 디코더(25) 및 컬럼 디코더(27)는 행 방향의 메모리 셀과 열 방향의 메모리 셀을 각각 선택하기 위한 회로이다. 선택된 메모리 셀(MC)로부터 출력된 신호는 컬럼 디코더(27)와 비트선(BL)을 경유하여 감지 증폭기(29)에 출력된다. 감지 증폭기(29)는 메모리 셀(MC)로부터 출력된 약한 신호를 증폭시켜 이 증폭된 신호를 데이터 출력 신호(SOUT0~15)로서 출력한다. 출력 변환부(31)는 데이터 출력 신호(SOUT0~15), 내부 대기/사용 신호(IRY/BY), 스위칭 신호(BYTEB), 동작 결과 신호(SCADQ0~SCADQ7, SCARY/BY) 및 검사 모드 신호(SCITT)를 수신하여 출력 신호(DQ0OUT~DQ15OUT)를 출력 버퍼(33)에 출력한다.

출력 버퍼(33)는 복수 개의 출력 회로(41)를 포함한다. 출력 회로(41)는 출력 신호(DQ0OUT~DQ15OUT)를 수신하여 대응하는 데이터 입력/출력 신호(DQ0~DQ15) 및 대기/사용 신호(RY/BY)를 외부로 출력한다. 출력 버퍼(33)는 출력 인에이블 신호(OEB)에 의해 제어되고 출력 버퍼(33)로부터의 신호는 출력 인에이블 신호가 저레벨일 때에만 출력된다.

검출부(35)은 전원 공급 신호(VCCDC), 하드웨어 리셋 신호(HWRESET), 기록 인에이블 신호(WE) 및 칩 인에이블 신호(CE)를 수신하여, 검사 모드 신호(SCITT)를 출력한다.

SCITT 디코더(37)는 스위칭 신호(BYTE), 기록 인에이블 신호(WE) 및 어드레스 신호(SCA0~SCA21, SCA-1)를 수신하여 동작 결과 신호(SCADQ0~SCADQ7, SCARY/BY)를 출력한다.

하기의 설명을 더 쉽게 이해할 수 있도록, 신호의 이름은 "리셋 신호(RESET)"를 의미하는 "RESET 신호", "기록 인에이블 신호(WE)"를 의미하는 "WE 신호" 및 "칩 인에이블 신호(CE)"를 의미하는 "CE 신호"로 간략하게 기재한다.

도 7 내지 9는 검출부(35)의 세부 구조를 도시한다. 검출부(35)는 리셋 발생 회로(43), 초기화 회로(45) 및 검사 모드 발생 회로(46)를 포함한다.

도 7에 도시된 바와 같이, 리셋 발생 회로(43)는 3-입력 NAND 게이트(43a), 2-입력 NOR 게이트(43b) 및 직렬로 접속된 인버터(43c)를 포함한다. NAND 게이트(43a)의 입력 단자는 CE 신호, WE 신호 및 VCCDC 신호를 수신한다. NAND 게이트(43a)의 출력 단자는 NOR 게이트(43b)의 입력 단자 중 하나에 접속된다. NOR 게이트(4b)의 다른 입력 단자는 나중에 설명될 출력 신호(EXIT)를 수신한다. NOR 게이트(43b)는 리셋 신호(RESETB)를 출력한다. 인버터(43c)는 리셋 신호(RESETB)를 수신하여 리셋 신호(RESET)를 출력한다.

도 8에 도시된 바와 같이, 초기화 회로(45)는 제1 래치(47), 제2 래치(49) 및, 2개의 인버터의 입력 단자와 출력 단자가 각각 서로 접속되어 있는 제3 래치(51)를 포함한다.

nMOS(45a)의 드레인과 nMOS(45b)의 소스는 제1 래치(47)의 입력(47a)에 접속된다. nMOS(45a)의 소스는 접지선(VCC)에 접속되고 nMOS(45b)의 드레인은 전력선(VCC)에 접속된다. nMOS(45a)의 게이트 전극은 HWRESET 신호를 수신한다. 리셋 펄스 발생기(52)의 출력 단자는 nMOS(45b)의 게이트 전극에 접속된다. 리셋 펄스 발생기(52)는 HWRESET 신호를 수신한다. 리셋 펄스 발생기(52)는 /RESET 신호가 저레벨에서 고레벨로 바뀔 때 양의 펄스를 출력하기 위한 회로이다. 제1 래치(47)의 출력 단자(47b)는 인버터(45c)에 접속된다. 인버터(45c)의 출력 단자는 3-입력 AND 회로(45d)의 입력 단자에 접속된다. AND 회로(45d)의 다른 입력 단자는 CE 신호와 WE 신호를 수신한다. AND 회로(45d)는 검사 모드 인에이블 신호(SCITT-EN)를 출력한다. CE 신호와 WE 신호는 이후에 설명될 접속 검사 모드로의 전환을 위해 신호 레벨이 검출되는 신호로서 사용된다.

nMOS(45e)의 드레인과 nMOS(45f)의 소스는 제2 래치(49)의 입력 단자(49a)에 접속된다. nMOS(45e)의 소스는 접지선(VSS)에 접속된다. nMOS(45e)의 게이트 전극은 RESET 신호를 수신한다. nMOS(45f)의 드레인은 SCITT-EN 신호를 수신한다. nMOS(45f)의 게이트 전극은 HWRESETB 신호를 수신한다. 제2 래치(49)의 출력(49b)은 HWRESET 신호를 수신한다.

pMOS(45h)의 드레인은 제3 래치(51)의 입력 단자(51a)에 접속된다. pMOS(45h)의 소스는 전원선(VCC)에 접속된다. pMOS(45h)의 게이트 전극은 RESETB 신호를 수신한다. 제3 래치(51)의 출력 단자(51b)는 2개의 인버터가 직렬로 접속되어 있는 인버터열(45j)의 입력 단자에 접속된다. 인버터열(45j)은 검사 모드 설정 신호(SCITT-SET)를 출력한다.

검사 모드 발생 회로(46)는 도 9에 도시된 바와 같이, 활성화 기억 회로(53), 비활성화 기억 회로(55) 및 조합 회로(57)를 포함한다.

활성화 기억 회로(53)는 pMOS(53a), 직렬로 접속된 nMOS(53b, 53c), 2개의 인버터의 입력 단자와 출력 단자를 접속한 엔트리 래치(59) 및, 직렬로 접속된 2개의 인버터(53d, 53e)를 포함한다. pMOS(53a)의 소스는 전원선(VCC)에 접속된다. nMOS(53c)의 소스는 접지선(VSS)에 접속된다. pMOS(53a)의 게이트 전극은 VCCDC 신호를 수신한다. nMOS(53b)의 게이트 전극은 SCITT-SET 신호를 수신한다. pMOS(53a) 및 nMOS(53b)의 드레인은 엔트리 래치(59)의 입력 단자(59a)에 접속된다. 엔트리 래치(59)의 출력 단자는 인버터(53d)의 입력 단자에 접속된다. 인버터(53d, 53e)는 엔트리 신호(ENTRYB, ENTRY)를 각각 출력한다.

비활성화 기억 회로(55)는 pMOS(55a), 직렬로 접속된 nMOS(55b, 55c), 2개의 인버터의 입력 단자와 출력 단자를 접속하는 출력 래치(61) 및, 직렬로 접속된 2개의 인버터(55d, 55e)를 포함한다. pMOS(55a)의 소스는 전원선(VCC)에 접속된다. nMOS(55c)의 소스는 접지선(VSS)에 접속된다. pMOS(55a)와 nMOS(55c)의 게이트 전극은 VCCDC 신호를 수신한다. 2-입력 NOR 게이트(55f)의 출력 단자는 nMOS(55b)의 게이트 전극에 접속된다. NOR 게이트(55f)의 입력 단자는 ENTRYB 신호와 HWRESET 신호를 수신한다. pMOS(55a)와 nMOS(55b)의 드레인은 출력 래치(61)의 입력 단자(61a)에 접속된다. 출력 래치(61)의 출력 단자는 인버터(55d)의 입력 단자에 접속된다. 인버터(55d, 55e)는 엔트리 신호(EXITB) 및 엑시트 신호(EXIT)를 각각 출력한다.

복합 회로(57)는 인버터(57a), 2-입력 NOR 게이트(57b) 및 2개의 인버터가 직렬로 접속된 인버터열(57c)을 포함한다. 인버터(57a)의 입력 단자는 ENTRY 신호를 수신한다. 인버터(57a)의 출력 단자는 NOR 게이트(57b)의 입력 단자 중 하나에 접속된다. NOR 게이트(57b)의 다른 입력 단자는 EXIT 신호를 수신한다. NOR 게이트(57b)의 출력 단자는 인버터열(57c)의 입력 단자에 접속된다. 인버터열(57c)은 검사 모드 신호(SCITT)를 출력한다.

도 10 및 11은 SCITT 디코더(37)의 세부 구조를 도시한다. SCITT 디코더(37)는 변환 회로(37a)와 동작 회로(37b)를 갖는다. 입력 단자의 개수가 감소할 때 출력 단자의 개수가 증가하는 16비트 모드에서, 변환 회로(37a)는 공용 신호(WEB 신호)를 동작 회로(37b)의 다른 입력 단자에 공급한다. 동작 회로(37b)는 메모리 제어기(15)로부터 공급된 입력 패턴상의 동작을 수행하고 출력 패턴을 출력한다.

변환 회로(37a)는 도 10에 도시된 바와 같이, pMOS 및 nMOS의 드레인과 소스에 각각 접속된 CMOS 전송 게이트(63b, 63c)와 인버터(63)를 포함한다. 인버터(63a)의 입력 단자와, CMOS 전송 게이트(63b)의 pMOS의 게이트 전극 및 CMOS 전송 게이트(63b)의 pMOS의 게이트 전극 및 CMOS 전송 게이트(63c)의 nMOS의 게이트 전극은 인버터(65)를 경유하여 BYTE 신호를 수신한다. 인버터(63a)의 출력 단자는 CMOS 트랜지스터 게이트(63b, 63c)의 nMOS 및 pMOS의 게이트 전극에 각각 접속된다. CMOS 전송 게이트(63b)의 입력 단자는 어드레스 신호(SCA-1)를 수신한다. CMOS 전송 게이트(63c)의 입력 단자는 WEB 신호를 수신한다. MOS 스위치(63b, 63c)의 출력 단자는 상호 접속되고, 디코딩을 위한 신호(SCA-2)를 출력한다. 변환 회로(37a)는 8 비트 모드와 16 비트 모드에서 모두 동작 회로(37b)를 사용하여 인에이블된다.

도 11에 도시된 바와 같이, 동작 회로(37b)는 6-입력 XNOR 게이트(67a, 67b, 67c, 67d), 4-입력 XNOR 게이트(67f, 67g, 67h) 및 2-입력 XNOR 게이트(67j)를 갖는다. 각각의 XNOR 게이트는 배타적 NOR 회로이다. XNOR 게이트(67a)는 어드레스 신호(SCA0, SCA8~SCA12)를 수신하고, 동작 결과를 디코딩 신호(SCADQ0)로서 출력한다. XNOR 게이트(67b)는 어드레스 신호(SCA1, SCA13~SCA17)를 수신하고 디코딩 신호(SCADQ1)를 출력한다. XNOR 게이트(67c)는 어드레스 신호(SCA2, SCA18~SCA21)와 WEB 신호를 수신하고, 디코딩 신호(SCADQ2)를 출력한다. XNOR 게이트(67d)는 어드레스 신호(SCA3, SCA8, SCA13, SCA18), WEB 신호 및 SCA-2 신호를 수신하고 디코딩 신호(SCADQ3)를 출력한다. XNOR 게이트(67e)는 어드레스 신호(SCA4, SCA9, SCA14, SCA19), WEB 신호 및 SCA-2 신호를 수신하고 디코딩 신호(SCADQ4)를 출력한다. XNOR 게이트(67f)는 어드레스 신호(SCA5, SCA10, SCA15, SCA20)를 수신하고 디코딩 신호(SCADQ5)를 출력한다. XNOR 게이트(67g)는 어드레스 신호(SCA6, SCA11, SCA16, SCA21)를 수신하고 디코딩 신호(SCADQ6)를 출력한다. XNOR 게이트(67h)는 어드레스 신호(SCA7, SCA12, SCA17), WEB 신호를 수신하고 디코딩 신호(SCADQ7)를 출력한다. XNOR 게이트(67j)는 어드레스 신호(SCA0) 및 SCA-2 신호를 수신하고 디코딩 신호(SCARY/BY)를 출력한다. 동작 회로(37b)는 검사 모드 신호(SCITT)가 고레벨일 때에만 활성화된다.

도 12 내지 14는 출력 변환부(31)의 세부 구조를 도시한다. 출력 변환부(31)는 이하에 설명될 접속 검사 모드에서 데이터 입력/출력 단자(DQ0~DQ15)와 대기/사용 단자(RY/BY)를 출력 테스트 단자로 변환시키는 기능을 갖는다. 출력 테스트 단자는 접속 검사 모드에서 동작 회로(37b)에 의해 발생된 출력 패턴을 외부로 출력하기 위한 단자이다. 출력 변환부(31)는 출력 검사 단자의 종류에 따라서 3개의 출력 변환 회로(69, 71, 73)를 갖는다.

도 12에 도시된 출력 변환 회로(69)는 데이터 입력/출력 신호(DQ0~DQ7)에 대응하는 데이터 출력 신호(SOUT0~SOUT7)를 출력하기 위한 회로이다. 각각의 변환 회로(69)는 인버터 회로(75), 3개의 인버터(69a, 69b, 69c) 및 도 10에 도시된 변환 회로(63)를 포함한다. 반전 회로(75)는 인버터(75a), MOS 스위치(75b) 및 CMOS 인버터(75c)를 포함한다. 입력 단자(IN1)는 CMOS 인버터(75c)의 pMOS 의 소스와, MOS 스위치(75b)의 pMOS 의 게이트 전극 및 인버터(75a)의 입력에 접속된다. 인버터(75a)의 출력 단자는 CMOS 인버터(75c)의 nMOS의 소스와 MOS 스위치(75b)의 nMOS 의 게이트 전극에 접속된다. 입력 단자(IN2)는 MOS 스위치(75b)의 입력 단자와 CMOS 인버터(75c)의 입력 단자에 접속된다. MOS 스위치(75b)의 출력 단자와 CMOS 인버터(75c)의 출력 단자는 상호 접속된다. 이러한 출력은 인버터(69b)를 경유하여 변환 회로(63)의 MOS 스위치(63c)의 입력 단자에 접속된다. 변환 회로(63)의 MOS 스위치(63b)의 입력 단자는 인버터(69a)의 출력 단자에 접속된다. 입력 단자(IN3)는 인버터(69a)의 입력 단자에 접속된다. 변환 회로(63)의 출력은 인버터(69c)를 경유하여 출력 단자(OUT1)에 접속된다.

변환 회로(69)의 입력 단자(IN1, IN4)는 BYTEB 신호와 SCITT 신호를 수신한다. 변환 회로(69)의 입력 단자(IN2, IN3)는 데이터 입력/출력 신호(DQ0~DQ7)의 각각의 비트에 응답하여, 디코딩 신호(SCADQ0~SCADQ7)와 데이터 출력 신호(SOUT0~SOUT7)를 수신한다. 마찬가지로, 각각의 변환 회로(69)의 출력 단자(OUT1)는 데이터 입력/출력 신호(DQ0~DQ7)에 대응하는 출력 신호(DQ0OUT~DQ7OUT)를 출력한다.

도 13에 도시된 출력 변환 회로(71)는 데이터 입력/출력 신호(DQ8~DQ15)에 대응하는 데이터 출력 신호(SOUT8~SOUT15)를 출력하기 위한 회로이다. 변환 회로(71)는 반전 회로(75)가 없는 점만 제외하면 도 12에 도시된 출력 변환 회로(69)와 동일한 구성을 갖는다. 즉, 입력 단자(IN2)는 인버터(71b)를 경유하여 변환 회로(63)의 MOS 스위치(63c)의 입력 단자에 직접 접속된다.

각각의 변환 회로(71)의 입력 단자(IN4)는 SCITT 신호를 수신한다. 변환 회로(71)의 입력 단자(IN2)는 데이터 입력/출력 신호(DQ8~DQ15)의 각각의 비트로부터 8을 뺀 결과의 수에 각각 대응하는 디코딩 신호(SCADQ0~SCADQ7)를 수신한다. 출력 변환 회로(71)의 입력 단자(IN3)는 데이터 입력/출력 신호(DQ8~DQ15)의 각각의 비트에 각각 대응하는 데이터 출력 신호(SOUT8~SOUT15)를 수신한다. 마찬가지로, 변환 회로(69)의 출력 단자(OUT1)는 데이터 입력/출력 신호(DQ8~DQ15)의 각각의 비트에 각각 대응하는 출력 신호(DQ8OUT~DQ15OUT)를 출력한다.

도 14에 도시된 출력 변환 회로(73)는 도 13에 도시된 출력 변환 회로(71)와 동일하다. 입력 단자(IN2, IN3, IN4)는 SCARY/BY 신호, IRY/BY 신호 및 SCITT 신호를 각각 수신한다. 출력 단자(OUT1)는 출력 신호(RY/BYOUT)를 출력한다.

상호접속 검사는 플래시 메모리(13)의 각각의 단자와 플래시 메모리(13)와 메모리 제어기(15)가 설치된 인쇄 회로 배선 보드(11)의 각각의 랜드(17) 사이에 하기에 상술되는 방식으로 수행된다.

전력이 공급되면, 플래시 메모리(13)는 메모리 제어기(15)에 의한 제어에 응답하여 접속 검사 모드로 전환된다.

도 15는 플래시 메모리(13)가 접속 검사 모드로 전환하고 정상 모드로 되돌아 갈 때의 메인 신호의 타이밍을 도시한다.

전력이 공급된 후에, 전원선(VCC)의 전압은 소정의 값까지 증가한다. 이때, 메모리 제어기(15)는 저레벨/RESET 신호[도 15(a)]를 출력한다. VCCDC 신호는 고레벨이 되고, 전원선(VCC)의 전압 증가 시점보다 지연된다. 도 8에 도시된 HWRESET 신호는 저레벨/RESET 신호로 인하여 고레벨이 된다. nMOS(45a)는 온이 되고 제1 래치(47)의 출력(47b)은 고레벨이 된다. 검사 모드 인에이블 신호(SCITT-EN)는 고레벨이 된 출력(47b)으로 인하여 저레벨이 된다. VCCDC 신호가 저레벨인 동안, 도 7에 도시된 RESET 신호와 RESETB 신호는 각각 고레벨과 저레벨로 유지된다.

그러므로, 도 8에 도시된 nMOS(45e)는 온이 되고, 제2 래치(49)의 출력은 고레벨이 된다. HWRESETB 신호는 저레벨/RESET 신호로 인하여 저레벨이 되고 nMOS(45f)는 오프된다. pMOS(45h)는 온이 되고, 제3 래치(51)의 출력(51b)은 저레벨이 된다. 검사 모드 설정 신호(SCITT-SET)는 저레벨이 되는 출력(51b)으로 인하여 저레벨이 된다.

도 9에 도시된 활성화 기억 회로(53)에서, pMOS(53a)는 VCCDC 신호가 저레벨인 동안 온이 되고, 엔트리 래치(59)의 출력(59b)은 저레벨이 된다. 엔트리 래치(59)의 저레벨에 의해, ENTRYB 및 ENTRY 신호는 각각 고레벨 및 저레벨이 된다. ENTRY 신호의 고레벨에 의해, 검사 모드 신호는 저레벨이 된다[도 15(b)].

그러나, 도 9에 도시된 비활성화 기억 회로(55)에서, pMOS(55a)는 온이 되고, VCCDC 신호가 저레벨인 동안 출력 래치(61)의 출력(61b)은 저레벨이 된다. 엔트리 래치(61)는 저레벨 출력을 래치하고, EXITB 신호와 EXIT 신호는 각각 고레벨 및 저레벨이 된다(도 15(b)).

VCCDC 신호는 전력이 공급되는 동안을 제외하면 저레벨로 되지 않는다. 그러므로, 고레벨 신호는 그후에 엔트리 래치(59)의 입력 단자(59a)와 출력 래치(61)의 입력 단자(61a)에 제공되지 않는다. 즉, 엔트리 래치(59)의 출력(59b)과 출력 래치(61)의 출력(61b)이 모두 고레벨로 다시 바뀌면 저레벨로 바뀌지 않을 것이다.

메모리 제어기(15)는 저레벨 /WE 및 /CE 신호를 수신한다. 도 7의 RESET 및 RESETB 신호는 저레벨 /WE 및 /CE 신호로 인하여, 각각 저레벨 및 고레벨이 된다. 그러므로, 도 8에 도시된 nMOS(45e) 및 pMOS(45h)는 오프가 된다.

메모리 제어기(15)는 저레벨 /WE 및 /CE 신호를 출력하는 동안 /RESET 신호를 고레벨로 바꾼다[도 15(c)]. 도 8에 도시된 HWRESET 신호와 HWRESETB 신호는 고레벨 /RESET 신호로 인하여, 각각 저레벨과 고레벨이 된다. nMOS(45a)는 저레벨 HWRESET 신호로 인하여 오프가 된다. 리셋 펄스 발생기(52)는 nMOS(45b)의 게이트 전극에 양의 펄스를 공급한다. nMOS(45b)는 소정의 기간 동안 온으로 유지되고 제1 래치(47)의 출력(47b)은 저레벨이 된다. CE 및 WE 신호가 모두 고레벨이기 때문에, 검사 모드 인에이블 신호(SCITT-EN)는 저레벨 출력(47b)으로 인하여 고레벨이 된다. 즉, /RESET 신호의 상승 에지에서, /CE 및 /WE 신호의 저레벨의 검출이 수행된다(제1 시간).

nMOS(45f)는 고레벨 HWRESETB 신호로 인하여 온이 된다. 그러므로, SCITT-EN 신호의 고레벨 상태는 제2 래치(49)에 전달된다. 제2 래치(49)의 출력(49b)은 고레벨이 된다. nMOS(45g)는 저레벨 HWRESET 레벨로 인하여 오프되기 때문에, 제2 래치(49)의 출력(49b)의 저레벨은 제3 래치(51)에 전달되지 않는다. 즉, 제3 래치(51)의 출력(51b)과 검사 모드 설정 신호(SCITT-SET)는 저레벨로 유지된다.

메모리 제어기(15)는 저레벨 /WE 및 /CE 신호를 출력하는 동안 RESET 신호를 저레벨로 바꾼다(도 15(d)). 저레벨 /RESET 신호로 인하여, HWRESET 신호는 고레벨이 되고 HWRESETB 신호는 도 8에 도시된 바와 같이 저레벨이 된다.

nMOS(45a)는 고레벨 HWRESET 신호로 인하여 온이 된다. 제1 래치(47)의 출력(47b)은 nMOS(45a)가 온이 되기 때문에 다시 고레벨이 되고, 검사 모드 인에이블 신호(SCITT-EN)는 저레벨이 된다. nMOS(47g)는 고레벨 HWRESET 신호로 인하여 온이 되고, 제2 래치(49)의 출력(49b)의 상태는 제3 래치(51)로 전달된다. 이 때, 도 7에 도시된 CE 신호, WE 신호 및 VCCDC 신호는 모두 고레벨이고, EXIT 신호는 저레벨이다. 이런 이유로, RESETB 신호의 고레벨은 유지된다. 그러므로, 도 8에 도시된 pMOS(45h)는 오프로 유지된다. 결과적으로, 도 8에 도시된 pMOS(45h)는 고레벨이 되고, 검사 모드 설정 신호(SCITT-SET)는 고레벨이 된다. 즉, /CE 및 /WE 신호의 저레벨 상태가 /RESET 신호의 상승 에지에서 다시 검출된다.

도 9에 도시된 활성화 기억 회로(53)의 nMOS(53b)는 고레벨 검사 모드 설정 신호(SCITT-SET)로 인하여 온이 된다. VCCDC 신호가 고레벨이기 때문에, 엔트리 래치(59)의 출력(59b)은 고레벨이 된다. ENTRYB 및 ENTRY 신호는 고레벨 출력(59b)으로 인하여 각각 저레벨 및 고레벨이 된다(도 15(e)). EXIT 신호는 저레벨을 유지하기 때문에, 검사 모드 신호(SCITT)는 저레벨이 되는 ENTRY 신호로 인하여 고레벨이 된다(도 15(f))

플래시 메모리(13)는 검사 모드 신호(SCITT)의 고레벨로 인하여 접속 검사 모드로 전환된다. 플래시 메모리의 어드레스 단자(A0~A21)와 기록 인에이블 단자(/WE)는 접속 검사 모드로의 시프트에 응답하여 입력 패턴을 수신하기 위해 입력 테스트 단자로 사용된다. 8 비트 모드에서, 범용 단자(DQ15/A1)도 또한 입력 테스트 단자로 사용된다. 플래시 메모리(13)는 도 11에 도시된 동작 회로(37b)를 활성화시키고, 도 12 내지 14에 도시된 출력 변환 회로(69, 71, 73)의 출력 경로를 디코딩 신호측으로 스위치한다.

예를 들면, 변환 회로(69)로부터 출력된 출력 신호(DQ0OUT~DQ7OUT)는 /BYTE 신호가 저레벨일 때(8 비트 모드를 의미함), 디코딩 신호(SCAD0~SCAD7)와 동일한 논리값을 갖는다. 이 때, 출력 변환 회로(71)로부터 출력된 출력 신호(DQ8OUT~DQ15OUT)는 디코딩 신호(SCADQ0~SCADQ7)와 같은 논리값을 갖는다. 출력 변환 회로(71)로부터 출력된 출력 신호(RY/BYOUT)는 디코딩 신호(SCARY/BY)와 동일한 논리값을 갖는다.

출력 변환 회로(69)로부터 출력된 출력 신호(DQ0OUT~DQ7OUT)는 /BYTE 신호가 고레벨일 때(16 비트 모드를 의미함) 디코딩 신호(SCADQ0~SCADQ7)의 반전 논리값을 갖는다. 이때, 출력 변환 회로(71)로부터 출력된 출력 신호(DQ8OUT~DQ15OUT)는 디코딩 신호(SCADQ0~SCADQ7)와 동일한 논리값을 갖는다. 출력 변환 회로(73)로부터의 출력 신호(RY/BYOUT)는 디코딩 신호(SCARY/BY)와 동일한 논리값을 갖는다. 즉, 16 비트 모드에서, DQ00UT~DQ7OUT의 반전 논리값을 갖는 출력 신호(DQ0OUT~DQ7OUT)와 출력 신호(DQ8OUT~DQ15OUT)는 동일한 디코딩 신호(SCADQ0~SCADQ7)를 사용함으로써 발생된다.

그후에, 메모리 제어기(15)는 /RESET 신호가 저레벨을 유지하는 동안 상호 접속을 수행한다. 상호접속 테스트의 완료후에, 메모리 제어기(15)는 /RESET 신호를 고레벨로 바꾼다(도 15(g)).

도 9에 도시된 비활성화 기억 회로(55)의 NOR 게이트(55f)의 출력은 저레벨 ENTRYB 신호와 HWRESET 신호를 수신함으로써 고레벨이 된다. nMOS(55b)는 NOR 게이트(55f)로부터의 출력을 수신함으로써 온이 된다. VCCDC 신호가 고레벨이기 때문에, 출력 래치(61)의 출력(61b)은 고레벨이 된다. EXITB 신호와 EXIT 신호는 고레벨 출력(61b)로 인하여 각각 저레벨 및 고레벨이 된다(도 15(h)). 복합 회로(57)의 NOR 게이트의 출력은 저레벨 EXIT 신호로 인하여 저레벨이 되고 테스트 모드 신호(SCITT)는 저레벨이 된다(도 15(j)).

플래시 메모리(13)는 저레벨 SCITT 신호를 수신함으로써 접속 검사 모드를 완료한다. /RESET 신호가 고레벨이기 때문에, 플래시 메모리(13)는 접속 검사 모드의 완료시에 정상 동작으로 전환한다. 동작 회로(37b)가 활성화되고 출력 변환 회로(69, 71, 73)의 출력 경로는 정상 동작에서 출력 신호측으로 변화된다. 접속 검사 모드는 /RESET 신호를 고레벨로 변화시킴으로써 완료된다. 그러므로, 간단한 제어 회로로서 정상 동작 모드로의 전환을 수행할 수 있다.

도 16은 메모리 제어기(15)와 플래시 메모리(13)가 상호 접속 검사를 수행할 때의 메인 신호의 타이밍을 도시한다.

메모리 제어기(15)는 /RESET 신호를 저레벨로 바꾸고 플래시 메모리가 접속 검사 모드로 전환하도록 한다. 메모리 제어기(15)는 /RESET 신호의 변화로부터 시간(T2)이 경과한 후에 출력 인에이블 신호(/OE)를 고레벨에서 저레벨로 바꾼다. 플래시 메모리(13)는 저레벨 /OE 신호를 수신하고 도 6에 도시된 출력 버퍼부의 출력 회로(41)를 활성화한다.

메모리 제어기(15)는 소정의 기간이 지난후에 플래시 메모리(13)의 입력 테스트 단자에 입력 패턴을 공급한다. 플래시 메모리(13)는 입력 패턴을 수신하고, 동작 회로(37b)에서 논리 동작을 수행하고, 그 동작 결과를 출력 검사 단자로부터 출력 패턴으로서 출력한다. 메모리 제어기(15)는 출력 패턴을 수신하여 수신된 패턴을 예상된 값과 비교한다. 이러한 방식으로, 플래시 메모리(13)의 각각의 단자와 각각의 랜드(17) 사이의 접속 상태가 판단된다. 모든 출력 패턴이 판단된 후에, 메모리 제어기(15)는 /RESET 신호를 고레벨로 변화시키고 접속 검사 모드를 완료한다.

도 17은 메모리 제어기(15)에 의해 입력 검사 단자로 공급된 입력 패턴과, 출력 검사 단자로부터의 출력 패턴의 기대치의 예를 도시한다. 도 17에 도시된 패턴은 플래시 메모리(13)가 8 비트 모드에서 동작할 때의 검사 패턴이다. 그러므로, 점각된 영역으로 표시된 데이터 출력 단자(DQ8~DQ15)의 출력 패턴은 외부로 출력되지 않고 플래시 메모리(13) 내에서 발생된다. 이 예에서, 상호접속 테스트는 Walking-1 패턴, All-0 패턴, Walking-0 패턴 및 All-1 패턴을 사용하여 수행된다. Walking-1 패턴은 입력 검사 단자들 중에서 단 하나의 목표 단자에 고레벨 데이터(도 17에서 "1")를 연속적으로 입력한다. All-0 패턴은 저레벨 데이터를 모든 입력 테스트 단자에 제공한다. Walking-0 패턴은 저레벨 데이터(도 17에서 "0")를 입력 테스트 단자 중에서 단 하나의 목표 단자에 연속적으로 입력한다. All-1 패턴은 고레벨 데이터를 모든 입력 테스트 단자에 공급한다.

도 18은 메모리 제어기(15)에 의해 입력 테스트 단자에 공급된 입력 패턴과, 출력 테스트 단자로부터의 출력 패턴의 예상값의 다른 예를 도시한다. 도 18에 도시된 패턴은 16 비트 모드에서 동작하는 플래시 메모리(13)의 경우에 검사 패턴이다. 검사 패턴은 16 비트 모드에서 하위 비트(DQ0~DQ7) 신호의 예상값이 8 비트 모드에서의 예상값과 같지 않게 되는 방식으로 발생된다. 일부를 제외하고 하위 비트(DQ0~DQ7) 신호의 출력 패턴은 도 17에 도시된 8 비트 모드의 시점에서 하위 비트(DQ0~DQ7) 신호의 출력 패턴의 반전 논리값을 갖는다. 이러한 검사 패턴을 사용하여, 동작 회로(37b)는 도 11에 도시된 바와 같이 간단하게 구성될 수 있다.

범용 단자(DQ15/A-1)는 16 비트 모드의 시점에서 데이터 입력/출력 단자(DQ15)로서 사용된다. 그러므로, 도 17에 도시된 어드레스 단자(A-1)는 입력 테스트 단자로 사용된다. 이런 이유로, WEB 신호로부터 동작 회로(37b)에 공급된 SCA-2 신호는 도 10에 도시된 변환 회로(37a)에 의해 발생된다.

검사 패턴과 동작 회로(37a)는 하기의 방식에 따라 구성된다.

(방식 1) 입력 테스트 단자의 수는 n 이고 스위칭 단자(/BYTE)의 상태와는 무관하게 공용으로 사용되는 출력 테스트 단자의 수가 m 일때, 입력 테스트 단자의 수 m의 논리값은 각각의 공용 출력 테스트 단자의 논리값[동작 결과 신호(SCADQ0~SCADQ7)]에 포함된다.

(방식 2) 입력 검사 단자의 수 n이 스위칭 단자(/BYTE)와 무관한 공용 출력 검사 단자의 수 m보다 큰 경우(즉, n＞m), 입력 검사 단자의 나머지 수(n-m)의 논리값은 2개의 상이한 공용 출력 테스트 단자의 논리값 내에 포함된다. 이러한 절차는 모든 입력 테스트 단자가 할당될 때까지 반복된다. n＜m 인 경우, 입력 테스트 단자의 나머지 수(m-n)의 논리값은 상이한 출력 테스트 단자의 논리값 내에 포함된다. n=m 인 경우, 방식 2는 불필요하다.

(방식 3) 공용 출력 테스트 단자의 논리값에 접속된 입력 테스트 단자의 수가 홀수인 경우, 입력의 수는 다른 입력 테스트 단자를 더함으로써 짝수로 바뀐다.

(방식 4) 접속되지 않은 단자가 존재할 때(예를 들면, RY/BY), 2개의 임의의 입력 테스트 단자의 논리값이 포함된다.

(방식 5) 스위칭 단자(/BYTE)에 의해 스위치된 입력 테스트 단자의 전부 또는 일부의 논리값은 공용 출력 테스트 단자의 반전 논리값이다.

상기 상술된 검사 패턴을 사용함으로써, SCITT 디코더(37)와 출력 변환부(31)은 간단한 동작 회로, 스위칭 회로 및 반전 회로로 구성되고, 상호접속 테스트는 8 비트 및 16 비트 모드로 수행될 수 있다.

예를 들면, 1로 고정된 불량(stuck-at 1 failure)이 스위칭 단자(/BYTE)가 저레벨로 고정되는 인쇄 배선 기판(11)상의 스위칭 단자(/BYTE)에서 발견될 때, 이 불량은 기대치의 반전 논리값인 패턴을 출력함으로써 검출된다. 스위칭 단자가 고레벨로 고정되는 경우에, 0으로 고정된 불량이 또한 검출된다.

상기 방식으로 구성된 반도체 메모리 장치 및 반도체 메모리 장치가 설치된 회로 기판에서, 회로 기판과 반도체 메모리 장치 사이의 상호 접속을 검사하기 위한 방법에서, /RESET 신호의 연속적으로 변화하는 에지에서 /CE 및 /WE 신호를 검출하는 검출부(35)은 플래시 메모리(13) 내에 형성된다. 그러므로, 검사로 지정된 단자 없이, 플래시 메모리(13)는 접속 검사 모드로 전환하고 상호 접속 검사가 수행될 수 있다. 또한, 플래시 메모리(13)와 같은 클록 동기형의 반도체 메모리 장치에서, 접속 검사 모드로의 전환이 필요한 때에만 검사가 수행될 수 있다.

접속 검사 모드로의 전환을 위하여, /CE 신호와 /WE 신호는 연속적으로 변화하는 /RESET 신호의 각각의 에지에서 저레벨이 될 필요가 있다. /RESET 신호는 /CE 및 /WE 신호가 저레벨일 때 정상 동작에서 변화하지 않는다. 그러므로, 정상 동작시 오동작 또는 전원 노이즈로 인한 접속 검사 모드로의 전환을 방지할 수 있다.

입력 버퍼부(21) 내의 입력 회로(39)는 /RESET 신호에 의해 제어되지 않는다. 그러므로, 입력 회로(39)에 공급된 신호는 검출부(35), SCITT 디코더(37) 등에 공급될 수 있으므로, 접속 검사 모드로의 전환을 확실하게 인에이블한다.

검출부(35)는 검사 모드에서 /RESET 신호의 상승 에지를 검출할 때 접속 검사 모드를 취소한다. 그러므로, 검사 모드를 취소할 때, 플래시 메모리(13)는 정상 동작 모드로 전환될 수 있다. 사용자는 접속 검사 모드를 고려할 필요가 없다. 즉, 작동 편리성의 열화를 방지할 수 있다.

(1) 검사 모드로의 전환에 대한 정보를 기억하고 전력이 공급된 후에 정보가 기억될 때 검사 모드로의 전환을 방지하는 활성화 기억 회로(53)와, (2) 검사 모드를 취소하는 정보를 기억하는 정보가 기억될 때 검사 모드로의 전환을 방지하는 비활성화 기억 회로(55)가 사용된다. 그러므로, 검사 모드의 전환이 일단 완료되면, 검사 모드로의 다른 전환은 방지된다. 이러한 방식으로, 정상 동작에서, 오동작 또는 전원 노이즈로 인한 검사 모드로의 전환되는 것을 확실하게 방지될 수 있다.

접속 검사 모드에서, 플래시 메모리(13)의 소정의 단자는 입력 검사 단자와 출력 검사 단자로서 사용된다. 그러므로, 검사용으로 지정된 단자 없이, 상호 접속 검사가 수행될 수 있다.

출력 변환부(31)의 출력 변환 회로(69)는 8 비트 모드와 16 비트 모드에서의 출력 패턴이 상이하게 되도록 /BYTE 단자에 의해 제어된다. 그러므로, /BYTE 와 같은 스위칭 단자를 사용하여 데이터 입력/출력 단자의 워드 구성의 스위칭을 인에이블하는 반도체 메모리 장치에서, 워드 구성에 따른 접속 검사가 수행될 수 있다. 결과적으로, 입력 테스트 단자 또는 출력 테스트 단자 중의 어느 것에도 속하지 않은 /BYTE 단자의 접속 불량이 발견될 수 있다. 즉, 인쇄 배선 보드(11)상에 고정될 높은 가능성을 가진 레벨의 스위칭 단자(/BYTE)에 대해서, 상호 접속 테스트는 입력 테스트 단자 또는 출력 테스트 단자 중의 어느 것에 /BYTE 단자를 포함하지 않고도 수행될 수 있다.

출력 변환부(31)의 출력 변환 회로(69)는 데이터 입력/출력 단자(DQ0~DQ7, DQ8~DQ7)로부터의 출력 패턴의 논리값이 16 비트 모드에서 서로 반전되도록 /BYTE 단자에 의해 제어된다. 그러므로, 상호 접속 테스트는 입력/출력 단자와 연장된 입력/출력 단자로부터의 출력 패턴이 상이하게 되도록 함으로써, 출력 변환 회로(31)의 크기를 증가시키지 않고 수행될 수 있다.

도 19는 본 발명의 반도체 메모리 장치의 제2 실시예를 도시한다.

이 실시예에서, 활성화 방지 회로(76)는 초기화 회로(45)의 nMOS(45b)의 드레인에 접속된다. 제2 실시예의 구성은 활성화 방지 회로(76)를 제외하면, 상기에 상술된 제1 실시예에서와 동일하다.

활성화 방지 회로(76)는 플래시 메모리의 메모리 셀(76a), 2개의 인버터가 직렬 접속을 이루는 인버터열(76b) 및 풀다운 고저항값 저항(76c)을 포함한다. 메모리 셀(76a)의 제어 게이트는 데이터 기록 다른 동작 시에 정압 변화를 허용하는 제어 신호(CN)를 수신한다. 메모리 셀(76a)의 드레인은 전원선(VCC)에 접속된다. 메모리 셀(76a)의 소스는 인버터 행(76b)의 입력 단자에 접속된다. 인버터 행(76a)의 출력 단자는 nMOS(45b)의 드레인에 접속된다.

이 실시예에서, 접속 검사 모드로의 시프트가 필요한 경우, "1"이 먼저 메모리 셀(76a) 내에 기록된다. 메모리 셀(76a)은 "1"이 내부에 기록될 때 온 상태를 유지하고, 인버터열(76b)의 출력은 계속해서 고레벨로 유지된다. 즉, 동일한 회로 동작이 상기에 상술된 반도체 메모리 장치의 제1 실시예와 동일하게 수행되고 접속 검사 모드로의 전환이 가능해진다.

그러나, 검사 모드로의 전환이 불필요한 경우에, "0"이 먼저 메모리 셀(76a)에 기록된다. 메모리 셀(76a)은 내부에 "0"이 기록됨으로써 오프로 유지된다. 인버터열(76b)의 입력 단자에는 고저항값 저항(76c)에 의해 저레벨 신호가 항상 공급되고, nMOS(46b)의 드레인은 저레벨로 유지된다. 즉, 제1 래치(47)의 출력(47b)은 저레벨이 되지 않으며 플래시 메모리(13)는 검사 모드로 전환하지 않는다.

데이터는 플래시 메모리(13)의 전달 전에 또는 그 후에 메모리 셀(76a) 내에 기록될 수 있다. 예를 들면, 제조 방식에서 메모리 셀(76a) 내에 "0"을 기록함으로써, 검사 모드로의 전환이 미리 방지될 수 있다. 또한, 상호 접속 테스트 후에 메모리 셀(76a) 내에 "0"을 기록함으로써, 검사 모드로의 전환은 이후에 방지될 수 있다.

이 실시예에서, 상기 상술된 반도체 메모리 장치의 제1 실시예에 의한 효과와 동일한 효과가 얻어질 수 있다. 또한, 이 실시예에서, 플래시 메모리의 메모리 셀(76a)을 포함하는 활성화 방지 회로(76)가 사용되고 검출부(35)의 활성화는 초기화 회로(45)를 제어함으로써 금지된다. 그러므로, 반도체 메모리 장치의 전달이 접속 검사 모드를 요구하지 않는 고객에게 먼저 알려지고, 제조 과정에서 메모리 셀(76a) 내에 "0"을 기록함으로써 검출부(35)의 활성화가 항상 금지되며, SCITT 디코더(37)의 활성화도 금지된다. 또한, 플래시 메모리(13) 내의 각각의 단자들과 인쇄 배선 기판(11)의 각각의 랜드 사이의 상호 접속 검사 후에, 검출부(35)의 활성화가 메모리 셀(76a) 내에 "0"을 기록함으로써 금지되고, SCITT 디코더(37)의 동작이 금지된다.

즉, 플래시 메모리의 전달 전이나 후에, 접속 검사 모드로의 전환 플래시 메모리(13)을 사용하는 고객에 따라서 미리 금지될 수 있다.

도 20은 반도체 메모리 장치가 설치된 회로 기판의 제2 실시예를 도시한다.

이 실시예에서, 복수 개의 단자(79a)를 포함하는 단자부(79)은 인쇄 배선 기판(77)상에 형성된다. 단자부(79)는 접속부 또는 외부 제어 장치(도시되지 않음) 등에 접속된다. 2개의 플래시 메모리(13a, 13b)는 인쇄 배선 기판(77)상에 설치된다. 플래시 메모리(13a, 13b)는 상기 상술된 제1 실시예의 플래시 메모리(13)와 동일하다. 플래시 메모리(13a, 13b)의 각각의 단자는 인쇄 배선 기판(11)상에 형성된 랜드(17)상에 땜납된다. 플래시 메모리(13a, 13b)의 랜드(17)와 단자부(79)의 단자(79a)는 도 20에 화살표로 도시된 배선 패턴(81)에 의해 서로 접속된다. 화살표의 방향은 신호가 공급되는 방향을 나타낸다. 플래시 메모리(13a, 13b)의 /OE 단자는 단자부(79)의 /OE1 단자 및 /OE2 단자에 각각 접속된다. 플래시 메모리(13a, 13b)내의 /OE 단자와 다른 단자에서는, 공용 배선 패턴이 사용된다.

이 실시예에서, 외부 제어 장치는 단자부(79)을 경유하여 신호를 공급하고 플래시 메모리(13a, 13b)를 제어한다.

도 21은 플래시 메모리(13a, 13b) 사이의 상호 접속 테스트 시에 메인 신호의 타이밍을 도시하며 인쇄 회로 배선(77)은 외부 제어 장치의 제어 하에서 수행된다.

제어 장치는 도 20에 도시된 단자부(79)을 경유하여 /RESET 신호, /CE 신호 및 /WE 신호를 제어하며, 플래시 메모리(13a, 13b)가 검사 모드로 동시에 전환되도록 한다.

제어 장치는 /RESET 신호 및 /CE 신호를 저레벨로 유지하면서 플래시 메모리(13a)의 /OE 단자로 입력되는 /OE1 신호만을 저레벨로 변화시킨다. 이 상태에 있어서는, 입력 패턴이 제어 장치로부터 제공되며 플래시 메모리(13a)의 상호 접속 시험이 수행된다.

그 다음, 제어 장치는 /OE1 신호를 고레벨로 변화시키고 플래시 메모리(13b)의 /OE2 신호를 저레벨로 변화시킨다. 이 상태에 있어서는, 입력 패턴이 제어 장치로부터 제공되며, 플래시 메모리(13b)의 상호 접속 시험이 수행된다. 그 후, 제어 장치는 /RESET 신호를 고레벨로 변화시키고 접속 시험 모드를 완료한다. 즉, 플래시 메모리(13a, 13b)는 동시에 시험 모드로 전환된다. 그러나, 플래시 메모리(13a, 13b)로부터의 출력 신호는 /OE1 및 /OE2 신호에 의해 제어되기 때문에 상충되지 않는다. 따라서, 복수 개의 플래시 메모리를 탑재한 인쇄 배선 기판(77)의 상호 접속 시험은 용이하게 수행될 수 있다.

이 실시예에 있어서, 전술한 반도체 메모리를 탑재한 회로 기판(11)의 제1 실시예와 동일한 효과를 얻을 수 있다. 더욱이, 이 실시예에서는 복수 개의 단자가 있는 단자부(79)가 플래시 메모리(13a, 13b)를 탑재한 인쇄 배선 기판(77)상에 형성되며, 이 플래시 메모리(13a, 13b)의 단자는 배선 패턴(81)에 의해 단자부(79)의 단자(79a)에 접속된다. 따라서, 단자부(79)를 경유하여 플래시 메모리(13a, 13b)의 외부로부터의 제어에 의한 상호 접속 시험은 플래시 메모리(13a, 13b)의 단자 및 인쇄 배선 기판(77)의 단자부(79)간에 수행될 수 있다.

플래시 메모리(13a, 13b)의 /OE 단자는 각각 단자부(79)의 /OE1 및 /OE2 단자에 접속되며, /OE 단자 이외의 단자는 단자부의 공통 단자에 접속된다. 따라서, 플래시 메모리(13a, 13b)는 동시에 시험 모드로 전환될 수 있다. 더욱이, /OE1 및 /OE2 단자를 사용하여 시험 모드로 전환된 플래시 메모리(13a, 13b)의 /OE 단자를 제어함으로써, 플래시 메모리(13a, 13b)의 상호 접속 시험은 개별적으로 수행될 수 있다. 따라서, 인쇄 배선 기판(77)상의 배선 패턴 내의 신호의 충돌을 피할 수 있다.

도 22는 본 발명의 또 다른 특징을 도시한 블록도이다.

반도체 기억 장치에 있어서, 변환 회로는 각 단자 및 회로 기판간의 접속을 시험할 때에 복수 개의 입력 단자를 경유하여 병렬 입력 패턴(시험 패턴)을 수신하고, 그 패턴을 직렬 출력 패턴으로 변환한다. 이 출력 패턴은 출력 단자로부터 순차적으로 출력된다.

더욱이, 정상 동작 동안에, 연산 회로(12)는 각 단자 및 회로 기판간의 접속 시험시에 복수 개의 입력 단자를 통해 병렬 입력 패턴(시험 패턴)을 수신하여 논리 연산을 수행하고, 병렬 출력 패턴을 출력한다. 변환 회로(10)는 연산 회로(12)로부터 병렬 연산 결과 패턴을 수신하여 이 패턴을 직렬 연산 패턴으로 변환한다. 출력 패턴은 출력 단자로부터 순차적으로 출력된다.

또한, 반도체 메모리 장치는 복수 개의 정상 동작 모드 중 소정의 동작 모드에 사용되는 제2 출력 단자를 포함한다. 패턴 발생 회로(14)는 변환 회로(10)로부터 출력 패턴을 순차적으로 수신하여 수신되었던 출력 패턴과 상이한 제2 직렬 출력 패턴을 발생한다. 이 발생된 출력 패턴은 제2 출력 단자로부터 출력된다.

한편, 상기 회로 기판은 반도에 메모리 장치의 단자들을 상호 접속시키는 접속부(16) 및 제어 회로(18)를 포함한다. 제어 회로(18)는 병렬 입력 패턴을 접속부(16)를 경유하여 반도체 메모리 장치의 입력 단자에 제공하고 출력 단자로부터 직렬 출력 패턴을 순차적으로 수신한다. 출력 패턴을 기대치와 비교함으로써, 접속 시험은 반도체 메모리 장치의 단자 및 접속부(16)간에서 수행될 수 있다.

전술한 바와 같이, 병렬 입력 패턴을 반도체 메모리 장치의 입력 단자에 제공하고 출력 단자로부터의 출력 패턴을 기대치와 비교함으로써, 접속 시험은 반도체 메모리 장치의 단자 및 회로 기판간에서 수행될 수 있다.

도 23은 본 발명에 따른 반도체 메모리 장치의 제3 실시예와, 그 반도체 메모리 장치를 탑재한 회로 기판의 제3 실시예와, 그리고 반도체 메모리 장치와 회로 기판간의 상호 접속 시험 방법의 제2 실시예를 나타내고 있다.

도 23에 있어서, 플래시 메모리(14) 및 메모리 제어기(15)가 인쇄 배선 기판(11)상에 탑재된다. 도 23의 인쇄 배선 기판(11), 플래시 메모리(14) 및 메모리 제어기(15)는 각각 도 22의 회로 기판, 반도체 메모리 장치 및 제어 회로(18)에 해당한다. 플래시 메모리(14)의 /RESET과 같은 단자 및 메모리 제어기(15)의 단자는 인쇄 배선 기판(11)상에 형성된 랜드(17)상에 납땜된다. 랜드(17)는 도 22에 도시된 접속부(16)에 해당한다. 플래시 메모리(14)의 랜드(17) 및 메모리 제어기(15)의 랜드(17)는 도 23의 화살표로 도시된 배선 패턴(19)에 의해 상호 접속되어 있다. 화살표의 방향은 신호가 제공되는 방향을 나타낸다.

메모리 제어기(15)는 게이트 어레이와 같은 LSI 로직에 의해 형성된다. 메모리 제어기(15)는 플래시 메모리(14)의 정상 동작용 제어 회로, 입력 패턴을 접속 시험시에 플래시 메모리(14)에 제공하는 회로 및 입력 패턴에 관한 플래시 메모리(14)로부터의 출력 패턴을 기대치와 비교하는 회로를 구비한다.

플래시 메모리(14) 및 메모리 제어기(15)에는 각각 리셋 단자(/RESET), 칩 인에이블 단자(/CE), 기록 인에이블 단자(/WE), 출력 인에이블 단자(/OE), 복수 개의 어드레스 단자(A0∼A25) 및 데이터 입력/출력 단자(DQ0)가 있다. 즉, 데이터는 유일한 데이터 입력/출력 단자(DQ0)를 사용하여 플래시 메모리(14) 내에 기록된다.

리셋 단자(/RESET), 칩 인에이블 단자(/CE), 기록 인에이블 단자(/WE), 출력 인에이블 단자(/OE) 및 어드레스 단자(A0 내지 A25)는 도 22의 입력 단자에 해당한다. 데이터 입력/출력 단자(DQ0)는 도 22의 출력 단자에 해당한다.

도 24는 플래시 메모리(14)의 내부 구성을 도시한 블록도이다. 이하의 설명에서는, 단자로 입력되는 신호는 "리셋 신호(/RESET)"와 같이 단자의 명칭과 동일한 참조 코드로 표시한다. 신호의 명칭은 리셋 신호 /RESET 대신에 "/RESET 신호" 및 기록 인에이블 신호(/WE) 대신에 "/WE 신호"와 같이 축약할 수 있다.

플래시 메모리(14)는 각각 입력 신호를 입력받는 입력 버퍼(22), 메모리 셀부(23), 로우 디코더(25), 컬럼 디코더(27), 감지 증폭기(29), 출력 버퍼(34), 제어 회로(36) 및 시프트 레지스터(38)를 포함한다. 시프트 레지스터(38)는 도 22에 도시된 변환 회로(10)에 해당한다. 데이터 입력/출력 단자(DQ0)에 대한 입력 회로 및 메모리 셀부(23)에 대한 기록 회로는 도 24에 도시되어 있지 않다.

각 입력 버퍼(22)는 도 23의 메모리 제어기(15)로부터 제공된 입력 신호를 입력하여 이 신호를 칩 내에 출력되는 내부 신호로 변환한다. 보다 구체적으로, 리셋 신호(/RESET)는 리셋 신호(RESETB)로 변환되고, 칩 인에이블 신호(/CE)는 칩 인에이블 신호(CEB)로 변환된다. 기록 인에이블 신호(/WE)는 기록 인에이블 신호(WEB)로 변환되고, 출력 인에이블 신호(/OE)는 출력 인에이블 신호(OEB)로 변환된다. 어드레스 신호(A0 내지 A25)는 어드레스 신호(AI0∼AI25)로 변환된다. "B"가 덧붙여 표시된 내부 신호는 음 논리 신호이다. 기타 내부 신호는 양 논리 신호이다. 괄호 안의 신호는 후술하는 접속 시험 모드 내의 단자에 제공되는 신호이다. 즉, 접속 시험 모드에 있어서, 시험 인에이블 신호(/TENT)는 리셋 단자(/RESET)에 제공되고 시프트 레지스터 신호(RSFT)는 기록 인에이블 단자(/WE)에 제공된다. 프리셋 인에이블 신호(PEN)는 출력 인에이블 단자(/OE)에 제공되며, 시험 패턴 신호(TIN)는 어드레스 단자(A0∼A25)에 제공된다.

제어 회로(36)는 리셋 신호(RESETB), 칩 인에이블 신호(CEB) 및 기록 인에이블 신호(WEB)를 수신하고, 시험 모드 신호(TEST)를 출력한다. 시험 모드 신호(TEST)를 활성화시킴으로써, 플래시 메모리(14)는 정상 동작 모드로부터 접속 시험 모드로 전환된다.

시프트 레지스터(38)는 어드레스 단자(A0∼A25)에 해당하는 직렬로 접속된 복수 개의 래치 회로(40)에 의해 형성된다. 이 실시예에 있어서, 도 24 하단의 래치 회로(40)는 최하위 어드레스 단자(A0)에 해당하며, 상단의 래치 회로는 최상위 어드레스 단자(A25)에 해당한다. 각 래치 회로(40)는 프리셋 인에이블 신호(PEN2)가 고레벨일 때 프리셋 단자(PRE)에 의해 시험 패턴(TIN)을 수신하여 수신된 그 신호를 래치한다. 각 래치 회로(40)는 저레벨의 프리셋 인에이블 단자(PEN2)가 프리셋 인에이블 단자(PEN)에 의해 수신될 때, 클록 단자에 입력된 시프트 레지스터 신호(RSFT2)와 동기하여 래치된 데이터를 출력한다. 제1 단에서의 래치 회로(40)의 입력 단자(DIN)는 접지선에 접속된다. 시험 출력 신호(TOUT2)는 제1 단 래치 회로(40)의 출력 단자(DOUT)로부터 출력된다. 각 래치 회로(40)는 접속 시험 모드에서 활성화된다.

복수 개의 메모리 셀(MC)이 메모리 셀부(23) 내에 가로 및 세로로 배열되어 있다. 로우 디코더(25) 및 컬럼 디코더(27)는 각각 행 및 열 방향에서 메모리 셀(MC) 중 하나를 선택하는 회로이다. 선택된 메모리 셀(MC)로부터 출력된 신호는 컬럼 디코더(27) 및 비트선(BL)을 통해 감지 증폭기(29)로 출력된다. 감지 증폭기(29)는 메모리 셀(MC)로부터 출력된 약한 신호를 증폭하여 그 신호를 데이터 출력 신호(SOUT0)로서 출력한다.

출력 버퍼(34)는 정상 동작의 데이터 출력 신호(SOUT0)를 수신하고, 수신된 그 신호를 데이터 입력/출력 단자(DQ0)로 출력한다. 출력 버퍼(34)는 시험 모드의 시험 출력 신호(TOUT2)를 수신하고, 수신된 그 신호를 시험 출력 신호(TOUT)로서 데이터 입력/출력 단자(DQ0)로 출력한다. 출력 버퍼(34)는 출력 인에이블 신호(OEB)에 의해 제어되고, 그 신호는 출력 인에이블 신호(OEB)가 저레벨일 때에만 출력 버퍼(34)로부터 출력된다.

도 25는 래치 회로(40)를 상세히 도시하고 있다.

래치 회로(40)는 직렬로 접속된 프리셋 회로(42), 스위칭 회로(44), 래치(46) 및 스위칭 회로(48)를 포함한다.

프리셋 회로(42)는 출력이 상호 접속된 CMOS 전송 게이트(42a, 42b) 및 이 CMOS 전송 게이트(42a, 42b)를 제어하는 인버터(42c)를 포함한다. CMOS 전송 게이트(42a, 42b)는 각각 pMOS 및 nMOS의 소스 및 드레인을 접속함으로써 형성된다. 입력 단자(DIN)는 CMOS 전송 게이트(42a)의 입력에 접속된다. 프리셋 단자(PRE)는 CMOS 전송 게이트(42b)의 입력에 접속된다. 프리셋 인에이블 단자(PEN)는 CMOS 전송 게이트(42a)의 pMOS의 게이트, CMOS 전송 게이트(42b)의 nMOS의 게이트 및 인버터(42c)의 입력에 접속된다. 인버터(42c)의 출력은 CMOS 전송 게이트(42a)의 nMOS의 게이트, CMOS 전송 게이트(42b)의 pMOS의 게이트에 접속된다.

CMOS 전송 게이트(42a)는 프리셋 인에이블 신호(PEN)가 저레벨일 때 온으로 되어 입력 신호를 출력측에 전송한다. CMOS 전송 게이트(42b)는 프리셋 인에이블 신호(PEN)이 고레벨일 때 온으로 되어 프리셋 신호(PRE)를 출력측에 전송한다. 프리셋 신호(PRE)와 같이 시험 패턴 신호(TIN)이 입력된다.

스위칭 회로(44, 48)는 각각 CMOS 전송 게이트 및 이 CMOS 전송 게이트를 제어하는 인버터로 구성된다. 스위칭 회로(44)는 클록 신호(CLK)가 저레벨일 때 온으로 된다. 스위칭 회로(48)는 클록 신호가 고레벨일 때[클록 신호(/CLK)가 저레벨일 때이다] 온으로 된다. 클록 신호(CLK)와 같이 레지스터 시프트 신호(RSFT2)가 입력된다.

래치(46)는 입력 및 출력이 서로 접속된 2 개의 인버터로 구성된다.

래치 회로(40)는 레지스터 시프트 신호(RSFT2)가 저레벨일 때 래치(46) 내에 스위칭 회로(44)로부터의 신호를 유지하고, 신호(RSFT2)가 고레벨일 때 래치(46) 내에 유지된 데이터를 출력한다.

전술한 프래시 메모리(14) 및 메모리 제어기(15)가 탑재된 인쇄 배선 기판(11)에 있어서, 상호 접속 시험은 플래시 메모리(14)의 각 단자 및 인쇄 배선 기판(11)의 각 랜드(17)간에서 다음과 같은 방식으로 수행된다.

상호 접속 시험에 있어서, 메모리 제어기(15)는 플래시 메모리(14)를 제어하여 전원이 공급될 때 플래시 메모리가 시험 모드로 전환되도록 한다.

도 26은 플래시 메모리(14)가 시험 모드로 전환된 후 정상 동작 모드로 전환될 때의 주 신호의 타이밍을 도시하고 있다.

전원이 공급되면, 전원 전압(Vcc)은 소정의 레벨까지 상승한다. 이 때, 도 23의 메모리 제어기(15)는 /RESET 신호를 저레벨이 되도록 한다[도 26(a)].

그 다음, 메모리 제어기는 /WE 및 /CE 신호가 저레벨이 되도록 하고, /WE 및 /CE 신호의 상태를 유지하면서 /RESET 신호가 고레벨이 되도록 한다. 그 후, 메모리 제어기(15)는 /RESET 신호가 저레벨이 되도록 한다[도 26(c)].

도 24의 제어 회로(36)는 /RESET 신호의 고레벨에서 저레벨로의 변화를 수신함으로써 시험 신호(TEST)를 활성화한다[도 26(d)]. 플래시 메모리(14)는 시험 모드로 전환되고 도 24의 시프트 레지스터(38)가 활성화된다.

메모리 제어기(15)는 /RESET 신호를 저레벨로 유지하면서 상호 접속 시험을 수행한다. 시험의 완료 후에, 메모리 제어기(15)는 /RESET 신호가 고레벨이 되도록 한다[도 26(e)]. 제어 회로(36)는 /RESET 신호의 고레벨로의 변화를 수신함으로써 시험 신호(TEST)가 저레벨이 되도록 한다. 그 다음, 플래시 메모리(14)는 정상 동작으로 전환된다.

즉, 이 실시예에서는, 상소 접속 시험이 정상 동작의 개시 이전의 리셋 시퀀스에서 수행된다. 정상 동작에서, /RESET 신호는 /WE 및 /CE 신호가 저레벨일 때 변하지 않는다. 따라서, 그 칩은 정상 동작 도중의 오동작 또는 노이즈에 기인하여 접속 시험으로 전환되는 것을 피할 수 있다. 결과적으로, 시험 모드로의 전환은 클록 신호를 갖지 않는 비동기식 반도체 기억 장치에서 보장된다. 또한, 시험용 단자가 필요 없다.

도 27은 메모리 제어기(15) 및 플래시 메모리(14)가 상호 접속 시험을 수행할 때의 주 신호의 타이밍을 도시하고 있다. 전술한 바와 같이, 접속 시험 모드에서는, 테스트 인에이블 신호(/TENT)가 리셋 단자(/RESET)로 입력되고 프리셋 인에이블 신호(PEN)가 출력 인에이블 단자(/OE)로 입력된다. 시험 패턴 신호(TIN)는 어드레스 단자(As)로 입력되고 레지스터 시프트 신호(RSFT)는 기록 인에이블 단자(/WE)로 입력된다. 테스트 출력 신호(TOUT)는 데이터 입력/출력 단자(DQ0)로부터 출력된다.

메모리 제어기(15)는 상호 접속 시험 동안에 /RESET 및 /CE 신호를 저레벨로 유지한다.

메모리 제어기(15)는 PEN 신호의 상승 에지와 동기하여 병렬 시험 패턴 1을 플래시 메모리(14)의 각 시험 단자(TIN)로 입력한다[도 27(a)]. 도 25의 래치 회로(40)는 고레벨의 PEN 신호를 수신함으로써 래치(46) 내의 시험 패턴을 입력한다.

메모리 제어기(15)는 소정의 기간에서 RSFT 신호가 고레벨이 되도록 하고 도 23의 시프트 레지스터(38)가 동작하도록 한다[도 27(b)]. RSFT 신호를 수신하면, 시프트 레지스터(38)는 최종단 래치 회로(40)에 래치된 데이터를 직렬 시험 출력 신호(TOUT2)로서 순차적으로 출력한다. 이 때, PEN 신호(= /OE 신호)가 저레벨이기 때문에, 시험 출력 신호(TOUT2)는 시험 출력 신호(TOUT)로서 외부로 출력된다[도 27(c)]. 즉, 병렬로 입력된 시험 패턴 1은 직렬 출력 패턴으로서 출력된다.

메모리 제어기(15)는 순차적으로 출력된 직렬 시험 출력 신호(TOUT)를 수신하여 이 신호를 기대치와 비교한다. 이러한 방식으로, 플래시 메모리(14)의 각 단자 및 각 랜드(17)간의 접속이 판단된다.

도 28은 각 시험 단자(TIN) 및 출력 패턴(기대치)에 대해 메모리 제어기(15)에 의해 출력 단자(DQ0)로부터 입력된 시험 패턴(입력 패턴)의 예를 도시하고 있다. 이 예에서, 설명을 간단히 하기 위해서 어드레스 신호는 7 비트이고 입력 패턴은 "Walking-1" 및 "All-0"로 한다.

"Walking-1"은 고레벨 데이터(도 28의 "1")를 단지 하나의 목적 입력 시험 단자로 순차적으로 입력하는 시험 패턴이다. "All-0"은 저레벨 데이터(도 28의 "0")를 모든 입력 시험 단자로 입력하는 시험 패턴이다.

이 예에 있어서, 8 개의 시험 패턴이 플래시 메모리(14)로 입력된다. 도 24의 시프트 레지스터(38)는 PRE 단자로부터 병렬 시험 패턴을 입력하고, CLK 단자로 입력되는 RSFT2와 동기하여 그 패턴을 직렬 출력 패턴(TOUT 신호)로서 순차적으로 출력한다.

플래시 메모리(14)의 각 단자 및 인쇄 배선 기판(11)의 각 랜드(17)간의 접속이 정상인 경우에는 도 28에 도시된 바와 같이 시험 패턴 및 출력 패턴이 동일한 논리이다. 즉, 시험 패턴 그 자체가 바로 기대치이다. 또한, 시험은 단지 하나의 출력 단자를 사용함으로써 수행될 수 있다.

더욱이, "Waling-1", "Walking-0", "All-1" 및 "All-0" 시험 패턴은 각 단자의 모든 특징을 검출하는 데 필요하다.

도 29는 어드레스 단자(A0)가 고정된 하나의 불량을 갖는 경우의 출력 패턴을 도시하고 있다.

이 경우에 모든 시험 패턴에 있어서, 제1 RSFT2 신호와 동기하여 출력되는 TOUT 신호는 고레벨을 뜻하는 "H" 레벨이 된다. 따라서, 시험을 수행하는 사용자는 접속 불량이 존재하는 지점을 용이하게 식별할 수 있다.

도 30은 어드레스 단자(A1, A2)가 2 네트 OR형 쇼트 실패를 갖는 경우의 출력 패턴을 도시하고 있다.

이 경우에 있어서, 제2 및 제3 행의 시험 패턴에 해당하는 출력 패턴 중에서 제2 및 제3 RSFT2 신호와 동기하여 출력되는 TOUT 신호는 고레벨이 된다. 따라서, 도 29에 도시된 경우와 마찬가지로 접속 불량이 존재하는 지점을 용이하게 식별할 수 있다.

전술한 실시예의 반도체 메모리 장치, 그 반도체 메모리 장치가 탑재된 회로 기판 및 반도체 메모리 장치와 회로 기판간의 상호 접속을 시험하는 방법에 있어서, 병렬 시험 패턴(입력 패턴)은 시프트 레지스터(38)에 의해 수신되고 그 패턴은 직렬 패턴으로 변환된 후에 출력된다. 따라서, 출력 패턴(DQ)의 수가 적은 경우에도 접속 시험이 수행된다. 출력 단자의 수는 입력 단자의 수에 의존하지 않으며, 최소한 하나의 출력 단자로 충분하다.

또한, 접속 시험은 정상 동작에 사용되는 단자만을 사용하여 그 장치로 하여금 시험 모드로 전환되도록 함으로써 수행될 수 있으며, 시험용 단자는 필요하지 않다.

출력 패턴(기대치)은 병렬 입력 패턴을 직렬 패턴으로 변환시킴으로써 발생된다. 따라서, 접속 시험을 수행하는 사용자 등은 실패가 존재하는 지점을 용이하게 식별할 수 있다.

시프트 레지스터(38)를 포함하는 래치 회로(40)는 바운더리 스캐닝법과 상이한 입력 단자로만 형성되면 좋다(이 바운더리 스캐닝법에서는, 모든 단자에 대해 래치 회로가 필요하다). 따라서, 접속 시험에 필요한 회로의 규모는 보다 소형화할 수 있다. 즉, 시험 회로는 회로 규모에는 거의 영향을 주지 않는다.

도 31은 본 발명의 반도체 기억 장치의 제4 실시예를 도시하고 있다. 도 31에서, 제3 실시예와 동일한 회로는 동일한 참조 부호를 사용하고 이들 회로에 대한 상세한 설명은 생략한다.

이 실시예에서, 플래시 메모리(14)는 어드레스 단자(A0∼A22)에 대응하는 입력 버퍼(22)와 시프트 레지스터(50)와의 사이에 디코더(52)를 가지고 있다.

디코더(52)는 시험 모드시에 활성화되고, 각 입력 버퍼(22)로부터 공급되는 병렬의 시험 패턴[어드레스 신호(AI0∼AI22)]을 수신한다. 디코더(52)는 수신된 신호를 논리 연산하여 이 논리 연산된 신호를 병렬의 연산 결과 패턴(OP0∼OP7)으로서 출력한다.

시프트 레지스터(50)는 8개의 래치 회로(40)(도시 생략)를 직렬 접속하여 구성된다. 이 시프트 레지스터(50)는 래치 회로(40)의 개수를 제외하면 제3 실시예의 시프트 레지스터(38)와 동일하다. 시프트 레지스터(50)는 시험 모드시에 활성화되고, 연산 결과 패턴(OP0∼OP7)을 수신한다. 시프트 레지스터(50)는 상기 결과 패턴을 직렬 출력 패턴으로 변환하여 그 변환된 패턴을 출력 버퍼(34)로 출력한다.

제4 실시예의 구성은 디코더(52) 및 시프트 레지스터(50)를 제외하면 제3 실시예와 동일하다. 도 31에서는 메모리 셀부(23), 로우 디코더(25), 컬럼 디코더(27) 및 감지 증폭기(29) 등이 도시 생략되어 있다.

도 32는 디코더(52)의 논리표의 예를 나타내고 있다.

이 논리표는, 예를 들어 SCITT 법에서 사용되는 논리표를 채택하여 구성될 수 있다. 이 논리표에서는 23 비트의 입력 신호(입력 패턴)에 응답하여 8비트의 디코드 신호(출력 패턴)가 출력된다. 또한, 이 예에서, 입력 패턴은 "Walking-1" 및 "All-0"로 구성되어 있다.

이 실시예에서, 디코더(52)는 외부로부터 입력 버퍼(22)로 공급되는 23 비트의 병렬 입력 패턴을 8 비트의 병렬 연산 결과 패턴(OP0∼OP7)으로 변환한다. 이어서, 이 연산 결과 패턴(OP0∼OP7)은 시프트 레지스터(50)로 공급된다.

시프트 레지스터(50)는 제3 실시예와 동일하게 수신된 병렬 연산 결과 패턴(OP0∼OP7)을 직렬 출력 패턴으로 변환하고, 이 변환된 패턴을 출력 버퍼(34)를 통해서 순차적으로 시험 출력 신호(TOUT)로서 출력한다. 여기에서, 1개의 시험 패턴은 시프트 레지스터(50)를 8회 시프트 동작시킴으로써 출력 버퍼(34)로부터 출력된다. 즉, 제3 실시예와 비교해서 시험 시간이 크게 단축된다.

출력 버퍼(34)로부터 출력된 직렬 시험 출력 신호(TOUT)와 기대치를 비교함으로써, 플래시 메모리(14)의 각 단자와 랜드(17)와의 접속 상태가 판정된다.

이 실시예에 있어서, 전술한 반도체 기억 장치의 제3 실시예와 동일한 효과를 얻을 수 있다. 따라서, 이 실시예에서, 디코더(52)는 외부로부터 입력 버퍼(22)로 공급되는 23 비트의 병렬 입력 패턴을 8 비트의 병렬 연산 결과 패턴(OP0∼OP7)으로 변환한다. 시프트 레지스터(50)를 8회 시프트 동작시키는 것만으로 1개의 시험 패턴을 출력 버퍼(34)로부터 출력시킬 수 있다, 그 결과, 시험 시간을 크게 단축시킬 수 있다.

도 33은 본 발명의 반도체 기억 장치의 제5 실시예를 도시하고 있다. 동 도면에서, 제3 실시예와 동일한 회로는 동일한 참조 부호를 사용하고, 이들 회로에 대한 상세한 설명은 생략한다.

이 실시예에서, 플래시 메모리(14)는 시프트 레지스터(38)로부터의 시험 출력 신호(TOUT2)를 수신하는 패턴 생성 회로(54)와, 패턴 생성 회로(54)의 출력을 수신하는 출력 버퍼(34a)를 가지고 있다. 출력 버퍼(34a)는 도 24의 출력 버퍼(34)와 동일한 회로이다.

제5 실시예의 구성은 패턴 생성 회로(54) 및 출력 버퍼(34a)를 제외하면 제3 실시예와 동일하다. 도 33에서는 메모리 셀부(23), 로우 디코더(25), 컬럼 디코더(27) 및 감지 증폭기(29) 등이 도시 생략되어 있다.

패턴 생성 회로(54)는 인버터를 포함하고 있다. 즉, 패턴 생성 회로(54)는 시험 출력 신호(TOUT2)를 수신하고, 반전된 시험 출력 신호(/TOUT2)를 출력 버퍼(34a)에서 출력하고 있다.

출력 버퍼(34a)는 정상 동작시에 도시 생략된 감지 증폭기로부터의 데이터 출력 신호를 수신하고, 수신된 데이터를 데이터 입출력 단자(DQ1)로 출력하고 있다. 또한, 출력 버퍼(34a)는 접속 시험 모드시에 시험 출력 신호(/TOUT2)를 수신하고, 이 수신된 신호를 데이터 입출력 단자(DQ1)로 시험 출력 신호(TOUT1)로서 출력하고 있다. 출력 버퍼(34a)는 출력 버퍼(34)와 동일하게 출력 인에이블 신호(OEB)로 제어되고 있다. 데이터 입출력 단자(DQ1)는 도 22에 도시된 제2 출력 단자에 대응하고 있다.

데이터 입출력 단자(DQ1)는 동작 모드에 의해서는 외부와 접속되어 있지 않은 단자이다. 즉, 이 실시예의 반도체 기억 장치는 데이터 입출력 단자의 워드 구성을 1 비트 또는 2 비트로 전환 가능한 기능을 가지고 있다.

이 실시예에서, 접속 시험 모드시에 데이터 입출력 단자(DQ1)의 사용 여부와 무관하게 동일한 시험 패턴(TIN)이 어드레스 단자(A)로부터 공급된다. 시프트 레지스터(38)는 제3 실시예와 동일하게 병렬 어드레스 신호(AI)를 수신하고, 직렬 시험 출력 신호(TOUT2)를 출력한다. 패턴 생성 회로(54)는 시험 출력 신호(TOUT2)의 반전 신호인 시험 출력 신호(/TOUT2)를 출력한다.

데이터 입출력 단자(DQ1)가 인쇄 배선 기판에 접속되어 있는 경우, 시험 출력 신호(TOUT2, /TOUT2)의 양쪽을 사용하여 상호 접속 시험이 행해진다. 데이터 입출력 단자(DQ1)가 인쇄 배선 기판에 접속되어 있지 않은 경우, 시험 출력 신호(TOUT2)만을 사용하여 상호 접속 시험이 실행된다. 즉, 데이터 입출력 단자(DQ1)의 사용 여부와 무관하게 동일한 시험 패턴인 상호 접속 시험이 실행된다.

이 실시예에 있어서도, 전술한 반도체 기억 장치의 제3 실시예와 동일한 효과를 얻을 수 있다. 따라서, 이 실시예에서는 시프트 레지스터(38)로부터 출력되는 시험 출력 패턴(TOUT2)을 수신하여 새로운 출력 패턴(/TOUT2)을 생성하는 패턴 생성 회로(54)를 사용한 것이기 때문에, 데이터 입출력 단자(DQ1)가 인쇄 배선 기판으로의 접속 여부와 무관하게 동일한 시험 패턴을 사용함으로써 접속 시험을 실행할 수 있다.

도 34는 본 발명의 반도체 기억 장치의 제6 실시예를 도시하고 있다.

이 실시예의 반도체 기억 장치는 복수 개의 시프트 레지스터(38a, 38b, …) 및 복수 개의 출력 버퍼(34)를 가지고 있다. 각 시프트 레지스터(38a, 38b, …)는 입력 버퍼(22)를 통해 복수 개의 어드레스 단자(A)에 접속되어 있다. 각 시프트 레지스터는 접속되는 어드레스 단자의 수와 동일한 수의 래치 회로(40)를 직렬 접속하여 형성되어 있다. 즉, 복수 개의 어드레스 단자(A)는 각 시프트 레지스터 마다 그룹으로 분리되어 있다.

예컨대, 시프트 레지스터(38a)는 8개의 래치 회로(40)를 가지며, 시프트 레지스터(38b)는 10개의 래치 회로(40)를 가지고 있다.

이 실시예에서는 접속 시험 모드시에 복수 개의 시프트 레지스터(38)에 대응하는 어드레스 단자(A)로부터 시험 패턴이 공급된다. 이 때, 각 시프트 레지스터의 래치 회로의 수는 제3 실시예의 래치 회로의 수보다 작다. 이 결과, 출력 패턴의 출력 시간이 단축될 수 있다. 따라서, 시험 시간이 단축된다.

이 실시예에 있어서도, 전술한 반도체 기억 장치의 제3 실시예와 동일한 효과를 얻을 수 있다. 따라서, 이 실시예에서는 복수 개의 시프트 레지스터(38a, 38b, …)를 형성하고, 복수 개의 어드레스 단자(A)를 각 시프트 레지스터(38a, 38b, …) 마다 그룹으로 분리되어 있다. 따라서, 접속 시험 모드시에 출력 패턴의 출력 시간을 단축할 수 있고, 시험 시간을 단축할 수 있다. 전술한 바와 같이, 본 발명은 출력 단자의 수가 적은 반도체 기억 장치로 한정하는 것은 아니며, 출력 단자의 수가 8개 또는 16개 등의 반도체 기억 장치에 적용하더라도 현저한 효과를 얻을 수 있다.

전술한 반도체 기억 장치의 제1 실시예에 있어서, 본 발명은 플래시 메모리(13)로 적용된 예에 대해서 설명하였지만, 본 발명을 다른 클록 비동기식 반도체 기억 장치에 적용하거나 또는 클록 동기식 반도체 기억 장치에도 적용할 수 있다.

또한, 전술한 반도체 기억 장치의 제1 실시예에 있어서, 본 발명은 8 비트의 모드와 16 비트의 모드의 사이에서 전환 단자(/BYTE)를 사용해서 데이터 입출력 단자(DQ1∼DQ15)를 전환 가능한 플래시 메모리(13)로 적용한 예에 대해서 설명하였지만, 본 발명을 고정된 수의 비트의 데이터 입출력 단자를 갖는 반도체 기억 장치에도 적용할 수 있다.

또, 전술한 반도체 기억 장치의 제1 실시예에 있어서, 저레벨 상태의 신호(/CE, CE)는 연속 상승 또는 후방 에지의 신호(/RESET)에서 검출되고, 그 모드는 접속 시험 모드로 전환되는 것에 대하여 설명하였지만, 전술한 저레벨 상태가 되는 신호(/CE, CE)는 접속 시험 모드로 전환되도록 2개의 연속 상승 또는 후방 에지의 신호(/RESET)를 검출할 수도 있다. 이 경우, 신호(/CE, CE)의 검출이 단지 1개의 타입의 에지의 신호(/RESET)만을 사용해서 실행될 수 있기 때문에, 검출부(35)의 회로는 간단히 구성할 수 있다.

또한, 전술한 반도체 기억 장치의 제1 실시예에 있어서, 저레벨 상태의 신호(/CE, CE)는 2개의 연속 에지의 신호(/RESET)에서 접속 시험 모드로 전환되도록 검출할 수 있지만, 전술한 저레벨 상태가 되는 신호(/CE, CE)는 3개 또는 그 이상의 연속 에지의 신호(/RESET)로 검출할 수도 있다.

또한, 전술한 반도체 기억 장치의 제1 실시예에 있어서, 접속 시험 모드로의 전환은 신호(/CE, CE)가 저레벨 상태가 되는 것을 검출하는 것에 의해 실행될 수 있지만, 반도체 기억 장치는 칩 선택 신호(/CS, /CS1, /CS2) 및 판독 인에이블 신호(/RD) 등을 구비하여, 접속 시험 모드로 전환되도록 이들 제어 단자의 동작 레벨이 검출될 수도 있다.

또한, 반도체 기억 장치가 장착된 회로 기판의 제1 실시예에 있어서, 플래시 메모리(13)의 각 단자는 인쇄 배선 기판(11)의 랜드(17)에 납땜되어, 이 납땜부에 대해 상호 접속 시험이 실행되지만, 본 발명은 이 실시예로 한정되는 것은 아니며, 플래시 메모리(13)의 단자를 인쇄 배선 기판(11)에 열압착 등에 의하여 접착하여 이 열압착부의 상호 접속 시험을 행할 수도 있다.

또한, 전술한 반도체 기억 장치의 제2 실시예에 있어서, 활성화 금지 회로(76)는 플래시 메모리의 메모리 셀(76a)을 구비하고 상기 메모리 셀(76a)에 기록된 값에 의해 초기 회로(45)가 제어되고 있지만, 본 발명은 이 실시예로 한정되는 것은 아니며, 제조 공정에서 제조되는 도전층을 교체함으로써 배선이 상이한 활성화 금지 회로는 이 활성화 금지 회로에 의해 초기 회로가 제어되도록 구성될 수도 있다.

또한, 전술한 반도체 기억 장치의 제4 실시예에 있어서, 디코더(52)를 SCITT 법의 논리표를 사용해서 형성된 예에 대해서 설명하고 있지만, 디코더(52)의 논리표는 이 논리표로 한정되는 것은 아니며, 출력 패턴의 비트폭이 입력 패턴의 비트폭보다 작은 논리표이면 어떠한 논리표라도 사용할 수 있다.

또한, 전술한 반도체 기억 장치의 제5 실시예에 있어서, 본 발명을 외부와 접속되지 않은 데이터 입출력 단자(DQ1)를 갖는 플래시 메모리에 적용된 예에 대해 설명하고 있지만, 본 발명은 외부와 접속되지 않은 대기/사용 단자(RY/BY)를 갖는 플래시 메모리에 적용할 수도 있다. 또, 본 발명은 워드 구성이 8 비트와 16 비트 사이에서 스위칭 가능한 반도체 기억 장치에 적용할 수도 있다.

또한, 전술한 반도체 기억 장치를 탑재한 회로 기판의 제3 실시예에서는 인쇄 배선 기판(11)상에 메모리 컨트롤러(15)를 탑재하고, 이 메모리 컨트롤러(15)로 플래시 메모리(14)를 제어하여 접속 시험을 실행하는 예에 대해서 설명하고 있지만, 도 35에 도시된 바와 같이 플래시 메모리(14)를 탑재한 인쇄 배선 기판(58)에, 각 랜드(17)에 각각 접속된 단자(60a)를 갖는 단자부(60)을 형성하고, 이 단자부(60)을 통해서 인쇄 배선 기판(58)의 외부로부터 플래시 메모리(14)를 제어하여 접속 시험을 실행할 수도 있다.

이상, 본 발명에 대하여 상세히 설명하였지만, 전술한 실시예 및 그 변형예는 본 발명의 일예에 불과한 것이고, 본 발명은 이들 실시예로 한정하는 것은 아니다. 당업자라면 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 여러 가지의 변형 및 수정이 가능함을 이해할 수 있을 것이다.

본 발명의 반도체 기억 장치에 의하면, 시험 전용의 단자를 구비하지 않고 반도체 기억 장치를 시험 모드로 전환하여 시험을 수행할 수 있다. 또, 클록 비동기식의 반도체 기억 장치에 있어서도 필요한 때에만 시험 모드로 전환하여 시험을 수행할 수 있다.

또, 통상 동작시에 있어서 오동작 또는 전원 노이즈에 의해 시험부가 활성화되고 시험 모드로 전환하는 것을 방지할 수 있으며, 리셋 단자를 구비한 반도체 기억 장치에 배치하여 필요한 때에만 시험 모드로 전환하는 것이 가능하고, 오동작 또는 전원 노이즈에 의해 시험부가 활성화되어 시험 모드로 전환되는 것을 방지할 수 있다.

또, 본 발명의 반도체 기억 장치에 의하면, 리셋 신호의 상태에 의존하지 않고 신호를 소정의 단자를 통해 검출부에 공급할 수 있고, 정상 동작시에 잘못된 시험부가 활성화되는 것을 방지할 수 있으며, 시험부가 한번 활성화된 후 다시 활성화되는 것을 방지할 수 있다.

또, 본 발명의 반도체 기억 장치에 의하면, 제품의 출하 전 또는 출하 후에 미리 시험부의 활성화를 금지하는 것이 가능하고, 시험 전용의 단자를 구비하지 않고 접속 시험을 수행할 수 있으며, 입출력 단자의 데이터의 워드 구성을 스위칭 단자로 전환 가능한 반도체 기억 장치에 있어서도 각각의 워드 구성에 대응하는 단자의 접속 시험을 수행할 수 있다.

또한, 반도체 기억 장치를 탑재한 회로 기판에서는 반도체 기억 장치의 각각의 단자와 각 접속부와의 접속 시험을 수행할 수 있으며, 본 발명의 반도체 기억 장치의 접속 시험 방법에서는 필요한 때에만 시험 모드로 전환하여 반도체 기억 장치의 각 단자와 회로 기판과의 접속 시험을 수행하는 것이 가능하다.

Claims (25)

1. 전원 공급시에 소정의 단자의 상태를 복수회 검출하는 검출부와;

   상기 검출부에 의한 모든 검출 결과가 기대치를 나타내는 경우에 활성화되는 시험부를 포함하는 것을 특징으로 하는 반도체 기억 장치.
2. 제1항에 있어서, 내부 회로의 동작을 정지시키기 위한 리셋 신호를 수신하는 리셋 단자를 더 포함하고,

   상기 검출부는 상기 리셋 신호의 변화시에 각각 상기 소정의 단자의 상태를 검출하는 것을 특징으로 하는 반도체 기억 장치.
3. 제2항에 있어서, 상기 검출부는 상기 리셋 신호의 활성화 또는 비활성화가 2회 이상 반복될 때 각각 상기 소정의 단자의 신호 레벨을 검출하는 것을 특징으로 하는 반도체 기억 장치.
4. 제2항에 있어서, 상기 소정의 단자에 공급되는 신호를 상기 검출부로 전달하는 입력 회로를 더 포함하고,

   상기 입력 회로는 상기 리셋 신호의 신호 레벨과 무관하게 활성되는 것을 특징으로 하는 반도체 기억 장치.
5. 제2항에 있어서, 상기 검출부는 상기 리셋 신호의 2회의 연속된 에지의 변화시에 각각 상기 소정의 단자의 신호 레벨을 검출하는 것을 특징으로 하는 반도체 기억 장치.
6. 제5항에 있어서, 상기 소정의 단자는, 상기 내부 회로를 활성화하기 위한 활성화 신호를 수신하는 활성화 단자와, 내장된 메모리 소자를 액세스하기 위해 기록 제어 신호 또는 판독 제어 신호를 수신하는 제어 단자를 포함하고,

   상기 검출부는 상기 활성화 단자 및 상기 제어 단자의 활성화 상태를 검출하는 것을 특징으로 하는 반도체 기억 장치.
7. 제5항에 있어서, 상기 활성화된 시험부는 상기 리셋 신호의 비활성화시에 비활성화되는 것을 특징으로 하는 반도체 기억 장치.
8. 제1항에 있어서, 전원 공급 이후에 상기 시험부가 활성화되는 정보를 기억하고, 이 기억된 정보가 유지되고 있을 때에 상기 시험부의 활성화를 금지하는 활성화 기억 회로를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
9. 제1항에 있어서, 전원 공급 이후에 활성화된 상기 시험부가 비활성화되는 정보를 기억하고, 이 기억된 정보가 유지되고 있을 때에 상기 시험부의 활성화를 금지하는 비활성화 기억 회로를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
10. 제1항에 있어서, 상기 반도체 기억 장치가 소정의 상태의 설정시에 상기 시험부의 활성화를 금지하는 활성화 금지 회로를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
11. 제1항에 있어서, 상기 시험부의 활성화 기간에 복수 개의 단자를 포함하는 상기 단자는 입력 시험 단자 또는 출력 시험 단자로서 사용되며,

    상기 시험부는 상기 입력 시험 단자를 통해 공급되는 입력 패턴을 논리 연산하여 그 연산 결과를 출력 패턴으로서 출력 시험 단자로부터 출력하는 연산 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
12. 제11항에 있어서, 내장된 기억 소자로의 데이타의 판독 및 기록에 사용되는 입출력 단자와, 상기 데이터의 워드 구성의 확장시에 상기 입출력 단자와 함께 사용되는 확장 입출력 단자와, 상기 워드 구성을 전환하는 전환 단자를 더 포함하고,

    상기 입출력 단자 및 상기 확장 입출력 단자는 상기 시험부의 활성화시에 상기 출력 시험 단자로서 사용되며,

    상기 시험부는 상기 워드 구성의 확장시와 비확장시에 상기 입출력 단자로부터 출력되는 상기 출력 패턴을 서로 상이하게 구성하는 것을 특징으로 하는 반도체 기억 장치.
13. 제12항에 있어서, 상기 시험부는 상기 워드 구성의 확장시에 상기 확장된 입출력 단자로부터 출력되는 상기 출력 패턴의 일부 또는 전체의 논리를 반전시키는 것을 특징으로 하는 반도체 기억 장치.
14. 제13항에 있어서, 상기 시험부는 상기 입출력 단자로부터 출력되는 상기 출력 패턴의 논리를 상기 전환 단자로 제어하는 것에 의하여 반전시키는 것을 특징으로 하는 반도체 기억 장치.
15. 통상 동작시에 사용되는 입력 단자 및 출력 단자와;

    상기 각 단자와 회로 기판과의 접속 시험시에 상기 입력 단자에 의해 수신되는 병렬 입력 패턴을 상기 출력 단자로부터 순차적으로 출력하는 직렬 출력 패턴으로 변환하는 변환 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
16. 제15항에 있어서, 복수 개의 출력 단자와 상기 출력 단자의 각각에 대응하는 복수 개의 변환 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
17. 제15항에 있어서, 상기 변환 회로는 직렬 접속된 복수 개의 래치 회로를 갖는 시프트 레지스터로 구성되는 것을 특징으로 하는 반도체 기억 장치.
18. 통상 동작시에 사용되는 입력 단자 및 출력 단자와;

    상기 각 단자와 회로 기판과의 접속 시험시에 상기 복수 개의 입력 단자에 의해 수신되는 병렬 입력 패턴을 논리 연산하는 연산 회로와;

    상기 연산 회로로부터 출력되는 병렬 연산 결과 패턴을 수신하여 직렬 출력 패턴으로 변환하여 상기 출력단자로부터 순차적으로 출력하는 변환 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
19. 제15항에 있어서, 복수 개의 상기 정상 동작 중 소정의 동작 모드시에 사용되는 제2 출력 단자와;

    상기 변환 회로로부터 출력되는 상기 출력 패턴을 수신하여 그 수신된 출력 패턴과 상이한 제2 출력 패턴을 생성하고, 상기 제2 출력 패턴을 상기 제2 출력 단자로부터 순차적으로 출력하는 패턴 생성 회로를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
20. 반도체 기억 장치를 탑재한 회로 기판에 있어서,

    상기 반도체 기억 장치는, (1) 전원 공급시에 소정의 단자의 상태를 복수회 검출하는 검출부와; (2) 상기 검출부에 의한 모든 검출 결과가 기대치를 나타내는 경우에 활성화되는 시험부와; (3) 상기 시험부의 활성화시에 입력 시험 단자 또는 출력 시험 단자로서 사용되는 단자와; (4) 상기 입력 시험 단자를 통해 공급되는 입력 패턴을 논리 연산하여 그 연산 결과를 출력 패턴으로서 출력 시험 단자로부터 출력하는 연산 회로를 포함하고,

    상기 회로 기판은, 상기 반도체 기억 장치의 각 단자를 각각 접속하는 접속부와;

    상기 접속부를 통해서 상기 소정의 단자로 신호를 공급함으로써 상기 시험부를 활성화시킴과 동시에, 상기 접속부를 통해서 상기 입력 패턴을 상기 입력 시험 단자로 입력하고, 상기 출력 시험 단자로부터 출력되는 상기 출력 패턴을 수신하여 상기 반도체 기억 장치의 상기 각 단자와 상기 각 접속부와의 접속을 판정하는 제어 회로를 구비하는 것을 특징으로 하는 회로 기판.
21. 반도체 기억 장치를 탑재한 회로 기판에 있어서,

    상기 반도체 기억 장치는, (1) 전원 공급시에 소정의 단자의 상태를 복수회 검출하는 검출부와; (2) 상기 검출부에 의한 모든 검출 결과가 기대치를 나타내는 경우에 활성화되는 시험부와; (3) 상기 시험부의 활성화시에 입력 시험 단자 또는 출력 시험 단자로서 사용되는 단자와; (4) 상기 입력 시험 단자를 통해 공급되는 입력 패턴을 논리 연산하여 그 연산 결과를 출력 패턴으로서 출력 시험 단자로부터 출력하는 연산 회로를 포함하고,

    상기 회로 기판은, 상기 반도체 기억 장치의 각 단자를 각각 접속하는 접속부와;

    상기 접속부를 통해서 상기 입력 시험 단자 또는 상기 출력 시험 단자에 각각 접속된 단자부를 구비하는 것을 특징으로 하는 회로 기판.
22. 반도체 기억 장치를 탑재한 회로 기판에 있어서,

    상기 반도체 기억 장치는, (1) 통상 동작시에 사용되는 입력 단자 및 출력 단자와; (2) 상기 각 단자와 회로 기판과의 접속 시험시에 복수 개의 상기 입력 단자에 의해 수신되는 병렬 입력 패턴을 직렬 출력 패턴으로 변환하여 상기 출력 단자로부터 순차적으로 출력하는 변환 회로를 포함하고,

    상기 회로 기판은, 상기 반도체 기억 장치의 각 단자를 각각 접속하는 단자부와;

    상기 접속부를 통해서 상기 입력 단자로 병렬 입력 패턴을 입력함과 동시에, 상기 출력 단자로부터 출력되는 직렬 출력 패턴을 수신하여 상기 반도체 기억 장치의 상기 각 단자와 상기 각 접속부와의 접속을 판정하는 제어 회로를 구비하는 것을 특징으로 하는 회로 기판.
23. 반도체 기억 장치를 탑재한 회로 기판에 있어서,

    상기 반도체 기억 장치는, (1) 정상 동작시에 사용되는 입력 단자 및 출력 단자와; (2) 상기 각 단자와 회로 기판과의 접속 시험시에 복수개의 상기 입력 단자에 의해 수신되는 병렬 입력 패턴을 직렬 출력 패턴으로 변환하여 상기 출력 단자로부터 순차적으로 출력하는 변환 회로를 포함하고,

    상기 회로 기판은, 상기 반도체 기억 장치의 상기 입력 단자 또는 상기 출력 단자를 각각 접속하는 접속부와;

    상기 각 접속부를 통해서 상기 각각의 단자에 각각 접속된 단자부를 구비하는 것을 특징으로 하는 회로 기판.
24. 반도체 기억 장치와 회로 기판간의 상호 접속 시험 방법에 있어서,

    상기 반도체 기억 장치는, (1) 전원 공급시에 소정의 단자의 상태를 복수회 검출하는 검출부와; (2) 상기 검출부에 의한 모든 검출 결과가 기대치를 나타내는 경우에 활성화되는 시험부와; (3) 상기 시험부의 활성화시에 입력 시험 단자 또는 출력 시험 단자로서 사용되는 단자와; (4) 상기 입력 시험 단자를 통해 공급되는 입력 패턴을 논리 연산하여 그 연산 결과를 출력 패턴으로서 출력 시험 단자로부터 출력하는 연산 회로를 포함하고,

    상기 상호 접속 시험 방법은, 상기 반도체 기억 장치의 상기 소정의 단자에 소정의 신호를 복수회 공급함으로써 상기 반도체 기억 장치의 상기 시험부를 활성화하는 단계와;

    상기 입력 시험 단자로 상기 입력 패턴을 공급하는 단계와;

    상기 출력 시험 단자로부터 출력되는 상기 출력 패턴을 수신하여 상기 반도체 기억 장치의 상기 각 단자와 상기 반도체 기억 장치에 탑재된 회로 기판과의 상호 접속을 판정하는 단계를 포함하는 것을 특징으로 하는 반도체 기억 장치와 회로 기판간의 상호 접속 시험 방법.
25. 반도체 기억 장치와 회로 기판간의 상호 접속 시험 방법에 있어서,

    상기 반도체 기억 장치는, (1) 정상 동작시에 사용되는 입력 단자 및 출력 단자와; (2) 상기 각 단자와 회로 기판과의 접속 시험시에 복수 개의 상기 입력 단자에 의해 수신되는 병렬 입력 패턴을 직렬 출력 패턴으로 변환하여 상기 출력 단자로부터 순차적으로 출력하는 변환 회로를 포함하고,

    상기 상호 접속 시험 방법은, 상기 반도체 기억 장치의 복수 개의 상기 입력 단자에 병렬의 상기 입력 패턴을 공급하는 단계와;

    상기 출력 단자로부터 직렬로 출력되는 상기 출력 패턴을 수신하여 상기 반도체 기억 장치의 상기 각 단자와 상기 반도체 기억 장치에 탑재된 회로 기판과의 상호 접속을 판정하는 단계를 포함하는 것을 특징으로 하는 반도체 기억 장치와 회로 기판간의 상호 접속 시험 방법.