JP2641739B2

JP2641739B2 - 試験装置

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Publication number: JP2641739B2
Application number: JP63191248A
Authority: JP
Inventors: 修一亀山; 志津夫上倉; 勝義輝
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-07-29
Filing date: 1988-07-29
Publication date: 1997-08-20
Anticipated expiration: 2012-08-20
Also published as: JPH0238979A

Description

【発明の詳細な説明】〔概要〕半導体集積装置及びそのメモリ回路の試験装置，特に
周辺ロジック回路に取り囲まれ、かつ高集積，高密度化
する半導体装置のメモリ回路の試験装置及びそのファン
クションテスト方法に関し、試験用端子数を増加することなく、メモリ回路にパラ
レルテストパターンデータを入力して、その試験をする
ことを目的とし、試験装置は、半導体集積装置のメモリ回路15を試験す
るためのアドレス及びデータを発生するMPG21と、MPG21
が発生したアドレス及びデータをシリアル列にするため
の順序を決めたスキャン制御データを格納するSi制御メ
モリ23aと、MPG21が発生したデータと、半導体集積装置
から読み出されるシリアル列のテスト出力データとを比
較するための順序を決めたスキャン制御データを格納す
るSO制御メモリ23bと、Si制御メモリ23aからスキャン制
御データを読出し、該スキャン制御データに従ってMPG2
1で発生したアドレス及びデータをシリアル列のテスト
パターンデータに変換し、該シリアル列のテストパター
ンデータを半導体集積装置に出力するとともに、SO制御
メモリ23bからスキャン制御データを読出し、該スキャ
ン制御データに従ってMPG21で発生したデータと、半導
体集積装置から読み出したテスト出力データとを比較し
て半導体集積装置のメモリ回路15の良否を判定する制御
手段とを備えていることを含み構成する。

〔産業上の利用分野〕

本発明は試験装置に関するものであり、更に詳しく言
えば、周辺ロジック回路により取り囲まれたメモリ回路
をファンクションテストする装置に関するものである。

近年、ユーザの使用態様による機能要求からLSI（半
導体集積回路）が高集積、高密度化し、メモリ回路が一
つの基板に複雑な一般論理回路（ランダムロジック回
路）に取り囲まれて、多数組み込まれる傾向にある。

しかし、メモリ回路を試験する場合、動作モード／試
験モードを切り換える選択器大規模化するメモリ回路の
入出力に応じた試験端子が必要となる。

そこで、試験用端子を増すことなく、かつテストパタ
ーンの生成も複雑にすることなくランダムロジック回路
に囲まれたメモリ回路の試験をする装置の要求がある。

〔従来の技術〕

第７〜８図は、従来例に係る説明図である。

第７図（ａ），（ｂ）は従来例に係る半導体集積装置
の試験方法を説明する図であり、同図（ａ）は半導体集
積装置を示している。

図において、１はプリント基板,2はランダムロジック
回路,3は入力端子,4は出力端子,5はメモリ回路である。
これ等により半導体集積装置10を構成している。

同図（ｂ）はメモリ回路５の試験装置を示している。
図において、６はファンクションテスタ（試験装置）で
あり、ピンエレクトロニクス6aと，マイクロパターンジ
ェネレータ6bと，入出力端子6c,6dとにより構成されて
いる。

なお、その試験方法は半導体集積装置10の入出力端子
3,4と、ファンクションテスタの入出力端子6c,6dとを信
号ケーブル7a,7bとにより接続し、マイクロパターンジ
ェネレータ6bで発生したパラレルテストパターンデータ
をピンエレクトロニクス6a及び信号ケーブル7aを介し
て、半導体集積装置10に入力し、ランダムロジック回路
２を経由してメモリ回路５に到達し、読み出し／書き込
み処理をし、その結果のパラレルデータを信号ケーブル
7bを介してファンクションテスタ６により判定するもの
である。

しかし、半導体集積回路が高集積、高密度化し、一つ
の基板にメモリ回路５が複雑なロジック回路に取り囲ま
れて、多数組み込まれる状況にあり、このため、論理演
算が非常に深くなり（アクセス手段が複雑となり）、困
難となる。そこで次のような試験方法がある。

第８図は、従来例に係る半導体集積装置の試験方法の
課題を説明する図である。

図において、9a,9bは半導体集積装置10の大規模化に
よりメモリ回路５の試験のために該メモリ回路５毎に特
別に設けられた入力モード選択器や出力モード選択器で
ある。なお、入力モード選択器9aは切り換え信号SSを得
て通常使用モード時に、ロジック回路２より出力される
パラレルデータをメモリ回路５に入力したり、試験モー
ド時に試験装置６から出力されるパラレルテストパター
ンデータをメモリ回路５に入力したりする機能を有して
いる。また、出力モード選択器9bは切り換え信号SSを得
て通常使用モード時にメモリ回路５より出力されるパラ
レルデータをロジック回路２に入力したり、試験モード
時にメモリ回路５の出力データを試験装置６に入力した
りする機能を有している。

8a,8bは試験用入出力端子であり、試験装置６のアル
コリズミックに生成したパラレルテストパターンデータ
を入力モード選択器9aやメモリ回路の読み出し／書き込
み処理の結果データを出力モード選択器9bより取り出す
端子である。

ところで、大規模なロジック回路２に囲まれたメモリ
回路５の試験方法については、一般論理回路（ロジック
回路２）を除いたテスト方法，すなわちメモリ回路５の
入出力部に設けられた入出力モード選択器9a,9bのモー
ドを通常使用モードから試験モードに切り換え、試験用
入出力端子8a,8bに試験装置６を接続し、信号ケーブル7
aを介してマイクロパターンジェネレータ6bによりメモ
リ回路５の記憶密度に等しいパラレルテストパターンデ
ータを生成し、該テストパターン３データをピンエレク
トロニクス6aを介してメモリ回路５に入力し、書き込み
／読み出し処理をし、その結果のパラレル被テストデー
タを信号ゲーブル7bを介して試験装置６に取り込み、メ
モリ回路５の機能試験等を行っている。

なお、メモリ回路５の記憶密度や入出力ビット数が増
加するに従って、試験用入力端子8a,8bの設置数やマイ
クロパターンジェネレータのパラレルテストパターンの
データ量が増大する。

〔発明が解決しようとする課題〕

従って、高集積，高密度化する半導体記憶装置10のメ
モリ回路５の試験については一般論理回路を含む総合的
な試験に替わる被試験メモリ回路５の入力や出力部分に
入力モード選択器9aや出力モード選択器9bを設け、試験
用端子8a,8bに接続される試験装置10を介して、パラレ
ルテストパターンデータにより直接メモリ回路５をアク
セスし、局部的にメモリ回路５の試験を行っている。

このため、次のような問題がある。

一つの基板１にメモリ回路５を多数（大量に）搭載さ
れる傾向から、入・出力モード選択器9a,9bや試験用端
子の設置数の増加を余儀なくされ、その占有面積が増大
するという第１の問題がある。

試験端子数の増加により、パラレルテストパターンデ
ータの生成する試験装置の試験チャネル数増設を余儀な
くされるという第２の問題がある。

本発明は、かかる従来例の課題に鑑み創作されたもの
であり、アドレスやデータのビット配列が異なるメモリ
回路に適合するようにシリアル列のテストデータを作成
して試験を行うことが可能となる試験装置の提供を目的
とする。

〔課題を解決するための手段〕

本発明に係る試験装置は、その一実施例を第１〜第６
図に示すように、半導体集積装置のメモリ回路を試験す
るためのアドレス及びデータを発生するパターン発生器
と、前記パターン発生器が発生したアドレス及びデータ
をシリアル列にするための順序を決めた第１の制御デー
タを格納する第１の記憶手段と、前記パターン発生旗が
発生したデータと、前記半導体集積装置から読み出され
るシリアル列のテスト出力データとを比較するための順
序を決めた第２の制御データを格納する第２の記憶手段
と、前記第１の記憶手段から第１の制御データを読出
し、該第１の制御データに従って前記パターン発生器で
発生したアドレス及びデータをシリアル列のテストパタ
ーンデータに変換し、該シリアル列のテストパターンデ
ータを前記半導体集積装置に出力するとともに、前記第
２の記憶手段から第２の制御データを読出し、該第２の
制御データに従って前記パターン発生器で発生したデー
タと、前記半導体集積装置から読み出したテスト出力デ
ータとを比較して前記半導体集積装置のメモリ回路の良
否を判定する制御手段とを備えていることを特徴とす
る。

本発明の試験装置において、前記メモリ回路のアドレ
スやデータのビット配列に応じて第１の記憶手段の内容
を書き換えることを特徴とする。

本発明の試験装置において、前記パターン発生記で発
生されたアドレス及びデータを変換したシリアル列のテ
ストパターンデータを反転する手段を設けていることを
特徴とし、上記目的を達成する。

〔作用〕

次に、本発明に係る試験装置の動作を説明する。デー
タ書込み時に、パターン発生器は、半導体集積装置のメ
モリ回路を試験するためのアドレス及びデータを発生す
る。そして、第１の記憶手段から制御手段に第１の制御
データ（スキャン制御データ）が読み出される。この第
１の制御データは、パターン発生器が発生したアドレス
及びデータをシリアル列にするための順序を決めたもの
である。本実施例では、シリアル列のテストデータを作
成するときのデータ並び順序と、シリアル列のテストデ
ータをパラレル列のデータとしてメモリ回路に書き込む
ための入力ラッチアドレスとを対応させたものである。

そして、制御手段は、第１の制御データに従ってメモ
リ回路に入力する順にアドレス及びデータを並べる。こ
こで並べられたシリアル列のテストデータは、制御手段
から半導体集積装置に入力される。半導体集積装置で
は、入力ラッチアドレスに基づいてテストデータがメモ
リ回路に書き込まれる。

また、データ読み出し時には、第２の記憶手段から制
御手段に第２の制御データ（スキャン制御データ）が読
み出される。この第２の制御データは、パターン発生器
が発生したデータと、半導体集積装置から読み出された
シリアル列のテスト出力データとを比較するための順序
を決めたものである。本実施例では、メモリ回路からテ
スト出力データを読み出すための出力ラッチアドレス
と、テスト出力データを判定するための出力期待値デー
タとを対応させたものである。

そして、制御手段は、第２の制御データに従ってメモ
リ回路から読み出したテスト出力データとパターン発生
器から出力された出力期待値データとを比較してメモリ
回路の良否を判定する。

このように本発明に係る試験装置では、パターン発生
されたアドレス及びデータを第１及び第２の制御データ
に従って並べ換えることができるので、色々な種類のメ
モリ回路の試験に必要なシリアル列のテストデータが作
成できる。したがって、アドレスやデータのビット配列
が異なるメモリ回路を容易に試験することができる。

〔実施例〕

次に図を参照しながら本発明の実施例について説明を
する。

第１〜６図は本発明の実施例に係る半導体集積装置，
そのメモリ回路の試験装置及びその試験方法を説明する
図であり、第１図は、本発明の実施例の半導体集積装置
に係る説明図を示している。

同図（ａ）は多数のメモリ回路を有する半導体集積装
置の構成図である。この半導体集積装置は、メモリ回路
をシリアルスキャン回路で取り囲んだものである。図に
おいて、11は基板であり、各回路素子が搭載されるプリ
ント基板等である。12は周辺ロジック回路であり、一般
論理演算をする回路等である。13aは半導体集積装置の
入力端子,13bは同出力端子である。14aは試験用入力端
子であり、シリアルテストパターンデータPD（Si）やス
キャン制御信号Si/SOを入力する端子である。14bは、試
験用出力端子であり、被試験データを出力する端子であ
る。

15はメモリ回路であり、基板11に搭載されメモリ回路
15が不備なく取り付けられ、かつメモリ動作が正常であ
るかを試験される被試験メモリ回路である。

16はシリアル・パラレル変換手段であり、複数のシリ
アルスキャン回路から成る。シリアルスキャン回路はフ
リップ・フロップ回路から成り、メモリ回路のアドレス
入力及び入力のビット毎に設けている。シリアルスキャ
ン回路はメモリ回路15を囲むように配置している。

シリアルスキャン回路は、通常動作時にはデータを周
辺回路からメモリ回路15へ入力するが、試験時には、全
てのフリップ・フロップ回路が直列に接続される。シリ
アルスキャン回路は、スキャン制御信号Si/Soを得てシ
リアル列のテストデータ（シリアルテストパターンデー
タSD）をパラレル列のテストデータ（パラレルテストパ
ターンデータPD）に変換してメモリ回路15に入力する。
なお、シリアル・パラレル変換手段16については、第１
図（ｂ）において説明する。

パラレル・シリアル変換手段26は、シリアル・パラレ
ル変換手段16を出力に応用したものである。パラレル・
シリアル変換手段26は、パラレル列のテスト出力データ
をシリアル列のテスト出力データ（シリアル被テストパ
ターンデータ：被試験データ）に変換するものである。
なお、アドレススキャン回路を構成する場合には、半導
体集積装置内にアドレスデコーダ回路を設ける必要があ
る。アドレススキャン回路は、外部からのスキャンアド
レスによって１つのフリップ・フロップ回路が選択でき
るものである。アドレスデコーダ回路は、テスタからの
スキャン制御信号SAo〜SAnをデコードするものである。

なお、同図（ｂ）にシリアル・パラレル変換手段16の
回路構成図を示している。

図において、16aはフリップフロップ（FF）回路であ
り、ラッチ機能を持った回路である。TS1〜TS2はｐチャ
ネル,nチャネルMOSFET（電界効果トランジスタ）を並列
に接続したスイッチングトランジスタであり、データdi
nやシリアル入力データSiをスキャン制御信号Si/Soを介
して、FF回路16aを出力データdout動作をさせたり、FF
回路16aにシリアル入力データSiをFF回路16aに入力した
りする機能を有している。

なお、シリアル・パラレル変換手段16は周辺ロジック
回路12のレジスタやトランスファーゲートを併用し、ス
キャン制御信号Si/SOに係る論理回路を挿入することに
より容易に構成することができる。

これ等により半導体集積装置100を構成する。

このようにして、メモリ回路15の入出力部分毎にテス
トパターンデータや被テストパターンデータをシリアル
・パラレル変換するシリアル・パラレル変換手段16を設
けている。

このため、メモリ回路15の入力部において、シリアル
テストパターンデータPD（Si）がスキャン制御信号Si/S
Oを介して、パラレルテストパターンデータPDに変換さ
れ、出力部分において、該メモリ回路15により読み出し
／書き込み処理されたパラレル被テストパターンデータ
PDをスキャン制御信号Si/SOを介して、シリアル被テス
トパターンデータSD（SO）に変換することができる。

これにより、シリアル・パラレル変換手段16を用いて
メモリ回路15の試験ができるので、従来例のような入出
力モード選択器が要らない。また、試験用入出力端子の
増加を抑えることができる。なお、シリアルスキャン回
路（シリアル・パラレル変換手段）で囲まれたメモリ回
路の試験方法については、第５図において説明する。

第２図は、本発明の実施例に係るメモリ回路の試験装
置の構成図である。この試験装置は、アドレススキャン
回路を備えたメモリ回路を試験すること、及び、シリア
ルスキャン回路を備えたメモリ回路を試験することがで
きる。

図において、21はマイクロパターンジェネレータ（MP
G）であり、スキャン制御信号Si/SO,メモリアドレスパ
ターンMAo〜MAv,メモリデータパターンD,をパラレル
に出力する機能を有している。

22はピンエレクトロニクスであり、被試験メモリ回路
１と該試験装置とを電気的（レベル）に整合をとるイン
ターフェースである。

23は、スキャン試験制御手段であり、スキャン入力
（Si）制御メモリ23aと、スキャン出力（SO）制御メモ
リ23bと、スキャン信号制御回路23cとから成る。また、
スキャン試験制御手段23は、アドレススキャン回路を備
えた半導体集積装置のメモリ回路を試験する場合、スタ
ート制御信号Si/SOとメモリアドレスMAo〜MAnと、メモ
リデータパターンD,D（バー）とを入力して被試験回路1
5の入力ビット列に対応するシリアル列のテストデータ
（シリアルテストパターンデータ:SD（Si））を出力す
る。シリアルテストパターンデータSD（Si）は、スキャ
ン制御信号SAo〜SAnとスキャンインパルスSipから成
る。シリアルスキャン回路を備えた半導体集積装置のメ
モリ回路を試験する場合には、スキャン試験制御手段23
は、スキャン入力信号Siを出力する。

スキャン試験制御手段23は、被試験メモリ回路15から
のシリアル列のテスト出力データ（シリアル被テストパ
ターンデータ:SD）を入力してメモリ回路の良否を判定
する機能を有している。シリアルスキャン回路を備えた
半導体集積装置のメモリ回路を試験する場合には、スキ
ャン試験制御手段23は、スキャン出力信号SOを入力して
メモリ回路の良否を判定する。なお、スキャン試験制御
手段については、第３図において詳細に説明をする。

スタート制御信号Si/SOは、メモリ回路を試験すると
きに、スキャン動作を開始させるための信号である。メ
モリアドレスMAo〜MAnは、アドレススキャン回路を介し
てメモリ回路を試験する場合に、メモリ回路の１つのメ
モリセルを選択するためのアドレスである。このアドレ
スは、スキャン試験制御手段23でシリアル列のスキャン
インパルスSipに変換される。そして、このスキャンイ
ンパルスSipは、半導体集積装置の試験入力端子を介し
て第６図に示すようなアドレススキャン回路を構成する
シリアル・パラレル変換手段16に出力される。

スキャン制御信号SAo〜SAnは、アドレススキャン回路
を構成するフリップ・フロップ回路の１つを選択するス
キャンアドレスとなる。この信号は、スキャン試験制御
手段23から半導体集積装置の試験入力端子を介してアド
レスデコーダに出力される。アドレスデコーダは、この
スキャン制御信号SAo〜SAnをデコードする。ここで、デ
コードされたスキャンアドレスは、アドレススキャン回
路のフリップ・フロップ回路に出力される。これによ
り、アドレススキャン回路の１つのフリップ・フロップ
回路が選択できる。

第３図は、本発明の実施例のスキャン試験制御手段に
係る構成図である。

図において、一点鎖線で囲んだ部分がスキャン試験制
御手段23であり、Si制御メモリ23aと、SO制御メモリ23b
と、３つの選択器MPX1,MPX2,MPX3と、２つの論理素子
Q₁,Q₂と、比較判定器231,フェイルメモリ232から成る。

Si制御メモリ23aは、第１の記憶手段の一例である。S
i制御メモリ23aは、マイクロパターンジェネレータ（以
下単にMPGという）21で発生されたメモリアドレスMAo〜
MAn及びデータをシリアル列に組み換えるための順序を
決めた第１の制御データを記憶している。

制御データの内容は、MPG21から出力されるデータの
種類を選択するためメモリ入力信号種別コード（以下単
に種類選択コードともいう）と、アドレススキャン回路
のフリップ・フロップ回路をリセットするための初期値
（以下Si反転制御ビットともいう）と、アドレススキャ
ンを実行するためのSiラッチアドレス（スキャンアドレ
ス）である。

データの種類選択コードは、メモリ23aのａ部に書か
れ、Si反転制御ビットは、そのｂ部に書かれ、Siラッチ
アドレスは、そのｃ部に書かれている。本実施例では、
Siラッチアドレスをシリアル列に読み出すことで、スキ
ャン制御信号SA0〜SA（SI）になる。

データの種類選択コードの内容は、例えばA2,A0,A1,D
IN,A3を表現する場合は、（）内がその種別コードで
あり、信号を半導体集積装置に入力する順番を示す３、
１、２、０、４の数値が入る。そして、ｃ部に書かれた
スキャンアドレスは、試験時のメモリ回路のアドレスス
キャン回路を選択する順序となる。

本実施例では、種類選択コードがA2（３）のとき、Si
反転制御ビットが「１」であり、Siラッチアドレスが10
3番地である。コードがA0（１）のとき、Si反転制御ビ
ットが「０」であり、Siラッチアドレスが105番地であ
る。コードがA1（２）のとき、Si反転制御ビットが
「０」であり、Siラッチアドレスが110番地である。コ
ードがDIN（０）のとき、Si反転制御ビットが「０」で
あり、Siラッチアドレスが121番地である。コードがA3
（４）のとき、Si反転制御ビットが「１」であり、Siラ
ッチアドレスがが151番地である。

SO制御メモリ23bは、第２の記憶手段の一例である。S
O制御メモリ23bは、MPG21で発生したデータと、半導体
集積装置から読み出されるシリアル列とテスト出力デー
タとを比較するための順序を決めた第２の制御データを
格納する。

制御データの内容は、MPG21から出力される出力期待
データの種類を選択するためコードと、アドレススキャ
ンを実行するためのSOラッチアドレスである。出力デー
タの種類選択コードは、メモリ23aのｄ部に書かれ、SO
ラッチアドレスは、そのｅ部に書かれている。本実施例
では、種類選択コードがDout（０）のとき、スキャンア
ドレスが151番地である。本実施例では、SOラッチアド
レスをシリアルに読み出すことで、スキャン制御信号SA
0〜SAn（SO）になる。

本実施例では、SI制御メモリ23aやSO制御メモリ23bの
内容を半導体集積装置の被試験メモリ回路15に応じて書
き替えるものとする。これにより、あらゆる半導体集積
装置のメモリ回路を試験することができる。

３つの選択器MPX1,MPX2,MPX3と、２つの論理素子Q₁,Q
₂と、比較判定器231及びフェイルメモリ232は、制御手
段の一例である。選択器MPX1は、MPG21から出力された
データを１ビットづつ選択し、スキャンインパルスを出
力するものである。例えば、選択器MPX1は、Si制御メモ
リ23aからの種類選択コードに基づいてメモリアドレスM
A1〜MAn及びテストパターンデータを１ビットづつ選択
して、スキャンインパルスSipとして出力する。

Q₁はEOR論理素子（反転手段）であり、選択器MPX1か
らのスキャンインパルスをSi反転制御ビットに基づいて
反転して出力する。これにより、スキャンアドレスを出
力する毎にアドレススキャン回路のフリップ・フロップ
回路がリセットできる。

例えば、フリップ・フロップ回路の初期値が０のもの
に対しては、Q₁がSi反転制御ビット＝１に基づいて、MP
X1からのスキャンインパルスをこのフリップ・フロップ
回路に印加する。反転制御ビット＝０のときには、Q₁は
スキャンインパルスを印加しないので、このフリップ・
フロップ回路は初期値＝１が設定される。

反対に、フリップ・フロップ回路の初期値が１のもの
に対しては、Q₁がSi反転制御ビット＝０に基づいて、MP
X₁からのスキャンインパルスSipをこのフリップ・フロ
ップ回路に印加する。反転制御ビット＝１のときには、
Q₁はスキャンインパルスを印加しないので、このフリッ
プ・フロップ回路は初期値＝０が設定される。このよう
にアドレススキャン回路のフリップ・フロップ回路の初
期値によって、スキャンインパルスSipの印加方法を変
更することができる。これにより、初期状態で「１」，
スキャンインパルスSiPの印加で「０」となるラッチに
対して、スキャンインパルスSiPの印加制御を逆転する
ことができる。

また、論理素子Q₂（反転手段）は、選択器MPX1の出力
が「１」のときにスキャンクロック信号SCKに同期して
スキャンインパルスSiPを被試験メモリ回路15のアドレ
ススキャン回路に印加する制御をする機能を有してい
る。

MPX2は選択器であり、SOラッチアドレス（スキャンア
ドレス）に基づいて、MPG21で発生したテストパターン
（出力期待値データ）を１ビットづつ選択する回路であ
る。なお、MPX2は、SO制御メモリ23bからの種類選択コ
ードによって制御されるものである。MPG21はパラレル
にテストパターンを発生する。このため、MPX2は、シリ
アル被テストデータ（試験結果データ）と比較するため
の出力期待値データをこのテストパターンから１ビット
づつ選択する。なお、シリアル被テストデータは被試験
メモリ回路15から当該試験装置へ出力されてくる。

MPX3は選択器であり、メモリ試験時に、Si制御メモリ
23aからのスキャン制御信号SAo〜SAn（SI）又はSO制御
メモリ23bからのスキャン制御信号SAo〜SAn（SO）をい
ずれかを選択して被試験メモリ回路15に出力するもので
ある。

シリアルテストパターンデータSD（Si）を被試験メモ
リ回路15に出力する場合には、MPX3はSi制御メモリ23a
からのSiラッチアドレスを選択し、スキャン制御信号SA
o〜SAnとして出力する。シリアル被テストパターンデー
タSD（SO）を半導体集積装置から試験装置へ取り込む場
合には、MPX3はSO制御メモリ23bからのSOラッチアドレ
スを選択し、スキャン制御信号SAo〜SAnとして出力す
る。

なお、比較器231はMPX2の出力（期待値）と、被試験
メモリ回路15より転送されてくるシリアル被テストパタ
ーンデータSD（スキャン出力信号SO）を比較し、該メモ
リ回路15を良否判定を行うものである。なお、フェイル
メモリ232は、判定結果を格納する機能を有している。

第４図は、本発明の実施例のマイクロパターンジェネ
レータのメモリパターンデータ生成に係るフローチャー
トである。

図において、まずP₁で例えば、メモリ回路15の動作試
験に要するアドレスデータ「0000」や「0001」，書き込
みデータ「1111」や「0000」を発生し、P₂でスキャンイ
ンを実行し、メモリ回路15に書き込みを実行し、P₃で書
き込み終了の有無を検出し、「Ｎ」であればスタートの
戻り、「Ｙ」であれば書き込み終了する。

次に、P₄で例えば、任意のアドレスデータ「0101」や
「1101」，その読み出しデータ「1110」や「0111」とな
るリードパターンを発生し、P₅でスキャンアウトを実行
し、P₆でリードの終了の有無を検出し、P₇でメモリ回路
15の読み出し／書き込み処理を終了する。

なお、一つのマイクロパターンプログラムは、Si/SO
制御メモリ23a,23bのデータを被試験メモリ回路に応じ
て書き替えることによりあらゆる半導体集積装置に利用
することができる。これ等によりメモリ回路の試験装置
を構成する。

このようにして、本発明の実施例に係るメモリ回路の
試験装置では、MPG21が発生したパラレルテストデータP
DををシリアルテストパターンデータSDに変換するスキ
ャン試験制御手段23が設けられているので、アドレスス
キャン回路やシリアルスキャン回路を備えた半導体集積
装置のメモリ回路を試験することができる。

ここでは、アドレススキャン回路を備えた半導体集積
装置のメモリ回路を試験する場合について説明をする。
まず、データ書込み時には、MPG21は、半導体集積装置
のメモリ回路に入力するためのメモリアドレスパターン
データMAo〜MAo及びデータD,D（バー）を発生する。そ
して、Si制御メモリ23aからスキャン試験制御手段23のM
PX1に種類選択コードが読み出され、そのMPX3にSiラッ
チアドレスが読み出される。

スキャン試験制御手段23のMPX1、論理回路Q₁,Q₂は、
種類選択コードに従って、半導体集積装置に入力する順
にメモリアドレスパターンデータMAo〜MAo及びデータD,
D（バー）を並べる。ここで並べられたシリアル列のス
キャンインパルスSipは、スキャン試験制御手段23から
半導体集積装置へ入力される。

また、Siラッチアドレスをシリアル列に並べたスキャ
ン制御信号SAo〜SAoが、半導体集積装置のアドレスデコ
ーダに入力される。アドレスデコーダは予め半導体集積
装置に設けられている。アドレスデコーダは、シリアル
列に並べたスキャン制御信号SAo〜SAoをデコードしてSi
ラッチアドレス（スキャンアドレス）を発生する。Siラ
ッチアドレスは、アドレススキャン回路のフリップ・フ
ロップ回路の１つを選択する信号である。Siラッチアド
レスについては、第６図において、SOラッチアドレスと
ともに、具体的な説明をしているので参照されたい。

これにより、スキャンアドレスに基づいてスキャンイ
ンパルスSipがテストパターンデータとしてメモリ回路
に書き込まれる。

また、データ読出し時には、SO制御メモリ23bからス
キャン試験制御手段23のMPX2に種類選択コードが読み出
され、そのMPX3にSOラッチアドレスが読み出される。そ
して、スキャン試験制御手段23のMPX2は、種類選択コー
ドに従ってメモリ回路からのテスト出力データの周力順
に出力期待値データD,D（バー）を並べる。シリアル列
に並べられた出力期待値データD,D（バー）は、比較判
定器231に出力される。

また、SOラッチアドレスをシリアル列に並べたスキャ
ン制御信号SAo〜SAo（SO）が、半導体集積装置とアドレ
スデコーダに入力される。アドレスデコーダは、シリア
ル列に並べたスキャン制御信号をSAo〜SAo（SO）をデコ
ードしてスキャンアドレスを発生する。スキャンアドレ
スは、アドレススキャン回路のフリップ・フロップ回路
の１つを選択する信号である。

このスキャンアドレスに基づいて読み出された半導体
集積装置からのシリアル列のテスト出力データD,D（バ
ー）は比較判定器231に出力される。そして、比較判定
器231は、メモリ回路から読み出したテスト出力データ
とMPG21からの出力期待値データとを比較してメモリ回
路の良否を判定する。

このように本発明に係る試験装置では、シリアル列の
テストパターンデータの作成に必要な種類選択コード、
Si反転制御ビット、Siラッチアドレス等のスキャン制御
データSiが制御メモリ23aに格納できるので、半導体集
積装置のメモリ回路のメモリアドレスパターンや入力デ
ータのビット長に応じてSi制御メモリ23aの内容を書き
換えることにより、スキャン試験制御手段23は、色々な
種類のテストパターンデータをメモリ回路を備えた半導
体集積装置に供給することができる。

同様に、シリアル列のテストパターンデータの判定に
必要な種類選択コード、SOラッチアドレス等のスキャン
制御データがSO制御メモリ23bに格納できるので、半導
体集積装置のメモリ回路の出力データのビット長に応じ
てSO制御メモリ23bの内容を書き換えることにより、ス
キャン試験制御手段23は、色々な種類のメモリ回路を備
えた半導体集積装置から読み出したテスト出力データと
MPG21からの出力期待値データとを比較してメモリ回路
の良否を判定する。これにより、半導体集積装置に備え
られた色々な種類のメモリ回路を試験することができ
る。

第５図は、本発明の実施例に係るメモリ回路の試験方
法の構成図である。この構成図は、シリアルスキャン回
路を備えた半導体集積装置のメモリ回路を試験する図を
示している。

図において、例えば、半導体集積装置100の入力端子1
3a又は出力端子13bにクロック信号CKとライトイネーブ
ル信号▲▼とを入力し、試験用の入力端子14aにメ
モリ回路の試験装置101の不図示の接続アダプタを接続
し、シリアル・パラレル変換手段16にシリアルテストパ
ターンデータSD（Si）と，スキャン制御信号Si/SOを入
力する。

一方、メモリ回路の試験装置の入力端子と半導体集積
装置の試験用出力端子14bとを入力端子14aと共に接続
し、被試験メモリ回15の出力部に設けられたシリアル・
パラレル変換手段16よりシリアル被テストパターンデー
タSD（SO）を該試験装置101に取り込む。

その試験方法は、半導体集積装置100のシリアル・パ
ラレル変換手段16に、メモリ回路の試験装置101からSi
制御メモリ23aやSO制御メモリ23bを介して制御されるパ
ラレル／シリアルデータ変換をした試験データ（シリア
ルテストパターンデータSD（Si））を入力し、シリアル
・パラレル変換手段16を介して、該試験データのパラレ
ルデータ変換をし、被試験メモリ回路15をライトイネー
ブル信号▲▼を介して、読み出し／書き込み処理を
し、シリアル・パラレル変換手段16を介して、被試験デ
ータ（シリアル被テストパターンデータSD（SO））のシ
リアルデータ変換をし、該試験装置内において、期待値
と被試験データとを比較することにより、メモリ回路の
良否を判定するものである。

第６図は、本発明の実施例に係るメモリ回路を取り囲
んだアドレススキャン回路の構成図である。この構成図
は、アドレススキャン回路を備えた半導体集積装置のメ
モリ回路を試験する図を示している。

図において、15は被試験メモリ回路,16はシリアル・
パラレル変換手段,Siはシリアル入力信号（シリアルテ
ストパターンデータSD）,DIN,A0,A1,A2,A3は被試験メモ
リ回路15対するパラレルテストパターンデータPD（試験
データ）,Doutは被試験メモリ回路15をライトイネーブ
ル信号▲▼により読み出し処理をした本来のパラレ
ル被テストデータPD（被試験データ）である。

なお、先の第３図の本発明の実施例に係るスキャン試
験制御手段23の構成図の内で、Si制御メモリ23aのメモ
リ入力信号種別コード及びSiラッチアドレスがSi（12
1）→DIN,Si（105）→A0,Si（110）→A1,Si（103）→A
2,Si（151）→A3に対応している。

またSO制御メモリ23bのメモリ出力信号種別コード及
びSOラッチアドレスが、Dout→SO（182）に対応し、ス
キャン制御信号Si/SOと、クロック信号CKに同期して、
被試験メモリ回路15の182番地の記憶データ（被試験デ
ータ）が試験装置101に転送され、期待値と比較され、
メモリ回路15の判定をすることができる。

このようにして、メモリ回路15を例えば１ビット毎に
試験をすることができるので、該メモリ回路15が大量に
混在する半導体集積装置の試験端子を増加することな
く、かつマイクロパターンジェネレータにテストパター
ンの生成機能負担をかけることなく容易にメモリ回路の
試験をすることが可能となる。

〔発明の効果〕

以上説明したように、本発明に係る試験装置では、ア
ドレス及びデータをシリアル列にするための順序を定め
た制御データに従って、パターン発生されたアドレス及
びデータを並べ換えることができるので、色々な種類の
メモリ回路の試験に必要なシリアル列のテストデータが
作成できる。したがって、周辺ロジック回路に取り囲ま
れ、アドレスやデータのビット配列が異なるメモリ回路
を容易に試験することができる。

また、本発明の試験装置によれば、一つのマイクロロ
グラムを作成し、スキャン制御メモリの内容のみを変換
することにより、殆どの半導体集積装置のメモリ回路の
試験をすることが可能となる。

【図面の簡単な説明】

第１図（ａ），（ｂ）は、本発明の実施例の半導体集積
装置に係る説明図、第２図は、本発明の実施例に係るメモリ回路の試験装置
の構成図、第３図は、本発明の実施例のスキャン試験制御手段に係
る構成図、第４図は、本発明の実施例のマイクロパターンジェネレ
ータのメモリパターンデータ生成に係るフローチャー
ト、第５図は、本発明の実施例に係るメモリ回路の試験方法
の構成図、第６図は、本発明の実施例の被試験メモリ回路の試験方
法に係る説明図、第７図（ａ），（ｂ）は、従来例に係る半導体集積装置
の試験方法を説明する図、第８図は、従来例に係る半導体集積装置の試験方法の課
題を説明する図である。（符号の説明） 1,11……プリント基板（基板）、 2,12……ランダムロジック回路（周辺ロジック回路）、 3,6c,13a……入力端子、 4,6d,13b……出力端子、 5,15……メモリ回路（被試験メモリ回路）、 6,101……試験装置（ファンクションテスタ）、 6a,22……ピンエレクトロニクス、 6d,21……マイクロパターンジェネレータ、 7a,7b……信号ケーブル、 8a,14a……試験用入力端子、 8b,14b……試験用出力端子、 9a……入力モード選択器、 9b……出力モード選択器、 10,100……半導体集積装置、 16……シリアル・パラレル変換手段、 26……パラレル・シリアル・変換手段、 16a……FF回路（フリップフロップ回路）、 23……スキャン試験制御手段、 23a……スキャン入力制御メモリ（Si制御メモリ）、 23b……スキャン出力制御メモリ（SO制御メモリ）、 23c……スキャン信号制御回路、 231……比較判定器、 232……フェイルメモリ、 MPX1〜MPX3……選択器、 Q₁,Q₂……論理素子（反転手段）、 TS1〜TS3……スイッチングトランジスタ、 SD（Si）……シリアルテストパターンデータ（シリアル
入力信号）、 SD（SO）……シリアル被テストパターンデータ（シリア
ル出力信号）、 PD……パラレルデータ、 SD……シリアルデータ、 SAo〜SAn……スキャン制御信号、 Si/SO……スタート制御信号、 CK,SCK……クロック信号，スキャンクロック信号、 ▲▼……ライトイネーブル信号、 D,……メモリデータパターン、 MAo〜MAn……メモリアドレス、 SiP……スキャンインパルス、ａ……メモリ入力信号種別コード（スキャン制御デー
タ）、ｂ……Si反転制御ビット（スキャン制御データ）、ｃ……Siラッチアドレス（スキャン制御データ）、ｄ……メモリ出力信号種別コード（スキャン制御デー
タ）、ｅ……SOラッチアドレス（スキャン制御データ）。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭56−168270（ＪＰ，Ａ) 特開昭63−173975（ＪＰ，Ａ) 特開昭63−175515（ＪＰ，Ａ) 特開昭57−151874（ＪＰ，Ａ) 特開昭55−163700（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】半導体集積装置のメモリ回路を試験するた
めのアドレス及びデータを発生するパターン発生器と、前記パターン発生器が発生したアドレス及びデータをシ
リアル列にするための順序を決めた第１の制御データを
格納する第１の記憶手段と、前記パターン発生器が発生したデータと、前記半導体集
積装置から読み出されるシリアル列のテスト出力データ
とを比較するための順序を決めた第２の制御データを格
納する第２の記憶手段と、前記第１の記憶手段から第１の制御データを読出し、該
第１の制御データに従って前記パターン発生器で発生し
たアドレス及びデータをシリアル列のテストパターンデ
ータに変換し、該シリアル列のテストパターンデータを
前記半導体集積装置に出力するとともに、前記第２の記憶手段から第２の制御データを読出し、該
第２の制御データに従って前記パターン発生器で発生し
たデータと、前記半導体集積装置から読み出したテスト
出力データとを比較して前記半導体集積装置のメモリ回
路の良否を判定する制御手段とを備えていることを特徴
とする試験装置。
【請求項２】前記メモリ回路のアドレスやデータのビッ
ト配列に応じて第１の記憶手段の内容を書き換えること
を特徴とする請求項１記載の試験装置。
【請求項３】前記パターン発生器で発生されたアドレス
及びデータを変換したシリアル列のテストパターンデー
タを反転する手段を設けていることを特徴とする請求項
１又は２のいずれかに記載の試験装置。