JP3154444B2 - 試験パターン発生器 - Google Patents
試験パターン発生器Info
- Publication number
- JP3154444B2 JP3154444B2 JP28168392A JP28168392A JP3154444B2 JP 3154444 B2 JP3154444 B2 JP 3154444B2 JP 28168392 A JP28168392 A JP 28168392A JP 28168392 A JP28168392 A JP 28168392A JP 3154444 B2 JP3154444 B2 JP 3154444B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- generator
- test pattern
- multiplexer
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、試験パターン発生器
に関し、例えば半導体メモリ試験装置において使用され
る試験パターン発生装器に関する。
に関し、例えば半導体メモリ試験装置において使用され
る試験パターン発生装器に関する。
【０００２】
【従来の技術】先ず、試験パターン発生器が使用される
半導体メモリ試験装置を図１を参照して簡単に説明す
る。半導体メモリ試験装置はタイミング発生器１、試験
パターン発生器２、波形整形器３および論理比較器４に
より構成される。試験パターン発生器２は、タイミング
発生器１が発生する基準クロックＣＫに従って、被試験
メモリＭに与えるアドレスＡＤＳ、試験パターンデータ
ＴＰＤ、制御信号ＣＳを出力する。これらのデータはそ
れぞれ波形整形器３に供給されてここにおいて試験に必
要な波形に整形される。波形整形器３から被試験メモリ
Ｍに印加されるデータは一旦ここに記憶される。なお、
被試験メモリＭは、制御信号ＣＳにより試験パターンデ
ータＴＰＤの書き込み、読み出し制御される。被試験メ
モリＭから読み出された読み出しデータＲＤは論理比較
器４に与えられ、ここにおいて試験パターン発生器２か
ら出力される期待値データＥＤと読み出しデータＲＤと
が比較され、その一致、不一致により被試験メモリＭの
良否の判定を行う。
半導体メモリ試験装置を図１を参照して簡単に説明す
る。半導体メモリ試験装置はタイミング発生器１、試験
パターン発生器２、波形整形器３および論理比較器４に
より構成される。試験パターン発生器２は、タイミング
発生器１が発生する基準クロックＣＫに従って、被試験
メモリＭに与えるアドレスＡＤＳ、試験パターンデータ
ＴＰＤ、制御信号ＣＳを出力する。これらのデータはそ
れぞれ波形整形器３に供給されてここにおいて試験に必
要な波形に整形される。波形整形器３から被試験メモリ
Ｍに印加されるデータは一旦ここに記憶される。なお、
被試験メモリＭは、制御信号ＣＳにより試験パターンデ
ータＴＰＤの書き込み、読み出し制御される。被試験メ
モリＭから読み出された読み出しデータＲＤは論理比較
器４に与えられ、ここにおいて試験パターン発生器２か
ら出力される期待値データＥＤと読み出しデータＲＤと
が比較され、その一致、不一致により被試験メモリＭの
良否の判定を行う。
【０００３】図２は試験パターン発生器２の内部構成を
示す。この試験パターン発生器２はアドレス発生器２
Ａ、試験パターンデータ発生器２Ｂ、制御信号発生器２
Ｃ、これらを制御するシーケンス制御器２Ｄおよびアド
レス変換器２Ｅとにより構成される。シーケンス制御器
２Ｄは、パターン発生のための一連の命令が格納されて
いるインストラクションメモリ２１、そのアドレスを指
定するプログラムカウンタ２２、プログラムカウンタ２
２をメモリ２１からの命令に基づいて制御するプログラ
ムカウンタコントローラ２３から構成される。インスト
ラクションメモリ２１の各アドレスのメモリ領域は、シ
ーケンス制御命令エリア２１Ａ、アドレス演算命令エリ
ア２１Ｂ、データ演算命令エリア２１Ｃ、制御信号発生
命令エリア２１Ｄから成る。
示す。この試験パターン発生器２はアドレス発生器２
Ａ、試験パターンデータ発生器２Ｂ、制御信号発生器２
Ｃ、これらを制御するシーケンス制御器２Ｄおよびアド
レス変換器２Ｅとにより構成される。シーケンス制御器
２Ｄは、パターン発生のための一連の命令が格納されて
いるインストラクションメモリ２１、そのアドレスを指
定するプログラムカウンタ２２、プログラムカウンタ２
２をメモリ２１からの命令に基づいて制御するプログラ
ムカウンタコントローラ２３から構成される。インスト
ラクションメモリ２１の各アドレスのメモリ領域は、シ
ーケンス制御命令エリア２１Ａ、アドレス演算命令エリ
ア２１Ｂ、データ演算命令エリア２１Ｃ、制御信号発生
命令エリア２１Ｄから成る。
【０００４】プログラムカウンタ２２の出力したアドレ
スによりインストラクションメモリ２１がアクセスさ
れ、その記憶内容がそれぞれプログラムカウンタコント
ローラ２３、アドレス発生器２Ａ、試験パターンデータ
発生器２Ｂ、制御信号発生器２Ｃに供給される。プログ
ラムカウンタコントローラ２３は読み出したシーケンス
制御命令をデコードしてプログラムカウンタ２２をイン
クリメント、ホールド、または読み出したアドレスをロ
ードして新たにアドレスを発生することによりシーケン
ス発生を行なっている。
スによりインストラクションメモリ２１がアクセスさ
れ、その記憶内容がそれぞれプログラムカウンタコント
ローラ２３、アドレス発生器２Ａ、試験パターンデータ
発生器２Ｂ、制御信号発生器２Ｃに供給される。プログ
ラムカウンタコントローラ２３は読み出したシーケンス
制御命令をデコードしてプログラムカウンタ２２をイン
クリメント、ホールド、または読み出したアドレスをロ
ードして新たにアドレスを発生することによりシーケン
ス発生を行なっている。
【０００５】アドレス発生器２Ａは、Ｘアドレス演算器
２ＡＸとＹアドレス演算器２ＡＹを有しており、インス
トラクションメモリ２１のアドレス演算命令に従ってＸ
アドレスＡＤＲＸおよびＹアドレスＡＤＲＹを発生す
る。試験パターンデータ発生器２Ｂ、制御信号発生器２
Ｃも同様にして試験パターンデータ信号ＴＰＤ或は制御
信号ＣＳを発生する。
２ＡＸとＹアドレス演算器２ＡＹを有しており、インス
トラクションメモリ２１のアドレス演算命令に従ってＸ
アドレスＡＤＲＸおよびＹアドレスＡＤＲＹを発生す
る。試験パターンデータ発生器２Ｂ、制御信号発生器２
Ｃも同様にして試験パターンデータ信号ＴＰＤ或は制御
信号ＣＳを発生する。
【０００６】アドレス変換器２Ｅは、予め内部のメモリ
に格納されている変換テーブルに従ってアドレス発生器
２Ａから出力されたアドレスをアドレス変換し、これを
出力する。図３はアドレス発生器２Ａの内部構成を示
す。Ｘアドレス演算器２ＡＸは以下の如く構成されてい
る。レジスタＸＨはＸアドレスの初期値を格納する。カ
ウンタＸＢはプリセット命令によりレジスタＸＨの値を
ロードしたり、アドレス演算命令によりインクリメン
ト、デクリメント、ホールドその他の動作をする。マル
チプレクサＭ１ＸはカウンタＸＢか或はカウンタＸＣの
何れかを選択し、算術論理演算器ＡＬＸに入力する。マ
ルチプレクサＭ２ＸはカウンタＤ３およびＤ４の選択を
行ないＡＬＵに入力する。算術論理演算器ＡＬＸはアド
レス演算命令に従って２つの入力間の算術論理演算を行
なって、その結果をカウンタＸＣに格納する。マルチプ
レクサＭ３ＸはカウンタＸＢか或はカウンタＸＣの選択
を行ない、データマスク回路ＭＳＸに出力する。データ
マスク回路ＭＳＸはデータマスクレジスタＸＭＡＸのマ
スクビットにより入力データの上位ビットをマスクして
出力する。Ｙアドレス演算器２ＡＹも上述されたＸアド
レス演算器２ＡＸと同様に構成されている。また、カウ
ンタＹＢおよびカウンタＹＣをカウンタＸＢおよびカウ
ンタＸＣとそれぞれ連結して使用するための条件設定レ
ジスタもある（図示されていない）。上述の様なＸアド
レス演算器およびＹアドレス演算器を有するアドレス発
生器２Ａにより被試験メモリをアクセスするアドレスを
発生することができる。
に格納されている変換テーブルに従ってアドレス発生器
２Ａから出力されたアドレスをアドレス変換し、これを
出力する。図３はアドレス発生器２Ａの内部構成を示
す。Ｘアドレス演算器２ＡＸは以下の如く構成されてい
る。レジスタＸＨはＸアドレスの初期値を格納する。カ
ウンタＸＢはプリセット命令によりレジスタＸＨの値を
ロードしたり、アドレス演算命令によりインクリメン
ト、デクリメント、ホールドその他の動作をする。マル
チプレクサＭ１ＸはカウンタＸＢか或はカウンタＸＣの
何れかを選択し、算術論理演算器ＡＬＸに入力する。マ
ルチプレクサＭ２ＸはカウンタＤ３およびＤ４の選択を
行ないＡＬＵに入力する。算術論理演算器ＡＬＸはアド
レス演算命令に従って２つの入力間の算術論理演算を行
なって、その結果をカウンタＸＣに格納する。マルチプ
レクサＭ３ＸはカウンタＸＢか或はカウンタＸＣの選択
を行ない、データマスク回路ＭＳＸに出力する。データ
マスク回路ＭＳＸはデータマスクレジスタＸＭＡＸのマ
スクビットにより入力データの上位ビットをマスクして
出力する。Ｙアドレス演算器２ＡＹも上述されたＸアド
レス演算器２ＡＸと同様に構成されている。また、カウ
ンタＹＢおよびカウンタＹＣをカウンタＸＢおよびカウ
ンタＸＣとそれぞれ連結して使用するための条件設定レ
ジスタもある（図示されていない）。上述の様なＸアド
レス演算器およびＹアドレス演算器を有するアドレス発
生器２Ａにより被試験メモリをアクセスするアドレスを
発生することができる。
【０００７】最も単純なアドレスを発生するしくみにつ
いて説明する。図４を参照するに、４×４個のメモリセ
ルから成る被測定メモリのそれぞれのセルａ0 ないしａ
15を順次指定するシーケンスについて考える。先ず、初
期値をＸＨ＝０、ＹＨ＝０に設定する。ＸＭＡＸ＝３、
ＹＭＡＸ＝３に設定することにより、Ｘアドレス、Ｙア
ドレスの有効ビットを０から３までに限定する。上述の
条件設定レジスタを３に設定してカウンタＹＢは、カウ
ンタＸＢ＝３のときだけインクリメント可能としてお
く。マルチプレクサＭ３Ｘ、Ｍ３Ｙは、それぞれＸＢ、
ＹＢを出力するように設定しておく。先ず、ＸＢ、ＹＢ
にＸＨ、ＹＨをそれぞれロードして、次にＸＢ、ＹＢを
それぞれインクリメントする命令を実行することにより
図４の様にセルａ0 からａ15を順次指定するシーケンス
を発生することができる。カウンタＸＣ、ＹＣ、演算器
ＡＬＸ、ＡＬＹを使用してそのほかの複雑なパターンを
発生させることができるが、その説明は省略する。
いて説明する。図４を参照するに、４×４個のメモリセ
ルから成る被測定メモリのそれぞれのセルａ0 ないしａ
15を順次指定するシーケンスについて考える。先ず、初
期値をＸＨ＝０、ＹＨ＝０に設定する。ＸＭＡＸ＝３、
ＹＭＡＸ＝３に設定することにより、Ｘアドレス、Ｙア
ドレスの有効ビットを０から３までに限定する。上述の
条件設定レジスタを３に設定してカウンタＹＢは、カウ
ンタＸＢ＝３のときだけインクリメント可能としてお
く。マルチプレクサＭ３Ｘ、Ｍ３Ｙは、それぞれＸＢ、
ＹＢを出力するように設定しておく。先ず、ＸＢ、ＹＢ
にＸＨ、ＹＨをそれぞれロードして、次にＸＢ、ＹＢを
それぞれインクリメントする命令を実行することにより
図４の様にセルａ0 からａ15を順次指定するシーケンス
を発生することができる。カウンタＸＣ、ＹＣ、演算器
ＡＬＸ、ＡＬＹを使用してそのほかの複雑なパターンを
発生させることができるが、その説明は省略する。
【０００８】ここで、アドレス変換器の必要性について
説明する。多くの半導体メモリは外部からみたアドレス
（論理アドレス）と実際のメモリセル上のアドレス（物
理アドレス）とが必ずしも一致してはおらず、所定の規
則に基づいて変換（スクランブル）されていることが多
い。図５はこの変換の様子を説明する図である。アドレ
ス間の変換がアドレストポロジ、行アドレス或は列アド
レスをデコードする変換がデコードトポロジと呼ばれて
いる（アドレス変換器の詳細は特公平２−５９５６０号
公報参照）。
説明する。多くの半導体メモリは外部からみたアドレス
（論理アドレス）と実際のメモリセル上のアドレス（物
理アドレス）とが必ずしも一致してはおらず、所定の規
則に基づいて変換（スクランブル）されていることが多
い。図５はこの変換の様子を説明する図である。アドレ
ス間の変換がアドレストポロジ、行アドレス或は列アド
レスをデコードする変換がデコードトポロジと呼ばれて
いる（アドレス変換器の詳細は特公平２−５９５６０号
公報参照）。
【０００９】
【発明が解決しようとする課題】被試験メモリの不良を
検出するための試験パターンデータは、そのアルゴリズ
ムがこれまでに数多く考案されている。これらは、何れ
も注目するメモリセルの単純な書き込み読み出し試験だ
けではなく、被試験メモリ内のアドレスデコード試験、
注目セルとその周囲セル、隣接セルとの間の干渉試験、
その他の試験を含んでいる。アドレスがスクランブルさ
れた被試験メモリを試験する場合、印加したいアドレス
は当然、論理アドレスではなくして物理アドレスにもと
ずくアドレス信号である。しかし、試験パターン発生器
から被試験メモリに印加されるのは論理アドレスである
ので、スクランブルされた後のアドレスを考慮してこれ
を試験パターン発生器に格納しておく必要がある。この
試験アドレスパターンの作成は大変に困難である。
検出するための試験パターンデータは、そのアルゴリズ
ムがこれまでに数多く考案されている。これらは、何れ
も注目するメモリセルの単純な書き込み読み出し試験だ
けではなく、被試験メモリ内のアドレスデコード試験、
注目セルとその周囲セル、隣接セルとの間の干渉試験、
その他の試験を含んでいる。アドレスがスクランブルさ
れた被試験メモリを試験する場合、印加したいアドレス
は当然、論理アドレスではなくして物理アドレスにもと
ずくアドレス信号である。しかし、試験パターン発生器
から被試験メモリに印加されるのは論理アドレスである
ので、スクランブルされた後のアドレスを考慮してこれ
を試験パターン発生器に格納しておく必要がある。この
試験アドレスパターンの作成は大変に困難である。
【００１０】この困難を解消するに、半導体メモリ試験
装置の試験パターン発生器２内にアドレス変換器２Ｅを
具備することが行われている。図６は試験パターン発生
器２内部におけるアドレス発生器２Ａとアドレス変換器
２Ｅと被試験メモリの３者の相互接続関係を示す図であ
る。このアドレス変換器２Ｅに被試験メモリでスクラン
ブルされているアドレスの変換関係とちょうど逆のアド
レスの変換関係を持たせておけば、アドレス変換器２Ｅ
と被試験メモリ内のスクランブルは互いその変換を打ち
消し合うので、アドレス発生器２Ａには被試験メモリ内
の物理アドレスによるアドレスをそのまま格納しておけ
ばよく、上述の困難は解消されることとなる。なお、ア
ドレス変換器２Ｅに格納するアドレス変換内容はプログ
ラムによって変更可能とされ、試験パターン発生器２か
ら出力するアドレスをアドレス変換器２Ｅを介して変換
したものとするか否かは選択信号により選択可能とされ
ている。ところで、アドレス発生器２Ａによっては発生
が困難ではあるが、アドレス変換器２Ｅを使用すること
により容易に発生するすることができるアドレスの例を
図７をも参照して説明する。
装置の試験パターン発生器２内にアドレス変換器２Ｅを
具備することが行われている。図６は試験パターン発生
器２内部におけるアドレス発生器２Ａとアドレス変換器
２Ｅと被試験メモリの３者の相互接続関係を示す図であ
る。このアドレス変換器２Ｅに被試験メモリでスクラン
ブルされているアドレスの変換関係とちょうど逆のアド
レスの変換関係を持たせておけば、アドレス変換器２Ｅ
と被試験メモリ内のスクランブルは互いその変換を打ち
消し合うので、アドレス発生器２Ａには被試験メモリ内
の物理アドレスによるアドレスをそのまま格納しておけ
ばよく、上述の困難は解消されることとなる。なお、ア
ドレス変換器２Ｅに格納するアドレス変換内容はプログ
ラムによって変更可能とされ、試験パターン発生器２か
ら出力するアドレスをアドレス変換器２Ｅを介して変換
したものとするか否かは選択信号により選択可能とされ
ている。ところで、アドレス発生器２Ａによっては発生
が困難ではあるが、アドレス変換器２Ｅを使用すること
により容易に発生するすることができるアドレスの例を
図７をも参照して説明する。
【００１１】図７に示される4 ×4bitのメモリについ
て、アドレスシーケンスを図示される通り0 →1 →4 →
5 →8 →9 →12→13→3 →2 →7 →6 →11→10→15→14
というシーケンスにより発生させたい場合、現状のアド
レス発生器２Ａによってはこれは不可能である。ところ
が、アドレス変換器２Ｅにおいて、 SX0=Y1+*X0、SX1=Y1、SY0=X1、SY1=Y0 （ここで、＋
＊は排他的論理和を示し、X0、X1、Y0、Y1は変換前のア
ドレスを示し、SX0 、SX1 、SY0 、SY1 は変換後のアド
レスを示す）の如くにアドレス変換を実施すれば、アド
レス発生器２Ａから出力されるアドレスシーケンスを
（0 、1 、2 、3 〜14、15）という最も単純なシーケン
スとして上述の（0 →1 →4 →5 →8 →9 →12→13→3
→2 →7 →6 →11→10→15→14）というアドレスシーケ
ンスを被試験メモリに印加することができる。
て、アドレスシーケンスを図示される通り0 →1 →4 →
5 →8 →9 →12→13→3 →2 →7 →6 →11→10→15→14
というシーケンスにより発生させたい場合、現状のアド
レス発生器２Ａによってはこれは不可能である。ところ
が、アドレス変換器２Ｅにおいて、 SX0=Y1+*X0、SX1=Y1、SY0=X1、SY1=Y0 （ここで、＋
＊は排他的論理和を示し、X0、X1、Y0、Y1は変換前のア
ドレスを示し、SX0 、SX1 、SY0 、SY1 は変換後のアド
レスを示す）の如くにアドレス変換を実施すれば、アド
レス発生器２Ａから出力されるアドレスシーケンスを
（0 、1 、2 、3 〜14、15）という最も単純なシーケン
スとして上述の（0 →1 →4 →5 →8 →9 →12→13→3
→2 →7 →6 →11→10→15→14）というアドレスシーケ
ンスを被試験メモリに印加することができる。
【００１２】しかし、アドレス変換器をこの様な用途に
使用すると、アドレス変換器を本来の用途に使用するこ
とができなくなる。この発明は、試験パターン発生器内
にアドレス変換器を複数個具備することにより、アドレ
ス変換することができると共にアドレス発生器によって
は発生が困難なアドレスシーケンスを被試験メモリに印
加することができる試験パターン発生器を提供するもの
である。
使用すると、アドレス変換器を本来の用途に使用するこ
とができなくなる。この発明は、試験パターン発生器内
にアドレス変換器を複数個具備することにより、アドレ
ス変換することができると共にアドレス発生器によって
は発生が困難なアドレスシーケンスを被試験メモリに印
加することができる試験パターン発生器を提供するもの
である。
【００１３】
【課題を解決するための手段】アドレス発生器２Ａを具
備し、試験パターンデータ発生器２Ｂを具備し、制御信
号発生器２Ｃを具備し、これらを制御するシーケンス制
御器２Ｄを具備し、アドレス発生器２Ａから出力される
アドレスをアドレス変換する第１のアドレス変換器２Ｆ
を具備し、アドレス発生器２Ａから出力されるアドレス
と第１のアドレス変換器２Ｆから出力される変換された
アドレスとを第１の選択信号により選択出力する第１の
マルチプレクサ２Ｇを具備し、第１のマルチプレクサ２
Ｇから選択出力されるアドレスをアドレス変換する第２
のアドレス変換器２Ｆ’を具備し、第１のマルチプレク
サ２Ｇから出力されるアドレスと第２のアドレス変換器
２Ｆ’から出力される変換されたアドレスとを第２の選
択信号により選択出力する第２のマルチプレクサ２Ｇ’
を具備する試験パターン発生器を構成した。
備し、試験パターンデータ発生器２Ｂを具備し、制御信
号発生器２Ｃを具備し、これらを制御するシーケンス制
御器２Ｄを具備し、アドレス発生器２Ａから出力される
アドレスをアドレス変換する第１のアドレス変換器２Ｆ
を具備し、アドレス発生器２Ａから出力されるアドレス
と第１のアドレス変換器２Ｆから出力される変換された
アドレスとを第１の選択信号により選択出力する第１の
マルチプレクサ２Ｇを具備し、第１のマルチプレクサ２
Ｇから選択出力されるアドレスをアドレス変換する第２
のアドレス変換器２Ｆ’を具備し、第１のマルチプレク
サ２Ｇから出力されるアドレスと第２のアドレス変換器
２Ｆ’から出力される変換されたアドレスとを第２の選
択信号により選択出力する第２のマルチプレクサ２Ｇ’
を具備する試験パターン発生器を構成した。
【００１４】
【実施例】この発明の実施例を図２および図８を参照し
て説明する。この発明の試験パターン発生器は、図２に
示される従来の試験パターン発生器２におけるアドレス
発生器２Ａおよびアドレス変換器２Ｅを図８に示される
構成に置換したものに相当する。即ち、この発明の試験
パターン発生器は、アドレス発生器２Ａを具備し、試験
パターンデータ発生器２Ｂを具備し、制御信号発生器２
Ｃを具備し、これらを制御するシーケンス制御器２Ｄを
具備している。そして図２におけるアドレス変換器２Ｅ
を図８に示される如く構成したものである。
て説明する。この発明の試験パターン発生器は、図２に
示される従来の試験パターン発生器２におけるアドレス
発生器２Ａおよびアドレス変換器２Ｅを図８に示される
構成に置換したものに相当する。即ち、この発明の試験
パターン発生器は、アドレス発生器２Ａを具備し、試験
パターンデータ発生器２Ｂを具備し、制御信号発生器２
Ｃを具備し、これらを制御するシーケンス制御器２Ｄを
具備している。そして図２におけるアドレス変換器２Ｅ
を図８に示される如く構成したものである。
【００１５】以下、図８を参照して説明するに、２Ａは
アドレス発生器である。２Ｆは第１のアドレス変換器で
あり、アドレス発生器２Ａから出力されるアドレスをア
ドレス変換するものである。２Ｇは第１のマルチプレク
サであり、アドレス発生器２Ａから出力されるアドレス
と第１のアドレス変換器２Ｆから出力される変換された
アドレスとを第１の選択信号により選択出力するもので
ある。２Ｆ’は第２のアドレス変換器であり、第１のマ
ルチプレクサ２Ｇから選択出力されるアドレスをアドレ
ス変換するものである。そして、２Ｇ’は第２のマルチ
プレクサであって第１のマルチプレクサ２Ｇから出力さ
れるアドレスと第２のアドレス変換器２Ｆ’から出力さ
れる変換されたアドレスとを第２の選択信号により選択
出力するものである。
アドレス発生器である。２Ｆは第１のアドレス変換器で
あり、アドレス発生器２Ａから出力されるアドレスをア
ドレス変換するものである。２Ｇは第１のマルチプレク
サであり、アドレス発生器２Ａから出力されるアドレス
と第１のアドレス変換器２Ｆから出力される変換された
アドレスとを第１の選択信号により選択出力するもので
ある。２Ｆ’は第２のアドレス変換器であり、第１のマ
ルチプレクサ２Ｇから選択出力されるアドレスをアドレ
ス変換するものである。そして、２Ｇ’は第２のマルチ
プレクサであって第１のマルチプレクサ２Ｇから出力さ
れるアドレスと第２のアドレス変換器２Ｆ’から出力さ
れる変換されたアドレスとを第２の選択信号により選択
出力するものである。
【００１６】第１のアドレス変換器２Ｆと第２のアドレ
ス変換器２Ｆ’は従来のアドレス変換器と同様に、アド
レス変換内容をプログラムにより変更可能とされてお
り、これらデスクランブラを介してアドレス変換をする
か否かはそれぞれの選択信号により選択するものであ
る。上述の通りの試験パターン発生器は、第１の選択信
号および第２の選択信号に基づいて、以下のアドレスを
発生することができる。
ス変換器２Ｆ’は従来のアドレス変換器と同様に、アド
レス変換内容をプログラムにより変更可能とされてお
り、これらデスクランブラを介してアドレス変換をする
か否かはそれぞれの選択信号により選択するものであ
る。上述の通りの試験パターン発生器は、第１の選択信
号および第２の選択信号に基づいて、以下のアドレスを
発生することができる。
【００１７】 アドレス発生器２Ａから出力されるア
ドレス（第１の選択信号により第１のマルチプレクサ２
Ｇの右側ポートを選択すると共に、第２の選択信号によ
り第２のマルチプレクサ２Ｇ’の右側ポートを選択す
る。） 第１のアドレス変換器２Ｆによりアドレス変換され
たアドレス（第１の選択信号により第１のマルチプレク
サ２Ｇの左側ポートを選択すると共に、第２の選択信号
により第２のマルチプレクサ２Ｇ’の右側ポートを選択
する。） 第２のアドレス変換器２Ｆ’によりアドレス変換さ
れたアドレス（第１の選択信号により第１のマルチプレ
クサ２Ｇの右側ポートを選択すると共に、第２の選択信
号により第２のマルチプレクサ２Ｇ’の左側ポートを選
択する。） 第１のアドレス変換器２Ｆによりアドレス変換され
たアドレスが更に第２のアドレス変換器２Ｆ’により変
換されたアドレス（第１のマルチプレクサ２Ｇおよび第
２のマルチプレクサ２Ｇ’の双方の左側ポートを選択す
る。）
ドレス（第１の選択信号により第１のマルチプレクサ２
Ｇの右側ポートを選択すると共に、第２の選択信号によ
り第２のマルチプレクサ２Ｇ’の右側ポートを選択す
る。） 第１のアドレス変換器２Ｆによりアドレス変換され
たアドレス（第１の選択信号により第１のマルチプレク
サ２Ｇの左側ポートを選択すると共に、第２の選択信号
により第２のマルチプレクサ２Ｇ’の右側ポートを選択
する。） 第２のアドレス変換器２Ｆ’によりアドレス変換さ
れたアドレス（第１の選択信号により第１のマルチプレ
クサ２Ｇの右側ポートを選択すると共に、第２の選択信
号により第２のマルチプレクサ２Ｇ’の左側ポートを選
択する。） 第１のアドレス変換器２Ｆによりアドレス変換され
たアドレスが更に第２のアドレス変換器２Ｆ’により変
換されたアドレス（第１のマルチプレクサ２Ｇおよび第
２のマルチプレクサ２Ｇ’の双方の左側ポートを選択す
る。）
【００１８】
【発明の効果】以上の通りであって、この発明の試験パ
ターン発生器は、によりアドレス発生をすることがで
きる。、およびにより各別のアドレス変換をする
ことができる。そして、アドレス変換器のアドレス変換
内容を変更することとマルチプレクサに対する選択信号
により多様なアドレスシーケンスを被試験メモリに印加
することができる。
ターン発生器は、によりアドレス発生をすることがで
きる。、およびにより各別のアドレス変換をする
ことができる。そして、アドレス変換器のアドレス変換
内容を変更することとマルチプレクサに対する選択信号
により多様なアドレスシーケンスを被試験メモリに印加
することができる。
【００１９】この発明の試験パターン発生器は、結局、
試験パターン発生器内にアドレス変換器を複数個具備す
ることにより、アドレス変換を行なうと共にアドレス発
生器によっては発生が困難なアドレスシーケンスを被試
験メモリに印加することを可能とするものである。
試験パターン発生器内にアドレス変換器を複数個具備す
ることにより、アドレス変換を行なうと共にアドレス発
生器によっては発生が困難なアドレスシーケンスを被試
験メモリに印加することを可能とするものである。
【図１】半導体メモリ試験装置を説明する図。
【図２】試験パターン発生器の内部構成を示す図。
【図３】アドレス発生器の内部構成を示す図。
【図４】被測定メモリのセルを順次指定するシーケンス
を説明する図。
を説明する図。
【図５】変換の様子を説明する図。
【図６】試験パターン発生器内部におけるアドレス発生
器とアドレス変換器と被試験メモリの３者の相互接続関
係を示す図。
器とアドレス変換器と被試験メモリの３者の相互接続関
係を示す図。
【図７】アドレスの例を説明する図。
【図８】この発明の実施例を説明する図。
２Ａ アドレス発生器 ２Ｂ 試験パターンデータ発生器 ２Ｃ 制御信号発生器 ２Ｄ シーケンス制御器 ２Ｆ 第１のアドレス変換器 ２Ｆ’ 第２のアドレス変換器 ２Ｇ 第１のマルチプレクサ ２Ｇ’ 第２のマルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/3183 G01R 31/28 G11C 29/00 657
Claims (1)
- 【請求項１】 アドレス発生器を具備し、試験パターン
データ発生器を具備し、制御信号発生器を具備し、これ
らを制御するシーケンス制御器を具備し、アドレス発生
器から出力されるアドレスをアドレス変換する第１のア
ドレス変換器を具備し、アドレス発生器から出力される
アドレスと第１のアドレス変換器から出力される変換さ
れたアドレスとを第１の選択信号により選択出力する第
１のマルチプレクサを具備し、第１のマルチプレクサか
ら選択出力されるアドレスをアドレス変換する第２のア
ドレス変換器を具備し、第１のマルチプレクサから出力
されるアドレスと第２のアドレス変換器から出力される
変換されたアドレスとを第２の選択信号により選択出力
する第２のマルチプレクサを具備することを特徴とする
試験パターン発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28168392A JP3154444B2 (ja) | 1992-10-20 | 1992-10-20 | 試験パターン発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28168392A JP3154444B2 (ja) | 1992-10-20 | 1992-10-20 | 試験パターン発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06130127A JPH06130127A (ja) | 1994-05-13 |
| JP3154444B2 true JP3154444B2 (ja) | 2001-04-09 |
Family
ID=17642535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28168392A Expired - Fee Related JP3154444B2 (ja) | 1992-10-20 | 1992-10-20 | 試験パターン発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3154444B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6249533B1 (en) | 1996-11-29 | 2001-06-19 | Advantest Corporation | Pattern generator |
| US6389525B1 (en) * | 1999-01-08 | 2002-05-14 | Teradyne, Inc. | Pattern generator for a packet-based memory tester |
| JP2001338497A (ja) * | 2000-05-24 | 2001-12-07 | Fujitsu Ltd | メモリ試験方法 |
| KR100735024B1 (ko) * | 2005-12-29 | 2007-07-03 | 삼성전자주식회사 | 반도체 장치의 어드레스 변환기 및 반도체 메모리 장치 |
| JP2009098869A (ja) * | 2007-10-16 | 2009-05-07 | Kyocera Mita Corp | 情報処理装置 |
-
1992
- 1992-10-20 JP JP28168392A patent/JP3154444B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06130127A (ja) | 1994-05-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0350538B1 (en) | Memory device containing a static RAM memory that is adapted for executing a self-test, and integrated circuit containing such a device as an embedded static RAM memory | |
| JP2673298B2 (ja) | セルフテスト機能付半導体集積回路 | |
| US4300234A (en) | Address pattern generator for testing a memory | |
| JPH0862305A (ja) | アドレスパターン発生器 | |
| JPH0480350B2 (ja) | ||
| TW586121B (en) | Semiconductor memory device with built-in self-diagnostic function and semiconductor device having the semiconductor memory device | |
| JPH07130197A (ja) | 多ビットメモリ | |
| JP3154444B2 (ja) | 試験パターン発生器 | |
| JPH0417349A (ja) | ダイナミック記憶装置およびそのバーンイン方法 | |
| JP2641739B2 (ja) | 試験装置 | |
| KR100208043B1 (ko) | 시험 패턴 발생기 | |
| US7386650B2 (en) | Memory test circuit with data expander | |
| US6611929B1 (en) | Test circuit for memory | |
| JP2001155496A (ja) | パターン発生方法・パターン発生器・メモリ試験装置 | |
| JPH1027497A (ja) | メモリ試験装置 | |
| JP3707919B2 (ja) | Ｄｒａｍを含む集積回路 | |
| JP3164939B2 (ja) | 記憶装置の試験回路を備えた装置 | |
| JPS63108747A (ja) | ゲ−トアレイ集積回路 | |
| JP2629785B2 (ja) | 半導体記憶回路装置の検査装置 | |
| JP2769384B2 (ja) | 演算制御ｉｃおよび情報処理装置 | |
| JPS592584Y2 (ja) | マイクロプログラム拡張テスト装置 | |
| JPS62259145A (ja) | アルゴリズミツク・パタ−ン発生装置 | |
| JP2607561Y2 (ja) | 半導体メモリ試験装置 | |
| JP2005032375A (ja) | 半導体記憶装置、及びそのテスト方法 | |
| JPS6031040B2 (ja) | メモリ用集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001226 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080202 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090202 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100202 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100202 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110202 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |