JPH07130197A - 多ビットメモリ - Google Patents

多ビットメモリ

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JPH07130197A
JPH07130197A JP5273684A JP27368493A JPH07130197A JP H07130197 A JPH07130197 A JP H07130197A JP 5273684 A JP5273684 A JP 5273684A JP 27368493 A JP27368493 A JP 27368493A JP H07130197 A JPH07130197 A JP H07130197A
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    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G11C29/28—Dependent multiple arrays, e.g. multi-bit arrays

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  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

(57)【要約】 【目的】 複数のＩＯビット（データ入出力端子）を有
し、同一メモリセルアレイ内の異なるＩＯビットに属す
るメモリセルが混在する多ビットメモリにおいて、ＩＯ
ビットに違いを考慮したメモリ試験を通常のメモリテス
タによって実現できるようにする。 【構成】 テストモードエントリ信号φcに応じて切り
替えを行なう書込み選択回路１３および読出し選択回路
２３を設け、さらに擬似アドレス信号ＡＴに応じて動作
を行なうバッファ回路１１,１２,２１,２２を設ける。
通常時には、各データバスＲＷＢＳ1,ＲＷＢＳ2がそれ
ぞれ入出力信号端子ＩＯ1,ＩＯ2に対応するようにし、
テストモード時には、擬似アドレス信号に応じ、データ
バスＲＷＢＳ 1,ＲＷＢＳ2のいずれかが入出力信号端子
ＩＯ1に接続するようにする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶回路に関し、
特に、データの入出力が複数のビットを単位として行な
われる多ビットメモリに関する。
【０００２】
【従来の技術】多ビットメモリでは、データの入出力が
行なわれるＩＯビット（データ入出力端子）が複数個設
けられており、メモリへのデータの書込みや読出しは、
これら複数のＩＯビットの間では並列的に行なわれるよ
うになっている。
【０００３】一般に、多ビットメモリにおけるメモリセ
ルアレイの構成には、ＩＯビットごとにメモリセルアレ
イを分割するものと、１つのメモリセルアレイを複数の
異なるＩＯビットに対応させるものとがある。前者の場
合、ＩＯビット数は、メモリセルアレイのワード長に対
する分割数によって制限される。例えばワード長を４分
割すれば、メモリセルアレイは４つに分割されることに
なり、これら分割された４個のメモリセルアレイに対し
て同時にアクセスが行なわれることになる。分割された
各メモリセルアレイにそれぞれ異なるＩＯビットを割り
当てると、ＩＯビットが４ビットであるメモリを構成す
ることができる。ここでワード長の分割数は、ワード線
の時定数を考慮して決めるのが一般的である。すなわち
１本のワード長を１／２に分割すると、ワード線に連な
るメモリセル数は１／２となり配線長も１／２となるか
ら、時定数は１／４となる。したがって、目標とするワ
ード線のアクセスピードを満足する時定数となるよう
に、ワード線の分割数は決められる。
【０００４】前述したようにワード長を１／４に分割し
た場合には、メモリセルアレイは４つに分割され４ビッ
トまでのＩＯビット数のメモリを構成することが可能で
あるが、異なるＩＯビットを同一のメモリセルアレイに
混在させることなくＩＯビット数がそれ以上であるメモ
リを構成することができない。すなわち、ＩＯビット数
が８ビットであるメモリを構成しようとするためには、
各メモリセルアレイごとに２つのＩＯビットを分配する
必要がある。
【０００５】図７は、従来の多ビットのダイナミックメ
モリの要部の構成を示すブロック図であり、入出力回路
を重点的に示している。ここでは、説明を簡単にするた
め、ＩＯビット数が２ビットであるメモリ回路を例に挙
げている。１つのメモリセルアレイ１００内に、それぞ
れ異なるＩＯビット（入出力信号端子ＩＯ1,ＩＯ2）に
属するメモリセルＭＣ11〜ＭＣ14,ＭＣ21〜ＭＣ24が混
在している。
【０００６】入出力信号端子ＩＯ1,ＩＯ2は、メモリセ
ルへのデータの入出力に使用されるデータ入出力端子で
あって、メモリ回路内の入力バッファ回路ＤＩＮ1,ＤＩ
Ｎ2、および出力バッファ回路ＤＯＵＴ1,ＤＯＵＴ2に、
それぞれ接続されている。また、データバスＲＷＢＳ1,
ＲＷＢＳ2が設けられており、データバスＲＷＢＳ1は、
バッファ回路９１,９３を介して入力バッファ回路ＤＩ
Ｎ1およびび出力バッファ回路ＤＯＵＴ1に接続され、デ
ータバスＲＷＢＳ2は、バッファ回路９２,９４を介して
入力バッファ回路ＤＩＮ2および出力バッファ回路ＤＯ
ＵＴ1に接続されている。データバスＲＷＢＳ1,ＲＷＢ
Ｓ2には、それぞれ、書込みデータ増幅回路ＷＢＵＦ1,
ＷＢＵＦ2と読出しデータ増幅回路ＤＡＭＰ1,ＤＡＭＰ2
が接続されている。
【０００７】メモリセルアレイ１００側には、入出力デ
ータ線対ＩＯＴ1／ＩＯＮ1,ＩＯＴ2／ＩＯＮ2が設けら
れている。入出力データ線ＩＯＴ1,ＩＯＮ1は、いずれ
も書込みデータ増幅回路ＷＢＵＦ1および読出しデータ
増幅回路ＤＡＭＰ1に接続されており、入出力データ線
ＩＯＴ2,ＩＯＮ2は、いずれも書込みデータ増幅回路Ｗ
ＢＵＦ2および読出しデータ増幅回路ＤＡＭＰ2に接続さ
れている。
【０００８】メモリセルアレイ１００内には、ワード線
ＷＬ1,ＷＬ2,…とディジット線対
【０００９】
【外１】 とが直交するように設けられており、これらワード線と
ディジット線との各交点には、それぞれメモリセルＭＣ
11,ＭＣ12,ＭＣ13,ＭＣ14,ＭＣ21,ＭＣ22,…が配されて
いる。各ディジット線対
【００１０】
【外２】 の一端には、カラムスイッチを含むセンスアンプＳ1,Ｓ
2,Ｓ3,Ｓ4,…が設けられている。ここで奇数番目のセン
スアンプＳ1,Ｓ3,…は入出力データ線対ＩＯＴ1／ＩＯ
Ｎ1に接続され、偶数番目のセンスアンプＳ2,Ｓ4,…は
入出力データ線対ＩＯＴ2／ＩＯＮ2に接続されている。
これらセンスアンプＳ1,Ｓ2,Ｓ3,Ｓ4,…は、カラムスイ
ッチ信号によって活性化され、対応するディジット線対
と入出力データ線対との間を接続するようになってい
る。ここで各カラムスイッチ信号はそれぞれ２つのセン
スアンプに対応しており、カラムスイッチ信号ＹＳＷn
によってセンスアンプＳ2n-1,Ｓ2nが制御されるように
なっている。
【００１１】次に、この多ビットメモリの動作について
説明する。
【００１２】書込み動作時には、入出力信号端子ＩＯ1,
ＩＯ2に与えられた外部信号レベルが、それぞれ入力バ
ッファ回路ＤＩＮ1,ＤＩＮ2およびバッファ回路９１,９
２を介して、データバスＲＷＢＳ1,ＲＷＢＳ2に出力さ
れる。また読出し動作時には、データバスＲＷＢＳ1,Ｒ
ＷＢＳ2のデータが、バッファ回路９３,９４を介して出
力バッファ回路ＤＯＵＴ1,ＤＯＵＴ2を介し、入出力信
号端子ＩＯ1,ＩＯ2に出力される。
【００１３】メモリセルアレイ１００に対する書込み、
読出し動作は、入出力データ線対ＩＯＴ1／ＩＯＮ1,Ｉ
ＯＴ2／ＩＯＮ2と、書込みデータ増幅回路ＷＢＵＦ1,Ｗ
ＢＵＦ2、および読出しデータ増幅回路ＤＡＭＰ1,ＤＡ
ＭＰ2を介して行なわれる。すなわちメモリセルアレイ
１００に対する書込み時には、データバスＲＷＢＳ1,Ｒ
ＷＢＳ2に与えられたデータは、書込みデータ増幅回路
ＷＢＵＦ1,ＷＢＵＦ2により増幅され、入出力データ線
対ＩＯＴ1／ＩＯＮ1,ＩＯＴ2／ＩＯＮ2に与えられる。
ここで、カラムアドレス信号により、カラムスイッチ信
号ＹＳＷ1,ＹＳＷ2,…のどれか１つが活性化されると、
対応するセンスアンプが活性化する。例えばカラムスイ
ッチ信号ＹＳＷ1が選択活性化状態となったとすると、
入出力データ線対ＩＯＴ1／ＩＯＮ1に与えられたデータ
は、センスアンプＳ1を介してディジット線対
【００１４】
【外３】 に出力され、入出力データ線対ＩＯＴ2／ＩＯＮ2に与え
られたデータは、センスアンプＳ2を介してディジット
線対
【００１５】
【外４】 に出力される。
【００１６】同時に、ロウアドレス信号により、ワード
線ＷＬ1,ＷＬ2,…にうちの１本が活性化され、接続する
メモリセルにディジット線上のデータが書込まれる。例
えばワード線ＷＬ1が選択活性化されている場合、前述
したディジット線対
【００１７】
【外５】 に与えられたデータは、それぞれメモリセルＭＣ11,Ｍ
Ｃ12に書込まれる。
【００１８】一方、メモリセルアレイ１００内のメモリ
データの読出しは以下のように行なわれる。
【００１９】前述した場合と同様に、ワード線ＷＬ1が
選択活性化されている場合には、メモリセルＭＣ11,Ｍ
Ｃ12,ＭＣ13,ＭＣ14のデータが、それぞれディジット線
ＤＬ1,ＤＬ2,ＤＬ3,ＤＬ4に与えられ、センスアンプ
Ｓ1,Ｓ2,Ｓ3,Ｓ4により増幅されている。ここで前述し
た場合と同様にカラムスイッチ信号ＹＳＷ1が選択活性
化されているとすると、センスアンプＳ1,Ｓ2を介して
ディジット線対
【００２０】
【外６】 のデータが入出力データ線対ＩＯＴ1／ＩＯＮ1に出力さ
れ、ディジット線対
【００２１】
【外７】 のデータが入出力データ線対ＩＯＴ2／ＩＯＮ2に出力さ
れる。さらにこれらのデータはそれぞれ読出しデータ増
幅回路ＤＡＭＰ1,ＤＡＭＰ2により増幅され、データバ
スＲＷＢＳ1,ＲＷＢＳ2に出力される。
【００２２】以上の説明から明らかなように、図７に示
したメモリでは、メモリセルアレイ１００内の各メモリ
セルは、それぞれ、第１の入出力信号端子ＩＯ1と第２
の入出力信号端子ＩＯ2のどちらか一方に対応してい
る。すなわち、メモリセルＭＣ1 1,ＭＣ13,ＭＣ21,ＭＣ
23,…は第１の入出力信号端子ＩＯ1を介してのみデータ
の入出力が行なわれ、メモリセルＭＣ12,ＭＣ14,Ｍ
Ｃ22,ＭＣ24,…は第２の入出力信号端子ＩＯ2を介して
のみデータの入出力が行なわれる。これに対応して、例
えばメモリセルＭＣ11とＭＣ12とではデータの入出力経
路は異なっている。メモリセルＭＣ13とＭＣ14、ＭＣ21
とＭＣ22、あるいはＭＣ23とＭＣ24とでも同様にデータ
の入出力経路が異なっている。
【００２３】ところで、メモリ回路のテストを行なう場
合、種々のパターンでメモリセルアレイ内の各メモリセ
ルにデータを書込んでみることが必要である。ここで、
メモリ回路のテストのためのデータの書込みについて説
明する。
【００２４】まず、ワード線ＷＬ1上のメモリセルＭＣ
11,ＭＣ12,ＭＣ13,ＭＣ14,…の全てに論理値"０"を書込
む場合を説明する。前提として、入出力信号端子ＩＯ1,
ＩＯ 2とデータバスＲＷＢＳ1,ＲＷＢＳ2とは、入力バッ
ファ回路ＤＩＮ1,ＤＩＮ2とバッファ回路９１,９２を介
して正論理、データバスＲＷＢＳ1,ＲＷＢＳ2と入出力
データ線対ＩＯＴ1／ＩＯＮ1,ＩＯＴ2／ＩＯＮ2とは、
書込みデータ増幅回路ＷＢＵＦ1,ＷＢＵＦ2を介して正
論理、さらに入出力データ線対とディジット線対との間
も正論理であるとする。したがって、入出力信号端子Ｉ
Ｏ1,ＩＯ2に論理値"０"を与えた場合、データバスＲＷ
ＢＳ1,ＲＷＢＳ2は論理値"０"、入出力データ線ＩＯ
Ｔ1,ＩＯＴ2は論理値"０"、入出力データ線ＩＯＮ1,Ｉ
ＯＮ2は論理値"１"、ディジット線ＤＬ1,ＤＬ2は論理
値"０"、ディジット線
【００２５】
【外８】 は論理値"１"となる。これにより、メモリセルＭＣ11,
ＭＣ12には、ディジット線ＤＬ1,ＤＬ2の論理値"０"が
与えられることになる。ワード線ＷＬ1上のメモリセル
すべてに論理値"０"を書込むためには、入出力信号端子
ＩＯ1,ＩＯ2ともに論理値"０"を与え、ロウアドレス信
号にはワード線ＷＬ1に対応するアドレスを与えて、カ
ラムアドレス信号を順次変化させて書込み動作を行なえ
ばよい。
【００２６】次にワード線ＷＬ1上のメモリセルにおい
て、隣接するメモリセル同志では論理値が反転している
ようなデータを書込む場合を説明する。この場合、ワー
ド線ＷＬ1上で隣接するメモリセルは、上述したよう
に、互いに異なるＩＯビット（入出力信号端子ＩＯ1,Ｉ
Ｏ2）に属するメモリセルである。したがって、隣接す
るメモリセルが異なる論理値となるようにデータを書込
むためには、入出力信号端子ＩＯ1,ＩＯ2に論理値（"
０","１"）あるいは（"１","０"）をそれぞれ与え、上
述と同様にしてカラムアドレスを順次変化させ書込み動
作を行なう。
【００２７】次に、ワード線上のメモリセルに順次"
０","１","１","０",…となるようなデータパターン、
すなわち図７においてメモリセルＭＣ11に論理値"０"、
ＭＣ12に論理値"１"、ＭＣ13に論理値"１"、ＭＣ14に論
理値"０”となるようなデータパターンを書込む場合を
説明する。まず、メモリセルＭＣ11,ＭＣ12にそれぞれ
論理値"０","１"を書込むために、上述したように、ロ
ウアドレス信号にはワード線ＷＬ1に対応するアドレス
を与え、カラムアドレス信号にはカラムスイッチ信号Ｙ
ＳＷ1が選択活性化されるようなアドレスを与え、さら
に入出力信号端子ＩＯ1に論理値"０"、入出力信号端子
ＩＯ2に論理値"１"を与えて書込み動作を行なう。続い
て、メモリセルＭＣ13に論理値"１"、ＭＣ14に論理値"
０"を書込むために、ロウアドレス信号にはワード線Ｗ
Ｌ1に対応するアドレスを与え、カラムアドレス信号に
はカラムスイッチ信号ＹＳＷ2が選択活性化されるよう
なアドレスを与え、さらに入出力信号端子ＩＯ1に論理
値"１"、ＩＯ2に論理値"０"を与えて書込み動作を行な
う。この場合、アクセスされるメモリセルのカラムアド
レスごとに、入出力信号端子ＩＯ1,ＩＯ2に与える論理
値の組み合わせを変える必要がある。
【００２８】以上、ワード線上のメモリセルに対してい
くつかのデータパターンを書込む場合について説明した
が、ダイナミックメモリにおいてはこのような様々なデ
ータパターンによる試験は不可欠であり、容易にこのよ
うな試験が行なえることが要求される。
【００２９】ところで、異なるＩＯビットに対応するメ
モリセルが１つのメモリセルアレイ内に混在するダイナ
ミックメモリでは、テストのために複雑なデータパター
ンをメモリセルに書込む場合、メモリセルの論理アドレ
スと物理的な位置（以下物理アドレスと称す）との関係
を考慮するほか、各メモリセルがどのＩＯビットに属す
るかも考慮してデータを書込む必要がある。
【００３０】
【発明が解決しようとする課題】メモリの試験を行なう
場合にはメモリテスタが使用されるが、このメモリテス
タでは、一般に、論理アドレスを物理アドレスに変換す
るためのスクランブル機能が設けられている。しかし、
多ビットのメモリにおけるＩＯビットを考慮したスクラ
ンブル機能を有するメモリテスタはまれである。したが
って、通常のメモリテスタを使用する限り、従来の多ビ
ットメモリには、テストを十分に行なうことができない
という問題点がある。また、ＩＯビットを考慮してメモ
リ試験のデータパターンを作成することも、容易ではな
い。
【００３１】本発明の目的は、通常のメモリテスタを用
いて容易にテストを行なうことができ、かつＩＯビット
を考慮したメモリ試験用データパターンを容易に生成で
きるビットメモリを提供することにある。
【００３２】
【課題を解決するための手段】本発明の多ビットメモリ
は、ＩＯビットごとに設けられメモリセルアレイに接続
する内部データバスと、テストモードへの移行を示すテ
ストモードエントリ信号を生成するテストモードエント
リ信号生成手段と、アドレス端子に接続され前記テスト
モード時に擬似アドレスを生成する擬似アドレス生成手
段と、前記テストモード時に前記擬似アドレスに応じて
前記内部データバスのいずれかを選択して特定のデータ
入出力端子に接続する接続手段とを有する。
【００３３】
【作用】アドレス端子に接続され擬似アドレスを生成す
る擬似アドレス生成手段と擬似アドレスに応じて内部デ
ータバスいずれかを選択して特定のデータ入出力端子に
接続する接続手段とを有するので、テストモード時にア
ドレス端子を介して信号を入力することにより、選択さ
れた任意のＩＯビットに属するメモリセルへのデータの
書込み、読出しを特定のデータ入出力端子を介して行な
うことができる。ここで擬似アドレス信号とは、複数の
ＩＯビットのうちのいずれかを指定するための信号であ
る。
【００３４】多ビットメモリでは、一般に、ロウアドレ
ス信号のビット数よりカラムアドレス信号のビット数の
方が少ないので、ロウアドレスとカラムアドレスとを時
分割で多重化してアドレス端子に供給する場合、通常動
作時にはロウアドレスのみに使用されるアドレス端子が
存在することになる。そこで、ロウアドレスのみに使用
されるアドレス端子を用い、このアドレス端子に印加さ
れる信号をデコードして擬似アドレス信号を生成するよ
うにすればよい。
【００３５】
【実施例】
《第１の実施例》次に、本発明の実施例について図面を
参照して説明する。図１は、本発明の第１の実施例の多
ビットメモリの構成を示すブロック図であり、入出力回
路を重点的に示している。この多ビットメモリは、ダイ
ナミックメモリで構成されるものであり、図７に示した
従来の多ビットメモリと比べ、バッファ回路の構成が異
なること、入力バッファ回路ＤＩＮ1,ＤＩＮ2とバッフ
ァ回路１２との間に書込み選択回路１３が設けられてい
ること、出力バッファ回路ＤＯＵＴ1,ＤＯＵＴ2とバッ
ファ回路２２との間に読出し選択回路２３が設けられて
いることで相違する。また、これらバッファ回路１１,
１２,２１,２２、各選択回路１３,２３に与える擬似ア
ドレス信号
【００３６】
【外９】 を生成するための擬似アドレス信号生成部３１（図２参
照）と、テストモードであることを示すテストモードエ
ントリ信号φcを生成するためのテストモードエントリ
信号発生回路（図５参照）とがさらに設けられている。
擬似アドレス信号は、書込みデータ増幅回路ＷＢＵＦ1,
ＷＢＵＦ2および読出しデータ増幅回路ＤＡＭＰ1,ＤＡ
ＭＰ2にも供給されている。ここで、入力バッファ回路
ＤＩＮ1,ＤＩＮ2、バッファ回路１１,１２および書込み
選択回路１３によって構成される回路ブロックを入力回
路部１とし、出力バッファ回路ＤＯＵＴ1,ＤＯＵＴ2、
バッファ回路２１,２２および読出し選択回路２３で構
成される回路ブロックを出力回路部２とする。なお、図
１において、図７と同じ参照符号を付したものは、図７
に示したものと同じ機能ブロックであることを示してい
る。
【００３７】次に、擬似アドレス信号生成部３１につい
て説明する。擬似アドレス信号生成部３１には、擬似カ
ラムアドレスバッファ回路３とインバータ３２と２個の
２入力ＮＡＮＤ回路３３,３４が設けられている。一般
にダイナミックランダムアクセスメモリ（ＤＲＡＭ）で
は、カラムアドレスとロウアドレスとが時分割でアドレ
ス信号端子に入力するようになっており、アドレス信力
端子Ａiには、ロウアドレスのためのロウアドレスバッ
ファ回路４と、擬似カラムアドレスバッファ回路３とが
接続されている。ロウアドレスバッファ回路４の構成
は、従来のメモリと同様である。擬似カラムアドレスバ
ッファ回路３は、通常のカラムアドレスバッファ回路と
同様に、アドレス信号の取込み、ラッチ動作を行なうよ
うになっている。各ＮＡＮＤ回路３３,３４の一方の入
力には、テストモードエントリ信号φcが供給されてい
る。また、カラムアドレスバッファ回路３の出力ＡＴ0
は、ＮＡＮＤ回路３４の他方の入力に供給されるとも
に、インバータ３２を介してＮＡＮＤ回路３３の他方の
入力に供給されている。ＮＡＮＤ回路３３の出力が擬似
アドレス信号ＡＴであり、ＮＡＮＤ回路３４の出力が擬
似アドレス信号
【００３８】
【外１０】 である。
【００３９】ここで、６４Ｍビット（＝２26ビット）Ｄ
ＲＡＭを例に挙げ、ロウアドレスビット数とカラムアド
レスビット数に関する説明を行なう。６４ＭビットＤＲ
ＡＭでは、ロウアドレスビット数は１３ビットであり、
アドレスビットＸ0〜Ｘ12までを有する。すなわちロウ
アドレスは０番地より８１９１番地までである。一般的
な汎用ダイナミックメモリにおけるロウアドレスビット
数は、そのダイナミックメモリに必要なリフレッシュサ
イクル数を示しており、６４ＭビットＤＲＡＭの場合に
は、リフレッシュサイクルが一巡するのに８１９２回の
サイクルが必要であることを示している。したがって、
１つのロウアドレス番地に連なるカラムアドレス番地の
深さは、仮に６４Ｍビットを単一のＩＯビットで構成し
た場合には、１３ビットすなわち８１９１番地である。
【００４０】ここでＩＯビットを単一とせず、複数のＩ
Ｏビットとした場合には、たとえばＩＯビット数を４ビ
ットとすると、ロウアドレスビット数は１３ビットのま
まであるが、カラムアドレスは１１ビットすなわち０番
地より２０４７番地までに４分割される。さらに、ＩＯ
ビット数を８ビットとすると、カラムアドレスは８分割
されて、各１０ビットすなわち０番地より１０２３番地
までとなる。つまり、多ビットのダイナミックメモリ
は、一般に、ロウアドレスビット数に比べカラムアドレ
スビット数が少ないように構成される。したがって、ロ
ウアドレス信号とカラムアドレス信号を時分割で入力す
る一般的な多ビット汎用ダイナミックメモリでは、下位
ビット側のアドレス入力端子はロウアドレスバッファと
カラムアドレスバッファの双方に接続されるが、上位ビ
ット側では、ＩＯビットの数に応じ、ロウアドレスバッ
ファのみに接続されるアドレス入力端子が存在する。図
２に示すアドレス信号端子Ａiは、以上説明したような
ロウアドレスバッファのみに接続される上位ビットのア
ドレス入力端子を示しており、本実施例ではこの端子に
擬似カラムアドレスバッファ回路３が接続されているこ
とを示している。
【００４１】次に、入力回路部１の詳細を図３を用いて
説明する。書込み選択回路１３は、インバータ４１と２
個のトランスファゲートＴＧ11,ＴＧ12からなる公知の
構成のものであって、テストモードエントリ信号φcに
よって制御されるものである。この信号φcがハイ(Hig
h)レベルすなわち論理値"１"の場合には、データバスＲ
ＷＢＳ2側のバッファ回路１２に入力バッファ回路ＤＩ
Ｎ1の出力が入力し、信号φcがロー(low)レベルすなわ
ち論理値"０"の場合には、バッファ回路１２に入力バッ
ファ回路ＤＩＮ2の出力が入力するようになっている。
データバスＲＷＢＳ1側のバッファ回路１１には、いず
れの場合であっても入力バッファ回路ＤＩＮ1の出力が
入力する。
【００４２】バッファ回路１１,１２は、同一の構成で
あって、それぞれ、２入力のＮＡＮＤ回路４２とインバ
ータ４３と２個のｐチャネルＭＯＳトランジスタ４４,
４５と２個のＮチャネルＭＯＳトランジスタ４６,４７
からなっている。インバータ４３とＭＯＳトランジスタ
４４〜４７は公知の３ステートバッファ回路を構成して
おり、この３ステートバッファ回路はＮＡＮＤ回路４２
の出力によってゲート制御されており、ＮＡＮＤ回路４
２の出力がハイレベルすなわち論理値"１"の場合に、高
インピーダンス状態となるように構成されている。デー
タバスＲＷＢＳ 1側のバッファ回路１１のＮＡＮＤゲー
ト４２には、書込み動作信号φwと擬似アドレス信号
【００４３】
【外１１】 が入力し、データバスＲＷＢＳ2側のバッファ回路１２
のＮＡＮＤゲート４２には、書込み動作信号φwと擬似
アドレス信号ＡＴとが入力している。
【００４４】出力回路部２の詳細について図４を用いて
説明する。読出し選択回路２３は、インバータ５１と２
個のトランスファゲートＴＧ21,ＴＧ22とからなる公知
の構成のものであり、上述の書込み選択回路１３と同様
にテストモードエントリ信号φcによって制御されるも
のである。信号φcがハイレベルの場合には、データバ
スＲＷＢＳ2側のバッファ回路１２からの信号が出力バ
ッファ回路ＤＯＵＴ1に入力し、信号φcがローレベルの
場合には、バッファ回路１２からの信号が出力バッファ
回路ＤＯＵＴ2に入力するようになっている。また、デ
ータバスＲＷＢＳ1側のバッファ回路１１と出力バッフ
ァ回路ＤＯＵＴ1とは、相互に接続されている。
【００４５】バッファ回路２１,２２は、同一の構成で
あって、それぞれ、インバータ５２と２個のｐチャネル
ＭＯＳトランジスタ５３,５４および２個のＮチャネル
ＭＯＳトランジスタ５５,５６からなる公知の３ステー
トバッファ回路である。データバスＲＷＢＳ1側のバッ
ファ回路２１は、擬似アドレス信号
【００４６】
【外１２】 によってゲート制御され、この擬似アドレス信号がロー
レベルの場合に高インピーダンス状態となるように構成
されている。一方、データバスＲＷＢＳ2側のバッファ
回路２２は、擬似アドレス信号ＡＴによってゲート制御
され、この擬似アドレス信号がローレベルの場合に高イ
ンピーダンス状態となるように構成されている。
【００４７】次に、テストモードエントリ信号発生回路
について、図５を用いて説明する。ここに示した回路
は、未使用入力端子ＮＣに対して特定の電圧を印加する
ことによってテストモードエントリ信号φcを生成する
ように構成されている。
【００４８】ダイナミックメモリを特定のテストモード
にエントリする方法としては、一般に、特定の入力端子
に高電圧をかけてエントリさせる方法、ライトＣＢＲモ
ードでエントリさせる方法、あるいはライトＣＢＲモー
ド下で特定のキーアドレスを入力することによってエン
トリさせる方法などが提案されているが、ここでは未使
用入力端子ＮＣに対して高電圧を印加することによりエ
ントリする方法を使用した。ただし、テストモードへの
エントリ方法は、本発明の範囲を限定するものではな
く、いかなる方法を用いてもよい。
【００４９】未使用入力端子ＮＣとグランドとの間に
は、チャネルが直列になるように４個のＮチャネルＭＯ
ＳトランジスタＱ1〜Ｑ4が挿入されており、未使用入力
端子ＮＣ側のＭＯＳトランジスタＱ1,Ｑ2は、それぞ
れ、ドレインとゲートとが自己接続されている。一方、
グランド側のＭＯＳトランジスタＱ3,Ｑ4のゲートに
は、電源電圧が供給されている。ＭＯＳトランジスタＱ
2,Ｑ3の接続点はインバータＩＮＶ1の入力に接続され、
このインバータＩＮＶ1の出力にはインバータＩＮＶ 2が
接続され、インバータＩＮＶ2の出力がテストモードエ
ントリ信号φcとなっている。ＭＯＳトランジスタＱ1,
Ｑ2のスレショルド電圧の和とインバータＩＮＶ1のしき
い値とを加えた電圧を考えたとき、未使用入力端子ＮＣ
にこの電圧を越える電圧を印加することにより、テスト
モードエントリー信号φCがハイレベルとなり、テスト
モードにエントリすることになる。
【００５０】次に、この多ビットダイナミックメモリの
動作について説明する。まず通常状態での動作を説明す
る。
【００５１】通常状態では、未使用入力端子ＮＣ（図５
参照）には電圧が印加されていないから、テストモード
エントリ信号φCはロウレベルとなっている。したがっ
て、擬似アドレス信号生成部３１においてＮＡＮＤ回路
３３,３４の出力はハイレベル（論理値"１"）であり、
擬似アドレス信号
【００５２】
【外１３】 は、いずれもハイレベルになっている。このため入力回
路部１では、トランスファーゲート回路ＴＧ11がディゼ
ーブル、ＴＧ12がイネーブルとなり、入力バッファ回路
ＤＩＮ1の出力はバッファ回路１１に入力し、入力バッ
ファ回路ＤＩＮ2の出力はトランスファゲートＴＧ12を
介してバッファ回路１２に入力する。擬似アドレス信号
がともにハイレベルであることにより、書込み動作信号
φWがハイレベルになるとバッファ回路１１,１２はとも
にイネーブルとなり、データバスＲＷＢＳ1,ＲＷＢＳ2
にそれぞれデータが出力される。一方、出力回路部２で
は、バッファ回路２１,２２がともにイネーブルとなっ
ており、またトランスファーＴＧ21がディゼーブル、Ｔ
Ｇ22がイネーブルとなっているので、データバスＲＷＢ
Ｓ1のデータがは出力バッファ回路ＤＯＵＴ1に、データ
バスＲＷＢＳ2のデータが出力バッファ回路ＤＯＵＴ2に
出力されることになる。
【００５３】また、メモリセルアレイ１００に付随する
書込みデータ増幅回路ＷＢＵＦ1,ＷＢＵＦ2、読出しデ
ータ増幅回路ＤＡＭＰ1,ＤＡＭＰ2には、それぞれ、擬
似アドレス信号
【００５４】
【外１４】 が与えられているが、ともにハイレベルであるので、す
べてのデータ増幅回路ＷＢＵＦ1,ＷＢＵＦ2,ＤＡＭＰ1,
ＤＡＭＰ2がイネーブルとなっている。
【００５５】結局、以上説明した通常状態では、テスト
モードエントリ信号φCがロウレベル、擬似アドレス信
号
【００５６】
【外１５】 がともハイレベルであるから、データの入出力経路は前
述した従来の多ビットメモリの場合となんら変わりがな
く、書込み、読出し動作も従来の多ビットメモリと同様
に行なわれる。
【００５７】次に、テストモードにエントリした時の書
込み、読出し動作を説明する。
【００５８】未使用入力端子ＮＣ（図５参照）に高電圧
が印加され、テストモードエントリ信号φCがハイレベ
ルになると、擬似アドレス信号生成部３１において、擬
似アドレス信号
【００５９】
【外１６】 は、擬似カラムアドレスバッファ回路３の出力ＡＴ0の
値により、一方がハイレベルとなり他方がロウレベルと
なる。ここではアドレス信号端子Ａiの論理値に対して
ＡＴ0が正論理であるとする。すなわちアドレス信号端
子Ａiがハイレベルの時にＡＴ0がハイレベルとなり、Ａ
iがロウレベルの時にＡＴ0もロウレベルになるものとす
る。
【００６０】テストモードエントリ信号φCがハイレベ
ルになると、入力回路部１において、トランスファゲー
トＴＧ12がディゼーブル、ＴＧ11がイネーブルとなる。
したがってバッファ回路１１,１２の両方に、入力バッ
ファ回路ＤＩＮ1を介して、入出力信号端子ＩＯ1に与え
られた信号レベルが与えられる。ここで書込み動作信号
φWがハイレベルになると、その時与えられているアド
レス信号端子Ａiがハイレベルならば擬似アドレス信号
ＡＴがハイレベルなので、バッファ回路１１がディゼー
ブル、バッファ回路１２がイネーブルとなり、入出力信
号端子ＩＯ1の入力データはデータバスＲＷＢＳ2に出力
される。一方、アドレス入力信号Ａiがロウレベルであ
れば、擬似アドレス信号
【００６１】
【外１７】 がハイレベルであるので、バッファ回路１１がイネーブ
ル、バッファ回路１２がディゼーブルとなり、入出力信
号端子ＩＯ1の入力データはデータバスＲＷＢＳ1に与え
られる。このようにデータバスＲＷＢＳ1,ＲＷＢＳ2に
出力されたデータは、書込みデータ増幅回路ＷＢＵＦ1
あるいはＷＢＵＦ2を介して入出力データ線対ＩＯＴ1／
ＩＯＮ1,ＩＯＴ2／ＩＯＮ2に与えられ、センスアンプＳ
1〜Ｓ4を介してメモリセルに書込まれる。ここで各書込
みデータ増幅回路ＷＢＵＦ1,ＷＢＵＦ2には、それぞ
れ、擬似アドレス信号
【００６２】
【外１８】 が与えられているので、擬似アドレス信号ＡＴがハイレ
ベルの時には、データバスＲＷＢＳ2に出力されデータ
が、書込みデータ増幅回路ＷＢＵＦ2を介して、２番目
のＩＯビット（入出力信号端子ＩＯ2に対応するＩＯビ
ット）に属するメモリセルに書込まれる。同様に、擬似
アドレス信号
【００６３】
【外１９】 がハイレベルの時には、データバスＲＷＢＳ1に出力さ
れたデータが、書込みデータ増幅回路ＷＢＵＦ1、入出
力データ線対ＩＯＴ1／ＩＯＮ1を介して、１番目のＩＯ
ビット（入出力信号端子ＩＯ1に対応するＩＯビット）
に属するメモリセルに書込まれる。
【００６４】一方、読出しを行なう場合、擬似アドレス
信号ＡＴがハイレベルの時には、２番目のＩＯビットに
属するメモリセルのデータが、入出力データ線対ＩＯＴ
2／ＩＯＮ2を介して、読出しデータ増幅回路ＤＡＭＰ2
によりデータバスＲＷＢＳ2に出力され、擬似アドレス
信号
【００６５】
【外２０】 がハイレベルの時には、１番目のＩＯビットに属するメ
モリセルのデータが、入出力データ線対ＩＯＴ1／ＩＯ
Ｎ1を介して、読出しデータ増幅回路ＤＡＭＰ1によりデ
ータバスＲＷＢＳ1に出力される。出力バッファ回路部
２では、テストモードエントリ信号φCがハイレベルと
なっているため、トランスファゲートＴＧ2 2がディゼー
ブル、ＴＧ21がイネーブルとなっており、バッファ回路
２１,２２の出力はいずれも出力バッファ回路ＤＯＵＴ1
に接続されていることになる。ここで擬似アドレス信号
ＡＴがハイレベルであれば、バッファ回路２２がイネー
ブルとなり、２番目のＩＯビットに属するメモリセルか
ら読出されたデータが、出力バッファ回路ＤＯＵＴ1を
介して入出力信号端子ＩＯ1に与えられる。一方、擬似
アドレス信号
【００６６】
【外２１】 がハイレベルであれば、バッファ回路２１がイネーブル
となり、１番目のＩＯビットに属するメモリセルから読
出されたデータが、出力バッファ回路ＤＯＵＴ1を介し
て入出力信号端子ＩＯ1に与えられることになる。
【００６７】以上の説明したように、テストモードエン
トリ時には、外部との入出力データのやりとりは入出力
信号端子ＩＯ1のみで行なわれることとなる。そして、
アドレス信号端子Ａiの論理値により、この論理値がロ
ウレベルならば、１番目のＩＯビットに属するメモリセ
ルに対するデータ入出力経路がイネーブルとなり、論理
値がハイレベルならば、２番目のＩＯビットに属するメ
モリセルに対するデータ入出力経路がイネーブルとな
る。すなわちテストモードでは、ＩＯビットの違いがア
ドレス信号端子Ａiに与えられる擬似的なアドレス番地
の違いとして与えられことになるので、アドレス新語端
子Ａiに与える論理値を制御しながらデータの書込み、
読出し動作を行なうことにより、ＩＯビットを考慮した
メモリ試験が行なえることになる。
【００６８】結局、本実施例では、テストモードにエン
トリーした場合、ＩＯビットの違いを擬似的なアドレス
（擬似アドレス）の違いとして扱うことができ、擬似ア
ドレスを指定することによって、特定のＩＯビットに属
するメモリセルへのデータの書込み、読出し動作が可能
となる。
【００６９】ここで、同一ワード線上の隣接するメモリ
セルに対し、論理値がそれぞれ"０","１","１","０"で
あるようなデータパターンを書込むことについて説明す
る。このデータパターンは、図１において、メモリセル
ＭＣ11に論理値"０"、ＭＣ12に論理値"１"、ＭＣ13に論
理値"１"、ＭＣ14に論理値"０"が書込まれるようなもの
である。従来の多ビットメモリでは、このようなデータ
パターンでの試験は困難であった。
【００７０】まず、メモリセルＭＣ11に論理値"０"を書
込むために、ロウアドレス信号にはワード線ＷＬ1に対
応するアドレスを与え、カラムアドレス信号にはカラム
スイッチ信号ＹＳＷ1が選択活性化されるようなアドレ
スを与え、さらに、擬似カラムアドレス用のアドレス信
号端子Ａiに論理値"０"を与え、入出力信号端子ＩＯ1に
論理値"０"を与えて書込み動作を行なう。続いて、メモ
リセルＭＣ12に論理値"１"を書込むために、カラムスイ
ッチ信号ＹＳＷ1が選択活性化されるアドレスを与える
とともにアドレス端子Ａiに論理値"１"を与え、入出力
信号端子ＩＯ1から論理値"１"を与えることによって、
書込み動作を行なう。以下、メモリセルＭＣ13,ＭＣ14,
…についても同様に、メモリセルの論理アドレスと物理
アドレスのみを考慮してデータの書込みを行なえばよ
い。すなわち、擬似カラムアドレスに対する値をカラム
アドレスビットの最上位側に付加して書込み動作を行な
うことにより、特定のＩＯビットに属するメモリセルの
みを指定することが可能となり、メモリ試験でのデータ
パターンの作成が非常に容易となる。
【００７１】本実施例の説明では、ＩＯビットが２ビッ
トの場合を説明したが、複数本のアドレス入力端子を用
いて擬似的なアドレス番地を入力できるようにすること
により、ＩＯビットの数が増えた場合にも適用すること
ができる。
【００７２】《第２の実施例》次に、本発明の第２の実
施例について説明する。
【００７３】本発明による多ビットメモリは、１つのメ
モリセルアレイ内に複数のＩＯビットに属するメモリセ
ルが混在する場合に適用されるものである。メモリ回路
のＩＯビットの構成を増やすほど、複数のＩＯビットに
属するメモリセルをメモリセルアレイ内に混在させる必
要性が増加する。例えば、全体としてのＩＯビット数が
８ビットであればＩＯビットごとに異なるメモリセルア
レイを対応させることができたとしても、ＩＯビット数
を１６ビットとした場合には、同一メモリセルアレイ内
に異なるＩＯビットに属するメモリセルを混在させる必
要が生じる場合がある。
【００７４】ところで近年、メモリ品種の増加に伴なっ
て、ワイヤボンディングの切替あるいはアルミマスクの
みの切替によりこういったＩＯビット構成の違う品種を
同一のチップから作ることを可能にする方法が、一般的
に使用されている。例えば、同一チップから、ワイヤボ
ンディングでの配線を変更することにより、ＩＯビット
数が８ビットのもの１６ビットのものを適宜に製造する
ことができる。この場合、周辺回路などは、ＩＯビット
数が８ビットの場合、１６ビットの場合のいずれにも対
応できるように、必要な回路構成を有するようにしてお
く。
【００７５】このように配線の変更などによって同一チ
ップから異なるＩＯビット数のメモリ回路が得られるよ
うな場合には、新たな回路をほとんど追加することな
く、本発明を実施することが可能である。ここでは、６
４ＭビットＤＲＡＭであって、ＩＯビット数を８ビット
と１６ビットとに切り替えることのできるメモリを例に
挙げて説明する。ＩＯビット数が８ビットの場合には、
同一のメモリセルアレイには異なるＩＯビットのメモリ
セルが混在することはないが、ＩＯビット数が１６ビッ
トの場合には、同一メモリセルアレイ内に異なる２つの
ＩＯビットに属するメモリセルが混在するものとする。
【００７６】上述したように、６４ＭビットＤＲＡＭの
場合、ＩＯビット数が８ビットであればカラムアドレス
入力は１０ビットであり、ＩＯビット数が１６ビットで
あれば、カラムアドレス入力は９ビットとなる。ところ
で、１０ビット目のカラムアドレス入力端子に注目する
と、このアドレス入力端子には、ＩＯビット数が８ビッ
トであるときのために、カラムアドレスバッファが備え
られている。したがってＩＯビット数を１６ビットとす
るとき、１０ビット目のアドレス入力端子に接続された
カラムアドレスバッファを擬似カラムアドレスバッファ
回路として使用することができ、新たに擬似カラムアド
レスバッファ回路を付加する必要はない。
【００７７】図１に示した第１の実施例のメモリ回路と
比較すると、１０ビット目のカラムアドレス信号を擬似
アドレス信号
【００７８】
【外２２】 とし、ＩＯビット数が８ビットであるときの入出力端子
を入出力信号端子ＩＯ1とし、ＩＯビット数が１６ビッ
トであるときの入出力端子を入出力信号端子ＩＯ 1,ＩＯ
2とし、テストモードエントリ信号φCによりＩＯビット
数を８とするか１６とするかの切り替えを行なうことと
すると、必要な回路構成はすべて備わっていることにな
る。すなわち、ＩＯビット数が８ビットのメモリとして
動作させる時には、テストモードエントリ信号φCをハ
イレベルとし、ＩＯビット数が１６ビットのメモリとし
て動作させる時には信号φCをロウレベルとする。すな
わち本実施例では、ＩＯビット数が１６ビットであるメ
モリとした場合に、メモリ試験を行なうときには内部的
にはＩＯビット数が８ビットのメモリとして動作させよ
うとするものである。
【００７９】図６は、この場合のテストモードエントリ
信号発生回路の構成の一例を示す回路図である。このテ
ストモードエントリ信号発生回路は、図５に示す第１の
実施例のテストモードエントリ信号発生回路のインバー
タＩＮＶ2を２入力のＮＡＮＤ回路６２に置き換え、さ
らに、インバータＩＮＶ3と４個のＰチャネルＭＯＳト
ランジスタＱ5〜Ｑ8を追加した構成となっている。イン
バータＩＮＶ3の入力にはボンディングパッドＢＯが接
続され、ＮＡＮＤ回路６２には各インバータＩＮＶ1,Ｉ
ＮＶ2の出力が入力することようになっている。ＭＯＳ
トランジスタＱ5,Ｑ6は、電源電圧とインバータＩＮＶ3
の入力との間に直列に挿入され、これらのゲートは接地
されている。ＭＯＳトランジスタＱ7,Ｑ8も電源電圧と
インバータＩＮＶ3の入力との間に挿入され、これらの
ゲートはインバータＩＮＶ3の出力に接続されている。
ＮＡＮＤ回路６２の出力が、テストモードエントリ信号
φcとなっている。インバータＩＮＶ1の出力をＣ0、イ
ンバータＩＮＶ3の出力をＣ1、インバータＩＮＶ3の入
力（ボンディングパッドＢＯとの接点）をＣ2とする。
【００８０】ボンディングパッドＢＯに何もボンディン
グしない場合、Ｃ2の電位がハイレベルとなるので、Ｃ1
がローレベルとなり、テストモードエントリ信号φCが
ハイレベルとなって、ＩＯビット数が８ビットのメモリ
回路となる。また、接地レベルになるようにボンディン
グパッドＢＯにボンディングを行なうと、Ｃ1がハイレ
ベルとなるので、Ｃ0がハイレベルならばテストモード
エントリ信号φCがロウレベルとなり、ＩＯビット数が
１６ビットのメモリ回路となる。ところで、未使用入力
端子ＮＣに高電圧を印加すると、上述したようにして、
Ｃ0がロウレベルとなり、ボンディングパッドＢＯが接
地レベルにボンディングされている場合であってもテス
トモードエントリ信号φcがハイレベルとなり、ＩＯビ
ット数が８ビットのメモリとして動作することになる。
【００８１】すなわち、ボンディングパッドＢＯを接地
レベルとして、通常動作時にはＩＯビット数が１６ビッ
トのメモリとして作動するようにした場合、未使用入力
端子ＮＣに高電圧を印加しテストモードにエントリする
ことによって、テストモードエントリ信号φCがハイレ
ベルとなり、ＩＯビット数が８ビットのメモリ回路とし
て動作することになる。したがって、通常動作時には同
一メモリセルアレイ内にあって異なるＩＯビットＩＯ1,
ＩＯ2に属することとなるメモリセルは、テストモード
では１０ビット目のカラムアドレスの異なるメモリセル
となり、また、これらメモリセルへの書込み、読出し動
作は、ＩＯビットが８ビットであるときの入出力信号端
子ＩＯ1から行なわれることになる。
【００８２】以上、本発明の実施例について説明した
が、上記実施例において図２〜４などに示した個々の回
路の構成は、本発明の範囲を限定するものではない。Ｉ
Ｏビットの違いを擬似的なアドレス番地の違いに置き換
えてデータの書込み、読出しを行なうことができるよう
な回路であれば、任意の回路を使用することが可能であ
る。
【００８３】
【発明の効果】以上説明したように本発明は、アドレス
端子に接続され擬似アドレスを生成する擬似アドレス生
成手段と擬似アドレスに応じて内部データバスいずれか
を選択して特定のデータ入出力端子に接続する接続手段
とを設けることにより、テストモード時にアドレス端子
を介して信号を入力することによって、選択された任意
のＩＯビットに属するメモリセルへのデータの書込み、
読出しを特定のデータ入出力端子を介して行なうことが
できるようになるので、通常のメモリテスタを用いて容
易にテストを行なうことができ、かつＩＯビットを考慮
したメモリ試験用データパターンを容易に生成できるよ
うになるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例の多ビットメモリの要部
の構成を示すブロック図である。
【図２】擬似アドレス信号生成部の構成を示すブロック
図である。
【図３】入力回路部の構成を示すブロック図である。
【図４】出力回路部の構成を示すブロック図である。
【図５】テストモードエントリ信号発生回路の構成を示
す回路図である。
【図６】本発明の第２の実施例におけるテストモードエ
ントリ信号発生回路の構成を示す回路図である。
【図７】従来の多ビットのダイナミックメモリの要部の
構成を示すブロック図である。
【符号の説明】
１ 入力回路部 ２ 出力回路部 ３ 擬似カラムアドレスバッファ回路 ４ ロウアドレスバッファ回路 １１,１２,２１,２２ バッファ回路 １３ 書込み選択回路 ２３ 読出し選択回路 １００ メモリセルアレイ ３１ 擬似アドレス生成部 １００ メモリセルアレイ Ａi アドレス信号端子 ＡＴ 擬似アドレス信号 ＢＯ ボンディングパッド ＤＡＭＰ1,ＤＡＭＰ2 読出しデータ増幅回路 ＤＩＮ1,ＤＩＮ2 入力バッファ回路 ＤＯＵＴ1,ＤＯＵＴ2 出力バッファ回路 ＩＯ1,ＩＯ2 入出力信号端子 ＩＯＴ1,ＩＯＮ1,ＩＯＴ2,ＩＯＮ2 入出力データ線 ＭＣ11〜ＭＣ14,ＭＣ21〜ＭＣ24 メモリセル ＮＣ 未使用入力端子 ＲＷＢＳ1,ＲＷＢＳ2 データバス Ｓ1〜Ｓ4 センスアンプ ＷＢＵＦ1,ＷＢＵＦ2 書込みデータ増幅回路 φc テストモードエントリ信号 φw 書込み動作信号

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 ＩＯビットを複数有し、同一メモリセル
    アレイ内に異なるＩＯビットに属するメモリセルが混在
    する多ビットメモリにおいて、 前記ＩＯビットごとに設けられ前記メモリセルアレイに
    接続する内部データバスと、 テストモードへの移行を示すテストモードエントリ信号
    を生成するテストモードエントリ信号生成手段と、 アドレス端子に接続され前記テストモード時に擬似アド
    レスを生成する擬似アドレス生成手段と、 前記テストモード時に前記擬似アドレスに応じて前記内
    部データバスのいずれかを選択して特定のデータ入出力
    端子に接続する接続手段とを有することを特徴とする多
    ビットメモリ。
  2. 【請求項２】 カラムアドレスとロウアドレスとが時分
    割により多重化されて供給され、前記擬似アドレス生成
    手段が、ロウアドレスには使用されるがカラムアドレス
    には使用されないアドレス端子に接続されて該アドレス
    端子に供給される信号をデコードして擬似アドレスが生
    成するものである、請求項１に記載の多ビットメモリ。
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