JPH03205681A - フラッシュライト機能を備えた半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は半導体記憶装置に関し、特に、画像処理分野
等においてフレームバツファとして用いられる画像メモ
リのフラッシュライト機能の改良に関する。

［従来の技術コ データ処理分野においては、データ処理結果をＣＲＴ　
（陰極線管）上に表示することが一般に行なわれる。こ
の場合、画像表示用のメモリとして、汎用のダイナミッ
ク・ランダム・アクセス・メモリ（ＤＲＡＭ）を用いる
と、ＤＲＡＭはｌつのサイクルではデータの書込みまた
は読出しのいずれかしか行なうことができないため、画
像表示期間中ＣＰＵ　（中央演算処理装置）はＤＲＡＭ
へアクセスすることができない。このため、ＣＰＵのウ
ェイト期間が長くなり、データ処理を高速で行なうこと
ができなくなる。

そこで、画像情報を高速で処理するためのメモリとして
、ＣＰＵがランダムにアクセスすることのできるＲＡＭ
ボートと、ＣＲＴ上へ画像データをシリアルに出力する
ためのシリアルポートとを備えたデュアルポートＲＡＭ
が用いられるようになってきている。第１３図に、従来
の一般的なデュアルポー｝ＲＡＭの全体の概略構成を示
す。

第１３図を参照して、デュアルポートＲＡＭは、各々が
情報を記憶するメモリセルが行および列からなるマトリ
クス状に配列されたメモリセルアレイ１を含む。第１３
図に示すデュアルポー｝ＲＡＭは、×４ビット構成（４
ビット並列人力／出力）を有しているため、メモリセル
アレイ１は４つのブロックＭＢＩ，ＭＢ２，ＭＢ３およ
びＭＢ４に分割される。

メモリセルアレイ１の行および列をそれぞれ選択するた
めに、行デコーダ２および列デコーダ８が設けられる。

行デコーダ２は、アドレスバッファ１８から与えられる
内部行アドレスＡｘをデコードして、メモリセルアレイ
ｌの１本の行を選択する。これにより、メモリセルアレ
イブロックＭＢ１〜ＭＢ４の各々からそれぞれ１本の行
が選択される。

列デコーダ８は、アドレスバッファ１８からの内部列ア
ドレスＡ７をデコードして、メモリセルアレイ１の対応
の列を選択する。このとき、デュアルポートＲＡＭは×
４ビット構成であるため、列デコーダ８の出力によりメ
モリセルアレイブロックＭＢＩ〜ＭＢ４の各々から１列
が選択される。

アドレスバッファ１８は、外部から与えられるアドレス
ＡＯ〜Ａ８を受ける。外部から与えられるアドレスＡＯ
−Ａ８は行アドレスと列アドレスとが時分割して与えら
れる。

列デコーダ８で選択されたメモリセルアレイ１の列は、
ＲＡＭポート１１へ接続される。ＲＡＭポート１１は装
置外部とデータの授受を行なうための人出力バッファ１
１０を含む。人出力バツファ１１０を介して、４ビット
のデータＷ／ＩＯＩ〜Ｗ／ＩＯ４が並列に入出力される
。

フラッシュライトモード時において、行デコーダ２によ
り選択された１行のメモリセルに同一のデータを書込む
ためにカラーレジスタ２０が設けられる。

メモリセルアレイ１のデータをシリアルに出力するため
に、トランスファゲート１２、データ・レジスタｌ３、
シリアルデータセレクタ１４およびシリアルポート１５
が設けられる。トランスファゲート１２は、各列に設け
られたトランジスタの列からなり、内部データ転送サイ
クル時において導通状態となり、メモリセルアレイ１と
データ・レジスタ１３とを接続する。データ・レジスタ
１３は、トランスファゲート１２を介し・て伝達された
データをラッチする。シリアル・データ・セレクタ１４
は、データ●レジスタ１３にラッチされたデータを、ア
ドレスカウンタ１６からのアドレス情報に応答して順次
選択してシリアルポート１５へ伝達する。

シリアルポート１５はシリアル出力バツファ１５０を含
む。シリアル出力バッファ１５０は、シリアル・データ
・セレクタ１４により選択されたデータ（４ビット並列
データ）を受け、４ビット並列シリアルデータＳＯ１〜
ＳＯ４として出力する。

アドレス・カウンタｌ６は、アドレスバツファ１８から
与えられる列アドレスＡｙをラッチし、シリアル・デー
タ・セレクタ１４から最初に読出されるデータ・レジス
タ１３のビット位置を指定する。アドレスカウンタｌ６
では、その後クロツク信号ＳＣに応答して順次アドレス
がインクリメントされる。

トランスファゲート１２、データ●レジスタ１３および
シリアル・データ●セレクタｌ４はそれぞれメモリセル
アレイブロックＭＢ１〜ＭＢ４に対応した４つのブロッ
クに分割されており、それぞれのブロック単位で動作す
る。すなわち、トランスファゲート１２は、トランスフ
ァゲートブロックｌ２−１〜ｌ２−４を含み、データ・
レジスタ１３は、データ・レジスタブロック１３−１〜
１３−４を含み、シリアル●データ●セレクタ１４はシ
リアルデータセレクタブロックｔ４−１〜ｌ４−４を含
む。

デュアルボートＲＡＭの動作タイミングを規定するコン
トロール・クロツクを発生するために、タイミング発生
回路１９が設けられる。タイミング発生回路１９は、行
アドレスを取込むタイミングを与えるロウアドレススト
ローブ信号ＲＡＳ，列アドレスを取込むタイミングを与
えるカラムアドレスストロープ信号ＣＡＳＳＲＡＭポー
トにおけるデータ出力の活性化および内部データ転送サ
イクルを規定する信号百１−／σＥ，ＲＡＭポートにお
けるデータ書込みの活性化およびライトパービットモー
ドを指定する信号Ｗ　Ｂ　／Ｗ　Ｅ　，およびフラッシ
ュライトを指定する信号Ｆを受ける。タイミング発生回
路１９からはまた、メモリセルアレイ１におけるリフレ
ッシュを行なうための行アドレスを指定するためにリフ
レッシュ用アドレスＡＯ−Ａ８も発生され、アドレスバ
ッファ１８を介して行デコーダ２へ伝達される。

シリアルポート１５へは、シリアルポート１５を活性化
するためのシリアルイネーブル信号ｙ石ｒが与えられる
。次に動作について以下に簡単に説明する。

たとえばＣＰＵからは、通常のＤＲＡＭと同様にしてＲ
ＡＭポート１１を介してメモリセルアレイ１へアクセス
される。このＲＡＭポート１１におけるデータの書込み
／読出しは、信号Ｄ　Ｔ／ＯＹおよび信号ＷＢ／Ｗτに
より決定される。信号Ｄ　Ｔ／Ｏ　Ｅが活性状態にあれ
ば、データ出力モードであり、一方信号ＷＢ／ＷＥが活
性状態にあれば、データ書込モードとなる。

メモリセルアレイ１からデータ●レジスタ１３へのデー
タ転送は、制御信号Ｄ　Ｔ／Ｏ　Ｅを用いて行なわれる
。信号ＲＡＳが“Ｌ”へ立下がる降下エッジで信号ＤＴ
／δ１−が“Ｌ″であれば、この信号ＲＡＳの降下エッ
ジで取込まれた行アドレスＡｘが指定する行のメモリセ
ルデータがデータ・レジスタｌ３ヘトランスファゲート
ｌ２を介して転送される。アドレスカウンタ１６は、信
号ＣＡＳの降下エッジで取込まれた列アドレスＡｙをラ
ッチし、シリアル・データ・セレクタｌ４へ伝達する。

シリアル・データ●セレクタ１４は、このアドレスカウ
ンタ１６からの列アドレスに応答するビット位置のデー
タをデータ・レジスタ１３から選択してシリアル出力バ
ッファ１５０へ伝達する。このシリアル・データ・セレ
クタ１４のデータ出力は信号Ｆ下／σＩが立上がって内
部データ転送が完了してから行なわれる。アドレスカウ
ンタ１６はクロック信号ＳＣに応答して順次そのアドレ
スをインクリメントする。これにより、データ・レジス
タ１３からはシリアルにデータが各ブロックから出力さ
れる。

次にライト・パー・ビット動作について聞単に説明する
。図形処理分野などにおいては、ＣＰＵがメモリに対し
ビット単位でデータを書き換える必要が生じる場合があ
る。たとえば、シリアルポートから出力される４ビット
データが色信号Ｒ，ＧおよびＢに対応している場合、そ
のうちの１色のみを変えたいような場合が存在する。こ
のようなとき、所望の色データのみを書き換えるために
ライト・パー・ビット動作が行なわれる。このライト・
パー・ビット動作時においては、信号ＲＡＳの降下時に
信号ＷＢ／ＷＥを“Ｌ”に設定する。

このタイミングにおいて、“Ｈ”が与えられていたデー
タ入力端子Ｗｉのみが書込可能状態となる。

この後、一旦信号ＷＢ／ＷＥを“Ｈ″に立上げた後、信
号ＣＡＳを立下げ、次いで信号ＷＢ／ＷＥを立下げるこ
とにより、先のタイミングで書込イネーブルとされた入
力端子のみに対してデータの書込みが行なわれる。

さらに、データ処理分野において１行のメモリセルのデ
ータをすべて消去するような場合においては、選択行に
対し同一のデータを一度に書込めば高速で消去すること
が可能となる。このような動作サイクルはフラッシュラ
イト動作と呼ばれており、このとき選択行に書込まれる
データはカラーレジスタ２０に書込まれる。フラッシュ
ライト動作について以下に具体的に説明する。

第１４図に１ビットのＲＡＭポートからのデータ書込経
路を概略的に示す。

第１４図において、書込データＤｉｎを伝達するための
内部データ伝達線５０とメモリセルアレイ１′との間に
、制御ゲート４が設けられる。制御ゲート４は、メモリ
セルアレイ１′の各列に対応に設けられるトランジスタ
スイッチＴｒｉ〜Ｔｒｎを含む。このコントロールゲー
ト４は、内部書込制御信号Ｗ１に応答して導適状態とな
る。内部書込制御信号贋１は、第１３図に示すタイミン
グ発生回路１９から、書込イネーブル信号ＷＢ／Ｖ１に
応答して発生される。列デコーダ８とメモリセルアレイ
１′　との間には、メモリセルアレイ１′のうちの選択
されたメモリセルのデータを検知し増幅するためのセン
スアンプ３が設けられる。

列デコーダ８は、内部フラッシュライト指示信号Ｆを動
作制御信号として受ける。列デコーダ８は、内部フラッ
シュライト指示信号Ｔが活性状態の“Ｌ”の場合にはそ
の全ての出力を′Ｈ”の活性状態とし、メモリセルアレ
イ１′のすべての列をコントロールゲート４へ接続する
。一方、内部フラッシュライト指示信号Ｆが不活性状態
の“Ｈ”の場合には、所定のタイミング（これは信号Ｃ
ＡＳにより与えられる）に応答して内部列アドレスＡ７
をデコードし、対応の列をメモリセルアレイ１から選択
してコントロールゲート４へ接続する。

内部書込データ伝達線５０へ伝達されるデータＤｉｎは
フラッシュライトモード時においては、カラーレジスタ
２０から伝達される。次にフラッシュライト動作をその
動作波形図である第１５図を参照して説明する。

まずフラッシュライト動作の指示は、信号ＲＡＳの降下
エッジにおいて、書込制御信号ＷＲ　（ＷＢ　／Ｗ　Ｅ
　）およびフラッシュライトイネープル信号Ｆをともに
“Ｌ”と設定することにより行なわれる。これにより、
カラーレジスタ２０が活性化されてＲＡＭポート１１（
第１３図参照）へ与えられたデータがフラッシュライト
用データとしてカラーレジスタ２０へ書込まれる。この
とき信号ＲＡＳの降下エッジでアドレスバッファ１８に
取込まれた外部アドレスＡｎ（ＡＯ〜Ａ８）は行アドレ
スＡｘとして行デコーダ２へ伝達される。次いで行デコ
ーダ２により、この内部行アドレスＡＸがデコードされ
、メモリセルアレイ１のうちの１行が選択される。

一方書込制御信号ＷＲが“Ｌ”の活性状態となることに
より、コントロールゲート４のすべてのスイッチングト
ランジスタＴｒｌ−Ｔｒｎが導通状態となる。次いで、
信号ＣＡＳが“Ｌ”へ立下がると、通常は内部列アドレ
スＡｙが列デコーダ８でデコードされるが、この場合内
部フラッシュライト指示信号Ｆが“Ｌ”のアクティブ状
態にあるため、列デコーダ８は、その出力をすべて“Ｈ
”とする。これにより、メモリセルアレイ１のすべての
列が導通状態のコントロールゲート４を介して内部デー
タ伝達線５０へ接続される。このデータは信号ＣＡＳに
応答して、カラーレジスタ２０から内部データ伝達線５
０へ伝達され、この書込データＤｉｎが選択された１行
のメモリセルすべてへ書込まれる。

上述の構成により、１動作サイクルで、王行のメモリセ
ル（たとえば５１２ビット、または×４ビット構成のＩ
Ｍビット容量のＲＡＭの場合２０４８ビット）のデータ
を一度に書込むことが可能となり高速で表示画面のクリ
アをすることが可能となる。

［発明が解決しようとする課題］ 従来のフラッシュライト機能を用いれば、高速で画面の
クリアを行なうことが可能となる。また、上述のフラッ
シュライト機能を用いれば、表示画面の、垂直方向に関
する所望の領域のデータのみを書き換えることも可能で
ある。

一方、画像処理分野においては、たとえばウィンドウ消
去のように画面水平方向の特定の一部の領域のみのデー
タを書き換える必要が生じる場合がある。通常、デュア
ルポートＲＡＭの１行は、画面のｌ水平走査線に対応す
るようにメモリの各ビットと画面上の各ドットとが対応
づけられている。したがって、上述のフラッシュライト
機能を用いれば、一度に１行のメモリセルデータがすべ
て書き換えられているため、水平方向における特定の領
域のみに対し選択的にデータの書き換えを行なうことは
不可能である。

それゆえに、この発明の目的は上述の従来の半導体記憶
装置の有する欠点を除去し、画面１水平走査線における
特定の領域のデータを選択的に高速で書き換えることの
できる半導体記憶装置を提供することである。

［課題を解決するための手段コ 要約すれば、この発明に係る半導体記憶装置は、１行を
各々が複数列からなる複数のグループに分割し、フラッ
シュライト動作時においては行アドレス信号により選択
される行において任意のメモリセルグループに対しての
み選択的にデータを書込むためのマスク機能を設けたも
のである。

すなわち、この発明に係る半導体記憶装置は、各々が複
数の列からなる複数のメモリセルグループと、フラッシ
ュライト指示信号に応答して、行アドレスにより選択さ
れる行に接続されるメモリセルに対し同一データを同時
に書込むための書込手段と、マスク位置指示信号に応答
して、マスク位置指示信号が指定するメモリセルグルー
プに対するデータ書込みを禁止するように上記書込手段
の動作を制御する手段とを備える。

マスク位置指示信号は、制御信号ＣＡＳに応答して装置
内部へ取込まれる列アドレスおよび／またはＲＡＭポー
ト入力データにより作成される。

［作用］ 上述の構成によれば、フラッシュライト動作時において
所定のメモリセルグループに対しデータ書込みのマスク
を掛けることが可能となり、１行のメモリセルのうち所
望のメモリセルグループに対してのみデータを一括して
書込むことが可能となり、高速でウィンドウ消去などの
選択的データ書込動作が可能となる。

［発明の実施例］ 第１図にこの発明の一実施例である半導体記憶装置の概
略構成を示す。第１図に示す構成においては、１ビット
のデータ書込みに関連する回路構成のみが示されており
、第１４図に示す部分と対応する部分には同一の参照番
号が付されている。

第１図を参照して、コントロールゲート４は、ｎ個のグ
ループ４−１〜４−ｎに分割される。このコントロール
ゲート４のグループ化により、メモリセルアレイ１′の
各列もｎ個のグループに分割される。

コントロールゲートグループ４−１〜４−ｎを選択する
ために、選択マスクレジスタ６および列群選択器７が設
けられる。選択マスクレジスタ６は、外部から与えられ
るマスクデータＭＤをラッチし、マスクされるべき列グ
ループを指定する。

このマスクデータＭＤとしては第ｌ３図に示すアドレス
バッファ１８を介して与えられる列アドレスＡｙが用い
られる。これにより、新たにマスクデータ設定用の外部
ピンを設けることなく、マスクグループ指示データを書
込むことが可能となる。

列群選択器７は、選択マスクレジスタ６のマスクデータ
ＭＤｉに応答して、コントロールゲートグループ４−１
〜４−ｎを選択的に導通状態にする。列群選択器７は、
内部フラッシュライト指示信号Ｆが活性状態のとき、す
なわち相補内部フラッシュライト指示信号Ｆが“Ｈ”の
とき、内部書込制御指示信号Ｗ『に応答してコントロー
ルゲートグループ４−１〜４−ｎをすべて導適状態とす
る。次にこの発明の一実施例である半導体記憶装置のフ
ラッシュライト動作についてその動作波形図である第２
図を参照して説明する。

まずフラッシュライトの設定は信号ＲＡＳの降下エッジ
時において書込制御信号ＷＲ　（第１３図の信号ＷＢ／
ＷＥ）および内部フラッシュライト指示信号Ｆ　（ＦＷ
Ｅ）を“Ｌ”とすることにより設定される。これにより
、従来と同様にして、第ｌ３図に示すカラーレジスタに
書込まれるべきデータがラッチされるとともに、行デコ
ーダ２で、外部から与えられる行アドレスＡｎが行アド
レスＡｘとしてデコードされてメモリセルアレイｌ′の
対応の行が選択される。

次いで、信号ＣＸ｝が“Ｌ”に立下がる降下エッジで列
アドレスＡｙが装置内部へ取込まれ列デコーダ８へ与え
られるとともに選択マスクレジスタ６へ与えられる。選
択マスクレジスタ６は、この与えられた列アドレスＡＶ
をマスクデータＭＤとして取込みラッチするとともに書
込マスクデータＭＤｉとして列群選択器７に与える。

列デコーダ８は、今フラッシュライト指示信号Ｆが活性
状態の“Ｌ”であるため、与えられた列アドレスＡ７に
かかわりなく、すべての列を選択状態とする。また列群
選択器７は、内部書込指示信号ＷＲが″Ｌ”の活性状態
にありかつフラッシュライト指示信号Ｆが活性状態にあ
るため、選択マスクレジスタ６からのマスクデータＭＤ
ｉに対応するコントロールゲートグループ４−ｉのみを
オフ状態とし、残りを導適状態とする。これにより、メ
モリセルアレイ１′のうちのマスクの掛けられていない
列グループはオン状態のコントロールゲートグループを
介して内部書込データ伝達線５０へ接続されて、書込デ
ータＤｉｎ　（これはカラーレジスタ２０から与えられ
る）の、選択された行に接続されるメモリセルのうちマ
スクの掛けられていない列グループに含まれるメモリセ
ルに対する書込みが行なわれる。

通常の１ビット単位のデータ書込動作時においては、フ
ラッシュライト指示信号Ｆが不活性状態であるため、列
群選択器７は、選択マスクレジスタ６からのマスクデー
タＭＤｉにかかわらず、書込制御指示信号ＷＲをコント
ロール信号ＷＣｉとして各コントロールゲートグループ
４−１〜４一ｎ５伝達する。これによりすべてのコント
ロールゲートグループ４−１〜４−ｎは導通状態となり
、従来と同様の１ビット単位のデータ書込みを行なうこ
とができる。

第３図に、マスクを掛けた際のフラッシュライト動作を
模式的に示す。この第３図においては、マスクデータＭ
Ｄｉが“０″の場合にデータ書込みに対するマスクが掛
けらでいる場合が一例として示される。また、コントロ
ールゲートグループは４個のグループに分割されており
、各グループにおけるデータが代表的に４ビットとして
示される。

第３図を参照すると、マスクデータＭＤＩ，ＭＤ４が“
Ｏ”であり、メモリセルアレイの列グループＢｌ，Ｂ４
に対するフラッシュライトマスクが掛けられている状態
が示される。この状態で書込データＤｉｎが″１″であ
ると、メモリセルグループＢ２，Ｂ３のデータがすべて
“プとなり、このグループに対する一括データ書込みが
行なわれる。メモリセルグループＢｌ，Ｂ４のデータは
元のデータと同一である。

上述の構成とすることにより、１行のメモリセルのうち
所望のメモリセルグループに対してのみデータの書込み
を行なうことが可能となる。

第４図に列群選択器の具体的構成の一例を示す。

第４図に示す構成においては、１つのコントロール信号
ＷＣｉを発生する回路構或のみが代表的に示される。第
４図を参照して、列群選択器７は、相補フラッシュライ
ト指示信号ＦとマスクデータＭＤｉを受けるゲート回路
７０と、ゲート回路７０出力と書込制御指示信号ＷＲと
を受けるゲート回路７１とを含む。ゲート回路７１から
コントロール信号ＷＣｉが出力される。ゲート回路７０
は、相補フラッシュライト指示信号Ｆが“Ｈ”にありか
つマスクデータＭＤｉが“Ｌ”　（０）の場合に“Ｈ”
の信号を出力する。ゲート回路７１はゲート回路７０出
力が“Ｌ”にあり、かつ書込制御信号ＷＲが“Ｌ”の場
合にのみ“Ｌ”の信号を出力する。次に動作について簡
単に説明する。

今相補フラッシュライト指示信号Ｆが″Ｈ″レベルにあ
り、フラッシュライトを指示している場合を考える。こ
の場合、ゲート回路７０は、インバータとして機能し、
マスクデータＭＤｉの反転信号を出力する。ゲート回路
７１は、書込制御信号頁１が“Ｌ”となると、ゲート回
路７０をそのまま通過させる。したがって、マスクデー
タＭＤｉが“Ｏ”であれば、コントロール信号ＷＣｉは
“Ｈ”　（１）となり、対応のコントロールゲート４−
ｉはオフ状態となる。一方、マスクデータＭＤｉが“１
″　（“Ｈ”）であれば、対応のコントロールゲートグ
ループ４−ｉが導通状態となる。

フラッシュライト指示信号Ｆが“Ｌ”の場合、ゲート回
路７０の出力はマスクデータＭＤｉにかかわらず“Ｌ”
となる。したがって書込制御信号Ｗ１が“Ｌ”となれば
、コントロール信号ＷＣｉが“Ｌ”となり、これにより
マスクデータＭＤｉにかかわらずすべてのコントロール
ゲートグループ４−ｉは導通状態となる。

書込制御信号ＷＲが“Ｈ”の場合は、ゲート回路７１の
出力は、ゲート回路７０出力にかかわらず“Ｈ”となり
、コントロールゲートグループ４−ｉはすべてオフ状態
である。

第５図に選択マスクレジスタ６の具体的構成の一例を示
す。第５図においても１ビットのマスクデータに対応す
る構成のみが示される。

第５図を参照して選択マスクレジスタ６は、制御回路１
９′からのデータ取込指示信号に応答して列アドレスＡ
７を通過させるトランスミッションゲート６０と、トラ
ンスミッションゲート６０出力を反転するインバータ６
１と、インバータ６１出力を反転してインバータ６１の
入力部へフィードバックするインバータ６２と、インバ
ータ６１出力を反転してマスクデータＭＤｉを出力する
インバータ６３とを備える。インバータ６１．６２はイ
ンバータラッチを構成し、トランスミッションゲート６
０を介して伝達されたデータをラッチする。

トランスミッションゲート６０の動作を制御する制御回
路１９′はＤ−フリップ・フロップ１９０を含む。この
Ｄ−フリップ・フロップ１９０は第工３図に示すタイミ
ング発生回路ｌ９に含まれてもよく、また選択マスクレ
ジスタ６に含まれる構威であってもよい。Ｄ−フリップ
・フロップ１９０は相補内部列アドレスストロープ信号
ＣＡＳを受けるクロック人力Ｃと、内部フラッシュライ
ト指示信号Ｔを受けるＤ入力と、出力Ｑ．　Ｑを備える
。相補内部列アドレスストロープ信号ＣＡＳはまた、Ｄ
−フリップ・フロツプ１９０のリセット入力Ｒへ伝達さ
れる。次に動作についてその動作波形図である第６図を
参照して箇単に説明する。

フラッシュライト指示は、前述のごとく信号ＲＡＳの降
下エッジで信号丁を“Ｌ”とすることにより与えられる
。Ｄ−フリップ・フロップ１９０は、クロック人力Ｃに
与えられる信号の立上がりエッジでＤ入カへ与えられる
信号を取込み、その信号を出力Ｑから、その反転信号を
出力Ｑから出力する。したがって信号ＣＡＳが“Ｈ”に
立上がるとき、出力Ｑが“Ｌ”、出力Ｑが“Ｈ”となる
。

これにより、トランスミッションゲート６０が遮断状態
となり、そのときに与えられていた列アドレスＡｙが選
択マスクレジスタ６内に、マスクデータＭＤｉとして取
込まれてかつラッチされる。

一方、このとき、フラッシュライト指示信号丁が“Ｈ”
の場合は、Ｄ−フリップ・フロップ１９０の出力Ｑは“
Ｈ”であり、トランスミッションゲート６０はオン状態
のままであり、与えられた信号Ａ７をそのまま通過させ
る状態となる。

なお第５図に示す構成においては内部制御信号ＣＡＳが
“Ｌ”に立下がり、１つのＣＡＳサイクルが終了すると
、Ｄ−フリップ・フロップ１９０はリセットされ、トラ
ンスミッションゲート６０はオン状態となる。

また、第５図に示す構成において、選択マスクレジスタ
６に、制御信号ＣＡＳまたはＲＡＳに応答してそのラッ
チデータをリセットするリセット回路（これは簡単に接
地電位に接続されるスイッチングトランジスタを設ける
ことにより実現することができる）を設けてもよい。

また、第５図に示す構成においては、制御タイミング信
号発生回路１９′からの制御信号により、トランスミッ
ションゲート６０のオン／オフを制御し、マスクデータ
を取込むタイミングを与えている。これに代えて、第７
図に示すようにマスクレジスタ６に１個のＤ−フリップ
・フロップ６５を用いることも可能である。この場合、
第１３図にその動作波形図を示すように、内部列アドレ
スストロープ信号ＣＡＳが“Ｈ”に立上がるごとに列ア
ドレスＡｙがそのＤ入力を介してラッチされてマスクデ
ータＭＤｉとして出力される。なお、第７図に示す構成
においてもこのＤ−フリップ・フロップ６５を制御信号
ＣＡＳまたはＲＡＳによりリセットする構成としてもよ
い。

なお、第４図、第５図および第７図に示す回路構成は、
単に一例であり、その信号の極性が変えられればそれに
応じて、ゲート回路の極性も変更される。

第９図は第５図に示す回路の変更例を示す図である。第
９図において、制御信号発生回路１９ｂは第５図に示す
制御信号発生回路１９′に対応する。この制御信号発生
回路１９ｂは、Ｄフリップ・フロップ１９０と遅延回路
１９５とを含む。Ｄフリップ・フロップ１９０はそのＤ
入力にフラッシュライト指示信号Ｆを受け、クロツク人
力Ｃに内部列アドレスストローブ信号ＣＡＳを受ける。

遅延回路１９５はこの内部列アドレスストロープ信号Ｃ
ＡＳを予め定められた時間遅延してＤフリップ・フロッ
プ１９０のリセット人力Ｒへ伝達する。選択マスクレジ
スタ６の構成は第５図に示すものと同様である。次に、
その動作波形図である第１０図を参照して第９図に示す
回路の動作について説明する。

信号ＣＡＳが立上る前に、フラッシュライト指示信号Ｆ
が“Ｈ”に設定される。信号ＣＡＳの立上り端において
Ｄフリップ・フロップ１９０はそのＤ入カへ与えられた
信号Ｆを取込み、ラッチしかつそのＱ出力から出力する
。すなわち、信号ＣＡＳの立上りに応答して、Ｄフリッ
プ・フロップ１９０のＱ出力が“Ｈ”となり、選択マス
クレジスタ６に含まれるトランスミッションゲート６０
をオン状態にする。トランスミッションゲート６０は、
オン状態となると、そのときに与えられている列アドレ
スＡ７を通過させ、インバータ６１，６２からなるラッ
チへ与える。この選択マスクレジスタ６のインバータラ
ッチ（６１．６２）出力はインバータ６３により反転さ
れ、マスクデータＭＤｉとして列群選択器７へ与えられ
る。

この信号ＣＡＳが立上ってから所定時間が経過すると、
遅延回路１９５の機能によりＤフリップ・フロップ１９
０がリセットされる。これに応答してＤフリップ・フロ
ップのＱ出力が“Ｌ”へ立下がり、トランスミッション
ゲート６０をオフ状態とする。これにより、選択マスク
レジスタ６は、マスクデータＭＤｉをその後ラッチし続
け持続的にその入力部へ与えられている列アドレスＡＶ
の状態にかかわらず安定に出力する。

第４図に示すメモリ装置の構成においては、列アドレス
のみがマスクデータとして用いられている。この場合、
メモリセルアレイ１の最大分割グループ数は、列アドレ
スビット数となる。このメモリセルアレイ１の分割グル
ープ数をさらに増大させるための構成を第１１図に示す
。

第１１図はこの発明のさらに他の実施例であるメモリ装
置の全体の構成を概略的に示す図である。

この第１１図に示すメモリ装置の構或においては、フラ
ッシュライトモード時においては、ＲＡＭポートのデー
タ入出力ピンは用いられていないので、このＲＡＭポー
トのデータ入出力ピンＷ　Ｉ　Ｏ　ｎ（ｎは整数）をマ
スクデータＭＤ’を与えるために用いる。

第１１図を参照して、メモリ装置は、マスクデータと通
常の入出力データＤｉとを振分けるためのマルチプレク
ス回路８０と、新たな追加のマスクレジスタ６０とを含
む。マルチプレクス回路８０は、フラッシュライト指示
信号Ｆに応答してノードａをノードｂに接続するスイッ
チング素子ＳＷ１と、同様フラッシュライト指示信号Ｆ
に応答してノードＣとノードｄとを接続するスイッチン
グ素子ＳＷ２とを含む。すなわち、マルチプレクス回路
８０は、データ入出力ピンＷ　Ｉ　Ｏ　ｎに与えられた
データをフラッシュライトモード時においては、新たな
別のマスクデータＭＤ’　としてマスクレジスタ６０へ
伝達する。また、フラッシュライト時において、このマ
ルチプレクス回路８０のスイッチング素子ＳＷ２は、こ
のレジスタ２０からのデータを信号線５０を介してフラ
ッシュライト用データとしてコントロールゲート４′へ
与える。このスイッチング素子ＳＷＩおよびＳＷ２の構
成としては任意のトランジスタまたは論理ゲートを用い
ることができる。

追加のマスクレジスタ６０はマスクレジスタ６と同一の
構成を有している。

列群選択器７′は、このマスクレジスタ６および６０か
らのマスクデータＭＤおよびＭＤ’を受け、対応のコン
トロールゲートトランジスタ群をオフ状態としてメモリ
セルアレイ１の列群をマスクする。この構成の場合、コ
ントロールゲート４′はマスクデータＭＤおよびＭＤ’
の各ビットに対してグループ化されるため、このＲＡＭ
ボートのデータ人出力ピンＷ　Ｉ　Ｏ　ｎの数だけその
プロツク数が第４図に示す構成に比べて増加する。

アドレスバッファ９０は、外部から与えられるアドレス
信号Ｅｘｔ．ＡＤＤを時分割的に受け内部行アドレスＡ
ｘおよび内部列アドレス（マスクデータ）Ａｙを発生す
る。次に、第１２図に示す動作波形図を参照して第１１
図に示すメモリ装置の動作について説明する。

フラッシュライトモードにおいては、信号Ｆは、信号Ｒ
ＡＳの立下がり時点において既に“Ｌ”に設定されてい
る。これに応答して、スイッチング素子ＳＷＩはノード
ａとノードｂとを接続し、データ入出力ピンＷ　Ｉ　Ｏ
　ｎのデータをマスクレジスタ６０へ伝達する。一方、
スイッチング素子ＳＷ２はノードＣとノードｄとを接続
し、カラーレジスタ２０からのデータをコントロールゲ
ート４′へ伝達する。

信号ＲＡＳが“Ｌ”に立下がると、アドレスバッファ９
０は外部から与えられているそのときのアドレスを行ア
ドレスとして取込み、内部行アドレスＡｘを発生して行
デコーダ２へ与える。行デコーダ２はこの与えられた内
部行アドレスＡｘをデコードし、メモリセルアレイｌの
対応の行を選択する。

信号ＣＡＳの立下がり時点において、アドレスバッファ
９０が与えられているアドレスを列アドレス（マスクデ
ータ）として取込み、発生した内部列アドレス（マスク
データ）Ａｙをマスクレジスタ６へ与えるとともに列デ
コード８へも与える。

マスクデータレジスタ６は、この与えられたデータを信
号ＣＡＳの立下がり時点で取込み、ラッチし、かつ列群
選択器７′へマスクデー夕として出力する。

別のマスクレジスタ６０は、またその信号ＣＡＳの立下
がりに応答して与えられているデータをラッチし、かつ
別のマスクデータＭＤ’　として列群選択器７′へ与え
る。

列デコーダ８は、内部列アドレスＡｙをアドレスバッフ
ァ９０から受取るものの、信号Ｆはフラッシュライトを
示しているため、この与えられた内部列アドレスＡｙを
無視し、メモリセルアレイ■のすべての列をコントロー
ルゲート４′へ接続する。

列群選択器７′は、与えられたマスクデータＭＤおよび
ＭＤ’　に応答して、コントロールゲート４′のトラン
ジスタスイッチを選択的にオン状態とする。

次いで、信号線５０上のデータが、マスクデータＭＤお
よびＭＤ’　によりデータ書込が禁止されている列を除
いて、選択行に接続されるメモリセルに同時に伝達され
る。

この第１１図に示す構成においては、マスクデータＭＤ
およびＭＤ’両者が用いられている。しかしながら、マ
スクデータＭＤおよびＭＤ’　の一方のみを特定の列ブ
ロックへのデータ書込をマスクするために用いてもよい
。このような構成は、列群選択器７′とコントロールゲ
ート４′との間にさらにマルチプレクス回路を設ければ
実現できるが、このときメモリセルアレイ１すなわちコ
ントロールゲート４′は列のグループ化に際して３つの
異なる態様でグループ化することができる。

すなわち、１つはマスクデータＭＤに応じたグループ化
であり、他の１つは、マスクデータＭＤ’に応じたグル
ープ化であり、さらに残りの１つはマスクデータＭＤお
よびＭＤ’の組合せによるグループ化である。

この構成に従えば、より柔軟にマスク領域を設定するこ
とのできるメモリ装置を得ることができる。

また、上記実施例においては、書込制御信号ＷＲが“Ｌ
”となるときにコントロールゲート４が導適状態となっ
ており、このスイッチングトランジスタＴｒｉ〜Ｔｒｎ
はｐチャネルＭＯＳ｝ランジスタを用いて構成されてい
るが、この制御信号■の極性を変えれば、ｎＭＯＳトラ
ンジスタを用いてコントロールゲート４を構成してもよ
い。

さらに、上記実施例においてはコントロールゲート４は
書込制御信号■に応答して導通／非導通となり、内部書
込データ伝達線５０ヘメモリセルアレイ１′の列が選択
的に接続されている。しかしながら、内部データ伝達線
５０が書込データおよび続出データ伝達線として共用さ
れている場合には、このコントロールゲート４の制御信
号としては、書込制御指示信号■に代えて書込／読出指
示信号、また通常ＤＲＡＭにおいて用いられているよう
に制御信号ＣＡＳを遅延させた信号を用いてもよい。

さらに、上記実施例においては、１ビットに対応するメ
モリセルアレイ１′に対して所定の領域にデータを書込
む構成を示した。しかしながら、たとえば第１３図に示
すような×４ビット構成の場合、その所望のビット（メ
モリブロック）に対してのみフラッシュライト動作を禁
止する構成も可能である。この場合、たとえばライト・
パー・ビット動作時のように、フラッシュライト指示信
号発生時においてＲＡＭポートの入力端子に与えられる
信号をマスクビットとして各メモリブロック対応の列群
選択器７の活性／不活性用の制御信号として用いれば容
易に実現することができる。

さらに上記実施例においては×４ビット構成のデュアル
ポートＲＡＭを一例として説明したが、このシリアルポ
ートがシルアルにデータの入力をも可能な構成であって
も上記実施例と同様の効果を得ることができる。さらに
、汎用のＤＲＡＭであっても、メモリセルアレイと外部
データ伝達線との間にコントロールゲートを設ければ上
述のようにして同様の効果を得ることができる。

また、メモリ装置としては、ＤＲＡＭに限らず１行のメ
モリセルのデータが一括して消去されるようなたとえば
ページ消去モードを備える記憶装置であれば上記実施例
と同様の効果を得ることができる。

［発明の効果］ 以上のようにこの発明によれば、一度に１行のメモリセ
ルデータの書き換えを行なう機能を備える記憶装置にお
いて、この１行の所定のグループのメモリセルに対し一
括書込みに対しマスクを掛けることができるようにした
ので、たとえば画像処理分野において画面の所望の領域
のみ消去するウィンドウ消去などのデータ処理のような
柔軟な画像処理を高速で容易に行なうことが可能となる
。

また、マスクデータとして、列アドレスおよび／または
ＲＡＭポート入出力端子のデータを用いているため、新
たに外部ピンを用いることなくマスクデータを書込むこ
とができるため、従来装置との互換性を損なうことなく
、高機能な半導体記憶装置を実現することが可能となる
。

【図面の簡単な説明】 第１図はこの発明の一実施例である半導体記憶装置の要
部の構成を示す図である。第２図はこの発明の一実施例
である半導体記憶装置の動作を示す信号波形図である。 第３図はこの発明による半導体記憶装置の動作を模式的
に示す図である。第４図は第１図に示す列群選択器の具
体的構成の一例を示す図である。第５図は第１図に示す
選択マスクレジスタ６の具体的構成の一例を示す図であ
る。第６図は第５図に示す回路の動作を示す信号波形図
である。第７図は第１図に示す選択マスクレジスタの他
の構成例を示す図である。第８図は、第７図に示す回路
の動作を示す信号波形図である。 第９図は、第５図に示す回路の変更例を示す図である。 第１０図は第９図に示す回路の動作を示す信号波形図で
ある。第１１図はこの発明の他の実施例であるメモリ装
置の全体の構成を概略的に示す図である。第１２図は第
１１図に示すメモリ装置の動作を示す信号波形図である
。第１３図は従来のデュアルポートＲＡＭの全体の構成
を概略的に示す図である。第ｌ４図は第１３図に示すデ
ュアルポートＲＡＭにおける１ビットのデータ書込みに
関連する回路構成のみを概略的に示す図である。第１５
図は従来の半導体記憶装置におけるフラッシュライト動
作を示す信号波形図である。 図において１，１′はメモリセルアレイ、Ｂ１，Ｂ２，
Ｂ３，Ｂ４はメモリセルグループ、２は行デコーダ、３
はセンスアンプ、４はコントロールゲート、４−１〜４
−ｎはコントロールゲートグループ、６，６０は選択マ
スクレジスタ、７，７′は列群選択器、８は列デコーダ
、５０は内部書這データ伝達線、８０はマルチプレクス
回路である。 なお、図中、同一符号は同一または相当部分を示す。 第３図 マスクじλ７ 選択行 選択行 第４図 一７３１ 手 続 補 正 書（自発） 平威 ３年 １月２９日 １．事件の表示 平成２年 特許願 第 ２２６３３５ 号 ２，発明の名称 フラッシュライト機能を備えた半導体記憶装置３．補正
をする者 事件との関係　　特許出願人 住　所　　東京都千代田区丸の内二丁目２番３号名 称 （６０１）三菱電機株式会社 代表者 志 岐 守 哉 ４．代 理 人 住 所 大阪市北区南森町２丁目１番２９号 住友銀行南森町ビル ５，補正の対象 明細書の発明の詳細な説明の欄 ６．補正の内容 （１）　　明細書第１１頁第１行の「応に設けられる」
を「応して設けられる」に補正する。 （２）　明細書第２０頁第３行ないし第４行の「となり
、従来と」を「となる。また列デコーダ８は活性となり
、従来と」に補正する。 以上

Claims (1)

1. 【特許請求の範囲】 行および列からなるマトリクス状に配列された複数のメ
   モリセル、前記複数のメモリセルの各々はランダムな順
   序でアクセス可能であり、 外部から与えられるロウアドレスに応答して、前記メモ
   リセルアレイの１行を選択するための行選択手段、 前記行選択手段が選択した行のメモリセルに同時に同一
   のデータを書込むための手段、およびマスク位置指示信
   号に応答して、前記選択された行上のメモリセルのうち
   、前記マスク位置指示信号が指定するメモリセルに対し
   て前記データ書込手段が前記同一データを書込むのを禁
   止するように前記データ書込手段を制御するための手段
   を備える、フラッシュライト機能を備えた半導体記憶装
   置。