JP3100617B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3100617B2 JP3100617B2 JP02284578A JP28457890A JP3100617B2 JP 3100617 B2 JP3100617 B2 JP 3100617B2 JP 02284578 A JP02284578 A JP 02284578A JP 28457890 A JP28457890 A JP 28457890A JP 3100617 B2 JP3100617 B2 JP 3100617B2
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- G—PHYSICS
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 (産業上の利用分野) 本発明は、スタティック・ランダム・アクセス・メモ
リ(以下、SRAMという)及びダイナミック・ランダム・
アクセス・メモリ(以下、DRAMという)等の随時読み書
き可能なランダム・アクセス・メモリ(以下、RAMとい
う)等の半導体装置、特にそのデータ書込み方式に関す
るものである。
リ(以下、SRAMという)及びダイナミック・ランダム・
アクセス・メモリ(以下、DRAMという)等の随時読み書
き可能なランダム・アクセス・メモリ(以下、RAMとい
う)等の半導体装置、特にそのデータ書込み方式に関す
るものである。
(従来の技術) 従来、このような分野の技術としては、例えば第2図
に示すようなものがあった。以下、その構成を説明す
る。
に示すようなものがあった。以下、その構成を説明す
る。
第2図は、従来の半導体装置(例えば、RAM)の一構
成例を示す概略のブロック図である。
成例を示す概略のブロック図である。
このRAMは、例えばSRAMを示すもので、215個のメモリ
セル11がマトリクス状に配列されたメモリセルマトリク
ス10を備え、その列方向のメモリセル11が列アドレスデ
コーダ21により選択されると共に、行方向にメモリセル
11が行アドレスデコーダ22によって選択されるようにな
っている。列アドレスデコーダ21は、外部から入力され
るアドレスA0〜A15の下位アドレス(列アドレス)A7〜A
0をデコーダして列アドレス選択信号X0〜X255を出力す
る回路である。行アドレスデコーダ22は、上位アドレス
(行アドレス)A15〜A8をデコードして行アドレス選択
信号Y0〜Y255を出力する回路である。メモリセルマトリ
クス10には、データDAの入出力を制御するための制御回
路等を介して、書込み許可信号WEまたは読出し許可信号
REが入力されるようになっている。
セル11がマトリクス状に配列されたメモリセルマトリク
ス10を備え、その列方向のメモリセル11が列アドレスデ
コーダ21により選択されると共に、行方向にメモリセル
11が行アドレスデコーダ22によって選択されるようにな
っている。列アドレスデコーダ21は、外部から入力され
るアドレスA0〜A15の下位アドレス(列アドレス)A7〜A
0をデコーダして列アドレス選択信号X0〜X255を出力す
る回路である。行アドレスデコーダ22は、上位アドレス
(行アドレス)A15〜A8をデコードして行アドレス選択
信号Y0〜Y255を出力する回路である。メモリセルマトリ
クス10には、データDAの入出力を制御するための制御回
路等を介して、書込み許可信号WEまたは読出し許可信号
REが入力されるようになっている。
以上のようなRAMの書込み及び読出し動作を説明す
る。
る。
データDAの書込み動作の場合、まず外部からアドレス
A15〜A0が入力されると、そのうち列アドレスA7〜A0が
列アドレスデコーダ21に入力されると共に、行アドレス
A15〜A8が行アドレスデコーダ22に入力される。列アド
レスデコーダ21では、列アドレスA7〜A0をデコードして
列アドレス選択信号X0〜X255のうち1本のみを“1"と
し、さらに行アドレスデコーダ22では行アドレスA15〜A
8をデコードして行アドレス選択信号Y0〜Y255のうちの
1本のみを“1"とし、その列アドレス選択信号及び行ア
ドレス選択信号の両方が“1"になった215ビット中の1
ビットのメモリセル11だけ書込み/読出し可能な状態と
なる。そして、書込み許可信号WEが“1"になると、選択
された1ビットのメモリセル11に対して外部からのデー
タDAが書込まれる。
A15〜A0が入力されると、そのうち列アドレスA7〜A0が
列アドレスデコーダ21に入力されると共に、行アドレス
A15〜A8が行アドレスデコーダ22に入力される。列アド
レスデコーダ21では、列アドレスA7〜A0をデコードして
列アドレス選択信号X0〜X255のうち1本のみを“1"と
し、さらに行アドレスデコーダ22では行アドレスA15〜A
8をデコードして行アドレス選択信号Y0〜Y255のうちの
1本のみを“1"とし、その列アドレス選択信号及び行ア
ドレス選択信号の両方が“1"になった215ビット中の1
ビットのメモリセル11だけ書込み/読出し可能な状態と
なる。そして、書込み許可信号WEが“1"になると、選択
された1ビットのメモリセル11に対して外部からのデー
タDAが書込まれる。
データDAを読出す場合、列アドレスデコーダ21及び行
アドレスデコーダ22の出力によって選択された1ビット
のメモリセル11に対し、読出し許可信号REが“1"になる
ことによって該選択されたメモリセル11に格納されたデ
ータDAが外部に出力される。
アドレスデコーダ22の出力によって選択された1ビット
のメモリセル11に対し、読出し許可信号REが“1"になる
ことによって該選択されたメモリセル11に格納されたデ
ータDAが外部に出力される。
なお、この種のRAMにおいて、アドレスデコーダが下
位の列アドレスデコーダ21と上位の行アドレスデコーダ
22とに分けられているのは、集積回路で構成されたRAM
の形状を極端な長方形とならないようにするためであ
る。
位の列アドレスデコーダ21と上位の行アドレスデコーダ
22とに分けられているのは、集積回路で構成されたRAM
の形状を極端な長方形とならないようにするためであ
る。
(発明が解決しようとする課題) しかしながら、上記構成のRAMでは、例えば215ビット
のメモリセル11に対して正常にデータDAが読み書きでき
るかをテストする場合(以下、このようなテストをビッ
トテストという)、215回の書込み及び読出し動作を、
オール“1"、オール“0"、“1"と“0"のちどり等のよう
に、何度も繰返し実行しなければならず、それによって
テスト時間が長くなるという問題があった。しかも、RA
Mを実際に使用する場合、メモリセルマトリクス10に格
納されたデータを例えばオール“1"に初期化することが
必要であるが、それを1ビットずつ実行しなければなら
ないため、初期化時間がかかるという問題があり、それ
を解決することが困難であった。
のメモリセル11に対して正常にデータDAが読み書きでき
るかをテストする場合(以下、このようなテストをビッ
トテストという)、215回の書込み及び読出し動作を、
オール“1"、オール“0"、“1"と“0"のちどり等のよう
に、何度も繰返し実行しなければならず、それによって
テスト時間が長くなるという問題があった。しかも、RA
Mを実際に使用する場合、メモリセルマトリクス10に格
納されたデータを例えばオール“1"に初期化することが
必要であるが、それを1ビットずつ実行しなければなら
ないため、初期化時間がかかるという問題があり、それ
を解決することが困難であった。
本発明は前記従来技術が持っていた課題として、RAM
のテスト時間、及びRAMの保守データの初期化時間が長
くかかるという点について解決したRAM等の半導体装置
を提供するものである。
のテスト時間、及びRAMの保守データの初期化時間が長
くかかるという点について解決したRAM等の半導体装置
を提供するものである。
(課題を解決するための手段) 前記課題を解決するために、本発明のうちの第1の発
明では、RAM等の半導体装置において、各々が、複数の
第1のセル選択信号線の状態及び複数の第2のセル選択
信号線の状態により選択可能な、マトリクス状に配置さ
れた複数のメモリセルと、前記複数の第1のセル選択信
号線のうち第1のアドレス情報に対応するものの選択を
指示する第1のデコード手段と、前記複数の第2のセル
選択信号線のうち第2のアドレス情報に対応するものの
選択を指示する第2のデコード手段と、第1と第2の論
理レベルに設定可能な第1と第2の制御信号の論理レベ
ルの組み合わせにより、前記複数の第1のセル選択信号
線を、前記第1のデコード手段の指示に応じた状態、偶
数番目に相当する少なくとも2つ以上の第1のセル選択
信号線を選択する状態、奇数番目に相当する少なくとも
2つ以上の第1のセル選択信号線を選択する状態、奇数
番目並びに偶数番目に相当する第1のセル選択信号線を
一括選択する状態のいずれかに設定する第1の設定手段
と、第1と第2の論理レベルに設定可能な第3と第4の
制御信号の論理レベルの組み合わせにより、前記複数の
第2のセル選択信号線を、前記第2のデコード手段の指
示に応じた状態、偶数番目に相当する少なくとも2つ以
上の第2のセル選択信号線を選択する状態、奇数番目に
相当する少なくとも2つ以上の第2のセル選択信号線を
選択する状態、奇数番目並びに偶数番目に相当する第2
のセル選択信号線を一括選択する状態のいずれかに設定
する第2の設定手段と、を有し、前記第1及び前記第2
のセル選択信号線の状態にて選択されたメモリセルに所
望のデータを書込むようにしている。
明では、RAM等の半導体装置において、各々が、複数の
第1のセル選択信号線の状態及び複数の第2のセル選択
信号線の状態により選択可能な、マトリクス状に配置さ
れた複数のメモリセルと、前記複数の第1のセル選択信
号線のうち第1のアドレス情報に対応するものの選択を
指示する第1のデコード手段と、前記複数の第2のセル
選択信号線のうち第2のアドレス情報に対応するものの
選択を指示する第2のデコード手段と、第1と第2の論
理レベルに設定可能な第1と第2の制御信号の論理レベ
ルの組み合わせにより、前記複数の第1のセル選択信号
線を、前記第1のデコード手段の指示に応じた状態、偶
数番目に相当する少なくとも2つ以上の第1のセル選択
信号線を選択する状態、奇数番目に相当する少なくとも
2つ以上の第1のセル選択信号線を選択する状態、奇数
番目並びに偶数番目に相当する第1のセル選択信号線を
一括選択する状態のいずれかに設定する第1の設定手段
と、第1と第2の論理レベルに設定可能な第3と第4の
制御信号の論理レベルの組み合わせにより、前記複数の
第2のセル選択信号線を、前記第2のデコード手段の指
示に応じた状態、偶数番目に相当する少なくとも2つ以
上の第2のセル選択信号線を選択する状態、奇数番目に
相当する少なくとも2つ以上の第2のセル選択信号線を
選択する状態、奇数番目並びに偶数番目に相当する第2
のセル選択信号線を一括選択する状態のいずれかに設定
する第2の設定手段と、を有し、前記第1及び前記第2
のセル選択信号線の状態にて選択されたメモリセルに所
望のデータを書込むようにしている。
第2の発明では、RAM等の半導体装置において、各々
が、複数の第1のセル選択信号線の状態及び複数の第2
のセル選択信号線の状態により選択可能な、マトリクス
状に配置された複数のメモリセルと、前記複数の第1の
セル選択信号線のうち第1のアドレス情報に対応するも
のの選択を指示する第1のデコード手段と、前記複数の
第2のセル選択信号線のうち第2のアドレス情報に対応
するものの選択を指示する第2のデコード手段と、前記
複数の第1のセル選択信号線を、前記第1のデコード手
段の指示に応じた第1の状態、偶数番目に相当する少な
くとも2つ以上の第1のセル選択信号線を選択する第2
の状態、奇数番目に相当する少なくとも2つ以上の第1
のセル選択信号線を選択する第3の状態、奇数番目並び
に偶数番目に相当する第1のセル選択信号線を一括選択
する第4の状態のいずれかに設定する第1の設定手段
と、前記複数の第2のセル選択信号線を、前記第2のデ
コード手段の指示に応じた第1の状態、偶数番目に相当
する少なくとも2つ以上の第2のセル選択信号線を選択
する第2の状態、奇数番目に相当する少なくとも2つ以
上の第2のセル選択信号線を選択する第3の状態、奇数
番目並びに偶数番目に相当する第2のセル選択信号線を
一括選択する第4の状態のいずれかに設定する第2の設
定手段と、を有し、前記第1及び前記第2のセル選択信
号線の状態にて選択されたメモリセルに所望のデータを
書込むものであり、前記第1の設定手段が前記第1の状
態以外の状態を設定している時に、前記第1のデコード
手段は前記複数の第1のセル選択信号線のいずれも非選
択を指示する状態に設定され、前記第2の設定手段が前
記第1の状態以外の状態を設定している時に、前記第2
のデコード手段は前記複数の第2のセル選択信号線のい
ずれも非選択を指示する状態に設定されるようにしてい
る。
が、複数の第1のセル選択信号線の状態及び複数の第2
のセル選択信号線の状態により選択可能な、マトリクス
状に配置された複数のメモリセルと、前記複数の第1の
セル選択信号線のうち第1のアドレス情報に対応するも
のの選択を指示する第1のデコード手段と、前記複数の
第2のセル選択信号線のうち第2のアドレス情報に対応
するものの選択を指示する第2のデコード手段と、前記
複数の第1のセル選択信号線を、前記第1のデコード手
段の指示に応じた第1の状態、偶数番目に相当する少な
くとも2つ以上の第1のセル選択信号線を選択する第2
の状態、奇数番目に相当する少なくとも2つ以上の第1
のセル選択信号線を選択する第3の状態、奇数番目並び
に偶数番目に相当する第1のセル選択信号線を一括選択
する第4の状態のいずれかに設定する第1の設定手段
と、前記複数の第2のセル選択信号線を、前記第2のデ
コード手段の指示に応じた第1の状態、偶数番目に相当
する少なくとも2つ以上の第2のセル選択信号線を選択
する第2の状態、奇数番目に相当する少なくとも2つ以
上の第2のセル選択信号線を選択する第3の状態、奇数
番目並びに偶数番目に相当する第2のセル選択信号線を
一括選択する第4の状態のいずれかに設定する第2の設
定手段と、を有し、前記第1及び前記第2のセル選択信
号線の状態にて選択されたメモリセルに所望のデータを
書込むものであり、前記第1の設定手段が前記第1の状
態以外の状態を設定している時に、前記第1のデコード
手段は前記複数の第1のセル選択信号線のいずれも非選
択を指示する状態に設定され、前記第2の設定手段が前
記第1の状態以外の状態を設定している時に、前記第2
のデコード手段は前記複数の第2のセル選択信号線のい
ずれも非選択を指示する状態に設定されるようにしてい
る。
(作 用) 第1の発明によれば、以上のように半導体装置を構成
したので、第1及び第2の制御信号の論理レベルの組み
合わせによって、複数の第1のセル選択信号線を4つの
状態のいずれかに設定することができ、第3及び第4の
制御信号の論理レベルの組み合わせによって、複数の第
2のセル選択信号線を4つの状態のいずれかに設定する
ことができる。
したので、第1及び第2の制御信号の論理レベルの組み
合わせによって、複数の第1のセル選択信号線を4つの
状態のいずれかに設定することができ、第3及び第4の
制御信号の論理レベルの組み合わせによって、複数の第
2のセル選択信号線を4つの状態のいずれかに設定する
ことができる。
第2の発明によれば、第1の設定手段が第1の状態以
外の状態を設定している時に、第1のデコード手段は複
数の第1のセル選択信号線のいずれも非選択を指示する
状態に設定され、第2の設定手段が第1の状態以外の状
態を設定している時に、第2のデコード手段は複数の第
2のセル選択信号線のいずれも非選択を指示する状態に
設定される。
外の状態を設定している時に、第1のデコード手段は複
数の第1のセル選択信号線のいずれも非選択を指示する
状態に設定され、第2の設定手段が第1の状態以外の状
態を設定している時に、第2のデコード手段は複数の第
2のセル選択信号線のいずれも非選択を指示する状態に
設定される。
(実施例) 第1図は、本発明の一実施例を示す半導体装置(例え
ば、RAM)の概略の構成ブロック図である。
ば、RAM)の概略の構成ブロック図である。
このRAMは、例えば256ビットのSRAMで構成されてお
り、メモリセルマトリクス30を有している。メモリセル
マトリクス30は、16ビット×16ビットのメモリセル31が
マトリクス状に行方向及び列方向に配列され、行方向の
メモリセル31が第1のセル選択信号線32に接続され、列
方向のメモリセル31が第2のセル選択信号線33に接続さ
れている。外部から供給されるアドレスA7〜A0のうち、
下位アドレス(第2のアドレス情報である列アドレス)
A3〜A0は第2のデコード手段である下位の列アドレスデ
コーダ41に入力されると共に、上位アドレス(第1のア
ドレス情報である行アドレス)A7〜A4が第1のデコード
手段である上位の行アドレスデコーダ42へ入力される構
成になっている。
り、メモリセルマトリクス30を有している。メモリセル
マトリクス30は、16ビット×16ビットのメモリセル31が
マトリクス状に行方向及び列方向に配列され、行方向の
メモリセル31が第1のセル選択信号線32に接続され、列
方向のメモリセル31が第2のセル選択信号線33に接続さ
れている。外部から供給されるアドレスA7〜A0のうち、
下位アドレス(第2のアドレス情報である列アドレス)
A3〜A0は第2のデコード手段である下位の列アドレスデ
コーダ41に入力されると共に、上位アドレス(第1のア
ドレス情報である行アドレス)A7〜A4が第1のデコード
手段である上位の行アドレスデコーダ42へ入力される構
成になっている。
列アドレスデコーダ41は、4ビットの列アドレスA3〜
A0をデコードして16本の列アドレス選択信号XO0〜XO15
を出力する回路であり、そのリセット端子Eが第2の論
理レベル(例えば、“0")になると出力が全て“0"にな
る機能を有している。第3の制御信号である選択信号SE
LX0と第4の制御信号である選択信号SELX1は、2入力の
ノアゲート(以下、NORゲートという)43を介して列ア
ドレスデコーダ41のリセット端子Eに入力される構成に
なっている。さらに、選択信号SELX0と偶数列アドレス
選択信号XO0,XO2,…,XO14とにより、8個の2入力オア
ゲート(以下、ORゲートという)44−0,44−2,…,44−1
4からなる第2の設定手段である第3のゲート回路を介
して、偶数列のメモリセル31が選択される。さらに、選
択信号SELX1と奇数列アドレス選択信号XO1,XO3,…,XO15
とにより、8個のNORゲート44−1,44−3,…,44−15から
なる第2の設定手段である第4のゲート回路を介して、
奇数列のメモリセル31が選択されるようになっている。
A0をデコードして16本の列アドレス選択信号XO0〜XO15
を出力する回路であり、そのリセット端子Eが第2の論
理レベル(例えば、“0")になると出力が全て“0"にな
る機能を有している。第3の制御信号である選択信号SE
LX0と第4の制御信号である選択信号SELX1は、2入力の
ノアゲート(以下、NORゲートという)43を介して列ア
ドレスデコーダ41のリセット端子Eに入力される構成に
なっている。さらに、選択信号SELX0と偶数列アドレス
選択信号XO0,XO2,…,XO14とにより、8個の2入力オア
ゲート(以下、ORゲートという)44−0,44−2,…,44−1
4からなる第2の設定手段である第3のゲート回路を介
して、偶数列のメモリセル31が選択される。さらに、選
択信号SELX1と奇数列アドレス選択信号XO1,XO3,…,XO15
とにより、8個のNORゲート44−1,44−3,…,44−15から
なる第2の設定手段である第4のゲート回路を介して、
奇数列のメモリセル31が選択されるようになっている。
同様に、行アドレスデコーダ42は、8ビットの行アド
レスA7〜A4をデコードして16本の行アドレス選択信号YO
0〜YO15を出力する回路であり、そのリセット端子Eが
“0"になると、出力が全て“0"になる機能を有してい
る。第1の制御信号である選択信号SELY0と偶数行アド
レス選択信号YO0,YO2,…,YO14とにより、8個の2入力O
Rゲート46−0,46−2,…,46−14からなる第1の設定手段
である第1のゲート回路を介して、偶数行のメモリセル
31が選択される。さらに、第2の制御信号である選択信
号SELY1と奇数行アドレス選択信号YO1,YO3,…,YO15とに
より、8個の2入力ORゲート46−1,46−3,…,46−15か
らなる第1の設定手段である第2のゲート回路を介し
て、奇数行のメモリセル31が選択されるようになってい
る。
レスA7〜A4をデコードして16本の行アドレス選択信号YO
0〜YO15を出力する回路であり、そのリセット端子Eが
“0"になると、出力が全て“0"になる機能を有してい
る。第1の制御信号である選択信号SELY0と偶数行アド
レス選択信号YO0,YO2,…,YO14とにより、8個の2入力O
Rゲート46−0,46−2,…,46−14からなる第1の設定手段
である第1のゲート回路を介して、偶数行のメモリセル
31が選択される。さらに、第2の制御信号である選択信
号SELY1と奇数行アドレス選択信号YO1,YO3,…,YO15とに
より、8個の2入力ORゲート46−1,46−3,…,46−15か
らなる第1の設定手段である第2のゲート回路を介し
て、奇数行のメモリセル31が選択されるようになってい
る。
また、書込み許可信号WE及び読出し許可信号REは、デ
ータDAの入出力を制御するための図示しない制御回路等
を介してメモリセルマトリクス30に接続されている。
ータDAの入出力を制御するための図示しない制御回路等
を介してメモリセルマトリクス30に接続されている。
次に、(a)通常の読み書き動作、(b)一括書き込
み動作、(c)テスト動作及び初期化動作について説明
する。
み動作、(c)テスト動作及び初期化動作について説明
する。
(a) 通常の読み書き動作 アドレスA7〜A0が供給されると、そのうちの4ビット
の列アドレスA3〜A0が列アドレスデコーダ41へ入力され
ると共に、行アドレスA7〜A4が行アドレスデコーダ42へ
入力される。列アドレスデコーダ41では、列アドレスA3
〜A0をデコードして16本の列アドレス選択信号XO0〜XO
15のうちの1本だけを第1の論理レベル(例えば、
“1")とし、ORゲート44−0〜44−15を介してメモリセ
ルマトリクス30の列方向のメモリセル31を選択する。同
様に、行アドレスデコーダ42は、行アドレスA7〜A4をデ
コードして16本の行アドレス選択信号YO0〜YO15のうち
の1本だけを“1"にし、ORゲート46−0〜46−15を介し
てメモリセルマトリクス30の行方向のメモリセル31を選
択する。
の列アドレスA3〜A0が列アドレスデコーダ41へ入力され
ると共に、行アドレスA7〜A4が行アドレスデコーダ42へ
入力される。列アドレスデコーダ41では、列アドレスA3
〜A0をデコードして16本の列アドレス選択信号XO0〜XO
15のうちの1本だけを第1の論理レベル(例えば、
“1")とし、ORゲート44−0〜44−15を介してメモリセ
ルマトリクス30の列方向のメモリセル31を選択する。同
様に、行アドレスデコーダ42は、行アドレスA7〜A4をデ
コードして16本の行アドレス選択信号YO0〜YO15のうち
の1本だけを“1"にし、ORゲート46−0〜46−15を介し
てメモリセルマトリクス30の行方向のメモリセル31を選
択する。
メモリセルマトリクス30のメモリセル31は、列アドレ
ス選択信号XO0〜XO15と行アドレス選択信号YO0〜YO15の
両方が“1"になった時に、データDAの読み書きが可能と
なる。そのため、選択信号SELX0=SELX1=SEY0=SELY1
=“0"の時には、メモリセルマトリクス30の256ビット
のメモリセル31のうち、1ビットだけが読み書き可能と
なる。書込み許可信号WEが“1"になると、書込み可能と
なって外部から入力されたデータDAが、選択された1ビ
ットのメモリセル31に書込まれる。また、読出し許可信
号REが“1"の時には読出し可能になり、選択された1ビ
ットのメモリセル31の記憶データDAが外部に出力され
る。
ス選択信号XO0〜XO15と行アドレス選択信号YO0〜YO15の
両方が“1"になった時に、データDAの読み書きが可能と
なる。そのため、選択信号SELX0=SELX1=SEY0=SELY1
=“0"の時には、メモリセルマトリクス30の256ビット
のメモリセル31のうち、1ビットだけが読み書き可能と
なる。書込み許可信号WEが“1"になると、書込み可能と
なって外部から入力されたデータDAが、選択された1ビ
ットのメモリセル31に書込まれる。また、読出し許可信
号REが“1"の時には読出し可能になり、選択された1ビ
ットのメモリセル31の記憶データDAが外部に出力され
る。
このように、選択信号SELX0=SELX1=SELY0=SELY1=
“0"の時、従来のRAMと同様に、1回の書込み動作で、
アドレス0〜255番地にある256ビットのメモリセル31の
うち、1ビットのみが書込み可能(即ち、第1の状態に
設定することが可能)となる。
“0"の時、従来のRAMと同様に、1回の書込み動作で、
アドレス0〜255番地にある256ビットのメモリセル31の
うち、1ビットのみが書込み可能(即ち、第1の状態に
設定することが可能)となる。
(b) 一括書込み動作 第1図の回路においては、4つの選択信号SELX0,SELX
1,SELY0,SELY1の“1",“0"を組み合わせることにより、
1度の書込み動作によって64ビット、128ビット、また
は256ビットのメモリセル31に、外部から入力されるデ
ータDAを書込むことが可能である。その例を次の(b−
1)〜(b−4)で説明する。
1,SELY0,SELY1の“1",“0"を組み合わせることにより、
1度の書込み動作によって64ビット、128ビット、また
は256ビットのメモリセル31に、外部から入力されるデ
ータDAを書込むことが可能である。その例を次の(b−
1)〜(b−4)で説明する。
(b−1) SELX0=“1",SELX1=“0",SELY0=“1",SE
LY1=“0"の場合 ORゲート44−0〜44−15及びORゲート46−0〜46−15
のうちの偶数番目の出力が全て“1"(即ち、第2の状
態)になり、これらのアドレス選択信号によって選択さ
れる64ビットのメモリセル31に、外部からのデータDA
(例えば、“1")を一度に書込むことができる。
LY1=“0"の場合 ORゲート44−0〜44−15及びORゲート46−0〜46−15
のうちの偶数番目の出力が全て“1"(即ち、第2の状
態)になり、これらのアドレス選択信号によって選択さ
れる64ビットのメモリセル31に、外部からのデータDA
(例えば、“1")を一度に書込むことができる。
(b−2) SELX0=“0",SELX1=“1",SEY0=“1",SEL
Y1=“0"の場合 列側のORゲート44−0〜44−15の出力のうちの奇数番
目の出力だけが全て“1"(即ち、第3の状態)になり、
行側のORゲート46−0〜46−15のうちの偶数番目の出力
だけが全て“1"(即ち、第2の状態)になる。そのた
め、これらのアドレス選択信号によって選択された前記
とは別の64ビットのメモリセル31に、外部からのデータ
DA(例えば、“0")を一度に書込むことができる。
Y1=“0"の場合 列側のORゲート44−0〜44−15の出力のうちの奇数番
目の出力だけが全て“1"(即ち、第3の状態)になり、
行側のORゲート46−0〜46−15のうちの偶数番目の出力
だけが全て“1"(即ち、第2の状態)になる。そのた
め、これらのアドレス選択信号によって選択された前記
とは別の64ビットのメモリセル31に、外部からのデータ
DA(例えば、“0")を一度に書込むことができる。
(b−3) SELX0=“1",SELX1=“0",SELY0=“1",SE
LY1=“1"の場合 列側のORゲート44−0〜44−15の出力のうちの偶数番
目の出力だけが“1"(即ち、第2の状態)になり、行側
のORゲート46−0〜46−15の出力が全て“1"(即ち、第
4の状態)になる。そのため、一度の書込みで、128ビ
ット(16×16のマトリクスのうち、右から1列おきに)
のメモリセル31に一度にデータDAを書込むことができ
る。
LY1=“1"の場合 列側のORゲート44−0〜44−15の出力のうちの偶数番
目の出力だけが“1"(即ち、第2の状態)になり、行側
のORゲート46−0〜46−15の出力が全て“1"(即ち、第
4の状態)になる。そのため、一度の書込みで、128ビ
ット(16×16のマトリクスのうち、右から1列おきに)
のメモリセル31に一度にデータDAを書込むことができ
る。
(b−4) SELX0=SELX1=SELY0=SELY1=“1"の場合 列側のORゲート44−0〜44−15及び行側のORゲート46
−0〜46−15の出力は全て“1"(即ち、第4の状態)に
なるので、256ビット全てのメモリセル31に対する書込
みが可能となり、全ビットのメモリセル31に対して一度
にデータDAを書込むことができる。
−0〜46−15の出力は全て“1"(即ち、第4の状態)に
なるので、256ビット全てのメモリセル31に対する書込
みが可能となり、全ビットのメモリセル31に対して一度
にデータDAを書込むことができる。
(c) テスト動作及び初期化動作 “1"が書かれたメモリセル31を黒、“0"が書かれたメ
モリセル31を白とする。
モリセル31を白とする。
メモリセル31の動作テストでは、マトリクス状に配列
されたメモリセル31が全て正常に読み書きでき、かつ隣
接するメモリセル31からのリーク等によってそのメモリ
セル31のデータが壊されたりしないことを確かめる。
されたメモリセル31が全て正常に読み書きでき、かつ隣
接するメモリセル31からのリーク等によってそのメモリ
セル31のデータが壊されたりしないことを確かめる。
そのため、メモリセルマトリクス30がチェッカーフラ
グのように白黒互い違いになるようにデータDAを書いた
り、白黒の横縞、白黒の縦縞、全て白、あるいは全て黒
になるようにデータDAを書込んだりする。
グのように白黒互い違いになるようにデータDAを書いた
り、白黒の横縞、白黒の縦縞、全て白、あるいは全て黒
になるようにデータDAを書込んだりする。
このような場合、前記(b)のように、選択信号SELX
0,SELX1,SELY0,SELY1の4つを組み合わせれば、チェッ
カーフラグにするには4回、横縞と縦縞にするには2
回、全白と全黒にするには1回の書込み動作で、データ
DAのセットが完了する。そのため、その後指定したアド
レス毎にデターDAを読出せば、メモリセルマトリクス30
のビットテストが完了する。
0,SELX1,SELY0,SELY1の4つを組み合わせれば、チェッ
カーフラグにするには4回、横縞と縦縞にするには2
回、全白と全黒にするには1回の書込み動作で、データ
DAのセットが完了する。そのため、その後指定したアド
レス毎にデターDAを読出せば、メモリセルマトリクス30
のビットテストが完了する。
また、例えばリセット信号発生時に、選択信号SELX0
=SELX1=SELY0=SELY1=“1"とすれば、一瞬にしてメ
モリセルマトリクス30の記憶データDAを初期化できる。
=SELX1=SELY0=SELY1=“1"とすれば、一瞬にしてメ
モリセルマトリクス30の記憶データDAを初期化できる。
従って、メモリセルマトリクス30に対するビットテス
ト時のデータ書込み時間を短縮でき、それによってRAM
の低コスト化が図れる。さらに、実用上においても、RA
Mデータの初期化が必要な時は、選択信号SELX0,SELX1,S
ELY0,SELY1をコントロールすることにより、短時間で初
期化できる。その上、リセット信号等の発生時に、これ
らの選択信号SELX0,SELX1,SELY0,SELY1を全て“1"にす
れば、従来ソフトウェアで行っていたRAMデータの初期
化が必要なくなり、短時間で初期化が行える。
ト時のデータ書込み時間を短縮でき、それによってRAM
の低コスト化が図れる。さらに、実用上においても、RA
Mデータの初期化が必要な時は、選択信号SELX0,SELX1,S
ELY0,SELY1をコントロールすることにより、短時間で初
期化できる。その上、リセット信号等の発生時に、これ
らの選択信号SELX0,SELX1,SELY0,SELY1を全て“1"にす
れば、従来ソフトウェアで行っていたRAMデータの初期
化が必要なくなり、短時間で初期化が行える。
なお、本発明は上記実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。
が可能である。その変形例としては、例えば次のような
ものがある。
(i) 上記実施例では、アドレスA7〜A0を下位の列ア
ドレスA3〜A0と上位の行アドレスA7〜A4に分けて列アド
レスデコーダ41及び行アドレスデコーダ42でそれぞれデ
コードし、メモリセル31の選択を行っているが、例えば
DRAMのように、個別の列アドレスA3〜A0及び行アドレス
A7〜A4を列アドレスデコーダ41及び行アドレス42へそれ
ぞれ入力する構成にしてもよい。なお、DRAMの場合に
は、メモリセルマトリクス30に、リフレッシュ回路やセ
ンスアンプ回路等を付加すればよい。
ドレスA3〜A0と上位の行アドレスA7〜A4に分けて列アド
レスデコーダ41及び行アドレスデコーダ42でそれぞれデ
コードし、メモリセル31の選択を行っているが、例えば
DRAMのように、個別の列アドレスA3〜A0及び行アドレス
A7〜A4を列アドレスデコーダ41及び行アドレス42へそれ
ぞれ入力する構成にしてもよい。なお、DRAMの場合に
は、メモリセルマトリクス30に、リフレッシュ回路やセ
ンスアンプ回路等を付加すればよい。
(ii) 第1図では4本の選択信号SELX0,SELX1,SELY0,
SELY1を用いているが、例えば1本の共通選択信号を用
い、その共通選択信号を“1"とすれば、一瞬にしてメモ
リセルマトリクス30のデータを初期化でき、それによっ
て初期化時間の短縮化と、選択信号線数の削減化による
回路構成の簡単化が図れる。
SELY1を用いているが、例えば1本の共通選択信号を用
い、その共通選択信号を“1"とすれば、一瞬にしてメモ
リセルマトリクス30のデータを初期化でき、それによっ
て初期化時間の短縮化と、選択信号線数の削減化による
回路構成の簡単化が図れる。
(iii) 第1図では、一括書込み用のゲート回路を2
入力ORゲート44−0〜44−15,46−0〜46−15で構成し
たが、選択信号SELX0,SELX1,SELY0,SELY1の極性を換え
ることにより、ANDゲート等の他のゲート回路を用いる
ことができる。さらに、アドレスデコーダ41,42のリセ
ット端子Eに加えるリセット信号をNORゲート43,45で生
成しているが、選択信号SELX0,SELX1,SELY0,SELY1を用
いずに、それとは別個のリセット信号を用いて該列アド
レスデコーダ41及び行アドレスデコーダ42をリセットす
る回路構成にしてもよい。
入力ORゲート44−0〜44−15,46−0〜46−15で構成し
たが、選択信号SELX0,SELX1,SELY0,SELY1の極性を換え
ることにより、ANDゲート等の他のゲート回路を用いる
ことができる。さらに、アドレスデコーダ41,42のリセ
ット端子Eに加えるリセット信号をNORゲート43,45で生
成しているが、選択信号SELX0,SELX1,SELY0,SELY1を用
いずに、それとは別個のリセット信号を用いて該列アド
レスデコーダ41及び行アドレスデコーダ42をリセットす
る回路構成にしてもよい。
(iv) 第1図では、256ビットのメモリセルマトリク
ス30を選択する場合について説明したが、そのメモリセ
ルマトリクス30のビット数は256ビット以外の数でもよ
い。
ス30を選択する場合について説明したが、そのメモリセ
ルマトリクス30のビット数は256ビット以外の数でもよ
い。
(発明の効果) 以上詳細に説明したように、第1の発明によれば、第
1及び第2の制御信号の論理レベルの組み合わせによっ
て、複数の第1のセル選択信号線を4つの状態のいずれ
かに設定することができ、第3及び第4の制御信号の論
理レベルの組み合わせによって、複数の第2のセル選択
信号線を4つの状態のいずれかに設定することができる
ようにしている。そのため、それぞれ2つの制御信号に
よって、第1のセル選択信号線、第2のセル選択信号線
の選択状態が制御できるので、メモリセルの選択の自由
度が向上し、複数のメモリセルに対して、1つのメモリ
セルから全てのメモリセルの選択が行える。
1及び第2の制御信号の論理レベルの組み合わせによっ
て、複数の第1のセル選択信号線を4つの状態のいずれ
かに設定することができ、第3及び第4の制御信号の論
理レベルの組み合わせによって、複数の第2のセル選択
信号線を4つの状態のいずれかに設定することができる
ようにしている。そのため、それぞれ2つの制御信号に
よって、第1のセル選択信号線、第2のセル選択信号線
の選択状態が制御できるので、メモリセルの選択の自由
度が向上し、複数のメモリセルに対して、1つのメモリ
セルから全てのメモリセルの選択が行える。
従って、例えば、メモリセルマトリクスのビットテス
ト時のデータ書込み時間を短縮でき、それによってRAM
等の半導体装置の低コスト化が期待できる。さらに、実
用上においても、RAMデータ等の半導体装置データの初
期化が必要な時は、第1〜第4の制御信号をコントロー
ルすることにより、短時間で初期化できる。その上、リ
セット信号等の発生時に、第1〜第4の制御信号を例え
ば全て第1の論理レベルにすれば、従来ソフトウェアで
実行していたRAMデータ等の半導体装置データの初期化
が必要でなく、ハードウェアを用いて短時間に初期化が
行える。
ト時のデータ書込み時間を短縮でき、それによってRAM
等の半導体装置の低コスト化が期待できる。さらに、実
用上においても、RAMデータ等の半導体装置データの初
期化が必要な時は、第1〜第4の制御信号をコントロー
ルすることにより、短時間で初期化できる。その上、リ
セット信号等の発生時に、第1〜第4の制御信号を例え
ば全て第1の論理レベルにすれば、従来ソフトウェアで
実行していたRAMデータ等の半導体装置データの初期化
が必要でなく、ハードウェアを用いて短時間に初期化が
行える。
第2の発明によれば、第1の設定手段が第1の状態以
外の状態を設定している時に、第1のデコード手段は複
数の第1のセル選択信号線のいずれも非選択を指示する
状態に設定され、第2の設定手段が第1の状態以外の状
態を設定している時に、第2のデコード手段は複数の第
2のセル選択信号線のいずれも非選択を指示する状態に
設定されるようにしている。そのため、第1の発明とほ
ぼ同様の効果が得られる上に、第1及び第2の設定手段
が第1の状態以外の状態を設定している時に、その状態
が第1及び第2のデコード手段からの指示の影響を受け
て誤ったメモリセルの選択をしないという効果がある。
外の状態を設定している時に、第1のデコード手段は複
数の第1のセル選択信号線のいずれも非選択を指示する
状態に設定され、第2の設定手段が第1の状態以外の状
態を設定している時に、第2のデコード手段は複数の第
2のセル選択信号線のいずれも非選択を指示する状態に
設定されるようにしている。そのため、第1の発明とほ
ぼ同様の効果が得られる上に、第1及び第2の設定手段
が第1の状態以外の状態を設定している時に、その状態
が第1及び第2のデコード手段からの指示の影響を受け
て誤ったメモリセルの選択をしないという効果がある。
第1図は本発明の一実施例を示す半導体装置(例えば、
RAM)の概略の構成ブロック図、第2図は従来の半導体
装置(例えば、RAM)の概略の構成ブロック図である。 30……メモリセルマトリクス、31……メモリセル、32,3
3……第1,第2のセル選択信号線、41……列アドレスデ
コーダ、42……行アドレスデコーダ、44−0〜44−15,4
6−0〜46−15……ORゲート、A7〜A0……アドレス、A3
〜A0……列アドレス、A7〜A4……行アドレス、SELY0,SE
LY1,SELX0,SELX1……第1,第2,第3,第4の選択信号、XO0
〜XO15……列アドレス選択信号、YO0〜YO15……行アド
レス選択信号。
RAM)の概略の構成ブロック図、第2図は従来の半導体
装置(例えば、RAM)の概略の構成ブロック図である。 30……メモリセルマトリクス、31……メモリセル、32,3
3……第1,第2のセル選択信号線、41……列アドレスデ
コーダ、42……行アドレスデコーダ、44−0〜44−15,4
6−0〜46−15……ORゲート、A7〜A0……アドレス、A3
〜A0……列アドレス、A7〜A4……行アドレス、SELY0,SE
LY1,SELX0,SELX1……第1,第2,第3,第4の選択信号、XO0
〜XO15……列アドレス選択信号、YO0〜YO15……行アド
レス選択信号。
Claims (2)
- 【請求項1】各々が、複数の第1のセル選択信号線の状
態及び複数の第2のセル選択信号線の状態により選択可
能な、マトリクス状に配置された複数のメモリセルと、 前記複数の第1のセル選択信号線のうち第1のアドレス
情報に対応するものの選択を指示する第1のデコード手
段と、 前記複数の第2のセル選択信号線のうち第2のアドレス
情報に対応するものの選択を指示する第2のデコード手
段と、 第1と第2の論理レベルに設定可能な第1と第2の制御
信号の論理レベルの組み合わせにより、前記複数の第1
のセル選択信号線を、前記第1のデコード手段の指示に
応じた状態、偶数番目に相当する少なくとも2つ以上の
第1のセル選択信号線を選択する状態、奇数番目に相当
する少なくとも2つ以上の第1のセル選択信号線を選択
する状態、奇数番目並びに偶数番目に相当する第1のセ
ル選択信号線を一括選択する状態のいずれかに設定する
第1の設定手段と、 第1と第2の論理レベルに設定可能な第3と第4の制御
信号の論理レベルの組み合わせにより、前記複数の第2
のセル選択信号線を、前記第2のデコード手段の指示に
応じた状態、偶数番目に相当する少なくとも2つ以上の
第2のセル選択信号線を選択する状態、奇数番目に相当
する少なくとも2つ以上の第2のセル選択信号線を選択
する状態、奇数番目並びに偶数番目に相当する第2のセ
ル選択信号線を一括選択する状態のいずれかに設定する
第2の設定手段と、 を有し、前記第1及び前記第2のセル選択信号線の状態
にて選択されたメモリセルに所望のデータを書込むこと
を特徴とする半導体装置。 - 【請求項2】各々が、複数の第1のセル選択信号線の状
態及び複数の第2のセル選択信号線の状態により選択可
能な、マトリクス状に配置された複数のメモリセルと、 前記複数の第1のセル選択信号線のうち第1のアドレス
情報に対応するものの選択を指示する第1のデコード手
段と、 前記複数の第2のセル選択信号線のうち第2のアドレス
情報に対応するものの選択を指示する第2のデコード手
段と、 前記複数の第1のセル選択信号線を、前記第1のデコー
ド手段の指示に応じた第1の状態、偶数番目に相当する
少なくとも2つ以上の第1のセル選択信号線を選択する
第2の状態、奇数番目に相当する少なくとも2つ以上の
第1のセル選択信号線を選択する第3の状態、奇数番目
並びに偶数番目に相当する第1のセル選択信号線を一括
選択する第4の状態のいずれかに設定する第1の設定手
段と、 前記複数の第2のセル選択信号線を、前記第2のデコー
ド手段の指示に応じた第1の状態、偶数番目に相当する
少なくとも2つ以上の第2のセル選択信号線を選択する
第2の状態、奇数番目に相当する少なくとも2つ以上の
第2のセル選択信号線を選択する第3の状態、奇数番目
並びに偶数番目に相当する第2のセル選択信号線を一括
選択する第4の状態のいずれかに設定する第2の設定手
段と、 を有し、前記第1及び前記第2のセル選択信号線の状態
にて選択されたメモリセルに所望のデータを書込むもの
であり、前記第1の設定手段が前記第1の状態以外の状
態を設定している時に、前記第1のデコード手段は前記
複数の第1のセル選択信号線のいずれも非選択を指示す
る状態に設定され、前記第2の設定手段が前記第1の状
態以外の状態に設定している時に、前記第2のデコード
手段は前記複数の第2のセル選択信号線のいずれも非選
択を指示する状態に設定されることを特徴とする半導体
装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02284578A JP3100617B2 (ja) | 1990-10-23 | 1990-10-23 | 半導体装置 |
US07/777,594 US5267212A (en) | 1990-10-23 | 1991-10-16 | Random access memory with rapid test pattern writing |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02284578A JP3100617B2 (ja) | 1990-10-23 | 1990-10-23 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04159688A JPH04159688A (ja) | 1992-06-02 |
JP3100617B2 true JP3100617B2 (ja) | 2000-10-16 |
Family
ID=17680281
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP02284578A Expired - Fee Related JP3100617B2 (ja) | 1990-10-23 | 1990-10-23 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5267212A (ja) |
JP (1) | JP3100617B2 (ja) |
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JPH06203597A (ja) * | 1992-09-25 | 1994-07-22 | Nec Corp | ダイナミックram |
JPH06176598A (ja) * | 1992-12-07 | 1994-06-24 | Nec Corp | ダイナミック型半導体メモリ回路 |
US5440524A (en) * | 1994-02-01 | 1995-08-08 | Integrated Device Technology, Inc. | Method and apparatus for simuilataneous long writes of multiple cells of a row in a static ram |
US5508631A (en) * | 1994-10-27 | 1996-04-16 | Mitel Corporation | Semiconductor test chip with on wafer switching matrix |
US5511164A (en) | 1995-03-01 | 1996-04-23 | Unisys Corporation | Method and apparatus for determining the source and nature of an error within a computer system |
FR2771840B1 (fr) * | 1997-11-28 | 2003-06-27 | Sgs Thomson Microelectronics | Memoire rom testable en consommation statique |
JP3466501B2 (ja) * | 1999-03-26 | 2003-11-10 | フーリエ有限会社 | セレクタ |
JP4570194B2 (ja) * | 2000-02-22 | 2010-10-27 | Okiセミコンダクタ株式会社 | 半導体メモリ |
JP4999287B2 (ja) * | 2005-06-13 | 2012-08-15 | ルネサスエレクトロニクス株式会社 | スタティック型半導体記憶装置 |
US9437328B2 (en) * | 2012-11-30 | 2016-09-06 | Silicon Motion Inc. | Apparatus and method for applying at-speed functional test with lower-speed tester |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4047163A (en) * | 1975-07-03 | 1977-09-06 | Texas Instruments Incorporated | Fault-tolerant cell addressable array |
DE3176810D1 (en) * | 1980-12-23 | 1988-08-18 | Fujitsu Ltd | Electrically programmable non-volatile semiconductor memory device |
US4689772A (en) * | 1985-10-30 | 1987-08-25 | International Business Machines Corporation | Read complete test technique for memory arrays |
US4899307A (en) * | 1987-04-10 | 1990-02-06 | Tandem Computers Incorporated | Stack with unary encoded stack pointer |
JPS6452300A (en) * | 1987-08-24 | 1989-02-28 | Hitachi Ltd | Semiconductor memory device |
JPH01109921A (ja) * | 1987-10-23 | 1989-04-26 | Ricoh Co Ltd | プログラマブルロジックアレイ |
JP2854305B2 (ja) * | 1988-10-07 | 1999-02-03 | 株式会社日立製作所 | 半導体記憶装置と半導体記憶装置の動作方法 |
-
1990
- 1990-10-23 JP JP02284578A patent/JP3100617B2/ja not_active Expired - Fee Related
-
1991
- 1991-10-16 US US07/777,594 patent/US5267212A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US5267212A (en) | 1993-11-30 |
JPH04159688A (ja) | 1992-06-02 |
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