JPH05274895A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05274895A JPH05274895A JP6785292A JP6785292A JPH05274895A JP H05274895 A JPH05274895 A JP H05274895A JP 6785292 A JP6785292 A JP 6785292A JP 6785292 A JP6785292 A JP 6785292A JP H05274895 A JPH05274895 A JP H05274895A
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- JP
- Japan
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- test
- cell array
- lines
- digit
- word line
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
Abstract
(57)【要約】
【目的】動作テスト用のデータパターンを変えることな
く行デコーダ，列デコーダの出力信号線間の短絡を検出
する。 【構成】テスト用のワード線ＷＬｄ２と、このワード線
ＷＬｄ２が選択レベルのとき各ディジット線ＤＬ１〜Ｄ
Ｌｎに対して予め設定された特定のパターンのデータを
伝達するトランジスタＱ１〜Ｑ４によるマスクＲＯＭ型
のメモリセルとによるテスト用のセルアレイをダミーセ
ルアレイ２に設ける。これに伴いダミーデコーダ７及び
基準セルアレイ３の一部を変更する。このテスト用のセ
ルアレイおデータを読出して列デコーダ６等の出力信号
線間の短絡の有無を検出する。
く行デコーダ，列デコーダの出力信号線間の短絡を検出
する。 【構成】テスト用のワード線ＷＬｄ２と、このワード線
ＷＬｄ２が選択レベルのとき各ディジット線ＤＬ１〜Ｄ
Ｌｎに対して予め設定された特定のパターンのデータを
伝達するトランジスタＱ１〜Ｑ４によるマスクＲＯＭ型
のメモリセルとによるテスト用のセルアレイをダミーセ
ルアレイ２に設ける。これに伴いダミーデコーダ７及び
基準セルアレイ３の一部を変更する。このテスト用のセ
ルアレイおデータを読出して列デコーダ６等の出力信号
線間の短絡の有無を検出する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にＥＰＲＯＭ型の半導体記憶装置に関する。
特にＥＰＲＯＭ型の半導体記憶装置に関する。
【０００２】
【従来の技術】従来、この種の半導体記憶装置は、一例
として図３に示すように、行方向，列方向にマトリクス
状に配列されたＥＰＲＯＭ型の複数のメモリセルＭＣ、
選択レベルのときこれら複数のメモリセルＭＣを行単位
で選択状態とする複数のワード線ＷＬ１〜ＷＬｎ、及び
複数のメモリセルＭＣの各列とそれぞれ対応して設けら
れ選択状態のメモリセルＭＣのデータを伝達する複数の
ディジット線ＤＬ１〜ＤＬｍを備えたメモリセルアレイ
１と、行アドレス信号ＡＤｒに従って複数のワード線Ｗ
Ｌ１〜ＷＬｎのうちの所定のワード線を選択レベルとす
る行デコーダ４と、列アドレス信号ＡＤｃに従って複数
のディジット線ＤＬ１〜ＤＬｍのうちの所定のディジッ
ト線を選択する第１及び第２の列デコーダ５，６並びに
列選択回路８と、これら第１，第２の列デコーダ５，６
及び列選択回路８により選択されたディジット線に伝達
された信号を基準信号と比較しそのレベルを判定するセ
ンス増幅回路９と、このセンス増幅回路９に基準信号を
供給する基準セルアレイ３ａと、ダミー用のワード線Ｗ
Ｌｄ、及び各ディジット線ＤＬ１〜ＤＬｍとそれぞれ対
応して設けられダミー用のワード線ＷＬｄが選択レベル
のとき選択状態となるダミー用の複数のメモリセルＭＣ
を備えたダミーセルアレイ２ａと、ワード線ＷＬ１〜Ｗ
Ｌｎが全て非選択レベルのときダミーアドレス信号ＡＤ
ｄによりダミー用のワード線ＷＬｄを選択レベルとする
ダミーデコーダ７ａとを有する構成となっていた。
として図３に示すように、行方向，列方向にマトリクス
状に配列されたＥＰＲＯＭ型の複数のメモリセルＭＣ、
選択レベルのときこれら複数のメモリセルＭＣを行単位
で選択状態とする複数のワード線ＷＬ１〜ＷＬｎ、及び
複数のメモリセルＭＣの各列とそれぞれ対応して設けら
れ選択状態のメモリセルＭＣのデータを伝達する複数の
ディジット線ＤＬ１〜ＤＬｍを備えたメモリセルアレイ
１と、行アドレス信号ＡＤｒに従って複数のワード線Ｗ
Ｌ１〜ＷＬｎのうちの所定のワード線を選択レベルとす
る行デコーダ４と、列アドレス信号ＡＤｃに従って複数
のディジット線ＤＬ１〜ＤＬｍのうちの所定のディジッ
ト線を選択する第１及び第２の列デコーダ５，６並びに
列選択回路８と、これら第１，第２の列デコーダ５，６
及び列選択回路８により選択されたディジット線に伝達
された信号を基準信号と比較しそのレベルを判定するセ
ンス増幅回路９と、このセンス増幅回路９に基準信号を
供給する基準セルアレイ３ａと、ダミー用のワード線Ｗ
Ｌｄ、及び各ディジット線ＤＬ１〜ＤＬｍとそれぞれ対
応して設けられダミー用のワード線ＷＬｄが選択レベル
のとき選択状態となるダミー用の複数のメモリセルＭＣ
を備えたダミーセルアレイ２ａと、ワード線ＷＬ１〜Ｗ
Ｌｎが全て非選択レベルのときダミーアドレス信号ＡＤ
ｄによりダミー用のワード線ＷＬｄを選択レベルとする
ダミーデコーダ７ａとを有する構成となっていた。
【０００３】行デコーダ４及び列デコーダ５，６によっ
て選択状態となったメモリセルアレイ１のメモリセルＭ
Ｃには、書込み回路（図示省略）によりデータが書込ま
れ、またこのメモリセルＭＣに書込まれているデータが
読出される。このメモリセルアレイ１はユーザが自由に
利用できる。
て選択状態となったメモリセルアレイ１のメモリセルＭ
Ｃには、書込み回路（図示省略）によりデータが書込ま
れ、またこのメモリセルＭＣに書込まれているデータが
読出される。このメモリセルアレイ１はユーザが自由に
利用できる。
【０００４】ダミーセルアレイ２ａは、製品を識別する
ための製品コードやメモリ容量等を書込んでおく領域で
あり、通常書込みはできない。
ための製品コードやメモリ容量等を書込んでおく領域で
あり、通常書込みはできない。
【０００５】列デコーダ５，６は、まず列デコーダ５で
複数のディジット線ＤＬ１〜ＤＬｍのうちの１つのグル
ープを選択し、列デコーダ６で１つのグループのうちの
個々のディジット線を選択する。
複数のディジット線ＤＬ１〜ＤＬｍのうちの１つのグル
ープを選択し、列デコーダ６で１つのグループのうちの
個々のディジット線を選択する。
【０００６】この半導体記憶装置の動作テストは、メモ
リセルアレイ１の各メモリセルＭＣに所定のデータを書
込み、これを読出すことにより行う。近年、市場の要求
により、半導体記憶装置の高集積化，大容量化に伴な
い、メモリセルの微細化が進み、配線間隔が狭くなり、
デコーダ信号のショートの不良が高くなって来た。しか
しながら、最近、大容量化しても、製品歩留りを下げな
いように、不良のメモリセルを救済する救済セルが搭載
されるようになった。このメモリセルアレイ１のメモリ
セルＭＣに書込むデータのパターンは救済セルを含めて
複雑化しているが、通常列デコーダ５，６や行デコーダ
４の選択パターンに合わせて同一のパターンをくり返え
す構成となっている。
リセルアレイ１の各メモリセルＭＣに所定のデータを書
込み、これを読出すことにより行う。近年、市場の要求
により、半導体記憶装置の高集積化，大容量化に伴な
い、メモリセルの微細化が進み、配線間隔が狭くなり、
デコーダ信号のショートの不良が高くなって来た。しか
しながら、最近、大容量化しても、製品歩留りを下げな
いように、不良のメモリセルを救済する救済セルが搭載
されるようになった。このメモリセルアレイ１のメモリ
セルＭＣに書込むデータのパターンは救済セルを含めて
複雑化しているが、通常列デコーダ５，６や行デコーダ
４の選択パターンに合わせて同一のパターンをくり返え
す構成となっている。
【０００７】
【発明が解決しようとする課題】この従来の半導体記憶
装置では、その動作テストが、メモリセルアレイ１のメ
モリセルＭＣに、列デコーダ５，６や行デコーダ４の選
択パターンに合せて同一のパターンのデータをくり返し
て書込み、これを読出して行う構成となっているので、
例えばワード線ＷＬ１及びディジット線ＤＬ１，ＤＬ
２，ＤＬ３，ＤＬ４と接続するメモリセルＭＣに“１１
００”というデータを書込み，読出したとき、列デコー
ダ６からの列選択信号ＣＬａ，ＣＬｂの信号線が短絡し
ているような場合、読出されたデータは書込まれたデー
タと同一の“１１００”となり、列選択信号ＣＬａ，Ｃ
Ｌｂの信号線が短絡していることを検出できないという
問題点があった。このことはワード線の短絡についても
同様であり、この問題点をテスト用のデコーダのパター
ンにより解決しようとするとテスト用のデータのパター
ンが複雑化しその作成が困難になるという問題点があっ
た。
装置では、その動作テストが、メモリセルアレイ１のメ
モリセルＭＣに、列デコーダ５，６や行デコーダ４の選
択パターンに合せて同一のパターンのデータをくり返し
て書込み、これを読出して行う構成となっているので、
例えばワード線ＷＬ１及びディジット線ＤＬ１，ＤＬ
２，ＤＬ３，ＤＬ４と接続するメモリセルＭＣに“１１
００”というデータを書込み，読出したとき、列デコー
ダ６からの列選択信号ＣＬａ，ＣＬｂの信号線が短絡し
ているような場合、読出されたデータは書込まれたデー
タと同一の“１１００”となり、列選択信号ＣＬａ，Ｃ
Ｌｂの信号線が短絡していることを検出できないという
問題点があった。このことはワード線の短絡についても
同様であり、この問題点をテスト用のデコーダのパター
ンにより解決しようとするとテスト用のデータのパター
ンが複雑化しその作成が困難になるという問題点があっ
た。
【０００８】本発明の目的は、従来のテスト用のデータ
のパターンを変えることなく列デコーダ，行デコーダの
出力信号線間の短絡を検出することができる半導体記憶
装置を提供することにある。
のパターンを変えることなく列デコーダ，行デコーダの
出力信号線間の短絡を検出することができる半導体記憶
装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体記憶装置
は、行方向，列方向にマトリクス状に配列されたＥＰＲ
ＯＭ型の複数のメモリセル、選択レベルのときこれら複
数のメモリセルを行単位で選択状態とする複数のワード
線、及び前記複数のメモリセルの各列とそれぞれ対応し
て設けられ選択状態のメモリセルのデータを伝達する複
数のディジット線を備えたメモリセルアレイと、行アド
レス信号に従って前記複数のワード線のうちの所定のワ
ード線を選択レベルとする行デコーダと、列アドレス信
号に従って前記複数のディジット線のうちの所定のディ
ジット線を選択する列デコーダと、この列デコーダによ
り選択されたディジット線に伝達された信号のレベルを
判定するセンス増幅回路とを有する半導体記憶装置にお
いて、前記複数のワード線が全て非選択レベルのとき選
択レベルとなるテスト用のワード線と、ゲートをそれぞ
れ前記テスト用のワード線と接続しドレインを前記各デ
ィジット線とそれぞれ対応して接続し前記テスト用のワ
ード線が選択レベルのとき前記複数のディジット線に対
して予め設定された特定のパターンのデータを伝達する
ように形成されたトランジスタによるマスクＲＯＭ型の
複数のテスト用のメモリセルとを備えたテスト用のセル
アレイを含むんで構成される。
は、行方向，列方向にマトリクス状に配列されたＥＰＲ
ＯＭ型の複数のメモリセル、選択レベルのときこれら複
数のメモリセルを行単位で選択状態とする複数のワード
線、及び前記複数のメモリセルの各列とそれぞれ対応し
て設けられ選択状態のメモリセルのデータを伝達する複
数のディジット線を備えたメモリセルアレイと、行アド
レス信号に従って前記複数のワード線のうちの所定のワ
ード線を選択レベルとする行デコーダと、列アドレス信
号に従って前記複数のディジット線のうちの所定のディ
ジット線を選択する列デコーダと、この列デコーダによ
り選択されたディジット線に伝達された信号のレベルを
判定するセンス増幅回路とを有する半導体記憶装置にお
いて、前記複数のワード線が全て非選択レベルのとき選
択レベルとなるテスト用のワード線と、ゲートをそれぞ
れ前記テスト用のワード線と接続しドレインを前記各デ
ィジット線とそれぞれ対応して接続し前記テスト用のワ
ード線が選択レベルのとき前記複数のディジット線に対
して予め設定された特定のパターンのデータを伝達する
ように形成されたトランジスタによるマスクＲＯＭ型の
複数のテスト用のメモリセルとを備えたテスト用のセル
アレイを含むんで構成される。
【００１０】また、テスト用のセルアレイが、複数のデ
ィジット線が非選択状態のとき選択状態となりセンス増
幅回路と接続するテスト用のディジット線と、ゲートを
それぞれ対応するワード線と接続しドレインを前記テス
ト用のディジット線と接続し前記各ワード線が選択レベ
ルのときのこれらワード線に対するデータが予め設定さ
れた特定のパターンとなるように形成されたトランジス
タによるマスクＲＯＭ型の複数のテスト用のメモリセル
とを備えて構成される。
ィジット線が非選択状態のとき選択状態となりセンス増
幅回路と接続するテスト用のディジット線と、ゲートを
それぞれ対応するワード線と接続しドレインを前記テス
ト用のディジット線と接続し前記各ワード線が選択レベ
ルのときのこれらワード線に対するデータが予め設定さ
れた特定のパターンとなるように形成されたトランジス
タによるマスクＲＯＭ型の複数のテスト用のメモリセル
とを備えて構成される。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１２】図１は本発明の第１の実施例を示す回路図
である。
である。
【００１３】この実施例が図３に示された従来の半導体
記憶装置と相違する点は、ダミーセルアレイ２を、複数
のワード線ＷＬ１〜ＷＬｎ及びダミー用のワード線ＷＬ
ｄ１が全て非選択レベルのとき選択レベルとなるテスト
用のワード線ＷＬｄ２と、ゲートをそれぞれテスト用の
ワード線ＷＬｄ２と接続しドレインを各ディジット線Ｄ
Ｌ１〜ＤＬｍとそれぞれ対応して接続しテスト用のワー
ド線ＷＬｄ２が選択レベルのとき複数のディジット線Ｄ
Ｌ１〜ＤＬｍに対して予め設定された特定のパターンの
データを伝達するように形成されたトランジスタＱ１〜
Ｑ４（ただしデータ“０”のトランジスタは削除）によ
るマスクＲＯＭ型の複数のテスト用のメモリセルとを備
えたテスト用のセルアレイを含む構成とし、これに伴い
ダミーデコーダ７をダミー用，テスト用のワード線ＷＬ
ｄ１，ＷＬｄ２の選択ができるようにし、かつ基準セル
アレイ３にテスト用のワード線ＷＬｄ２により選択され
るメモリセルを設けた点にある。
記憶装置と相違する点は、ダミーセルアレイ２を、複数
のワード線ＷＬ１〜ＷＬｎ及びダミー用のワード線ＷＬ
ｄ１が全て非選択レベルのとき選択レベルとなるテスト
用のワード線ＷＬｄ２と、ゲートをそれぞれテスト用の
ワード線ＷＬｄ２と接続しドレインを各ディジット線Ｄ
Ｌ１〜ＤＬｍとそれぞれ対応して接続しテスト用のワー
ド線ＷＬｄ２が選択レベルのとき複数のディジット線Ｄ
Ｌ１〜ＤＬｍに対して予め設定された特定のパターンの
データを伝達するように形成されたトランジスタＱ１〜
Ｑ４（ただしデータ“０”のトランジスタは削除）によ
るマスクＲＯＭ型の複数のテスト用のメモリセルとを備
えたテスト用のセルアレイを含む構成とし、これに伴い
ダミーデコーダ７をダミー用，テスト用のワード線ＷＬ
ｄ１，ＷＬｄ２の選択ができるようにし、かつ基準セル
アレイ３にテスト用のワード線ＷＬｄ２により選択され
るメモリセルを設けた点にある。
【００１４】テスト用のワード線ＷＬｄ２及びトランジ
スタＱ１〜Ｑ４から成るテスト用のセルアレイによるデ
ィジット線ＤＬ１〜ＤＬｍに対するデータのパターン
は、メモリセルアレイ１に所定のパターンのデータを書
込み，これを読出して動作テストを行う際に検出できな
い列デコーダ６等の出力信号線の短絡が検出できるよう
なパターン、例えば前述の「課題」の項の例に対しては
“１００１”とする。この例では、列選択信号ＣＬａ，
ＣＬｂの信号線間の信号線間が正常であればその読出し
データは“１００１”となって書込まれているデータと
同一であり短絡していれば“１１１１”となって書込ま
れているデータと異ったものとなる。従って短絡の有無
が検出できる。
スタＱ１〜Ｑ４から成るテスト用のセルアレイによるデ
ィジット線ＤＬ１〜ＤＬｍに対するデータのパターン
は、メモリセルアレイ１に所定のパターンのデータを書
込み，これを読出して動作テストを行う際に検出できな
い列デコーダ６等の出力信号線の短絡が検出できるよう
なパターン、例えば前述の「課題」の項の例に対しては
“１００１”とする。この例では、列選択信号ＣＬａ，
ＣＬｂの信号線間の信号線間が正常であればその読出し
データは“１００１”となって書込まれているデータと
同一であり短絡していれば“１１１１”となって書込ま
れているデータと異ったものとなる。従って短絡の有無
が検出できる。
【００１５】図２は本発明の第２の実施例を示す回路図
である。
である。
【００１６】この実施例は、テスト用のセルアレイとし
て、複数のディジット線ＤＬ１〜ＤＬｍが非選択状態の
とき選択状態となりセンス増幅回路９ａと接続するテス
ト用のディジット線ＤＬｄと、ゲートをそれぞれ対応す
るワード線ＷＬ１〜ＷＬｎ及びダミー用のワード線ＷＬ
ｄと接続しドレインをテスト用のディジット線ＤＬｄと
接続し各ワード線ＷＬ１〜ＷＬｎが選択レベルのときの
これらワード線に対するデータが予め設定された特定の
パターンとなるように形成されたトランジスタＱ１〜Ｑ
３（ただしデータ“０”のトランジスタは削除）による
マスクＲＯＭ型の複数のテスト用のメモリセルとを備え
たダミーセルアレイ２ｂを設け、テスト用のディジット
線ＤＬｄを選択するダミー列デコーダ１０を設けた構成
とし、ワード線ＷＬ１〜ＷＬｎ，ダミー用のワード線Ｗ
Ｌｄ間の短絡が検出できるようにしたものである。
て、複数のディジット線ＤＬ１〜ＤＬｍが非選択状態の
とき選択状態となりセンス増幅回路９ａと接続するテス
ト用のディジット線ＤＬｄと、ゲートをそれぞれ対応す
るワード線ＷＬ１〜ＷＬｎ及びダミー用のワード線ＷＬ
ｄと接続しドレインをテスト用のディジット線ＤＬｄと
接続し各ワード線ＷＬ１〜ＷＬｎが選択レベルのときの
これらワード線に対するデータが予め設定された特定の
パターンとなるように形成されたトランジスタＱ１〜Ｑ
３（ただしデータ“０”のトランジスタは削除）による
マスクＲＯＭ型の複数のテスト用のメモリセルとを備え
たダミーセルアレイ２ｂを設け、テスト用のディジット
線ＤＬｄを選択するダミー列デコーダ１０を設けた構成
とし、ワード線ＷＬ１〜ＷＬｎ，ダミー用のワード線Ｗ
Ｌｄ間の短絡が検出できるようにしたものである。
【００１７】これら実施例においては、行方向又は列方
向にテスト用のセルアレイが設けられているが、行方
向，列方向の両方にテスト用のセルアレイを設けること
もできる。また、これらテスト用のセルアレイを複数
行，複数列設けることにより、信号線間の短絡を検出で
きる範囲を拡大することができる。
向にテスト用のセルアレイが設けられているが、行方
向，列方向の両方にテスト用のセルアレイを設けること
もできる。また、これらテスト用のセルアレイを複数
行，複数列設けることにより、信号線間の短絡を検出で
きる範囲を拡大することができる。
【００１８】
【発明の効果】以上説明したように本発明は、行方向，
列方向の少なくとも一方に予め設定された特定のデータ
を記憶するマスクＲＯＭ型のメモリセルによるテスト用
のセルアレイを設け、テスト時にこのテスト用のセルア
レイのデータを読出す構成とすることにより、通常の動
作テストでは検出できない列デコーダ，行デコーダの出
力信号線間の短絡の有無を従来のテストデータのパター
ンを変えることなく容易に検出することができる効果が
ある。
列方向の少なくとも一方に予め設定された特定のデータ
を記憶するマスクＲＯＭ型のメモリセルによるテスト用
のセルアレイを設け、テスト時にこのテスト用のセルア
レイのデータを読出す構成とすることにより、通常の動
作テストでは検出できない列デコーダ，行デコーダの出
力信号線間の短絡の有無を従来のテストデータのパター
ンを変えることなく容易に検出することができる効果が
ある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】従来の半導体記憶装置の一例を示す回路図であ
る。
る。
１ メモリセルアレイ ２，２ａ ダミーセルアレイ ３，３ａ 基準セルアレイ ４ 行デコーダ ５，６ 列デコーダ ７，７ａ ダミーデコーダ ８，８ａ 列選択回路 ９，９ａ センス増幅回路 １０ ダミー列デコーダ ＤＬ１〜ＤＬｍ，ＤＬｄ デッジット線 ＭＣ メモリセル Ｑ１〜Ｑ４ トランジスタ ＷＬ１〜ＷＬｎ，ＷＬｄ，ＷＬｄ１，ＷＬｄ２ ワー
ド線
ド線
Claims (2)
- 【請求項１】 行方向，列方向にマトリクス状に配列さ
れたＥＰＲＯＭ型の複数のメモリセル、選択レベルのと
きこれら複数のメモリセルを行単位で選択状態とする複
数のワード線、及び前記複数のメモリセルの各列とそれ
ぞれ対応して設けられ選択状態のメモリセルのデータを
伝達する複数のディジット線を備えたメモリセルアレイ
と、行アドレス信号に従って前記複数のワード線のうち
の所定のワード線を選択レベルとする行デコーダと、列
アドレス信号に従って前記複数のディジット線のうちの
所定のディジット線を選択する列デコーダと、この列デ
コーダにより選択されたディジット線に伝達された信号
のレベルを判定するセンス増幅回路とを有する半導体記
憶装置において、前記複数のワード線が全て非選択レベ
ルのとき選択レベルとなるテスト用のワード線と、ゲー
トをそれぞれ前記テスト用のワード線と接続しドレイン
を前記各ディジット線とそれぞれ対応して接続し前記テ
スト用のワード線が選択レベルのとき前記複数のディジ
ット線に対して予め設定された特定のパターンのデータ
を伝達するように形成されたトランジスタによるマスク
ＲＯＭ型の複数のテスト用のメモリセルとを備えたテス
ト用のセルアレイを含むことを特徴とする半導体記憶装
置。 - 【請求項２】 テスト用のセルアレイが、複数のディジ
ット線が非選択状態のとき選択状態となりセンス増幅回
路と接続するテスト用のディジット線と、ゲートをそれ
ぞれ対応するワード線と接続しドレインを前記テスト用
のディジット線と接続し前記各ワード線が選択レベルの
ときのこれらワード線に対するデータが予め設定された
特定のパターンとなるように形成されたトランジスタに
よるマスクＲＯＭ型の複数のテスト用のメモリセルとを
備えて構成された請求項１記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6785292A JPH05274895A (ja) | 1992-03-26 | 1992-03-26 | 半導体記憶装置 |
| US08/035,794 US5682389A (en) | 1992-03-26 | 1993-03-23 | Non-volatile memory device having built-in test pattern generator used in a diagnostic operation on control signal lines for data propagation path |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6785292A JPH05274895A (ja) | 1992-03-26 | 1992-03-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05274895A true JPH05274895A (ja) | 1993-10-22 |
Family
ID=13356906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6785292A Pending JPH05274895A (ja) | 1992-03-26 | 1992-03-26 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5682389A (ja) |
| JP (1) | JPH05274895A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007188620A (ja) * | 2006-11-06 | 2007-07-26 | Epson Toyocom Corp | 記憶回路の検査方法 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000156096A (ja) * | 1998-11-20 | 2000-06-06 | Fujitsu Ltd | 半導体記憶装置 |
| US6115305A (en) * | 1999-06-15 | 2000-09-05 | Atmel Corporation | Method and apparatus for testing a video display chip |
| EP1137011B1 (en) * | 2000-03-21 | 2008-12-10 | STMicroelectronics S.r.l. | String programmable nonvolatile memory with NOR architecture |
| JP2003077282A (ja) * | 2001-08-31 | 2003-03-14 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
| US7568134B1 (en) * | 2004-02-02 | 2009-07-28 | Advanced Micro Devices, Inc. | Method of exhaustively testing an embedded ROM using generated ATPG test patterns |
| JP2007322150A (ja) * | 2006-05-30 | 2007-12-13 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP5045364B2 (ja) * | 2007-10-16 | 2012-10-10 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
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