JPH03173995A - マルチポート・ランダム・アクセス・メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、ランダムにアクセスすることのできる入出
力ボートとシリアルにのみアクセスすることのできる入
出力ポートとを備えるマルチ・ポート・ランダム・アク
セス・メモリに関する。

［従来の技術］ 画像情報処理分野等においては、処理すべきまたは処理
された画像情報をＣＲＴ　（陰極線管）デイスプレィに
表示することが行なわれる。このとき、１フレームの画
像情報を格納するフレームバッファと呼ばれるメモリが
用いられる。このようなフレーム・バッファは通常ビデ
オＲＡＭ　（ＶＲＡＭ）と呼ばれている。このビデオＲ
ＡＭを用いた画像処理システムの構成および動作につい
て簡単に第６図を参照して説明する。

第６図を参照して、ビデオ信号処理系は、ＣＰＵ（中央
処理装置）１００、ＣＲＴデイスプレィコントローラ１
０２、ビデオＲＡＭ１０４およびＣＲＴデイスプレィ１
０６を含む。

ＣＰＵ１００は、ビデオＲＡＭ１０４へ所望のデータの
書込みまたは所望のデータの読出しを行なう。ＣＲＴデ
イスプレィコントローラ１０２は、ＣＲＴデイスプレィ
１０６の水平／垂直同期信号を発生するとともに、ビデ
オＲＡＭ１０４からデータを読出すアドレスを発生して
ビデオＲＡＭｌ０４へ与える。ビデオＲＡＭ１０４は、
画像情報を格納しており、この格納された画像情報がＣ
ＲＴデイスプレィコントローラ１０２の制御の下に読出
されてＣＲＴデイスプレィ１０６へ与えられる。ＣＲＴ
デイスプレィ１０６は、ビデオＲＡＭ１０４からのデー
タを並列−直列変換して画面上に表示する。通常、ビデ
オＲＡＭからのデータは複数ビットで構成されており、
ビット・マツプ方式の場合、各ビットがＣＲＴデイスプ
レィ１０６の各ドツトに対応しているため、この並列−
直列変換が必要となる。

ビデオＲＡＭ１０４に対しては、ＣＰＵ１００は、ラン
ダムにアクセスしてリード（読出し）／ライト（書込み
）を行なうことができる。これにより、ビデオＲＡＭＩ
　Ｏ４に格納された情報に所望の演算を行なった後再び
ビデオＲＡＭ１０４ヘデータを書込むこと、ができる。

一方、ＣＲＴデイスプレィ１０６へは、ビデオＲＡ　Ｍ
　１０４からシリアルに読出されたデータが与えられ、
この与えられたデータに従って画面上に画像が表示され
る。

通常のダイナミック・ランダム・アク七′ス・メモリ（
ＤＲＡＭ）をフレーム・バッファとして用いた場合、Ｃ
ＲＴデイスプレィ１０６の画面に表示するためのビデオ
信号を作成するためには、ＤＲＡＭから、常に、表示期
間中データを読出す必要がある。通常のＤＲＡＭは、１
メモリサイクルはリードサイクルかまたはライトサイク
ルかのいずれかに規定されているため、この表示期間中
はＣＰＵ１００はＤＲＡＭへアクセスすることができず
、ＣＰＵ１００のビデオＲＡＭへのアクセス期間は水平
または垂直の帰線期間中の表示期間外に限定される。こ
の結果、ＣＰＵ１００の待ち時間が多くなり、プログラ
ムの実行速度が遅くなる。

このような通常のＤＲＡＭをフレーム・バッファとして
用いた場合の欠点を克服するために、画像メモリとして
マルチ・ポートＲＡＭ　（デュアルポートＲＡＭ）が広
く用いられてきている。このマルチ・ポートＲＡＭは、
ＣＰＵ１００からのランダム・アクセスすることのでき
る入出力ポートと、表示データをＣＲＴデイスプレィ・
コントローラ１０２の制御の下にシリアルに読出してＣ
ＲＴデイスプレィ１０６へ与えるためのシリアル入出力
ポートとを有している。このマルチポートＲＡＭにおい
ては、ＲＡＭポート（ランダム・アクセス可能なメモリ
部分）からＳＡＭポート（シリアル・アクセス可能なメ
モリ部分）へ１行分（１水平走査分のデータに対応）の
データを転送すれば、表示期間中はＳＡＭポートから表
示データが読出され、一方その間、ＲＡ　Ｍポートへは
ＣＰＵ１００がアクセスすることができる。これにより
、ＣＰＵ１００の待ち時間が短縮され、プログラムの実
行速度が速くなる。ＳＡＭボートにおいては、この転送
された１行分のデータがシリアルに読出されるため、Ｓ
ＡＭポートにおけるアクセスタイムはＲＡＭポートの約
４ないし５分のｌであり、高速で画像の表示を行なうこ
とが可能となる。

第７図にこのマルチ・ポートＲＡＭを用いたフレーム・
バッファの原理的構成を示す。通常、フレーム・バッフ
ァにおいては、複数個のマルチ・ポートＲＡＭが用いら
れる。たとえば、６４に×４ビットのＲＡＭポートと２
５６Ｘ４ビツトのＳＡＭポートからなるマルチ・ポー）
ＲＡＭ　（以下、デュアル・ボー）ＲＡＭと称す）にお
いては、デイスプレィの画面水平方向が６４０ドツトで
あり、１ドツトが４ビツトで構成される場合、このデュ
アル・ポートＲＡＭは４個用いられ、また、１０２４Ｘ
５１２ドツトの画面構成の場合、８個のデュアル・ポー
トＲＡＭが用いられる。第７図においてはこのデュアル
・ポー）ＲＡＭが４個用いられる場合の構成を概略的に
示す。各デュアルポートＲＡＭにはＣＰＵ空間における
物理アドレスが割当てられている。この場合、ＲＡＭメ
モリ２−０．２−１．２−２および２−３に対し共通に
、行デコーダ６、列デコーダ７およびアドレスバッファ
８が設けられる。

アドレスバッファ８は、外部から与えられるアドレス信
号ＡＯ，Ａｌ、・・・Ａｎから内部アドレス信号を導出
する。行デコーダ６は、アドレスバッファ８からの内部
行アドレス信号をデコードしＲＡＭメモ９部２−０〜２
−３から対応の行を選択する。列デコーダ７は、アドレ
スバッファ８からの内部列アドレス信号をデコードし、
ＲＡＭメモリ２−０〜２−３の対応の列を選択する。Ｒ
ＡＭメモリ２−０〜２−３の各々は、行および列状に配
列されたメモリセルを有している。ＲＡＭメモリ２−〇
〜２−３と外部装置との間でデータの授受を行なうため
に、ＲＡＭ人出力出力バッファ４けられる。

ＳＡＭポートは、ＲＡＭメモリ２−０〜２−３の各々に
対応して設けられＳＡＭメモリ３−０゜３−１．３−２
および３−３を含む。ＳＡＭメモリ３−０〜３−３の各
々は、対応のＲＡＭメモリ２−０〜２−３の１行に接続
されるメモリセルとデータの転送を同時に行なうことが
可能である。

ＳＡＭメモリ３−０〜３−３の各々は、ＳＡＭ人出力出
力バッファ５して外部とシリアルデータ５１０１〜５Ｉ
Ｏｎの授受を行なう。ＲＡＭメモリ２−０〜２−３およ
びＳＡＭメモリ３−０〜３３の各々は、複数ビット単位
でアクセス可能である。したがって、たとえば各ＳＡＭ
メモリが４ビット並列入出力が可能な構成を有している
場合、このフレームバッファは、その構成にもよるが、
４ビツト、８ビツトおよび１６ビツトの並列入出力が可
能となる。

ＲＡＭメモリ２−０〜２−３とＳＡＭメモリ３−０〜３
−３との間でデータの転送を行なうために、転送ゲート
１−０〜１−３が各ＲＡＭメモリと各ＳＡＭメモリとの
間に設けられる。

第８図に、１個のデュアル・ポー）ＲＡＭの全体の構成
を概略的に示す。第８図においては、４ビット並列入力
が可能なデュアル・ポーｈＲＡＭの構成が一例として示
される。第８図において、ＲＡＭメモリ２は４つのブロ
ックに分割されたメモリセルアレイを有する。このメモ
リセルアレイの４つのブロックは、それぞれＲＡＭ人出
力出力バッファ４ける４ビツトのデータＷＩ　００ない
しｔＩＯ３に対応する。

行デコーダ６は、このＲＡＭメモリセルアレイ２の１行
を、アドレスバッファ８からの内部アドレス信号に応答
して選択する。列デコーダ７は、このＲＡＭメモリセル
アレイ２の各ブロックにおける１列をアドレスバッファ
８からの内部列アドレス信号に応答して選択する。

ＳＡＭメモリ部は、ＲＡＭメモリセルアレイ２の１行の
メモリセルデータを格納することのできるデータレジス
タ３工と、アドレスポインタ３３からのポインタ信号に
応答してデータレジスタ３１の単位データレジスタを順
次ＳＡＭ人出力出力バッファ接続するシリアル・データ
・セレクタ３２とを含む。

アドレス・ポインタ３３はアドレスバッファ８からの内
部列アドレスに応答してデータレジスタ３１の選択ビッ
トを指定する。

ＲＡＭメモリセルアレイ２とデータレジスタ３１との間
に、データ転送を行なうための転送ゲート１が設けられ
る。

このＳＡＭメモリ部においてもデータ・レジスタ３１お
よびシリアル・データ・セレクタ３２は４つのブロック
に分割されており、各ブロック毎にシリアルなアクセス
が可能である。

デュアルポートＲＡＭの動作タイミング信号を発生する
ために、゛制御部４０が設けられる。制御部４０は、ロ
ウアドレスをストローブするタイミングを与える信号Ｒ
ＡＳと、列アドレス信号をストローブするタイミングを
与える信号ＣＡＳと、ライト・パー・ビット動作の制御
（これは後述）および書込可能か否かを示す信号ＷＢ／
ＷＥ、ランダムメモリ部のデータ出力制御およびデータ
・レジスタ３１とＲＡＭメモリセルアレイ２との間のデ
ータ転送の制御を行なうための信号Ｄ　Ｔ１０Ｔと、シ
リアルメモリ部におけるクロック信号となる制御信号Ｓ
ＣおよびＳＡＭメモリ部の動作制御を行なうための信号
ＳＥとを受ける。次に動作について簡単に説明する。

ＲＡＭメモリ部は、通常のＤＲＡＭと同様にして、アド
レス信号ＡＯ〜Ａ７、信号Ｉ★Ｓ、　　ＣＡｐ、σＴυ
ｙ〒／σ丁）に応答してアクセスの制御が行なわれる。

ＳＡＭメモリ部からのデータ読出しは、まず、アドレス
信号ＡＯ〜Ａ７、信号ＲＡＳ、ＣＡＳ。

「〒／σ１の制御により、工行分のデータをＲＡＭメモ
リセルアレイ２からデータレジスタ３１へ転送すること
により行なわれる。このとき、信号ＣＡＳに応答してス
トローブされた列アドレス信号がアドレスポインタ３３
ヘロードされる。このアドレスポインタ３３にロードさ
れた列アドレス信号が指定するビット（各ブロックから
１ビツトずつの計４ビット）がＳＡＭ人出力出力バッフ
ァ５達される最初のビットとなる。この後、信号ＳＣ（
シリアル・コントロール）をトグルすると、信号ＳＣが
“Ｈ”となるたびに、アドレスポインタ３３の内容がイ
ンクリメントされ、シリアルデータセレクタ３２を介し
てデータレジスタ３１の内容が順に１ビツトずつＳＡＭ
人出力出力バッファ５達される。

Ｓ　Ａ　Ｍメモリ部へのデータ書込みは上述の読出動作
と逆であり、制御信号ＳＣが“Ｈ”となるたびにＳＡＭ
人出力出力バッファ５えられたデータがデータレジスタ
３■へ書込まれていく。１行分のデータがデータレジス
タ３１に書込まれた後、信号ＲＡＳ、ＣＡＳ、Ｄ下／σ
Ｉによって転送ゲート１を開くことにより、アドレス信
号ＡＯ〜Ａ７により指定されたＲＡＭメモリセルアレイ
２の行にこのデータが書込まれる。次にＲＡＭメモリセ
ルアレイ２とデータレジスタ３１との間のデータ転送動
作について説明する。

まず第９図を参照して、リード転送サイクルについて説
明する。通常、続出サイクルにおいて、信号ＲＡＳをア
クティブ（“Ｌルベル）にするときに、信号σ〒／σＩ
を“Ｌ”、信号ＷＢ／Ｗτは“Ｈ”、信号■は任意の状
態にすると、ＲＡＭメモリセルアレイ２のデータ読出完
了後、すなわちＲＡＭアレイ２において選択された行に
接続されるメモリセルデータがビット線（列）上に伝達
されて確定された後、このデータが、信号Ｉ↑／σ１の
立上がりでデータレジスタ３１へ転送される。このデー
タ・レジスタ３１に転送された１行分のデータに対して
は、信号ＣＡＳに応答してアドレスバッファ８にストロ
ーブされた列アドレスがアドレスポインタ３３にロード
され、シリアルデータセレクタ３２を介してＳＡＭ人出
力出力バッファ５力される最初のデータレジスタのビッ
トを指定する。ＳＡＭ人出力出力バッファ５のデータ読
出しは、制御信号ＳＣ，ＳＥに応答して、通常、データ
レジスタ３工へのデータ転送完了後行なわれる。

次に第１０図を参照してライト転送サイクルについて説
明する。リード転送サイクルと同様のタイミングで、信
号ＲＡＳをアクティブ状態にするときに、信号ＷＢ／Ｗ
Ｅを“Ｌ”に、信号ＤＴ／○Ｅを“Ｌ”、信号ＳＥを“
Ｈ”としておくと、信号ＤＴ１０Ｅの立上がりに応答し
て、データレジスタ３１の保持内容がＲＡＭメモリセル
アレイ２の選択された行へ書込まれる。このライト転送
サイクルは、通常、ＳＡＭ人出力出力バッファ５データ
レジスタ３１へのデータ書込完了後に行なわれる。

ライト転送サイクルにおいて信号ＲＡＳがアクティブ状
態となったときに信号ＳＥが“Ｈ”の場合は擬似ライト
転送サイクルが行なわれる。この擬似ライト転送サイク
ルにおいては、ＳＡＭ人出カバッファ５は活性化されて
おらず、入力データがデータレジスタ３１へ書込まれな
い。また、この擬似ライト転送サイクルにおいては、メ
モリセルアレイ２へのデータレジスタ３１からのデータ
転送は行なわれない。

前述のごとく、ＳＡＭ人出力出力バッファ３のデータ読
出しは、通常データレジスタ３１へのデータ転送完了後
行なわれる。しかしながら、ＳＡＭ人出力出力バッファ
５．１行分のデータの読出しを完了した後にすぐに次の
行のデータをＳＡＭ入出力バッフ７５から読出しを行な
う必要があることもある。このような場合、第１０図に
示すように、ＳＡＭ人出力出力バッファ５のデータ読出
動作中に、ＲＡＭメモリセルアレイ２からのデータ読出
しくすなわちＲＡＭメモリセルアレイ２における行の選
択およびこの行に接続されるメモリセルデータの検知増
幅およびラッチ）を行なった後、信号ＤＴ／○Ｅを“Ｈ
”として、転送ゲート１を介してデータレジスタ３１へ
転送する。このデータ転送サイクルはリアルタイム転送
サイクルと呼ばれている。

ビデオＲＡＭにおいては、たとえば背景部分のみを同一
とし、その前景の人物等のみを変更するような、１ワー
ドのメモリデータのうち任意のビットのみその値を変更
したい場合が多い。このために、デュアルポートＲＡＭ
においては、ライト・パー・ピッＨ作と呼ばれる機能が
設けられている。このライト・パー・ビット動作は、Ｒ
ＡＭ人出力出力バッファ４データ書込サイクルのときに
、４ビツトの入力信号Ｗ１００〜ＷＩ０３のうちの選択
されたビットに対してのみデータ書込みが可能となる動
作である。このライト・パー・ビット動作について第１
２図を参照して簡単に説明する。

このライト・パー・ビット動作においては、ＤＲＡＭの
アーリー・ライト・サイクル（信号ＷＢ／ＷＥを信号σ
ｘ１がアクティブになるよりも前にアクティブ状態とす
るサイクルであり、これによりデータ出力端子がフロー
ティング状態であることが保証される）、またはリード
（モディファイ）ライトサイクル（選択されたメモリセ
ルデータをデータ出力端子に出力した後、データ入力端
子に与えられた入力データをその選択されたメモリセル
に書込む動作サイクル）であり、このときデータ入力端
子に与えるデータがデータ出力端子に出力されたデータ
を変更したものとすればリード・モディファイ・ライト
サイクルとなる。このサイクルにおいては、信号ＷＢ／
ＷＥは信号ＣＡｉがアクティブになった後十分な時間経
過後にアクティブ状態とされる。このような動作サイク
ルにおいて信号ＲＡＳをアクティブ状態とするときに、
信号ＷＢ／ＷＥを“Ｌ′″とし、ＲＡＭ入出力信号Ｗ　
Ｉ　Ｏｏ　＝　Ｗ　Ｉ　Ｏ３のうちデータ書込みを禁止
したいビットの電位を“Ｌ”に、残りのビット電位をＨ
”　とする。信号ＲＡＳがアクティブ状態となったとき
に、入力信号ＷＩＯｏ−ＷＩ、が“Ｈ”であったビット
（すなわちＲＡＭメモリセルアレイ２におけるブロック
）に対するデータ書込みが行なわれる。ＲＡＭ入出力Ｗ
ＩＧ〜Ｗ■３に書込データを与え、信号ＣＡＳをアクテ
ィブ状態とすればアーリーライトサイクルとなり、一方
、信号ＷＢ／ＷＥを一旦“Ｈ”に戻し、その状態で信号
ＣＡＳをアクティブ状態とした後、再び信号ＷＢ／ＷＥ
を“Ｌ”とすれば、リード（モディファイ）ライト・サ
イクルとなる。

デュアルポートＲＡＭにおいては上述の他に、画面を高
速でクリアするためのフラッシュライトサイクルが設け
られているものもある。このフラッシュライトサイクル
は、データレジスタ３１に“０″のデータが書込まれた
後、外部アクセスを禁止し、ＲＡＭメモリセルアレイ２
の行を順次選択して転送ゲート１を介してこのデータレ
ジスタ３１に書込まれた“０”を順次ＲＡＭメモリセル
アレイ２へ書込む動作モードである。

［発明が解決しようとする課題］ 上述のように、デュアルポーｈＲＡＭは１行分のデータ
を高速で入出力することが可能となるため、画像処理用
のフレームバッファとしての利用価値が大きく、画像処
理分野において広く一般に用いられている。しかしなが
ら、従来のデュアルポートＲＡＭにおいては、ＳＡＭメ
モリの入出力モードの切換えは必ず転送サイクルを必要
とするという問題がある。

すなわち、ＳＡＭメモリ部は、データレジスタ部からＲ
ＡＭメモリ部へのデータ転送を行なった場合、ＳＡＭメ
モリ部はライトサイクルを行なう入力モードとなる。一
方、ＲＡＭメモリ部からＳＡＭメモリ部へのデータ転送
を行なった場合は、リードサイクルを行なう出力モード
となる。信号ＳＥはＳＡＭメモリ部におけるリード／ラ
イトを制御するための信号であり、信号丁１が“Ｈ”の
場合はデータレジスタへのデータ書込みも行なわれない
。

このため、ＳＡＭメモリ部における入出力モードの切換
えは、リード転送サイクル、ライト転送サイクルを行な
うことにより実現される。たとえば、ＳＡＭメモリ部の
出力モードを入力モードに切換えるためには、ライト転
送サイクルを行なって、ＳＡＭメモリ部からＲＡＭメモ
リ部へデータ転送を行なう必要がある。この場合、ＳＡ
Ｍメモリ部！こおいて、ＳＡＭ人出力出力バッファ５与
えられるデータが最初に書込まれるデータレジスタ３１
におけるビット位置を指定する必要がある。

ライト転送サイクルを実行すればこのことは行なわれる
ことになるが、このとき、行アドレスで指定された行の
ＲＡＭメモリセルに、データレジスタ３１の内容が転送
されてしまう。このため、ＲＡＭメモリ部の内容を変え
たりＳＡＭメモリ部の出力モードを入力モードに切換え
るために、たとえば第１３図に示すような擬似ライト転
送サイクルが行なわれる。このＳＡＭメモリ部の動作モ
ードの切換えについて第１３図を参照して簡単に説明す
る。

今区間Ｉにおいて、ＳＡＭが出力モードに切換えられ、
ＳＡＭ人出力出力バッファ５力データ５ＩＯｏ〜５ＩＯ
３が与えられているとする。この場合、ＲＡＭメモリセ
ルアレイ２からデータ・レジスタ３１へのデータ転送サ
イクルが行なわれており、制御信号ＳＣに応答してシリ
アルに出力データＳ　Ｉ　Ｏｏ　＝Ｓ　Ｉ　０３がシリ
アル・データ・セレクタ３２を介してＳＡＭ人出力出力
バッファ５えられる。

次にこのＳＡＭメモリ部の出力モードを入力モードに切
換えるために、擬似ライト転送サイクルが行なわれる。

この擬似ライト転送サイクルにおいては、信号頁頂１を
アクティブ状態とするときに、制御信号丁１を“Ｈ”と
する。この場合、制御信号σＴ／σ１がアクティブ状態
の“Ｌ”であっても、転送ゲート１は開かず、ＳＡＭメ
モリ部、すなわちデータレジスタ３１からＲＡＭメモリ
セルアレイ２へのデータ転送は行なわれない。この擬似
ライト転送サイクルにおいては、制御信号ＳＣの発生も
停止されている（第１３図■参照）。

次に、信号ＲＡＳ、ＣＡＳがともに“Ｈ”であり、かつ
制御信号ＳＥが“Ｌ”であれば、シリアル入力データＳ
　Ｉ　Ｏｏ　＝Ｓ　Ｉ　０３が制御信号ＳＣに応答して
データレジスタ３１へ格納される。このときに格納され
たデータは、次のメモリ転送サイクルにおいて、指定さ
れた行に格納される。

続いて再び通常のライトサイクルを行ない、信号ＲＡＳ
が“Ｌ”のときに制御信号ＤＴ１０Ｅが“Ｌ”でありか
つ制御信号ＳＥが′Ｌ″にあれば、制御信号ＳＣの発生
が停止され、ＳＡＭメモリ部からＲＡＭメモリセル部へ
新しい入力データの転送が行なわれる。以後、信号ＲＡ
Ｓ、ＣＡＳが“Ｈ”の間、ＳＡＭメモリ部はアクティブ
状態にあり、ＳＡＭ人出力出力バッファ５してシリアル
に入力データＳＩＯ，〜５ＩＯ３がデータレジスタ３１
に格納される（第１３図■参照）。この擬似ライト転送
サイクル時において取込まれた行および列アドレスのう
ち列アドレスが指定するデータレジスタのビット位置に
この擬似転送サイクルに続いて入力されたデータが順次
格納される。この擬似転送サイクル後にデータレジスタ
３１に格納されたデータのＲＡＭメモリセルアレイ２へ
の書込先は次のサイクルすなわち信号ＲＡＳ、ＣＡＳに
より取込まれた行アドレスにより指定される行へ書込ま
れる。

また上述のような擬似転送サイクルとして、第Ｉ３図に
示すような転送サイクルに変えて、ライト・パー・ビッ
ト動作と同様の機能を行なわせ、マスクされたビットへ
のデータ転送のみを禁止するマスクドライト転送動作も
ある。

上述のような動作モードを実行することにより、ＲＡＭ
メモリセルアレイ部の記憶内容を変更することなく、Ｓ
ＡＭメモリ部の動作モードを出力モードから入力モード
へ切換えることが可能である。

しかしながら、いわゆる擬似リード転送サイクルすなわ
ちＲＡＭメモリ部からＳＡＭメモリ部へのデータ転送を
行なわないモードは備えられていないため、ＳＡＭメモ
リ部の入力モードを出力モードに切換えたい場合には、
ＲＡＭメモリ部（ＲＡＭメモリセルアレイ２）からＳＡ
Ｍメモリ部（データレジスタ３１）へのデータ転送が必
要であり、この結果ＳＡＭメモリ部（データレジスタ３
１）の内容がこのデータ転送によって変更してしまう。

すなわち、ＲＡＭメモリ部（ＲＡＭメモリセルアレイ２
）を介することな（ＳＡＭメモリ部（データレジスタ３
１）へ与えた内容をそのままＳＡＭメモリ部（データレ
ジスタ３１）から直接読出すことは不可能である。

たとえばＳＡＭメモリ部が正常に動作しているか否かを
チエツクする必要がある場合、データをＳＡＭメモリ部
へ書込みその後読出したとしてもＲＡＭメモリ部に不良
ビットが存在するのか、ＳＡＭメモリ部に不良ビットが
存在するのかをすぐに判定することはできない。この場
合ＲＡＭメモリ部の良／不良を検出し、異常がないと判
定されれば、ＳＡＭメモリ部に不良ビットが存在すると
判定することができるものの、このデュアルポートＲＡ
Ｍの良／不良の判定に長時間を要することになる。

また、ＤＲＡＭメモリ部に不良ビットが存在した場合、
ＳＡＭメモリ部の不良ビットを検出することが不可能と
なってしまう。

また、画像処理分野等においては、このＳＡＭメモリ部
をシフトレジスタのように機能させ、たとえばラインメ
モリなどとして用いる必要性が生じる場合がある。しか
しながらこのような場合においても従来のデュアルボー
）ＲＡＭにおいては一旦ＲＡ　Ｍメモリ部の内容がＳＡ
Ｍメモリ部へ転送されてしまうため、ＳＡＭメモリ部の
内容に変更をもたらすことなく、たとえば遅延素子とし
て機能させることは不可能である。

また、画像処理分野においては、たとえば、背景画面を
静止させ前景部分のみを変更するなどの場合のように、
複数の画像により１枚の画面を構成し、このうちたとえ
ば１つの画像のみを書き換えたい場合がある。この場合
、従来のマルチポートＲＡＭにおいては、変更したい部
分のデータを一旦ＲＡＭメモリ部へ書込んだ後再びＳＡ
Ｍメモリ部から読出す必要があり、高速で画像処理を行
なうことができなくなるという問題が生じるとともに、
変更する必要のないデータまでもが変更されてしまうと
いう問題が生じる。

それゆえ、この発明の目的は、従来のマルチポートＲＡ
Ｍの有する欠点を除去する改良されたマルチポートＲＡ
Ｍを提供することである。

この発明の他の目的は、ＳＡＭメモリ部へ与えたデータ
を、ＲＡＭメモリ部を介することなく直接ＳＡＭメモリ
部から読出すことのできるマルチポートＲＡ　Ｍを提供
することである。

この発明のさらに他の目的は、高速でＳＡＭメモリ部の
良／不良を判定することのできる機能を備えたマルチポ
ートＲＡＭを提供することである。

この発明のさらに他の目的は、ラインメモリなどとして
も使用することのできる汎用性の高いマルチポートＲＡ
Ｍを提供することである。

［課題を解決するための手段］ この発明に係るマルチポートＲＡ　Ｍは、入出力ビット
に対応してブロック化されたＲ　Ａ　Ｍメモリアレイと
、入出力ビットに対応しかつＲＡ　Ｍメモリアレイブロ
ックに対応してブロック化されたＳＡＭメモリアレイと
、ＲＡＭメモリアレイとＳＡＭメモリアレイとの間のデ
ータ転送を行なうためのゲート手段と、データ転送信号
と転送禁止ビット指示信号とに応答して、このＲＡＭメ
モリアレイとＳＡＭメモリアレイとにおいてこの転送禁
止ビット指示信号が指定するビットに対応するブロック
間のデータ転送が禁止されるようにゲート手段の動作を
制御する手段とを備える。

この発明に係るマルチポートＲＡ　Ｍはさらに、動作モ
ード指示信号とこの制御手段出力とに応答してＳ　Ａ　
Ｍメモリアレイの動作モードを入力モードから出力モー
ドへ切換える手段と、ＳＡＭ活性化信号に応答してＲＡ
ＭメモリアレイとＳＡＭメモリアレイとの間のデータ転
送がすべて禁止されるようにゲート手段の動作を制御す
る第２の制御手段を備える。

［作用］ この発明においてはＳＡＭメモリの読出転送モード時に
おいて、転送禁止ビット指示信号が指定するビットに対
応するブロックに対応するゲートが開かず、このブロッ
クに対するＲＡＭメモリ部からＳＡＭメモリ部へのデー
タ転送は行なわれない。このときＳＡＭメモリ部の入力
モードは出力モードへと切換えられる。

また、ＳＡＭメモリの活性化信号が不活性状態のとき人
力モードから出力モードへと、動作モード指示信号と転
送信号とに応答してＳＡＭメモリの動作モードが切換え
られ、かつ、ゲート手段はすべて閉じ、ＲＡＭメモリ部
からＳＡＭメモリ部へのデータの転送は行なわれない。

したがって、任意の出力データピットに対しマスクする
ことが可能となる。

［好ましい実施例の説明コ 第１図にこの発明の一実施例であるマルチボー）ＲＡＭ
の全体の概略構成を示す。第１図においては、マルチポ
ートＲＡＭの一例としてランダムアクセス入出力ポート
（データ・バッファ４に対応）とシリアルアクセスポー
ト（データ・バッファ５に対応）がそれぞれｔつずつ設
けられたデュアルポートＲＡＭが示される。第１図にお
いて第７図に示す従来のデュアルポートＲＡ　Ｍと対応
する部分には同一の参照番号が付されている。

第１図を参照して、デュアルボー）ＲＡＭは、４ビット
並列入出力構成を有する。ランダム・アクセス用のデー
タ・バッファ４は、装置外部と４ビツトの人出力データ
Ｗｌ○０〜ＷＩＯ３を並列に授受する。シリアル・アク
セス用のデータ・バッファ５は、４ビツトの人出力デー
タ５１００〜５ＩＯ３を装置外部と並列に授受する。

この４ビツトのデータ構成に対応して、転送ゲート１、
ＲＡＭメモリセルアレイ２、データ・レジスタ３１およ
びシリアル・データ・セレクタ３２は４つのブロックに
分割される。転送ゲート３１は４つの転送ゲー）ＴＯ〜
Ｔ３を備える。ＲＡＭメモリセルアレイ４は４つのメモ
リセルアレイブロックＭＯ−Ｍ３を備える。データ・レ
ジスタ３１はデータレジスタＤＲＯ−ＤＲ３を備える。

シリアル・データ・セレクタ３２は４つのシリアル・デ
ータ・セレクタ５ｏ−３３を備える。

転送ゲートＴＯはＲＡＭメモリセルアレイブロックＭＯ
とデータ・レジスタＤＲＯとの間のデータ転送を行なう
。転送ゲートＴ１は、ＲＡ　Ｍメモリセルアレイブロッ
クＭｌとデータ・レジスタＤＲ１との間のデータ転送を
行なう。転送ゲートＴ２は、ＲＡＭメモリセルアレイブ
ロックＭ２とデータ・レジスタＤＲ２との間のデータ転
送を行なう。転送ゲートＴ３はＲＡＭメモリセルアレイ
ブロックＭ３とデータ・レジスタＤＲ３との間のデータ
転送を行なう。シリアル・データ・セレクタＳＯ〜Ｓ３
の各々はデータ・レジスタＤＲＯ−ＤＲ３の対応のアド
レスをアドレス・ポインタ３３からのアドレス情報に従
って選択する。

デュアルポートＲＡＭの各種回路の動作を規定するため
に、制御回路５０が設けられる。制御回データＷＩＯｉ
（ｉ＝Ｑ〜３）とを受ける。

制御回路５０は、ＲＡＭメモリ部およびＳＡＭメモリ部
の各種動作を制御するための内部制御信号と、転送ゲー
ト１の各ゲート（Ｔｏ−７３）の各々の動作を制御する
ための転送制御信号ＤＴＷＬｉ　　（ｉ＝０〜３）と、
データ・バッファ５の人力／出力を規定する信号ＭＯＤ
Ｅを発生する。転送制御信号ＤＴＷＬＩ〜ＤＴＷＬ３の
各々は転送ゲートＴＯ〜Ｔ３へそれぞれ与えられる。動
作モード規定信号Ｍ　ＯＤ　Ｅはデータ・バッファ５へ
与えられ、ＳＡＭメモリ部の動作モードがシリアル・リ
ード・モードであるかシリアル・ライト・モードである
かを規定する。次に動作について簡単に説明する。

制御信号ＲＡＳか“Ｈ”から“Ｌ”へ移行する降下エツ
ジにおいて制御信号σ〒／σＴおよび丁Ｅがともに“Ｌ
”にあれば、通常は、転送サイクルとなり（第８図およ
び第９図参照）、内部転送ゲート制御信号ＤＴＷＬ　（
ＤＴＷＬＯ〜ＤＴＷＬ３）が、制御信号Ｄ　Ｔ１０　Ｅ
が”Ｌ”から“Ｈ”へ立上がる立上がりエツジにおいて
ワンショットパルスの形で発生され、転送ゲート１（Ｔ
Ｏ−７３）がすべて導通状態となる。この期間にＲＡＭ
メモリセルアレイ２からデータレジスタ３１へのデータ
の転送が行なわれる（リード転送サイクルの場合）。こ
の第１図に示す制御回路５０においては、ランダム・デ
ータ入出力ピン（以下の説明ではピンとそこへ与えられ
る信号とを同一の符号で示す）　Ｗ　Ｉ　Ｏｉが“Ｈ”
であればその入出力ピンに対応するブロック間のデータ
転送が行なわれ、残りのブロックにおいてはデータ転送
は禁止される。

さらに、この制御回路５０は、制御信号ＲＡＳが“Ｈ”
から“Ｌ”へ移行する降下エツジにおいて制御信号■が
“Ｈ”にあれば、転送ゲート１（ＴＯ−Ｔ３）はすべて
遮断状態となり、全ビット（ランダム・データ入出力ピ
ンが規定するブロック）のデータ転送が禁止される。

第２図に、転送ゲート制御信号ＤＴＷＬｉ（ｉ＝０〜３
）を発生するための回路構成の一例を示す。この回路は
第１図の制御回路５０に含まれる。

第２図を参照して、転送ゲート制御信号ＤＴＷＬｉを発
生する経路は、ＮＯＲ回路２００，２１０と、ＮＡＮＤ
回路２３０と、インバータ回路２０２．２０４，２０６
および２３２を含む。ＮＯＲ回路２００は、信号ＲＡＳ
と信号ＤＴ／σＩを受ける。インバータ回路２０２，２
０４，２０６は、縦続接続されて反転遅延回路を構成す
る。ＮＯＲ回路２１０は、信号ＳＥとＮＯＲ回路２００
からの出力信号とインバータ回路２０６出力とを受ける
。ＮＡＮＤ回路２３０は、ＮＯＲ回路２１０からの出力
信号とランダム・データ入出力ピンＷ　Ｉ　Ｏｉへ与え
られる転送禁止ビット指示信号とを受ける。インバータ
回路２３２はＮＡＮＤ回路２３０出力を受けて転送ゲー
ト制御信号ＤＴＷＬｉを発生する。

ＳＡＭメモリ部（データ・バッファ５）の動作モードを
規定するために、インバータ回路２１２と、ｐチャネル
ＭＯ３）ランジスタ２１４，２１６と、ｎチャネルＭＯ
３）ランジスタ２１８，２２０と、インバータ回路２２
２．２２４が設けられる。インバータ回路２１２はＮＯ
Ｒ回路２１０出力を受ける。ｐチャネルＭＯＳトランジ
スタ２１４はその一方導通端子が電源電位Ｖｃｃに接続
され、そのゲートがインバータ回路２１２の出力部に接
続される。ｐチャネルＭＯＳトランジスタ２１６はその
ゲートに信号ＷＢ／ＷＥを受け、その一方導通端子がｐ
チャネルＭＯＳトランジスタ２１４の他方導通端子に接
続される。ｎチャネルＭＯＳトランジスタ２１８はその
ゲートに信号ＷＢ／ＷＥを受け、その一方導通端子がｐ
チャネルＭＯ３）ランジスタ２１６の他方導通端子に接
続される。ｎチャネルＭＯＳトランジスタ２２０はその
一方導通端子がｎチャネルＭＯＳトランジスタ２１８の
他方導通端子に接続され、そのゲートにＮＯＲ回路２１
０出力を受け、その他方導通端子が基準電位（接地電位
）Ｖｓｓに接続される。

このｐチャネルＭＯＳトランジスタ２１６とｎチャネル
ＭＯＳトランジスタ２１８はインバータを構成する。ｐ
チャネルＭＯＳトランジスタ２１４とｎチャネルＭＯＳ
トランジスタ２２０はこのインバータ（トランジスタ２
１６，２１８から構成される）を活性化する機能を備え
る。

インバータ２２２とインバータ２２４は反平行に接続さ
れてラッチ回路を構成する。このラッチ回路から動作モ
ード規定信号ＭＯＤＥが出力され、ＳＡＭメモリ部のデ
ータ・バッファ５へ与えられる。次に第２図に示す回路
の動作についてその動作波形図である第３図および第４
図を参照して説明する。

まず、前述のごとく、制御信号ＲＡＳが立下がる降下エ
ツジにおいて、信号Ｄ　Ｔ１０　Ｅおよび信号１石をと
もに“Ｌ”に設定することにより転送サイクルが設定さ
れる。リード転送サイクルであるかライト転送サイクル
であるかはそのときの信号ＷＢ／ＷＥにより決定される
。ＮＯＲ回路２００からは、信号ＲＡＳと信号σ↑／σ
Ｉがともに“Ｌ”の期間“Ｈ”の信号が出力される。イ
ンバータ回路２０２．２０４および２０６からなる反転
遅延回路はＮＯＲ回路２００出力を所定時間遅延させか
つ反転してＮＯＲ回路２１０の入力部へ与える。ＮＯＲ
回路２１０はこのインバータ回路２０６の出力、ＮＯＲ
回路２００の出力および信号ＳＥがともにすべて“Ｌ”
となったときのみ“Ｈ”の信号を出力する。したがって
、ＮＯＲ回路２１０からは、第３図に示すように、信号
ＤＴ／σ１が“Ｈ”に立上がるときに応答して“Ｈ”に
立上がるワンショットのパルス信号が出力される。この
ＮＯＲ回路′Ｌ１０から出力されるパルス信号の幅は、
インバータ回路２０２，２０４および２０６からなる反
転遅延回路の有する遅延時間により決定される。

このとき、転送禁止ビット指示信号Ｗ　Ｉ　Ｏｉが“Ｈ
”であれば、このＮＯＲ回路２１０からのパルス信号に
応答して“Ｌ”に立下がる信号が出力される。インバー
タ回路２３２はＮＡ、ＮＤ回路２３０出力を反転して、
転送ゲート制御信号ＤＴＷＬｉを出力する。これにより
、この転送ゲート制御信号ＤＴＷＬｉが与えられる転送
ゲートブロックＴｉの転送ゲートが開き、このブロック
間におけるデータ転送、すなわちデータ・レジスタブロ
ックＤＲｉへのＲＡＭメモリセルアレイブロックＭｉか
らのデータ転送が行なわれる。

一方、信号ＷＩＯｉ（第３図においてＷＩ○ｊとして示
す）が“Ｌ”のままであればＮＡＮＤ回路２３０の出力
は“Ｈ”に固定されており、転送ゲート制御信号ＤＴＷ
Ｌｉは発生されず″Ｌ″固定であり、この信号ＷＩＯｊ
が指定するブロック間のデータ転送は行なわれない。

一方において、このＮＯＲ回路２１０出力が“Ｈ”に立
上がると、ｐチャネルＭＯ８）ランジスタ２１４および
ｎチャネルＭＯＳトランジスタ２２０が導通状態となる
。この結果、信号ＷＢ／ＷＥがインバータ回路（トラン
ジスタ２１６，２１８により構成される）に取込まれ、
反転してインバータ回路２２２．２２４へ伝達される。

インバータ回路２２２はこの与えられた信号に応答して
動作モード規定信号ＭＯＤＥを出力するとともにこの信
号をラッチする。信号ＷＢ／ＷＥがＨ”にあれば、動作
モード規定信号ＭＯＤＥも”Ｈ”となり、シリアルリー
ドモードが指定される。信号ＷＢ／ＷＥがＬ”にあれば
、信号ＭＯＤＥもＬ″となりシリアルライトモードが設
定される。

一方、信号ＳＥが“Ｈ”にあれば、第４図に示すように
信号ＲＡＳの降下エツジにおいて信号百Ｔ／○Ｅが“Ｌ
”にあっても、ＮＯＲ回路２１０の出力はＬ″である。

したがって、ＮＡＮＤ回路２３０の出力は信号Ｗ　Ｉ　
Ｏｉの状態にかかわらず′Ｈ″となり、信号ＷＴＷＬｉ
はＬ”のままである。

したがって、この場合、全ビットに対し転送ゲート１は
非導通状態のままであり、ＲＡＭメモリセルアレイブロ
ック２からデータ・レジスタ３１へのデータ転送は行な
われない。このとき、動作モード規定信号Ｍ　ＯＤ　Ｅ
は前の状態を維持している（トランジスタ２１６，２１
８からなるインバータは不活性状態のままである）。

ＳＡＭメモリ部を続出サイクル（リードサイクル）とす
るためには、制御信号ＳＥを“Ｌ”とすれば、ＮＯＲ回
路２１０の出力はＨ″となり、信号ＷＢ／ＷＥが規定す
る動作モードが動作モード規定信号ＭＯＤＥとして発生
されることになり、データバッファ５は入力モードまた
は出力モードに設定される。なお、信号ＳＥはＳＡＭメ
宅り部の活性／非活性をも従来と同様規定している。

なお、第２図において、信号ＳＥをＮＯＲ回路２１０へ
与えずに、反転信号ＳＥをＮＡＮＤ回路２３０へ与えれ
ば、データ転送指示があればデータ転送の有無に関わり
なく、信号ＭＯＤＥを転送サイクルの規定する状態に設
定できる。

上述の構成により、ＳＡＭメモリ部を入力モードから出
力モードに切換える場合に、ＲＡＭメモリセルアレイ２
からデータ・レジスタ３１へのデータ転送を伴うことな
く行なうことが可能となる。

上述の第２図に示す回路構成においては、この回路の各
ゲートは直接に信号ＳＥ、ＷＢ／ＷＥおよびＷ　Ｉ　Ｏ
ｉを受けるように説明されている。しかしながら、この
場合、これらの信号ＳＥ、ＷＢ／ＷＥおよびＷ　Ｉ　Ｏ
ｉがタイミングマージン、スキュー歪みまたは信号ノイ
ズなどにより信号ＲＡＳの立下がり端で誤って検出され
ることも考えられる。また、これらの制御信号のレベル
が信号ＤＴ１０Ｅの先端または後端部で変化することも
考えられる。このような誤動作の可能性を避けるための
回路構成を第５図に示す。

第５図は第２図に示す制御回路の変更例を示す図である
。第５図において、回路部分３１０は信号ＲＡＳの立下
がりに応答してワンショットのパルス信号を発生し、ラ
ッチタイミングを与える。

回路部分３１０は、縦続接続された３段のインバータ３
１２，３１４および３１６と、インバータ３１６の出力
と信号ＲＡＳとを受けるＮＯＲゲート３１８とを含む。

インバータ４００は回路部分３１０の出力を受けて反転
して出力する。

制御信号「主の発生経路は、ＣＭＯ８（相補ＭＯ３）イ
ンバータ３５０と、ラッチ回路３２０とを含む。ＣＭＯ
Ｓインバータ３５０はインバータ４００および回路部分
３１０の出力に応答して活性化される。ラッチ回路３２
０は２段の反平行に接続されたインバータ３２２および
３２４から構成される。インバータ３５０はインバータ
４００の出力をそのゲートに受けるｐチャネルＭＯＳト
ランジスタ３５１と、回路部分３１０の出力をそのゲー
トに受けるｎチャネルＭＯＳトランジスタ３５７と、相
補接続されたｐおよびｎチャネルＭＯＳトランジスタ３
５３および３５５を含む。このＭＯＳトランジスタ３５
３および３５５はそのゲートに信号ＳＥを受ける。

信号ＷＢ／ＷＥのための回路部分は、回路部分３１０の
出力に応答して活性化されるインバータ３６０と、イン
バータ３６０出力をラッチするラッチ回路３３０を含む
。インバータ３６０は、ｐチャネルＭＯＳトランジスタ
３６１および３６３と、ｎチャネルＭＯＳトランジスタ
３６５および３６７を含む。このインバータ３６０の回
路構成はインバータ３５０のそれと同様である。ラッチ
回路３３０は反平行に接続された２つのインバータ３３
２および３３４を含む。

信号Ｗ　Ｉ　Ｏｉを発生するための回路部分は、同様に
、ｐチャネルＭＯ３）ランジスタ３７１，３７３とｎチ
ャネルＭＯ８）ランジスタ３７５および３７７からなる
インバータ３７０と、このインバータ３７０出力を受け
るための、反平行に接続された２つのインバータ３４２
および３４４からなるラッチ回路３４０を含む。

回路部分３１０は信号ＲＡＳの立下がりに応答してワン
ショットパルスを発生する。この発生されるワンショッ
トパルスの幅はインバータ３１２゜３１４および３１６
により与えられる遅延時間により決定される。

この回路部分３１０から発生されたワンショットパルス
信号に応答してトランジスタ３５１，３５７．３６１，
３６７．３７１および３７７がオン状態となり、インバ
ータ３５０，３６０および３７０が活性化される。イン
バータ３５０．３６０および３７０はこのワンショット
パルス信号に応答して、そのときに与えられている信号
ＳＥ。

ＷＢ／ＷＥおよびＷ　Ｉ　Ｏｉを取り込み、反転して対
応のラッチ回路３２０，３３０および３４０へ伝達する
。ラッチ回路３２０，３３０および３４０のそれぞれの
出力は第２図に示すノード■、■およびＯへ伝達される
。

回路部分３１０からのワンショットパルスか所定の時間
経過後消滅すると、インバータ３５０゜３６０および３
７０は不活性状態となり、各ラッチ回路３２０．３３０
および３４０においてラッチされている信号はそこで保
持され続け、そのラッチデータを第２図に示すノードの
、■およびＯへ確実に伝達する。これにより、信号ＲＡ
Ｓの立下がり端で与えられている信号ＳＥ、ＷＢ／ＷＥ
およびＷＩ○ｉの状態に応答して確実に動作モードの検
出およびデータ転送の禁止を行なうことが可能となる。

なお、上記実施例においては、×４構成のデュアルポー
トＲＡ　Ｍが示されているが、×１、×８構成等の他の
構成のマルチボートＲＡＭであっても上記実施例と同様
の効果を得ることができる。

また、複数枚のチップで１つのメモリデバイスが構成さ
れていても、各チップ対応のランダム・データ入出力ピ
ンの信号電位を制御することにより、上記実施例と同様
の効果を得ることができる。

また、上記実施例においては、データ転送サイクル時に
不必要とされるたとえばアドレス入力ピンのようなラン
ダム・データ入出力ピンＷ　Ｉ　Ｏｉを用いて転送禁止
ビットを指定している。しかしなから、これはデータ転
送サイクル時に不必要とされる入出力ピンであればいず
れであっても上記実施例と同様の効果を得ることができ
る。

［発明の効果］ 以上のように、この発明によれば、ＳＡＭメモリ部の入
力モードから出力モードへの切換時において、データ転
送禁止ビットに応答して所望の転送ゲートをオフ状態と
し、ＲＡＭメモリ部からＳＡＭメモリへのデータ転送が
所望ビットに対して生じないように構成したので、ＳＡ
Ｍ入力部へ人力したデータをそのままＳＡＭメモリ部か
ら読出すことが可能となり、ＳＡＭメモリ部の機能チエ
ツク、良／不良を高速でチエツクすることが可能となる
。

また、この発明によれば、所望のビットのみをマスクし
て読出すことが可能となるため、汎用性の高いマルチボ
ートＲＡＭを実現することができるのみならず、画像処
理において所望の画像部分のみを書き換えることが可能
となり、高機能の画像処理用のメモリデバイスを実現す
ることが可能となる。

またさらに、Ｓ　Ａ、Ｍメモリ部の入力モードから出力
モード部への切換におけるＲＡＭメモリ部からＳＡＭメ
モリ部へのデータ転送禁止は、従来からマルチボートＲ
ＡＭにおいて用いられている制御信号のタイミング関係
により設定できるため、余分の制御用入出力ピンを設け
ることなく高機能のマルチボートＲＡ　Ｍを得ることが
可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例であるマルチボートＲＡＭの
全体の構成を示す図である。第２図はこの発明の一実施
例であるマルチボートＲＡ　Ｍにおいて用いられる制御
回路の具体的構成の一例を示す図である。第３図および
第４図は第２図に示す回路の動作を示す信号波形図であ
る。第５図は第２図に示す制御回路の変更例を示す図で
ある。第６図はマルチボートＲＡＭが用いられる画像処
理システムの構成を概略的に示す図である。第７図は従
来のデュアルポートＲＡＭの概略構成を示す図である。 第８図は従来のデュアルポートＲＡＭの↓チップの全体
の構成を概略的に示す図である。 第９図はデュアルポートＲＡＭにおけるリード転送サイ
クルの動作を示す信号波形図である。第１０図はデュア
ルポートＲＡＭにおけるライト転送サイクルの動作を示
す信号波形図である。第１１図はデュアルポートＲＡＭ
におけるリアルタイム・データ転送の動作を示す信号波
形図である。第１２図はデュアルポートＲＡＭにおける
ライト・パー・ビット動作を示す信号波形図である。第
１３図はデュアルポートＲＡＭにおけるＳＡＭメモリ部
の入出力モードを切換えるときの動作を示す信号波形図
である。 図において１，１は転送ゲート、２はＲＡＭメモリセル
アレイ、４はＲＡＭのデータ・バッファ、５はＳＡＭメ
モリ部のデータ入出力用データ・バッファ、３１はデー
タ・レジスタ、３２はシリアル・データ・セレクタ、３
３はアドレス・ポインタ、５０は制御回路、Ｗ　Ｉ　Ｏ
ｉはランダム・データ入出力ピン（信号）である。 なお、図中、同一符号は同一または相当部分を示す。 （ばか２名） 第１図 １゛す五道ケ二ト ３１゛デ′−７しシス７ ３２、う１１ア１し・チー７せレフ７ ＋ｆ９ カ 同 第ｄ／ｉＪ 第７図 Ｐ＋／＋＋Ａ　ＰＳ／＋Ｓへヘハ ｄ　　　−５＊　　　　ｚ　　　＠Ｊ　　　叫　　争　
　−＋′　　　−ノ　　＋−／　　　　Ｊ　　Ｊ　　＋
／　　＋７　　　、ノ〜ノ 、ノ 手 続 補 正 書 （自発） 平成２年１２月２５日 １、事件の表示 平成２年特許願第 ２６３３６ 号 ２、発明の名称 マルチボート・ランダム・アクセス・メモリ３、補正を
する者 事件との関係　　特許出願人 住　所　　東京都千代田区丸の内二丁目２番３号名　称
　　（６０１）三菱電機株式会社代表者　志岐守哉 ４、代理人 住　所　　大阪市北区南森町２丁目１番２９号　住友銀
行南森町ビル電話　大阪（０６）３６１−２０２１　（
代）５、補正の対象 （１）明細書の発明の詳細な説明の欄 ６、補正の内容 （１）　明細書第１７頁第１１行の「信号ＲＡＳ」を「
信号ＲＡＳＪに補正する。 （２）　明細書第１７頁第１２行のｒＷＩ３ＪをｒＷＩ
ｏ３Ｊに補正する。 （３）　明細書第１７頁第１１行の「ＷＩｏ〜ｗｉ、Ｊ
をｒＷＩ○ｏ−ＷＩＯ３Ｊに補正する。 （４）　明細書第３７頁第１４行の「信号ＷＴＷＬｉＪ
を「信号ＤＴＷＬｉＪに補正する。 以上

Claims (1)

1. 【特許請求の範囲】 行および列方向に配列された複数のメモリセルを有し、
   前記メモリセルの各々にランダムにアクセス可能なメモ
   リ部と、前記ランダム・アクセス・メモリ部の１行のメ
   モリセルと同時にデータ転送が可能である数の記憶素子
   を備え、前記記憶素子の各々へシリアルにアクセス可能
   なメモリ部とを有するマルチ・ポート・ランダム・アク
   セス・メモリであって、前記ランダム・アクセス・メモ
   リ部および前記シリアル・アクセス・メモリ部は複数ビ
   ット単位での並列の書込みまたは読出しが可能であり、
   かつ前記ランダム・アクセス・メモリ部および前記シリ
   アル・アクセス・メモリ部はともに、前記複数ビットの
   各々に対応してブロック化されており、 前記ランダム・アクセス・メモリ部と前記シリアル・ア
   クセス・メモリ部との間のデータ転送を行なうためのゲ
   ート手段、および データ転送モード指示信号と転送禁止ビット指示信号と
   に応答して、前記転送禁止ビット指示信号が指定するビ
   ットに対応する前記ランダム・アクセス・メモリ部のブ
   ロックから前記シリアル・アクセス・メモリ部のブロッ
   クへのデータ転送を禁止するように前記ゲート手段の動
   作を制御する手段を備える、マルチポート・ランダム・
   アクセス・メモリ。