JP2000315390A - データビットを記憶するメモリーセルを有する集積回路および集積回路において書き込みデータビットをメモリーセルに書き込む方法 - Google Patents
データビットを記憶するメモリーセルを有する集積回路および集積回路において書き込みデータビットをメモリーセルに書き込む方法Info
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- E06B7/02—Special arrangements or measures in connection with doors or windows for providing ventilation, e.g. through double windows; Arrangement of ventilation roses
- E06B7/08—Louvre doors, windows or grilles
- E06B7/084—Louvre doors, windows or grilles with rotatable lamellae
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- Microelectronics & Electronic Packaging (AREA)
- Civil Engineering (AREA)
- Structural Engineering (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 複数の書き込みおよび読み取りアクセスポー
トを有する多元アクセスメモリーセルを提供する。 【解決手段】 ローとハイの電圧の一方に対応するデー
タービットを記憶するメモリーセルを有する集積回路が
提供されるメモリー要素はデータビットを記憶するデー
タノードにつながれ、また、データビットの反転を記憶
する反転データノードにつながれる。少なくとも１つの
書き込みアクセスポートはデータ入力ラインにつながっ
た入力端子、データノードにつながった出力端子、書き
込み制御ラインにつながった制御端子を有する書き込み
アクセススイッチを有しデータ入力ラインからの書き込
みデータビットを書き込みアクセスポートに供給するよ
うに、書き込みアクセススイッチをオンまたはオフにス
イッチングする。またプリセットスイッチを用いる。
トを有する多元アクセスメモリーセルを提供する。 【解決手段】 ローとハイの電圧の一方に対応するデー
タービットを記憶するメモリーセルを有する集積回路が
提供されるメモリー要素はデータビットを記憶するデー
タノードにつながれ、また、データビットの反転を記憶
する反転データノードにつながれる。少なくとも１つの
書き込みアクセスポートはデータ入力ラインにつながっ
た入力端子、データノードにつながった出力端子、書き
込み制御ラインにつながった制御端子を有する書き込み
アクセススイッチを有しデータ入力ラインからの書き込
みデータビットを書き込みアクセスポートに供給するよ
うに、書き込みアクセススイッチをオンまたはオフにス
イッチングする。またプリセットスイッチを用いる。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリーセルに関
し、特に、複数の書き込みおよび読み取りアクセスポー
トを有する多元アクセスメモリーセルに関する。
し、特に、複数の書き込みおよび読み取りアクセスポー
トを有する多元アクセスメモリーセルに関する。
【０００２】
【従来の技術】コンピュータメモリーセルは今日広く用
いられている。例えば、ＲＡＭ（random-access memor
y）、レジスター、および他のデバイスにて用いられて
いる。各メモリーセルは、データのビット、即ち、０
（ロー、典型的にはＶSSまたは接地（０Ｖ））または１
（ハイ、典型的にはＶDD）を記憶する。セルに新しいデ
ータが書き込まれ、記憶されたデータはセルから読み取
られる。メモリーセルの行は通常バイトあるいはワード
のような大きな多ビットユニットのデータを記憶するの
に用いられている。メモリーセルのアレーは複数のワー
ドの記憶を提供するように多くの行またはワードを与え
ることができる。
いられている。例えば、ＲＡＭ（random-access memor
y）、レジスター、および他のデバイスにて用いられて
いる。各メモリーセルは、データのビット、即ち、０
（ロー、典型的にはＶSSまたは接地（０Ｖ））または１
（ハイ、典型的にはＶDD）を記憶する。セルに新しいデ
ータが書き込まれ、記憶されたデータはセルから読み取
られる。メモリーセルの行は通常バイトあるいはワード
のような大きな多ビットユニットのデータを記憶するの
に用いられている。メモリーセルのアレーは複数のワー
ドの記憶を提供するように多くの行またはワードを与え
ることができる。
【０００３】図１において、従来技術のメモリーセル１
００を示す回路図を示した。メモリーセル１００はイン
バーター１０１、１０２からなるフリップフロップない
しメモリー素子からなる。インバーター１０１、１０２
はそれぞれ、２つのトランジスター（１つがＮＭＯＳ
（Ｎ型金属酸化膜半導体）で１つがＰＭＯＳ（Ｐ型金属
酸化膜半導体）のトランジスター）で実装することがで
きる。ＣＭＯＳ（相補形金属酸化膜半導体）はＮＭＯＳ
とＰＭＯＳが組み合わさって作られたものである。フリ
ップフロップはデータノードＤおよび反転データノード
（data-not、Ｄの反転）を有する。データノードＤはメ
モリーセル１００に記憶されたデータに対応する１また
は０に記憶する。
００を示す回路図を示した。メモリーセル１００はイン
バーター１０１、１０２からなるフリップフロップない
しメモリー素子からなる。インバーター１０１、１０２
はそれぞれ、２つのトランジスター（１つがＮＭＯＳ
（Ｎ型金属酸化膜半導体）で１つがＰＭＯＳ（Ｐ型金属
酸化膜半導体）のトランジスター）で実装することがで
きる。ＣＭＯＳ（相補形金属酸化膜半導体）はＮＭＯＳ
とＰＭＯＳが組み合わさって作られたものである。フリ
ップフロップはデータノードＤおよび反転データノード
（data-not、Ｄの反転）を有する。データノードＤはメ
モリーセル１００に記憶されたデータに対応する１また
は０に記憶する。
【０００４】メモリーセル１００は、図１に示したデー
タアクセスポートような少なくとも１つのデータアクセ
スポートからなり、これは、プロセッサーのような１つ
の外部デバイスないしコンポーネントが与えられた時間
においてセルに書き込んだり読み取ったりすることを可
能にする。用語「データアクセス等々（ないしアクセス
ポート）」は、データアクセスポートの書き込みと読み
取り両方に関連して用いられる。即ち、データの読み取
りまたは書き込みを行うのに用いられるものとしてデー
タアクセスポートが用いられる。データを書き込むのに
用いられるデータアクセスポートは、書き込みアクセス
ポートとして呼ばれ、データを読み取られるのに用いら
れるデータアクセスポートは読み取りアクセスポートと
呼ばれる。
タアクセスポートような少なくとも１つのデータアクセ
スポートからなり、これは、プロセッサーのような１つ
の外部デバイスないしコンポーネントが与えられた時間
においてセルに書き込んだり読み取ったりすることを可
能にする。用語「データアクセス等々（ないしアクセス
ポート）」は、データアクセスポートの書き込みと読み
取り両方に関連して用いられる。即ち、データの読み取
りまたは書き込みを行うのに用いられるものとしてデー
タアクセスポートが用いられる。データを書き込むのに
用いられるデータアクセスポートは、書き込みアクセス
ポートとして呼ばれ、データを読み取られるのに用いら
れるデータアクセスポートは読み取りアクセスポートと
呼ばれる。
【０００５】図１に示すデータアクセスポートは、ＮＭ
ＯＳアクセストランジスター１０５、１０６、更に、３
つの信号ＢＩＴ￣、ＷＬ（ワードライン）に対する４つ
の入力ラインからなり、これらは、メモリーセル１０
０、また、プロセッサーのような１つの外部デバイスへ
ビットを書き込んだりそれらからビットを読み込んだり
する。メモリーセルアレーの与えられた列メモリーセル
は通常同じデータアクセスポートを共有する。
ＯＳアクセストランジスター１０５、１０６、更に、３
つの信号ＢＩＴ￣、ＷＬ（ワードライン）に対する４つ
の入力ラインからなり、これらは、メモリーセル１０
０、また、プロセッサーのような１つの外部デバイスへ
ビットを書き込んだりそれらからビットを読み込んだり
する。メモリーセルアレーの与えられた列メモリーセル
は通常同じデータアクセスポートを共有する。
【０００６】メモリーセル１００は電源電圧、例えば、
ＶDD＝３Ｖによって電力を掛けられる。ＮＭＯＳトラン
ジスター（例えば、トランジスター１０５、１０６）
は、約０．６Ｖの典型的なしきい値ドロップを有する。
アクセストランジスター１０５のしきい値電圧のため、
シングル入力ライン上の入力信号は、１を十分に早く、
あるいは全く書き込むことができないほど十分に強くな
いことがある。例えば、もしメモリーセル１００が０を
以前に記憶しデータノードＤが０Ｖであり入力ラインＢ
ＩＴによってセルに１を書き込むべきであれば、ライン
ＢＩＴ上の１（３Ｖ）により、ノードＤが０Ｖから２．
４Ｖしか上昇させなくなる。なぜなら、トランジスター
１０５をまたがる０．６Ｖの電圧降下のためである。ノ
ードＤを２．４Ｖに増やすことはセルを０状態から１状
態に迅速にあげるのには低すぎになる。なぜなら、セル
の現在の０状態を克服するのに遅いからである。
ＶDD＝３Ｖによって電力を掛けられる。ＮＭＯＳトラン
ジスター（例えば、トランジスター１０５、１０６）
は、約０．６Ｖの典型的なしきい値ドロップを有する。
アクセストランジスター１０５のしきい値電圧のため、
シングル入力ライン上の入力信号は、１を十分に早く、
あるいは全く書き込むことができないほど十分に強くな
いことがある。例えば、もしメモリーセル１００が０を
以前に記憶しデータノードＤが０Ｖであり入力ラインＢ
ＩＴによってセルに１を書き込むべきであれば、ライン
ＢＩＴ上の１（３Ｖ）により、ノードＤが０Ｖから２．
４Ｖしか上昇させなくなる。なぜなら、トランジスター
１０５をまたがる０．６Ｖの電圧降下のためである。ノ
ードＤを２．４Ｖに増やすことはセルを０状態から１状
態に迅速にあげるのには低すぎになる。なぜなら、セル
の現在の０状態を克服するのに遅いからである。
【０００７】もっと悪いことに、１．２Ｖのようなもっ
と低い供給電圧においても、ノードＤは０．６Ｖまでに
しか上昇しない。これは、ノードＤを十分に迅速にハイ
にプルできることを確実にするのには不十分であり、場
合によっては全くハイにプルされない。データアクセス
ポートのアクセストランジスターの電圧降下により、供
給電圧は益々小さくなってきており、従来技術におい
て、シングル入力ラインは前の０状態を１状態へと書き
込むようにオーバーライドさせることができない。
と低い供給電圧においても、ノードＤは０．６Ｖまでに
しか上昇しない。これは、ノードＤを十分に迅速にハイ
にプルできることを確実にするのには不十分であり、場
合によっては全くハイにプルされない。データアクセス
ポートのアクセストランジスターの電圧降下により、供
給電圧は益々小さくなってきており、従来技術におい
て、シングル入力ラインは前の０状態を１状態へと書き
込むようにオーバーライドさせることができない。
【０００８】従って、２つの入力ラインＢＩＴおよびＢ
ＩＴ￣は通常、メモリーセル１００のようなメモリーセ
ルにてＢＩＴラインによって与えられる信号を記憶する
のに用いられる。メモリーセル１００に値を記憶するた
めに信号ＷＬはハイになり、ＢＩＴは記憶される信号を
供給し、また、ＢＩＴ￣は、ＢＩＴ信号の反転を与え
る。前のメモリー状態からＤが０であり、ＢＩＴがメモ
リーセル１００に記憶される１（１．２Ｖ）を運ぶので
あれば、ＢＩＴ￣は０Ｖであり、ノードＤＮも０Ｖであ
る。なぜなら、ＢＩＴ￣が０であれば１０６を待たない
電圧降下はないからである。インバーター１０２の入力
における０またはロー信号は、インバーター１０２に対
しノードＤを迅速に１まで持っていく。従って、各書き
込みアクセスポートはトランジスター１０５、１０６の
ような２つのアクセストランジスター、更に、３つの入
力信号を運ぶ４つの入力ラインを必要とする。書き込み
動作に対してＢＩＴ信号は、セルに書き込むプロセッサ
ーにより与えられるデータ信号から導かれる。ＢＩＴ￣
信号はメモリーセルアレーの外部のインバーターにより
与えられる。ＷＬ信号はメモリー制御ロジックにより与
えられこれはそれ自身プロセッサーからアドレス情報を
受ける。
ＩＴ￣は通常、メモリーセル１００のようなメモリーセ
ルにてＢＩＴラインによって与えられる信号を記憶する
のに用いられる。メモリーセル１００に値を記憶するた
めに信号ＷＬはハイになり、ＢＩＴは記憶される信号を
供給し、また、ＢＩＴ￣は、ＢＩＴ信号の反転を与え
る。前のメモリー状態からＤが０であり、ＢＩＴがメモ
リーセル１００に記憶される１（１．２Ｖ）を運ぶので
あれば、ＢＩＴ￣は０Ｖであり、ノードＤＮも０Ｖであ
る。なぜなら、ＢＩＴ￣が０であれば１０６を待たない
電圧降下はないからである。インバーター１０２の入力
における０またはロー信号は、インバーター１０２に対
しノードＤを迅速に１まで持っていく。従って、各書き
込みアクセスポートはトランジスター１０５、１０６の
ような２つのアクセストランジスター、更に、３つの入
力信号を運ぶ４つの入力ラインを必要とする。書き込み
動作に対してＢＩＴ信号は、セルに書き込むプロセッサ
ーにより与えられるデータ信号から導かれる。ＢＩＴ￣
信号はメモリーセルアレーの外部のインバーターにより
与えられる。ＷＬ信号はメモリー制御ロジックにより与
えられこれはそれ自身プロセッサーからアドレス情報を
受ける。
【０００９】同様に、データアクセスポートを読み取り
アクセスポートとして用いることができる。この場合、
アクセストランジスター１０５、１０６は読み取りトラ
ンジスターとしてはたらく。セル１００の状態ないしビ
ットを読み取るため、ＢＩＴおよびＢＩＴ￣端子のそれ
ぞれにつながったラインはプリチャージされなければな
らない。そして、読み取りアクセストランジスター１０
５、１０６はオンにされ、セルがハイかローかに従っ
て、セルが２つのプリチャージされたラインの１つをデ
ィスチャージ（放電）することを可能にする。ラインが
放電されると外部回路がこのことを検出することがで
き、メモリーセル１００が０か１かのどちらかを記憶さ
れているかを判断することができるようになる。
アクセスポートとして用いることができる。この場合、
アクセストランジスター１０５、１０６は読み取りトラ
ンジスターとしてはたらく。セル１００の状態ないしビ
ットを読み取るため、ＢＩＴおよびＢＩＴ￣端子のそれ
ぞれにつながったラインはプリチャージされなければな
らない。そして、読み取りアクセストランジスター１０
５、１０６はオンにされ、セルがハイかローかに従っ
て、セルが２つのプリチャージされたラインの１つをデ
ィスチャージ（放電）することを可能にする。ラインが
放電されると外部回路がこのことを検出することがで
き、メモリーセル１００が０か１かのどちらかを記憶さ
れているかを判断することができるようになる。
【００１０】セル１００と同じ列（ビット位置）におけ
る他のメモリーセルは、同様なデータアクセスポートか
らなり、ポートに対する同じＢＩＴとＢＩＴ￣ラインに
つながれている。従って、セル１００と、同時に同じポ
ートを用いて同じ列であるが異なる行（ワード）におけ
る別のセルとを単一プロセッサーがアクセスすることは
できない。このため、各プロセッサーは通常、メモリー
セル当たり少なくとも２つのポートにつながっており、
２つのポートの１つを用いて１つのセルにアクセスし他
方のポートを用いて他のセルにアクセスできるようにな
る。プロセッサー自身は少なくとも２つのデータポート
を有し、これは各メモリーセルの２つの異なるメモリー
ポートをつなぐ。このことは、各プロセッサーがその２
つのデータポートラインによって各メモリーセル列につ
ながっており、各セルはプロセッサーに対し８のポート
ラインないし端子を有することを意味する。
る他のメモリーセルは、同様なデータアクセスポートか
らなり、ポートに対する同じＢＩＴとＢＩＴ￣ラインに
つながれている。従って、セル１００と、同時に同じポ
ートを用いて同じ列であるが異なる行（ワード）におけ
る別のセルとを単一プロセッサーがアクセスすることは
できない。このため、各プロセッサーは通常、メモリー
セル当たり少なくとも２つのポートにつながっており、
２つのポートの１つを用いて１つのセルにアクセスし他
方のポートを用いて他のセルにアクセスできるようにな
る。プロセッサー自身は少なくとも２つのデータポート
を有し、これは各メモリーセルの２つの異なるメモリー
ポートをつなぐ。このことは、各プロセッサーがその２
つのデータポートラインによって各メモリーセル列につ
ながっており、各セルはプロセッサーに対し８のポート
ラインないし端子を有することを意味する。
【００１１】
【発明が解決しようとする課題】メモリーセルはそれぞ
れがメモリーセルアレーへと同時に書き込んだり読み取
ったりすることを必要とされるような、複数のプロセッ
サーないし他のユニットを有するコンピュータシステム
においてよく実装されている。例えば、４つのプロセッ
サーのそれぞれはメモリーセルアレーの４つの異なるワ
ードないし行から読み取ったり書き込んだりする必要が
ある。代わりに、１もしくは複数のプロセッサーが別の
プロセッサーによって書き込まれている際に同じセルか
ら同時に読み取ることを望むこともある。このように、
多元アクセスメモリーセルの必要性がある。即ち、プロ
セッサーのような複数の外部ユニットを割り当てるよう
にメモリーセルアレーから同時に読んだり書き込んだり
することを可能にするように十分にデータアクセスポー
トを読んだり書いたりすることができるメモリーセルの
必要性がある。
れがメモリーセルアレーへと同時に書き込んだり読み取
ったりすることを必要とされるような、複数のプロセッ
サーないし他のユニットを有するコンピュータシステム
においてよく実装されている。例えば、４つのプロセッ
サーのそれぞれはメモリーセルアレーの４つの異なるワ
ードないし行から読み取ったり書き込んだりする必要が
ある。代わりに、１もしくは複数のプロセッサーが別の
プロセッサーによって書き込まれている際に同じセルか
ら同時に読み取ることを望むこともある。このように、
多元アクセスメモリーセルの必要性がある。即ち、プロ
セッサーのような複数の外部ユニットを割り当てるよう
にメモリーセルアレーから同時に読んだり書き込んだり
することを可能にするように十分にデータアクセスポー
トを読んだり書いたりすることができるメモリーセルの
必要性がある。
【００１２】前述のように、各メモリーセルは各プロセ
ッサーに対し２つのアクセスポート（即ち、４つのアク
セストランジスターおよび８つの端子）を必要とする。
従って、マルチプロセッサーにおいて、各メモリーセル
はプロセッサー当たり２つのアクセスポートと８つの端
子を必要とする。例えば、もし４つのプロセッサーがセ
ル１００にアクセスするべきならば、メモリーセル当た
り４×２＝８ポート（４×４＝１６のアクセストランジ
スター、および４×８＝３２の信号端子）を必要とす
る。
ッサーに対し２つのアクセスポート（即ち、４つのアク
セストランジスターおよび８つの端子）を必要とする。
従って、マルチプロセッサーにおいて、各メモリーセル
はプロセッサー当たり２つのアクセスポートと８つの端
子を必要とする。例えば、もし４つのプロセッサーがセ
ル１００にアクセスするべきならば、メモリーセル当た
り４×２＝８ポート（４×４＝１６のアクセストランジ
スター、および４×８＝３２の信号端子）を必要とす
る。
【００１３】この伝統的なメモリー設計の１つの問題と
してシステムにデータアクセスポートおよびプロセッサ
ーが増えるごとに、多くのトランジスターや端子を増や
さなければならないと言うことがある。アクセスポート
トランジスターや端子の数が増えると、チップ（および
ＰＣＢ）の領域や電力消費が増えてしまう。２つの読み
取りラインをプリチャージする必要性、および各読み取
りに対して２つのうちの１つを常に放電する必要性は、
大量の電力を消費してしまう。また、ライトする動作
時、即ち、別のプロセッサーが代２アクセスポートを介
してメモリーセル１００に書き込まれているデータを同
時に読み取っているときに１つのプロセッサーがセル１
００に書き込むような場合には、第２アクセスポートに
よりもたらされるモードＤおよびＤＮ上の負荷は新しい
データをセルに書き込む速度を遅くしてしまう。
してシステムにデータアクセスポートおよびプロセッサ
ーが増えるごとに、多くのトランジスターや端子を増や
さなければならないと言うことがある。アクセスポート
トランジスターや端子の数が増えると、チップ（および
ＰＣＢ）の領域や電力消費が増えてしまう。２つの読み
取りラインをプリチャージする必要性、および各読み取
りに対して２つのうちの１つを常に放電する必要性は、
大量の電力を消費してしまう。また、ライトする動作
時、即ち、別のプロセッサーが代２アクセスポートを介
してメモリーセル１００に書き込まれているデータを同
時に読み取っているときに１つのプロセッサーがセル１
００に書き込むような場合には、第２アクセスポートに
よりもたらされるモードＤおよびＤＮ上の負荷は新しい
データをセルに書き込む速度を遅くしてしまう。
【００１４】
【課題を解決するための手段】ローとハイの電圧の一方
に対応するデータビットを記憶するメモリーセルを有す
る集積回路が提供されるメモリー要素はデータビットを
記憶するデータノードにつながれ、また、データビット
の反転を記憶する反転データノードにつながれる。少な
くとも１つの書き込みアクセスポートはデータ入力ライ
ンにつながった入力端子、データノードにつながった出
力端子、書き込み制御ラインにつながった制御端子を有
する書き込みアクセススイッチを有しデータ入力ライン
からの書き込みデータビットを書き込みアクセスポート
に供給するように、書き込みアクセススイッチをオンま
たはオフにスイッチングする。
に対応するデータビットを記憶するメモリーセルを有す
る集積回路が提供されるメモリー要素はデータビットを
記憶するデータノードにつながれ、また、データビット
の反転を記憶する反転データノードにつながれる。少な
くとも１つの書き込みアクセスポートはデータ入力ライ
ンにつながった入力端子、データノードにつながった出
力端子、書き込み制御ラインにつながった制御端子を有
する書き込みアクセススイッチを有しデータ入力ライン
からの書き込みデータビットを書き込みアクセスポート
に供給するように、書き込みアクセススイッチをオンま
たはオフにスイッチングする。
【００１５】またプリセットスイッチを用いる。ここに
おいて、第１端子がデータノードと反転データノードの
１つにつながり、第２端子が当該プリセットスイッチが
オンの時に論理「１」のデータビットをデータノードに
記憶されるのに十分な電圧源につながり、プリセット制
御端子は、書き込み動作がプリセット制御ラインにつな
がる前にメモリーセルをプリセットするようにプリセッ
トスイッチをオンまたはオフにスイッチングする。
おいて、第１端子がデータノードと反転データノードの
１つにつながり、第２端子が当該プリセットスイッチが
オンの時に論理「１」のデータビットをデータノードに
記憶されるのに十分な電圧源につながり、プリセット制
御端子は、書き込み動作がプリセット制御ラインにつな
がる前にメモリーセルをプリセットするようにプリセッ
トスイッチをオンまたはオフにスイッチングする。
【００１６】
【発明の実施の形態】図２において、本発明の一実施例
に従うメモリーセルシステム２００のブロック図を示し
てある。システム２００は、同一なメモリーセル２１
０、２２０のようなメモリーセルのアレーからなる。こ
れらメモリーセルはアレーの一部（例えば、３２ビット
ワードに対する３２ビット幅アレー（Ｎ＝３２））とす
ることができ、例えば、１００ワードの深さである。
に従うメモリーセルシステム２００のブロック図を示し
てある。システム２００は、同一なメモリーセル２１
０、２２０のようなメモリーセルのアレーからなる。こ
れらメモリーセルはアレーの一部（例えば、３２ビット
ワードに対する３２ビット幅アレー（Ｎ＝３２））とす
ることができ、例えば、１００ワードの深さである。
【００１７】システム２００のメモリーセルアレーのメ
モリーセル２１０、２２０のような各メモリーセルは、
４つの別々のデータアクセスポート、即ち、２つの書き
込みアクセスポートと２つの読み取りアクセスポートか
らなる。これらは図１の従来技術メモリーセル１００の
双方向（読み取りまたは書き込み）アクセスポートとは
対称的に単方向ポートである。下で詳細に説明するよう
に、本発明の各付加的なデータアクセスポートは、従来
技術のセル１００における各データアクセスポートに対
するアクセストランジスターの対とは対称的に１つのア
クセストランジスターと２つの端子または１つのライン
のみを必要とする。
モリーセル２１０、２２０のような各メモリーセルは、
４つの別々のデータアクセスポート、即ち、２つの書き
込みアクセスポートと２つの読み取りアクセスポートか
らなる。これらは図１の従来技術メモリーセル１００の
双方向（読み取りまたは書き込み）アクセスポートとは
対称的に単方向ポートである。下で詳細に説明するよう
に、本発明の各付加的なデータアクセスポートは、従来
技術のセル１００における各データアクセスポートに対
するアクセストランジスターの対とは対称的に１つのア
クセストランジスターと２つの端子または１つのライン
のみを必要とする。
【００１８】システム２００の各メモリーセルの第２お
よび第２書き込みアクセスポートは、それぞれ端子ＤＮ
とＷＡとＤＢとＷＢに対応づけられており、第１および
第２読み取りアクセスポートは端子ＱＡとＲＡとＱＢと
ＲＢに関連づけられている。従って、セル２１０のよう
な各セルの４つのデータアクセスポートは、データアク
セスポートＤＡ／ＷＡ、ＤＢ／ＷＢ、ＱＡ／ＲＡ、ＱＢ
／ＲＢとしてそれらの対応する端子となっている。一実
施例において、システム２００は、２つのプロセッサー
Ａ、Ｂを有していてもいいが、下で詳細に述べるよう
に、４つまでの別々のプロセッサーＡ１、Ｂ１、Ａ１、
Ｂ２を有することができる。
よび第２書き込みアクセスポートは、それぞれ端子ＤＮ
とＷＡとＤＢとＷＢに対応づけられており、第１および
第２読み取りアクセスポートは端子ＱＡとＲＡとＱＢと
ＲＢに関連づけられている。従って、セル２１０のよう
な各セルの４つのデータアクセスポートは、データアク
セスポートＤＡ／ＷＡ、ＤＢ／ＷＢ、ＱＡ／ＲＡ、ＱＢ
／ＲＢとしてそれらの対応する端子となっている。一実
施例において、システム２００は、２つのプロセッサー
Ａ、Ｂを有していてもいいが、下で詳細に述べるよう
に、４つまでの別々のプロセッサーＡ１、Ｂ１、Ａ１、
Ｂ２を有することができる。
【００１９】システム２００は、多くの入出力ラインお
よび関連する制御ロジックを有する。一般に、垂直ライ
ンはメモリーセルを読み書きする多くのプロセッサーと
やりとりする信号であり、水平ラインはメモリー制御ロ
ジックからの信号を運ぶ。具体的には、システム２００
において、２つのプロセッサーＡ、Ｂ（図示せず）があ
り、各行にＮのメモリーセルがある。従って、メモリー
セルの各行はＮビットのワードを記憶する。プロセッサ
ーＡ（図示せず）は書き込みデータ信号ＷＤＡ−０や書
き込みデータ信号ＷＤＡ-Ｎ−１のような信号を供給
し、読み取りデータ信号ＲＤＡ−０や読み取りデータ信
号ＲＤＡ−Ｎ−１を受ける。逆に、プロセッサ−Ｂ（図
示せず）は、ＷＤＢ−０、ＲＤＢ−０、ＷＤＢ-Ｎ−
１、ＲＤＢ-Ｎ−１のような信号を供給し読み取る。
よび関連する制御ロジックを有する。一般に、垂直ライ
ンはメモリーセルを読み書きする多くのプロセッサーと
やりとりする信号であり、水平ラインはメモリー制御ロ
ジックからの信号を運ぶ。具体的には、システム２００
において、２つのプロセッサーＡ、Ｂ（図示せず）があ
り、各行にＮのメモリーセルがある。従って、メモリー
セルの各行はＮビットのワードを記憶する。プロセッサ
ーＡ（図示せず）は書き込みデータ信号ＷＤＡ−０や書
き込みデータ信号ＷＤＡ-Ｎ−１のような信号を供給
し、読み取りデータ信号ＲＤＡ−０や読み取りデータ信
号ＲＤＡ−Ｎ−１を受ける。逆に、プロセッサ−Ｂ（図
示せず）は、ＷＤＢ−０、ＲＤＢ−０、ＷＤＢ-Ｎ−
１、ＲＤＢ-Ｎ−１のような信号を供給し読み取る。
【００２０】メモリー制御ロジック（図示せず）は、プ
リセット信号ＰＲＥおよびＰＲＥの反転ＰＲＥ￣が、書
き込みデコード信号ＷＤＥＣＡ−０、ＷＤＥＣＢ−０、
読み取りデコード信号ＲＤＥＣＡ−０、ＲＤＥＣＢ−０
のような信号を供給する。これら信号は、メモリーにア
クセスするプロセッサーにより供給されるアドレス情報
に応じてメモリー制御ロジックにより供給される。また
図に示すように、ＡＮＤゲートは、メモリー制御信号か
ら行０のような行に対する実際の制御信号、読み取りお
よび書き込み信号ＷＬＡ−０、ＷＬＢ−０、ＲＬＡ−
０、ＲＬＢ−０、書き込みプリセット信号ＷＰＲＥ−０
を得るのに用いられる。
リセット信号ＰＲＥおよびＰＲＥの反転ＰＲＥ￣が、書
き込みデコード信号ＷＤＥＣＡ−０、ＷＤＥＣＢ−０、
読み取りデコード信号ＲＤＥＣＡ−０、ＲＤＥＣＢ−０
のような信号を供給する。これら信号は、メモリーにア
クセスするプロセッサーにより供給されるアドレス情報
に応じてメモリー制御ロジックにより供給される。また
図に示すように、ＡＮＤゲートは、メモリー制御信号か
ら行０のような行に対する実際の制御信号、読み取りお
よび書き込み信号ＷＬＡ−０、ＷＬＢ−０、ＲＬＡ−
０、ＲＬＢ−０、書き込みプリセット信号ＷＰＲＥ−０
を得るのに用いられる。
【００２１】各行がデータワードからなるので、ある行
における各メモリーセルは並列的に同じ動作で読み取ら
れ書き込まれる。従って、行の各セルは行０のような同
じ制御信号ライン、読み取りおよび書き込みワードライ
ンＷＬＡ−０、ＷＬＢ−０、ＲＬＡ−０、ＲＬＢ−０、
書き込みプリセットＷＰＲＥ−０につながっている。こ
れら信号はそれぞれ、各メモリーセルに対してメモリー
セルの入力端子ＷＡ、ＷＢ、ＲＡ、ＲＢ、ＷＰＲＥにつ
ながっている。
における各メモリーセルは並列的に同じ動作で読み取ら
れ書き込まれる。従って、行の各セルは行０のような同
じ制御信号ライン、読み取りおよび書き込みワードライ
ンＷＬＡ−０、ＷＬＢ−０、ＲＬＡ−０、ＲＬＢ−０、
書き込みプリセットＷＰＲＥ−０につながっている。こ
れら信号はそれぞれ、各メモリーセルに対してメモリー
セルの入力端子ＷＡ、ＷＢ、ＲＡ、ＲＢ、ＷＰＲＥにつ
ながっている。
【００２２】しかし、ある行の各メモリーセルは別の列
にあり（行により表されるデータワードの異なるビット
を表す）、従って、異なるデータイン（data-in）信号
を受け、異なるデータアウト信号を供給し、データのワ
ード全体が並列的に書き込まれたり読まれたりされる。
行の第１メモリーセル２１０（アレーの他の全ての行の
第１メモリーセル）は書き込みデータ信号ＷＤＡ−０、
ＷＤＢ−０につながり（ここで、Ａ、Ｂはプロセッサー
ＡまたはＢから信号が来ているかを表し、各プロセッサ
ーＡ、Ｂは両方とも各メモリーセルから読み取りと書き
込みができ、０はメモリーセル２１０が列０にあること
を表す）、書き込みデータ信号ＲＤＡ−０、ＲＤＢ−０
につながっている。メモリーセル２１０に記憶すべきデ
ータビットは書き込みデータ信号ラインＷＤＡ−０、Ｗ
ＤＢ−０上で外部プロセッサーＡまたはＢにより与えら
れる。書き込みデータ信号ライン上で与えられ、メモリ
ーセルに書き込まれるデータビットは、書き込みデータ
ビットと呼ぶことができる。
にあり（行により表されるデータワードの異なるビット
を表す）、従って、異なるデータイン（data-in）信号
を受け、異なるデータアウト信号を供給し、データのワ
ード全体が並列的に書き込まれたり読まれたりされる。
行の第１メモリーセル２１０（アレーの他の全ての行の
第１メモリーセル）は書き込みデータ信号ＷＤＡ−０、
ＷＤＢ−０につながり（ここで、Ａ、Ｂはプロセッサー
ＡまたはＢから信号が来ているかを表し、各プロセッサ
ーＡ、Ｂは両方とも各メモリーセルから読み取りと書き
込みができ、０はメモリーセル２１０が列０にあること
を表す）、書き込みデータ信号ＲＤＡ−０、ＲＤＢ−０
につながっている。メモリーセル２１０に記憶すべきデ
ータビットは書き込みデータ信号ラインＷＤＡ−０、Ｗ
ＤＢ−０上で外部プロセッサーＡまたはＢにより与えら
れる。書き込みデータ信号ライン上で与えられ、メモリ
ーセルに書き込まれるデータビットは、書き込みデータ
ビットと呼ぶことができる。
【００２３】メモリーセル２１０に前に記憶されたデー
タビットは読み取りデータ信号ラインＲＤＡ−０、ＲＤ
Ｂ−０上で外部プロセッサーＡまたはＢによって読み取
られる。これら信号ラインはそれぞれ、メモリーセルの
データ端子ＤＡ、ＤＢ、ＱＡ、ＱＢにつながっている。
ここで、ＤＡ、ＤＢはデータ入力端子であり、ＱＡ、Ｑ
Ｂはデータ出力端子である。メモリーセル２２０はワー
ドのＮ番目に対する異なるラインのセットに同様につな
がっている。行の他のＮ−２にメモリーセル（図示せ
ず）はそれら自身の４つの読み取り書き込みデータ信号
ラインにつながっている。メモリーセルに前に記憶され
ておりプロセッサーによって読み取られるようにメモリ
ーセルによって読み取りデータ信号ラインに供給された
データビットは、読み取りデータビットと呼ぶことがで
きる。
タビットは読み取りデータ信号ラインＲＤＡ−０、ＲＤ
Ｂ−０上で外部プロセッサーＡまたはＢによって読み取
られる。これら信号ラインはそれぞれ、メモリーセルの
データ端子ＤＡ、ＤＢ、ＱＡ、ＱＢにつながっている。
ここで、ＤＡ、ＤＢはデータ入力端子であり、ＱＡ、Ｑ
Ｂはデータ出力端子である。メモリーセル２２０はワー
ドのＮ番目に対する異なるラインのセットに同様につな
がっている。行の他のＮ−２にメモリーセル（図示せ
ず）はそれら自身の４つの読み取り書き込みデータ信号
ラインにつながっている。メモリーセルに前に記憶され
ておりプロセッサーによって読み取られるようにメモリ
ーセルによって読み取りデータ信号ラインに供給された
データビットは、読み取りデータビットと呼ぶことがで
きる。
【００２４】前述のように、システム２００の各メモリ
ーセルは４つの別々で独立なデータアクセスポート、即
ち、２つの書き込みアクセスポート、２つの読み取りア
クセスポートからなる。一実施例において、第１の書き
込みおよび読みとリポートＤＡ／ＷＡ、ＱＡ／ＲＡは同
じプロセッサーＡによって用いることができる。第２の
書き込みおよび読みとリポートＤＢ／ＷＢ、ＱＢ／ＲＢ
は同じプロセッサーＢによって用いられることができる
（代わりに、プロセッサーＡ１、Ｂ１、Ａ２、Ｂ２のよ
うな４つのプロセッサーは、これらポートを用いること
もできる。
ーセルは４つの別々で独立なデータアクセスポート、即
ち、２つの書き込みアクセスポート、２つの読み取りア
クセスポートからなる。一実施例において、第１の書き
込みおよび読みとリポートＤＡ／ＷＡ、ＱＡ／ＲＡは同
じプロセッサーＡによって用いることができる。第２の
書き込みおよび読みとリポートＤＢ／ＷＢ、ＱＢ／ＲＢ
は同じプロセッサーＢによって用いられることができる
（代わりに、プロセッサーＡ１、Ｂ１、Ａ２、Ｂ２のよ
うな４つのプロセッサーは、これらポートを用いること
もできる。
【００２５】図３において、図２のシステム２００のメ
モリーセル２１０を更に詳細に示した。システム２００
の各メモリーセルはメモリーセル２１０と同一に構成す
るのが好ましい。本発明において、付加的な各データア
クセスポートに対して１つのアクセストランジスターと
端子の対のみを必要とするようにできる（読み取りアク
セスポートか書き込みアクセスポートかを問わない）。
このことはシングルプリチャージまたはプリセットトラ
ンジスター（Ｍ５）およびその書き込みプリセット信号
入力ラインＷＰＲＥを用いることによって実現できる。
プリセットトランジスターＭ５は下で詳細に説明するよ
うに書き込み動作の前にノードＤＮを０Ｖ（論理
「０」）にプリチャージするのに用いられる。
モリーセル２１０を更に詳細に示した。システム２００
の各メモリーセルはメモリーセル２１０と同一に構成す
るのが好ましい。本発明において、付加的な各データア
クセスポートに対して１つのアクセストランジスターと
端子の対のみを必要とするようにできる（読み取りアク
セスポートか書き込みアクセスポートかを問わない）。
このことはシングルプリチャージまたはプリセットトラ
ンジスター（Ｍ５）およびその書き込みプリセット信号
入力ラインＷＰＲＥを用いることによって実現できる。
プリセットトランジスターＭ５は下で詳細に説明するよ
うに書き込み動作の前にノードＤＮを０Ｖ（論理
「０」）にプリチャージするのに用いられる。
【００２６】メモリーセル２１０は２つの書き込みアク
セスポートＤＡ／ＷＡ、ＱＢ／ＲＢ（これらはそれぞれ
ＮＭＯＳ書き込みアクセストランジスターＭ１、Ｍ２、
それらの４つの入力端子ＤＡ／ＷＡ、ＤＢ／ＷＢに対応
づける）、２つの読み取りアクセスポートＱＡ／ＲＡ、
ＱＢ／ＲＢ（これらはＮＭＯＳ読み取りアクセストラン
ジスターＭ３、Ｍ４、それらの信号端子ＱＡ／ＲＡ、Ｑ
Ｂ／ＲＢに対応づける）を有する。各書き込みアクセス
ポートはトランジスターＭ１のような１つの書き込みア
クセストランジスターを有し、これはＤＡのようなデー
タライン、ＷＡのような書き込みラインにつながってい
る。各書き込みアクセストランジスターは、入力端子
（ラインＤＡまたはＤＢ上で入力データビットにつなが
れている。）を有するスイッチ、ノードＤにつながった
出力端子、書き込みラインＷＡまたはＷＢにつながった
ゲート（またはスイッチ制御）端子として機能する。従
って、ゲート端子につながった書き込みライン信号は書
き込みアクセストランジスターないしスイッチをオンま
たはオフにスイッチングするようにはたらく。ここで、
書き込みアクセストランジスターの入力端子はゲート信
号がハイとなった時に書き込みアクセストランジスター
の出力端子に直接つながっている。
セスポートＤＡ／ＷＡ、ＱＢ／ＲＢ（これらはそれぞれ
ＮＭＯＳ書き込みアクセストランジスターＭ１、Ｍ２、
それらの４つの入力端子ＤＡ／ＷＡ、ＤＢ／ＷＢに対応
づける）、２つの読み取りアクセスポートＱＡ／ＲＡ、
ＱＢ／ＲＢ（これらはＮＭＯＳ読み取りアクセストラン
ジスターＭ３、Ｍ４、それらの信号端子ＱＡ／ＲＡ、Ｑ
Ｂ／ＲＢに対応づける）を有する。各書き込みアクセス
ポートはトランジスターＭ１のような１つの書き込みア
クセストランジスターを有し、これはＤＡのようなデー
タライン、ＷＡのような書き込みラインにつながってい
る。各書き込みアクセストランジスターは、入力端子
（ラインＤＡまたはＤＢ上で入力データビットにつなが
れている。）を有するスイッチ、ノードＤにつながった
出力端子、書き込みラインＷＡまたはＷＢにつながった
ゲート（またはスイッチ制御）端子として機能する。従
って、ゲート端子につながった書き込みライン信号は書
き込みアクセストランジスターないしスイッチをオンま
たはオフにスイッチングするようにはたらく。ここで、
書き込みアクセストランジスターの入力端子はゲート信
号がハイとなった時に書き込みアクセストランジスター
の出力端子に直接つながっている。
【００２７】各読み取りアクセスポートはトランジスタ
ーＭ３のような読み取りアクセストランジスターを有
し、これはＱＡのような出力データライン、ＲＡのよう
な読み取りラインにつながっている。各読み取りアクセ
スポートはノードＤＮまたはＤに直接つながってはおら
ず、むしろインバーターバッファＸ３の出力につながっ
ている。そしてそれはセルノードＤのような同じ状態を
与える。入力端子（Ｑ端子における記憶されたビットに
つながる）、出力データラインＱＡまたはＱＢにつなが
る出力端子、読み取りラインＲＡまたはＲＢにつながる
ゲート（スイッチ制御）端子を有するスイッチとして機
能する。従って、ゲート端子につながる読み取りライン
信号は読み取りアクセストランジスターないしスイッチ
をオンまたはオフにスイッチするようにはたらく。ここ
で、読み取りアクセストランジスターの入力端子はゲー
ト信号がハイのときに読み取りアクセストランジスター
の出力端子に直接つながる。
ーＭ３のような読み取りアクセストランジスターを有
し、これはＱＡのような出力データライン、ＲＡのよう
な読み取りラインにつながっている。各読み取りアクセ
スポートはノードＤＮまたはＤに直接つながってはおら
ず、むしろインバーターバッファＸ３の出力につながっ
ている。そしてそれはセルノードＤのような同じ状態を
与える。入力端子（Ｑ端子における記憶されたビットに
つながる）、出力データラインＱＡまたはＱＢにつなが
る出力端子、読み取りラインＲＡまたはＲＢにつながる
ゲート（スイッチ制御）端子を有するスイッチとして機
能する。従って、ゲート端子につながる読み取りライン
信号は読み取りアクセストランジスターないしスイッチ
をオンまたはオフにスイッチするようにはたらく。ここ
で、読み取りアクセストランジスターの入力端子はゲー
ト信号がハイのときに読み取りアクセストランジスター
の出力端子に直接つながる。
【００２８】またメモリーセル２１０はインバーター
（反転バッファ）Ｘ１、Ｘ２、Ｘ３を有する。インバー
ターＸ１、Ｘ２は安定な状態を論理「１」または「０」
を記憶するように集合するフリップフロップを形成する
（データノードＤにて。その反転はデータノットノード
ＤＮに記憶される）。インバーターＸ３はＤＮ信号を反
転し、ノードＱにてノードＤの状態と同じ状態を与える
（メモリーセル２１０に記憶されたビット）。ノードＱ
は読み取りアクセストランジスターＭ３、Ｍ４につなぐ
ように用いられ、読み取りアクセスノードと呼ぶことが
できる。
（反転バッファ）Ｘ１、Ｘ２、Ｘ３を有する。インバー
ターＸ１、Ｘ２は安定な状態を論理「１」または「０」
を記憶するように集合するフリップフロップを形成する
（データノードＤにて。その反転はデータノットノード
ＤＮに記憶される）。インバーターＸ３はＤＮ信号を反
転し、ノードＱにてノードＤの状態と同じ状態を与える
（メモリーセル２１０に記憶されたビット）。ノードＱ
は読み取りアクセストランジスターＭ３、Ｍ４につなぐ
ように用いられ、読み取りアクセスノードと呼ぶことが
できる。
【００２９】別な実施例において、バッファＸ３は入力
端子にてノードＤＮの代わりにノードＤにつなぐように
することができる。この場合、ノードＤにメモリーセル
２１０に記憶された反転データビットＤはノードＱにて
供給され、ラインＱＡ、ＱＢ上で読み取られる。別の実
施例において、非反転バッファがその入力端子にてノー
ドＤにつながり、反転バッファＸ３を用いずにその出力
をノードＱにつなぐ。この場合、ノードＤ、メモリーセ
ル２１０に記憶されるデータビットはノードＱにて与え
られ、ラインＱＡ、ＱＢ上で読み取られる。何れの実施
例においてもノードＱにおけるデータ信号はデータビッ
トＤと同じ、あるいはその反転として知られるかのいず
れかである。従って、両方の実施例において、ノードＱ
におけるデータ信号はメモリーセルが記憶したデータビ
ットＤに対応する（公知の方法で関連する）。
端子にてノードＤＮの代わりにノードＤにつなぐように
することができる。この場合、ノードＤにメモリーセル
２１０に記憶された反転データビットＤはノードＱにて
供給され、ラインＱＡ、ＱＢ上で読み取られる。別の実
施例において、非反転バッファがその入力端子にてノー
ドＤにつながり、反転バッファＸ３を用いずにその出力
をノードＱにつなぐ。この場合、ノードＤ、メモリーセ
ル２１０に記憶されるデータビットはノードＱにて与え
られ、ラインＱＡ、ＱＢ上で読み取られる。何れの実施
例においてもノードＱにおけるデータ信号はデータビッ
トＤと同じ、あるいはその反転として知られるかのいず
れかである。従って、両方の実施例において、ノードＱ
におけるデータ信号はメモリーセルが記憶したデータビ
ットＤに対応する（公知の方法で関連する）。
【００３０】セル２１０にその２つの書き込みアクセス
ポート上でビットを書き込むために、メモリーセルプリ
セットフェーズの後にデータ書き込みフェーズが続く。
メモリーセルプリセットフェーズでは行の各メモリーセ
ルは論理「１」状態でプリセットされる。この状態は書
き込まれるべき正しい状態かあるいはもしそうでなけれ
ば従来技術のセル１００で行われるようにセルシステム
２００に供給される反転信号ＢＩＴ￣を必要とせずに、
端子ＷＡのような書き込み端子上の入力信号によって他
の状態（論理「０」）に容易に変化可能かの何れかであ
る。
ポート上でビットを書き込むために、メモリーセルプリ
セットフェーズの後にデータ書き込みフェーズが続く。
メモリーセルプリセットフェーズでは行の各メモリーセ
ルは論理「１」状態でプリセットされる。この状態は書
き込まれるべき正しい状態かあるいはもしそうでなけれ
ば従来技術のセル１００で行われるようにセルシステム
２００に供給される反転信号ＢＩＴ￣を必要とせずに、
端子ＷＡのような書き込み端子上の入力信号によって他
の状態（論理「０」）に容易に変化可能かの何れかであ
る。
【００３１】従って、セルに書き込むためにセルはまず
メモリーセルプリセットフェーズにて論理「１」へとプ
リセットされる。このフェーズでは、読み取り書き込み
ワードライン（ＷＬＡ−０、ＷＬＢ−０、ＲＬＡ−０、
ＲＬＢ−０）はローに保たれ、これにより、アクセスト
ランジスター（Ｍ１、Ｍ２、Ｍ３、Ｍ４）はオフにな
る。セルの特定の行が書き込みアクセスのために選択さ
れれば（例えば、図２に示したセル２１０、２２０から
なるセルの行）、書き込みデコードライン（ＷＤＥＣＡ
−０、ＷＤＥＣＢ−０）とＡＮＤされるプリセット制御
信号ＰＲＥは、アクティベートし、これにより、書き込
みプリセット信号ＷＰＲＥ−０（ここで、０はメモリー
セルの行０を表し、即ち、ワードアレーの最初のワード
を表す）をハイにさせ、セル２１０のＮＭＯＳプレセッ
トトランジスターＭ５をオンにする。
メモリーセルプリセットフェーズにて論理「１」へとプ
リセットされる。このフェーズでは、読み取り書き込み
ワードライン（ＷＬＡ−０、ＷＬＢ−０、ＲＬＡ−０、
ＲＬＢ−０）はローに保たれ、これにより、アクセスト
ランジスター（Ｍ１、Ｍ２、Ｍ３、Ｍ４）はオフにな
る。セルの特定の行が書き込みアクセスのために選択さ
れれば（例えば、図２に示したセル２１０、２２０から
なるセルの行）、書き込みデコードライン（ＷＤＥＣＡ
−０、ＷＤＥＣＢ−０）とＡＮＤされるプリセット制御
信号ＰＲＥは、アクティベートし、これにより、書き込
みプリセット信号ＷＰＲＥ−０（ここで、０はメモリー
セルの行０を表し、即ち、ワードアレーの最初のワード
を表す）をハイにさせ、セル２１０のＮＭＯＳプレセッ
トトランジスターＭ５をオンにする。
【００３２】プリセットトランジスターＭ５機能は、接
地につながった第１端子、反転データノードＤＮにつな
がった第２端子、書き込みプリセット制御信号ＷＰＲＥ
につながったゲート（ないしプリセットスイッチ制御）
端子を有するスイッチとして機能する。従って、書き込
みプリセット制御信号はプリセットゲートに、トランジ
スターのスイッチ制御端子に、プリセットトランジスタ
ーをスイッチするのを助けるスイッチＭ５に、スイッチ
Ｍ５のオンまたはオフにつながれている。そのため、ノ
ードＤＭは、書き込みプリセット制御信号がハイとなっ
たときに直接接地につながるようにされる。
地につながった第１端子、反転データノードＤＮにつな
がった第２端子、書き込みプリセット制御信号ＷＰＲＥ
につながったゲート（ないしプリセットスイッチ制御）
端子を有するスイッチとして機能する。従って、書き込
みプリセット制御信号はプリセットゲートに、トランジ
スターのスイッチ制御端子に、プリセットトランジスタ
ーをスイッチするのを助けるスイッチＭ５に、スイッチ
Ｍ５のオンまたはオフにつながれている。そのため、ノ
ードＤＭは、書き込みプリセット制御信号がハイとなっ
たときに直接接地につながるようにされる。
【００３３】従って、プリセットトランジスターまたは
スイッチＭ５をオンにすると、ノードＤＮを０（ＶSS）
におさえ、そしてそれはインバーターＸ２の相当な動作
のお陰でノードＤをハイ（ＶDD）にする。従って、メモ
リーセルプリセットフェーズにて、セルの行の各セルは
論理「１」状態（Ｄノードにプリセットされる。ハイ電
圧ＶDDへ上がるので「放電」される）へとプリセットさ
れる。
スイッチＭ５をオンにすると、ノードＤＮを０（ＶSS）
におさえ、そしてそれはインバーターＸ２の相当な動作
のお陰でノードＤをハイ（ＶDD）にする。従って、メモ
リーセルプリセットフェーズにて、セルの行の各セルは
論理「１」状態（Ｄノードにプリセットされる。ハイ電
圧ＶDDへ上がるので「放電」される）へとプリセットさ
れる。
【００３４】次に、データ書き込みフェーズが発生す
る。このフェーズの間、プリセット制御信号ＰＲＥ（お
よびこのようなＷＰＲＥ）はオフにされ、そのため、ノ
ードＤＮは接地につながれず、書き込みアクセストラン
ジスター（プロセッサーＡかＢかに依存しているＭ１ま
たはＭ２の何れかが書き込みラインＷＬＡ−０またはＷ
ＬＢ−０を取る）はつながれる。もしセル２１０の端子
ＤＡ、ＤＢに適用されるＷＤＡ−０、ＷＤＢ−０からの
データが論理「０」（Ｖss）であるならば、データノー
ドＤはアクセストランジスターＭ１、Ｍ２にわたってＶ
ssに出す。しかしながら、もしデータビットが論理
「１」（ＶDD）であるならば、セル２１０におけるデー
タノードＤは変わらない。従って、ポートでの２つのア
クセストランジスターを用いることの必然性およびＢＩ
ＴとＢＩＴ￣の両方の信号は除去される。
る。このフェーズの間、プリセット制御信号ＰＲＥ（お
よびこのようなＷＰＲＥ）はオフにされ、そのため、ノ
ードＤＮは接地につながれず、書き込みアクセストラン
ジスター（プロセッサーＡかＢかに依存しているＭ１ま
たはＭ２の何れかが書き込みラインＷＬＡ−０またはＷ
ＬＢ−０を取る）はつながれる。もしセル２１０の端子
ＤＡ、ＤＢに適用されるＷＤＡ−０、ＷＤＢ−０からの
データが論理「０」（Ｖss）であるならば、データノー
ドＤはアクセストランジスターＭ１、Ｍ２にわたってＶ
ssに出す。しかしながら、もしデータビットが論理
「１」（ＶDD）であるならば、セル２１０におけるデー
タノードＤは変わらない。従って、ポートでの２つのア
クセストランジスターを用いることの必然性およびＢＩ
ＴとＢＩＴ￣の両方の信号は除去される。
【００３５】また読み取り動作は、２つのフェーズ、読
み取りラインプリセットフェーズ、データ読み取りフェ
ーズを必要求とする。読み取りラインプリセットフェー
ズでは読み取りアクセストランジスターＭ３、Ｍ４およ
びプリセットトランジスターＭ５はオフである。図２に
示すようにトランジスターＭAＭBがＰＲＥ￣信号により
オンにされると、読み取りデータラインＲＤＡ−０、Ｒ
ＤＢ−０、ＲＤＡ−Ｎ−１、ＲＤＢ−Ｎ−１はそれぞ
れ、トランジスターＭAＭBにより論理「１」（Ｖ DD）に
プリチャージされる。このことは、端子ＱＡ、ＱＢにて
論理「０」状態でラインが読み取られるのであれば読み
取りラインの放電を開始させる。
み取りラインプリセットフェーズ、データ読み取りフェ
ーズを必要求とする。読み取りラインプリセットフェー
ズでは読み取りアクセストランジスターＭ３、Ｍ４およ
びプリセットトランジスターＭ５はオフである。図２に
示すようにトランジスターＭAＭBがＰＲＥ￣信号により
オンにされると、読み取りデータラインＲＤＡ−０、Ｒ
ＤＢ−０、ＲＤＡ−Ｎ−１、ＲＤＢ−Ｎ−１はそれぞ
れ、トランジスターＭAＭBにより論理「１」（Ｖ DD）に
プリチャージされる。このことは、端子ＱＡ、ＱＢにて
論理「０」状態でラインが読み取られるのであれば読み
取りラインの放電を開始させる。
【００３６】次にデータ読み取りフェーズにて、信号Ｐ
ＲＥ￣をオフにすることにより読み取りラインプリチャ
ージはオフにされ、読み取りアクセストランジスターＭ
３および／またはＭ４は、プロセッサーＡもしくはＢの
何れかまたは両方がデータワードを読み取っているかに
従って信号ＲＬＡ−０、ＲＬＢ−０（それぞれ内部端子
ＲＡ、ＲＢにつながる）によりオンにされる。各読み取
りデータラインは、セルが論理「０」を記憶するとき、
および対応する読み取りアクセストランジスタがオンに
スイッチングされたときのみに論理「０」（Ｖss）に放
電される。他の場合では、放電は発生しない。この放電
またはその発生がないことは、読み取りデータラインに
つながったプロセッサーデータポートにより検出され、
メモリーセル２１０に記憶された現在のビットが判断さ
れる。
ＲＥ￣をオフにすることにより読み取りラインプリチャ
ージはオフにされ、読み取りアクセストランジスターＭ
３および／またはＭ４は、プロセッサーＡもしくはＢの
何れかまたは両方がデータワードを読み取っているかに
従って信号ＲＬＡ−０、ＲＬＢ−０（それぞれ内部端子
ＲＡ、ＲＢにつながる）によりオンにされる。各読み取
りデータラインは、セルが論理「０」を記憶するとき、
および対応する読み取りアクセストランジスタがオンに
スイッチングされたときのみに論理「０」（Ｖss）に放
電される。他の場合では、放電は発生しない。この放電
またはその発生がないことは、読み取りデータラインに
つながったプロセッサーデータポートにより検出され、
メモリーセル２１０に記憶された現在のビットが判断さ
れる。
【００３７】従って、データアクセスポート毎にＢＩＴ
とＢＩＴ￣の両方のラインを必要とする従来技術のメモ
リーセル１００とは違い、メモリーセルの書き込み／読
み取りアクセスタイムを増やさずに、ＢＩＴ￣ラインを
使用する必要性を無くすことができる。書き込み／読み
取りアクセス時間は通常、メモリーセルトランジスター
の数が減れば増えるものである。また、ＢＩＴ／ＢＩＴ
￣ラインの対がないことによって電力消費が２倍より多
く減らすことができる。このＢＩＴ／ＢＩＴ￣ラインの
対の１つは読み取り／書き込み動作毎に放電されなかっ
たものでる。またセル２１０のメモリーセル設計は、従
来技術のセル１００よりも小さいサイズにて実装するこ
とができる。なぜなら、ＢＩＴ／ＢＩＴ￣ラインの対
は、アクセスポート毎に必要ではないからである。逆
に、１つのデータライン（ＤＡ、ＤＢ、ＱＡ、ＱＢ）の
みがアクセスポート毎に必要とされるだけである。ま
た、本発明は非常に低い動作で実装することができる
（例えば、ＶＤＤ＝１．２Ｖあるいは０．９Ｖ）。なぜ
なら前の状態が１であった場合に論理「０」のシングル
ライン書き込みに対して問題を発生させる通常のアクセ
ストランジスタの電圧降下が、書き込みフェーズのメモ
リーセルプリセットのおかげで本発明においては問題を
発生させないからである。また本発明は、従来のセル１
００よりも速いライトスルーアクセスを達成することが
できる。なぜなら、単方向の専用読み取りアクセスポー
トが、ノードＤまたはＤＮに直接ではなく、インバータ
ーバッファＸ３の出力にてノードＱにつながるからであ
る。
とＢＩＴ￣の両方のラインを必要とする従来技術のメモ
リーセル１００とは違い、メモリーセルの書き込み／読
み取りアクセスタイムを増やさずに、ＢＩＴ￣ラインを
使用する必要性を無くすことができる。書き込み／読み
取りアクセス時間は通常、メモリーセルトランジスター
の数が減れば増えるものである。また、ＢＩＴ／ＢＩＴ
￣ラインの対がないことによって電力消費が２倍より多
く減らすことができる。このＢＩＴ／ＢＩＴ￣ラインの
対の１つは読み取り／書き込み動作毎に放電されなかっ
たものでる。またセル２１０のメモリーセル設計は、従
来技術のセル１００よりも小さいサイズにて実装するこ
とができる。なぜなら、ＢＩＴ／ＢＩＴ￣ラインの対
は、アクセスポート毎に必要ではないからである。逆
に、１つのデータライン（ＤＡ、ＤＢ、ＱＡ、ＱＢ）の
みがアクセスポート毎に必要とされるだけである。ま
た、本発明は非常に低い動作で実装することができる
（例えば、ＶＤＤ＝１．２Ｖあるいは０．９Ｖ）。なぜ
なら前の状態が１であった場合に論理「０」のシングル
ライン書き込みに対して問題を発生させる通常のアクセ
ストランジスタの電圧降下が、書き込みフェーズのメモ
リーセルプリセットのおかげで本発明においては問題を
発生させないからである。また本発明は、従来のセル１
００よりも速いライトスルーアクセスを達成することが
できる。なぜなら、単方向の専用読み取りアクセスポー
トが、ノードＤまたはＤＮに直接ではなく、インバータ
ーバッファＸ３の出力にてノードＱにつながるからであ
る。
【００３８】別の実施例において、同じプロセッサＡと
Ｂを、アクセスポートに対する読み取りと書き込みの両
方の信号を与えるために用いる必要はない。２つのプロ
セッサＡ１、Ｂ１がデータを書き込み、またその時に、
例えば、２つの異なるプロセッサＡ１、Ｂ１がそのメモ
リーセルからデータを読み取ることができる。従って、
プロセッサＡ１、Ｂ１は、書き込みデータ信号ＷＤＡー
ｉ、ＷＤＢーｉ（ここで、ｉはメモリーセルの行の何れ
の列をも表す。）を供給してもよく、２つの異なるプロ
セッサＡ１、Ｂ１は読み取りデータ信号ＲＤＡーｉ、Ｒ
ＤＢーｉを与えることができる。システム２００の各メ
モリーセルに更に読み取りまたは書き込みのアクセスポ
ートを加えてもよく、必要であればさらなるプロセッサ
を収容する。例えば、読み取り／書き込み能力を必要と
する２つのプロセッサ、読み取り能力のみを必要とする
３つのプロセッサを更に用いることができ、各セルは４
つの書き込みアクセスポート、５つの読み取りアクセス
ポートを必要とする。
Ｂを、アクセスポートに対する読み取りと書き込みの両
方の信号を与えるために用いる必要はない。２つのプロ
セッサＡ１、Ｂ１がデータを書き込み、またその時に、
例えば、２つの異なるプロセッサＡ１、Ｂ１がそのメモ
リーセルからデータを読み取ることができる。従って、
プロセッサＡ１、Ｂ１は、書き込みデータ信号ＷＤＡー
ｉ、ＷＤＢーｉ（ここで、ｉはメモリーセルの行の何れ
の列をも表す。）を供給してもよく、２つの異なるプロ
セッサＡ１、Ｂ１は読み取りデータ信号ＲＤＡーｉ、Ｒ
ＤＢーｉを与えることができる。システム２００の各メ
モリーセルに更に読み取りまたは書き込みのアクセスポ
ートを加えてもよく、必要であればさらなるプロセッサ
を収容する。例えば、読み取り／書き込み能力を必要と
する２つのプロセッサ、読み取り能力のみを必要とする
３つのプロセッサを更に用いることができ、各セルは４
つの書き込みアクセスポート、５つの読み取りアクセス
ポートを必要とする。
【００３９】別の実施例において、プリセットトランジ
スタＮ５は、ＰＭＯＳトランジスタであり接地（ロー）
とノードＤＮの間ではなく、ＶＤＤとノードＤの間につ
ながる。そのゲートは書き込みプリセット信号の反転
（ＷＰＲＥ￣）につながる。これにより、メモリーセル
プリセットフェーズにて、書き込みプリセット信号がハ
イになれば、ノードＤは直接ハイに上げられる。何れの
実施例においても、プリセットトランジスタＭ５はセル
の行の各セルをロジック−１（ハイ）状態にプリセット
するのに用いることができる。
スタＮ５は、ＰＭＯＳトランジスタであり接地（ロー）
とノードＤＮの間ではなく、ＶＤＤとノードＤの間につ
ながる。そのゲートは書き込みプリセット信号の反転
（ＷＰＲＥ￣）につながる。これにより、メモリーセル
プリセットフェーズにて、書き込みプリセット信号がハ
イになれば、ノードＤは直接ハイに上げられる。何れの
実施例においても、プリセットトランジスタＭ５はセル
の行の各セルをロジック−１（ハイ）状態にプリセット
するのに用いることができる。
【００４０】別の実施例にて、インバータバッファＸ３
の代わりに１つのＮＭＯＳプルダウントランジスタを用
いる。この実施例において、ＮＭＯＳプルダウントラン
ジスタのゲート端子は反転データノードＤＮにつなが
り、ソース端子はノードＱにつながり、ドレイン端子は
接地につながる。読み取りアクセスポートＱＡ／ＲＡと
ＱＢ／ＲＡの双方または一方による読み取りそれぞれの
前に、ノードＱは読み取りの前にハイにプリチャージさ
れる。反転データノードＤＮはハイであり、これはプル
ダウントランジスタのゲート端子に供給されそのトラン
ジスタをオンにする。これにより、ノードＱを接地につ
なぎ、読み取りデータラインを放電する。従って、デー
タノードＤ上のロー状態はノードＱにおける放電によっ
て検出することができる。もしデータノードＤがハイで
あれば、反転データノードＤＮはローであり、これはプ
ルダウントランジスタのゲート端子に供給され、それを
オンにはしない。従って、ノードＱはフロート状態とな
り、その前にプリチャージしたハイ状態にとどまり読み
取りデータラインを放電しない。従って、データノード
Ｄ上のハイ状態はノードＱにおける放電がないことによ
って検出することができる。
の代わりに１つのＮＭＯＳプルダウントランジスタを用
いる。この実施例において、ＮＭＯＳプルダウントラン
ジスタのゲート端子は反転データノードＤＮにつなが
り、ソース端子はノードＱにつながり、ドレイン端子は
接地につながる。読み取りアクセスポートＱＡ／ＲＡと
ＱＢ／ＲＡの双方または一方による読み取りそれぞれの
前に、ノードＱは読み取りの前にハイにプリチャージさ
れる。反転データノードＤＮはハイであり、これはプル
ダウントランジスタのゲート端子に供給されそのトラン
ジスタをオンにする。これにより、ノードＱを接地につ
なぎ、読み取りデータラインを放電する。従って、デー
タノードＤ上のロー状態はノードＱにおける放電によっ
て検出することができる。もしデータノードＤがハイで
あれば、反転データノードＤＮはローであり、これはプ
ルダウントランジスタのゲート端子に供給され、それを
オンにはしない。従って、ノードＱはフロート状態とな
り、その前にプリチャージしたハイ状態にとどまり読み
取りデータラインを放電しない。従って、データノード
Ｄ上のハイ状態はノードＱにおける放電がないことによ
って検出することができる。
【図１】従来技術のメモリーセルを示す回路図。
【図２】一実施例に従うメモリーセルのシステムのブロ
ック図。
ック図。
【図３】一実施例に従い図２のメモリーセルシステムを
詳細に示す回路図。
詳細に示す回路図。
１００ メモリーセル １０１、１０２ インバーター １０５、１０６ トランジスター ２００ メモリーセルシステム ２１０、２２０ メモリーセル
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 ヒウン リー アメリカ合衆国、18104 ペンシルバニア、 アレンタウン、ドー トレイル ロード 1386 (72)発明者 マーク イーン ルオン アメリカ合衆国、18062 ペンシルバニア、 マクンジー、ブライアーウッド ドライブ 5039
Claims (16)
- 【請求項１】 ローおよびハイの１つの電圧に対応する
データビットを記憶するメモリーセルを有する集積回路
であって、（Ａ）データビットを記憶するデータノード
につながり、データビットの反転を記憶する反転データ
ノードにつながるメモリー要素と、（Ｂ）データ入力ラ
インにつながる入力端子と、データノードにつながる出
力端子と、書き込み制御ラインにつながる制御端子とを
有し、データ入力ラインから書き込みデータビットを当
該書き込みアクセスポートに与えるように書き込みアク
セススイッチをオンまたはオフにスイッチングする書き
込みアクセススイッチからそれぞれなる少なくとも１つ
の書き込みアクセスポートと、（Ｃ）データノードと反
転データノードの１つにつながった第１端子と、プリセ
ットスイッチがオンのときに論理「１」データビットを
データノードが記憶するのに十分なように電圧源につな
がった第２端子と、プリセット制御ラインにつながった
プリセットスイッチをオンまたはオフにスイッチングす
るプリセット制御端子とを有するプリセットスイッチと
を有することを特徴とするデータビットを記憶するメモ
リーセルを有する集積回路。 - 【請求項２】 各書き込みアクセスポートの書き込みア
クセススイッチは、ＣＭＯＳの書き込みアクセストラン
ジスタであり、 書き込みアクセストランジスタの制御端子は書き込みア
クセストランジスタゲート端子であり、 プリセットスイッチは、ＣＭＯＳのプリセットトランジ
スタであり、 プリセットトランジスタのプリセット制御端子は、プリ
セットトランジスタゲート端子であることを特徴とする
請求項１記載の集積回路。 - 【請求項３】 （Ｄ）データノードと反転データノード
の１つにつながる入力端子を有し、データノードに記憶
されたデータビットに対応するバッファされたデータビ
ットを供給する出力端子を有するバッファと、（Ｅ）バ
ッファの出力端子につながる入力端子と、データ出力ラ
インにつながった出力端子と、読み取り制御ラインにつ
ながりデータ出力ラインにバッファされたデータビット
を与えるように当該読み取りアクセススイッチをオンま
たはオフにスイッチングする制御端子とを有する読み取
りアクセススイッチからそれぞれなる少なくとも１つの
読み取りアクセスポートとを更に有することを特徴とす
る請求項１記載の集積回路。 - 【請求項４】 バッファは反転バッファであり、反転バ
ッファの入力端子は、反転データノードにつながり、こ
れにより、バッファされたデータビットはデータノード
に記憶されたデータビットに等しくなることを特徴とす
る請求項３記載の集積回路。 - 【請求項５】 各書き込みアクセスポートの書き込みア
クセススイッチは、ＣＭＯＳの書き込みアクセストラン
ジスタであり、 書き込みアクセストランジスタの制御端子は書き込みア
クセストランジスタゲート端子であり、 プリセットスイッチは、ＣＭＯＳのプリセットトランジ
スタであり、 プリセットトランジスタのプリセット制御端子は、プリ
セットトランジスタゲート端子であり、 各読み取りアクセスポートの読み取りアクセススイッチ
は、ＣＭＯＳの読み取りアクセストランジスタであり、 読み取りアクセストランジスタの制御端子は読み取りア
クセストランジスタゲート端子であることを特徴とする
請求項３記載の集積回路。 - 【請求項６】 メモリー要素（Ａ）は、入力端子にてデ
ータノードにつながり出力端子にて反転データノードに
つながる第１インバーターと、入力端子にて反転データ
ノードにつながり、出力端子にてデータノードにつなが
る第２インバーターとを有することを特徴とする請求項
１記載の集積回路。 - 【請求項７】 プリセットスイッチの第１端子は、反転
データノードにつながり、プリセットスイッチの第２端
子は低電圧源につながることを特徴とする請求項１記載
の集積回路。 - 【請求項８】 （Ｆ）反転データノードにつながるゲー
ト端子と、接地につながるドレイン端子と、データノー
ドにて記憶されたデータビットがローであるときに接地
の電圧にされるソース端子とを有するＮＭＯＳのプルダ
ウントランジスタと、（Ｇ）プルダウントランジスタの
ソース端子につながる入力端子と、データ出力ラインに
つながる出力端子と、読み取り制御ラインにつながる制
御端子とを有し、プルダウントランジスタのソース端子
をデータ出力ラインにつなぐように当該読み取りアクセ
ススイッチをオンまたはオフにスイッチングする読み取
りアクセススイッチからそれぞれなる少なくとも１つの
読み取りアクセスポートとを更に有することを特徴とす
る請求項１記載の集積回路。 - 【請求項９】 ローとハイの一方の電圧に対応するデー
タビットを記憶するデータノードにつながれ、データビ
ットの反転を記憶する反転データノードにつながれるメ
モリー要素を有するメモリーセルからなる集積回路にお
いて書き込みデータビットをメモリーセルに書き込む方
法であって、（Ａ）書き込みデータビットをメモリーセ
ルに書き込む前に、データノードが論理「１」データビ
ットを記憶するようにデータノードを高電圧にプリセッ
トするステップと、（Ｂ）データノードにつながった出
力端子を有する書き込みアクセススイッチの入力端子へ
と書き込みデータビットを供給するステップと、（Ｃ）
書き込みデータビットをデータノード上で書き込むよう
に書き込みアクセススイッチをスイッチングするため
に、書き込みアクセススイッチの制御端子に書き込み制
御信号を供給するステップとを有することを特徴とする
集積回路において書き込みデータビットをメモリーセル
に書き込む方法。 - 【請求項１０】 前記ステップ（Ａ）は、データノード
と反転データノードの１つにつながった第１端子と、プ
リセットスイッチがオンのときにデータノードが論理
「１」データビットを記憶させるのに十分な電圧源につ
ながった第２端子と、プリセット制御ラインにつながる
プリセットスイッチをオンまたはオフにスイッチングす
るプリセット制御端子とを有するプリセットスイッチに
よってデータノードを高電圧にプリセットするステップ
を有することを特徴とする請求項９記載の方法。 - 【請求項１１】 プリセットスイッチの第１端子は反転
データノードにつながり、プリセットスイッチの第２端
子は低電圧源につながることを特徴とする請求項１０記
載の方法。 - 【請求項１２】 各書き込みアクセスポートの書き込み
アクセススイッチは、ＣＭＯＳの書き込みアクセストラ
ンジスタであり、 書き込みアクセストランジスタの制御端子は書き込みア
クセストランジスタゲート端子であり、 プリセットスイッチは、ＣＭＯＳのプリセットトランジ
スタであり、 プリセットトランジスタのプリセット制御端子は、プリ
セットトランジスタゲート端子であることを特徴とする
請求項１０記載の方法。 - 【請求項１３】 データノードと反転ノードの１つにつ
ながる入力端子を有するバッファの出力端子に、データ
ノードに記憶されたデータビットに対応するバッファさ
れたデータビットを供給するステップと、（Ｅ）バッフ
ァされたデータビットをデータ出力ライン上で読み取る
ように読み取りアクセススイッチをスイッチングするた
め、バッファの出力端子につながった入力端子と、デー
タ出力ラインにつながった出力端子とを有する読み取り
アクセススイッチの制御端子に読み取り制御信号を供給
するステップを更に有することを特徴とする請求項９記
載の方法。 - 【請求項１４】 バッファは反転バッファであり、反転
バッファの入力端子は、反転データノードにつながり、
これにより、バッファされたデータビットはデータノー
ドに記憶されたデータビットに等しくなることを特徴と
する請求項１３記載の方法。 - 【請求項１５】 メモリー要素は、入力端子にてデータ
ノードにつながり出力端子にて反転データノードにつな
がる第１インバーターと、入力端子にて反転データノー
ドにつながり、出力端子にてデータノードにつながる第
２インバーターとを有することを特徴とする請求項９記
載の方法。 - 【請求項１６】 （Ｆ）反転データノードにつながるゲ
ート端子と、接地につながるドレイン端子と、当該読み
取りアクセスノードにつながるソース端子とを有するＮ
ＭＯＳのプルダウントランジスタによって、データノー
ドに記憶したデータがローのときに、読み取りアクセス
ノードを接地の電圧にするステップと、（Ｇ）読み取り
アクセスノードにつながる入力端子を有し、データ出力
ラインにつながった出力端子を有し、読み取りアクセス
ノードにおけるデータビットをデータ出力ライン上で読
み取るように当該読み取りアクセススイッチをオンにス
イッチングする読み取りアクセススイッチの制御端子に
読み取り制御信号を供給するステップとを更に有するこ
とを特徴とする請求項９記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/291158 | 1999-04-12 | ||
| US09/291,158 US6175533B1 (en) | 1999-04-12 | 1999-04-12 | Multi-port memory cell with preset |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000315390A true JP2000315390A (ja) | 2000-11-14 |
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ID=23119119
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| Application Number | Title | Priority Date | Filing Date |
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| JP2000111052A Expired - Fee Related JP3754593B2 (ja) | 1999-04-12 | 2000-04-12 | データビットを記憶するメモリーセルを有する集積回路および集積回路において書き込みデータビットをメモリーセルに書き込む方法 |
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| US20020101874A1 (en) * | 2000-11-21 | 2002-08-01 | Whittaker G. Allan | Physical layer transparent transport information encapsulation methods and systems |
| US6946901B2 (en) * | 2001-05-22 | 2005-09-20 | The Regents Of The University Of California | Low-power high-performance integrated circuit and related methods |
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| CN103778946B (zh) * | 2008-10-01 | 2017-01-04 | 阿尔特拉公司 | 具有软错误翻转抗扰性的易失性存储器元件 |
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| KR102178068B1 (ko) * | 2012-11-06 | 2020-11-12 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 구동 방법 |
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-
1999
- 1999-04-12 US US09/291,158 patent/US6175533B1/en not_active Expired - Lifetime
-
2000
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