JP2604276B2 - 半導体記憶装置 - Google Patents
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体記憶装置に関し、特に、デュアルポ
ートメモリに代表されるような、相互にデータの授受を
行なう２種類のメモリアレイを有する半導体記憶装置に
関する。
ートメモリに代表されるような、相互にデータの授受を
行なう２種類のメモリアレイを有する半導体記憶装置に
関する。
［従来の技術］ 近年、映像機器の多機能化や高性能化に伴い、映像信
号をデジタルデータとして記憶させるための半導体記憶
装置、すなわち、ビデオRAM（Random Access Memory）
等の画像用半導体記憶装置にも高性能化が要求されつつ
ある。デュアルポートメモリは、複数のデータをランダ
ムに書込み、かつ、読出す機能と、複数のデータをシリ
アルに書込み、かつ読出す機能の両方を有する半導体記
憶装置であり、このような画像用半導体記憶装置として
も用いられる。
号をデジタルデータとして記憶させるための半導体記憶
装置、すなわち、ビデオRAM（Random Access Memory）
等の画像用半導体記憶装置にも高性能化が要求されつつ
ある。デュアルポートメモリは、複数のデータをランダ
ムに書込み、かつ、読出す機能と、複数のデータをシリ
アルに書込み、かつ読出す機能の両方を有する半導体記
憶装置であり、このような画像用半導体記憶装置として
も用いられる。
第６図は、従来のデュアルポートメモリの全体構成を
示す概略ブロック図である。以下、第６図を参照しなが
ら従来のデュアルポートメモリの構成および動作につい
て説明する。以下の説明において、“H"レベルおよび
“L"レベルはそれぞれ、電源電位および接地電位に相当
する。
示す概略ブロック図である。以下、第６図を参照しなが
ら従来のデュアルポートメモリの構成および動作につい
て説明する。以下の説明において、“H"レベルおよび
“L"レベルはそれぞれ、電源電位および接地電位に相当
する。
第６図を参照して、従来のデュアルポートメモリ１
は、１つのMOSトランジスタTRおよび１つのキャパシタ
Ｃによって構成されるメモリセルMCが行および列のマト
リックス状に配列されたメモリアレイ２と、複数のデー
タをシリアルにメモリアレイ２に書込み、かつ、メモリ
アレイ２から読出すために設けられる、センスアンプ部
3,シリアルレジスタ部4,シリアルバスライン5,シリアル
デコーダ部6,カウンタ部7,シリアルデータ出力端子SDO,
およびシリアルデータ入力端子SDIと、データをメモリ
アレイ２の任意のアドレスに書込み（ランダム書込）、
かつ、メモリアレイ２の任意のアドレスから読出す（ラ
ンダム読出）ために設けられる、行アドレスバッファ1
1、列アドレスバッファ12、行デコーダ13、列デコーダ1
4、データバスライン15、ランダムデータ出力端子PDO、
およびランダムデータ入力端子PDIとを含む。
は、１つのMOSトランジスタTRおよび１つのキャパシタ
Ｃによって構成されるメモリセルMCが行および列のマト
リックス状に配列されたメモリアレイ２と、複数のデー
タをシリアルにメモリアレイ２に書込み、かつ、メモリ
アレイ２から読出すために設けられる、センスアンプ部
3,シリアルレジスタ部4,シリアルバスライン5,シリアル
デコーダ部6,カウンタ部7,シリアルデータ出力端子SDO,
およびシリアルデータ入力端子SDIと、データをメモリ
アレイ２の任意のアドレスに書込み（ランダム書込）、
かつ、メモリアレイ２の任意のアドレスから読出す（ラ
ンダム読出）ために設けられる、行アドレスバッファ1
1、列アドレスバッファ12、行デコーダ13、列デコーダ1
4、データバスライン15、ランダムデータ出力端子PDO、
およびランダムデータ入力端子PDIとを含む。
行アドレスバッファ11は、外部行アドレス信号AXを構
成する、たとえば8bitのアドレスデータAX0〜AX7をバッ
ファリングして行デコーダ13に与える。同様に、列アド
レスバッファ12は、外部列アドレス信号AYを構成する、
たとえば8bitのアドレスデータAY0〜AY7をバッファリン
グして列デコーダ14に与える。行デコーダ13は、メモリ
アレイ２に含まれるすべてのワード線WLに接続され、列
デコーダ14はメモリアレイに含まれるすべてのビット線
対とデータバスライン15とを接続させることが可能なよ
うに、メモリアレイ12のビット線BLおよびデータバスラ
イン15に接続される。なお、メモリアレイ２の各列は、
ビット線BLのうち２本からなるビット線対により構成さ
れる。メモリアレイ２において、同一行に配列されるメ
モリセルMCの各々のトランジスタTRのゲートは同一のワ
ード線WLに接続される。同一列に配列されるメモリセル
MCの各々のドレインは同一のビット線対に接続される。
成する、たとえば8bitのアドレスデータAX0〜AX7をバッ
ファリングして行デコーダ13に与える。同様に、列アド
レスバッファ12は、外部列アドレス信号AYを構成する、
たとえば8bitのアドレスデータAY0〜AY7をバッファリン
グして列デコーダ14に与える。行デコーダ13は、メモリ
アレイ２に含まれるすべてのワード線WLに接続され、列
デコーダ14はメモリアレイに含まれるすべてのビット線
対とデータバスライン15とを接続させることが可能なよ
うに、メモリアレイ12のビット線BLおよびデータバスラ
イン15に接続される。なお、メモリアレイ２の各列は、
ビット線BLのうち２本からなるビット線対により構成さ
れる。メモリアレイ２において、同一行に配列されるメ
モリセルMCの各々のトランジスタTRのゲートは同一のワ
ード線WLに接続される。同一列に配列されるメモリセル
MCの各々のドレインは同一のビット線対に接続される。
行デコーダ13は、メモリアレイ２内のワード線WLのう
ち、行アドレスバッファ11からの行アドレス信号AX0〜A
X7によって指定される行に対応するワード線WL（以下、
選択されたワード線と呼ぶ）にのみ“H"レベルの電位を
与える。これによって、メモリアレイ２において、外部
行アドレス信号AXによって指定された行に配列されるメ
モリセルMCの各々においてトランジスタTRが導通して、
キャパシタＣをそのメモリセルMCに対応するビット線対
に電気的に接続する。一方、列デコーダ14はメモリアレ
イ２に含まれるビット線対のうち、列アドレスバッファ
12からの列アドレス信号AY0〜AY7によって指定される列
に対応するビット線対（以下、選択されたビット線対と
呼ぶ）のみを、データバスライン15を介してランダムデ
ータ出力端子PDOおよびランダムデータ入力端子PDIに電
気的に接続する。データバスライン15の終端には差動増
幅アンプあるいは書込アンプが配置され、ビット線対に
読出されたデータ信号（またはその反転信号）を増幅し
ランダムデータ出力端子PDOに出力する、あるいはラン
ダムデータ入力端子PDIに入力されたデータをデータ信
号（あるいはその反転信号）としてデータバスライン15
に供給する働きをする。ランダムデータ入力端子PDIに
は、データ書込時において、書込データが外部より与え
られる。ランダムデータ出力端子PDOはデータ読出時に
おいてデータバスライン15の出力（実際は差動増幅アン
プの出力）を読出しデータとして外部に出力する。した
がって、行デコーダ13および列デコーダ14が上記のよう
に動作することによって、データ書込時において、選択
されたワード線WLおよびビット線対に接続されるメモリ
セルMCのキャパシタＣに、ランダムデータ入力端子PDI
に与えられた書込データに応じて放電または充電が生ず
る。この結果、選択されたワード線WLおよび選択された
ビット線対の交点のメモリセルMCにおいて、トランジス
タTRとキャパシタＣとの接続点の電位が、書込データに
応じた、“H"レベルまたは“L"レベルのうちのいずれか
の電位となる。一方、データ読出時には、選択されたワ
ード線WLおよびビット線対に接続されるメモリセルMCの
キャパシタＣの記憶データが対応するビット線対のうち
一方およびデータバスライン15を介してランダムデータ
出力端子PDOに表われる。
ち、行アドレスバッファ11からの行アドレス信号AX0〜A
X7によって指定される行に対応するワード線WL（以下、
選択されたワード線と呼ぶ）にのみ“H"レベルの電位を
与える。これによって、メモリアレイ２において、外部
行アドレス信号AXによって指定された行に配列されるメ
モリセルMCの各々においてトランジスタTRが導通して、
キャパシタＣをそのメモリセルMCに対応するビット線対
に電気的に接続する。一方、列デコーダ14はメモリアレ
イ２に含まれるビット線対のうち、列アドレスバッファ
12からの列アドレス信号AY0〜AY7によって指定される列
に対応するビット線対（以下、選択されたビット線対と
呼ぶ）のみを、データバスライン15を介してランダムデ
ータ出力端子PDOおよびランダムデータ入力端子PDIに電
気的に接続する。データバスライン15の終端には差動増
幅アンプあるいは書込アンプが配置され、ビット線対に
読出されたデータ信号（またはその反転信号）を増幅し
ランダムデータ出力端子PDOに出力する、あるいはラン
ダムデータ入力端子PDIに入力されたデータをデータ信
号（あるいはその反転信号）としてデータバスライン15
に供給する働きをする。ランダムデータ入力端子PDIに
は、データ書込時において、書込データが外部より与え
られる。ランダムデータ出力端子PDOはデータ読出時に
おいてデータバスライン15の出力（実際は差動増幅アン
プの出力）を読出しデータとして外部に出力する。した
がって、行デコーダ13および列デコーダ14が上記のよう
に動作することによって、データ書込時において、選択
されたワード線WLおよびビット線対に接続されるメモリ
セルMCのキャパシタＣに、ランダムデータ入力端子PDI
に与えられた書込データに応じて放電または充電が生ず
る。この結果、選択されたワード線WLおよび選択された
ビット線対の交点のメモリセルMCにおいて、トランジス
タTRとキャパシタＣとの接続点の電位が、書込データに
応じた、“H"レベルまたは“L"レベルのうちのいずれか
の電位となる。一方、データ読出時には、選択されたワ
ード線WLおよびビット線対に接続されるメモリセルMCの
キャパシタＣの記憶データが対応するビット線対のうち
一方およびデータバスライン15を介してランダムデータ
出力端子PDOに表われる。
以上が、このデュアルポートメモリの、ランダムデー
タの書込および読出のための動作である。次に、このデ
ュアルポートメモリの、シリアルデータの読出しおよび
書込みのための動作について説明する。
タの書込および読出のための動作である。次に、このデ
ュアルポートメモリの、シリアルデータの読出しおよび
書込みのための動作について説明する。
行アドレスバッファ11および行デコーダ13はデータの
ランダム書込時およびランダム読出時と同様に動作す
る。したがって、メモリアレイ２に含まれるワード線WL
のうち、選択された１本のワード線WLの電位のみが“H"
レベルとなる。一方、列アドレスバッファ12は、外部列
アドレス信号AY0〜AY7に応答して、この列アドレス信号
AY0〜AY7によって指定されるアドレスをカウンタ部７に
セットする。カウンタ部７は、外部クロックのみに従っ
てカウントアップしていくことにより、外部列アドレス
信号AYによって指定される番地を先頭とした列を順次的
に指定する、たとえば８ビットのシリアル列アドレス信
号SA0〜SA7をシリアルデコーダ部６に出力する。
ランダム書込時およびランダム読出時と同様に動作す
る。したがって、メモリアレイ２に含まれるワード線WL
のうち、選択された１本のワード線WLの電位のみが“H"
レベルとなる。一方、列アドレスバッファ12は、外部列
アドレス信号AY0〜AY7に応答して、この列アドレス信号
AY0〜AY7によって指定されるアドレスをカウンタ部７に
セットする。カウンタ部７は、外部クロックのみに従っ
てカウントアップしていくことにより、外部列アドレス
信号AYによって指定される番地を先頭とした列を順次的
に指定する、たとえば８ビットのシリアル列アドレス信
号SA0〜SA7をシリアルデコーダ部６に出力する。
一方、センスアンプ部３は、データ読出し時におい
て、メモリアレイ２内のビット線BLのそれぞれに生じた
電位変化を増幅して同時にシリアルレジスタ部４に与え
る。シリアルレジスタ部４は、データ読出し時におい
て、センスアンプ部３の増幅出力を一時記憶する。シリ
アルデコーダ部６はシリアルレジスタ部４に一時記憶さ
れた前記増幅出力のうち、カウンタ部７からのシリアル
列アドレス信号SY0〜SY7によって指定される列に対応す
るシリアルレジスタのみをシリアルバスラインに結合す
る。カウンタ部７から出力されるシリアル列アドレス信
号SA0〜SA7はシリアルレジスタ列を時間順次に指定する
ものである。このため、データ読出時には、シリアルレ
ジスタ部４に記憶された、メモリアレイ２内の１行分の
データのうち、アドレス信号AYによって指定される列を
先頭とする所定数のデータが１つずつ時間順次にシリア
ルバスライン５を介してシリアルデータ出力端子SDOに
転送される。したがって、選択されたワード線WLに接続
される１行分のメモリセルMCのデータのうち、アドレス
信号AYから始まる所定数のデータが順次的にシリアルデ
ータ出力端子SDOから外部に出力される。
て、メモリアレイ２内のビット線BLのそれぞれに生じた
電位変化を増幅して同時にシリアルレジスタ部４に与え
る。シリアルレジスタ部４は、データ読出し時におい
て、センスアンプ部３の増幅出力を一時記憶する。シリ
アルデコーダ部６はシリアルレジスタ部４に一時記憶さ
れた前記増幅出力のうち、カウンタ部７からのシリアル
列アドレス信号SY0〜SY7によって指定される列に対応す
るシリアルレジスタのみをシリアルバスラインに結合す
る。カウンタ部７から出力されるシリアル列アドレス信
号SA0〜SA7はシリアルレジスタ列を時間順次に指定する
ものである。このため、データ読出時には、シリアルレ
ジスタ部４に記憶された、メモリアレイ２内の１行分の
データのうち、アドレス信号AYによって指定される列を
先頭とする所定数のデータが１つずつ時間順次にシリア
ルバスライン５を介してシリアルデータ出力端子SDOに
転送される。したがって、選択されたワード線WLに接続
される１行分のメモリセルMCのデータのうち、アドレス
信号AYから始まる所定数のデータが順次的にシリアルデ
ータ出力端子SDOから外部に出力される。
逆に、データ書込時には、まず、書込が指定された行
の１行分のデータがシリアルレジスタ部４内に読出され
る。ただし、このような読出は１行分のデータのうちの
一部のみにデータを書込むときのみ必要であり、１行す
べてにデータを書込むときにはこの読出は不要である。
次に、シリアルデータ入力端子SDIに、メモリアレイ２
の１本のワード線WLに接続されるメモリセルMCのうち、
データを書込むべき複数のメモリセルのための複数のデ
ータがそれぞれ“H"または“L"の電圧信号としてシリア
ルに外部から与えられる。したがって、シリアルバスラ
イン５に、これら複数のデータが１つずつ時間順次に供
給される。シリアルデコーダ部６は、データ書込み時に
おいて、シリアルバスライン５に供給された各データ
が、カウンタ部７からのシリアル列アドレス信号SY0〜S
Y7によって指定される１つのビット線対に対応したシリ
アルレジスタにのみ与えられるように、シリアルバスラ
イン５とシリアルレジスタ部４との電気的接続を制御す
る。一方、カウンタ部７から出力されるシリアル列アド
レス信号SA0〜SA7は、メモリアレイ２内の列を、列アド
レス信号AY0〜AY7により指定される列を起点として１列
ずつ時間順次に指定するものである。したがって、デー
タ書込時には、シリアルデータ入力端子SDIに外部から
与えられる複数のデータが１つずつ、それが記憶される
べきメモリセルMCが接続されるビット線対に対応するシ
リアルレジスタに供給される。一方、シリアル列アドレ
ス信号SA0〜SA7によって選択されなかったシリアルレジ
スタには、読出されたデータが保存されている。したが
って、シリアルレジスタ部４には、行アドレス信号によ
り選択されたメモリアレイ２内の１行分の新たなデータ
が格納されることになる。このシリアルレジスタ部４に
格納された１行分のデータは、メモリアレイ２の対応す
る１行のメモリセルに一括して書込まれる。この結果、
選択されたワード線に接続される１行分のメモリセルMC
のうち、列アドレス信号SY0〜SY7より選択された列以降
の所定数のメモリセルに対し、それぞれ外部データが書
込まれる。
の１行分のデータがシリアルレジスタ部４内に読出され
る。ただし、このような読出は１行分のデータのうちの
一部のみにデータを書込むときのみ必要であり、１行す
べてにデータを書込むときにはこの読出は不要である。
次に、シリアルデータ入力端子SDIに、メモリアレイ２
の１本のワード線WLに接続されるメモリセルMCのうち、
データを書込むべき複数のメモリセルのための複数のデ
ータがそれぞれ“H"または“L"の電圧信号としてシリア
ルに外部から与えられる。したがって、シリアルバスラ
イン５に、これら複数のデータが１つずつ時間順次に供
給される。シリアルデコーダ部６は、データ書込み時に
おいて、シリアルバスライン５に供給された各データ
が、カウンタ部７からのシリアル列アドレス信号SY0〜S
Y7によって指定される１つのビット線対に対応したシリ
アルレジスタにのみ与えられるように、シリアルバスラ
イン５とシリアルレジスタ部４との電気的接続を制御す
る。一方、カウンタ部７から出力されるシリアル列アド
レス信号SA0〜SA7は、メモリアレイ２内の列を、列アド
レス信号AY0〜AY7により指定される列を起点として１列
ずつ時間順次に指定するものである。したがって、デー
タ書込時には、シリアルデータ入力端子SDIに外部から
与えられる複数のデータが１つずつ、それが記憶される
べきメモリセルMCが接続されるビット線対に対応するシ
リアルレジスタに供給される。一方、シリアル列アドレ
ス信号SA0〜SA7によって選択されなかったシリアルレジ
スタには、読出されたデータが保存されている。したが
って、シリアルレジスタ部４には、行アドレス信号によ
り選択されたメモリアレイ２内の１行分の新たなデータ
が格納されることになる。このシリアルレジスタ部４に
格納された１行分のデータは、メモリアレイ２の対応す
る１行のメモリセルに一括して書込まれる。この結果、
選択されたワード線に接続される１行分のメモリセルMC
のうち、列アドレス信号SY0〜SY7より選択された列以降
の所定数のメモリセルに対し、それぞれ外部データが書
込まれる。
デュアルポートメモリは、上記のような機能部に加え
て、クロック発生回路16を含む。クロック発生回路16
は、外部制御信号▲▼，▲▼,SC,▲▼
に基づいて、データをランダムに書込むためのおよび読
出すための上記のような回路動作および、データをシリ
アルに読出すためのおよび書込むための上記のような回
路動作が正確に実現されるように、上記各機能部の動作
タイミングを制御する種々のクロック信号を発生する。
たとえば、データのシリアル読出およびシリアル書込の
ための回路動作は、外部シリアルクロック信号SCに応答
してクロック発生回路16から発生される内部シリアルク
ロック信号SCによって制御される。
て、クロック発生回路16を含む。クロック発生回路16
は、外部制御信号▲▼，▲▼,SC,▲▼
に基づいて、データをランダムに書込むためのおよび読
出すための上記のような回路動作および、データをシリ
アルに読出すためのおよび書込むための上記のような回
路動作が正確に実現されるように、上記各機能部の動作
タイミングを制御する種々のクロック信号を発生する。
たとえば、データのシリアル読出およびシリアル書込の
ための回路動作は、外部シリアルクロック信号SCに応答
してクロック発生回路16から発生される内部シリアルク
ロック信号SCによって制御される。
第７図は、メモリアレイ2,センスアンプ部3,シリアル
レジスタ部４およびシリアルバスライン５の回路構成を
示す図である。第７図を参照して、センスアンプ部３
は、メモリアレイ２内のビット線BLの数の半分の数の、
差動増幅型のセンスアンプ30を含む。これらのセンスア
ンプ30にはそれぞれメモリアレイ２内のビット線BLが２
本ずつ接続される。メモリアレイ２において、各センス
アンプ30に接続される２本のビット線BLは、データ読出
し時およびデータ書込み時に相補的な電位となる１組の
ビット線対を構成する。１組のビット線対を構成する２
本のビット線のうちの一方のビット線BITに接続される
メモリセルMCのそれぞれのトランジスタTRのゲートと、
もう一方のビット線▲▼に接続されるメモリセル
MCのそれぞれのトランジスタTRのゲートとは異なるワー
ド線WLに接続される。センスアンプ30は、シリアルデー
タ読出し時において、前記一方のビット線BITと前記も
う一方のビット線▲▼との間の電位差を増幅す
る。
レジスタ部４およびシリアルバスライン５の回路構成を
示す図である。第７図を参照して、センスアンプ部３
は、メモリアレイ２内のビット線BLの数の半分の数の、
差動増幅型のセンスアンプ30を含む。これらのセンスア
ンプ30にはそれぞれメモリアレイ２内のビット線BLが２
本ずつ接続される。メモリアレイ２において、各センス
アンプ30に接続される２本のビット線BLは、データ読出
し時およびデータ書込み時に相補的な電位となる１組の
ビット線対を構成する。１組のビット線対を構成する２
本のビット線のうちの一方のビット線BITに接続される
メモリセルMCのそれぞれのトランジスタTRのゲートと、
もう一方のビット線▲▼に接続されるメモリセル
MCのそれぞれのトランジスタTRのゲートとは異なるワー
ド線WLに接続される。センスアンプ30は、シリアルデー
タ読出し時において、前記一方のビット線BITと前記も
う一方のビット線▲▼との間の電位差を増幅す
る。
第８図は、センスアンプ30の構成を示す回路図であ
る。第８図を参照して、センスアンプ30は、ビット線BI
Tにそれぞれのゲートを接続されるＰチャネルMOSトラン
ジスタ310およびＮチャネルMOSトランジスタ320と、ビ
ット線▲▼にそれぞれのゲートを接続されるＰチ
ャネルMOSトランジスタ330およびＮチャネルMOSトラン
ジスタ340とを含む。トランジスタ310および320は信号
線350および360間に直列に接続される。同様に、トラン
ジスタ330および340は信号線350および360間に直列に接
続される。シリアルデータ読出し時およびシリアルデー
タ書込み時には、信号線350および360にそれぞれ、この
デュアルポートメモリの電源電位および接地電位が与え
られる。したがって、シリアルデータ読出し時には、選
択されたワード線WLに接続されるメモリセルMCがビット
線BITに接続されており、かつ、このメモリセルMCにお
けるトランジスタTRおよびキャパシタＣの接続点の電位
が“H"レベルであれば、このキャパシタＣからビット線
BITに微少電荷が供給されるので、ビット線BITの電位は
この微少電荷に応じた分だけ上昇する。ここで、データ
読出しの開始に際して、ビット線BITの電位とビット線
▲▼の電位とが同一となるように、ビット線BIT
とビット線▲▼とはイコライズされている。した
がって、ビット線BITに生じた電位上昇によって、ビッ
ト線BITおよびビット線▲▼間に微少電位差が生
じる。センスアンプ30は、このビット線BITおよびビッ
ト線▲▼間の電位差を大きくするように動作す
る。
る。第８図を参照して、センスアンプ30は、ビット線BI
Tにそれぞれのゲートを接続されるＰチャネルMOSトラン
ジスタ310およびＮチャネルMOSトランジスタ320と、ビ
ット線▲▼にそれぞれのゲートを接続されるＰチ
ャネルMOSトランジスタ330およびＮチャネルMOSトラン
ジスタ340とを含む。トランジスタ310および320は信号
線350および360間に直列に接続される。同様に、トラン
ジスタ330および340は信号線350および360間に直列に接
続される。シリアルデータ読出し時およびシリアルデー
タ書込み時には、信号線350および360にそれぞれ、この
デュアルポートメモリの電源電位および接地電位が与え
られる。したがって、シリアルデータ読出し時には、選
択されたワード線WLに接続されるメモリセルMCがビット
線BITに接続されており、かつ、このメモリセルMCにお
けるトランジスタTRおよびキャパシタＣの接続点の電位
が“H"レベルであれば、このキャパシタＣからビット線
BITに微少電荷が供給されるので、ビット線BITの電位は
この微少電荷に応じた分だけ上昇する。ここで、データ
読出しの開始に際して、ビット線BITの電位とビット線
▲▼の電位とが同一となるように、ビット線BIT
とビット線▲▼とはイコライズされている。した
がって、ビット線BITに生じた電位上昇によって、ビッ
ト線BITおよびビット線▲▼間に微少電位差が生
じる。センスアンプ30は、このビット線BITおよびビッ
ト線▲▼間の電位差を大きくするように動作す
る。
すなわち、ビット線BITの電位上昇によって、トラン
ジスタ320が浅い導通状態となる。これによって、トラ
ンジスタ330および340のゲート接続点およびノードｄに
電位降下が生じる。この電位降下に応答して、トランジ
スタ330も浅い導通状態となるので、トランジスタ310お
よび320のゲート接続点およびノードｃに電位上昇が生
じる。この電位上昇によってトランジスタ320は深い導
通状態となって、トランジスタ330および340のゲート接
続点およびノードｄの電位を信号線360に供給された接
地電位まで引下げる。これに応答して、トランジスタ33
0も深い導通状態となるので、ノードｃの電位は信号線3
50に供給された電源電位まで上昇する。トランジスタ31
0および320の接続点ｄの電位と、トランジスタ330およ
び340の接続点ｃの電位とがセンスアンプ30の出力とな
る。このように、ビット線BITの電位はセンスアンプ30
によって電源電位まで引上げられてシリアルレジスタ部
４に与えられ、ビット線▲▼の電位はセンスアン
プ30によって接地電位まで引下げられてシリアルレジス
タ部４に与えられる。
ジスタ320が浅い導通状態となる。これによって、トラ
ンジスタ330および340のゲート接続点およびノードｄに
電位降下が生じる。この電位降下に応答して、トランジ
スタ330も浅い導通状態となるので、トランジスタ310お
よび320のゲート接続点およびノードｃに電位上昇が生
じる。この電位上昇によってトランジスタ320は深い導
通状態となって、トランジスタ330および340のゲート接
続点およびノードｄの電位を信号線360に供給された接
地電位まで引下げる。これに応答して、トランジスタ33
0も深い導通状態となるので、ノードｃの電位は信号線3
50に供給された電源電位まで上昇する。トランジスタ31
0および320の接続点ｄの電位と、トランジスタ330およ
び340の接続点ｃの電位とがセンスアンプ30の出力とな
る。このように、ビット線BITの電位はセンスアンプ30
によって電源電位まで引上げられてシリアルレジスタ部
４に与えられ、ビット線▲▼の電位はセンスアン
プ30によって接地電位まで引下げられてシリアルレジス
タ部４に与えられる。
逆に、選択されたワード線WLに接続されるメモリセル
MCがビット線BITに接続され、かつ、このメモリセルMC
におけるトランジスタTRおよびキャパシタＣの接続点の
電位が“L"レベルであれいば、このビット線BITからこ
のキャパシタＣに微少電荷が供給される。したがって、
ビット線BITの電位はこの微少電荷に応じた分だけ下降
する。したがって、センスアンプ30において、トランジ
スタ310が浅い導通状態となってトランジスタ330および
340のゲート接続点の電位を上昇させる。これに応答し
てトランジスタ340も浅い導通状態となってトランジス
タ310および320のゲート接続点の電位を降下させる。こ
の結果、トランジスタ310および340が深い導通状態とな
るので、ノードｃの電位は接地電位まで引下げられ、ノ
ードｄの電位は電源電位まで引上げられる。
MCがビット線BITに接続され、かつ、このメモリセルMC
におけるトランジスタTRおよびキャパシタＣの接続点の
電位が“L"レベルであれいば、このビット線BITからこ
のキャパシタＣに微少電荷が供給される。したがって、
ビット線BITの電位はこの微少電荷に応じた分だけ下降
する。したがって、センスアンプ30において、トランジ
スタ310が浅い導通状態となってトランジスタ330および
340のゲート接続点の電位を上昇させる。これに応答し
てトランジスタ340も浅い導通状態となってトランジス
タ310および320のゲート接続点の電位を降下させる。こ
の結果、トランジスタ310および340が深い導通状態とな
るので、ノードｃの電位は接地電位まで引下げられ、ノ
ードｄの電位は電源電位まで引上げられる。
このように、ビット線BITおよびビット線▲▼
間の微少電位差はセンスアンプ30によって電源電位と接
地電位との差電圧まで増幅される。なお、選択されたワ
ード線WLに接続されるメモリセルMCがビット線▲
▼に接続されている場合には、ビット線▲▼に微
少な電位上昇または電位降下が生じるので、センスアン
プ30においてトランジスタ330および340のうちのいずれ
かが導通することによってビット線BITおよびビット線
▲▼間の電位差が増幅される。
間の微少電位差はセンスアンプ30によって電源電位と接
地電位との差電圧まで増幅される。なお、選択されたワ
ード線WLに接続されるメモリセルMCがビット線▲
▼に接続されている場合には、ビット線▲▼に微
少な電位上昇または電位降下が生じるので、センスアン
プ30においてトランジスタ330および340のうちのいずれ
かが導通することによってビット線BITおよびビット線
▲▼間の電位差が増幅される。
再度第７図を参照して、シリアルレジスタ部４は、セ
ンスアンプ部３に含まれるセンスアンプ30の各々に対応
して１個ずつ設けられるフリップフロップ40を含む。フ
リップフロップ40は、２つのＮチャネルMOSトランジス
タ150および160を介して対応するセンスアンプ30と接続
される。フリップフロップ40は、互いの入力端と出力端
とを接続される２つのインバータ410および420を含む。
一方、センスアンプ30は、第８図に示されるように、ビ
ット線BIT側の出力端（ノードｃ）と、ビット線▲
▼側の出力端（ノードｄ）とを含む。第７図におい
て、センスアンプ30のこれら２つの出力端のうち、ビッ
ト線BIT側の出力端はトランジスタ150を介してインバー
タ420の入力端に接続され、ビット線▲▼側の出
力端はトランジスタ160を介してインバータ410の入力端
に接続される。シリアルレジスタ部４内のすべてのフリ
ップフロップ40に接続されるトランジスタ150および160
のゲートには同一の活性化信号が与えられる。シリアル
データ読出し時におよびシリアルデータ書込み時には、
この活性化信号が“H"レベルとなって、トランジスタ15
0および160を導通させる。
ンスアンプ部３に含まれるセンスアンプ30の各々に対応
して１個ずつ設けられるフリップフロップ40を含む。フ
リップフロップ40は、２つのＮチャネルMOSトランジス
タ150および160を介して対応するセンスアンプ30と接続
される。フリップフロップ40は、互いの入力端と出力端
とを接続される２つのインバータ410および420を含む。
一方、センスアンプ30は、第８図に示されるように、ビ
ット線BIT側の出力端（ノードｃ）と、ビット線▲
▼側の出力端（ノードｄ）とを含む。第７図におい
て、センスアンプ30のこれら２つの出力端のうち、ビッ
ト線BIT側の出力端はトランジスタ150を介してインバー
タ420の入力端に接続され、ビット線▲▼側の出
力端はトランジスタ160を介してインバータ410の入力端
に接続される。シリアルレジスタ部４内のすべてのフリ
ップフロップ40に接続されるトランジスタ150および160
のゲートには同一の活性化信号が与えられる。シリアル
データ読出し時におよびシリアルデータ書込み時には、
この活性化信号が“H"レベルとなって、トランジスタ15
0および160を導通させる。
したがって、シリアルデータ読出し時には、センスア
ンプ30のビット線BIT側の出力およびビット線▲
▼側の出力がそれぞれ、対応するラッチ回路40におい
て、インバータ420の入力端とインバータ410の出力端と
の接続点（ノードａ）および、インバータ410の入力端
とインバータ420の出力端との接続点（ノードｂ）にラ
ッチされる。
ンプ30のビット線BIT側の出力およびビット線▲
▼側の出力がそれぞれ、対応するラッチ回路40におい
て、インバータ420の入力端とインバータ410の出力端と
の接続点（ノードａ）および、インバータ410の入力端
とインバータ420の出力端との接続点（ノードｂ）にラ
ッチされる。
シリアルバスライン５は、２本のデータ線100および1
10を含む。シリアルレジスタ部４は、フリップフロップ
40ごとに別個のＮチャネルMOSトランジスタ120および13
0を介してシリアルバスライン５に接続される。データ
線100はトランジスタ120を介してインバータ420の入力
端に接続され、データ線110はトランジスタ130を介して
インバータ410の入力端に接続される。各フリップフロ
ップ40に対応して設けられるトランジスタ120および130
のゲートは共通のシリアルメモリセル活性化信号線140
を介してシリアルデコーダ部６に接続される。シリアル
データ読出し時およびシリアルデータ書込み時におい
て、シリアルデコーダ部６は、カウンタ部７から与えら
れるシリアルアドレス信号SA0〜SA7に従って、列アドレ
ス信号AY0〜AY7により指定される列から以降の所定数の
シリアルメモリセル活性化信号線140に１本ずつ順次的
に“H"レベルの電位を供給する。したがって、シリアル
データ読出し時には、シリアルレジスタ部４内の各フリ
ップフロップ40毎に、ノードａにラッチされた電位およ
びノードｂにラッチされた電位がそれぞれ、データ線10
0および110に転送される。この転送時の回路動作につい
て、第９図を参照しながらもう少し具体的に説明する。
第９図は、フリップフロップ40の構成をさらに具体的に
示す回路図である。
10を含む。シリアルレジスタ部４は、フリップフロップ
40ごとに別個のＮチャネルMOSトランジスタ120および13
0を介してシリアルバスライン５に接続される。データ
線100はトランジスタ120を介してインバータ420の入力
端に接続され、データ線110はトランジスタ130を介して
インバータ410の入力端に接続される。各フリップフロ
ップ40に対応して設けられるトランジスタ120および130
のゲートは共通のシリアルメモリセル活性化信号線140
を介してシリアルデコーダ部６に接続される。シリアル
データ読出し時およびシリアルデータ書込み時におい
て、シリアルデコーダ部６は、カウンタ部７から与えら
れるシリアルアドレス信号SA0〜SA7に従って、列アドレ
ス信号AY0〜AY7により指定される列から以降の所定数の
シリアルメモリセル活性化信号線140に１本ずつ順次的
に“H"レベルの電位を供給する。したがって、シリアル
データ読出し時には、シリアルレジスタ部４内の各フリ
ップフロップ40毎に、ノードａにラッチされた電位およ
びノードｂにラッチされた電位がそれぞれ、データ線10
0および110に転送される。この転送時の回路動作につい
て、第９図を参照しながらもう少し具体的に説明する。
第９図は、フリップフロップ40の構成をさらに具体的に
示す回路図である。
第９図を参照して、フリップフロップ40において、イ
ンバータ410は、電源VCと接地GNDとの間に直列に接続さ
れるＰチャネルMOSトランジスタ410aおよびＮチャネルM
OSトランジスタ410bを含む。同様に、インバータ420
は、電源VCと接地GNDとの間に直列に接続されるＰチャ
ネルMOSトランジスタ420aおよびＮチャネルMOSトランジ
スタ420bを含む、シリアルデータ読出し時に信号線140
に“H"レベルの電位が供給されると、トランジスタ120
および130が導通する。一方、データ線100とデータ線11
0とは、信号線140に“H"レベルの電位が付与されるまで
互いに同電位となるように“H"レベルにイコライズさ
れ、信号線140に“H"レベルの電位が付与されるとイコ
ライズを解除される。したがって、たとえばノードａお
よびノードｂにそれぞれ“H"レベルの電位および“L"レ
ベルの電位がラッチされている場合、データ線100から
トランジスタ130および140bを介して接地GNDに放電が生
じる。このため、データ線110の電位はイコライズされ
た電位（“H"レベル）から低下する。一方、データ線10
0の電位はノードａの“H"レベルの電位によってイコラ
イズされた電位（“H"レベル）に保持される。したがっ
て、データ線100および110間に電位差が生じる。逆に、
ノードａおよびノードｂにそれぞれ“L"レベルの電位お
よび“H"レベルの電位がラッチされている場合には、デ
ータ線100からトランジスタ120および410bを介して接地
GNDに放電が生じるが、データ線110には放電は生じな
い。このためデータ線110の電位は“H"レベルに保持さ
れる一方、データ100の電位は“H"レベルから低下し
て、データ線100および110間に電位差が生じる。このよ
うに、シリアルデータ読出し時には、データ線100およ
び110間に、フリップフロップ40のラッチデータに応じ
た電位差が生じる。それゆえ、シリアルデータ読出し時
には、第７図において、データ線100および110間に、シ
リアルレジスタ部４内のすべてのフリップフロップ40に
それぞれ一時記憶されたデータの各々に応じた電位差が
順次的に生じる。この電位差は図示されないセンスアン
プによって感知・増幅される。この図示されないセンス
アンプによって感知・増幅された信号が読出しデータと
して第６図におけるシリアルデータ出力端子SDOから出
力される。
ンバータ410は、電源VCと接地GNDとの間に直列に接続さ
れるＰチャネルMOSトランジスタ410aおよびＮチャネルM
OSトランジスタ410bを含む。同様に、インバータ420
は、電源VCと接地GNDとの間に直列に接続されるＰチャ
ネルMOSトランジスタ420aおよびＮチャネルMOSトランジ
スタ420bを含む、シリアルデータ読出し時に信号線140
に“H"レベルの電位が供給されると、トランジスタ120
および130が導通する。一方、データ線100とデータ線11
0とは、信号線140に“H"レベルの電位が付与されるまで
互いに同電位となるように“H"レベルにイコライズさ
れ、信号線140に“H"レベルの電位が付与されるとイコ
ライズを解除される。したがって、たとえばノードａお
よびノードｂにそれぞれ“H"レベルの電位および“L"レ
ベルの電位がラッチされている場合、データ線100から
トランジスタ130および140bを介して接地GNDに放電が生
じる。このため、データ線110の電位はイコライズされ
た電位（“H"レベル）から低下する。一方、データ線10
0の電位はノードａの“H"レベルの電位によってイコラ
イズされた電位（“H"レベル）に保持される。したがっ
て、データ線100および110間に電位差が生じる。逆に、
ノードａおよびノードｂにそれぞれ“L"レベルの電位お
よび“H"レベルの電位がラッチされている場合には、デ
ータ線100からトランジスタ120および410bを介して接地
GNDに放電が生じるが、データ線110には放電は生じな
い。このためデータ線110の電位は“H"レベルに保持さ
れる一方、データ100の電位は“H"レベルから低下し
て、データ線100および110間に電位差が生じる。このよ
うに、シリアルデータ読出し時には、データ線100およ
び110間に、フリップフロップ40のラッチデータに応じ
た電位差が生じる。それゆえ、シリアルデータ読出し時
には、第７図において、データ線100および110間に、シ
リアルレジスタ部４内のすべてのフリップフロップ40に
それぞれ一時記憶されたデータの各々に応じた電位差が
順次的に生じる。この電位差は図示されないセンスアン
プによって感知・増幅される。この図示されないセンス
アンプによって感知・増幅された信号が読出しデータと
して第６図におけるシリアルデータ出力端子SDOから出
力される。
第７図に示される回路のシリアルデータ読出し時にお
ける動作の説明は、上記の説明にほぼ含まれるので、以
下、第７図に示される回路のシリアルデータ書込み時に
おける動作について説明する。
ける動作の説明は、上記の説明にほぼ含まれるので、以
下、第７図に示される回路のシリアルデータ書込み時に
おける動作について説明する。
シリアルデータ書込み時には、第６図におけるシリア
ルデータ入力端子SDIに書込みデータとしてシリアルに
与えられるデータの各々は、互いに相補なレベルの２つ
の電位としてデータ線100および110に供給される。たと
えば、データ線100に“H"レベルの電位が供給され、デ
ータ線110に“L"レベルの電位が供給された場合、導通
状態にあるトランジスタ120および130に対応するフリッ
プフロップ40において、ノードａおよびノードｂの電位
がそれぞれデータ線100の電位およびデータ線110の電位
によって“H"レベルおよび“L"レベルとなる。つまり、
このフリップフロップ40にシリアルデータ入力端子SDI
にシリアルに与えられた書込みデータのうちの１つがラ
ッチされる。このフリップフロップ40においてノードａ
にラッチされた電位およびノードｂにラッチされた電位
は、トランジスタ150および160をそれぞれ介して、この
フリップフロップ40に対応して設けられたセンスアンプ
30に入力される。したがって、センスアンプ30はラッチ
回路として動作するので、対応するフリップフロップ40
に一時記憶された２つの電位はそれぞれそのままのレベ
ルでビット線BITおよびビット線▲▼に付与され
る。この結果、第７図において、導通状態にあるトラン
ジスタ120および130に対応するフリップフロップ40にお
いてノードａおよびノードｂにそれぞれラッチされた
“H"レベルの電位および“L"レベルの電位はそれぞれ、
このフリップフロップ40に対応して設けられたセンスア
ンプ30に接続されるビット線BITおよび▲▼に供
給される。したがって、このとき選択されたワード線WL
に接続されるメモリセルMCがビット線BITに接続されて
いれば、このビット線BITに供給された“H"レベルの電
位によってこのメモリセルMCのキャパシタＣが充電され
る。これによって、このメモリセルMCにおいてトランジ
スタTRおよびキャパシタＣの接続点に“H"レベルが書込
まれる。同様に、このとき選択されたワード線WLに接続
されるメモリセルMCがビット線▲▼に接続されて
いれば、ビット線▲▼に供給された“L"レベルの
電位によって、このメモリセルMCのキャパシタＣに放電
が生じる。これによって、このメモリセルMCにおいてト
ランジスタTRおよびキャパシタＣの接続点に“L"レベル
が書込まれる。
ルデータ入力端子SDIに書込みデータとしてシリアルに
与えられるデータの各々は、互いに相補なレベルの２つ
の電位としてデータ線100および110に供給される。たと
えば、データ線100に“H"レベルの電位が供給され、デ
ータ線110に“L"レベルの電位が供給された場合、導通
状態にあるトランジスタ120および130に対応するフリッ
プフロップ40において、ノードａおよびノードｂの電位
がそれぞれデータ線100の電位およびデータ線110の電位
によって“H"レベルおよび“L"レベルとなる。つまり、
このフリップフロップ40にシリアルデータ入力端子SDI
にシリアルに与えられた書込みデータのうちの１つがラ
ッチされる。このフリップフロップ40においてノードａ
にラッチされた電位およびノードｂにラッチされた電位
は、トランジスタ150および160をそれぞれ介して、この
フリップフロップ40に対応して設けられたセンスアンプ
30に入力される。したがって、センスアンプ30はラッチ
回路として動作するので、対応するフリップフロップ40
に一時記憶された２つの電位はそれぞれそのままのレベ
ルでビット線BITおよびビット線▲▼に付与され
る。この結果、第７図において、導通状態にあるトラン
ジスタ120および130に対応するフリップフロップ40にお
いてノードａおよびノードｂにそれぞれラッチされた
“H"レベルの電位および“L"レベルの電位はそれぞれ、
このフリップフロップ40に対応して設けられたセンスア
ンプ30に接続されるビット線BITおよび▲▼に供
給される。したがって、このとき選択されたワード線WL
に接続されるメモリセルMCがビット線BITに接続されて
いれば、このビット線BITに供給された“H"レベルの電
位によってこのメモリセルMCのキャパシタＣが充電され
る。これによって、このメモリセルMCにおいてトランジ
スタTRおよびキャパシタＣの接続点に“H"レベルが書込
まれる。同様に、このとき選択されたワード線WLに接続
されるメモリセルMCがビット線▲▼に接続されて
いれば、ビット線▲▼に供給された“L"レベルの
電位によって、このメモリセルMCのキャパシタＣに放電
が生じる。これによって、このメモリセルMCにおいてト
ランジスタTRおよびキャパシタＣの接続点に“L"レベル
が書込まれる。
上記の場合とは逆に、データ線100および110にそれぞ
れ“L"レベルの電位および“H"レベルの電位が供給され
た場合には、導通状態にあるトランジスタ120および130
に対応するフリップフロップ40においてノードａおよび
ｂにそれぞれ“L"レベルの電位および“H"レベルの電位
がラッチされる。したがって、この場合には、選択され
たワード線WLに接続されたメモリセルMCがこのフリップ
フロップ40に対応して設けられたセンスアンプ30に接続
されるビット線BITに接続されていれば、このメモリセ
ルMCに“L"レベルが書込まれる。同様に、選択されたワ
ード線WLに接続されるメモリセルMCがこのセンスアンプ
30に接続されるビット線▲▼に接続されていれ
ば、このメモリセルMCに“H"レベルが書込まれる。
れ“L"レベルの電位および“H"レベルの電位が供給され
た場合には、導通状態にあるトランジスタ120および130
に対応するフリップフロップ40においてノードａおよび
ｂにそれぞれ“L"レベルの電位および“H"レベルの電位
がラッチされる。したがって、この場合には、選択され
たワード線WLに接続されたメモリセルMCがこのフリップ
フロップ40に対応して設けられたセンスアンプ30に接続
されるビット線BITに接続されていれば、このメモリセ
ルMCに“L"レベルが書込まれる。同様に、選択されたワ
ード線WLに接続されるメモリセルMCがこのセンスアンプ
30に接続されるビット線▲▼に接続されていれ
ば、このメモリセルMCに“H"レベルが書込まれる。
一方、シリアルデータ書込み時においても、シリアル
データ読出し時と同様に、列アドレス信号AY0〜AY7によ
り指定される列以後の所定数のシリアルメモリセル活性
化信号線140に１本ずつ順次的に“H"レベルの電位が付
与される。もちろん、選択されたワード線WLと任意のビ
ット線BITまたは▲▼に接続されたメモリセルMC
に書込まれるべきデータがデータ線100および110に供給
されている期間には、この任意のビット線BITまたは▲
▼に接続されるセンスアンプ30に対応して設けら
れたトランジスタ120および130のゲートに接続されるシ
リアルメモリセル活性化信号線140に“H"レベルの電位
が供給される。それゆえ、シリアルデータ書込み時に
は、シリアルデータ入力端子SDIにシリアルに与えられ
る複数の書込みデータの各々が、選択されたワード線WL
に接続される１行分のメモリセルMCのうちの与えられた
列アドレス信号AY0〜AY7により指定された列以降のもの
のいずれかに書込まれる。この結果、前記複数の書込み
データがそれぞれ、選択されたワード線WLに接続される
１行分のメモリセルMCの、与えられた列アドレス信号AY
0〜AY7により指定された列以後に書込まれる。なお、書
込まれる位置が１行の最後まで達すると、カウンタ部７
がリセットされて再び０からカウントアップを行なうの
で、その行の先頭に戻って書込が行なわれる。
データ読出し時と同様に、列アドレス信号AY0〜AY7によ
り指定される列以後の所定数のシリアルメモリセル活性
化信号線140に１本ずつ順次的に“H"レベルの電位が付
与される。もちろん、選択されたワード線WLと任意のビ
ット線BITまたは▲▼に接続されたメモリセルMC
に書込まれるべきデータがデータ線100および110に供給
されている期間には、この任意のビット線BITまたは▲
▼に接続されるセンスアンプ30に対応して設けら
れたトランジスタ120および130のゲートに接続されるシ
リアルメモリセル活性化信号線140に“H"レベルの電位
が供給される。それゆえ、シリアルデータ書込み時に
は、シリアルデータ入力端子SDIにシリアルに与えられ
る複数の書込みデータの各々が、選択されたワード線WL
に接続される１行分のメモリセルMCのうちの与えられた
列アドレス信号AY0〜AY7により指定された列以降のもの
のいずれかに書込まれる。この結果、前記複数の書込み
データがそれぞれ、選択されたワード線WLに接続される
１行分のメモリセルMCの、与えられた列アドレス信号AY
0〜AY7により指定された列以後に書込まれる。なお、書
込まれる位置が１行の最後まで達すると、カウンタ部７
がリセットされて再び０からカウントアップを行なうの
で、その行の先頭に戻って書込が行なわれる。
このように、シリアルデータ書込み時には、シリアル
レジスタ部４内のフリップフロップ40の各々に一旦記憶
された書込みデータがセンスアンプ30を介してメモリア
レイ２に転送される。逆に、シリアルデータ読出し時に
は、メモリアレイ２内の最大１行分のメモリセルMCから
の読出しデータがそれぞれシフトレジスタ部４内のすべ
てのフリップフロップ40に転送される。つまり、シリア
ルレジスタ部４内の各フリップフロップ40はメモリアレ
イ２内のメモリセルMC1つ分の記憶データを記憶する１
つのメモリセルとして機能する。したがって、シリアル
レジスタ部４は、行方向にのみ配列された、メモリアレ
イ２内の１行分のメモリセルMCの数と同数のメモリセル
を有するメモリアレイとして機能する。そこで、以下の
説明においては、シリアルレジスタ部４およびフリップ
フロップ40をそれぞれ、シリアルメモリアレイおよびシ
リアルメモリセルと呼ぶ。
レジスタ部４内のフリップフロップ40の各々に一旦記憶
された書込みデータがセンスアンプ30を介してメモリア
レイ２に転送される。逆に、シリアルデータ読出し時に
は、メモリアレイ２内の最大１行分のメモリセルMCから
の読出しデータがそれぞれシフトレジスタ部４内のすべ
てのフリップフロップ40に転送される。つまり、シリア
ルレジスタ部４内の各フリップフロップ40はメモリアレ
イ２内のメモリセルMC1つ分の記憶データを記憶する１
つのメモリセルとして機能する。したがって、シリアル
レジスタ部４は、行方向にのみ配列された、メモリアレ
イ２内の１行分のメモリセルMCの数と同数のメモリセル
を有するメモリアレイとして機能する。そこで、以下の
説明においては、シリアルレジスタ部４およびフリップ
フロップ40をそれぞれ、シリアルメモリアレイおよびシ
リアルメモリセルと呼ぶ。
次に、メモリアレイ２からシリアルメモリアレイ４へ
のデータ転送時における信号線やノードの電位変化のタ
イミングについて、第10図を参照しながら説明する。第
10図は、メモリアレイ２からシリアルメモリアレイ４へ
データを転送するためのこのデュアルポートメモリの動
作を説明するためのタイミングチャート図である。
のデータ転送時における信号線やノードの電位変化のタ
イミングについて、第10図を参照しながら説明する。第
10図は、メモリアレイ２からシリアルメモリアレイ４へ
データを転送するためのこのデュアルポートメモリの動
作を説明するためのタイミングチャート図である。
メモリアレイ２からのデータ読出しは外部制御信号▲
▼（第10図（ａ））が“L"レベルである期間内に
行なわれる。具体的には、メモリアレイ２において、外
部制御信号▲▼が立下がった後に、選択されたワ
ード線WLに第10図（ｂ）に示されるように、“H"レベル
の電位が付与される。次に、センスアンプ30の各々にお
いて、第８図における信号線350および360にそれぞれ、
第10図（ｃ）および第10図（ｄ）に示されるように、電
源電位および接地電位が付与される。これによって、セ
ンスアンプ部３内のすべてのセンスアンプ30が活性化さ
れる。一方、選択されたワード線WLに接続されたメモリ
セルMCが接続されるビット線BIT又は▲▼の各々
の電位は、第10図（ｅ）に示されるように、それに接続
されるメモリセルMCの記憶データに応じて、わずかに上
昇または下降する。このわずかな電位変化がセンスアン
プ30が活性化されることによって増幅される。すなわ
ち、選択されたワード線WLの電位が立上がったことに応
答してわずかに電位上昇が生じたビット線BITまたは▲
▼の電位は、第10図（ｅ）の曲線で示されるよ
うに、信号線350の電位が立上がったことに応答して電
源電位まで上昇する。逆に、選択されたワード線WLの電
位が立上がったことに応答してわずかな電位降下が生じ
たビット線BITまたは▲▼の電位は第10図（ｅ）
の曲線で示されるように、信号線360の電位が立下が
ったことに応答して接地電位まで下降する。なお、前記
わずかな電位上昇が生じたビット線BIT（または▲
▼）と対をなすビット線▲▼（またはBIT）の
電位は、センスアンプ30が活性化されることに応答して
接地電位となる。逆に、前記わずかな電位降下が生じた
ビット線▲▼（またはBIT）と対をなすビット線B
IT（または▲▼）の電位は、センスアンプが活性
化されることに応答して電源電位となる。
▼（第10図（ａ））が“L"レベルである期間内に
行なわれる。具体的には、メモリアレイ２において、外
部制御信号▲▼が立下がった後に、選択されたワ
ード線WLに第10図（ｂ）に示されるように、“H"レベル
の電位が付与される。次に、センスアンプ30の各々にお
いて、第８図における信号線350および360にそれぞれ、
第10図（ｃ）および第10図（ｄ）に示されるように、電
源電位および接地電位が付与される。これによって、セ
ンスアンプ部３内のすべてのセンスアンプ30が活性化さ
れる。一方、選択されたワード線WLに接続されたメモリ
セルMCが接続されるビット線BIT又は▲▼の各々
の電位は、第10図（ｅ）に示されるように、それに接続
されるメモリセルMCの記憶データに応じて、わずかに上
昇または下降する。このわずかな電位変化がセンスアン
プ30が活性化されることによって増幅される。すなわ
ち、選択されたワード線WLの電位が立上がったことに応
答してわずかに電位上昇が生じたビット線BITまたは▲
▼の電位は、第10図（ｅ）の曲線で示されるよ
うに、信号線350の電位が立上がったことに応答して電
源電位まで上昇する。逆に、選択されたワード線WLの電
位が立上がったことに応答してわずかな電位降下が生じ
たビット線BITまたは▲▼の電位は第10図（ｅ）
の曲線で示されるように、信号線360の電位が立下が
ったことに応答して接地電位まで下降する。なお、前記
わずかな電位上昇が生じたビット線BIT（または▲
▼）と対をなすビット線▲▼（またはBIT）の
電位は、センスアンプ30が活性化されることに応答して
接地電位となる。逆に、前記わずかな電位降下が生じた
ビット線▲▼（またはBIT）と対をなすビット線B
IT（または▲▼）の電位は、センスアンプが活性
化されることに応答して電源電位となる。
次に、トランジスタ150および160のゲートに付与され
る活性化信号（以下、データ転送信号と呼ぶ）が第10図
（ｆ）に示されるように、一定の短期間だけ“H"レベル
となる。つまり、この期間にのみトランジスタ150およ
び160が導通して、センスアンプ部３内のすべてのセン
スアンプ30の各々の出力が対応するシリアルメモリセル
40に転送される。したがって、シリアルメモリアレイ４
内のシリアルメモリセル40の各々の記憶データは第10図
（ｇ）に示されるように、データ転送信号が“H"レベル
である期間内にセンスアンプ30から与えられた新たなデ
ータに切換わる。センスアンプ30の出力が対応するシリ
アルメモリセル40に書込まれ終ると、選択されたワード
線WLの電位は“L"レベルに戻る。これに応答して、各ビ
ット線対を構成する２本のビット線BITおよび▲
▼はイコライズされるので、すべてのビット線BIT,▲
▼の電位は電源電位と接地電位との中間電位に戻
る。同時に、第８図における信号線350および360の電位
がそれぞれ接地電位および電源電位となって、センスア
ンプ30が非活性状態となる。
る活性化信号（以下、データ転送信号と呼ぶ）が第10図
（ｆ）に示されるように、一定の短期間だけ“H"レベル
となる。つまり、この期間にのみトランジスタ150およ
び160が導通して、センスアンプ部３内のすべてのセン
スアンプ30の各々の出力が対応するシリアルメモリセル
40に転送される。したがって、シリアルメモリアレイ４
内のシリアルメモリセル40の各々の記憶データは第10図
（ｇ）に示されるように、データ転送信号が“H"レベル
である期間内にセンスアンプ30から与えられた新たなデ
ータに切換わる。センスアンプ30の出力が対応するシリ
アルメモリセル40に書込まれ終ると、選択されたワード
線WLの電位は“L"レベルに戻る。これに応答して、各ビ
ット線対を構成する２本のビット線BITおよび▲
▼はイコライズされるので、すべてのビット線BIT,▲
▼の電位は電源電位と接地電位との中間電位に戻
る。同時に、第８図における信号線350および360の電位
がそれぞれ接地電位および電源電位となって、センスア
ンプ30が非活性状態となる。
次に、シリアルメモリアレイ４からメモリアレイ２へ
のデータ転送時における、信号線やノードの電位変化の
タイミングについて第11図を参照しながら説明する。第
11図は、シリアルメモリアレイ４からメモリアレイ２に
データを転送するための、このデュアルポートメモリの
動作を示すタイミングチャート図である。
のデータ転送時における、信号線やノードの電位変化の
タイミングについて第11図を参照しながら説明する。第
11図は、シリアルメモリアレイ４からメモリアレイ２に
データを転送するための、このデュアルポートメモリの
動作を示すタイミングチャート図である。
シリアルメモリアレイ４からメモリアレイ２へのデー
タ転送も、外部制御信号▲▼（第11図（ａ））が
“L"レベルである期間内に行なわれる。まず、データ転
送信号が第11図（ｆ）に示されるように外部制御信号▲
▼が立下がった後に一定の短期間“H"レベルとな
る。したがって、この期間内に、シリアルメモリセル40
に記憶された書込みデータがセンスアンプ30に与えられ
る。一方、センスアンプ30はデータ転送信号が立上がっ
た後に活性化される。すなわち、第８図における信号線
350および360にそれぞれ、第11図（ｃ）および第11図
（ｄ）で示されるように、電源電位および接地電位が付
与される。このため、シリアルメモリセル40からセンス
アンプ30に与えられた書込みデータはセンスアンプ30に
ラッチされる。したがって、各ビット線対を構成する２
本のビット線BITおよび▲▼の電位はそれが接続
されるセンスアンプ30にラッチされたデータに応じて、
第11図（ｅ）に示されるように相補的に変化する。すな
わち、各ビット線を構成する２本のビット線BITおよび
▲▼のうちの一方の電位（第11図（ｅ）の曲線
）は信号線350の電位の立上がりに応答して電源電位
となり、他方の電位（第11図（ｅ）の曲線）は信号線
360の電位の立下がりに応答して接地電位となる。
タ転送も、外部制御信号▲▼（第11図（ａ））が
“L"レベルである期間内に行なわれる。まず、データ転
送信号が第11図（ｆ）に示されるように外部制御信号▲
▼が立下がった後に一定の短期間“H"レベルとな
る。したがって、この期間内に、シリアルメモリセル40
に記憶された書込みデータがセンスアンプ30に与えられ
る。一方、センスアンプ30はデータ転送信号が立上がっ
た後に活性化される。すなわち、第８図における信号線
350および360にそれぞれ、第11図（ｃ）および第11図
（ｄ）で示されるように、電源電位および接地電位が付
与される。このため、シリアルメモリセル40からセンス
アンプ30に与えられた書込みデータはセンスアンプ30に
ラッチされる。したがって、各ビット線対を構成する２
本のビット線BITおよび▲▼の電位はそれが接続
されるセンスアンプ30にラッチされたデータに応じて、
第11図（ｅ）に示されるように相補的に変化する。すな
わち、各ビット線を構成する２本のビット線BITおよび
▲▼のうちの一方の電位（第11図（ｅ）の曲線
）は信号線350の電位の立上がりに応答して電源電位
となり、他方の電位（第11図（ｅ）の曲線）は信号線
360の電位の立下がりに応答して接地電位となる。
次に、選択されたワード線WLに第11図（ｂ）に示され
るように、“H"レベルの電位が供給される。これによっ
て、選択されたワード線WLに接続される１行分のメモリ
セルMCのうち、列アドレス信号AY0〜AY7によって指定さ
れた列以降の所定数のメモリセルの各々に、対応するビ
ット線BITまたは▲▼の電位に応じたデータが書
込まれる。メモリアレイ２へのデータ書込みが終了する
と、選択されたワード線WLの電位は“L"レベルに戻され
る。これに応答して、各ビット線対を構成する２本のビ
ット線BITおよび▲▼はイコライズされるので、
すべてのビット線BIT,▲▼の電位は前記中間電位
に戻る。同時に、第８図における信号線350および360の
電位がそれぞれ接地電位および電源電位に戻され、セン
スアンプ30が非活性化される。
るように、“H"レベルの電位が供給される。これによっ
て、選択されたワード線WLに接続される１行分のメモリ
セルMCのうち、列アドレス信号AY0〜AY7によって指定さ
れた列以降の所定数のメモリセルの各々に、対応するビ
ット線BITまたは▲▼の電位に応じたデータが書
込まれる。メモリアレイ２へのデータ書込みが終了する
と、選択されたワード線WLの電位は“L"レベルに戻され
る。これに応答して、各ビット線対を構成する２本のビ
ット線BITおよび▲▼はイコライズされるので、
すべてのビット線BIT,▲▼の電位は前記中間電位
に戻る。同時に、第８図における信号線350および360の
電位がそれぞれ接地電位および電源電位に戻され、セン
スアンプ30が非活性化される。
次に、データバスライン５からシリアルメモリアレイ
４へのデータ転送時における、信号線やノードの電位変
化のタイミングについて第12図を参照しながら説明す
る。第12図は、データバスライン５からシリアルメモリ
アレイ４にデータを転送するための、このデュアルポー
トメモリの動作を示すタイミングチャート図である。
４へのデータ転送時における、信号線やノードの電位変
化のタイミングについて第12図を参照しながら説明す
る。第12図は、データバスライン５からシリアルメモリ
アレイ４にデータを転送するための、このデュアルポー
トメモリの動作を示すタイミングチャート図である。
データバスライン５からシリアルメモリアレイ４への
データ転送時には、いずれかのシリアルメモリセル活性
化信号線140にシリアルデコーダ部６から第12図（ｂ）
に示されるように、一定の短期間“H"レベルの電位が付
与される。したがって、この短期間内に、データ線100
および110が、それぞれ、前記いずれかの信号線140にゲ
ートと接続されるトランジスタ120および130に対応して
設けられたシリアルメモリセル40内のノードａおよびノ
ードｂに電気的に接続される。この結果、このノードａ
の電位およびノードｂの電位がそれぞれこのときデータ
線100および110に与えられているデータ（第12図
（ａ））に応じた電位となる。すなわち、このシリアル
メモリセル40の記憶データが第12図（ｃ）に示されるよ
うに、前記短期間内にデータバスライン５からの新たな
データに切換わる。
データ転送時には、いずれかのシリアルメモリセル活性
化信号線140にシリアルデコーダ部６から第12図（ｂ）
に示されるように、一定の短期間“H"レベルの電位が付
与される。したがって、この短期間内に、データ線100
および110が、それぞれ、前記いずれかの信号線140にゲ
ートと接続されるトランジスタ120および130に対応して
設けられたシリアルメモリセル40内のノードａおよびノ
ードｂに電気的に接続される。この結果、このノードａ
の電位およびノードｂの電位がそれぞれこのときデータ
線100および110に与えられているデータ（第12図
（ａ））に応じた電位となる。すなわち、このシリアル
メモリセル40の記憶データが第12図（ｃ）に示されるよ
うに、前記短期間内にデータバスライン５からの新たな
データに切換わる。
次に、シリアルメモリアレイ４からシリアルバスライ
ン５へのデータ転送時における、信号線やノードの電位
変化のタイミングについて第13図を参照しながら説明す
る。第13図は、シリアルメモリアレイ４からデータバス
ライン５にデータを転送するための、このデュアルポー
トメモリの動作を示すタイミングチャート図である。
ン５へのデータ転送時における、信号線やノードの電位
変化のタイミングについて第13図を参照しながら説明す
る。第13図は、シリアルメモリアレイ４からデータバス
ライン５にデータを転送するための、このデュアルポー
トメモリの動作を示すタイミングチャート図である。
シリアルメモリアレイ４からシリアルバスライン５へ
のデータ転送時にも、いずれかのシリアルメモリセル活
性化信号線140に、第13図（ｂ）に示されるように一定
の短期間“H"レベルの電位が与えられる。一方、信号線
140に“H"レベルの電位が供給されるまでは、データ線1
00とデータ線110とはイコライズされている。このた
め、データ線100および110の電位はいずれも第13図
（ａ）に示されるように、前記いずれかの信号線140の
電位が立上がるまでは“H"レベルである。信号線140の
電位が立上がると、データ線100と110との間のイコライ
ズは解除される。従って、この信号線140にゲートを接
続されるトランジスタ120および130に対応して設けられ
たシリアルメモリセル40の記憶データ（第13図（ｃ））
に応じて、データ線100および110のうちのいずれか一方
の電位（曲線）が“H"レベルから下降し、他方の電位
（曲線）は“H"レベルに保持される。
のデータ転送時にも、いずれかのシリアルメモリセル活
性化信号線140に、第13図（ｂ）に示されるように一定
の短期間“H"レベルの電位が与えられる。一方、信号線
140に“H"レベルの電位が供給されるまでは、データ線1
00とデータ線110とはイコライズされている。このた
め、データ線100および110の電位はいずれも第13図
（ａ）に示されるように、前記いずれかの信号線140の
電位が立上がるまでは“H"レベルである。信号線140の
電位が立上がると、データ線100と110との間のイコライ
ズは解除される。従って、この信号線140にゲートを接
続されるトランジスタ120および130に対応して設けられ
たシリアルメモリセル40の記憶データ（第13図（ｃ））
に応じて、データ線100および110のうちのいずれか一方
の電位（曲線）が“H"レベルから下降し、他方の電位
（曲線）は“H"レベルに保持される。
続いて、データ線100および110とシリアルメモリセル
40との間をデータが転送される際に生じる。データ線10
0および110ならびにシリアルメモリセル40内のノードａ
およびｂの電位変化と、シリアルメモリセル40とセンス
アンプ30との間をデータが転送される際に生じる、シリ
アルメモリセル40内のノードａおよびｂの電位変化につ
いて、第14図を参照しながらさらに詳細に説明する。第
14図は、メモリアレイ２内の任意のビット線対に対応し
て設けられるシリアルデータ読出しおよび書込みのため
の回路部分の構成を示す回路図である。第14図において
センスアンプ30およびシリアルメモリセル40はそれぞ
れ、第８図および第９図に示される回路図で表わされ
る。
40との間をデータが転送される際に生じる。データ線10
0および110ならびにシリアルメモリセル40内のノードａ
およびｂの電位変化と、シリアルメモリセル40とセンス
アンプ30との間をデータが転送される際に生じる、シリ
アルメモリセル40内のノードａおよびｂの電位変化につ
いて、第14図を参照しながらさらに詳細に説明する。第
14図は、メモリアレイ２内の任意のビット線対に対応し
て設けられるシリアルデータ読出しおよび書込みのため
の回路部分の構成を示す回路図である。第14図において
センスアンプ30およびシリアルメモリセル40はそれぞ
れ、第８図および第９図に示される回路図で表わされ
る。
まず、データ線100および110からシリアルメモリセル
40にデータが転送される直前に、第14図においてシリア
ルメモリセル40のノードａおよびｂにそれぞれ“H"レベ
ルの電位および“L"レベルの電位がラッチされているも
のとする。このような場合、書込みデータとしてデータ
線100および110にそれぞれ“L"レベルの電位および“H"
レベルの電位が付与された状態で、トランジスタ120お
よび130が導通すると、次のような現象が生じる。すな
わち、トランジスタ120および130が導通する直前におい
てトランジスタ410aおよび420bが導通状態にあるので、
トランジスタ120および130が導通した直後には、データ
線110からトランジスタ420bを介して接地GNDに流れる電
流および、電源VCからトランジスタ410aを介してデータ
線100に流れる電流が生じる。このため、データ線110の
電位は“H"レベルから低下し、データ線100の電位は
“L"レベルから上昇する。しかし、“H"レベルのデータ
線110から“L"レベルのノードｂに供給される電流の大
きさは導通状態にあるトランジスタ420bを介してノード
ｂから接地GNDに流れる電流の大きさよりも十分に大き
くなるように、かつ、“L"レベルにあるデータ線110に
“H"レベルにあるノードｂから供給される電流の大きさ
は導通状態にあるトランジスタ420aを介して電源電位VC
からノードｂに流れる電流の大きさよりも十分に大きく
なるように、データ線110の電流容量ならびにトランジ
スタ420aおよび420bのサイズが予め設定されている。さ
らに、“H"レベルにあるデータ線100から“L"レベルに
あるノードａに供給される電流の大きさは導通状態にあ
るトランジスタ410bを介してノードａから接地GNDに流
れる電流の大きさよりも十分に大きく、かつ“L"レベル
にあるデータ線100に“H"レベルにあるノードａから供
給される電流の大きさは導通状態にあるトランジスタ41
0aを介して電源電位VCからノードａに流れる電流の大き
さよりも十分に大きくなるように、データ線100の電流
容量ならびにトランジスタ410aおよび410bのサイズが予
め設定されている。このため、データ線110の電位はト
ランジスタ120および130が導通した直後に“H"レベルか
ら若干低下する。しかしノードａからデータ線100に電
流が引き抜かれるためにトランジスタ420aが導通状態と
なり、ノードｂの電位が電源電位VCから供給された電流
によってすぐに“H"レベルとなるので、データ線110の
電位は“H"レベルに戻る。同様に、データ線100の電位
はトランジスタ120および130が導通した直後には“L"レ
ベルから若干上昇する。しかし、ノードｂの電位がデー
タ線110から供給された電流によって“H"レベルとなる
ので、トランジスタ410bが導通状態となり、ノードａが
接地電位GNDに引き抜かれる電流によってすぐに“L"レ
ベルとなる。したがってデータ線100の電位は“L"レベ
ルに戻る。
40にデータが転送される直前に、第14図においてシリア
ルメモリセル40のノードａおよびｂにそれぞれ“H"レベ
ルの電位および“L"レベルの電位がラッチされているも
のとする。このような場合、書込みデータとしてデータ
線100および110にそれぞれ“L"レベルの電位および“H"
レベルの電位が付与された状態で、トランジスタ120お
よび130が導通すると、次のような現象が生じる。すな
わち、トランジスタ120および130が導通する直前におい
てトランジスタ410aおよび420bが導通状態にあるので、
トランジスタ120および130が導通した直後には、データ
線110からトランジスタ420bを介して接地GNDに流れる電
流および、電源VCからトランジスタ410aを介してデータ
線100に流れる電流が生じる。このため、データ線110の
電位は“H"レベルから低下し、データ線100の電位は
“L"レベルから上昇する。しかし、“H"レベルのデータ
線110から“L"レベルのノードｂに供給される電流の大
きさは導通状態にあるトランジスタ420bを介してノード
ｂから接地GNDに流れる電流の大きさよりも十分に大き
くなるように、かつ、“L"レベルにあるデータ線110に
“H"レベルにあるノードｂから供給される電流の大きさ
は導通状態にあるトランジスタ420aを介して電源電位VC
からノードｂに流れる電流の大きさよりも十分に大きく
なるように、データ線110の電流容量ならびにトランジ
スタ420aおよび420bのサイズが予め設定されている。さ
らに、“H"レベルにあるデータ線100から“L"レベルに
あるノードａに供給される電流の大きさは導通状態にあ
るトランジスタ410bを介してノードａから接地GNDに流
れる電流の大きさよりも十分に大きく、かつ“L"レベル
にあるデータ線100に“H"レベルにあるノードａから供
給される電流の大きさは導通状態にあるトランジスタ41
0aを介して電源電位VCからノードａに流れる電流の大き
さよりも十分に大きくなるように、データ線100の電流
容量ならびにトランジスタ410aおよび410bのサイズが予
め設定されている。このため、データ線110の電位はト
ランジスタ120および130が導通した直後に“H"レベルか
ら若干低下する。しかしノードａからデータ線100に電
流が引き抜かれるためにトランジスタ420aが導通状態と
なり、ノードｂの電位が電源電位VCから供給された電流
によってすぐに“H"レベルとなるので、データ線110の
電位は“H"レベルに戻る。同様に、データ線100の電位
はトランジスタ120および130が導通した直後には“L"レ
ベルから若干上昇する。しかし、ノードｂの電位がデー
タ線110から供給された電流によって“H"レベルとなる
ので、トランジスタ410bが導通状態となり、ノードａが
接地電位GNDに引き抜かれる電流によってすぐに“L"レ
ベルとなる。したがってデータ線100の電位は“L"レベ
ルに戻る。
逆に、トランジスタ120および130が導通状態となる直
前に、ノードａおよびｂにそれぞれ“L"レベルの電位お
よび“H"レベルの電位がラッチされており、かつ、デー
タ線100の電位およびデータ線110の電位がそれぞれ“H"
レベルおよび“L"レベルにある場合にも同様の現象が生
じる。すなわち、トランジスタ120および130が導通した
直後において、データ線100からトランジスタ120および
410bを介して接地GNDに流れる電流によってデータ線100
の電位が若干低下し、電源VCからトランジスタ420aおよ
び130を介してデータ線110に流れる電流によって、デー
タ線110の電位が若干上昇する。その後、ノードａの電
位がデータ線100からノードａに供給される電流によっ
て“H"レベルとなることによりトランジスタ420bが導通
し、ノードｂからトランジスタ420bを介して接地電位GN
Dに引き抜かれる電流によってデータ線110の電位は“L"
レベルに戻る。同様にノードｂの電位が“L"レベルとな
ることによりトランジスタ410aが導通し、電源電位VCか
らノードａに供給される電流によりデータ線100の電位
は“H"レベルに戻る。
前に、ノードａおよびｂにそれぞれ“L"レベルの電位お
よび“H"レベルの電位がラッチされており、かつ、デー
タ線100の電位およびデータ線110の電位がそれぞれ“H"
レベルおよび“L"レベルにある場合にも同様の現象が生
じる。すなわち、トランジスタ120および130が導通した
直後において、データ線100からトランジスタ120および
410bを介して接地GNDに流れる電流によってデータ線100
の電位が若干低下し、電源VCからトランジスタ420aおよ
び130を介してデータ線110に流れる電流によって、デー
タ線110の電位が若干上昇する。その後、ノードａの電
位がデータ線100からノードａに供給される電流によっ
て“H"レベルとなることによりトランジスタ420bが導通
し、ノードｂからトランジスタ420bを介して接地電位GN
Dに引き抜かれる電流によってデータ線110の電位は“L"
レベルに戻る。同様にノードｂの電位が“L"レベルとな
ることによりトランジスタ410aが導通し、電源電位VCか
らノードａに供給される電流によりデータ線100の電位
は“H"レベルに戻る。
このように、シリアルデータ書込み時において、デー
タ線100の電位レベルおよびデータ線110の電位レベルが
それぞれ、ノードａにすでにラッチされている電位レベ
ルおよびノードｂにすでにラッチされている電位レベル
と異なる場合（つまり、データ線100および110に与えら
れた書込みデータがシリアルメモリセル40にすでに記憶
されていたデータと異なる場合）、第12図（ａ）に示さ
れるように、データ線100および110のうち“H"レベルに
あるデータ線の電位（曲線）は信号線140の電位の立
上がりに応答して若干低下する一方、“L"レベルにある
データ線の電位（曲線）は信号線140の電位の立上が
りに応答して若干上昇する。
タ線100の電位レベルおよびデータ線110の電位レベルが
それぞれ、ノードａにすでにラッチされている電位レベ
ルおよびノードｂにすでにラッチされている電位レベル
と異なる場合（つまり、データ線100および110に与えら
れた書込みデータがシリアルメモリセル40にすでに記憶
されていたデータと異なる場合）、第12図（ａ）に示さ
れるように、データ線100および110のうち“H"レベルに
あるデータ線の電位（曲線）は信号線140の電位の立
上がりに応答して若干低下する一方、“L"レベルにある
データ線の電位（曲線）は信号線140の電位の立上が
りに応答して若干上昇する。
次に、シリアルメモリセル40からデータ線100および1
10にデータが転送される場合を考える。たとえば第14図
においてノードａおよびｂにそれぞれ“H"レベルおよび
“L"レベルの電位がラッチされていれば、トランジスタ
120および130が導通している期間、データ線110からト
ランジスタ130を介してノードｂに電流が流れる。この
ため、この期間、ノードｂの電位は“L"レベルよりも若
干高いレベルに保持される。この電流によってデータ線
110の電位が降下してデータ線100および110間に電位差
が生じる。トランジスタ120および130が非導通状態に戻
ると、この電流の経路が遮断されるので、データ線100
および110間の電位差はそのまま保持される。一方、ノ
ードｂの電位はトランジスタ420bを介してノードｂから
接地GNDに流れる電流によって“L"レベルに戻る。
10にデータが転送される場合を考える。たとえば第14図
においてノードａおよびｂにそれぞれ“H"レベルおよび
“L"レベルの電位がラッチされていれば、トランジスタ
120および130が導通している期間、データ線110からト
ランジスタ130を介してノードｂに電流が流れる。この
ため、この期間、ノードｂの電位は“L"レベルよりも若
干高いレベルに保持される。この電流によってデータ線
110の電位が降下してデータ線100および110間に電位差
が生じる。トランジスタ120および130が非導通状態に戻
ると、この電流の経路が遮断されるので、データ線100
および110間の電位差はそのまま保持される。一方、ノ
ードｂの電位はトランジスタ420bを介してノードｂから
接地GNDに流れる電流によって“L"レベルに戻る。
逆に、ノードａに“L"レベルの電位がラッチされてい
れば、トランジスタ120および130が導通している期間、
データ線100からトランジスタ120を介してノードａに流
れる電流によってノードａの電位が“L"レベルよりも若
干高いレベルに保持され、データ線110の電位は徐々に
降下する。したがって、トランジスタ120および130が非
導通状態に戻ると、ノードａの電位はトランジスタ410b
に流れる電流によって“L"レベルに戻る一方、データ線
100の電位は降下した電位に保持される。
れば、トランジスタ120および130が導通している期間、
データ線100からトランジスタ120を介してノードａに流
れる電流によってノードａの電位が“L"レベルよりも若
干高いレベルに保持され、データ線110の電位は徐々に
降下する。したがって、トランジスタ120および130が非
導通状態に戻ると、ノードａの電位はトランジスタ410b
に流れる電流によって“L"レベルに戻る一方、データ線
100の電位は降下した電位に保持される。
このように、シリアルメモリセル40からデータ線100
および110へのデータ転送時には、ノードａおよびｂの
うち、“L"レベルの電位がラッチされているノードの電
位が第13図（ｃ）の曲線で示されるように、信号線14
0の電位が“H"レベルである期間、一時的に高くなる。
および110へのデータ転送時には、ノードａおよびｂの
うち、“L"レベルの電位がラッチされているノードの電
位が第13図（ｃ）の曲線で示されるように、信号線14
0の電位が“H"レベルである期間、一時的に高くなる。
次に、シリアルメモリセル40から対応するセンスアン
プ30にデータが転送される場合について考える。第14図
において、シリアルメモリセル40からセンスアンプ30に
データが転送される直前にたとえば、ノードａおよびｂ
にそれぞれ“H"レベルの電位および“L"レベルの電位が
ラッチされていれば、トランジスタ150および160が導通
した直後に次のような現象が生じる。
プ30にデータが転送される場合について考える。第14図
において、シリアルメモリセル40からセンスアンプ30に
データが転送される直前にたとえば、ノードａおよびｂ
にそれぞれ“H"レベルの電位および“L"レベルの電位が
ラッチされていれば、トランジスタ150および160が導通
した直後に次のような現象が生じる。
第11図に示されるように、センスアンプ30はデータ転
送信号が立上がった後に活性化される。このため、トラ
ンジスタ150および160が導通した直後には、信号線350
および360はそれぞれ接地電位および電源電位にある。
したがって、トランジスタ150および160が導通した直後
には、センスアンプ30においてトランジスタ330および3
20が一時的に導通する。このため、ノードａからトラン
ジスタ150および330を介して信号線350に流れる電流お
よび、信号線360からトランジスタ320および160を介し
てノードｂに流れ込む電流が生じる。この結果、ノード
ａの電位は若干低下し、ノードｂの電位は若干上昇す
る。しかし、センスアンプ30はデータ転送信号が“H"レ
ベルである期間内に活性化される。したがって、ノード
ａの電位およびノードｂの電位がそれぞれ低下し始めた
直後および上昇し始めた直後に、ノードａから低電位側
に流れ出る電流および、高電位側からノードｂに流入す
る電流は消滅する。この結果、ノードａおよびｂの電位
はそれぞれ“H"レベルおよび“L"レベルに復帰する。
送信号が立上がった後に活性化される。このため、トラ
ンジスタ150および160が導通した直後には、信号線350
および360はそれぞれ接地電位および電源電位にある。
したがって、トランジスタ150および160が導通した直後
には、センスアンプ30においてトランジスタ330および3
20が一時的に導通する。このため、ノードａからトラン
ジスタ150および330を介して信号線350に流れる電流お
よび、信号線360からトランジスタ320および160を介し
てノードｂに流れ込む電流が生じる。この結果、ノード
ａの電位は若干低下し、ノードｂの電位は若干上昇す
る。しかし、センスアンプ30はデータ転送信号が“H"レ
ベルである期間内に活性化される。したがって、ノード
ａの電位およびノードｂの電位がそれぞれ低下し始めた
直後および上昇し始めた直後に、ノードａから低電位側
に流れ出る電流および、高電位側からノードｂに流入す
る電流は消滅する。この結果、ノードａおよびｂの電位
はそれぞれ“H"レベルおよび“L"レベルに復帰する。
逆に、シリアルメモリセル40からセンスアンプ30にデ
ータが転送される直前において、ノードａおよびｂにそ
れぞれ“L"レベルの電位および“H"レベルの電位がラッ
チされていれば、上記と逆の現象が生じる。すなわち、
トランジスタ150および160が導通した直後に、ノードａ
の電位が信号線360からトランジスタ340および150を介
してノードａに流れ込む電流によって一時的に若干上昇
し、一方、ノードｂの電位はノードｂからトランジスタ
160および310を介して信号線350に流れる電流によって
一時的に若干低下する。
ータが転送される直前において、ノードａおよびｂにそ
れぞれ“L"レベルの電位および“H"レベルの電位がラッ
チされていれば、上記と逆の現象が生じる。すなわち、
トランジスタ150および160が導通した直後に、ノードａ
の電位が信号線360からトランジスタ340および150を介
してノードａに流れ込む電流によって一時的に若干上昇
し、一方、ノードｂの電位はノードｂからトランジスタ
160および310を介して信号線350に流れる電流によって
一時的に若干低下する。
このように、シリアルメモリセル40から対応するセン
スアンプ30へのデータ転送時には、第11図（ｇ）に示さ
れるように、ノードａおよびｂのうち“H"レベルがラッ
チされている方のノードの電位（曲線）がデータ転送
信号が立上がった直後に一時的に低下し、他方のノード
の電位（曲線）はデータ転送信号が立上がった直後に
一時的に若干上昇する。
スアンプ30へのデータ転送時には、第11図（ｇ）に示さ
れるように、ノードａおよびｂのうち“H"レベルがラッ
チされている方のノードの電位（曲線）がデータ転送
信号が立上がった直後に一時的に低下し、他方のノード
の電位（曲線）はデータ転送信号が立上がった直後に
一時的に若干上昇する。
なお、第14図における（ ）内の数値は、従来のデュ
アルポートメモリにおける、シリアルメモリセル40を構
成するトランジスタおよびセンスアンプ30を構成するト
ランジスタの各々のチャネル幅Ｗの値を他のトランジス
タのチャネル幅に対する比で表わした値である。もちろ
ん、第14図に示されるチャネル幅Ｗ設定は、従来のデュ
アルポートメモリにおけるセンスアンプ30およびシリア
ルメモリセル40を構成するトランジスタのチャネル幅設
定の一例である。
アルポートメモリにおける、シリアルメモリセル40を構
成するトランジスタおよびセンスアンプ30を構成するト
ランジスタの各々のチャネル幅Ｗの値を他のトランジス
タのチャネル幅に対する比で表わした値である。もちろ
ん、第14図に示されるチャネル幅Ｗ設定は、従来のデュ
アルポートメモリにおけるセンスアンプ30およびシリア
ルメモリセル40を構成するトランジスタのチャネル幅設
定の一例である。
［発明が解決しようとする課題］ 以上のように、シリアルデータ書込み機能およびシリ
アルデータ読出し機能を有する従来の半導体記憶装置に
おいては、２種類のメモリアレイ間および、これら２種
類のメモリアレイのうちの一方とデータ入出力用のバス
ラインとの間を各々相互にデータが転送される。このた
め以下のような問題が生じた。
アルデータ読出し機能を有する従来の半導体記憶装置に
おいては、２種類のメモリアレイ間および、これら２種
類のメモリアレイのうちの一方とデータ入出力用のバス
ラインとの間を各々相互にデータが転送される。このた
め以下のような問題が生じた。
たとえば、第６図に示されるデュアルポートメモリに
おいて、シリアルデータの読出し速度を速くするには、
第７図において、センスアンプ30から対応するシリアル
メモリセル40へのデータ転送速度および、シリアルメモ
リセル40からデータ線100および110へのデータ転送速度
を速くすればよい。
おいて、シリアルデータの読出し速度を速くするには、
第７図において、センスアンプ30から対応するシリアル
メモリセル40へのデータ転送速度および、シリアルメモ
リセル40からデータ線100および110へのデータ転送速度
を速くすればよい。
センスアンプ30からシリアルメモリセル40にデータが
転送される場合には、ノードｃおよびｄの電位がそれぞ
れメモリアレイ２内のメモリセルMCからビット線BITま
たは▲▼に読出されたデータに応じた論理レベル
にある。一方、ノードａおよびｂの電位はそれぞれ、そ
の直前にデータ線100および110からまたはセンスアンプ
30から与えられた電位に保持されている。したがって、
ノードａおよびｂの電位はそれぞれノードｃおよびｄの
電位と異なる場合がある。たとえば、ノードａおよびｂ
にそれぞれ“H"レベルの電位および“L"レベルの電位が
ラッチされており、一方ノードｃおよびｄの電位がそれ
ぞれ“L"レベルおよび“H"レベルである状態で、トラン
ジスタ150および160が導通する場合を考える。この場
合、トランジスタ150および160が導通すると、ノードａ
は、接地電位にある信号線360にトランジスタ340によっ
て電流を引抜かれる一方、トランジスタ410aによって電
源VCから電流を供給される。同時に、ノードｂは、電源
電位にある信号線350からトランジスタ310によって電流
を供給される一方、トランジスタ420bによって接地GND
に電流を引抜かれる。したがって、ノードａおよびｂの
電位はそれぞれ、低下および上昇するものの、すぐには
ノードｃの電位レベルおよびノードｄの電位レベルと等
しくはならない。しかし、ノードａの電位およびノード
ｂの電位はそれぞれ、トランジスタ420aおよび420bのゲ
ート接続点および、トランジスタ410aおよび410bのゲー
ト接続点に与えられるので、いずれ、ノードｂの電位上
昇に応答してトランジスタ410aおよび410bがそれぞれ非
導通状態および導通状態となり、ノードａの電位降下に
応答してトランジスタ420aおよび420bがそれぞれ導通状
態および非導通状態となる。それゆえ、最終的には、ノ
ードａおよびｂの電位はそれぞれ“L"レベルおよび“H"
レベルに安定する。
転送される場合には、ノードｃおよびｄの電位がそれぞ
れメモリアレイ２内のメモリセルMCからビット線BITま
たは▲▼に読出されたデータに応じた論理レベル
にある。一方、ノードａおよびｂの電位はそれぞれ、そ
の直前にデータ線100および110からまたはセンスアンプ
30から与えられた電位に保持されている。したがって、
ノードａおよびｂの電位はそれぞれノードｃおよびｄの
電位と異なる場合がある。たとえば、ノードａおよびｂ
にそれぞれ“H"レベルの電位および“L"レベルの電位が
ラッチされており、一方ノードｃおよびｄの電位がそれ
ぞれ“L"レベルおよび“H"レベルである状態で、トラン
ジスタ150および160が導通する場合を考える。この場
合、トランジスタ150および160が導通すると、ノードａ
は、接地電位にある信号線360にトランジスタ340によっ
て電流を引抜かれる一方、トランジスタ410aによって電
源VCから電流を供給される。同時に、ノードｂは、電源
電位にある信号線350からトランジスタ310によって電流
を供給される一方、トランジスタ420bによって接地GND
に電流を引抜かれる。したがって、ノードａおよびｂの
電位はそれぞれ、低下および上昇するものの、すぐには
ノードｃの電位レベルおよびノードｄの電位レベルと等
しくはならない。しかし、ノードａの電位およびノード
ｂの電位はそれぞれ、トランジスタ420aおよび420bのゲ
ート接続点および、トランジスタ410aおよび410bのゲー
ト接続点に与えられるので、いずれ、ノードｂの電位上
昇に応答してトランジスタ410aおよび410bがそれぞれ非
導通状態および導通状態となり、ノードａの電位降下に
応答してトランジスタ420aおよび420bがそれぞれ導通状
態および非導通状態となる。それゆえ、最終的には、ノ
ードａおよびｂの電位はそれぞれ“L"レベルおよび“H"
レベルに安定する。
したがって、センスアンプ30からシリアルメモリセル
40へデータを速く転送するには、電源VCからトランジス
タ410aを介してノードａに流れる電流およびノードｂか
らトランジスタ420bを介して接地GNDに流れる電流を小
さくして、ノードａの電位降下速度およびノードｂの電
位上昇速度を速くすればよい。
40へデータを速く転送するには、電源VCからトランジス
タ410aを介してノードａに流れる電流およびノードｂか
らトランジスタ420bを介して接地GNDに流れる電流を小
さくして、ノードａの電位降下速度およびノードｂの電
位上昇速度を速くすればよい。
逆に、ノードａおよびｂにそれぞれ“L"レベルの電位
および“H"レベルの電位がラッチされており、かつ、ノ
ードｃおよびｄがそれぞれ“H"レベルおよび“L"レベル
である状態でトランジスタ150および160が導通する場合
を考える。この場合には、トランジスタ150および160が
導通すると、ノードａの電位はノードａからトランジス
タ410bを介して接地GNDに流れる電流によってすぐには
“H"レベルとはならず、ノードｂの電位は電源VCからト
ランジスタ420aを介してノードｂに流れ込む電流によっ
てすぐには“L"レベルとはならない。したがって、この
場合センスアンプ30からシリアルメモリセル40にデータ
を速く転送するには、信号線350からノードａに供給さ
れる電流による、ノードａの電位上昇の速度および、ノ
ードｂから信号線360に流れる電流による、ノードｂの
電位降下の速度を速くすべく、ノードａからトランジス
タ410aを介して接地GNDに流れる電流および電源VCから
トランジスタ420aを介してノードｂに流れる電流を小さ
くすればよい。
および“H"レベルの電位がラッチされており、かつ、ノ
ードｃおよびｄがそれぞれ“H"レベルおよび“L"レベル
である状態でトランジスタ150および160が導通する場合
を考える。この場合には、トランジスタ150および160が
導通すると、ノードａの電位はノードａからトランジス
タ410bを介して接地GNDに流れる電流によってすぐには
“H"レベルとはならず、ノードｂの電位は電源VCからト
ランジスタ420aを介してノードｂに流れ込む電流によっ
てすぐには“L"レベルとはならない。したがって、この
場合センスアンプ30からシリアルメモリセル40にデータ
を速く転送するには、信号線350からノードａに供給さ
れる電流による、ノードａの電位上昇の速度および、ノ
ードｂから信号線360に流れる電流による、ノードｂの
電位降下の速度を速くすべく、ノードａからトランジス
タ410aを介して接地GNDに流れる電流および電源VCから
トランジスタ420aを介してノードｂに流れる電流を小さ
くすればよい。
上記のことからわかるように、センスアンプ30からシ
リアルメモリセル40へのデータ転送速度を速くするに
は、トランジスタ410a,410b,420a,および420bの各々の
ソースおよびドレイン間に導通時に流れる電流を小さく
すればよい。このためには、これらのトランジスタ410
a,410b,420a,420bの各々のサイズ、たとえばチャネル幅
Ｗを小さくすればよい。一般に、ON状態にあるMOSトラ
ンジスタのソースおよびドレイン間に流れる電流の大き
さは、このMOSトランジスタのチャネル幅Ｗが広いほど
大きい。
リアルメモリセル40へのデータ転送速度を速くするに
は、トランジスタ410a,410b,420a,および420bの各々の
ソースおよびドレイン間に導通時に流れる電流を小さく
すればよい。このためには、これらのトランジスタ410
a,410b,420a,420bの各々のサイズ、たとえばチャネル幅
Ｗを小さくすればよい。一般に、ON状態にあるMOSトラ
ンジスタのソースおよびドレイン間に流れる電流の大き
さは、このMOSトランジスタのチャネル幅Ｗが広いほど
大きい。
しかしながら、このような方法でセンスアンプ30から
シリアルメモリセル40へのデータ転送速度を速くする
と、次のような弊害が生じる。すなわち、シリアルメモ
リアレイ40からシリアルバスライン５へのデータ転送が
困難となる。
シリアルメモリセル40へのデータ転送速度を速くする
と、次のような弊害が生じる。すなわち、シリアルメモ
リアレイ40からシリアルバスライン５へのデータ転送が
困難となる。
たとえば、ノードａおよびｂにそれぞれ“H"レベルの
電位および“L"レベルの電位がラッチされた状態でトラ
ンジスタ120および130が導通した場合を考える。この場
合、トランジスタ120および130が導通すると、データ線
110の電位が、データ線110からトランジスタ130および4
20bを介して接地GNDに流れる電流によって低下し始め
る。この結果データ線100および110間に生じた電位差
が、図示されないセンスアンプによって増幅されて読出
しデータとなる。したがって、シリアルメモリセル40に
一時記憶されたデータをデータ線100および110に速く読
出すには、データ線110の電位の低下速度を速くすべ
く、トランジスタ130および420bを介してデータ線110か
ら接地GNDに流れる電流を大きくすればよい。つまり、
トランジスタ420bに流れる電流を大きくすればよい。
電位および“L"レベルの電位がラッチされた状態でトラ
ンジスタ120および130が導通した場合を考える。この場
合、トランジスタ120および130が導通すると、データ線
110の電位が、データ線110からトランジスタ130および4
20bを介して接地GNDに流れる電流によって低下し始め
る。この結果データ線100および110間に生じた電位差
が、図示されないセンスアンプによって増幅されて読出
しデータとなる。したがって、シリアルメモリセル40に
一時記憶されたデータをデータ線100および110に速く読
出すには、データ線110の電位の低下速度を速くすべ
く、トランジスタ130および420bを介してデータ線110か
ら接地GNDに流れる電流を大きくすればよい。つまり、
トランジスタ420bに流れる電流を大きくすればよい。
逆に、ノードａおよびｂにそれぞれ“L"レベルの電位
および“H"レベルの電位がラッチされている状態でトラ
ンジスタ120および130が導通すると、先の場合とは逆に
データ線100からトランジスタ120および410bを介して接
地GNDに流れる電流によって、データ線100の電位が低下
し始める。したがって、この場合、シリアルメモリセル
40からデータ線100および110にデータを速く転送するに
は、トランジスタ410bを介して接地GNDに流れる電流を
大きくすることによって、データ線100の電位低下速度
を速くすればよい。
および“H"レベルの電位がラッチされている状態でトラ
ンジスタ120および130が導通すると、先の場合とは逆に
データ線100からトランジスタ120および410bを介して接
地GNDに流れる電流によって、データ線100の電位が低下
し始める。したがって、この場合、シリアルメモリセル
40からデータ線100および110にデータを速く転送するに
は、トランジスタ410bを介して接地GNDに流れる電流を
大きくすることによって、データ線100の電位低下速度
を速くすればよい。
上記のことからわかるように、シリアルメモリセル40
からシリアルバスライン５へのデータ転送速度を速くす
るには、シリアルメモリセル40内のＮチャネルトランジ
スタ410bおよび420bのサイズ、たとえばチャネル幅Ｗを
大きくすればよい。ところが、センスアンプ30からシリ
アルメモリセル40へのデータ転送速度を速めるためにこ
れらのトランジスタ410bおよび420bのサイズが小さく設
計されると、シリアルメモリセル40からデータ線100お
よび110へのデータ転送時にトランジスタ410bまたは420
bに流れる電流が小さいので、データ線100または110の
電位の低下速度が遅くなる。このため、シリアルメモリ
セル40からデータ線100および110へのデータ転送速度が
遅くなったり、データ線100および110間に生じる電位差
が小さくなることによって正しくデータ読出しが行なわ
れなかったりする。
からシリアルバスライン５へのデータ転送速度を速くす
るには、シリアルメモリセル40内のＮチャネルトランジ
スタ410bおよび420bのサイズ、たとえばチャネル幅Ｗを
大きくすればよい。ところが、センスアンプ30からシリ
アルメモリセル40へのデータ転送速度を速めるためにこ
れらのトランジスタ410bおよび420bのサイズが小さく設
計されると、シリアルメモリセル40からデータ線100お
よび110へのデータ転送時にトランジスタ410bまたは420
bに流れる電流が小さいので、データ線100または110の
電位の低下速度が遅くなる。このため、シリアルメモリ
セル40からデータ線100および110へのデータ転送速度が
遅くなったり、データ線100および110間に生じる電位差
が小さくなることによって正しくデータ読出しが行なわ
れなかったりする。
そこで、シリアルメモリセル40からシリアルバスライ
ン５にデータが容易に転送されるように、トランジスタ
410bおよび420bのサイズを大きくすると、センスアンプ
30からシリアルメモリセル40へのデータ転送速度が遅く
なるだけでなく、データ線100および110からシリアルメ
モリセル40へのデータ転送が困難となる。
ン５にデータが容易に転送されるように、トランジスタ
410bおよび420bのサイズを大きくすると、センスアンプ
30からシリアルメモリセル40へのデータ転送速度が遅く
なるだけでなく、データ線100および110からシリアルメ
モリセル40へのデータ転送が困難となる。
たとえば、第14図において、データ線100および110の
電位がそれぞれ書込みデータによって“L"レベルおよび
“H"レベルとなっており、かつ、シリアルメモリセル40
に先にラッチされたデータによってノードａおよびｂの
電位がそれぞれ“H"レベルおよび“L"レベルとなってい
る状態でトランジスタ120および130が導通すると、デー
タ線110からトランジスタ130および420bを介して接地GN
Dに流れる電流および、電源VCからトランジスタ410aお
よび120を介してデータ線100に流れ込む電流が生じる。
このため、。トランジスタ410aを介して電源VCからノー
ドａに流れ込む電流が、ノードａの電位が“L"レベルと
なることを阻害する。同様に、ノードｂからトランジス
タ420bを介して接地GNDに流れる電流がノードｂの電位
が“H"レベルとなることを阻害する。したがって、デー
タ線100および110からシリアルメモリセル40にデータが
容易に転送されるためには、電源VCからトランジスタ41
0aを介してノードａに流れ込む電流およびノードｂから
トランジスタ420bを介して接地GNDに流れる電流が小さ
い方がよい。すなわち、トランジスタ410aおよび420bの
サイズ、たとえばチャネル幅Ｗは小さい方がよい。
電位がそれぞれ書込みデータによって“L"レベルおよび
“H"レベルとなっており、かつ、シリアルメモリセル40
に先にラッチされたデータによってノードａおよびｂの
電位がそれぞれ“H"レベルおよび“L"レベルとなってい
る状態でトランジスタ120および130が導通すると、デー
タ線110からトランジスタ130および420bを介して接地GN
Dに流れる電流および、電源VCからトランジスタ410aお
よび120を介してデータ線100に流れ込む電流が生じる。
このため、。トランジスタ410aを介して電源VCからノー
ドａに流れ込む電流が、ノードａの電位が“L"レベルと
なることを阻害する。同様に、ノードｂからトランジス
タ420bを介して接地GNDに流れる電流がノードｂの電位
が“H"レベルとなることを阻害する。したがって、デー
タ線100および110からシリアルメモリセル40にデータが
容易に転送されるためには、電源VCからトランジスタ41
0aを介してノードａに流れ込む電流およびノードｂから
トランジスタ420bを介して接地GNDに流れる電流が小さ
い方がよい。すなわち、トランジスタ410aおよび420bの
サイズ、たとえばチャネル幅Ｗは小さい方がよい。
逆に、データ線100および110の電位がそれぞれ“H"レ
ベルおよび“L"レベルとなっており、かつ、ノードａお
よびｂの電位がそれぞれ“L"レベルおよび“H"レベルと
なっている状態でトランジスタ120および130が導通する
と、上記の場合とは逆に、トランジスタ410bを介してノ
ードａから接地GNDに流れる電流がノードａの電位がデ
ータ線100の電位によって“H"レベルとなることを阻害
し、トランジスタ420aを介して電源VCからノードｂに流
れる電流が、ノードｂの電位がデータ線110の電位によ
って“L"レベルとなることを阻害する。したがって、こ
の場合にデータ線100および110からシリアルメモリセル
40へのデータ転送が容易に行なわれるためには、ノード
ａからトランジスタ410bを介して接地GNDに流れる電流
および電源VCからトランジスタ420aを介してノードｂに
流れる電流は小さい方がよい。すなわち、トランジスタ
410bおよび420aのサイズ、たとえばチャネル幅Ｗは小さ
い方がよい。
ベルおよび“L"レベルとなっており、かつ、ノードａお
よびｂの電位がそれぞれ“L"レベルおよび“H"レベルと
なっている状態でトランジスタ120および130が導通する
と、上記の場合とは逆に、トランジスタ410bを介してノ
ードａから接地GNDに流れる電流がノードａの電位がデ
ータ線100の電位によって“H"レベルとなることを阻害
し、トランジスタ420aを介して電源VCからノードｂに流
れる電流が、ノードｂの電位がデータ線110の電位によ
って“L"レベルとなることを阻害する。したがって、こ
の場合にデータ線100および110からシリアルメモリセル
40へのデータ転送が容易に行なわれるためには、ノード
ａからトランジスタ410bを介して接地GNDに流れる電流
および電源VCからトランジスタ420aを介してノードｂに
流れる電流は小さい方がよい。すなわち、トランジスタ
410bおよび420aのサイズ、たとえばチャネル幅Ｗは小さ
い方がよい。
上記のことからわかるように、データ線100および110
からシリアルメモリセル40にデータが容易に転送される
ようにするには、シリアルメモリセル40を構成するトラ
ンジスタ410a,410b,420a,および420bの各々のサイズ、
たとえばチャネル幅Ｗを小さくすればよい。このような
サイズ設定は、シリアルメモリセル40からデータ線100
および110にデータを容易に転送するためのサイズ設定
とは逆である。したがって、シリアルメモリセル40から
シリアルバスライン５にデータが容易に転送されるよう
にシリアルメモリセル40内のトランジスタのサイズを決
定すると、シリアルバスライン５からシリアルメモリセ
ル40にデータが転送されにくくなる。つまり、シリアル
バスライン５からシリアルメモリセル40へのデータ転送
速度が遅くなったり、ノードａおよびｂの電位がそれぞ
れデータ線100の電位レベルおよびデータ線110の電位レ
ベルに達せず、シリアルバスライン５からシリアルメモ
リセル40にデータが転送されなくなるなどの問題が生じ
る。
からシリアルメモリセル40にデータが容易に転送される
ようにするには、シリアルメモリセル40を構成するトラ
ンジスタ410a,410b,420a,および420bの各々のサイズ、
たとえばチャネル幅Ｗを小さくすればよい。このような
サイズ設定は、シリアルメモリセル40からデータ線100
および110にデータを容易に転送するためのサイズ設定
とは逆である。したがって、シリアルメモリセル40から
シリアルバスライン５にデータが容易に転送されるよう
にシリアルメモリセル40内のトランジスタのサイズを決
定すると、シリアルバスライン５からシリアルメモリセ
ル40にデータが転送されにくくなる。つまり、シリアル
バスライン５からシリアルメモリセル40へのデータ転送
速度が遅くなったり、ノードａおよびｂの電位がそれぞ
れデータ線100の電位レベルおよびデータ線110の電位レ
ベルに達せず、シリアルバスライン５からシリアルメモ
リセル40にデータが転送されなくなるなどの問題が生じ
る。
以上のように、シリアルデータ読出しのための、セン
スアンプ30から対応するシリアルメモリセル40へのデー
タ転送および、シリアルメモリセル40からシリアルバス
ライン５へのデータ転送がともに容易に行なわれるよう
にすることはできない。さらに、シリアルデータ書込み
のための、シリアルバスライン５からシリアルメモリセ
ル40へのデータ転送と、シリアルデータ読出しのため
の、シリアルメモリセル40からシリアルバスライン５へ
のデータ転送とがともに容易に行なわれるようにするこ
とはできない。それゆえ、シリアルデータ読出し機能お
よびシリアルデータ書込み機能を有する従来の半導体記
憶装置によれば、シリアルデータ読出し速度の向上を図
ることが困難であるとともに、シリアルデータ読出し速
度およびシリアル書込み速度の両方の向上を図ることも
困難であった。
スアンプ30から対応するシリアルメモリセル40へのデー
タ転送および、シリアルメモリセル40からシリアルバス
ライン５へのデータ転送がともに容易に行なわれるよう
にすることはできない。さらに、シリアルデータ書込み
のための、シリアルバスライン５からシリアルメモリセ
ル40へのデータ転送と、シリアルデータ読出しのため
の、シリアルメモリセル40からシリアルバスライン５へ
のデータ転送とがともに容易に行なわれるようにするこ
とはできない。それゆえ、シリアルデータ読出し機能お
よびシリアルデータ書込み機能を有する従来の半導体記
憶装置によれば、シリアルデータ読出し速度の向上を図
ることが困難であるとともに、シリアルデータ読出し速
度およびシリアル書込み速度の両方の向上を図ることも
困難であった。
さらに、このような従来の半導体記憶装置において
は、外部からのデータ入力および外部へのデータ出力の
ために、２本のデータ線（第14図におけるデータ線100
および110）が用いられる。このため、たとえば第６図
に示されるデュアルポートメモリチップ１上におけるシ
リアルバスライン５の占有面積が大きくなるので、この
チップ１内の他の機能部に割当てられる面積が小さくな
る。したがって、このような半導体記憶装置の記憶容量
の大容量化が阻害される。
は、外部からのデータ入力および外部へのデータ出力の
ために、２本のデータ線（第14図におけるデータ線100
および110）が用いられる。このため、たとえば第６図
に示されるデュアルポートメモリチップ１上におけるシ
リアルバスライン５の占有面積が大きくなるので、この
チップ１内の他の機能部に割当てられる面積が小さくな
る。したがって、このような半導体記憶装置の記憶容量
の大容量化が阻害される。
それゆえに、請求項１、４および５に記載の発明の目
的は、上記のような問題点を解決し、シリアルデータ書
込速度およびシリアルデータ読出速度がともに向上され
た半導体記憶装置を提供することである。
的は、上記のような問題点を解決し、シリアルデータ書
込速度およびシリアルデータ読出速度がともに向上され
た半導体記憶装置を提供することである。
請求項２および３に記載の発明の目的は、所定順序で
シリアルに第１メモリセルアレイの内容を読出すことが
できる、または所定順序でシリアルに第１メモリセルア
レイにデータを書込むことができる、またはその双方を
行なうことができる、シリアルデータ書込速度およびシ
リアルデータ読出速度がともに向上された半導体記憶装
置を提供することである。
シリアルに第１メモリセルアレイの内容を読出すことが
できる、または所定順序でシリアルに第１メモリセルア
レイにデータを書込むことができる、またはその双方を
行なうことができる、シリアルデータ書込速度およびシ
リアルデータ読出速度がともに向上された半導体記憶装
置を提供することである。
［課題を解決するための手段］ 上記のような目的を達成するために、請求項１に記載
の発明に係る半導体記憶装置は、第１のメモリセルアレ
イ、複数のビット線対、複数のセンスアンプ、複数の第
２メモリセル、複数の第１の結合手段、複数の第２の結
合手段、および複数の第３の結合手段を備える。第１の
メモリセルアレイは複数行、複数列にマトリクス状に配
設された複数の第１メモリセルを有する。ビット線対は
複数列に配設され、それぞれが対応した列に配設された
前記複数の第１メモリセルに接続される。センスアンプ
は複数列に配設され、それぞれが対応した列に配設され
た前記ビット線対に接続される。第２メモリセルは複数
列に配設され、それぞれが第１ノードと第２ノードとを
有するとともに、第１の反転手段と、第２の反転手段と
を有する。第１の反転手段は入力ノードが前記第２ノー
ドに接続されるとともに出力ノードが前記第１ノードに
接続される。第２の反転手段は入力ノードが前記第１ノ
ードに接続されるとともに出力ノードが前記第２ノード
に接続され、前記第１の反転手段より駆動能力が大き
い。第１の結合手段は複数列に配設され、それぞれが対
応した列に配設された前記ビット線対の一方のビット線
と対応した列に配設された前記第２メモリセルの第１ノ
ードとの間に接続され、データ転送信号に基づいて導通
状態を制御される。第２の結合手段は複数列に配設さ
れ、それぞれが対応した列に配設された前記第２メモリ
セルの第１ノードとデータ線との間に接続され、書込選
択信号に基づいて導通状態を制御される。第３の結合手
段は複数列に配設され、それぞれが対応した列に配設さ
れた前記第２メモリセルの第２ノードと前記データ線と
の間に接続され、読出選択信号に基づいて導通状態を制
御される。
の発明に係る半導体記憶装置は、第１のメモリセルアレ
イ、複数のビット線対、複数のセンスアンプ、複数の第
２メモリセル、複数の第１の結合手段、複数の第２の結
合手段、および複数の第３の結合手段を備える。第１の
メモリセルアレイは複数行、複数列にマトリクス状に配
設された複数の第１メモリセルを有する。ビット線対は
複数列に配設され、それぞれが対応した列に配設された
前記複数の第１メモリセルに接続される。センスアンプ
は複数列に配設され、それぞれが対応した列に配設され
た前記ビット線対に接続される。第２メモリセルは複数
列に配設され、それぞれが第１ノードと第２ノードとを
有するとともに、第１の反転手段と、第２の反転手段と
を有する。第１の反転手段は入力ノードが前記第２ノー
ドに接続されるとともに出力ノードが前記第１ノードに
接続される。第２の反転手段は入力ノードが前記第１ノ
ードに接続されるとともに出力ノードが前記第２ノード
に接続され、前記第１の反転手段より駆動能力が大き
い。第１の結合手段は複数列に配設され、それぞれが対
応した列に配設された前記ビット線対の一方のビット線
と対応した列に配設された前記第２メモリセルの第１ノ
ードとの間に接続され、データ転送信号に基づいて導通
状態を制御される。第２の結合手段は複数列に配設さ
れ、それぞれが対応した列に配設された前記第２メモリ
セルの第１ノードとデータ線との間に接続され、書込選
択信号に基づいて導通状態を制御される。第３の結合手
段は複数列に配設され、それぞれが対応した列に配設さ
れた前記第２メモリセルの第２ノードと前記データ線と
の間に接続され、読出選択信号に基づいて導通状態を制
御される。
請求項２記載の発明に係る半導体記憶装置は、請求項
１記載の装置であって、複数の第２メモリセルに記憶さ
れたデータをデータ線に読出すときに、すべての第２の
結合手段を非導通状態にする書込選択信号を出力し、所
定の順序に従って複数の第３の結合手段を選択的に導通
状態とする読出選択信号を出力する手段を備えている。
１記載の装置であって、複数の第２メモリセルに記憶さ
れたデータをデータ線に読出すときに、すべての第２の
結合手段を非導通状態にする書込選択信号を出力し、所
定の順序に従って複数の第３の結合手段を選択的に導通
状態とする読出選択信号を出力する手段を備えている。
請求項３に記載の発明に係る半導体記憶装置は、請求
項１または２記載の装置であって、データ線に伝達され
たデータが複数の第２メモリセルに記憶されるときに、
すべての第３の結合手段を非導通状態にする読出選択信
号を出力し、所定の順序に従って複数の第２の結合手段
を選択的に導通状態とする書込選択信号を出力する手段
を備えている。
項１または２記載の装置であって、データ線に伝達され
たデータが複数の第２メモリセルに記憶されるときに、
すべての第３の結合手段を非導通状態にする読出選択信
号を出力し、所定の順序に従って複数の第２の結合手段
を選択的に導通状態とする書込選択信号を出力する手段
を備えている。
請求項４記載の発明に係る半導体記憶装置は、第１の
メモリセルアレイと、複数のビット線対と、複数のセン
スアンプと、複数の第２メモリセルと、複数の第１の結
合手段と、複数の第２の結合手段と、複数の第３の結合
手段とを備えている。第１のメモリセルアレイは複数
行、複数列にマトリクス状に配設された複数の第１メモ
リセルを有する。ビット線対は複数列に配設され、それ
ぞれが対応した列に配設された前記複数の第１メモリセ
ルに接続される。センスアンプは複数列に配設され、そ
れぞれが対応した列に配設された前記ビット線対に接続
される。第２メモリセルは、複数列に配設され、それぞ
れが第１ノードと第２ノードとを有するとともに、第１
の反転手段と第２の反転手段とを有する。第１の反転手
段は、入力ノードが前記第２ノードに接続されるととも
に出力ノードが前記第１ノードに接続される。第２の反
転手段は、入力ノードが前記第１ノードに接続されると
ともに出力ノードが前記第２ノードに接続される。第１
の結合手段は複数列に配設され、それぞれが対応した列
に配設された前記ビット線対の一方のビット線と対応し
た列に配設された前記第２メモリセルの第１ノードとの
間に接続され、データ転送信号に基づいて導通状態を制
御される。第２の結合手段は複数列に配設され、それぞ
れが対応した列に配設された前記第２メモリセルの第１
ノードとデータ線との間に接続され、書込選択信号に基
づいて導通状態を制御される。第３の結合手段は複数列
に配設され、それぞれが対応した列に配設された前記第
２メモリセルの第２ノードと前記データ線との間に接続
され、読出選択信号に基づいて導通状態を制御される。
前記第２メモリセルの第２の反転手段は、電源電位ノー
ドと前記第２ノードとの間に接続されたＰチャネルMOS
トランジスタと、前記第２ノードと接地電位ノードとの
間に接続されたＮチャネルMOSトランジスタとを有す
る。前記第２メモリセルの第１の反転手段は、電源電位
ノードと前記第１ノードとの間に接続され、前記第２の
反転手段のＰチャネルMOSトランジスタよりチャネル幅
の小さいＰチャネルMOSトランジスタと、前記第１ノー
ドと接地電位ノードとの間に接続され、前記第２の反転
手段のＮチャネルMOSトランジスタよりチャネル幅の小
さいＮチャネルMOSトランジスタとを有している。
メモリセルアレイと、複数のビット線対と、複数のセン
スアンプと、複数の第２メモリセルと、複数の第１の結
合手段と、複数の第２の結合手段と、複数の第３の結合
手段とを備えている。第１のメモリセルアレイは複数
行、複数列にマトリクス状に配設された複数の第１メモ
リセルを有する。ビット線対は複数列に配設され、それ
ぞれが対応した列に配設された前記複数の第１メモリセ
ルに接続される。センスアンプは複数列に配設され、そ
れぞれが対応した列に配設された前記ビット線対に接続
される。第２メモリセルは、複数列に配設され、それぞ
れが第１ノードと第２ノードとを有するとともに、第１
の反転手段と第２の反転手段とを有する。第１の反転手
段は、入力ノードが前記第２ノードに接続されるととも
に出力ノードが前記第１ノードに接続される。第２の反
転手段は、入力ノードが前記第１ノードに接続されると
ともに出力ノードが前記第２ノードに接続される。第１
の結合手段は複数列に配設され、それぞれが対応した列
に配設された前記ビット線対の一方のビット線と対応し
た列に配設された前記第２メモリセルの第１ノードとの
間に接続され、データ転送信号に基づいて導通状態を制
御される。第２の結合手段は複数列に配設され、それぞ
れが対応した列に配設された前記第２メモリセルの第１
ノードとデータ線との間に接続され、書込選択信号に基
づいて導通状態を制御される。第３の結合手段は複数列
に配設され、それぞれが対応した列に配設された前記第
２メモリセルの第２ノードと前記データ線との間に接続
され、読出選択信号に基づいて導通状態を制御される。
前記第２メモリセルの第２の反転手段は、電源電位ノー
ドと前記第２ノードとの間に接続されたＰチャネルMOS
トランジスタと、前記第２ノードと接地電位ノードとの
間に接続されたＮチャネルMOSトランジスタとを有す
る。前記第２メモリセルの第１の反転手段は、電源電位
ノードと前記第１ノードとの間に接続され、前記第２の
反転手段のＰチャネルMOSトランジスタよりチャネル幅
の小さいＰチャネルMOSトランジスタと、前記第１ノー
ドと接地電位ノードとの間に接続され、前記第２の反転
手段のＮチャネルMOSトランジスタよりチャネル幅の小
さいＮチャネルMOSトランジスタとを有している。
請求項５記載の発明に係る半導体記憶装置は、第１の
メモリセルアレイ、複数のビット線対、複数のセンスア
ンプ、複数の第２メモリセル、複数の第１の結合手段、
複数の第２の結合手段、複数の第３の結合手段を備え
る。第１のメモリセルアレイは複数行、複数列にマトリ
クス状に配設された複数の第１メモリセルを有する。ビ
ット線対は複数列に配設され、それぞれが対応した列に
配設された前記複数の第１メモリセルに接続されてい
る。センスアンプは複数列に配設され、それぞれが、２
つのＰチャネルMOSトランジスタと２つのＮチャネルMOS
トランジスタとを有している。ＰチャネルMOSトランジ
スタの一方は、第１の信号線と対応した列に配設された
前記ビット線対の一方のビット線との間に接続されると
ともにゲート電極が対応した列に配設された前記ビット
線対の他方のビット線に接続される。ＰチャネルMOSト
ランジスタの他方は、第１の信号線と対応した列に配設
された前記ビット線対の他方のビット線との間に接続さ
れるとともにゲート電極が対応した列に配設された前記
ビット線対の一方のビット線に接続される。Ｎチャネル
MOSトランジスタの一方は、第２の信号線と対応した列
に配設された前記ビット線対の一方のビット線との間に
接続されるとともにゲート電極が対応した列に配設され
た前記ビット線対の他方のビット線に接続される。Ｎチ
ャネルMOSトランジスタの他方は、第２の信号線と対応
した列に配設された前記ビット線対の他方のビット線と
の間に接続されるとともにゲート電極が対応した列に配
設された前記ビット線対の一方のビット線に接続され
る。第２のメモリセルは複数列に配設され、それぞれが
第１ノードと第２ノードとを有するとともに、第１の反
転手段と第２の反転手段とを有している。第１の反転手
段は入力ノードが前記第２ノードに接続されるとともに
出力ノードが前記第１ノードに接続される。第２の反転
手段は入力ノードが前記第１ノードに接続されるととも
に出力ノードが前記第２ノードに接続される。第１の結
合手段は複数列に配設され、それぞれが対応した列に配
設された前記ビット線対の一方のビット線と対応した列
に配設された前記第２メモリセルの第１ノードとの間に
接続され、データ転送信号に基づいて導通状態を制御さ
れる。第２の結合手段は、複数列に配設され、それぞれ
が対応した列に配設された前記第２メモリセルの第１ノ
ードとデータ線との間に接続され、書込選択信号に基づ
いて導通状態を制御される。第３の結合手段は複数列に
配設され、それぞれが対応した列に配設された前記第２
メモリセルの第２ノードと前記データ線との間に接続さ
れ、読出選択信号に基づいて導通状態を制御される。前
記第２メモリセルの第２の反転手段は、電源電位ノード
と前記第２ノードとの間に接続されたＰチャネルMOSト
ランジスタと、前記第２ノードと接地電位ノードとの間
に接続されたＮチャネルMOSトランジスタとを有する。
前記第２メモリセルの第１の反転手段は、ＰチャネルMO
SトランジスタとＮチャネルMOSトランジスタとを有す
る。第１の反転手段のＰチャネルMOSトランジスタは、
電源電位ノードと前記第１ノードとの間に接続され、前
記第２の反転手段のＰチャネルMOSトランジスタおよび
前記センスアンプのＮチャネルMOSトランジスタよりチ
ャネル幅が小さい。第１の反転手段のＮチャネルMOSト
ランジスタは、前記第１ノードと接地電位ノードとの間
に接続され、前記第２の反転手段のＮチャネルMOSトラ
ンジスタおよび前記センスアンプのＰチャネルMOSトラ
ンジスタよりチャネル幅が小さい。
メモリセルアレイ、複数のビット線対、複数のセンスア
ンプ、複数の第２メモリセル、複数の第１の結合手段、
複数の第２の結合手段、複数の第３の結合手段を備え
る。第１のメモリセルアレイは複数行、複数列にマトリ
クス状に配設された複数の第１メモリセルを有する。ビ
ット線対は複数列に配設され、それぞれが対応した列に
配設された前記複数の第１メモリセルに接続されてい
る。センスアンプは複数列に配設され、それぞれが、２
つのＰチャネルMOSトランジスタと２つのＮチャネルMOS
トランジスタとを有している。ＰチャネルMOSトランジ
スタの一方は、第１の信号線と対応した列に配設された
前記ビット線対の一方のビット線との間に接続されると
ともにゲート電極が対応した列に配設された前記ビット
線対の他方のビット線に接続される。ＰチャネルMOSト
ランジスタの他方は、第１の信号線と対応した列に配設
された前記ビット線対の他方のビット線との間に接続さ
れるとともにゲート電極が対応した列に配設された前記
ビット線対の一方のビット線に接続される。Ｎチャネル
MOSトランジスタの一方は、第２の信号線と対応した列
に配設された前記ビット線対の一方のビット線との間に
接続されるとともにゲート電極が対応した列に配設され
た前記ビット線対の他方のビット線に接続される。Ｎチ
ャネルMOSトランジスタの他方は、第２の信号線と対応
した列に配設された前記ビット線対の他方のビット線と
の間に接続されるとともにゲート電極が対応した列に配
設された前記ビット線対の一方のビット線に接続され
る。第２のメモリセルは複数列に配設され、それぞれが
第１ノードと第２ノードとを有するとともに、第１の反
転手段と第２の反転手段とを有している。第１の反転手
段は入力ノードが前記第２ノードに接続されるとともに
出力ノードが前記第１ノードに接続される。第２の反転
手段は入力ノードが前記第１ノードに接続されるととも
に出力ノードが前記第２ノードに接続される。第１の結
合手段は複数列に配設され、それぞれが対応した列に配
設された前記ビット線対の一方のビット線と対応した列
に配設された前記第２メモリセルの第１ノードとの間に
接続され、データ転送信号に基づいて導通状態を制御さ
れる。第２の結合手段は、複数列に配設され、それぞれ
が対応した列に配設された前記第２メモリセルの第１ノ
ードとデータ線との間に接続され、書込選択信号に基づ
いて導通状態を制御される。第３の結合手段は複数列に
配設され、それぞれが対応した列に配設された前記第２
メモリセルの第２ノードと前記データ線との間に接続さ
れ、読出選択信号に基づいて導通状態を制御される。前
記第２メモリセルの第２の反転手段は、電源電位ノード
と前記第２ノードとの間に接続されたＰチャネルMOSト
ランジスタと、前記第２ノードと接地電位ノードとの間
に接続されたＮチャネルMOSトランジスタとを有する。
前記第２メモリセルの第１の反転手段は、ＰチャネルMO
SトランジスタとＮチャネルMOSトランジスタとを有す
る。第１の反転手段のＰチャネルMOSトランジスタは、
電源電位ノードと前記第１ノードとの間に接続され、前
記第２の反転手段のＰチャネルMOSトランジスタおよび
前記センスアンプのＮチャネルMOSトランジスタよりチ
ャネル幅が小さい。第１の反転手段のＮチャネルMOSト
ランジスタは、前記第１ノードと接地電位ノードとの間
に接続され、前記第２の反転手段のＮチャネルMOSトラ
ンジスタおよび前記センスアンプのＰチャネルMOSトラ
ンジスタよりチャネル幅が小さい。
［作用］ 請求項１に記載の発明に係る半導体記憶装置は上記の
ように構成されるので、データ読出時において、任意の
列の第１メモリセルからの読出データ信号が、対応のセ
ンスアンプによって増幅された後、第１の結合手段を介
してこの列に対応する第２メモリセルの第１ノードに与
えられる。このとき第１の反転手段の駆動能力が第２の
反転手段の駆動能力より小さいので、第１ノードの電位
が速やかにこの読出データ信号に対応する電位となる。
そして、第１および第２の反転手段の反転動作によっ
て、第１および第２ノードにこの読出データ信号に対応
する相補的な電圧信号が一時記憶される。その後、読出
選択信号に基づいて、第１ノードに一時記憶されたデー
タ信号は、第１メモリセルからの読出データとして、第
２の反転手段によって、第２ノードおよび第３の結合手
段を介してデータ線に転送される。このとき、第２の反
転手段の駆動能力は大きいので、データ線の電位は第２
ノードの電位に応じて速やかに変化する。逆に、データ
書込時には、書込選択信号に基づいて、データ線に供給
された書込データ信号が第２の結合手段を介して第２メ
モリセルの第１ノードに入力される。このとき、第１の
反転手段の駆動能力が小さいので、第１ノードの電位は
第１の反転手段の出力に影響されずに、速やかにこの書
込データ信号に応じた電位となる。そして、第１および
第２の反転手段の反転動作によって第１および第２ノー
ドにこの書込データ信号に応じた相補的な電圧信号が一
時記憶される。その後、データ転送信号に基づいて、第
１ノードに一時記憶されたデータ信号が第１の結合手段
を介してセンスアンプに与えられ、センスアンプによっ
て増幅されて対応の第１メモリセルに書込まれる。
ように構成されるので、データ読出時において、任意の
列の第１メモリセルからの読出データ信号が、対応のセ
ンスアンプによって増幅された後、第１の結合手段を介
してこの列に対応する第２メモリセルの第１ノードに与
えられる。このとき第１の反転手段の駆動能力が第２の
反転手段の駆動能力より小さいので、第１ノードの電位
が速やかにこの読出データ信号に対応する電位となる。
そして、第１および第２の反転手段の反転動作によっ
て、第１および第２ノードにこの読出データ信号に対応
する相補的な電圧信号が一時記憶される。その後、読出
選択信号に基づいて、第１ノードに一時記憶されたデー
タ信号は、第１メモリセルからの読出データとして、第
２の反転手段によって、第２ノードおよび第３の結合手
段を介してデータ線に転送される。このとき、第２の反
転手段の駆動能力は大きいので、データ線の電位は第２
ノードの電位に応じて速やかに変化する。逆に、データ
書込時には、書込選択信号に基づいて、データ線に供給
された書込データ信号が第２の結合手段を介して第２メ
モリセルの第１ノードに入力される。このとき、第１の
反転手段の駆動能力が小さいので、第１ノードの電位は
第１の反転手段の出力に影響されずに、速やかにこの書
込データ信号に応じた電位となる。そして、第１および
第２の反転手段の反転動作によって第１および第２ノー
ドにこの書込データ信号に応じた相補的な電圧信号が一
時記憶される。その後、データ転送信号に基づいて、第
１ノードに一時記憶されたデータ信号が第１の結合手段
を介してセンスアンプに与えられ、センスアンプによっ
て増幅されて対応の第１メモリセルに書込まれる。
請求項２記載の発明に係る半導体記憶装置において
は、複数の第２メモリセルに記憶されたデータをデータ
線に読出すときに、すべての第２の結合手段が非導通状
態にされるので、第２メモリセルに記憶された電圧信号
がデータ線の電位によって影響を受けることはない。一
方、所定の順序に従って複数の第３の結合手段が選択的
に導通状態とされるので、複数の第２メモリセルに記憶
されている電圧信号が前記所定の順序でデータ線に読出
される。
は、複数の第２メモリセルに記憶されたデータをデータ
線に読出すときに、すべての第２の結合手段が非導通状
態にされるので、第２メモリセルに記憶された電圧信号
がデータ線の電位によって影響を受けることはない。一
方、所定の順序に従って複数の第３の結合手段が選択的
に導通状態とされるので、複数の第２メモリセルに記憶
されている電圧信号が前記所定の順序でデータ線に読出
される。
請求項３記載の半導体記憶装置においては、データ線
に伝達されたデータを複数の第２メモリセルに記憶させ
るときに、すべての第３の結合手段が非導通状態にされ
るので、第２メモリセルに記憶された電圧信号によって
データ線の電位が影響を受けることはない。一方で、所
定の順序に従って複数の第２の結合手段を選択的に導通
状態とするので、データ線に与えられるデータは、複数
の第２メモリセルに前記所定の順序で書込むことができ
る。
に伝達されたデータを複数の第２メモリセルに記憶させ
るときに、すべての第３の結合手段が非導通状態にされ
るので、第２メモリセルに記憶された電圧信号によって
データ線の電位が影響を受けることはない。一方で、所
定の順序に従って複数の第２の結合手段を選択的に導通
状態とするので、データ線に与えられるデータは、複数
の第２メモリセルに前記所定の順序で書込むことができ
る。
請求項４記載の半導体記憶装置は上記のように構成さ
れるので、データ読出時において、任意の列の第１メモ
リセルからの読出データ信号が、対応のセンスアンプに
よって増幅された後、第１の結合手段を介してこの列に
対応する第２メモリセルの第１ノードに与えられる。こ
のとき、第１の反転手段のＰチャネルMOSトランジスタ
およびＮチャネルMOSトランジスタのチャネル幅はそれ
ぞれ第２の反転手段のＰチャネルMOSトランジスタおよ
びＮチャネルMOSトランジスタのチャネル幅よりも小さ
いので、第１ノードの電位は速やかにこの読出データ信
号に対応する電位に、第２ノードの電位はその逆の電位
になる。そして、第１および第２の反転手段の反転動作
によって、第１および第２ノードにこの読出データ信号
に対応する相補的な電圧信号が一時記憶される。その
後、読出選択信号に基づいて、第１ノードに一時記憶さ
れたデータ信号が、第１メモリセルからの読出データと
して、第２の反転手段によって、第２ノードおよび第３
の結合手段を介してデータ線に転送される。このとき、
第２の反転手段のＰチャネルMOSトランジスタおよびＮ
チャネルMOSトランジスタのチャネル幅は大きいので、
データ線の電位は第２ノードの電位に応じて速やかに変
化する。逆に、データ書込時には、書込選択信号に基づ
いて、データ線に供給された書込データ信号が第２の供
給手段を介して第２メモリセルの第１ノードに入力され
る。このとき、第１の反転手段のＰチャネルMOSトラン
ジスタおよびＮチャネルMOSトランジスタのチャネル幅
はそれぞれ第２の反転手段のＰチャネルMOSトランジス
タおよびＮチャネルMOSトランジスタのチャネル幅より
も小さいので、第１ノードの電位は第１の反転手段の出
力に影響されずに、速やかにこの書込データ信号に応じ
た電位となる。そして、第１および第２の反転手段の反
転動作によって第１および第２ノードに、この書込デー
タ信号に応じた相補的な電圧信号が一時記憶される。そ
の後、データ転送信号に基づいて、第１ノードに一時記
憶されたデータ信号が第１の結合手段を介してセンスア
ンプに与えられ、センスアンプによって増幅されて対応
の第１メモリセルに書込まれる。
れるので、データ読出時において、任意の列の第１メモ
リセルからの読出データ信号が、対応のセンスアンプに
よって増幅された後、第１の結合手段を介してこの列に
対応する第２メモリセルの第１ノードに与えられる。こ
のとき、第１の反転手段のＰチャネルMOSトランジスタ
およびＮチャネルMOSトランジスタのチャネル幅はそれ
ぞれ第２の反転手段のＰチャネルMOSトランジスタおよ
びＮチャネルMOSトランジスタのチャネル幅よりも小さ
いので、第１ノードの電位は速やかにこの読出データ信
号に対応する電位に、第２ノードの電位はその逆の電位
になる。そして、第１および第２の反転手段の反転動作
によって、第１および第２ノードにこの読出データ信号
に対応する相補的な電圧信号が一時記憶される。その
後、読出選択信号に基づいて、第１ノードに一時記憶さ
れたデータ信号が、第１メモリセルからの読出データと
して、第２の反転手段によって、第２ノードおよび第３
の結合手段を介してデータ線に転送される。このとき、
第２の反転手段のＰチャネルMOSトランジスタおよびＮ
チャネルMOSトランジスタのチャネル幅は大きいので、
データ線の電位は第２ノードの電位に応じて速やかに変
化する。逆に、データ書込時には、書込選択信号に基づ
いて、データ線に供給された書込データ信号が第２の供
給手段を介して第２メモリセルの第１ノードに入力され
る。このとき、第１の反転手段のＰチャネルMOSトラン
ジスタおよびＮチャネルMOSトランジスタのチャネル幅
はそれぞれ第２の反転手段のＰチャネルMOSトランジス
タおよびＮチャネルMOSトランジスタのチャネル幅より
も小さいので、第１ノードの電位は第１の反転手段の出
力に影響されずに、速やかにこの書込データ信号に応じ
た電位となる。そして、第１および第２の反転手段の反
転動作によって第１および第２ノードに、この書込デー
タ信号に応じた相補的な電圧信号が一時記憶される。そ
の後、データ転送信号に基づいて、第１ノードに一時記
憶されたデータ信号が第１の結合手段を介してセンスア
ンプに与えられ、センスアンプによって増幅されて対応
の第１メモリセルに書込まれる。
請求項５記載の半導体記憶装置は上記のように構成さ
れるので、データ読出時において任意の列の第１メモリ
セルからの読出データ信号が、対応のセンスアンプによ
って増幅された後、第１の結合手段を介してこの列に対
応する第２メモリセルの第１ノードに与えられる。この
とき、第１の反転手段のＰチャネルMOSトランジスタの
チャネル幅が第２の反転手段のＰチャネルMOSトランジ
スタおよびセンスアンプのＮチャネルMOSトランジスタ
のチャネル幅よりも小さい。また第１の反転手段のＮチ
ャネルMOSトランジスタのチャネル幅は第２の反転手段
のＮチャネルMOSトランジスタおよびセンスアンプのＰ
チャネルMOSトランジスタのチャネル幅よりも小さい。
したがって、第１ノードの電位が読出信号に応じて“H"
レベルから“L"レベルに変わるべきときに、第１の反転
手段のＰチャネルMOSトランジスタを介して電源電位か
ら第１ノードおよび対応した列に配設されたビット線対
の他方のビット線に流入する電流は、センスアンプのＮ
チャネルMOSトランジスタを介して第１ノードおよび対
応する列に配設されたビット線対の他方から接地電位に
ある第２の信号線に流出する電流よりも小さい。また第
１ノードの電位が“L"レベルから“H"レベルに変わるべ
きときに第１の反転手段のＮチャネルMOSトランジスタ
を介して対応した列に配設されたビット線対の他方およ
び第１ノードから接地電位に流出する電流は、センスア
ンプのＰチャネルMOSトランジスタを介して、電源電位
にある第１の信号線からビット線対の他方および第１ノ
ードに流入する電流よりも小さい。したがって、第１ノ
ードの電位は速やかにセンスアンプからの読出データ信
号に対応する電位となる。そして、第１および第２の反
転手段の反転動作によって、第１および第２のノードに
この読出データ信号に対応する相補的な電圧信号が一時
記憶される。その後、読出選択信号に基づいて、第１ノ
ードに一時記憶されたデータ信号が、第１メモリセルか
らの読出データとして、第２の反転手段によって、第２
ノードおよび第３の結合手段を介してデータ線に転送さ
れる。このとき、第２の反転手段のＰチャネルMOSトラ
ンジスタおよびＮチャネルMOSトランジスタのチャネル
幅は大きいので、データ線の電位は第２ノードの電位に
応じて速やかに変化する。逆に、データ書込時には、書
込選択信号に基づいて、データ線に供給された書込デー
タ信号が第２の供給手段を介して第２メモリセルの第１
ノードに入力される。このとき、第１の反転手段のＰチ
ャネルMOSトランジスタおよびＮチャネルMOSトランジス
タのチャネル幅はそれぞれ第２の反転手段のＰチャネル
MOSトランジスタおよびＮチャネルMOSトランジスタのチ
ャネル幅よりも小さいので、第１ノードの電位は第１の
反転手段の出力に影響されずに、速やかにこの書込デー
タ信号に応じた電位となる。そして、第１および第２の
反転手段の反転動作によって第１および第２ノードに、
この書込データ信号に応じた相補的な電圧信号が一時記
憶される。その後、データ転送信号に基づいて、第１ノ
ードに一時記憶されたデータ信号が第１の結合手段を介
してセンスアンプに与えられる。このとき、チャネル幅
の小さなMOSトランジスタからなる第１の反転手段によ
って電圧信号の転送が行なわれるため、センスアンプに
生ずる電位変化は比較的小さい。しかし、この電位変化
は第１メモリセルからの微弱な出力よりも大きい。セン
スアンプは第１メモリセルからのこの微弱な出力を十分
増幅できる程度に設定されているので、第１の反転手段
により転送される電圧信号はセンスアンプにより十分増
幅でき、対応の第１メモリセルに書込まれる。
れるので、データ読出時において任意の列の第１メモリ
セルからの読出データ信号が、対応のセンスアンプによ
って増幅された後、第１の結合手段を介してこの列に対
応する第２メモリセルの第１ノードに与えられる。この
とき、第１の反転手段のＰチャネルMOSトランジスタの
チャネル幅が第２の反転手段のＰチャネルMOSトランジ
スタおよびセンスアンプのＮチャネルMOSトランジスタ
のチャネル幅よりも小さい。また第１の反転手段のＮチ
ャネルMOSトランジスタのチャネル幅は第２の反転手段
のＮチャネルMOSトランジスタおよびセンスアンプのＰ
チャネルMOSトランジスタのチャネル幅よりも小さい。
したがって、第１ノードの電位が読出信号に応じて“H"
レベルから“L"レベルに変わるべきときに、第１の反転
手段のＰチャネルMOSトランジスタを介して電源電位か
ら第１ノードおよび対応した列に配設されたビット線対
の他方のビット線に流入する電流は、センスアンプのＮ
チャネルMOSトランジスタを介して第１ノードおよび対
応する列に配設されたビット線対の他方から接地電位に
ある第２の信号線に流出する電流よりも小さい。また第
１ノードの電位が“L"レベルから“H"レベルに変わるべ
きときに第１の反転手段のＮチャネルMOSトランジスタ
を介して対応した列に配設されたビット線対の他方およ
び第１ノードから接地電位に流出する電流は、センスア
ンプのＰチャネルMOSトランジスタを介して、電源電位
にある第１の信号線からビット線対の他方および第１ノ
ードに流入する電流よりも小さい。したがって、第１ノ
ードの電位は速やかにセンスアンプからの読出データ信
号に対応する電位となる。そして、第１および第２の反
転手段の反転動作によって、第１および第２のノードに
この読出データ信号に対応する相補的な電圧信号が一時
記憶される。その後、読出選択信号に基づいて、第１ノ
ードに一時記憶されたデータ信号が、第１メモリセルか
らの読出データとして、第２の反転手段によって、第２
ノードおよび第３の結合手段を介してデータ線に転送さ
れる。このとき、第２の反転手段のＰチャネルMOSトラ
ンジスタおよびＮチャネルMOSトランジスタのチャネル
幅は大きいので、データ線の電位は第２ノードの電位に
応じて速やかに変化する。逆に、データ書込時には、書
込選択信号に基づいて、データ線に供給された書込デー
タ信号が第２の供給手段を介して第２メモリセルの第１
ノードに入力される。このとき、第１の反転手段のＰチ
ャネルMOSトランジスタおよびＮチャネルMOSトランジス
タのチャネル幅はそれぞれ第２の反転手段のＰチャネル
MOSトランジスタおよびＮチャネルMOSトランジスタのチ
ャネル幅よりも小さいので、第１ノードの電位は第１の
反転手段の出力に影響されずに、速やかにこの書込デー
タ信号に応じた電位となる。そして、第１および第２の
反転手段の反転動作によって第１および第２ノードに、
この書込データ信号に応じた相補的な電圧信号が一時記
憶される。その後、データ転送信号に基づいて、第１ノ
ードに一時記憶されたデータ信号が第１の結合手段を介
してセンスアンプに与えられる。このとき、チャネル幅
の小さなMOSトランジスタからなる第１の反転手段によ
って電圧信号の転送が行なわれるため、センスアンプに
生ずる電位変化は比較的小さい。しかし、この電位変化
は第１メモリセルからの微弱な出力よりも大きい。セン
スアンプは第１メモリセルからのこの微弱な出力を十分
増幅できる程度に設定されているので、第１の反転手段
により転送される電圧信号はセンスアンプにより十分増
幅でき、対応の第１メモリセルに書込まれる。
［実施例］ 第１図は、本発明の一実施例のデュアルポートメモリ
の部分構成を示す回路図である。このデュアルポートメ
モリの全体構成は第６図に示されるものと同様である。
第１図には、第６図におけるメモリアレイ2,センスアン
プ部3,シリアルレジスタ部4,およびシリアルバスライン
５の構成が中心に示される。
の部分構成を示す回路図である。このデュアルポートメ
モリの全体構成は第６図に示されるものと同様である。
第１図には、第６図におけるメモリアレイ2,センスアン
プ部3,シリアルレジスタ部4,およびシリアルバスライン
５の構成が中心に示される。
第１図を参照して、メモリアレイ２およびセンスアン
プ３は従来と同一の構成を有するので説明は省略する。
プ３は従来と同一の構成を有するので説明は省略する。
第１図と第７図とを比較して、本実施例のデュアルポ
ートメモリにおいては、従来のデュアルポートメモリの
場合と異なり、シリアルバスライン５が単一のデータ線
130によって構成され、かつ、センスアンプ30の２つの
出力のうちの一方のみがＮチャネルMOSトランジスタ150
を介して対応するシリアルメモリセル40に接続される。
シリアルメモリセル40の各々は、２つのＮチャネルMOS
トランジスタ220および230を介してこのデータ線130に
接続され、トランジスタ220のゲートおよびトランジス
タ230のゲートはそれぞれ互いに異なる読出選択信号線2
40および書込選択信号線250を介してシリアルデコーダ
部６に接続される。そして、このデュアルポートメモリ
と従来のデュアルポートメモリとの特に重要な相違点
は、シリアルメモリセル40が各々、駆動能力の異なる２
つのインバータ430および440によって構成される点であ
る。ここで、インバータの駆動能力とは、このインバー
タが、接続されるノードに供給することができる、及
び、このノードから引き抜くことができる電流の大きさ
を意味する。それゆえ、インバータの駆動能力は、この
インバータを構成するトランジスタのサイズに依存す
る。たとえば従来のデュアルポートメモリにおいては、
第14図に示されるように、シリアルメモリセル40におい
て、インバータ410を構成するＰチャネルトランジスタ4
10aのサイズとインバータ420を構成するＰチャネルトラ
ンジスタ420aのサイズとは等しく、かつ、インバータ41
0を構成するＮチャネルトランジスタ410bとインバータ4
20を構成するＮチャネルトランジスタ420bのサイズとは
等しい。このように、２つのインバータ間で、同一極性
のトランジスタのサイズが等しければ、この２つのイン
バータの駆動能力は等しい。
ートメモリにおいては、従来のデュアルポートメモリの
場合と異なり、シリアルバスライン５が単一のデータ線
130によって構成され、かつ、センスアンプ30の２つの
出力のうちの一方のみがＮチャネルMOSトランジスタ150
を介して対応するシリアルメモリセル40に接続される。
シリアルメモリセル40の各々は、２つのＮチャネルMOS
トランジスタ220および230を介してこのデータ線130に
接続され、トランジスタ220のゲートおよびトランジス
タ230のゲートはそれぞれ互いに異なる読出選択信号線2
40および書込選択信号線250を介してシリアルデコーダ
部６に接続される。そして、このデュアルポートメモリ
と従来のデュアルポートメモリとの特に重要な相違点
は、シリアルメモリセル40が各々、駆動能力の異なる２
つのインバータ430および440によって構成される点であ
る。ここで、インバータの駆動能力とは、このインバー
タが、接続されるノードに供給することができる、及
び、このノードから引き抜くことができる電流の大きさ
を意味する。それゆえ、インバータの駆動能力は、この
インバータを構成するトランジスタのサイズに依存す
る。たとえば従来のデュアルポートメモリにおいては、
第14図に示されるように、シリアルメモリセル40におい
て、インバータ410を構成するＰチャネルトランジスタ4
10aのサイズとインバータ420を構成するＰチャネルトラ
ンジスタ420aのサイズとは等しく、かつ、インバータ41
0を構成するＮチャネルトランジスタ410bとインバータ4
20を構成するＮチャネルトランジスタ420bのサイズとは
等しい。このように、２つのインバータ間で、同一極性
のトランジスタのサイズが等しければ、この２つのイン
バータの駆動能力は等しい。
第２図は、第１図における任意のシリアルメモリセル
40の構成を具体的に示す回路図である。第２図に示され
るように、シリアルメモリセル40において、インバータ
430は電源VCと接地GNDとの間に直列に接続されるＰチャ
ネルMOSトランジスタ430aおよびＮチャネルMOSトランジ
スタ430bを含み、同様に、インバータ440は電源VCと接
地GNDとの間に直列に接続される、ＰチャネルMOSトラン
ジスタ440aおよびＮチャネルMOSトランジスタ440bを含
む。インバータ430を構成するＰチャネルトランジスタ4
30aのサイズはインバータ440を構成するＰチャネルトラ
ンジスタ440aのサイズよりも小さく、かつ、インバータ
430を構成するＮチャネルトランジスタ430bのサイズは
インバータ440を構成するＮチャネルトランジスタ440b
のサイズよりも小さい。従来と同様に、シリアルメモリ
セル40を構成する２つのインバータ430および440は、互
いの入力端と出力端とを接続されて、フリップフロップ
を構成する。
40の構成を具体的に示す回路図である。第２図に示され
るように、シリアルメモリセル40において、インバータ
430は電源VCと接地GNDとの間に直列に接続されるＰチャ
ネルMOSトランジスタ430aおよびＮチャネルMOSトランジ
スタ430bを含み、同様に、インバータ440は電源VCと接
地GNDとの間に直列に接続される、ＰチャネルMOSトラン
ジスタ440aおよびＮチャネルMOSトランジスタ440bを含
む。インバータ430を構成するＰチャネルトランジスタ4
30aのサイズはインバータ440を構成するＰチャネルトラ
ンジスタ440aのサイズよりも小さく、かつ、インバータ
430を構成するＮチャネルトランジスタ430bのサイズは
インバータ440を構成するＮチャネルトランジスタ440b
のサイズよりも小さい。従来と同様に、シリアルメモリ
セル40を構成する２つのインバータ430および440は、互
いの入力端と出力端とを接続されて、フリップフロップ
を構成する。
再度第１図を参照して、センスアンプ30はトランジス
タ150を介して対応するシリアルメモリセル40内のイン
バータ440の入力端に接続される。インバータ430の出力
端はトランジスタ230を介してデータ線130に接続され、
インバータ440の出力端はトランジスタ220を介してデー
タ線130に接続される。
タ150を介して対応するシリアルメモリセル40内のイン
バータ440の入力端に接続される。インバータ430の出力
端はトランジスタ230を介してデータ線130に接続され、
インバータ440の出力端はトランジスタ220を介してデー
タ線130に接続される。
次に、本実施例のデュアルポートメモリの動作につい
て説明する。データのランダム読出しおよび書込みのた
めの動作は従来のデュアルポートメモリにおけるものと
同様であるので説明は省略する。以下、シリアルデータ
の読出しおよび書込みのための動作について説明する。
て説明する。データのランダム読出しおよび書込みのた
めの動作は従来のデュアルポートメモリにおけるものと
同様であるので説明は省略する。以下、シリアルデータ
の読出しおよび書込みのための動作について説明する。
まず、第６図における行アドレスバッファ11および行
デコーダ13が従来と同様に動作して、第１図におけるメ
モリアレイ２内の任意のワード線WLに接続される１行分
のメモリセルMCのそれぞれの記憶データに応じて、すべ
てのビット線BITまたは▲▼の電位が上昇または
下降する。これによって、各ビット線対を構成する２本
のビット線BITおよび▲▼間に生じた電位差が、
センスアンプ30の従来と同様の動作によって電源電位お
よび接地電位間の電圧まで増幅される。すなわち、第８
図において、たとえばビット線BITに選択されたワード
線WLに接続されるメモリセルMCの記憶データによる電位
上昇が生じた場合には、ノードｃの電位が信号線350に
供給された電源電位まで上昇する一方、ノードｄの電位
は信号線360に供給された接地電位まで下降する。
デコーダ13が従来と同様に動作して、第１図におけるメ
モリアレイ２内の任意のワード線WLに接続される１行分
のメモリセルMCのそれぞれの記憶データに応じて、すべ
てのビット線BITまたは▲▼の電位が上昇または
下降する。これによって、各ビット線対を構成する２本
のビット線BITおよび▲▼間に生じた電位差が、
センスアンプ30の従来と同様の動作によって電源電位お
よび接地電位間の電圧まで増幅される。すなわち、第８
図において、たとえばビット線BITに選択されたワード
線WLに接続されるメモリセルMCの記憶データによる電位
上昇が生じた場合には、ノードｃの電位が信号線350に
供給された電源電位まで上昇する一方、ノードｄの電位
は信号線360に供給された接地電位まで下降する。
センスアンプ30によって増幅された読出しデータ、す
なわち、第８図におけるノードｃおよびｄのうちのいず
れかがセンスアンプ30の出力として、第１図におけるト
ランジスタ150を介してシリアルメモリセル40に与えら
れる。次に、センスアンプ30から対応するシリアルメモ
リセル40へのデータ転送のための回路動作について、第
３図を参照しながら説明する。
なわち、第８図におけるノードｃおよびｄのうちのいず
れかがセンスアンプ30の出力として、第１図におけるト
ランジスタ150を介してシリアルメモリセル40に与えら
れる。次に、センスアンプ30から対応するシリアルメモ
リセル40へのデータ転送のための回路動作について、第
３図を参照しながら説明する。
第３図は、第１図における任意のビット線対に対応し
て設けられる、シリアルデータ読出しおよびシリアルデ
ータ書込みのための回路部の構成を示す回路図である。
第３図において、センスアンプ30およびシリアルメモリ
セル40はいずれも、第１図の場合よりも詳細に表わされ
る。
て設けられる、シリアルデータ読出しおよびシリアルデ
ータ書込みのための回路部の構成を示す回路図である。
第３図において、センスアンプ30およびシリアルメモリ
セル40はいずれも、第１図の場合よりも詳細に表わされ
る。
第３図を参照して、センスアンプ30から対応するシリ
アルメモリセル40へのデータ転送は、トランジスタ150
のゲートに与えられるデータ転送信号を従来と同様のタ
イミングで一定期間“H"レベルとすることによって行な
われる。これによって、トランジスタ150は前記一定期
間だけ導通する。トランジスタ150が導通すると、ノー
ドｂとノードｄとが電気的に接続される。したがって、
ノードｃの電位およびノードｄの電位がそれぞれたとえ
ば“H"レベルおよび“L"レベルであり、一方、ノードａ
の電位およびノードｂの電位がそれぞれ“L"レベルおよ
び“H"レベルである状態でトランジスタ150が導通する
と、ノードｂは、トランジスタ150および320を介して接
地電位にある信号線360に電流を引抜かれる一方、電源V
Cからトランジスタ430aを介して電流を供給される。こ
のため、電源VCからトランジスタ430aを介してノードｂ
に流れ込む電流が、ノードｂの電位が“L"レベルになる
ことを阻害する。しかし、本実施例では、トランジスタ
430aのサイズはトランジスタ440aのサイズよりも小さい
とともに、トランジスタ320のサイズよりも十分に小さ
く設定される。この結果、電源VCからトランジスタ430a
を介してノードｂに流れ込む電流は、ノードｂからトラ
ンジスタ150および320を介して信号線360に流れ出る電
流よりも十分に小さい。それゆえ、ノードｂの電位はト
ランジスタ150の導通に応答して迅速に“L"レベルとな
る。従って、ノードａの電位は迅速に“H"レベルとな
る。
アルメモリセル40へのデータ転送は、トランジスタ150
のゲートに与えられるデータ転送信号を従来と同様のタ
イミングで一定期間“H"レベルとすることによって行な
われる。これによって、トランジスタ150は前記一定期
間だけ導通する。トランジスタ150が導通すると、ノー
ドｂとノードｄとが電気的に接続される。したがって、
ノードｃの電位およびノードｄの電位がそれぞれたとえ
ば“H"レベルおよび“L"レベルであり、一方、ノードａ
の電位およびノードｂの電位がそれぞれ“L"レベルおよ
び“H"レベルである状態でトランジスタ150が導通する
と、ノードｂは、トランジスタ150および320を介して接
地電位にある信号線360に電流を引抜かれる一方、電源V
Cからトランジスタ430aを介して電流を供給される。こ
のため、電源VCからトランジスタ430aを介してノードｂ
に流れ込む電流が、ノードｂの電位が“L"レベルになる
ことを阻害する。しかし、本実施例では、トランジスタ
430aのサイズはトランジスタ440aのサイズよりも小さい
とともに、トランジスタ320のサイズよりも十分に小さ
く設定される。この結果、電源VCからトランジスタ430a
を介してノードｂに流れ込む電流は、ノードｂからトラ
ンジスタ150および320を介して信号線360に流れ出る電
流よりも十分に小さい。それゆえ、ノードｂの電位はト
ランジスタ150の導通に応答して迅速に“L"レベルとな
る。従って、ノードａの電位は迅速に“H"レベルとな
る。
逆に、ノードｃの電位およびノードｄの電位がそれぞ
れ“L"レベルおよび“H"レベルの電位であり、かつ、ノ
ードａの電位およびノードｂの電位がそれぞれ“H"レベ
ルおよび“L"レベルである状態でトランジスタ150が導
通すると、ノードｂからトランジスタ430bを介して接地
GNDに流れる電流が、ノードｂの電位の“H"レベルへの
変化を阻害する。しかし、本実施例では、トランジスタ
430bのサイズはトランジスタ440bのサイズよりも小さい
とともに、トランジスタ310のサイズよりも十分に小さ
い。したがって、ノードｂからトランジスタ430bを介し
て接地GNDに流れる電流は、電源電位にある信号線350か
らトランジスタ310および150を介してノードｂに流れ込
む電流に比べて十分に小さい。このため、ノードｂの電
位はトランジスタ150の導通に応答して迅速に“H"レベ
ルとなる。従って、ノードａの電位は迅速に“L"レベル
となる。
れ“L"レベルおよび“H"レベルの電位であり、かつ、ノ
ードａの電位およびノードｂの電位がそれぞれ“H"レベ
ルおよび“L"レベルである状態でトランジスタ150が導
通すると、ノードｂからトランジスタ430bを介して接地
GNDに流れる電流が、ノードｂの電位の“H"レベルへの
変化を阻害する。しかし、本実施例では、トランジスタ
430bのサイズはトランジスタ440bのサイズよりも小さい
とともに、トランジスタ310のサイズよりも十分に小さ
い。したがって、ノードｂからトランジスタ430bを介し
て接地GNDに流れる電流は、電源電位にある信号線350か
らトランジスタ310および150を介してノードｂに流れ込
む電流に比べて十分に小さい。このため、ノードｂの電
位はトランジスタ150の導通に応答して迅速に“H"レベ
ルとなる。従って、ノードａの電位は迅速に“L"レベル
となる。
上記のことからわかるように、本実施例では、センス
アンプ30にメモリアレイ２から読出されたデータは、シ
リアルメモリセル30に先に記憶されたデータにかかわら
ず容易にシリアルメモリセル40に転送される。
アンプ30にメモリアレイ２から読出されたデータは、シ
リアルメモリセル30に先に記憶されたデータにかかわら
ず容易にシリアルメモリセル40に転送される。
第１図を参照して、シリアルメモリアレイ４内のすべ
てのシリアルメモリセル40にそれぞれセンスアンプ部３
から転送されたデータは、各々、単一のトランジスタ22
0を介してデータ線130に転送される。シリアルメモリセ
ル40からデータ線130へのデータ転送は、列アドレスで
指定された列以後の所定数のトランジスタ220が１個ず
つ時間順次に導通することによって行なわれる。具体的
には、シリアルレジスタ部６が、列アドレスで指定され
た列に対応する信号線240以後の、外部クロックにより
定まる所定数の信号線240に１本ずつ時間順次に“H"レ
ベルの電位を一定期間供給する。第４図は、本実施例に
おける、シリアルメモリセル40からデータ線130へのデ
ータ転送時の各信号線やノードの電位変化を示すタイミ
ングチャート図である。
てのシリアルメモリセル40にそれぞれセンスアンプ部３
から転送されたデータは、各々、単一のトランジスタ22
0を介してデータ線130に転送される。シリアルメモリセ
ル40からデータ線130へのデータ転送は、列アドレスで
指定された列以後の所定数のトランジスタ220が１個ず
つ時間順次に導通することによって行なわれる。具体的
には、シリアルレジスタ部６が、列アドレスで指定され
た列に対応する信号線240以後の、外部クロックにより
定まる所定数の信号線240に１本ずつ時間順次に“H"レ
ベルの電位を一定期間供給する。第４図は、本実施例に
おける、シリアルメモリセル40からデータ線130へのデ
ータ転送時の各信号線やノードの電位変化を示すタイミ
ングチャート図である。
次に、第３図および第４図を参照しながらシリアルメ
モリセル40からデータ線130へのデータ転送のための回
路動作についてもう少し具体的に説明する。なお、以下
の説明においては、シリアルレジスタ部６から信号線24
0に付与される信号をシリアルレジスタ読出選択信号と
呼ぶ。
モリセル40からデータ線130へのデータ転送のための回
路動作についてもう少し具体的に説明する。なお、以下
の説明においては、シリアルレジスタ部６から信号線24
0に付与される信号をシリアルレジスタ読出選択信号と
呼ぶ。
データ線130は、シリアルメモリセル40とデータ線130
との間に設けられるスイッチング素子（本実施例ではト
ランジスタ220）が導通するまで、電源電位と接地電位
との中間電位に固定され、このスイッチング素子が導通
するとこの固定が解除される。したがって、第３図にお
いて、信号線240に付与されるシリアルレジスタ読出し
選択信号が第４図（ｃ）に示されるように一定期間“H"
レベルとなるまでは、データ線130の電位は第４図
（ａ）に示されるように、“L"レベルと“H"レベルとの
中間電位にある。シリアルレジスタ読出し選択信号が立
上がると、データ線130とノードａとが電気的に接続さ
れる。このとき、ノードａには、センスアンプ30から転
送されたデータをラッチしているノードｂの電位を入力
とするインバータ440の出力が付与されている。したが
って、インバータ440がシリアルメモリセル40からデー
タ線130にデータを転送する役割を果たす。すなわち、
ノードａの電位が“H"レベルである場合、トランジスタ
220が導通すると、データ線130の電位は、第４図（ａ）
の曲線で示されるように、電源VCからトランジスタ44
0aおよび220を介してデータ線130に流れ込む電流によっ
て“H"レベルへと上昇する。逆に、ノードａの電位が
“L"レベルであれば、データ線130の電位が第４図
（ａ）の曲線で示されるように、トランジスタ220の
導通に応答して、データ線130からトランジスタ220およ
び440bを介して接地GNDに流れ込む電流によって“L"レ
ベルへと低下する。本実施例では、トランジスタ440aの
サイズが大きいので、ノードａの電位が“H"レベルであ
るときに電源VCからトランジスタ440aおよび220を介し
てデータ線130に流れる電流が大きいので、さらに、ト
ランジスタ440bのサイズが大きいので、ノードａの電位
が“L"レベルであるときにデータ線130からトランジス
タ220および440bを介して接地GNDに流れる電流が大き
い。したがって、データ線130の電位はシリアルメモリ
セル40に一時記憶されたデータ（第４図（ｄ））に応じ
て変化しやすい。すなわち、シリアルメモリセル40から
データ線130にデータが容易に転送される。
との間に設けられるスイッチング素子（本実施例ではト
ランジスタ220）が導通するまで、電源電位と接地電位
との中間電位に固定され、このスイッチング素子が導通
するとこの固定が解除される。したがって、第３図にお
いて、信号線240に付与されるシリアルレジスタ読出し
選択信号が第４図（ｃ）に示されるように一定期間“H"
レベルとなるまでは、データ線130の電位は第４図
（ａ）に示されるように、“L"レベルと“H"レベルとの
中間電位にある。シリアルレジスタ読出し選択信号が立
上がると、データ線130とノードａとが電気的に接続さ
れる。このとき、ノードａには、センスアンプ30から転
送されたデータをラッチしているノードｂの電位を入力
とするインバータ440の出力が付与されている。したが
って、インバータ440がシリアルメモリセル40からデー
タ線130にデータを転送する役割を果たす。すなわち、
ノードａの電位が“H"レベルである場合、トランジスタ
220が導通すると、データ線130の電位は、第４図（ａ）
の曲線で示されるように、電源VCからトランジスタ44
0aおよび220を介してデータ線130に流れ込む電流によっ
て“H"レベルへと上昇する。逆に、ノードａの電位が
“L"レベルであれば、データ線130の電位が第４図
（ａ）の曲線で示されるように、トランジスタ220の
導通に応答して、データ線130からトランジスタ220およ
び440bを介して接地GNDに流れ込む電流によって“L"レ
ベルへと低下する。本実施例では、トランジスタ440aの
サイズが大きいので、ノードａの電位が“H"レベルであ
るときに電源VCからトランジスタ440aおよび220を介し
てデータ線130に流れる電流が大きいので、さらに、ト
ランジスタ440bのサイズが大きいので、ノードａの電位
が“L"レベルであるときにデータ線130からトランジス
タ220および440bを介して接地GNDに流れる電流が大き
い。したがって、データ線130の電位はシリアルメモリ
セル40に一時記憶されたデータ（第４図（ｄ））に応じ
て変化しやすい。すなわち、シリアルメモリセル40から
データ線130にデータが容易に転送される。
シリアルレジスタ読出し選択信号が立下がると、トラ
ンジスタ220が非導通状態に戻るので、データ線130の電
位は変化しなくなる。本実施例では、シリアルレジスタ
読出し選択信号が立下がった直後、すなわち、トランジ
スタ220が非導通状態に戻った直後におけるデータ線130
の電位の前記中間電位からの変化量を図示されないセン
スアンプが感知・増幅する。このセンスアンプによって
感知・増幅された信号が読出しデータとして第６図にお
けるシリアルデータ出力端子SDOから外部に出力され
る。
ンジスタ220が非導通状態に戻るので、データ線130の電
位は変化しなくなる。本実施例では、シリアルレジスタ
読出し選択信号が立下がった直後、すなわち、トランジ
スタ220が非導通状態に戻った直後におけるデータ線130
の電位の前記中間電位からの変化量を図示されないセン
スアンプが感知・増幅する。このセンスアンプによって
感知・増幅された信号が読出しデータとして第６図にお
けるシリアルデータ出力端子SDOから外部に出力され
る。
以上のように、シリアルデータ読出し時において、メ
モリアレイ２からの読出しデータはセンスアンプ30から
シリアルメモリセル40へおよび、シリアルメモリセル40
からデータ線130へ容易に転送される。したがって、シ
リアルデータ読出し時間が従来よりも短縮される。前述
したように、実際には第１図における列アドレス信号に
より指定される列以降の所定数の信号線240の電位が時
間順次に“H"レベルとなるので、シリアルメモリアレイ
４内の列アドレス信号により指定される列以降の所定数
のシリアルメモリセル40に一時記憶されたデータは１個
ずつ時間順次にデータ線130に読出される。また、すべ
ての信号線250の電位（第４図（ｂ））はシリアルデー
タ読出し時において常時“L"レベルとされるのでトラン
ジスタ230は常時非導通状態にある。
モリアレイ２からの読出しデータはセンスアンプ30から
シリアルメモリセル40へおよび、シリアルメモリセル40
からデータ線130へ容易に転送される。したがって、シ
リアルデータ読出し時間が従来よりも短縮される。前述
したように、実際には第１図における列アドレス信号に
より指定される列以降の所定数の信号線240の電位が時
間順次に“H"レベルとなるので、シリアルメモリアレイ
４内の列アドレス信号により指定される列以降の所定数
のシリアルメモリセル40に一時記憶されたデータは１個
ずつ時間順次にデータ線130に読出される。また、すべ
ての信号線250の電位（第４図（ｂ））はシリアルデー
タ読出し時において常時“L"レベルとされるのでトラン
ジスタ230は常時非導通状態にある。
次に、本実施例のデュアルポートメモリにおけるシリ
アルデータ書込みのための回路動作について第１図，第
３図および第５図を参照しながら説明する。第５図は、
データ線130からシリアルメモリセル40へのデータ転送
時における各信号線やノードの電位変化を示すタイミン
グチャート図である。以下の説明においては、信号線25
0にシリアルレジスタ部６から与えられる信号をシリア
ルレジスタ書込み選択信号と呼ぶ。
アルデータ書込みのための回路動作について第１図，第
３図および第５図を参照しながら説明する。第５図は、
データ線130からシリアルメモリセル40へのデータ転送
時における各信号線やノードの電位変化を示すタイミン
グチャート図である。以下の説明においては、信号線25
0にシリアルレジスタ部６から与えられる信号をシリア
ルレジスタ書込み選択信号と呼ぶ。
シリアルデータ書込み時には、第６図におけるシリア
ルデータ入力端子SDIからデータ線130に書込みデータご
とにその論理値に応じた電位（“H"レベルまたは“L"レ
ベルの電位）が与えられる。データ線130に与えられた
書込みデータのシリアルメモリアレイ４への転送はトラ
ンジスタ230が導通することによって行なわれる。具体
的には、シフトレジスタ部６が、列アドレス信号により
指定される列以降の所定数の信号線250に１本ずつ時間
順次に“H"レベルの電位のシリアルレジスタ書込み選択
信号を一定期間与える。これによって、各書込みデータ
がシリアルメモリアレイ４内のシリアルメモリセル40の
うち、それが書込まれるべきメモリセルMCが接続された
ビット線BITまたは▲▼に対応して設けられたシ
リアルメモリセルに一時記憶される。次に、データ線13
0からシリアルメモリアレイ４へのデータ転送のための
回路動作についてもう少し具体的に説明する。
ルデータ入力端子SDIからデータ線130に書込みデータご
とにその論理値に応じた電位（“H"レベルまたは“L"レ
ベルの電位）が与えられる。データ線130に与えられた
書込みデータのシリアルメモリアレイ４への転送はトラ
ンジスタ230が導通することによって行なわれる。具体
的には、シフトレジスタ部６が、列アドレス信号により
指定される列以降の所定数の信号線250に１本ずつ時間
順次に“H"レベルの電位のシリアルレジスタ書込み選択
信号を一定期間与える。これによって、各書込みデータ
がシリアルメモリアレイ４内のシリアルメモリセル40の
うち、それが書込まれるべきメモリセルMCが接続された
ビット線BITまたは▲▼に対応して設けられたシ
リアルメモリセルに一時記憶される。次に、データ線13
0からシリアルメモリアレイ４へのデータ転送のための
回路動作についてもう少し具体的に説明する。
第３図において、たとえば、データ線130の電位が
“H"レベルであり、かつ、ノードｂの電位が“L"レベル
である場合を考える。この状態でトランジスタ230が導
通すると、ノードｂからトランジスタ430bを介して接地
GNDに流れる電流が、ノードｂの電位がデータ線130から
トランジスタ230を介してノードｂに流れ込む電流に応
じて“H"レベルとなることを阻害する。しかし、本実施
例では、トランジスタ430bのサイズは小さいので、ノー
ドｂからトランジスタ430bを介して接地GNDに流れる電
流は、ノードｂの電位の“H"レベルへの変化を阻害しな
い程度に小さい。したがって、ノードｂの電位はトラン
ジスタ230の導通に応答して迅速に“H"レベルとなる。
これに応答してノードａの電位が“L"レベルとなる。
“H"レベルであり、かつ、ノードｂの電位が“L"レベル
である場合を考える。この状態でトランジスタ230が導
通すると、ノードｂからトランジスタ430bを介して接地
GNDに流れる電流が、ノードｂの電位がデータ線130から
トランジスタ230を介してノードｂに流れ込む電流に応
じて“H"レベルとなることを阻害する。しかし、本実施
例では、トランジスタ430bのサイズは小さいので、ノー
ドｂからトランジスタ430bを介して接地GNDに流れる電
流は、ノードｂの電位の“H"レベルへの変化を阻害しな
い程度に小さい。したがって、ノードｂの電位はトラン
ジスタ230の導通に応答して迅速に“H"レベルとなる。
これに応答してノードａの電位が“L"レベルとなる。
逆に、データ線130の電位が“L"レベルであり、か
つ、ノードｂの電位が“H"レベルである状態でトランジ
スタ230が導通すると、電源VCからトランジスタ430aを
介してノードｂに流れる電流が、ノードｂの電位がノー
ドｂからトランジスタ230を介してデータ線130に流れる
電流に応じて“L"レベルとなることを阻害する。しか
し、本実施例では、トランジスタ430aのサイズは小さい
ので、電源VCからトランジスタ430aを介してノードｂに
流れる電流は、ノードｂの電位の“L"レベルへの変化を
阻害しない程度に小さい。このため、ノードｂの電位は
トランジスタ230の導通に応答して迅速に“L"レベルと
なる。これに応答して、ノードａの電位は“H"レベルと
なる。
つ、ノードｂの電位が“H"レベルである状態でトランジ
スタ230が導通すると、電源VCからトランジスタ430aを
介してノードｂに流れる電流が、ノードｂの電位がノー
ドｂからトランジスタ230を介してデータ線130に流れる
電流に応じて“L"レベルとなることを阻害する。しか
し、本実施例では、トランジスタ430aのサイズは小さい
ので、電源VCからトランジスタ430aを介してノードｂに
流れる電流は、ノードｂの電位の“L"レベルへの変化を
阻害しない程度に小さい。このため、ノードｂの電位は
トランジスタ230の導通に応答して迅速に“L"レベルと
なる。これに応答して、ノードａの電位は“H"レベルと
なる。
このように、本実施例では、シリアルメモリセル40に
先に記憶されていたデータにかかわらずノードａおよび
ｂの電位がデータ線130の電位レベルに応じて迅速に変
化する。すなわち、シリアルメモリセル40の記憶データ
は、第５図（ｄ）に示されるように、シリアルレジスタ
書込み選択信号（第５図（ｂ））の立上がりに応答して
迅速に、データ線130に与えられた電位（第５図（ａ）
の曲線または）に応じたデータに切換わる。
先に記憶されていたデータにかかわらずノードａおよび
ｂの電位がデータ線130の電位レベルに応じて迅速に変
化する。すなわち、シリアルメモリセル40の記憶データ
は、第５図（ｄ）に示されるように、シリアルレジスタ
書込み選択信号（第５図（ｂ））の立上がりに応答して
迅速に、データ線130に与えられた電位（第５図（ａ）
の曲線または）に応じたデータに切換わる。
第１図において、データ線130からシリアルメモリセ
ル40に転送された書込みデータの各々は、単一のトラン
ジスタ150を介してセンスアンプ30に転送される。シリ
アルメモリセル40から対応するセンスアンプ30へのデー
タ転送のための回路動作についてもう少し具体的に説明
する。
ル40に転送された書込みデータの各々は、単一のトラン
ジスタ150を介してセンスアンプ30に転送される。シリ
アルメモリセル40から対応するセンスアンプ30へのデー
タ転送のための回路動作についてもう少し具体的に説明
する。
第３図において、シリアルメモリセル40からセンスア
ンプ30へのデータ転送は、データ転送信号が一定期間
“H"レベルとなってトランジスタ150を一定期間だけ導
通させることによって行なわれる。したがって、。シリ
アルメモリセル40を構成する２つのインバータ430およ
び440のうちサイズの小さいインバータ430が、シリアル
メモリセル40からセンスアンプ30にデータを転送する機
能を果たす。尚、シリアルデータ書込時には、シリアル
レジスタ読出選択信号（第５図（ｃ））は常時“L"レベ
ルであるので、トランジスタ220は常時非導通状態にあ
る。
ンプ30へのデータ転送は、データ転送信号が一定期間
“H"レベルとなってトランジスタ150を一定期間だけ導
通させることによって行なわれる。したがって、。シリ
アルメモリセル40を構成する２つのインバータ430およ
び440のうちサイズの小さいインバータ430が、シリアル
メモリセル40からセンスアンプ30にデータを転送する機
能を果たす。尚、シリアルデータ書込時には、シリアル
レジスタ読出選択信号（第５図（ｃ））は常時“L"レベ
ルであるので、トランジスタ220は常時非導通状態にあ
る。
一方、従来と同様に、センスアンプ30はトランジスタ
150が導通状態となった後に活性化される。すなわち、
第11図に示されるように、信号線350の電位（11図
（ｃ））および信号線360の電位（第11図（ｄ））はそ
れぞれ、データ転送信号（第11図（ｆ）が立上がった後
に電源電位および接地電位となる。このためトランジス
タ150が導通する直前におけるノードｂの電位が“H"レ
ベルであれば、トランジスタ150が導通してからセンス
アンプ30が活性化されるまので期間に、電源VCからトラ
ンジスタ430aおよび150を介してノードｄに電流が流れ
る。これによって、ノードｄの電位はイコライズされた
ビット線▲▼の電位から上昇する。しかし、本実
施例ではトランジスタ430aのサイズが小さいので、電源
VCからトランジスタ430aおよび150を介してノードｄに
流れ込む電流が小さい。この結果、前記期間におけるノ
ードｄの電位上昇量も小さい。逆に、トランジスタ150
が導通する直前におけるノードｂの電位が“L"レベルで
あれば、トランジスタ150が導通してからセンスアンプ3
0が活性化されるまでの期間に、ノードｄからトランジ
スタ150および430bを介して接地GNDに電流が流れる。こ
れによって、ノードｄの電位はイコライズされたビット
線▲▼の電位から降下する。しかし、本実施例で
はトランジスタ430bのサイズが小さいので、ノードｄか
らトランジスタ150および430bを介して接地GNDに流れる
電流が小さい。したがって、前記期間におけるノードｄ
の電位降下量も小さい。
150が導通状態となった後に活性化される。すなわち、
第11図に示されるように、信号線350の電位（11図
（ｃ））および信号線360の電位（第11図（ｄ））はそ
れぞれ、データ転送信号（第11図（ｆ）が立上がった後
に電源電位および接地電位となる。このためトランジス
タ150が導通する直前におけるノードｂの電位が“H"レ
ベルであれば、トランジスタ150が導通してからセンス
アンプ30が活性化されるまので期間に、電源VCからトラ
ンジスタ430aおよび150を介してノードｄに電流が流れ
る。これによって、ノードｄの電位はイコライズされた
ビット線▲▼の電位から上昇する。しかし、本実
施例ではトランジスタ430aのサイズが小さいので、電源
VCからトランジスタ430aおよび150を介してノードｄに
流れ込む電流が小さい。この結果、前記期間におけるノ
ードｄの電位上昇量も小さい。逆に、トランジスタ150
が導通する直前におけるノードｂの電位が“L"レベルで
あれば、トランジスタ150が導通してからセンスアンプ3
0が活性化されるまでの期間に、ノードｄからトランジ
スタ150および430bを介して接地GNDに電流が流れる。こ
れによって、ノードｄの電位はイコライズされたビット
線▲▼の電位から降下する。しかし、本実施例で
はトランジスタ430bのサイズが小さいので、ノードｄか
らトランジスタ150および430bを介して接地GNDに流れる
電流が小さい。したがって、前記期間におけるノードｄ
の電位降下量も小さい。
このように、センスアンプ30が活性化されるまでの期
間に、シリアルメモリセル40に一時記憶された書込みデ
ータによってノードｄに生じる電位変化量は小さい。し
かし、センスアンプ30を構成するトランジスタ310,320,
330,および340の各々のしきい値やサイズ等は、メモリ
アレイ２内のメモリセルMCの記憶データによってビット
線BITまたは▲▼に生じる極めて微小な電位変化
をセンスアンプ30が増幅することができるように設定さ
れる。このビット線BITまたは▲▼に生じる電位
変化は、トランジスタ150が導通してからセンスアンプ3
0が活性化されるまでにノードｄに生じる電位変化より
もさらに小さい。したがって、センスアンプ30が活性化
されることによって、ノードｄに生じた電位変化はセン
スアンプ30によって十分に増幅される。つまり、シリア
ルメモリアレイ40に一時記憶された書込みデータはイン
バータ430のサイズが小さいことにかかわらず、センス
アンプ30に十分容易に転送される。
間に、シリアルメモリセル40に一時記憶された書込みデ
ータによってノードｄに生じる電位変化量は小さい。し
かし、センスアンプ30を構成するトランジスタ310,320,
330,および340の各々のしきい値やサイズ等は、メモリ
アレイ２内のメモリセルMCの記憶データによってビット
線BITまたは▲▼に生じる極めて微小な電位変化
をセンスアンプ30が増幅することができるように設定さ
れる。このビット線BITまたは▲▼に生じる電位
変化は、トランジスタ150が導通してからセンスアンプ3
0が活性化されるまでにノードｄに生じる電位変化より
もさらに小さい。したがって、センスアンプ30が活性化
されることによって、ノードｄに生じた電位変化はセン
スアンプ30によって十分に増幅される。つまり、シリア
ルメモリアレイ40に一時記憶された書込みデータはイン
バータ430のサイズが小さいことにかかわらず、センス
アンプ30に十分容易に転送される。
第１図において、センスアンプ部３内のすべてのセン
スアンプ30に書込みデータが転送され終ると、従来と同
様に、選択されたワード線WLに“H"レベルの電位が付与
される。これによって、従来と同様に、センスアンプ３
に転送された書込みデータがそれぞれ、選択されたワー
ド線WLに接続される１行分のメモリセルMCに書込まれ
る。
スアンプ30に書込みデータが転送され終ると、従来と同
様に、選択されたワード線WLに“H"レベルの電位が付与
される。これによって、従来と同様に、センスアンプ３
に転送された書込みデータがそれぞれ、選択されたワー
ド線WLに接続される１行分のメモリセルMCに書込まれ
る。
以上のように、本実施例のデュアルポートメモリにお
いては、シリアルデータ書込みのための、データ線130
からシリアルメモリセル40へのデータ転送が、シリアル
メモリセル40からセンスアンプ30へのデータ転送を阻害
することなく、容易に行なわれる。したがって、シリア
ルデータの書込み速度も従来より速くなる。
いては、シリアルデータ書込みのための、データ線130
からシリアルメモリセル40へのデータ転送が、シリアル
メモリセル40からセンスアンプ30へのデータ転送を阻害
することなく、容易に行なわれる。したがって、シリア
ルデータの書込み速度も従来より速くなる。
なお、シリアルメモリセル40からデータ線130へのデ
ータ転送時における、シリアルメモリセル40のノードａ
およびｂに生じる若干の電位変化や、データ線130から
シリアルメモリセル40へのデータ転送時にデータ線130
に生じる若干の電位変化などの過渡的な現象は、第７図
に示される従来のデュアルポートメモリにおける、シリ
アルメモリセル40からデータ線100および110へのデータ
転送時にノードａおよびｂに生じる若干の電位変化およ
び、データ線100および110からシリアルメモリセル40へ
のデータ転送時にデータ線100および110に生じる若干の
電位変化と同様である。すなわち、第３図において、シ
リアルメモリセル40からデータ線130へのデータ転送時
には、ノードａおよびｂのうち“H"レベルの電位をラッ
チしているほうのノードからデータ線130に流れる電流
が生じる。このため、“H"レベルの電位をラッチしてい
るノードａまたはｂの電位は、第４図（ｄ）の曲線で
示されるように、シリアルレジスタ読出し選択信号が
“H"レベルである期間、“H"レベルよりも若干低くな
る。逆に、データ線130からシリアルメモリセル40への
データ転送時には、データ線130の電位が“H"レベルで
ある場合、データ線130から、ノードａおよびｂのうち
“L"レベルの電位をラッチしている方のノードに流れる
電流が生じ、データ線130の電位が“L"レベルである場
合、ノードａおよびｂのうち“H"レベルの電位をラッチ
している方のノードからデータ線130に流れる電流が生
じる。このため、データ線130の電位は第５図（ａ）に
示されるように、シリアルレジスタ書込み選択信号の立
上がりに応答して、若干上昇（データ線130の電位が
“L"レベルの場合：曲線）または若干低下（データ線
130の電位が“H"レベルの場合：曲線）する。
ータ転送時における、シリアルメモリセル40のノードａ
およびｂに生じる若干の電位変化や、データ線130から
シリアルメモリセル40へのデータ転送時にデータ線130
に生じる若干の電位変化などの過渡的な現象は、第７図
に示される従来のデュアルポートメモリにおける、シリ
アルメモリセル40からデータ線100および110へのデータ
転送時にノードａおよびｂに生じる若干の電位変化およ
び、データ線100および110からシリアルメモリセル40へ
のデータ転送時にデータ線100および110に生じる若干の
電位変化と同様である。すなわち、第３図において、シ
リアルメモリセル40からデータ線130へのデータ転送時
には、ノードａおよびｂのうち“H"レベルの電位をラッ
チしているほうのノードからデータ線130に流れる電流
が生じる。このため、“H"レベルの電位をラッチしてい
るノードａまたはｂの電位は、第４図（ｄ）の曲線で
示されるように、シリアルレジスタ読出し選択信号が
“H"レベルである期間、“H"レベルよりも若干低くな
る。逆に、データ線130からシリアルメモリセル40への
データ転送時には、データ線130の電位が“H"レベルで
ある場合、データ線130から、ノードａおよびｂのうち
“L"レベルの電位をラッチしている方のノードに流れる
電流が生じ、データ線130の電位が“L"レベルである場
合、ノードａおよびｂのうち“H"レベルの電位をラッチ
している方のノードからデータ線130に流れる電流が生
じる。このため、データ線130の電位は第５図（ａ）に
示されるように、シリアルレジスタ書込み選択信号の立
上がりに応答して、若干上昇（データ線130の電位が
“L"レベルの場合：曲線）または若干低下（データ線
130の電位が“H"レベルの場合：曲線）する。
以上のように、本実施例のデュアルポートメモリによ
れば、シリアルデータ読出し時には、第１図において、
センスアンプ30からノードｂに与えられた読出しデータ
がインバータ430および440によって一時記憶され、その
後、ノードａからデータ線130に転送される。一方、シ
リアルデータ書込み時には、第１図において、データ線
130からノードｂに与えられた書込みデータがトランジ
スタ430および440によって一時記憶された後、ノードｂ
からセンスアンプ30に転送される。したがって、シリア
ルメモリセル40からデータ線130へのデータ出力と、シ
リアルメモリセル40からセンスアンプ30へのデータ出力
とが異なるインバータ430および440によってそれぞれ行
なわれる。さらに、シリアルデータ読出し時において、
センスアンプ30の出力と衝突するのはインバータ430の
出力であり、シリアルデータ書込み時において、データ
線130の出力と衝突するのもインバータ430の出力であ
る。したがって、インバータ430の駆動能力を小さくす
れば、データ線130からシリアルメモリセル40へのデー
タ転送および、センスアンプ30からシリアルメモリセル
40へのデータ転送の両方を容易にすることができる。一
方、インバータ440の駆動能力はシリアルメモリセル40
からデータ線130へのデータ転送のみを考慮して設定さ
れればよい。すなわち、インバータ440の駆動能力を大
きくすれば、シリアルメモリセル40からデータ線130に
データが容易に転送される。そこで、本実施例のよう
に、インバータ430の駆動能力とインバータ440の駆動能
力とが相補的に設定されれば、シリアルデータ読出速度
及びシリアル書込速度が共に向上される。もちろん、実
際には、インバータ430を構成するトランジスタ430aお
よび430bのサイズと、インバータ440を構成するトラン
ジスタ440aおよび440bのサイズとはセンスアンプ30を構
成するトランジスタ310,320,330,および340のサイズも
考慮して決定される必要がある。第３図における（）内
の数値は、これら８個のトランジスタの各々のサイズ
（チャネル幅Ｗ）をトランジスタ310の大きさ（チャネ
ル幅Ｗ）を10としたときの比率で表した数値である。な
お、これら８個のトランジスタ間のサイズの比は、第３
図に示されるものに限定されない。
れば、シリアルデータ読出し時には、第１図において、
センスアンプ30からノードｂに与えられた読出しデータ
がインバータ430および440によって一時記憶され、その
後、ノードａからデータ線130に転送される。一方、シ
リアルデータ書込み時には、第１図において、データ線
130からノードｂに与えられた書込みデータがトランジ
スタ430および440によって一時記憶された後、ノードｂ
からセンスアンプ30に転送される。したがって、シリア
ルメモリセル40からデータ線130へのデータ出力と、シ
リアルメモリセル40からセンスアンプ30へのデータ出力
とが異なるインバータ430および440によってそれぞれ行
なわれる。さらに、シリアルデータ読出し時において、
センスアンプ30の出力と衝突するのはインバータ430の
出力であり、シリアルデータ書込み時において、データ
線130の出力と衝突するのもインバータ430の出力であ
る。したがって、インバータ430の駆動能力を小さくす
れば、データ線130からシリアルメモリセル40へのデー
タ転送および、センスアンプ30からシリアルメモリセル
40へのデータ転送の両方を容易にすることができる。一
方、インバータ440の駆動能力はシリアルメモリセル40
からデータ線130へのデータ転送のみを考慮して設定さ
れればよい。すなわち、インバータ440の駆動能力を大
きくすれば、シリアルメモリセル40からデータ線130に
データが容易に転送される。そこで、本実施例のよう
に、インバータ430の駆動能力とインバータ440の駆動能
力とが相補的に設定されれば、シリアルデータ読出速度
及びシリアル書込速度が共に向上される。もちろん、実
際には、インバータ430を構成するトランジスタ430aお
よび430bのサイズと、インバータ440を構成するトラン
ジスタ440aおよび440bのサイズとはセンスアンプ30を構
成するトランジスタ310,320,330,および340のサイズも
考慮して決定される必要がある。第３図における（）内
の数値は、これら８個のトランジスタの各々のサイズ
（チャネル幅Ｗ）をトランジスタ310の大きさ（チャネ
ル幅Ｗ）を10としたときの比率で表した数値である。な
お、これら８個のトランジスタ間のサイズの比は、第３
図に示されるものに限定されない。
さらに、本実施例によれば、従来２本必要であったデ
ータ線が１本になるので、第６図においてデュアルポー
トメモリチップ１に大してシリアルバスライン５が占め
る面積が小さくなる。この結果、シリアルバスライン５
は、従来ほど、このデュアルポートメモリの記憶容量の
大容量化を阻害しなくなるので、より一層デュアルポー
トメモリの記憶容量の向上を図ることが可能となる。
ータ線が１本になるので、第６図においてデュアルポー
トメモリチップ１に大してシリアルバスライン５が占め
る面積が小さくなる。この結果、シリアルバスライン５
は、従来ほど、このデュアルポートメモリの記憶容量の
大容量化を阻害しなくなるので、より一層デュアルポー
トメモリの記憶容量の向上を図ることが可能となる。
なお、上記実施例では、本発明がデュアルポートメモ
リに適用された場合について説明されたが、本発明は、
少なくとも２種類のメモリアレイ間および、これらのメ
モリアレイとデータ線との間でのデータ転送が必要な半
導体記憶装置全般に適用可能である。
リに適用された場合について説明されたが、本発明は、
少なくとも２種類のメモリアレイ間および、これらのメ
モリアレイとデータ線との間でのデータ転送が必要な半
導体記憶装置全般に適用可能である。
［発明の効果］ 以上のように、請求項１に記載の発明に係る半導体記
憶装置によれば、第１メモリセルアレイから読出された
データ信号がデータ線に転送されるまでの経路と、デー
タ線に与えられたデータ信号が第１メモリセルアレイに
転送されるまでの経路とがデータ線および第２メモリセ
ル間で異なる。このため、第２メモリセルに含まれる第
１および第２の反転手段のうち、第２メモリセルからデ
ータ線にデータを出力する方の第２の反転手段の駆動能
力を大きくしても、データ線から第２メモリセルにデー
タが転送されにくくなるという問題を生じない。さら
に、もう一方の第１の反転手段の駆動能力を小さくして
も、第２メモリセルからデータ線へのデータの転送が困
難となるという問題は生じない。したがって、データ読
出時には、第１メモリセルアレイから第２メモリセルに
データが容易に転送され、かつ、第２メモリセルからデ
ータ線にデータが容易に転送されるので、データ読出速
度が向上する。また、データ書込時にはデータ線から第
２メモリセルにデータが容易に転送されるので、データ
書込速度も向上する。その結果、シリアルデータ書込速
度およびシリアルデータ読出速度がともに向上された半
導体記憶装置を提供できる。
憶装置によれば、第１メモリセルアレイから読出された
データ信号がデータ線に転送されるまでの経路と、デー
タ線に与えられたデータ信号が第１メモリセルアレイに
転送されるまでの経路とがデータ線および第２メモリセ
ル間で異なる。このため、第２メモリセルに含まれる第
１および第２の反転手段のうち、第２メモリセルからデ
ータ線にデータを出力する方の第２の反転手段の駆動能
力を大きくしても、データ線から第２メモリセルにデー
タが転送されにくくなるという問題を生じない。さら
に、もう一方の第１の反転手段の駆動能力を小さくして
も、第２メモリセルからデータ線へのデータの転送が困
難となるという問題は生じない。したがって、データ読
出時には、第１メモリセルアレイから第２メモリセルに
データが容易に転送され、かつ、第２メモリセルからデ
ータ線にデータが容易に転送されるので、データ読出速
度が向上する。また、データ書込時にはデータ線から第
２メモリセルにデータが容易に転送されるので、データ
書込速度も向上する。その結果、シリアルデータ書込速
度およびシリアルデータ読出速度がともに向上された半
導体記憶装置を提供できる。
請求項２記載の発明に係る半導体記憶装置によれば、
請求項１記載の装置の効果に加え、複数の第２メモリセ
ルに記憶されている電圧信号が所定の順序でシリアルに
データ線に読出される。その結果、所定順序で第１メモ
リセルアレイの内容を読出すことができる、シリアルデ
ータ書込速度およびシリアルデータ読出速度がともに向
上された半導体記憶装置を提供できる。
請求項１記載の装置の効果に加え、複数の第２メモリセ
ルに記憶されている電圧信号が所定の順序でシリアルに
データ線に読出される。その結果、所定順序で第１メモ
リセルアレイの内容を読出すことができる、シリアルデ
ータ書込速度およびシリアルデータ読出速度がともに向
上された半導体記憶装置を提供できる。
請求項３記載の発明に係る半導体記憶装置によれば、
請求項１または２記載の装置の効果に加え、データ線に
与えられるデータを、複数の第２メモリセルに所定の順
序でシリアルに書込むことができ、さらに書込んだデー
タを第１メモリセルアレイに転送できる。その結果、所
定順序で第１メモリセルアレイにデータを書込むことの
できる、シリアルデータ書込速度およびシリアルデータ
読出速度がともに向上された半導体記憶装置を提供でき
る。
請求項１または２記載の装置の効果に加え、データ線に
与えられるデータを、複数の第２メモリセルに所定の順
序でシリアルに書込むことができ、さらに書込んだデー
タを第１メモリセルアレイに転送できる。その結果、所
定順序で第１メモリセルアレイにデータを書込むことの
できる、シリアルデータ書込速度およびシリアルデータ
読出速度がともに向上された半導体記憶装置を提供でき
る。
請求項４記載の発明に係る半導体記憶装置によれば、
第１メモリセルアレイから読出されたデータ信号がデー
タ線に転送されるまでの経路と、データ線に与えられた
データ信号が第１メモリセルアレイに転送されるまでの
経路とがデータ線および第２メモリセル間で異なる。こ
のため、第２メモリセルに含まれる第１および第２の反
転手段のうち、第２メモリセルからデータ線にデータを
出力する方の第２の反転手段を構成するＰチャネルMOS
トランジスタおよびＮチャネルMOSトランジスタのチャ
ネル幅を大きくしても、データ線から第２メモリセルに
データが転送されにくくなるという問題は生じない。さ
らに、もう一方の第１の反転手段を構成するＰチャネル
MOSトランジスタおよびＮチャネルMOSトランジスタのチ
ャネル幅を小さくしても、第２メモリセルからデータ線
へのデータの転送が困難となるという問題は生じない。
したがって、データ読出時には、第１メモリセルアレイ
から第２メモリセルにデータが容易に転送され、かつ、
第２メモリセルからデータ線にデータが容易に転送され
るので、データ読出速度が向上する。また、データ書込
時にはデータ線から第２メモリセルにデータが容易に転
送されるので、データ書込速度も向上する。その結果、
シリアルデータ書込速度およびシリアルデータ読出速度
がともに向上された半導体記憶装置を提供できる。
第１メモリセルアレイから読出されたデータ信号がデー
タ線に転送されるまでの経路と、データ線に与えられた
データ信号が第１メモリセルアレイに転送されるまでの
経路とがデータ線および第２メモリセル間で異なる。こ
のため、第２メモリセルに含まれる第１および第２の反
転手段のうち、第２メモリセルからデータ線にデータを
出力する方の第２の反転手段を構成するＰチャネルMOS
トランジスタおよびＮチャネルMOSトランジスタのチャ
ネル幅を大きくしても、データ線から第２メモリセルに
データが転送されにくくなるという問題は生じない。さ
らに、もう一方の第１の反転手段を構成するＰチャネル
MOSトランジスタおよびＮチャネルMOSトランジスタのチ
ャネル幅を小さくしても、第２メモリセルからデータ線
へのデータの転送が困難となるという問題は生じない。
したがって、データ読出時には、第１メモリセルアレイ
から第２メモリセルにデータが容易に転送され、かつ、
第２メモリセルからデータ線にデータが容易に転送され
るので、データ読出速度が向上する。また、データ書込
時にはデータ線から第２メモリセルにデータが容易に転
送されるので、データ書込速度も向上する。その結果、
シリアルデータ書込速度およびシリアルデータ読出速度
がともに向上された半導体記憶装置を提供できる。
請求項５記載の発明に係る半導体記憶装置によれば、
第１メモリセルアレイから読出されたデータ信号がデー
タ線に転送されるまでの経路と、データ線に与えられた
データ信号が第１メモリセルアレイに転送されるまでの
経路とがデータ線および第２メモリセル間で異なる。こ
のため、第２メモリセルに含まれる第１および第２の反
転手段のうち、第２メモリセルからデータ線にデータを
出力する方の第２の反転手段を構成するＰチャネルMOS
トランジスタおよびＮチャネルMOSトランジスタのチャ
ネル幅を大きくしても、データ線から第２メモリセルに
データが転送されにくくなるという問題は生じない。さ
らに、もう一方の第１の反転手段を構成するＰチャネル
MOSトランジスタおよびＮチャネルMOSトランジスタのチ
ャネル幅を小さくしても、第２メモリセルからデータ線
へのデータの転送が困難となるという問題は生じない。
また、センスアンプから第２メモリセルへの、第１メモ
リセルアレイからの読出データの転送が容易に行なえ
る。データ読出時には、第１メモリセルアレイから第２
メモリセルにデータが容易に転送され、かつ、第２メモ
リセルからデータ線にデータが容易に転送されるので、
データ読出速度が向上する。また、データ書込時にはデ
ータ線から第２メモリセルにデータが容易に転送される
ので、データ書込速度も向上する。その結果、シリアル
データ書込速度およびシリアルデータ読出速度がともに
向上された半導体記憶装置を提供できる。
第１メモリセルアレイから読出されたデータ信号がデー
タ線に転送されるまでの経路と、データ線に与えられた
データ信号が第１メモリセルアレイに転送されるまでの
経路とがデータ線および第２メモリセル間で異なる。こ
のため、第２メモリセルに含まれる第１および第２の反
転手段のうち、第２メモリセルからデータ線にデータを
出力する方の第２の反転手段を構成するＰチャネルMOS
トランジスタおよびＮチャネルMOSトランジスタのチャ
ネル幅を大きくしても、データ線から第２メモリセルに
データが転送されにくくなるという問題は生じない。さ
らに、もう一方の第１の反転手段を構成するＰチャネル
MOSトランジスタおよびＮチャネルMOSトランジスタのチ
ャネル幅を小さくしても、第２メモリセルからデータ線
へのデータの転送が困難となるという問題は生じない。
また、センスアンプから第２メモリセルへの、第１メモ
リセルアレイからの読出データの転送が容易に行なえ
る。データ読出時には、第１メモリセルアレイから第２
メモリセルにデータが容易に転送され、かつ、第２メモ
リセルからデータ線にデータが容易に転送されるので、
データ読出速度が向上する。また、データ書込時にはデ
ータ線から第２メモリセルにデータが容易に転送される
ので、データ書込速度も向上する。その結果、シリアル
データ書込速度およびシリアルデータ読出速度がともに
向上された半導体記憶装置を提供できる。
第１図は本発明の一実施例のデュアルポートメモリの部
分構成を示す概略ブロック図、第２図は第１図における
シリアルメモリセル40の構成を詳細に示す回路図、第３
図は第１図における任意のビット線対に対応して設けら
れる、シリアルデータ読出しおよび書込みのための回路
の構成を詳細に示す回路図、第４図は第１図における任
意のシリアルメモリアレイからデータ線にデータを転送
するための回路動作を説明するためのタイミングチャー
ト図、第５図は第１図におけるデータ線から任意のシリ
アルメモリセルにデータを転送するための回路動作を説
明するためのタイミングチャート図、第６図は従来のデ
ュアルポートメモリの全体構成を示すブロック図、第７
図は従来のデュアルポートメモリの部分構成を示す回路
図、第８図は第７図におけるセンスアンプ30の構成を詳
細に示す回路図、第９図は第７図におけるシリアルメモ
リセルの構成を詳細に示す回路図、第10図は第７図にお
いてセンスアンプから対応するシリアルメモリセルにデ
ータを転送するための回路動作を説明するためのタイミ
ングチャート図、第11図は第７図においてシリアルメモ
リセルから対応するセンスアンプにデータを転送するた
めの回路動作を説明するためのタイミングチャート図、
第12図は第７図においてデータ線からシリアルメモリセ
ルにデータを転送するための回路動作を説明するための
タイミングチャート図、第13図は第７図においてシリア
ルメモリセルからデータ線にデータを転送するための回
路動作を説明するためのタイミングチャート図、第14図
は、第７図における任意のビット線対に対応して設けら
れる、シリアルデータ読出しおよび書込みのための回路
の構成を詳細に示す回路図である。 図において、１はデュアルポートメモリチップ、２はメ
モリアレイ、３はセンスアンプ部、４はシリアルレジス
タ部、５はシリアルバスライン、６はシリアルデコーダ
部、７はカウンタ部、11は行アドレスバッファ、12は列
アドレスバッファ、13は行デコーダ、14は列デコーダ、
15はデータバスライン、MCはメモリセル、WLはワード
線、BLならびにBITおよび▲▼はビット線、30は
センスアンプ、40はシリアルメモリセル、410,420,430,
および440はインバータ、240は読出し選択信号線、250
は書込み選択信号線、100,110,および130はデータ線で
ある。 なお、図中、同一符号は同一または相当部分を示す。
分構成を示す概略ブロック図、第２図は第１図における
シリアルメモリセル40の構成を詳細に示す回路図、第３
図は第１図における任意のビット線対に対応して設けら
れる、シリアルデータ読出しおよび書込みのための回路
の構成を詳細に示す回路図、第４図は第１図における任
意のシリアルメモリアレイからデータ線にデータを転送
するための回路動作を説明するためのタイミングチャー
ト図、第５図は第１図におけるデータ線から任意のシリ
アルメモリセルにデータを転送するための回路動作を説
明するためのタイミングチャート図、第６図は従来のデ
ュアルポートメモリの全体構成を示すブロック図、第７
図は従来のデュアルポートメモリの部分構成を示す回路
図、第８図は第７図におけるセンスアンプ30の構成を詳
細に示す回路図、第９図は第７図におけるシリアルメモ
リセルの構成を詳細に示す回路図、第10図は第７図にお
いてセンスアンプから対応するシリアルメモリセルにデ
ータを転送するための回路動作を説明するためのタイミ
ングチャート図、第11図は第７図においてシリアルメモ
リセルから対応するセンスアンプにデータを転送するた
めの回路動作を説明するためのタイミングチャート図、
第12図は第７図においてデータ線からシリアルメモリセ
ルにデータを転送するための回路動作を説明するための
タイミングチャート図、第13図は第７図においてシリア
ルメモリセルからデータ線にデータを転送するための回
路動作を説明するためのタイミングチャート図、第14図
は、第７図における任意のビット線対に対応して設けら
れる、シリアルデータ読出しおよび書込みのための回路
の構成を詳細に示す回路図である。 図において、１はデュアルポートメモリチップ、２はメ
モリアレイ、３はセンスアンプ部、４はシリアルレジス
タ部、５はシリアルバスライン、６はシリアルデコーダ
部、７はカウンタ部、11は行アドレスバッファ、12は列
アドレスバッファ、13は行デコーダ、14は列デコーダ、
15はデータバスライン、MCはメモリセル、WLはワード
線、BLならびにBITおよび▲▼はビット線、30は
センスアンプ、40はシリアルメモリセル、410,420,430,
および440はインバータ、240は読出し選択信号線、250
は書込み選択信号線、100,110,および130はデータ線で
ある。 なお、図中、同一符号は同一または相当部分を示す。
Claims (5)
- 【請求項１】複数行、複数列にマトリクス状に配設され
た複数の第１メモリセルを有した第１のメモリセルアレ
イ、 複数列に配設され、それぞれが対応した列に配設された
前記複数の第１メモリセルに接続された複数のビット線
対、 複数列に配設され、それぞれが対応した列に配設された
前記ビット線対に接続された複数のセンスアンプ、 複数列に配設され、それぞれが第１ノードと第２ノード
とを有するとともに、入力ノードが前記第２ノードに接
続されるとともに出力ノードが前記第１ノードに接続さ
れる第１の反転手段と、入力ノードが前記第１ノードに
接続されるとともに出力ノードが前記第２ノードに接続
され、前記第１の反転手段より駆動能力が大きい第２の
反転手段とを有した複数の第２メモリセル、 複数列に配設され、それぞれが対応した列に配設された
前記ビット線対の一方のビット線と対応した列に配設さ
れた前記第２メモリセルの第１ノードとの間に接続さ
れ、データ転送信号に基づいて導通状態を制御される複
数の第１の結合手段、 複数列に配設され、それぞれが対応した列に配設された
前記第２メモリセルの第１ノードとデータ線との間に接
続され、書込選択信号に基づいて導通状態を制御される
複数の第２の結合手段、 複数列に配設され、それぞれが対応した列に配設された
前記第２メモリセルの第２ノードとデータ線との間に接
続され、読出選択信号に基づいて導通状態を制御される
複数の第３の結合手段を備えた半導体記憶装置。 - 【請求項２】複数の第２メモリセルに記憶されたデータ
をデータ線に読出すときに、すべての第２の結合手段を
非導通状態にする書込選択信号を出力し、所定の順序に
従って複数の第３の結合手段を選択的に導通状態とする
読出選択信号を出力する手段を備えた請求項１記載の半
導体記憶装置。 - 【請求項３】データ線に伝達されたデータを複数の第２
メモリセルに記憶させるときに、すべての第３の結合手
段を非導通状態にする読出選択信号を出力し、所定の順
序に従って複数の第２の結合手段を選択的に導通状態と
する書込選択信号を出力する手段を備えた請求項１また
は２記載の半導体記憶装置。 - 【請求項４】複数行、複数列にマトリクス状に配設され
た複数の第１メモリセルを有した第１のメモリセルアレ
イ、 複数列に配設され、それぞれが対応した列に配設された
前記複数の第１メモリセルに接続された複数のビット線
対、 複数列に配設され、それぞれが対応した列に配設された
前記ビット線対に接続された複数のセンスアンプ、 複数列に配設され、それぞれが第１ノードと第２ノード
とを有するとともに、入力ノードが前記第２ノードに接
続されるとともに出力ノードが前記第１ノードに接続さ
れる第１の反転手段と、入力ノードが前記第１ノードに
接続されるとともに出力ノードが前記第２ノードに接続
される第２の反転手段とを有した複数の第２メモリセ
ル、 複数列に配設され、それぞれが対応した列に配設された
前記ビット線対の一方のビット線と対応した列に配設さ
れた前記第２メモリセルの第１ノードとの間に接続さ
れ、データ転送信号に基づいて導通状態を制御される複
数の第１の結合手段、 複数列に配設され、それぞれが対応した列に配設された
前記第２メモリセルの第１ノードとデータ線との間に接
続され、書込選択信号に基づいて導通状態を制御される
複数の第２の結合手段、 複数列に配設され、それぞれが対応した列に配設された
前記第２メモリセルの第２ノードと前記データ線との間
に接続され、読出選択信号に基づいて導通状態を制御さ
れる複数の第３の結合手段とを備え、 前記第２メモリセルの第２の反転手段は、電源電位ノー
ドと前記第２ノードとの間に接続されたＰチャネルMOS
トランジスタと、前記第２ノードと接地電位ノードとの
間に接続されたＮチャネルMOSトランジスタとを有し、 前記第２メモリセルの第１の反転手段は、電源電位ノー
ドと前記第１ノードとの間に接続され、前記第２の反転
手段のＰチャネルMOSトランジスタよりチャネル幅の小
さいＰチャネルMOSトランジスタと、前記第１ノードと
接地電位ノードとの間に接続され、前記第２の反転手段
のＮチャネルMOSトランジスタよりチャネル幅の小さい
ＮチャネルMOSトランジスタとを有していることを特徴
とする半導体記憶装置。 - 【請求項５】複数行、複数列にマトリクス状に配設され
た複数の第１メモリセルを有した第１のメモリセルアレ
イ、 複数列に配設され、それぞれが対応した列に配設された
前記複数の第１メモリセルに接続された複数のビット線
対、 複数列に配設され、それぞれが、第１の信号線と対応し
た列に配設された前記ビット線対の一方のビット線との
間に接続されるとともにゲート電極が対応した列に配設
された前記ビット線対の他方のビット線に接続されるＰ
チャネルMOSトランジスタと、第１の信号線と対応した
列に配設された前記ビット線対の他方のビット線との間
に接続されるとともにゲート電極が対応した列に配設さ
れた前記ビット線対の一方のビット線に接続されるＰチ
ャネルMOSトランジスタと、第２の信号線と対応した列
に配設された前記ビット線対の一方のビット線との間に
接続されるとともにゲート電極が対応した列に配設され
た前記ビット線対の他方のビット線に接続されるＮチャ
ネルMOSトランジスタと、第２の信号線と対応した列に
配設された前記ビット線対の他方のビット線との間に接
続されるとともにゲート電極が対応した列に配設された
前記ビット線対の一方のビット線に接続されるＮチャネ
ルMOSトランジスタとを有した複数のセンスアンプ、 複数列に配設され、それぞれが第１ノードと第２ノード
とを有するとともに、入力ノードが前記第２ノードに接
続されるとともに出力ノードが前記第１ノードに接続さ
れる第１の反転手段と、入力ノードが前記第１ノードに
接続されるとともに出力ノードが前記第２ノードに接続
される第２の反転手段とを有した複数の第２メモリセ
ル、 複数列に配設され、それぞれが対応した列に配設された
前記ビット線対の一方のビット線と対応した列に配設さ
れた前記第２メモリセルの第１ノードとの間に接続さ
れ、データ転送信号に基づいて導通状態を制御される複
数の第１の結合手段、 複数列に配設され、それぞれが対応した列に配設された
前記第２メモリセルの第１ノードとデータ線との間に接
続され、書込選択信号に基づいて導通状態を制御される
複数の第２の結合手段、 複数列に配設され、それぞれが対応した列に配設された
前記第２メモリセルの第２ノードと前記データ線との間
に接続され、読出選択信号に基づいて導通状態を制御さ
れる複数の第３の結合手段とを備え、 前記第２メモリセルの第２の反転手段は、電源電位ノー
ドと前記第２ノードとの間に接続されたＰチャネルMOS
トランジスタと、前記第２ノードと接地電位ノードとの
間に接続されたＮチャネルMOSトランジスタとを有し、 前記第２メモリセルの第１の反転手段は、電源電位ノー
ドと前記第１ノードとの間に接続され、前記第２の反転
手段のＰチャネルMOSトランジスタおよび前記センスア
ンプのＮチャネルMOSトランジスタよりチャネル幅が小
さいＰチャネルMOSトランジスタと、前記第１ノードと
接地電位ノードとの間に接続され、前記第２の反転手段
のＮチャネルMOSトランジスタおよび前記センスアンプ
のＰチャネルMOSトランジスタよりチャネル幅が小さい
ＮチャネルMOSトランジスタとを有していることを特徴
とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2316849A JP2604276B2 (ja) | 1990-11-20 | 1990-11-20 | 半導体記憶装置 |
| KR1019910020004A KR950006334B1 (ko) | 1990-11-20 | 1991-11-12 | 반도체 기억장치 |
| US07/794,094 US5327386A (en) | 1990-11-20 | 1991-11-18 | Dual port semiconductor memory device with high speed data transfer during reading and writing modes |
| ITMI913080A IT1252271B (it) | 1990-11-20 | 1991-11-19 | Dispositivo di memoria a semiconduttore avente due matrici di memoria eseguenti trasmissione e ricezione mutua di dati |
| DE4138102A DE4138102C2 (de) | 1990-11-20 | 1991-11-19 | Halbleiterspeichereinrichtung und Verfahren zum Betreiben einer Halbleiterspeichereinrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2316849A JP2604276B2 (ja) | 1990-11-20 | 1990-11-20 | 半導体記憶装置 |
Publications (2)
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| JPH04184785A JPH04184785A (ja) | 1992-07-01 |
| JP2604276B2 true JP2604276B2 (ja) | 1997-04-30 |
Family
ID=18081606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2316849A Expired - Lifetime JP2604276B2 (ja) | 1990-11-20 | 1990-11-20 | 半導体記憶装置 |
Country Status (5)
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| JP (1) | JP2604276B2 (ja) |
| KR (1) | KR950006334B1 (ja) |
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-
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- 1991-11-19 DE DE4138102A patent/DE4138102C2/de not_active Expired - Fee Related
- 1991-11-19 IT ITMI913080A patent/IT1252271B/it active IP Right Grant
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