JPS62165785A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ この発明は半導体記憶装置、特に外部から与えられるア
ドレス信号の変化に応答して発生される内部同期信号を
用いて所望の出力信号線を中間電位に保持して高速動作
を補償する方式の半導体記憶装置に関する。

［従来の技術］ 半導体記憶装置には、ダイナミック型やスタティック型
などの種々の種類がある。今、従来の半導体記憶装置の
一例として、スタティック型ＲＡＭ（ランダム・アクセ
ス・メモリ）について説明する。

第５図は従来のスタティックＲＡＭの構成の一例を示す
ブロック図である。まず、第５図を参照して従来のスタ
ティックＲＡ　Ｍの構成について説明する。

情報を記憶するメモリセルは、複数個のブロックに分割
される。各メモリブロックは同一の構成を有しており、
メモリセルがアレイ状に配列されたメモリセルアレイ１
と、メモリセルアレイ１に含まれるメモリセルのうちの
ＪＪ力方向整列したメモリセルがそれぞれに接続される
ビット線対群４と、ビット線対群４の各々に対して設け
られ、対応するビット線対４上の信号を伝達するための
トランスファゲート群７と、外部から与えられる列アド
レス信号をデコードするＹデコーダ５を介して与えられ
る列アドレスデコード信号６により選択されたトランス
ファゲート群７のうちの１〜ランスフアゲートを介して
与えられる信号（電ＷＬ）を検出して増幅して出力する
センスアンプ９とから構成される。メモリセルアレイブ
ロックの外部には、外部アドレス信号６０の変化に応答
して内部同期信号１８を発生してスイッチ選択信号発生
回路１２へ与えるとともに中間電位制御信号２ｏを発生
して中間電位供給回路２１へ与える内部同期回路１つと
、内部同期回路１９からの内部同期信号１８に応答して
活性化され、列アドレス信号１７に基づいてスイッチ選
択信号１３を発生して各スイッチ回路１１へ与えるスイ
ッチ選択信号発生回路１２と、メモリセルアレイブロッ
クの各々に含まれるセンスアンプ９に対してセンスアン
プ出力信号線１０を介してそれぞれ接続され、スイッチ
選択信号発生回路１２からのスイッチ選択信号１３に応
答して導通制御されて対応するセンスアンプ９の出力を
出力データバス１４上へ伝達するスイッチ回路１１と、
内部同期回路１つからの中間電位制御信号２０に応答し
て出力データバス１４上のレベルを′Ｈ″と′Ｌ″との
間の中ｆ［位に保持する中間電位供給回路２１と、出力
データパスコ４に接続されて出力データバス１４上の信
号を波形整形して出力端子１６へ与える出力バッファ１
５とが設けられる。

次に動作について説明する。外部から与えられる行アド
レス信号に応答して、メモリセルアレイ１を構成する複
数のメモリセル行のうちの行アドレス信号が指定するワ
ード線く図示せず）が活性状態“°Ｈ′′となってメモ
リセル行２が選択される。

これにより、選択されたメモリセル行２に接続されてい
るメモリセル群３に記憶されているデータが、メモリセ
ル詳３に含まれるメモリセルがそれぞれ接続されている
ピッ［−線対群４上に読出される。これと同時に、列ア
ドレス信号をデコードして出力するＹデコーダ５から列
アドレスデコード信号６がトランスフ７ゲ一１〜群７へ
与えられる。

トランスファゲート詳７は、ビット線対群４の各ビット
線にそれぞれ接続されるトランスファゲートから構成さ
れており、Ｙデコーダ５からの列アドレスデコード信号
６により対応するトランス７？ゲートが導通状態となる
。これにより、各ビット線対群４のうちの１対のビット
線対上のデータが選択されてＩ１０線８上へ伝達される
。ｌ１０Ｉｌｌｓ上のデータはセンスアンプ９へ与えら
れてそこで増゛幅されてセンスアンプ出力信号線１ｏを
介して、スイッチ回路１１へ与えられる。スイッチ回路
１１は、スイッチ選択信号発生回路１２から与えられる
スイッチ選択信号１３に応答して導通制御される。スイ
ッチ選択信号発生回路１２は、内部同期回路１９からの
内部同期信号１８により活性化され、列アドレス信号１
７に応答して複数個のスイッチ回路１１のうちの１つの
みを選択するスイッチ選択信号１３を発生して各スイッ
チ回路１１へ与える。これにより１選択されて導通状態
となったスイッチ回路１１を介して、対応するセンスア
ンプ出力信号線１０が出力データバス１４に電気的に接
続される。この結果、センスアンプ出力信号線１ｏ上の
データが導通状態のスイッチ回路１１を介して出力デー
タバス１４上へ伝達され、出力バッフ７１５で波形整形
された後、出力端子１６へ伝達される。

ここで、第５図に示されるように、メモリセルアレイは
複数個のメモリブロックに分割されている。また、各メ
モリブロックには、センスアンプ９が設けられている。

これｔ、よ以下の理由によっている。半導体記憶装置の
記う容量が大容量化されてくるに従い、そこに含まれる
メモリセルの数も増大する。これに従ってセンスアンプ
９が受は持つビット線対４の本数も増大する。このとき
、センスアンプ９が１個のみである場合、それに接続さ
れるＩ１０線８の長さが長くなって、配線長に依存する
奇生容量が大きくなり、信号のＲＣ遅延（Ｒ：配線抵抗
、Ｃ：配線容Ｉ）が大きくなって、アクセス時間が増大
するなどの性能の低下がもたらされる。これを避けるた
めに、メモリセルアレイを分割し１つのセンスアンプ９
が受は持つビット線対４の本数を低減し、Ｔ、ｌＯ線８
の長さが長くならないようにしている。

メモリセルアレイが複数個のブロックに分割されている
場合、上述のように各メモリブロックに設けられたセン
スアンプ出力信号１１０上の出力データのうちの１つを
スイッチ回路１１により選択して出力データパスコ４上
へ伝達する。ところが、出力データバス１４はすべての
センスアンプ９にわたってｌ！ｉｌ！ｌｉｔしなければ
ならないため、その配線長に依存する寄生容量が大きく
なり、アクセス時間が長くなる。この出力データバス１
４の配ｔａ長に起因するアクセス時間の増大を防ぐため
の方法として、内部同期回路１９によって生成された中
間電位制御信号２０を用いて、出力データパスコ４上に
センスアンプ出力データが読出される直前に、出力デー
タパスコ４に“°Ｈ″レベルと”　Ｌ　”レベルとの中
間の電位を強制的に与える方法（以下、単「出力データ
バスを中間電位にする方法」と記す。）がある。

第６図は出力データバスを中間電位にする半導体記憶装
置における各信号線上のｆＺ号のタイミングを示す図で
ある。以下、第５図および第６図を参照して動作につい
て説明する。アドレス信号６０（第６図（ａ））が変化
すると、読出されたメモリセルのデータに応じて、セン
スアンプ９の出力（第６図（ｂ）ンが、°″Ｉ−１”か
ら”　Ｌ　”または“Ｌ″から“Ｈ″に変化する。セン
スアンプ９の出力（第６図（ｂ））が変化すると、それ
に応じて出力データバス１４上の信号レベルが変化する
。

出力データバス１４を中間電位にしない場合、第６図（
Ｃ）に示されるように、出力データバス１４はその配線
長に依存する奇生容量が大きいので、信号レベルの変化
はセンスアンプ９出力より緩やかになる。そのため、セ
ンスアンプ９出力（第６図（ｂ））が、”　Ｈ”からＬ
　”に変化する場合の波形とＬ′°から“Ｈ”に変化す
る場合の波形の交差時点２６（以下、単に波形の交着時
点と称す）に比べ、出力データバス１４のレベル〈第６
図（Ｃ〉）の波形の交差時点２７はいくらか遅れてしま
う。これを防止するために、センスアンプ９出力の交差
時点２６の直前に中間電位制御イ：号２０（第６図（（
１）＞によって制御される中間電位供給回路２１を用い
て出力データバス１４を強制的に中間電位にすれば、出
力データバス１４上の信号波形は第６図（ｅ　）に示さ
れるようになり、出力データバス１４上の信号波形の交
差時点２９のセンスアンプ９出力の交差時点２６からの
遅れを（浜めで小さくすることができる。ここで、第６
図＜ｅ　＞におけるｖ門は中間電位レベルを示す。

この結果、出力バッフ？１５を介して出力端子１６へ与
えられる信号波形も第６図（ｈ　）に示されるようにな
り、そのアクセス時間Ｔ２は出力データバス１４を中間
電位にしない場合の出力端子１６における信号波形（第
６図（ｇ））におけるアクセス時間Ｔ１と比べ短くする
ことができる。ここで、内部同期信号１８（第６図（ｆ
））および中間電位供給回路２０（第６図（ｄ〉）の信
号波形は単に一例であり、期間Ｔの聞出力データバス１
４に中間電位が与えられる。

［発明が解決しようとする問題点］ 従来の半導体記憶装置は上述のように構成されている。

ところが、出力バッファ１５の入力段は通常、たとえば
インバータ、ＮＡＮＤゲートまたはＮＯＲゲート等の組
合わせ回路もしくはラッチ回路で構成される。これらの
うちのいずれの回路構成であれ、入力論理しきい値（出
力レベルを変化させる入力レベル）をもつ。すなわち、
たとえば出力データバス１４上の信号レベルがその入力
論理しきい値より高い電位にあれば°゛Ｌ′Ｌ′ルベル
に出力し、出力データバス１４上の信号レベルがその入
力論理しきい値より低い電位であれば゛Ｈ″レベルを次
段に出力する。

従来の半導体記憶装置の構成においては、センスアンプ
出力データバス１４に与えるべき中間電位（第６図＜ｅ
　＞のＶ門〉を、出カバソファ１５の入力段の入力論理
しきい値と全く同一電位に制御することは極めて困難で
ある。これは、たとえばノイズ、素子特性のばらつきな
どの理由によっている。したがって、従来の半導体記憶
装置においては、出力データパスコ４が中間電位ｖｉと
なった時点（第６図＜ｅ　＞の２９〉での出力データバ
ス１４上のレベルは、出力バッファ１５の入力段の入力
論理しきい値よりいくらか高いかまたはいくらか低くな
っている。今−例として、出力データパスコ４上の中間
電位ｖ門が出力バッファ１５の入力段の入力論理しきい
値よりいくらか高い場合を考える。このとき、出力デー
タパスコ４が中間電位Ｖｍになっている期間Ｔにおいて
は、出力バッフ７１５の入力段は必ず°゛Ｌ′Ｌ′ルベ
ルへ出力することになり、結果として出力端子１６も期
間Ｔの間“”Ｌ”（または’Ｈ”）レベルを出力するこ
とになる。この結果、第６図（ｉ）。

（ｊ　）および（ｋ　）に示されるように、出力ノイズ
がちたらされることになる。第６図〈１）は読出データ
がアドレス信号の変化に伴って“’　ｌ−１”から”′
し”に変化する場合、第６図（ｊ　）は続出データが“
Ｌ゛′からＨ″に変化する場合、および第６図（ｋ）は
読出データが゛Ｈ″からＨ″へと連続する場合の出力端
子１６における信号波形を示している。ここで、第６図
（ｊ　＞の場合、前サイクルのデータがＬ　”のためｗ
Ｊ開Ｔにおいて”　Ｌ　”が出されても前サイクルのデ
ータと同一であるので、見かけ上、出力ノイズが存在し
ない様に見える。第６図（１）ないしくｋ＞から見られ
るように、いずれの場合においても、真のデータが出力
される直前に、一度“Ｌ″レベル出力されることになる
。第６図（＋＞ないしくｋ　）においては、出力端子１
６のレベルが期間Ｔの間゛″Ｌ　”レベルになる場合が
示されている。しかし、出力端子１６における信号レベ
ルが期間Ｔの間”　Ｈ”になる場合も同様である。この
ことによって、°″Ｈ”のデータ読出しと°′Ｌ′°の
データご出しとのアクセス時間の違いが引き起こされる
のみならず、状態変化に伴うアクセス時間の増大や、状
態変化による貫通電流が流れることに起因する消費Ｎ流
の増大がもたらされるなどの問題点があった。

それゆえ、この発明の目的は上述のような問題点を除去
し、たとえば出力データバス１４をデータ読出し直前に
中間電位にする方法をとる場合（こおいて、中間電位が
与えられる期間１−　ｉこお（Ｘてもたとえば出力端子
１６における信号レベｊしがその前のデータサイクルで
読出された信号レベルを保持し続けることができ、中間
電位が出力ノイズをもたらさないようにした半導体記憶
ｖＲＷｔを提供することである。

［問題点を解決するための手段］ この発明による半導体記憶装置は、中間電位が供給され
る出力信号線とこの出力信号線上の信号を受ける回路と
の間に、その入出力特性にヒステレシス特性を有するラ
ッチ回路、すなわちたとえばシュミツトド・リガ回路を
挿入するようにしたものである。

出力信号綿はたとえば出力データバスであり出力信号線
上の信号を受ける回路はたとえば出力バッファである。

ヒステレシス特性をもつラッチ回路は、好ましくは第１
のインバータと第２のインバータとを含み、第１のイン
バータの出力が第２のインバータの入力へ与えられ、第
２のインバータの出力が第１のインバータの入力へ与え
られて信号出力は第１のインバータの出力端子から与え
られるように構成される。

ヒステリシス特性をもつランチ回路は、中間電位を内に
含むヒステレシスループを描く。

［作用〕 この発明におけるヒステレシス特性を有するラッチ回路
は、中間電位より高くなったレベルの信号を受けるとき
に状態を反転させて出力し、かつ中間電位より予め定め
られた電位だけ低くなった信号レベルを受けるときにそ
の状態を反転させて出力する。したがって、出力信号線
上のレベルがほぼ中間電位レベルにあるとき、ラッチ回
路出力はその中間電位が与えられる前の状態を保持して
いる。

今、ヒステリシス特性をもつラッチ回路とじてシュミッ
トトリガ回路を用い、出力信号線を出力データバスとし
、シュミットトリガ回路を出力データバスと出カバソフ
ァとの間に挿入した場合について少し具体的に説明する
。シュミットトリガ回路は、出力データパス信号の信号
と同じ論理信号を出力するものであっても、論理を反転
させて出力する構成のいずれであってもよいが、−例と
して、論理反転させて出力する構成の場合について説明
する。

シュミットトリガ回路の出力を″Ｌ”から“Ｈ“に変化
させるための入力論理しきい埴は出力データバスの中間
電位よりも成る一定の電位差だけ低く、かつその出力を
Ｈ゛′からＬ″に変化させるための入力論理しきい値は
出力データバスの中間電位よりも成る予め定められた電
位差だけ高くなるように設定される。このことにより出
力データバス上のレベルが中間電位になっている期間で
は、シュミットトリガ回路はトリガされず、その出力が
変化することなく前のデータサイクルで読出された出力
を保持するので、出力端子もその前のデータサイクルで
読出されたデータを保持している。その後、出力データ
バスが中間電位から解放され、そのレベルがシュミット
トリガ回路の入力論理しきい値を越えるとシュミットト
リガ回路がトリガされてその出力が変化する。これによ
り出力ノイズを除去することができる。

し発明の実施例］ 以下、この発明の一実施例を図面を参照して説明する。

第１図はこの発明の一実施例である半導体記憶装置の構
成の一例を示す図である。第１図において、この発明の
特徴どして、出力データバス１４と出力バッファ１５と
の間にその人出力特性にヒステリシス特性を有するラッ
チ回路すなわちシュミットトリガ回路３つが挿入される
。これ以外の構成は第５図に示される従来の半導体記憶
装置の構成と同一であり対応する部分には同一の参照番
号が付されている。

第２図はこの発明により挿入されたシュミットトリガ回
路の入出力電圧特性の一例を示す図である。第２図にお
いて、ＶＬＨはその出力を“Ｌ”から“Ｈ”に変化させ
るためのシュミットトリガ回路の入力論理しきい値、Ｖ
ＭＬはその出力を”　Ｈ”からＬ″に変化させるための
シュミットトリガ回路の入力論理しきい値、およびＶＭ
は出力データバスに与えられる中間電位のレベルをそれ
ぞれ示す。一方の入力論理しきい値ＶＬＭは中間電位ｖ
門よりある電位差だけ低（設定され、他方の入力論理し
きい値ＶＨ，は中間電位ＶＭよりある電位差だけ高く設
定される。第２図に示されるように、シュミットトリガ
回路３つは出力データバス上の論理を反転させて出力す
る構成となっている。

第３図はこの発明によるシュミットトリガ回路の動作を
説明するための信号波形図である。以下、第１図ないし
第３図を参照してこの発明の一実施例である半導体記憶
装置の動作について説明する。

出力データバス１４上にメモリセルのデータが読出され
るまでの過程および各ＩＩＩＩＪ１１１信号のタイミン
グは従来の半導体記憶装置（第５図、第６図）の場合と
同一である。中間電位制御信号２０（第３図（ｂ））に
応答して期間Ｔの聞出力データバス１４は中間電位ｖＰ
Ｘに保持される。出力データパスコ４上のレベルはその
前の状態に応じて“Ｈ″、レベルまたは゛″Ｌ″Ｌ″レ
ベル間電位ＶＭレベルに変化する。しかし、第２図に示
されるシュミットトリガ回路３つの入出力電圧特性によ
り、シュミットトリガ回路３つの出力は期間Ｔの間はそ
の以前の状態を保持している。すなわち、出力データバ
ス１４上のレベルが“Ｈ”から中間電位Ｖ、に変化して
も、その場合の入力論理しきい値はＶＬＨであり、シュ
ミットトリガ回路３９はトリガされず出力状態は変化し
ない。また、出力データバス１４上の信号レベルが“Ｌ
”から中間電位ＶＭに変化した場合、そのときの入力論
理しきい値はＶＨＬであるので、このときのシュミット
トリガ回路の出力状態は変化しない。したがって、期間
Ｔの間、出力端子１６におけるデータは中間電位ＶＭが
与えられる前の状態のデータが保持される。この結果、
センスアンプ９の出力の交差時点直前に中間電位制御信
号２０に応答して、出力データバス１４上のレベルを中
間電位ｖ１にしても、出力バッファ１５へ与えられる信
号はその前のデータサイクルで読出された信号レベルで
あり、出力バッファ１５の出力は変化せず、その出力に
ノイズが含まれることもない。次に出力データパスコ４
が中間電位ＶＭから解放されて次のデータが与えられる
と、出力データバス１４上のレベルは読出されたデータ
に応じて°゛Ｈ″または°′Ｌ°′となり、シュミット
トリガ回路３つはトリガされ、その入力レベルを反転さ
せて出力バッフ７１５へ与える。出力バッファ１５は、
シュミットトリガ回路３９を介して与えられたデータ情
報に応じた信号を出力端子１６へ伝達する。

したがって、出力バッフ？１５は中間電位レベルｖ門の
影響を受けることがないので、その出力を一度＋ｌ　Ｌ
　＋＋またはＨ”にした後データ情報出力することがな
い。したがって、アクセス時間は変化せずまた、消費電
力も増大することはない。

ざらに、出力端子］６に与えられる信号にも出力ノイズ
は含まれない。

第４図はこの発明の一実施例である半導体記憶装置に適
用されるシュミットトリガ回路の構成の一例を示す図で
ある。第４図において、この発明によるシュミットトリ
ガ回路３９は、入力抵抗４４、第１のインバータおよび
第２のインバータを含む。第１のインバータは、相補接
続されたｐチャネノｉ／ＭＯＳトランジスタ４６とｎチ
ャネルＭＯＳトランジスタ４７とから構成される。すな
わち、ｐチャネルＭＯ３ｌ−ランジスタ４６は、そのソ
ースが電源電位Ｖｃｃに接続され、そのドレインがｎチ
ャネルＭ　ＯＳ　トランジスタ４７のドレインに接続さ
れるとともに出力端子５０へ接続され、かつそのゲート
が入力抵抗４４の一方端子ヘノード４５を介して接続さ
れる。ｎチャネルＭｏＳトランジスタ４７は、そのドレ
インがｎチャネルＭＯＳトランジスタ４６のトレインに
接続されるとともに出力端子５０へ接続され、そのソー
スが接地され、そのゲートはノード４５を介して入力抵
抗４４の一方端子に接続される。

第２のインバータは、相補接続されたｎチャネルＭＯＳ
トランジスタ４８とｎチャネルＭＯＳトランジスタ４９
とから構成される。すなわち、ｐチャネルＭＯ８トラン
ジスタ４８は、そのソースが電源電位Ｖ。Ｃに接続され
、そのドレインがｎチャネルＭＯ８トランジスタ４９の
ドレインに接続されるどともにノード４５を介して入力
抵抗４４の一方端子へ接続され、そのゲートの第１屏ン
バータの出力部（すなわちｎチャネルＭＯＳトランジス
タ４６のドレインとｎチャネルＭＯＳトランジスタ４７
のドレインの接続点）に接続される。

ｎチャネルＭＯＳトランジスタ４９は、そのドレインが
ｎチャネルＭＯＳトランジスタ４８のドレインに接続さ
れ、そのソースが接地され、そのゲートが第１のインバ
ータの出力部に接続される。

すなわち、第１のインバータの入力部は第２のインバー
タの出力部に接続され、第１のインバータの出力部は第
２のインバータの入力部に接続される構成となっている
。入力抵抗４４の他方端子は入力ノード４３へ接続され
る。

第１図に示される実施例においては、入力ノード４３は
出力データパスコ４に接続され、出力ノード５０が出力
バッファ１５に接続される。第２図に示される入出力電
圧特性において、横軸の入力電圧は入力ノード４３にお
ける電圧を示し、縦軸の出力電圧は出力ノード５０にお
ける電圧を示す。次に第４図を参照してこの発明の一実
施例であるシュミットトリガ回路の動作についで説明す
る。

ＭＯＳトランジスタ４６．４７は第１のインバータを構
成し、ＭＯＳトランジスタ４８．４９は第２のインバー
タを構成する。第１および第２のインバータのそれぞれ
の出力は他方のインバータの入力に接続される構成であ
り、ラッチ回路を構成する。ノード４３とノード４５の
間には入力抵抗４４が挿入されている。シュミットトリ
ガ回路３９のラッチ状態が反転するためには、抵抗出力
ノード４５の電位が、ＭＯＳトランジスタ４６および４
７で構成される第１のイ“ンバータのしきい値を越える
必要があるが、ノード４５の電位は入力ノード４３の電
位を、入力抵抗４４と第２のインバータの導通している
ＭＯＳトランジスタ（ＭＯＳトランジスタ４８または４
９）とで抵抗分割した値で与えられる。

今、ノード４５の電位が“Ｌ″、ノード５０の電位がＨ
″の状態で安定状態にある場合、ラッチ状態を反転させ
るためには、ノード４５の電位を第１のインバータの入
力論理しきい値以上にする必要がある。このどき、第２
のインバータに含まれるｎチャネルＭＯＳトランジスタ
４つは導通状態であり、ノード４５の電位を下げる方向
に機能する。したがって、これを補償するためにノード
４３へ与えられる電位を第１のインバータの入力論理し
きい直よりさらに成る電位差だけ高くする必要がある。

逆に、ノード４５のレベルが″Ｈ′′、ノード５０のレ
ベルが°Ｌ′′で安定状態にある場合には、第２のイン
バータのｎチャネルＭＯＳトランジスタ４８がオン状態
であり、ノード４５の電位を引き上げる方向に機能する
。したがって、ノード４３の電位を第１のインバータの
入力論理しきい値よりさらに成る電位差だけ低くしなけ
ればこのシュミットトリガ回路３９のラッチ状態は反転
しない。入力ノード４３は出力データバス１４に接続さ
れているので、シュミットトリガ回路の第１のインバー
タの入力論理しきい値と、出力データバス１４へ与えら
れる中間電位ＶＭとを一致させておけば、出力データバ
ス１４に中間電位ｖ門が与えられただけでは、シュミッ
トトリガ回路３つのラッチ状態は反転しない。出力デー
タバス１４が中間電位から解放され、さらに成る電位差
以上高いレベルまたは低いレベルに移行したときに初め
てそのラッチ状態が反転する。これにより、中間電位Ｖ
Ｍの影響による状態変化を防止することができる。

なお、上記実施例においては、シュミットトリが回路が
出力データバス１４上の論理を反転させて出力する場合
について説明しているが、出力データパスコ４上の論理
状態をそのまま出力する構成のシュミット１−リガ回路
であっても同様の効果が得られる。また、抵抗素子４４
は、ポリシリコンで構成しても、そこに含まれるＭＯＳ
トランジスタを転用したもので構成してもよい。

また、第１および第２のインバータはともに、相補接続
されたＭＯＳ　ｌ〜ラランスタからなる０ＭＯ８構成の
場合が示されているが、これに限定されず、ｎチャネル
ＭＯＳトランジスタのみを用いて構成しても同様の効果
が得られる。

また、シュミツ１−トリガ回路は、インバータ２つを用
いたラッチ回路を基本として構成しているが、同じ入出
力電圧特性を有する回路であれば、どのような構成のも
のであっても同様の効果を得ることができる。

ざらに、上記実施例においては、出力データパスに中間
電位を与え、シュミットトリガ回路で出力データパスの
電位を受ける場合を示しているが、中１２！ｌｉｆ位が
与えられる信号線は出力データパスに限定されず、他の
配線容量の大きいたとえばアドレスバッファ出力バス等
の別の信号線であっても同（並の効果が得られる。

また、さらに、上記実施例においては、メモリセルが複
数個のブロックに分割されたスタティックＲＡＭについ
て説明しているが、この発明が適用される半導体記憶装
置はこれに限定されず、他の形式の半導体記憶装置にお
いても同様の効果が得られる。

〔発明の効果］ 以上のように、この発明によれば、高速化のために所望
の信号線に中間電位を与える方式の半導体記憶装置にお
いて、入出力特性にヒステレシス特性を有するラッチ回
路、すなわちシュミットトリガ回路でその信号線上の信
号を受けて次の信号線に信号を伝達するように構成して
いるので、所望の信号線レベルが中間電位であっても次
段以後の信号線は前サイクルの状態を保持することがで
き、それにより出力端子にノイズのない信号を伝達する
ことができ、アクセス時間の変化や消費電流の増大がな
い半導体記憶装置を実現することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例である半導体記憶装置の構
成を示すブロック図である。第２図はこの発明に従う半
導体記憶装置に用いられるシュミットトリガ回路の入出
力電圧特性を示す図である。 第３図はこの発明によるシュミットトリガ回路の動作を
説明するための信号タイミング図である。 第４図はこの発明の一実施例に用いられるシュミットト
リガ回路の構成の一例を示す回路図である。 第５図は従来の半導体記憶装置の構成を示すブロック図
である。第６図は従来の半導体記憶装置の動作を示すタ
イミング図である。 図において、１はメモリセルアレイ、５はＹデコーダ、
９はセンスアンプ、１１はスイッチ回路、１２はスイッ
チ選択信号発生回路、１４は出力データパス、１５は出
カバソファ、１９は内部同期回路、２１は中間電位供給
回路、３つはシュミットトリガ回路、４６．４８はｎチ
ャネルＭＯＳトランジスタ、４７．４９はｎチャネルＭ
Ｏ８ｌ−ランジスタである。 なお、図中、同符号は同一または相当部分を示す。 代　　理　　人　　　　　大　　吉　　増　　雄萬２０ 第３図 けＳ）ｊε功を出力ノード゛ （４６）１ｊ史目ＰテＸネ１しｌ’１Ｑｓ（４７月ｊ文
Ｕ〜テ℃湘し閃０８ （４Ｑ２Ｊ党２目Ｐ今１えＩｔ、／’１０５（４’？、
）２段目Ｎテｔネ１しＭＯＳ（ｋｏ）ｔｆ）ノーＦ 手続補正書（自発） 昭和　　年　　月　　日 １、事件の表示　　　特願昭６１−８３０４号２、発明
の名称 半導体記憶装置 ３、補正をする者 代表者志岐守哉 ４、代理人 ５、補正の対象 明細日の特許請求の範囲および発明の詳細な説明の瀾 ６、補正の内容 （１）　特許請求の範囲を別紙のとおり。 〈２〉　明ａ書第５頁第１０行の「（電流）」を削除す
る。 （３）　明ｍ書第１５頁第１４行ないし１１５行、第１
６頁ＩＴ１行、第１１行、および第２８頁第１０行の「
ヒステレシス特性」を「ヒステリシス特性」に訂正する
。 （４）　明５ｉｔｅ第１６頁第９行の［ヒステレシスル
ープＪを「ヒステリシスループ」に訂正する。 以上 ２、特許請求の範囲 （１）　各々が情報を記憶する複数個のメモリセルを有
し、前記複数個のメモリセルのうちの１個のメモリセル
を外部から与えられるアドレス信号に応答して選択する
半導体記憶装置であって、前記外部アドレス信号の変化
に応答して予め定められた第１の信号線を予め定められ
た期間高電位と低電位との間の中間電位に保持する中間
電位保持手段と、 前記第１の信号線に接続されて前記第１信号線上の信号
をその入力とし、前記第１の信号線上の信号レベルが前
記中間電位を介して前記中間電位より予め定められた値
だけ高い第１の電位に達するときに第１のレベルの信号
を出力し、かつ前記第１の信号線上の信号レベルが前記
中間電位を介して前記中間電位より予め定められた値だ
け低い第２の電位に達するときに第２のレベルの信号を
出力し、その入出力特性にヒステリシスループを有する
ヒステリシスラッチ手段とを備える半導体記憶装置。 （２）　　ｌ１ｉｌｙ記ヒスチ工シスラツチ手段はシュ
ミットトリガ回路である、特許請求の範囲第１項記載の
半導体記憶装置。 （３）　前記シュミットトリガ回路は、その一方端子が
前記第１の信号線に接続される抵抗素子と、 前記抵抗素子の他方端子にその入力端子が接続され、か
つその出力端子が前記シュミット回路の出力端子に接続
されて、与えられた信号を反転して出力する第１のイン
バータと、 前記第１のインバータの出力端子にその入力端子が接続
され、かつその出力端子が前記抵抗素子の他方端子およ
び前記第１のインバータの入力端子に接続される第２の
インバータとから構成される、特許請求の範囲第２項記
載の半導体記憶装置。 く４）　前記第１１′３よび第２のインバータは、ｐチ
ャネル電界効果型トランジスタと０チヤネル電界効果型
トランジスタが相補接続されたＣＭＯＳインバータで構
成される、特許請求の範囲第１項記載の半導体記憶装置
。 （５）　前記半導体記憶装置は、さらに前記外部アドレ
ス信号により選択されたメモリセルが有する情報を検出
して増幅するためのセンスアンプを有しており、前記第
１の信号線は前記センスアンプの出力信号線である。特
許請求の範囲第１項記載の半導体記憶装置。 （６）　前記？！数個のメモリセルは複数個のブロック
に分割されており、前記複数個のブロック各々には、前
記外部アドレス信号に応答して選択されたメモリセルが
有する情報を検出して増幅するためのセンスアンプと、
前記外部アドレス信号に基づいて導通制御されて対応す
るセンスアンプの出力を伝達するスイッチ回路とが設け
られており、 前記第１の信号線は、前記スイッチ回路の各々がそこに
接続される出力信号線である、特許請求の範囲第５項記
載の半導体記憶装置。

Claims (1)

1. 【特許請求の範囲】 （１）各々が情報を記憶する複数個のメモリセルを有し
   、前記複数個のメモリセルのうちの１個のメモリセルを
   外部から与えられるアドレス信号に応答して選択する半
   導体記憶装置であって、前記外部アドレス信号の変化に
   応答して予め定められた第１の信号線を予め定められた
   期間高電位と低電位との間の中間電位に保持する中間電
   位保持手段と、 前記第１の信号線に接続されて前記第１信号線上の信号
   をその入力とし、前記第１の信号線上の信号レベルが前
   記中間電位を介して前記中間電位より予め定められた値
   だけ高い第１の電位に達するときに第１のレベルの信号
   を出力し、かつ前記第１の信号線上の信号レベルが前記
   中間電位を介して前記中間電位より予め定められた値だ
   け低い第２の電位に達するときに第２のレベルの信号を
   出力し、その入出力特性にヒステレシスループを有する
   ヒステレシスラッチ手段とを備える半導体記憶装置。 （２）前記ヒステレシスラッチ手段はシユミットトリガ
   回路である、特許請求の範囲第１項記載の半導体記憶装
   置。 （３）前記シユミットトリガ回路は、 その一方端子が前記第１の信号線に接続される抵抗素子
   と、 前記抵抗素子の他方端子にその入力端子が接続され、か
   つその出力端子が前記シユミット回路の出力端子に接続
   されて、与えられた信号を反転して出力する第１のイン
   バータと、 前記第１のインバータの出力端子にその入力端子が接続
   され、かつその出力端子が前記抵抗素子の他方端子およ
   び前記第１のインバータの入力端子に接続される第２の
   インバータとから構成される、特許請求の範囲第２項記
   載の半導体記憶装置。（４）前記第１および第２のイン
   バータは、ｐチャネル電界効果型トランジスタとｎチャ
   ネル電界効果型トランジスタが相補接続されたＣＭＯＳ
   インバータで構成される、特許請求の範囲第１項記載の
   半導体記憶装置。 （５）前記半導体記憶装置は、さらに前記外部アドレス
   信号により選択されたメモリセルが有する情報を検出し
   て増幅するためのセンスアンプを有しており、前記第１
   の信号線は前記センスアンプの出力信号線である、特許
   請求の範囲第１項記載の半導体記憶装置。 （６）前記複数個のメモリセルは複数個のブロックに分
   割されており、前記複数個のブロック各々には、前記外
   部アドレス信号に応答して選択されたメモリセルが有す
   る情報を検出して増幅するためのセンスアンプと、前記
   外部アドレス信号に基づいて導通制御されて対応するセ
   ンスアンプの出力を伝達するスイッチ回路とが設けられ
   ており、 前記第１の信号線は、前記スイッチ回路の各々がそこに
   接続される出力信号線である、特許請求の範囲第５項記
   載の半導体記憶装置。