JPH01113993A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH01113993A
JPH01113993A JP62272111A JP27211187A JPH01113993A JP H01113993 A JPH01113993 A JP H01113993A JP 62272111 A JP62272111 A JP 62272111A JP 27211187 A JP27211187 A JP 27211187A JP H01113993 A JPH01113993 A JP H01113993A
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vss
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は半導体集積回路に関するものであり、特にデー
タ読み出しく出力）にともない大きな電源ノイズを発生
する高速半導体メモリにおいて使用されるものである。
（従来の技術） この種の半導体集積回路において、半導体メモリのデー
タ読み出し時には、出力負荷を高速に充放電することに
よる接地電位Ｖ　の変動、即ちｓ 出力ノイズを発生する。このうちデータ“０“を読み出
す場合、チップ内接地電位Ｖ　に向かい、Ｓ 出力負荷から放電された電荷が流入するため、Ｖ　は０
７以上の電位にオーバーシュートする。
Ｓ このオーバーシュートが、アドレス入力またはクロック
ピン入力を取り込む入力バッファ回路に重畳すると、こ
の回路に誤動作を生じる可能性がある。
（発明が解決しようとする問題点） 従来技術による入力バッファ回路１と出力バッファ回路
２の一例を第３図に示す。入力バッファ１はＣＭＯＳシ
ュミットトリガ−型を仮定しているが、ＣＭＯＳインバ
ータ型を用いても、あるいはＮＨＯ３回路構成としても
以下の現象は同様に生ずる０図中破線内３が半導体チッ
プを示す、Ｎｏはチップ外に設けられた接地電位、Ｎ　
はＮ。からチップ外配線によるインダクタンスＬ［Ｘ、
及び外部導出ピンＮ４からチップ内ポンディングパッド
４の間に介在する寄生インダクタンス１と寄生抵抗ｒを
通してチップ３に供給されるｖＳＳｓ位である。
Ｎ２はデータ“０パを読み出ずため、出力ノードＮ３を
ｖ、Ｓに接続する出力負荷Ｃ４の駆動トランジスタ′ｒ
１のゲート入力である。Ａはピン入力信号であり、上記
アドレス入力またはタロツクピン入力に相当する。Ａｉ
ｎは入力バッファーを介して発生ずるチップ内信号であ
り、Ａと同相・同論理である。Ｒ８はＡのポンディング
パッド５と入力バッファーの間に寄生ずる配線抵抗、Ｃ
８は配線８景（対半導体基板）　、　Ｉｌｏ、１１０は
チップ内データバスである。Ｔ　〜Ｔ５は入力バッファ
のトランジスタ、６はインバータ、７はデータ出力バッ
ファ２の制御部、Ｔ７は出力バッファ２のデータ″１”
出力用の駆動トランジスタである。
第４図は第３図の動作波形を示す。いまピン人力Ａが高
論理レベルｖＩＨで与えられ、Ａｉｏが高電位である場
合を仮定する。このとき、データ“０″を出力するため
に出力バッファの駆動トランジスタＴ　のゲート入力Ｎ
２が高電位となり、トランジスタＴ　がオンし、ノルド
Ｎ３を急速に放電すす る電流Ｉ　　を生ずると、■　　とｒの積、及びｏｕｔ
　　　　　　　　ｏｕｔ ■　　の時間的増分ｄＩ　　　／ｄｔとＮｌ−＋−ｒ、
Ｅｘ」ｏｕｔ　　　　　　　　　　　　　　　　ｏｕｔ
の積との和によって、Ｖ　　（Ｎ　　）はＮ。に対しｓ
ｓ　　　　　１ てオーバーシュ−トする。一方Ａはチップ外からの入力
信号であり、出力インピーダンスの低い入力発生回路か
ら供給されるため、チップ内のノイズの影響をほとんど
受けない。従って、入力バッファのトランジスタＴ５の
ゲート、ソース間電位「ｖＩｔｌ−ｖ、ｓｓ’、は、入
力バッファの低論理レベルＶＩｔ（ＶＩＩＩと”ｓｓ間
にある）を下回るまで小さく照）従来はこのグリッチ１
１を除去するためにＶＩＨを十分高く設定する必要があ
り、Ｖｌｌｌのマージンを大きく損なう問題を生じてい
た。
本発明は、上記の入力レベル■ＩＨのマージン低下を防
ぎ、データ出力ノイズにともなうチップ内回路の誤動作
を防止することを目的としている。
［発明の構成］ 〈問題点を解決するための手段と作用〉本発明は、半導
体チップ内に形成されたデータ出力バッファ回路の負荷
駆動トランジスタのソースに独立に接地電位を供給する
接地電位供給経路を前記チップ内に設け、前記接地電位
供給経路をチップの入力信号の入力経路と容量結合させ
、かつ前記入力経路を、抵抗を介して入力パッドに接続
させてなり、前記データ出力バッファ回路の負荷駆動ト
ランジスタのソースに独立に接地電位を供給する接地電
位供給経路と、その曲の各回路に供給する接地電位供給
経路が、単数個の接地電位供給用外部導出端子から分校
していることを特徴とする半導体集積回路である。即ち
、本発明は、入力バッファ回路及び出力バッファ回路は
従来技術からの変更を一切行なうことなく、出力バッフ
ァ回路の負荷駆動トランジスタの接地電位供給経路を他
の内部回路の接地電位供給経路から分離し、共通の接地
電位供給用外部導出ピン（端子）から２系統のボンディ
ングワイヤとパッドを設け、−方を上記の負荷駆動トラ
ンジスタの接地電位のみに接続する。この接地電位供給
経路とピン入力ノードとの間に容量結合を持たせ、さら
にこのピン入力ノードと入力ピンのポンディングパッド
の間に高抵抗を付加するというきわめて簡酢な改良によ
って、特にデータ“０”読み出し時の接地電位のオーバ
ーシュートによる入力論理レベルＶＩ１１のマージン低
下を防止するものである。
（実施例） 以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の回路図であるが、これは第３図のものと
対応さぜな場合の例であるから、対応個所には同一符号
を付して説明を省略し、特徴とする点の説明を行なう。
第１図において、Ｎ１′は”ｓｓピン（接地電位供給用
外部導出端子）Ｎ、４から分枝し、ボンディングワイヤ
及びパッド１１から、データ出力バッファ２の負荷駆動
１〜ランジスタＴ１のソース電位のみに接続した新たな
Ｖ　ノード（これをＶｓｓ’とする）である。ＲはＳ 入力バッファ回路ｌのピン入力ノードＮ５とポンディン
グパッド５の間に付加した高抵抗素子である。Ｃは入力
ノードＮ５と■３．′ノードとの間の結合容量である。
本回路の動作は、第２図の動作波形図にも示される如く
ノードＮ２が高電位となり、負荷駆動トランジスター゛
　によって出力ノードＮ３をＶ、８′ノードに接続する
際の放電電流Ｉ。、ｔは、入力バッファ回路１のＶ　経
路を通らない。ピンＮ４かＳ らチップ内ポンディングパッド１１の間に介在する寄生
インダンタンスを１′、寄生抵抗をｒ′とすると、Ｖ　
′はＶ　よりもｒｒ′×Ｉ　　　十ｓｓ　　　　ｓｓ　
　　　　　　　ｏｕｔＪ　′Ｘｄｌｏ、ｔ／ｄｔＪだけ
高電位となる。
ピン人力ＡがｖＩＨで与えられ、信号Ａｉｏが高電位で
あり、このときデータ“０″を出力する場合を仮定する
”　”ｓｓ’に重畳するオーバーシュートノイズの量は
従来と同一である。しかしながら容、ｉｃを十分大きな
容量結合比に設定し、かつ時定数ＲＣを、オーバーシュ
ートノイズの幅より長くなるように設定すると、入力バ
ッファ１のトランジスタＴ５のゲート、ソース間電位は
、’　Ｖ　Ｉ　ｕ　士ｖ　　′−ｖｊとなる。上述の通
り”ｓｓ′〉Ｖｓｓｓｓ　　　　　　　ｓｓ であるので、トランジスタＴ５のゲート、ソース間電位
はＶ　を上回ることになり、ＶｌｌｌにむしろＮ 余裕ができる。またＲＣを上記のように設定することで
、ノイズが持続する間■Ｉ１１は維持され、従来例によ
うにＡ・にグリッチを生じる恐れがない。
ｎ さらに、第２図に示した通り、オーバーシュートした■
　は、ノイズ反射により、引き続いてアＳ ンダーシュートを発生する。このｉも合も、低論理レベ
ルＶ■［を保持すべき入力バッファ回路１のピン入力と
■、ｓｓ’に容量Ｃなる結合を持たせることで、ｖＩ［
のマージンダウンも防止できる。
［発明の効果］ 以上のように、接地電位供給経路を出力バッファの負荷
駆動トランジスタ専用に分岐し、かつこの分岐した接地
経路をピン入力信号経路と容量結合させ、さらに容量結
合させたピン入力のノードとポンディングパッドとの間
に高抵抗を付加した本発明は、“０”データ出力時の入
力論理レベルｖＩＩ＋を十分維持でき、入力バッファ回
路から発生したピン入力と同論理の信号のグリッチを除
去することができる。即ち接地電位供給経路を分枝する
ことで、入力バッファの接地電位よりも大きなオーバー
シュートを持つ他の接地電位を作ることができ、これと
ピン入力信号経路と容量結合させ、より多くの入力論理
レベルＶ１１１の余裕を持たせることを可能にしている
。アンダーシュートについても同様に改善される。また
単数個の接続電位供給用ピンから分岐することで、ピン
数増加がないものである。
【図面の簡単な説明】
第１図は本発明の一実施例の回路図、第２図は同回路の
動作を示す電圧波形図、第３図は従来例の回路図、第４
図は同回路の動作を示す電圧波形図である。 １・・・入力バッファ、２・・・出力バッファ、３・・
・チップ、４，５．１１・・・ホンディングパッド、７
・・・出力バッファの制御部、Ｔ１・・・負荷駆動Ｉ・
ランジスタ、Ｃ１・・・負荷、Ｒ・・・抵抗、Ｃ・・・
容量、Ｎ４・・・接地電位供給用外部導出ピン。 出願人代理人　弁理士　鈴江武彦

Claims (1)

    【特許請求の範囲】
  1. 半導体チップ内に形成されたデータ出力バッファ回路の
    負荷駆動トランジスタのソースに独立に接地電位を供給
    する接地電位供給経路を前記チップ内に設け、前記接地
    電位供給経路をチップの入力信号の入力経路と容量結合
    させ、かつ前記入力経路を、抵抗を介して入力パッドに
    接続させてなり、前記データ出力バッファ回路の負荷駆
    動トランジスタのソースに独立に接地電位を供給する接
    地電位供給経路と、その他の各回路に供給する接地電位
    供給経路が、単数個の接地電位供給用外部導出端子から
    分岐していることを特徴とする半導体集積回路。
JP62272111A 1987-10-28 1987-10-28 半導体集積回路 Granted JPH01113993A (ja)

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