JPH02292647A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH02292647A
JPH02292647A JP1111978A JP11197889A JPH02292647A JP H02292647 A JPH02292647 A JP H02292647A JP 1111978 A JP1111978 A JP 1111978A JP 11197889 A JP11197889 A JP 11197889A JP H02292647 A JPH02292647 A JP H02292647A
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JP
Japan
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memory array
aligner
memory
data
sense amplifier
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JP1111978A
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Kiyotaka Sasai
笹井　清隆
Toru Sasaki
徹 佐々木
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Toshiba Corp
Original Assignee
Toshiba Corp
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    • G—PHYSICS
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    • G11C—STATIC STORES
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体記憶装置、特にマイクロプロセッサのキ
ャッシュメモリなどに用いた場合に、データ読出し後の
データ整列を高速に行なえる半導体記憶装置に関するも
のである。
（従来の技術） キャッシュメモリを内蔵したマイクロプロセッサなどに
おいて、該キャッシュメモリからデータを読出して演算
を行なう際に、データの整列（アライメント）を行なわ
なければならない。そのために、少なくとも前記メモリ
から演算部までの間にアライナ（整列装置）を配置づる
ことが必要となる。
この点、従来の技術においては、メモリから読出ざれた
データは、センスアンプを介した後にＣＭＯＳ論理ゲー
ト群あるいはトランスファゲート群で構成されたアライ
ナへ与えられ、そこでデータ整列を行なった後、演算部
へ送られていた。
第３図は、従来技術によるメモリアレイからアレイナに
至るそのような構成を示づ。
すなわち、同図の構成く８ビット構成）において、メモ
リアレイ１内のデータはカラムセレクタ２で選択され読
出され、センスアンブ３で増幅された後、配線Ｗおよび
各セレクタ４〜７からなるアライナ１０で整列され演算
部へ与えられるようになっている。
そして、各セレクタ４，５．６または７についても、Ｃ
ＭＯＳ論理ゲート群を用いてその各１ピット分の回路を
構成した場合には、例えば第４図に示すような構成とな
る。同図において、Δ１〜Ａ４はアンドゲート、ＮＯＲ
＋およびＮＯＲ２はノアゲート、ＮＡＮＤはナンドゲー
トを示す。
（発明が解決しようとする課題） しかしながら、第３図に示す従来技術による構成では、
キャッシュメモリなどのメモリアレイ１からデータを読
出し、カラムセレクタ２およびセンスアンブ３を介して
からアライナ１０へ印加してデータの整列を行なう方式
をとっているため、いくつかの不都合な点があった。
すなわち、第１にセンスアンブ３からのデータ出力を各
セレクタ４〜７へ転送するための！５ｉ！ｍｗが必要で
あり、該配線を特別に行なわなければならない。前記配
線は実際上はかなり複雑なものになるため、該配線部は
かなりの面積を占める上に、容団（キャバシタンス）的
にも大となってしまい、大きな負荷となってしまう。
第２に、各セレクタ４〜７を第４図に示すＣＭＯＳ論理
ゲートで構成するにしても、あるいは図示しないトラン
スファゲートで構成するにせよ、多数の論理ゲートを幾
段にも編成しなければならないので、論理ゲートの遅延
時間も大となってしまう。したがって、上記第１の点で
述べた配線部Ｗにおける遅延時間と前記論理ゲート部に
あける遅延のために、メモリからデータを読出してから
演算部に至るまでの処理速度が低下して高速実行が妨げ
られてしまっていた。
本発明は、上記の問題点を解決づるためになされたもの
で、その目的は、メモリからデータを続出してからそれ
らを整列して演算部へ送るまでの処理の高速実行可能に
すると供にアライナの占める面積を低減して全体的な構
成をコンパクトにした単導体記憶装置を提供することで
ある。
［発明の構成］ （課題を解決ずるための手段） 上記目的をた達成するために、本発明に従う半導体記４
ａ装置においては、各センスアンプの入力側にアライナ
を挿入することによってキャッシュメモリなどのメモリ
に配備されている既存の内部バス配線を利用可能にした
と供に、前記アライナをトランスファゲート一段で簡素
に構成している。
（作用） 本発明に従う半導体記憶装置は、アライナを各センスア
ップの入力側に設けることにより、メモリの既存のメモ
リの内部バス配線が利用できるようになったため従来技
術のようにアライナ用の特別な配線が不要となる。した
がって前記特別の配線分に相当する遅延時間を低減でき
る外にトランスファゲート段も簡素にしたので総合的な
遅延を小にして高速化が実現される。しかも前記特別の
配線部を不要にした結果としてアライナ部の占有面積も
低減できる。
（実施例） 第１図は本発明による半導体記憶装置の実施例の構成を
示す。すなわち、この実施例はマイクロプロセッサに内
蔵されたキャッシュメモリの場合のようなメモリアレイ
２０，２１．２２　　２３が、ブロック０．１．２．３
のようにバンク構成をとりカラムセレクタ３０を介して
内部バス４０に接続されている。
メモリアレイ２０のブロックＯはセンスアンブ５０，メ
モリアレイ２１のブロック１はセンスアンブ５１，・・
・・・・というように対応し、前記内部バス４０と前記
各センスアンプ５０．５１，５２．５３との間にアライ
ナ６０が設けられている。
トランジスタＴｒＩ〜Ｔｒ＋８はカラムセレクタ３０の
各トランスフ１ゲートを構成し、一方アライナ６０内の
トランジスタＴｒｒｙ〜Ｔｒ３２もトランスフ？グート
を構成し、Ｔｒ＋−７ｒ＋６を適宜導通させることによ
りメモリアレイの各ブロックに記憶されたデータを内部
バス４０へ向けて出力する。
また、Ｔｒ＋７〜Ｔｒ２０を適宜導通させることによっ
てメモリアレイ２０のブロックＯのビットＯ〜７，８〜
１５，・・・２４〜３１から読出されたデータを内部バ
ス４０から、センスアンプ５０のＯ〜７ピット入カへ与
えている。同様に、メモリアレイ２１のブロック１のビ
ットＯ〜７，８〜１５，・・・２４〜３１のデータを内
部バス４０から、センスアンブ５２のＯ〜７ビット入カ
へ与えるようにして、残りのメモリアレイについても同
様に構成されている。
したがって、例えば、トランジスタＴｒａｙを導通させ
れば、センスアンプ５０のＯ〜７ビット入力へ向けて内
部バス４０のデータが人力できる。
このようにしてＴｒａｙ〜Ｔｒ３２のトランジスタを選
択的に導通させることによって各メモリアレイ２０〜２
３のブロックＯ〜３のデータを対応するセンスアンプ５
０〜５３のＯ〜７．８〜１５，２４〜３１ビット入力に
整列して転送できる。
第２図は、第１図のＤで示した部分の詳細図である。す
なわち第２図において、メモリアレイ２０のブロックＯ
の出力端子からセンスアンプ５０のＯ〜７ビット入力に
至る内部バス４０を含む実際の配線と、カラムセレクタ
３０のトランスフ７ゲートＴｒ＋〜Ｔ　ｒ　４　、それ
にアライナ６０内のトランスファゲートＴｒ＋７〜Ｔｒ
２ｏの詳細な構成を示す。
第２図に示すように、メモリアレイ２０のビット出力Ｏ
〜７．８〜１５．１６〜２３．２４〜３１のデータは実
際上は直接出力とそれらの反転出力の型式で転送ざれる
ために、センスアンプ５０のＯ〜７ビット入力も、すべ
て２本づつとなる。
したがって各トランスフ７グートについても１ピット分
につき２個づつのトランジスタ構成となる。
第１図、第２図に示した本発明による半導体記憶装置に
おいて、カラムセレクタ３０の構成は、第３図に示すカ
ラムセレクタ２に対応し、かつ内部バス４０の配線は各
センスアンプの入力側で既設になっているものである。
したがって、本発明において、アライナ６０として各ト
ランジスタＴｒ　１７〜Ｔｒ３２により構成される一段
のトランスファゲート群だけを設けるだけですむ。
動作においては、カラムセレクタ３０およびアライナ６
０内の各トランスファゲート・トランジスタＴＩ’＋〜
Ｔｒ３２のゲートに制御信号を選択的に与えることによ
って、各メモリアレイ２０〜２３から読出されたデータ
が内部バス４０を介して各センスアンプ５０〜５３に転
送される。
［発明の効果］ 以上述べたように本発明においては、センスアンプの入
力側に一段のトランスファゲート鮮からなる構造の簡単
なアライナを挿入することによって多ビットメモリの既
存の内部バスを共用できる。
したがって本発明においては従来技術によるアライナの
ようにそれ自体の特別な配線が不要となる。
また、本発明においてはアライナ自体の構成においても
、一段のトランスフ１ゲート群で構成されているのでア
ライナ自体の遅延も僅かである上に、上記のように新規
な配線を不要にしたことによってその部分における遅延
もなくすことがでぎる。
したがって本発明による装置は配線面積を小さくできる
と供に遅延を茗しく低減したことによって、メモリアレ
イからデータを読出して整列させるまでの処理を高速化
しつる。
【図面の簡単な説明】
第１図は本発明による半導体記憶装置の実施例の回路構
成図、 第２図は第１図に示した回路構成図の部分的詳細図、 第３図は従来技術による半導体記憶装置の回路構成図、 第４図は第３図に示すセレクタの１ビット分の回路をそ
れぞれ示す。 ２０−〜２３・・・メモリアレイ ３０・・・カラムセレクタ ４０・・・内部バス配線 ５０〜５３・・・センスアンプ ６０・・・アライナ Ｔｒ 〜Ｔｒ ・・・トランスファゲート トランジスタ

Claims (2)

    【特許請求の範囲】
  1. （１）多ビット読出し用のバス配線を有するメモリアレ
    イ、前記メモリアレイ用のカラムセレクタ、および複数
    のセンスアンプとを備えた半導体記憶装置にして、上記
    メモリアレイよりのデータを整列させるためのアライナ
    を有し、前記アライナが上記既存のメモリアレイの内部
    バス配線を共用するべく、前記複数のセンスアンプの入
    力側に配設され、前記アライナのための特別の配線が不
    要となると共に、前記メモリアレイから読出されたデー
    タの転送における遅延時間が低減されることを特徴とす
    る半導体記憶装置。
  2. （２）前記アライナが、前記メモリアレイの各メモリブ
    ロックの出力ビット数に対応する一段構成のトランスフ
    ァゲート群から成ることを特徴とする請求項（１）に記
    載の半導体記憶装置。
JP1111978A 1989-05-02 1989-05-02 半導体記憶装置 Pending JPH02292647A (ja)

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