KR100205667B1

KR100205667B1 - 마이크로컴퓨터

Info

Publication number: KR100205667B1
Application number: KR1019960030818A
Authority: KR
Inventors: 나오또 오꾸무라; 가쯔미 도사까; 유까리 다까다
Original assignee: 다니구찌 이찌로오, 기타오카 다카시; 미쓰비시덴키가부시키가이샤
Priority date: 1996-02-26
Filing date: 1996-07-27
Publication date: 1999-07-01
Also published as: TW421738B; US5974493A; JPH09231130A; KR970062923A

Abstract

본 발명은 프로세서와 메모리가 동일 기판에 탑재된 마이크로컴퓨터에 관한 것으로, 더 상세하게는 프로세서, 메모리 사이의 회로 구성 및 이들을 접속하는 버스의 레이 아웃에 관한 것이다.

따라서, 본 발명의 첫 번째 목적은 프로세서 버스를 메모리 버스보다 좁게 함으로써, 프로세서의 처리 성능을 충분히 발휘시킬 수 있고 또한 소형화가 가능한 마이크로 컴퓨터를 제공하는 것이다.

상기 목적을 달성하기, 본 발명의 마이크로컴퓨터는 버스 폭을 변경하기 위한 셀렉터를 갖는 버퍼, 상기 프로세서와 상기 버퍼를 접속하는 프로세서 버스, 및 상기 메모리와 상기 버퍼를 접속하는 메모리 버스를 포함하여, 상기 버퍼, 프로세서 버스 및 메모리 버스는 동일 기판에 구비되어 있고, 상기 프로세서 버스는 상기 메모리 버스보다 버스 폭이 작은 것을 특징으로 한다.

따라서, 본 발명은 프로세서와 메모리가 동일한 기판에 탑재되는 마이크로컴퓨터에 적용할 수 있다.

Description

마이크로컴퓨터

제1도는 종래 16M비트 DRAM의 레이아웃 예를 도시한 도면.

제2도는 종래 마이크로컴퓨터를 도시한 모식적 평면도.

제3도는 종래 마이크로컴퓨터를 도시한 모식적 평면도.

제4도는 종래 마이크로컴퓨터를 도시한 모식적 평면도.

제5도는 종래 마이크로컴퓨터를 도시한 모식적 평면도.

제6도는 종래 마이크로컴퓨터를 도시한 모식적 평면도.

제7도는 종래 마이크로컴퓨터에서의 프로세서와 메모리의 접속 부분을 도시한 모식적 평면도.

제8도는 실시예 1에 관한 마이크로 컴퓨터의 주요부를 도시한 모식적 평면도.

제9도는 실시예 2에 관한 마이크로 컴퓨터의 주요부를 도시한 모식적 평면도.

제10도는 실시예 3에 관한 마이크로 컴퓨터의 주요부를 도시한 모식적 평면도.

제11도는 실시예 4에 관한 마이크로 컴퓨터의 주요부를 도시한 모식적 평면도.

제12도는 실시예 5에 관한 마이크로 컴퓨터의 주요부를 도시한 모식적 평면도.

제13도는 실시예 5에 도시한 구성을 칩 전체에 대하여 도시한 레이아웃도.

제14a도는 CPU 또는 메모리 콘트롤러에서 데이터 버퍼, 명령 버퍼로의 제어 신호를 위한 신호 경로도.

제14b도는 CPU또는 메모리 콘트롤러에서 버스 인터페이스부로의 제어 신호를 위한 신호 경로도.

제15도는 데이터 버퍼를 도시한 회로도.

제16도는 명령 버퍼를 도시한 회로도

제17도는 버스 인터페이스부를 도시한 회로도.

제18도는 실시예 6에 관한 마이크로컴퓨터의 주요부를 도시한 모식적 평면도.

제19도는 실시예 7에 관한 마이크로컴퓨터의 주요부를 도시한 모식적 평면도.

제20도는 실시예 8에 관한 마이크로컴퓨터의 주요부를 도시한 모식적 평면도.

제21도는 실시예 9에 관한 마이크로컴퓨터의 주요부를 도시한 모식적 평면도.

제22도는 실시예 10에 관한 마이크로컴퓨터의 주요부를 도시한 모식적 평면도.

제23도는 실시예 11에 관한 마이크로컴퓨터의 주요부를 도시한 모식적 평면도.

제24도는 실시예 12에 관한 마이크로컴퓨터의 주요부를 도시한 모식적 평면도.

제25도는 실시예 13에 관한 마이크로컴퓨터의 주요부를 도시한 모식적 평면도.

제26도는 실시예 14에 관한 마이크로컴퓨터의 주요부를 도시한 모식적 평면도.

제27도는 실시예 15에 관한 마이크로컴퓨터의 주요부를 도시한 모식적 평면도.

제28도는 실시예 16에 관한 마이크로컴퓨터의 주요부를 도시한 모식적 평면도.

제29도는 실시예 17에 관한 마이크로컴퓨터의 주요부를 도시한 모식적 평면도.

제30도는 실시예 18에 관한 마이크로컴퓨터의 주요부를 도시한 모식적 평면도.

제31도는 실시예 19에 관한 마이크로컴퓨터의 주요부를 도시한 모식적 평면도.

제32도는 실시예 20에 관한 마이크로컴퓨터의 주요부를 도시한 모식적 평면도.

제33도는 실시예 21에 관한 마이크로컴퓨터의 주요부를 도시한 모식적 평면도.

제34도는 실시예 22에 관한 마이크로컴퓨터의 주요부를 도시한 모식적 평면도.

제35도는 실시예 23에 관한 마이크로컴퓨터의 주요부를 도시한 모식적 평면도.

제36도는 실시예 24에 관한 마이크로컴퓨터의 주요부를 도시한 모식적 평면도.

제37도는 실시예 25에 관한 마이크로컴퓨터의 주요부를 도시한 모식적 평면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 칩 2 : 메모리 셀 영역

3 : CPU 4 : 버퍼

[발명의 목적]

[발명이 속하는 기술분야 및 그 분야의 종래기술]

프로세서와 메모리가 동일 칩에 집적되어 있지 않으면, 프로세서, 메모리 사이의 버스 폭이 프로세서의 처리 기능을 저하시키지 않을 정도로 넓은 경우, 프로세서, 메모리 탑재하고 있는 각각의 칩을 접속하기 위한 핀을 각 칩에 마련할 필요가 있어, 소비 전력의 중대, 제조 비용의 상승을 피할 수 없다. 그래서, 이들을 해소하고 또한 프로세서의 처리 능력 향상을 목적으로 하여, 프로세서와 메모리를 1칩화하기 위한 검토가 왕성하게 행해지고 있다. 그러나, 일반적으로 범용 프로세서와 대용량 범용 메모리에서는 제조 공정 및 설계 수법이 다르므로, 각각에 기존의 기술을 단순히 합치는 것은 매우 곤란하다.

먼저, 제조 공정에 대하여 기술하면, 메모리에 사용되는 배선은 일반적으로 2층까지 이지만, 메모리 셀의 미세화를 위해 다수의 공정이 실시되고 있다. 한편, 프로세서 에서는 집적도를 향상시키기 위해 다층 배선이 사용되는 경우가 많다.

또한, 설계 수법에 대하여 기술하면, 메모리의 레이아웃은 셀 용량, 배선 지연 등의 아날로그 특성의 최적화를 고려하고 있어, 레이아웃 변경에 긴 기간과 많은 비용을 요한다. 제1도는 16M비트 DRAM의 레이아웃 예를 도시한 것이다. 통상16M비트 DRAM은 4M 비트의 셀 영역이 어레이 형상으로 배열되어 있다. 한편, 프로세서, 특히 제어 논리부에서는 CAD틀(자동 배치 배선 틀)을 이용하여, 부여된 영역에 자동적으로 레이아웃을 생성하는 것이 가능하게 되어, 레이아웃 변경의 자유도는 높다.

이상과 같은 조건하에서, 범용 프로세서와 대용량 메모리를 1칩화하는 방안으로서 다음의 방법이 고려된다. 제조 공정 기술에 대해서는 메모리의 것을 베이스로 하고, 레이아웃에 관해서도 메모리 셀 영역 단위에서는 변경없이 유용한다. 프로세서는 가능한 한 작게 하여 제조 공정 기술이 메모리 베인스인 것에 의한 특성 악화의 영향을 작게 한다. 또한, 프로세서는 그 레이아웃 변경의 자유도를 살려서 메모리의 틈새에 배치한다.

예를 들면, "정보 처리학회 연구보고 Vol, 94 No, 91, ISSN 0919-6072 계산기 아키택쳐 연구보고 No. 108, 94-ARC-108, pp. 49-56, 21세기를 향한 새로운 범용 기능부품 PPRAM의 제안, 촌상타"에는 제2도에 도시한 바와 같이 레이아웃에서 4개의 범용 프로세서 (11)와 복수의 메모리 셀 영역(12a)을 갖는 대용량 범용 메모리(12)를 1칩화한 PPRAM(Parallel Processing Random Access Memory, Practical Parallel Random Access Machine)이 제안되어 있다. 제2도에서는 칩의 일변측에 4개의 범용 프로세서(11)가 병렬되어 있고, 나머지 영역에 범용 메모리(12)의 복수의 메모리 셀 영역(12a)이 어레이 형상으로 배치되어 있다.

제2도에 도시한 레이아웃에서는 메모리 셀 영역(12a)에 의해 범용 프로세서(11)와의 거리가 다르고, 이 거리가 긴 경우는 버스가 같기 때문에, 데이터 전송의 지연이 크다. 또한, 버스의 거리가 달라 데이터 전송 시간이 다르므로 빠른 것을 늦은 것에 일치시킬 필요가 있다. 또한, 버스의 거리가 긴 경우는 버스에 요하는 레이아웃상의 면적도크다.

또한, 일본국 특허 공개공보 평성5-94366호에는 제3도에 도시한 바와 같이, 2개의 기억 공간(13) 사이에 CPU(14)를 배치하고, 그 한쪽에 기억 공간(13), CPU(14)의 행과 나란히 어드레스 버스(15), 데이터 버스(16)를 배치한 마이크로컴퓨터가 개시되어 있다.

기억 공간(13), CPU(14)의 행 한쪽에 마련되는 어드레스 버스(15), 데이터 버스(16)는 행의 길이 만큼 필요하여, 기억 공간(13)이 큰 경우는 그 만큼 길게 된다고 하는 문제가 있다.

또한, 일본국 특허공개공보 소화63-81569호에는 제4도에 도시한 바와 같이, 메모리, 주변 회로 등의 각 기능을 갖는 복수의 모듈(31,32,33) 및 CPU(34)를 대략 동일 폭이 되도록 배치하고, 그 한쪽에 모듈(31,32,33), CPU(34)의 행과 평행하게 버스(35)를 배치한 마이크로 컴퓨터가 개시되어 있다. 이 공보에 있어서는 모듈(31,32, ...) CPU(34)를 2열로 배치한 경우, 버스(35)를 그 사이에 마련하고 있다(도5). 또한, 폭이 다른 모듈(31,32, ...) CPU(34)가 나란한 경우는 이들 모듈의 주위, 즉 칩의 변을 따라 버스(35)를 마련하고 있다(도6). 어느 도면에 있어서도 CPU(34)는 복수의 모듈 (31,32, ...)의 대략 중앙에 배치되어 있다. 또한, 모듈(31,32, ...) CPU(34)는 일직선으로 버스(35)와 대향하도록 이루어져 있다.

모듈(31,32,33), CPU(34)의 행과 평행하게 버스(35)를 배치한 경우, 및 모듈(31,32, ...) CPU(34)의 주위, 즉 칩의 주변을 따라 버스(35)를 배치한 경우에 상술한 바와 마찬가지의 문제가 있고, 즉 모듈이 큰만큼, 버스가 길게 된다고 하는 문제가 있다.

또한, 기억 공간(13)[또는 모듈(31,32, ...)], CPU(14)(또는 34)의 측면에 버스(15,16) 또는 35)를 마련하는 구성에서는 버스 형성에 요하는 면적이 비트수에 비례하여 중대한다고 하는 결점이 있다.

제7도는 종래 마이크로컴퓨터에 있어서의 프로세서와 메모리의 접속 부분을 도시한 모식적 평면도이다. 도시한 바와 같이, CPU(3), 메모리 셀 영역(2) 사이는 버스 Ba, Bb, Bc로 접속되어 있고, 통상 버스 Ba, Bb, Bc의 폭은 모두 같다. 이와 같이, 프로세서, 메모리에 접속된 버스의 폭이 같은 구성은 상술한 바와 같이 CPU와 메모리 셀 영역이 1칩에 집적되어 있는 경우, 및 이들이 다른 칩에 마련되어 있는 경우의 모두에 있어서 일반적이다.

그러나, 메모리 셀 영역(2)의 동작 속도가 CPU(3)보다도낮은 경우, 버스 폭이 같기 때문에, CPU(3)의 동작 속도는 메모리 셀 영역(2)의 동작 속도에 맞춰져 있어 CPU (3)의 처리 성능이 충분히 발휘되지 못하는 현상이 있다.

일본국 특허공개공보 평성2-87283호에는 CPU와 주변 장치 사이의 버스 접속을 직렬 접속으로 변환하는 직/병렬 변환기와 클럭 증배 회로를 구비하고, 배선수를 감소하는 것이 가능한 반도체 집적 회로 장치가 개시되어 있다.

일본국 특허공개공보 평성7-153257호에는 DRAM과 SRAM을 동일한 칩 위에 구비하고, 외부에서 DRAM으로의 데이터 액세스를 SRAM을 거쳐 실행하는 반도체 메모리가 개시되어 있다.

[발명이 이루고자 하는 기술적 과제]

본 발명은 이상과 같은 문제점을 해결하기 위해 이루어진 것으로, 본 발명의 첫 번째 목적은 프로세서 버스를 메모리 버스보다 좁게 함으로써 프로세서의 처리 성능을 충분히 발휘시킬 수 있고 또한 소형화가 가능한 마이크로컴퓨터를 제공하는 것에 있다.

본 발명에 관한 마이크로컴퓨터는 프로세선 버스의 버스 폭을 메모리 버스외 버스 폭보다 작게 하고, 버퍼의 셀렉터에서 버스 폭을 변경하는 것을 특징으로 한다. 따라서, 종래와 같이 프로세서의 처리 성능을 저하시킬 필요가 없으므로 마이크로컴퓨터의 처리 성능이 향상한다. 또한 버스 배선에 요하는 레이아웃 면적을 축소할 수 있다.

상기 버퍼가 신호를 래치하는 래치 수단을 갖는 경우, 메모리에서의 신호 판독 처리 또는 메모리의 신호 기록 처리의 고속화가 실현된다.

또한, 상기 버퍼가 데이터 신호용 데이터 버퍼와 명령 신호용의 명령 버퍼를 포함하고, 데이터 버퍼, 명령 버퍼는 프로세서와 개별적으로 접속되어 있는 경우, 프로세서는 데이터 버퍼와 명령 버퍼에 동시에 액세스할 수 있다. 따라서, 처리 성능이 향상한다.

또한, 버스 폭을 변경하기 위한 셀렉터를 갖고, 외부와 신호의 입출력을 실행하기 위한 버스 인터페이스부와 버스 인터페이스부와 외부를 접속하기 위한 외부 버스를 더 구비하고, 버스 인터페이스부는 메모리 버스에 의해 메모리와 접속되어 있고, 외부 버스는 메모리 버스보다 버스 폭이 작은 경우, 버스 인터페이스부를 구비함으로써 외부와의 신호 입출력을 고속으로 실행할 수 있다. 또한, 외부 버스가 메모리 버스보다 버스 폭이 작음으로써 패드수를 종래보다 작게 할 수 있으므로, 패드에 요하는 면적이 축소되어 소형화가 실현된다. 또한, 핀수도 감소하므로 소비 전력이 저감된다.

또한, 상기 버스 인터페이스부는 신호를 래치하는 래치 수단을 갖는 경우, 신호의 입출력을 고속화할 수 있다.

또한, 상기 메모리는 고속으로 동작하는 고속 메모리와 저속으로 동작하는 저속 메모리를 포함하는 경우, 신호의 종류에 따라 전송 속도를 다르게 하여 효율 좋게 처리할 수 있다.

또한, 상기 메모리는 대용량 메모리와 소용량 메모리를 포함하는 경우, 신호의 종류에 따라 메모리를 나누어 사용하여 효율 좋게 처리할 수 있다.

또한, 본 발명의 다른 목적은 프로세서, 메모리 및 그 이외의 주변 회로의 배치에 의해 버스를 짧게 하여 처리 능력을 향상시킬 수 있고, 소형화를 실현하는 마이크로컴퓨터를 제공하는 것에 있다.

본 발명에 관한 마이크로컴퓨터는, 메모리가 복수의 메모리 셀 영역을 갖고, 프로세서가 복수의 메모리 셀 영역 사이에 배치되어 있는 것을 특징으로 한다. 이로 인해, 프로세서와 메모리 셀 영역의 거리(버스의 길이)를 단축하고, 또한 대략 균등하게 하는 것이 가능하다.

또한, 상기 메모리는 다수행의 메모리 셀 영역으로 나뉘어 배치되어 있고, 프로세서는 상기 메모리 셀 영역행 사이에 배치되어 있다. 이로 인해, 버스를 복수 계통으로 나누어 각각을 별도의 프로세서에 접속하는 것이 용이하게 되고, 계통이 다른 버스에 접속된 메모리 셀 영역을 개별적으로 제어하여 액세스할 수 있다. 또한, 버스를 복수 계통으로 나눔으로써 버스의 길이를 단축할 수 있다. 메모리의 레이아웃에 대해서는 복수의 메모리 셀 영역에서 구성되는 메모리 셀 영역 행의 간격을 넓힐뿐이므로 기존의 레이아웃을 사용할 수 있고, 프로세서는 이것에 맞춰 배치된다.

또한, 메모리 셀 영역 행 사이에 공간을 마련하고 이공간에 프로세서를 배치하는 구성으로 하고 있으므로, 나머지 메모리 셀 영역 행 사이의 공간에 데이터 버퍼, 명령 버퍼를 포함하는 버퍼, 버스 인터페이스부 등의 회로를 마련할 수 있다.

또한, 상기 버퍼 또는 상기 버스 인터페이스부는 메모리 또는 메모리 셀 영역에 근접시켜 마련되어 있는 경우, 폭이 넓은 메모리 버스를 구부릴 필요가 없어 버스 배선에 필요한 레이아웃 면적의 확대를 회피할 수 있다.

또한, 상기 메모리 셀 영역을 4개 이상 구비하고, 각 메모리 셀 영역의 내측 짧은 변에 버퍼가 각각 근접되어 마련되어 있고, 프로세서 버스는 프로세서의 1변에서의 인출되어 있는 경우, 프로세서에 있어서의 입출력 단자를 1번측에 모아서 배치할 수 있다.

또한, 상기 메모리 셀 영역을 4개이상 구비하고, 각 메모리 셀 영역의 내측 짧은 변에 버퍼가 각각 근접되어 마련되어 있고, 프로세서 버스는 프로세서의 2변에서 인출되어 있는 경우, 상술한 구성보다 버스 길이를 단축할 수 있다.

또한, 상기 메모리 셀 영역을 4개이상 구비하고, 각 메모리 셀 영역의 내측 짧은 변에 버퍼가 각각 근접되어 마련되어 있고, 프로세서 버스는 프로세서의 1변에서 인출되어 있다. 이 레이아웃은 메모리 용량이 크고 메모리 버스의 버스폭이 큰 경우에 유효하다.

본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면에 의해 더욱 명확하게 될 것이다.

[발명의 구성 및 작용]

이하, 본 발명을 그 실시예 를 도시한 도면에 따라 상세히 설명한다.

[실시예 1]

제8도는 실시예 1에 관한 마이크로컴퓨터의 주요부를 도시한 모식적 평면도이다. 제1도에서,(1)은 칩의 바깥틀을 도시하고, 칩(1)상에는 메모리 셀 영역(2) 및 CPU(3)가 배치되어 있다. 메모리 셀 영역(2), CPU(3) 사이에는 버퍼(4)가 마련되어 있다. CPU(3), 버퍼(4) 사이는 버스 폭이 작은(예를 들면, 32비트) 프로세서 버스B₁으로 접속되어 있고, 버퍼(4), 메모리 셀 영역(2) 사이는 버스 폭이 큰(예를 들면, 128비트) 메모리 버스 B₂로 접속되어 있다 버퍼(4)는 셀렉터(41) 및 래치(레지스터이어도 좋음)(42)를 포함하고, 셀렉터(41), 래치(42) 사이를 접속하는 버퍼 버스 B₃의 버스 폭은 메모리 버스 B₂와 같다(예를 들면 128비트)

메모리 셀 영역(2)에서 데이터 또는 명령(Instruction Queue)을 판독하는 경우, 래치(42)가 일단 그 데이터 또는 명령을 유지하고, 그것을 셀렉터(41)에 보낸다. 셀렉터(41)는 제어신호에 따라 버스 폭을 축소하고, 그 데이터 또는 명령을 CPU(3)로 보낸다. CPU(3)로부터 메모리 셀 영역(2)으로 데이터가 기록되는 경우, 셀렉터(41)는 제어 신호에 따라 버스 폭을 확장하고, 그 데이터를 래치(42)에게 부여한다. 래치(42)는 일시적으로 그 데이터를 래치하여 메모리 셀 영역(2)으로 보낸다. 제어 신호는 메모리 콘트롤러 또는 CPU(3)로부터 보낸다.

이와 같이, 버스 폭을 변경하는 셀렉터(41)를 구비함으로써 버스 폭이 다르더라도, 신호의 송수신이 실행되므로, CPU(3)의 처리 성능을 떨어뜨릴 필요가 없다. 또한, CPU(3), 버퍼(4) 사이의 프로세서 버스 B₁은 버스 폭이 작으므로 버스에 요하는 레이아웃 면적을 축소할 수 있다.

[실시예 2]

제9도는 실시예 2에 관한 마이크로컴퓨터의 주요부를 도시한 모식적 평면도이다. 도면에서,(1)은 칩의 바깥틀을 도시하고, 칩(1) 위에는 2개의 메모리 셀 영역(2) 및 CPU(3) 배치되어 있다. 메모리 셀 영역(2), CPU(3) 사이에는 각각 버퍼(4)가 메모리 셀 영역(2)에 근접되어 마련되어 있다. CPU (3), 버퍼(4) 사이는 버스 폭이 작은(예를 들면, 32비트) 프로세서 버스 B₁으로 접속되어 있고, 버퍼(4), 메모리 셀영역(2) 사이는 버스 폭이 큰(예를 들면, 128비트)메모리 버스 B₂로 접속되어 있다. 버퍼(4)의 구성은 실시예 1과 동일하다. 제9도에서는 메모리 셀 영역이 2개인 경우를 도시하고 있지만, 3개 이상이어도 좋다.

실시예 2에서는 실시예 1에서 기술한 효과에 부가하여, 이와 같이 버퍼(4)를 메모리 셀 영역(2)에 근접시켜 배치함으로써 버스 폭이 큰 메모리 버스 B₂를 구부리지 않아도 좋으므로 버스 배선에 요하는 레이아웃 면적의 확대를 회피할 수 있다. 이 구성은 메모리 셀 영역이 복수인 경우에 보다 효과가 있다.

[실시예 3]

제10도는 실시예 3에 관한 마이크로컴퓨터의 주요부를 도시한 모식적 평면도이다. 칩의 바깥틀은 생략되어 있다. 메모리 셀 영역(2), CPU(3) 사이에는 데이터 버퍼(4DB) 및 명령 버퍼(4IQ)가 마련되어 있다. CPU(3), 데이터 버퍼 (4DB) 사이는 버스 폭이 작은(예를 들면, 32비트)데이타용 프로세서 버스B₁₁로 접속되어 있고, CPU(3), 명령 버퍼(4IQ) 사이는 (예를 들면, 32비트) 명령용 프로세서 버스 B₁₂로 접속되어 있다. 데이터 버퍼(4DB), 명령 버퍼(4IQ), 메모리 셀 영역(2)사이는 버스 폭이 큰 (예를 들면, 128비트)메모리 버스 B₂로 접속되어 있다. 데이터 버퍼(4DB) 및 명령 버퍼(4IQ)는 제8도에 도시한 것과 동일하게, 셀렉터 및 래치를 포함한다. 또한, 복수의 메모리 셀영역을 구비하고, 각 메모리 셀 영역마다 데이터 버퍼(4DB) 및 명령 버퍼(4IQ)를 접속하여도 좋다.

실시예 3에서는 실시예 1에서 기술한 효과에 부가하여, 데이터 및 명령을 독립적으로 또한 필요한 때에 동시에 액세스할 수 있다. 따라서, CPU(3)의 처리 속도가 한층 고속화된다.

[실시예 4]

제11도는 실시예 4에 관한 마이크로컴퓨터의 주요부를 도시한 모식적 평면도이다. 칩의 바깥틀은 생략되어 있다. 본 실시예 에서는 제8도의 구성에 있어서 메모리 셀 영역(2)이 DRAM(21)과 고속 메모리인 캐쉬 메모리(22)로 구성되어 있는 경우를 도시한다. CPU(3), 버퍼(4) 사이는 버스 폭이 작은(예를 들면, 32비트). 프로세서 버스 B₁로 접속되어 있고, 버퍼(4), DRAM(21), 캐쉬 메모리(22) 사이는 버스 폭이 큰(예를 들면, 128비트) 메모리 버스 B₂접속되어 있다. 버퍼(4)는 제8도에 도시한 것과 마찬가지로, 셀렉터 및 래치를 포함한다. 또한, 제10도과 동일하게 버퍼(4)가 데이터 버퍼(4DB) 및 명령 버퍼(4IQ)를 포함해도 좋다.

실시예 4에서는 실시예 1에서 기술한 효과에 부가하여, 메모리 버스B₂에 캐쉬 메모리 (22)가 접속되어 있으므로 메모리의 엑세스가 고속으로 실행되므로 처리 성능이 더욱 향상한다.

[실시예 5]

제12도는 실시예 5에 관한 마이크로컴퓨터의 주요부를 도시한 모식적 평면도이다. 칩의 바깥틀은 생략되어 있다. 본 실시예 에서는 제10도과 제11도의 구성을 조합하고, 또한 칩 외부와 신호의 입출력을 실행하기 위한 버퍼인 버스 인터페이스부(4BIU), 가 메모리 버스 B₂접속되어 있다. 데이터 버퍼(4DB), 명령 버퍼(4IQ) 및 버스 인터페이스부(4BIU)는 셀렉터(41) 및 래치(42)를 포함한다. 버스 인터페이스부(4BIU)의 셀렉터(41)는 칩의 주변에 마련되어 있는 패드(7)와 예를들면, 16비트의 외부 버스 B₄로 접속되어 있다. 데이터용 프로세서 버스 B₁₁및 명령용 프로세서 버스 B₁₂를 32비트로 하고, 메모리 버스 B₂를 128 비트로 한다.

또한, DRAM(21)의 저장 신호의 입출력부에는 래치 회로(5)를 구비한다. 래치 회로(5)는 판독 전용 래치 회로인 데이터 전송 버퍼 DTBR과 기록 전용 래치 회로인 데이터 전송 버퍼DTBW로 구성되어 있다. 또한, 캐쉬 메모리(22)의 저장 신호의 입출력부에는 캐쉬 엑세스 회로(6)를 구비한다. 캐쉬 엑세스 회로(6)는 판독시의 신호를 증폭하는 감지 증폭기(S.A)(61)와 기록시에 캐쉬 메모리(22)를 기동하는 드라이버(62)로 구성되어 있다.

실시예 5에서는 실시예 3, 실시예 4에서 기술한 효과에 부가하여, 버스 인터페이스부(4BIU)에 접속하는 패드의 수를 메모리의 비트수에 맞출 필요가 없으므로 패드에 요하는 레이아웃 면적을 축소할 수 있다. 또한, 칩 외부와 접속하기 위한 핀수가 삭감되므로, 소비 전력을 저감하는 것이 가능하다.

제13도는 제12도에 도시한 구성을 DRAM(16M-DRAM)(21)을 4개로 분할하여 1칩에 탑재한 경우를 도시한 레이아웃도이다. 4개의 4M-DRAM(21a,21b,21c,21d)가 사각형의 칩(1)의 4각에 배치되어 있다. 또한, 캐쉬 메모리(16K-SRAM)(22)도 4개로 분할되어 있다. 그리고, 4M-DRM (21a,21b,21c,21d)의 내측 짧은 변에 근접시켜, 래치 회로(5), 데이터 버퍼(4DB), 명령 버퍼(4IQ), 버스 인터페이스(4BIU) 및 4K-SRAM(22a,22b,22c,22d)가 이 순서로 칩(1)의 긴 변 방향으로 배열되어 있다. 그리고, 상단에 있는4K-SRAM(22a,22c)사이에 CPU(3)가 배치되어 있다.

4M-DRAM(21a,21b,21c,21d), 데이터 버퍼 (4DB), 명령 버퍼(4IQ), 버스 인터페이스부(4BIU), 4K-SRAM(22a,22b,22c,22d) 사이는 각각 32비트의 메모리 버스b₂로 접속되어 있다. 데이터 버퍼(4DB), CPU(3) 사이는 각각 8비트의 데이터용 프로세서 버스 b₁₁로 접속되어 있고, 명령 버퍼(4IQ), CPU(3)사이는 각각 8비트의 명령용 프로세서 버스 b₁₂로 접속되어 있다. 버스 인터페이스부(4BIU), 패드 (7) 사이를 접속하는 외부 버스 b₄의 버스 폭은 4비트이다.

이하, 제13도에 도시한 데이터 버퍼(4DB), 명령 버퍼(4IQ), 버스 인터페이스(4BIU)의 회로 구성에 대하여 설명한다.

128비트의 DRAM을 사용하는 경우에 있어서, CPU(3) 또는 메모리 콘트롤러부터의 제어 신호를 위한 버스 경로를 제14a도와 제14b도를 사용하여 먼저 설명한다. 데이터 버퍼(4DB), 명령 버퍼(4IQ)에 관한 버스 경로를 제14a도에 도시한다. 클럭 신호 등의 제어 신호는 각 버퍼내에 있는 128개의 버퍼 회로 모두에 접속되어 있는 경로 α(1줄)에서 공급된다. 셀렉터 등의 선택 소자의 개폐를 제어하는 제어 신호는 128 개의 버퍼 회로를 32개씩 4세트로 나누고, 그 32개의 버퍼 회로로 이루어지는 1세트 마다 접속되어 있는 경로 β(4줄)로 공급된다. 또한, 경로 γ(32줄)은 프로세서 버스 B₁(데이터용 프로세서 버스 B₁₁및 명령용 프로세서 버스 B₁₂)을 도시하고 있고 각세트내의 1개씩, 합계 4개의 버퍼 회로에 접속되어 있다.

버스 인터페이스부(4BIU)에 관한 버스 경로를 제14b도에 도시한다. 클럭 신호 등의 제어 신호는 각 버퍼내에 있는 128개의 버퍼 회로 모두에 접속되어 있는 경로 α(1줄)로 공급된다. 셀렉터 등의 선택 소자의 개폐를 제어하는 제어 신호는 128개의 버퍼 회로를 16개씩 8세트로 나누고, 그 16개의 버퍼 회로로 이루어지는 1세트마다 접속되어 있는 경로 ε(8줄)로 공급된다. 또한, 바이트 제어 신호는 128개의 버퍼 회로를 8개씩 16세트로 나누고, 그 8개의 버퍼 회로로 이루어지는 1세트마다 접속되어 있는 경로 δ(16줄)로 공급된다. 또한, 경로 θ(16줄)은 외부 버스 B₄를 나타내고 있고, 각 세트내의 1개씩, 합계 8개의 버퍼 회로에 접속되어 있다.

제15도는 데이터 버퍼(4DB)를 도시한 회로도이다. 데이터 버퍼(4DB)는 판독용 래치회로(42DBR), 판독용 셀렉터(41DBR), 기록용 래치 회로 (42DBW), 기록용 셀렉터(42DBW)로 구성되어 있다.

판독용 래치 회로(42DBR)는 다음과 같이 구성되어 있다. 인버터 I₁의 입력 단자가 인버터 I₂의 출력 단자에 접속되어 있다. 그 접속부는 N-ch의 트랜지스터 T₁, T₂를 거쳐 접지되어 있고, 또한 인버터 I₃, I₄, I₅의 직렬 회로에 접속되어 있다. 그리고 인버터 I₁의 출력 단자가 인버터 I₂의 입력 단자에 접속되어 있다. 그 접속부는 N-ch의 트랜지스터 T₃, T₄를 거쳐 접지되어 있다.

트랜지스터 T₂의 게이트는 메모리 버스 B₂의 내부 버스선 ITB에 접속되어 있고, 트랜지스터 T₄의 게이트는 메모리 버스 B₂의 반전 내부 버스선 ZITB에 접속되어 있다. 트랜지스터 T₁, T₃의 게이트로는 래치의 타이밍을 제어하는 데이터 버퍼 판독 클럭 DBCL이 경로 α에서 공급된다.

인버터 I₅의 출력 단자는 판독용 셀렉터(41DBR)의 N-ch의 트랜지스터 및 P-ch 트랜지스터로 구성된 트랜스퍼 게이트 TG₁에 접속되어 있다. 이 N-ch 트랜지스터의 게이트에는 판독용 셀렉터(41DBR)의 ON/OFF를 제어하는 데이터 버퍼 판독 제어 신호 DBREX가 경로 β에서 공급되고, P-ch 트랜지스터의 케이트에는 데이터 버퍼 판독 제어 신호DBREX가 인버터 16에서 반전되어 공급된다. 트랜스퍼 게이트 TG₁의 출력 단자는 데이터용 프로세서 버스 B₁₁의 데이터 버퍼 버스선 DBBUS(경로 γ에 상당함)에 접속되어 있다.

기록용 래치 회로(42DBW) 는 다음과 같이 구성되어 있다 인버터 I₁₁의 입력 단자가 인버터 I₁₂의 출력 단자에 접속되어 있다. 그 접속부는 N-ch 트랜지스터 T₁₁, T₁₂를 거쳐 접지되어 있고 또한 인버터 I₁₃에 접속되어 있다. 그리고, 인버터 I₁₁의 출력 단자가 인버터 I₁₂의 입력 단자에 접속되어 있다. 그 접속부는 N-ch 트랜지스터 T₁₃, T₁₄를 거쳐 접지되어 있고 또한 인버터 I₁₄에 접속되어 있다.

트랜지스터 T₁₂의 게이트는 인버터 I₁₅, 인버터 I₁₆을 거쳐 데이터 버퍼 버스선 DBBUS에 접속되어 있다. 또한, 트랜지스터 T₁₄의 게이트는 인버터 I₁₅를 거쳐 데이터 버퍼 버스선 DBBUS에 접속되어 있다. 트랜지스터 T₁₁, T₁₃의 게이트로는 래치의 타이밍을 제어하는 데이터 버퍼 기록 클럭 DBP1이 경로 α에서 공급된다.

인버터 I₁₃의 출력 단자는 기록용 셀렉터(41DBW)의 N-ch 트랜지스터 T₁₅를 거쳐 내부 버스선 ITB에 접속되어 있다. 인버터 I₁₄의 출력 단자는 기록용 셀렉터(41DBW) N-ch 트랜지스터 T₁₆을 거쳐 반전 내부 버스선 ZITB에 접속되어 있다. 트랜지스터 T₁₅, T₁₆의 게이트에는 기록용 셀렉터(41DBW)의 ON/OFF를 제어하는 데이터 버퍼 래치 출력 인에이블 신호DBLOE가 경로 β에서 공급된다.

DRAM(21)또는 캐쉬 메모리(22)에서 CPU(3)로 데이터를 판독하는 경우, 내부 버스선 ITB(또는 반전 내부 버스선 ZITB)에 공급되어 있는 H-레벨 신호에 의해 판독용 래치 회로(42DBR)의 트랜지스터 T₂(또는 지스터 T₄)가 ON하고, 데이터 버퍼 판독 클럭 DBCL이 H-레벨 인 타이밍에서 접지 전위가 L-레벨인 신호가 인버터 I₁, I₂로 이루어진 래치 회로에 공급된다. 그리고, 여기서 래치 출력된 신호는 인버터 I₃,I₄,I₅에서 반전되어, 판독용 셀렉터(41DBR)의 트랜스퍼 게이트 TG₁로 보내진다. 이때, 메모리 콘트롤러로부터의 데이터 버퍼 판독 제어 신호 DBREX가 H-레벨이면, 트랜스퍼 게이트 TG₁이 ON하고, H-레벨(또는 L-레벨)의 데이터 신호가 데이터 버퍼 버스선 DBBUS를 거쳐 CPU(3)로 공급된다.

CPU(3)에서 DRAM(21)또는 캐쉬 메모리(22)로 데이터를 기록하는 경우, CPU(3)에서 데이터 버퍼 버스선 DBBUS를 거쳐 공급된 H-레벨(또는 L-레벨)의 데이터 신호는 인버터 I₁₅, I₁₆에서 반전되어 트랜지스터 T₁₂의 게이트에 공급되고, 또한 인버터 I₁₅에서 반전되어 트랜지스터 T₁₄의 케이트에 공급된다. 이로 인해, 트랜지스터 T₁₂(또는 트랜지스터 T₁₄)가 ON하고, 데이터 버퍼 기록 클럭 DBPI이 H-레벨인 타이밍에서 접지 전위가 L-레벨 신호가 인버터 I₁₁, I₁₂로 이루어진 래치 회로에 공급된다. 그리고 이 신호는 인버터 I₁₃, I₁₄,에서 반전되어, 데이터 버퍼 래치 출력 인에이블 신호 DBLOE가 H -레벨이면, 기록용 셀렉터(41DBW)의 트랜지스터 T₁₅, T₁₆이 ON하여, 내부 버스선 ITB(또는 반전 내부 버스선 ZITB)에 H-레벨 신호가 공급된다.

제16도는 명령 버퍼(4IQ)를 도시한 회로도이다. 명령 버퍼(4IQ)는 2개의 판독용 래치회로 (42IQ), 엔트리 선택부(43IQ) 및 판독용 셀렉터(41IQ)로 구성되어 있다.

판독용 래치 회로(42IQ)는 다음과 같이 구성되어 있다. 인버터 I₂₁의 입력 단자가 인버터 I₂₂의 출력 단자에 접속되어 있다. 그 접속부는 N-ch트랜지스터 T₂₁, T₂₂를 거쳐 접지되어 있고 또한 인버터 I₂₃에 접속되어 있다. 그리고, 인버터 I₂₁의 출력 단자가 인버터 I₂₂의 입력 단자에 접속되어 있다. 그 접속부는 N-ch트랜지스터 T₂₃, T₂₄를 거쳐 접지되어 있다.

트랜지스터 T₂₂의 게이트느 내부 버스선 ITB에 접속되어 있고, 트랜지스터 T₂₄의 게이트는 반전 내부 버스선 ZITB에 접속되어 있다. 트랜지스터 T₂₁, T₂₃의 게이트에는 래치의 타이밍을 제어하는 명령 버퍼 판독 클럭 IQLC가 경로α에서 공급된다. 2개의 판독용 래치회로(42IQ)에서의 이 명령 버퍼 판독 클럭 IQCL은 예를 들면, 메모리 콘트롤러에 의해 각각 독립적으로 제어된다.

엔트리 선택부(43IQ)는 트랜스퍼 게이트 TG₂, TG₃인버터 I₂₄, I₂₅로 구성되어 있다.

한쪽 판독용 래치 회로(42IQ)의 인버터 I₂₃의 출력단자는 N-ch 트랜지스터 및 P-ch트랜지스터로 구성된 트랜스퍼 게이트 TG₂에 접속되어 있다. 다른쪽 판독용 래치 회로(42IQ)의 인버터 I₂₃의 출력 단자는N-ch 트랜지스터 및 P-ch 트랜지스터로 구성된 트랜스퍼 게이트 TG₃에 접속되어 있다. 트랜스퍼 게이트 TG₂의 N-ch트랜지스터의 게이트 및 트랜스퍼 게이트 TG₃의 P-ch 트랜지스터의 게이트에는 2개의 판독용 래치 회로(42IQ)의 출력 신호중 어느 것을 선택하기 위한 명령 버퍼 앤트리 선택 신호 IQENT가 경로α에서 공급된다. 또한, 트랜스퍼 게이트 TG₂의 P-ch 트랜지스터의 게이트 및 트랜스퍼 게이트 TG₃의 N-ch 트랜지스터의 게이트 에는 반전 명령 버퍼 엔트리 선택 신호 ZIQENT가 경로 α에서 공급된다. 트랜스퍼 게이트 TG₂, TG₃의 출력 단자는 인버터 I₂₄, I₂₅의 직렬 회로에 접속되어 있다.

판독용 셀렉터(41IQ)는 트랜스퍼 게이트 TG₄, 인버터 I₂₆을 갖는다. 인버터 I₂₅의 출력 단자는 N-ch 트랜지스터 및 P-ch 트랜지스터로 구성된 트랜스퍼 게이트 TG₄에 접속되어 있다. 이 N-ch 트랜지스터의 게이트에는 판독용 셀렉터 (41IQ)의 ON/OFF를 제어하는 명령 버퍼 판독 제어 신호 IQREX가 서로 β에서 공급되고, P-ch 트랜지스터의 게이트에는 명령 버퍼 판독 제어 신호IQREX 가 인버터 I₂₆에서 반전되어 공급된다. 트랜스퍼 게이트 TG₄의 출력 단자는 명령용 프로세서 버서 B₁₂의 명령 버퍼 버스선 IQBUS(경로 γ에 상당함)에 접속되어 있다.

DRAM(21) 또는 캐쉬 메모리 (22)에서 CPU(3)로 명령을 판독하는 경우, 내부 버스선 ITB(또는 반전 내부 버스선 ZITB)에 공급되어 있는 H-레벨의 신호에 의해 판독용 래치 회로 (42IQ)의 트랜지스터 T₂₂(또는 트랜지스터 T₂₄)가 ON하고, 명령 버퍼 판독 클럭 IQCL이 H -레벨인 타이밍에서 접지 전위가 L-레벨의 신호가 인버터 I₂₁, I₂₂로 이루어진 래치 회로에 공급된다. 그리고, 여기서 래치 출력된 신호는 인버터 I₂₃에서 반전되어 엔트리 선택부(43IQ)에 부여된다. 명령 버퍼 엔트리 선택 신호 IQENT가 H-레벨(또는 L-레벨)이고, 반전 명령 버퍼 엔트리 선택 신호 ZIQENT가 L-레벨(또는 H-레벨)이면, 트랜스퍼 게이트 TG₂(또는 트랜스퍼 게이트 TG₃)이 ON 한다. 이로 인해, 2개의 판독용 래치 회로(42IQ)의 출력 신호중 한쪽 신호가 선택되고, 인버터 I₂₄, I₂₅에서 반전되어 판독용 셀렉터(41IQ)의 트랜스퍼 게이트 TG₄로 보내진다. 이때, 메모리 콘트롤러로부터의 명령 버퍼 판독 제어 신호 IQREX가 H-레벨이면, 트랜스퍼 게이트 TG₄가 ON하고, 엔트리 선택부(43IQ)로부터의 명령 신호가 명령 버퍼 버스선 IQBUS를 거쳐 CPU(3)에 공급된다.

제16도에 도시한 예에서는 판독용 래치 회로(42IQ)를 2개 구비한다. 따라서, 한쪽 판독용 래치 회로(42IQ)에서 CPU(3)로 명령 신호를 전송하고 있는 동안에, 다음 번지의 명령 신호를 메모리로부터 내부 버스선 ITB/반저 내부 버스선 ZITB를 통해 다른쪽 판독용 래치 회로(42IQ)에 공급하여 둔다. 이때 다른쪽 판독용 래치로(42IQ)에 공급되는 명령 버퍼 판독 클럭 IQCL을 H-레벨로 한다. 그리고, 한쪽 판독용 래치 회로(42IQ)로부터 모든 명령 신호를 CPU(3)로 보낸 후에 명령 버퍼 엔트리 선택 신호IQENT를 반전하고, 다른쪽 판독용 래치 회로(42IQ)의 출력 신호를 CPU(3)로 순차적으로 전송된다. 마찬가지로, 다른쪽 판독용 래치 회로(42IQ)에 유지된 명령 신호를 전송하고 있는 동안에 또한 다음 번지의 명령 신호를 메모리로부터 한쪽 판독용 래치 회로(42IQ)에 공급하여 두고, 다른쪽 판독용 래치 회로(42IQ)의 명령 신호가 모두 전송된 후에 명령 버퍼 엔트리 선택 신호 IQENT를 반전하고, 한쪽 파독용 래치 회로(42IQ)의 출력 신호를 CPU(3)를 순차적으로 전송한다.

메모리가 저속인 경우, 이와 가이 2개의 판독용 래치 회로(42IQ)를 순차적으로 동작 시킴으로써 명령 신호의 판독 동작을 고속화할 수 있다.

제17도는 버스 인터페이스부(4BIU)를 도시한 회로도이다. 버스 인터페이스부(4BIU)는 2개의 판독용 래치 회로 (42BIUR), 엔트리 선택부(43BIU), 판독용 셀렉터 (41BIUR), 기록용 래치 회로(42BIUW), 기록용 셀렉터(41BIUW)로 구성되어 있다.

판독용 래치 회로(42BIU)는 다음과 같이 구성되어 있다. 인버터 I₃₁의 입력 단자가 인버터 I₃₂의 출력 단자에 접속되어 있다. 그 접속부는 N-ch 트랜지스터 T₃₁, T₃₂, T₃₃을 거쳐 접지되어 있고 또한 인버터 I₃₃에 접속되어 있다. 그리고, 인버터 I₃₁의 출력 단자가 인버터 I₃₂의 입력 단자에 접속되어 있다. 글 접속부는 N-ch트랜지스터 T₃₄, T₃₅, T₃₆을 거쳐 접지되어 있다.

트랜지스터T₃₃의 게이트는 내부 버스선 ITB에 접속되어 있고, 트랜지스터 T₃₆의 게이트는 반전 내부 버스선 ZITB에 접속되어 있다. 트랜지스터 T₃₁, T₃₄의 게이트에는 래치의 타이밍을 제어하는 버스 인터페이스부 판독 클럭 BIUCL이 경로 α에서 공급된다. 2개의 판독용 래치 회로(42BIUR)에서의 이 버스 인터페이스 판독 클럭 BIUCL은 예를 들면, 메모리 콘트룰러에 의해 각각 독립적으로 제어된다. 트랜지스터 T₃₂, T₃₅의 게이트에는 바이트 단위로 판독를 제어하는 바이트 제어 신호 BYC가 경로 δ에서 공급된다. 바이트 제어 신호 BYC는 2개의 판독용 래치 회로 (42BIUR)에 있어서 공통이다.

엔트리 선택부(43BIU)는 트랜스퍼 게이트 TG₅, TG₆, 인버터 I₃₄, I₃₅를 포함한다.

한쪽 판독용 래치 회로(42BIUR)의 인버터 I₃₃의 출력 단자는 N-ch 트랜지스터 및 P-ch 트랜지스터로 구성된 트랜스퍼 게이트 TG₅에 접속되어 있다. 다른쪽 판독용 래치 회로(42BIUR)의 인버터 I₃₃의 출력 단자는 N-ch 트랜지스터 및 P-ch 트랜지스터로 구성된 트랜스퍼 게이트 TG₆에 접속되어 있다. 트랜스퍼 게이트 TG₅의 N-ch 트랜지스터의 게이트 및 트랜스퍼 게이트 TG₆의 P-ch 트랜지스터의 게이트에는 2개의 판독용 래치 회로(42,BIUR)의 출력 신호중 어느 것을 선택하기 위한 버스 인터페이스부 엔트리 선택 신호 BIUENT가 경로α에서 공급된다. 또한, 트랜스퍼 게이트 TG₅의 P-ch 트랜지스터의 게이트 및 트랜스퍼 게이트 TG₆의 N-cH트랜지스터의 게이트에는 반전 버스 인터페이스부 엔트리 선택 신호 ZBIUENT가 경로 α에서 공급된다. 트랜스퍼 게이트 TG₅, TG₆의 출력 단자는 인버터 I₃₄, I₃₅의 직렬 회로에 접속되어 있다.

판독용 셀렉터(41BIUR)는 트랜스퍼 게이트TG₇, 인버터 I₃₆을 갖는다. 인버터 I₃₅의 출력단자는 N-ch 트랜지스터 및 P-ch 트랜지스터로 구성된 트랜스퍼 게이트 TG7에 접속되어 있다. 이 N-ch 트랜지스의 게이트에는 판독용 셀렉터(41BIUR)의 ON/OFF를 제어하는 버스 인터페이스부 판독 제어 신호 BIUREX가 경로 β에서 공급되고, P-ch 트랜지스터의 게이트에는 버스 인터페이스부 판독 제어 신호 BIUREX가 인버터 I₃₆에서 반전되어 공급된다. 트랜스퍼 게이트 TG₇의 출력 단자는 외부 버스 B4의 판독 신호 출력용 버선 DBR(경로 θ에 상당함)에 접속되어 있다.

기록용 래치 회로 (42BIUW)는 다음과 같이 구성되어 있다. 인버터 I₄₁의 압력 단자가 인버터 I₄₂의 출력 단자에 접속되어 있다. 그 접속부는 N-ch트랜지스터 T₄₁, T₄₂인버터 I₄₅를 거쳐 외부 버스 B₄의 기록 신호 입력용 버스선 (경로 θ에 상당)에 접속되어 있다. 또한, 상기 접속부는 N-ch 트랜지스터 T₄₁, T₄₃, 인버터 I₄₇, I₄₈을 거쳐 인버터 I₃₄, I₃₅의 접속부에 접속되어 있다. 또한, 상기 접속부는 인버터 I₄₃에 접속되어 있다.

그리고, 인버터 I₄₁의 출력 단자가 인버터 I₄₂의 입력 단자에 접속되어 있다. 그 접속부는 N-ch의 T₄₄, T₄₆인버터 I₄₆, I₄₅를 거쳐 기록 신호 입력용 버스선 DBW에 접속되어 있다. 또한, 상기 접속부는 N-ch의 트랜지스터 T₄₄, T₄₅,을 거쳐 인버터 I₄₇, I₄₈의 접속부에 접속되어 있다. 또한, 상기 접속부는 인버터 I₄₄에 접속되어 있다. 트랜지스터 T₄₁, T₄₄의 게이트에는 래치의 타이밍을 제어하는 버스 인터 페이스부 기록 클럭 BIUP1이 경로 α에서 공급된다. 트랜지스터 T₄₂, T₄₆의 게이트에는 기록 신호의 외부로부터 입력을 제어하는 버스 인터페이스부 기록제어 신호 BIUWEX가 경로ε에서 공급되고, 트랜지스터 T₄₃, T₄₅의 게이트에는 버스 인터페이스부 기록제어 신호 BIUWEX가 인버터 I₄₉에서 반전되어 공급된다.

인버터 I₄₃의 출력 단자는 기록용 셀렉터(41BIUW)의 N-ch 트랜지스터 T₄₇을 거쳐 내부 버스선 ITB에 접속되어 있다. 인버터 I₄₄의 출력 단자는 기록용 셀렉터 (41BIUW)의 N-ch 트랜지스터 T₄₈을 거쳐 반전 내부 버스선 ZITB에 접속되어 있다. 트랜지스터 T₄₇, T₄₈의 게이트에는 기록용 셀렉터(41BIUW)의 ON/OFF를 제어하는 버스 인터페이스 래치 출력 인에이블 신호BIULOE가 경로ε에서 공급된다. DRAM(21) 또는 캐쉬 메모리(22)내의 신호를 판독하여 칩(1) 외부로 출력하는 경우, 내부 버스선 ITB(또는 반전 내부 버스선 ZITB)에 공급되어 있는 H -레벨 신호에 의해 판독용 래치 회로(42BIUR)의 트랜지스터 T₃₃(또는 트랜지스터 T₃₆)이 ON하고, 바이트 제어 신호 BYC 및 버스 인터페이스부 판독 클럭BIUCL이 H-레벨인 타이밍에서 접지 전위의 L-레벨 신호가 인버터 I₃₁, I₃₂로 이루어진 래치 회로에 공급된다. 그리고 여기서 래치 출력된 신호는 인버터 I₃₃에서 반전되고, 엔트리 선택부(43BIU)에 공급된다. 버스 인터페이스부 엔트리 선택 신호 BIUENT가 H- 레벨(또는 L-레벨)이고, 반전 버스 인터페이스부 엔트리 선택 신호 ZBIUENT가 L-레벨(또는 H-레벨)이면, 트래스퍼 게이트 TG₅(또는 트랜스퍼 게이트 TG₆)이 ON한다. 이것에 의해, 2개의 판독용 래치 회로(42BIUR)의 출력 신호중 한쪽 신호가 선택되고, 인버터 I₃₄, I₃₅에서 반전되어 판독용 셀렉터(41BIUR)의 트랜스퍼 게이트TG₇로 보내진다. 이때, 메모리 콘트롤러로부터의 버스 인터페이스부 판독 제어 신호 BIUREX가 H-레벨이면, 트랜스퍼 게이트 TG₇이고 ON하고, 엔트리 선택부(43BIU)로부터의 신호가 판독 신호 출력용 버스선 DBR을 거쳐 패드(7)에 공급된다.

이 회로예에서는 판독용 래치 회로(42BIU)를 2개 구비한다. 따라서, 명령 버퍼(4IQ)의 경우와 마찬가지로, 한쪽 판독용 래치 회로(42BIU)가 유지하고 있는 신호를 패드(7)에서 외부로 출력하고 있는 동안에 다음 번지의 신호를 다른쪽 판독용 래치 회로(42BIU)에 준비하여 둘 수 있다. 이것에 의해, 판독 동작의 고속화가 실현된다.

칩(1) 외부에서 DRAM(21)또는 캐쉬 메모리(22)로 신호를 기록하는 경우, 기록 신호 입력용 버스선 DBW으로부터 공급된 H-레벨(또는 L-레벨)의 신호는 인버터 I₄₅, I₄₆에서 반전되어 트랜지스터 T₄₆에 공급되고, 또한 인버터 I₄₅에서 반전되어 트랜지스터 T₄₂에 공급된다. 또한, 엔트리 선택부(43BIU)의 인버터 I₃₄의 출력 신호가 인버터 I₄₈, I₄₇에서 반전되어 트랜지스터 T₄₃에 공급되고, 또한 인버터 I₄₈에서 반전되어 트랜지스터T₄₅에 공급된다. 그리고 H-레벨(또는 L-레벨)의 버스 인터페이스부기록 제어 신호 BIUWEX에 의해 트랜지스터 T₄₂, T₄₆(또는 트랜지스터 T₄₃, T₄₅)가 ON하고, 버스 인터페이스부 기록 클럭 BIUP1이 H-레밸인 타이밍에서 H-레벨의 신호가 인버터 I₄₁, I₄₂로 이루어진 래치 회로에 공급된다. 그리고, 여기서 래치 출력된 신호는 인버터 I₄₃, I₄₄에서 반전되고, 버스 인터페이스부 래치 출력 인에이블 신호 BLULOE가 H-레벨이면, 기록 셀렉터(41BIUW)의 트랜지스터 T₄₇, T₄₈이 ON하고, 내부 버스선 ITB(또는 반전 내부 버스선 (ZITB)에 H-레벨 (또는 L-레벨)신호가 공급된다.

상술한 메모리 셀영역(2), CPU(3), 및 버퍼(4)를 버스 길이를 고려하여 배치한 레이 아웃에 대하여 다음에 설명한다.

[실시예 6]

제18도는 실시예 6에 관한 마이크로컴퓨터의 주요부들 도시한 모식적 레이아웃도이다. 4개의 가로가 긴 메모리 셀 영역 (2a,2b,2c,2d)이 사각형의 칩(1) 위의 4각에 배치되어 있다. 그 긴변을 인접시킨 2행(2a와 2b,2c와 2d)의 메모리 셀 영역의 행 사이는 소정 간격을 두고 있고, 그의 대략 중앙(즉, 칩(1)의 대략 중앙)에 CPU(3)가 배치되어 있다. CPU(3)는 '미쯔비시 전기주식회사, M16/10 그룹 사용자 매뉴얼"에 도시된 'CPU 코어' 같은 전형적인 프로세서이다. 또한, 각 메모리 셀 영역(2a,2b,2c,2d)의 내측 짧은 변의 근방에 버퍼(4a,4b,4c,4d)가 각각 배치되어 있다.

왼쪽위에 배치된 메모리 셀 영역(2a), 왼쪽 아래에 배치된 메모리 셀 영역(2b),. 오른쪽 위에 배치된 메모리 셀 영역(2c) 및 오른쪽 아래에 배치된 메모리 셀 영역(2d)의 내측 짧은 변으로부터 버스 폭이 큰 (예를 들면, 32비트) 메모리 버스 b₂, b₂, b₂, b₂가 인출되고, 각각 버퍼(4a,4b,4c,4d)에 접속되어 있다. CPU(3)의 윗변에서 인출된 프로세서 버스(예를 들면, 32비트)는 좌우 2개로 나누어지고 또한 각각의 2개로 나누어져 버퍼(4a,4b,4c,4d)에 접속되어 있다(b₁,b₁,b₁,b₁: 8비트).

이와 같은 구성에서는 메모리 셀 영역(2a,2b,2c,2d)에 접속된 메모리 버스를 일치시켜, 예를 들면 128비트의 메모리 버스에 접속된 메모리와 32비트의 프로세서 버스에 접속된 CPU(3)가 버퍼(4)(4a,4b,4c,4d)를 거쳐 접속되어 있다.

[실시예 7]

제19도는 실시예 7에 관한 마이크로컴퓨터의 주요부를 도시한 모식적 레이아웃도이다. 메모리 셀 영역(2a,2b,2c,2d) 내측의 짧은 변에서 메모리 버스 b₂, b₂, b₂, b₂가 인출되고, 각각 버퍼(4a,4b,4c,4d)에 접속되어 있다. 또한, CPU(3)의 좌변 (우변이라도 좋음)에서 인출된 프로세서 버스 상하 2개로 나누어지고, 또한 각각이 좌우 2개로 분할되어 버퍼 (4a, 4b, 4c, 4d)에 접속되어 있다.(b₁,b₁,b₁,b₁).

실시예 6은 칩(1)의 한 변 (상변 또는 하변)측에서 신호를 외부를 출력하는 경우에 적합하고, 실시예 7은 두변(상변 및 하변)에서 신호를 외부로 출력하는 경우에 적합하다.

[실시예 8]

제20도는 실시예 8에 관한 마이크로 컴퓨터의 주요부를 도시한 모식적 레이아웃도이다.

메모리 셀 영역(2a,2b,2c,2d)의 내측 짧은 변에서 메모리 버스 b₂, b₂, b₂, b₂가 인출되고, 각각 버퍼(4a,4b,4c,4d)에 접속되어 있다. 또한, CPU(3)의 상변 및 하변에서 종방향으로 프로세서 버스가 인출되고 각각이 좌우 2개로 나누어져 버퍼(4a,4b,4c,4d)에 접속되어 있다. (b₁,b₁,b₁,b₁).

본 실시예에서는 2계통으로 나누어진 프로세서 버스가 CPU(3)의 2변에서 인출되어 있다. 이것에 의해, 메모리 셀 영역(2a,2c)에 접속되어 있는 프로세서 버스와 메모리 셀 영역(2b,2d)에 접속되어 있는 프로세서 버스를 따로따로 제어하여 병렬 액세스할 수 있다. 따라서, 메모리 셀 영역(2a,2c)와 메모리 셀 영역(2b,2d)의 크기 또는 용도가 다른 경우에 적합한다. 또한, 프로세서 버스가 2계통으로 나누어져 있음으로서 프로세서 버스의 실시예 6, 실시예 7보다 짧게 할 수 있다.

[실시예 9]

제21도는 실시예 9에 관한 마이크로컴퓨터의 주요부를 도시한 모식적 레이아웃도이다. 메모리 셀 영역(2a,2b,2c,2d)의 내측 짧은 변에서 메모리 버스 b₂, b₂, b₂, b₂가 인출되고, 각각 버퍼(4a,4b,4c,4d)에 접속되어 있다. 또한, CPU(3)의 좌변 및 우변에서 프로세서 버스가 횡방향으로 인출되고, 각각이 상하 2개로 나누어져 버퍼(4a,4b,4c,4d)에 접속되어 있다(b₁,b₁,b₁,b₁).

본 실시예에서는 2계통으로 나누어진 프로세서 버스가 CPU(3)의 2변에서 인출되어 있다. 이것에 의해 메모리 셀 영역(2a,2b)에 접속되어 있는 프로세서 버스와 메모리 셀 영역(2c,2d)에 접속되어 있는 프로세서 버스를 따로따로 제어하여 병렬 액세스할 수 있다. 따라서, 메모리 셀 영역(2a,2b)와 메모리 셀 영역(2c,2d)의 크기 또는 용도가 다른 경우에 적합하다. 또한, 프로세서 버스가 2계통으로 나누어져 있음으로써, 프로세서 버스의 길이를 실시예 6, 실시예 7보다 짧게 할 수 있다.

[실시예 10]

제22도는 실시예 10에 관한 마이크로컴퓨터의 주요부를 도시한 모식적 레이아웃도이다.

본 실시예에서는 메모리 셀 영역 (2a,2b,2c,2d)의 내측 긴변의 근방에 버퍼(4a,4b,4c,4d)가 각각 배치되어 있고, CPU(3)는 칩(1) 하측 중앙, 메모리 셀 영역(2b,2d),사이에 배치되어 있다. 그리고, 메모리 셀 영역 (2a,2b,2c,2d)의 내측 긴변과버퍼(4a,4b,4c,4d)의 긴변이 메모리 버스 b₂, b₂, b₂, b₂로 접속되어 있다. 또한, CPU(3)의 윗변에서 인출된 프로세서 버스는 좌우 2개로 나누어지고, 또한 각각이 상하 2개로 나누어져 버퍼(4a,4b,4c,4d)에 접속되어 있다.(b₁,b₁,b₁,b₁)

실시예 10은 칩(1) 상에서 버스가 점유하는 면적이 실시예 6의 경우보다 크지만, 메모리 셀 영역의 긴변에서 메모리 버스 b₂를 인출하고 있으므로, 동시에 많은 어드레스에 액세스, 즉 판독할 수 있다.

[실시예 11]

제23도는 실시예 11에 관한 마이크로컴퓨터의 주요부를 도시한 모식적 레이아웃도이다. 제23도는 제18도에 있어서 각 버퍼(4a,4b,4c,4d)가 데이터 버퍼(4DB)와 명령 버퍼(4IQ)를 포함하는 경우를 도시한다. 따라서, CPU(3)의 상변에서 인출된 데이터용 프로세서 버스는 좌우 2개로 나누어지고, 또한 각각이 2개로 나누어져 데이터 버퍼 (4DB,4DB,4DB,4DB)에 접속되어 있다(b₁₁,b₁₁,b₁₁,b₁₁). 또한, CPU(3)의 상변에서 인출된 명령용 프로세서 버스는 좌우 2개로 나누어지고, 또한 각각이 2개로 나누어져 명령 버퍼(41Q,41Q,41Q,41Q)에 접속되어 있다.(b₁₂,b₁₂,b₁₂,b₁₂).

[실시예 12]

제24도는 실시예 12에 관한 마이크로 컴퓨터의 주요부를 도시한 모식적 레이아웃도이다.

제24도는 제19도에 있어서 각 버퍼(4a,4b,4c,4d)가 데이터 버퍼(4DB)와 명령 버퍼 (4IQ)를 포함하는 경우를 도시한다. 따라서, CPU(3)의 좌변 (우편이라도 좋음)에서 인출된 데이터용 프로세서 버스는 상하 2개로 나누어지고, 또한 각각이 좌우 2개로 나누어져 데이터 버퍼(4DB,4DB,4DB,4DB)에 접속되어 있다.(b₁₁,b₁₁,b₁₁,b₁₁).

또한, CPU(3)의 좌변(우변이라도 좋음)에서 인출된 명령용 프로세서 버스는 상하 2개로 나누어지고 또한 각각이 좌우 2개로 나누어져 명령 버퍼(4IQ,4IQ,4IQ,4IQ)에 접속되어 있다.(b₁₂,b₁₂,b₁₂,b₁₂).

[실시예 13]

제25도는 실시예 13에 관한 마이크로컴퓨터의 주요부를 도시한 모식적 레이아웃도이다.

제25도는 제20도에 있어서 각 버퍼(4a,4b,4c,4d)가 데이타 버퍼(4DB)와 명령 버퍼(41Q)를 포함하는 경우를 도시한다. 따라서, CPU(3)의 상변 및 하변에서 종방향으로 데이타용 프로세서 버스가 인출되고, 각각이 좌우 2개로 나누어져 데이타 버퍼(4DB,4DB,4DB,4DB)에 접속되어 있다(b₁₁,b₁₁,b₁₁,b₁₁). 또한 CPU(3)의 상변 및 하변에서 종방향으로 명령용 프로세서 버스가 인출되고, 각각이 좌우 2개로 나누어져 명령 머퍼(4IQ,4IQ,4IQ,4IQ)에 접속되어 있다(b₁₂,b₁₂,b₁₂,b₁₂).

[실시예 14]

제26도는 실시예 14에 관한 미아크로컴퓨터의 주요부를 도시한 모식적 레이아웃도이다.

제26도는 제21도에 있어서 각 버퍼(4a,4b,4c,4d)가 데이터 버퍼(4DB)와 명령 버퍼(4IQ)를 포함하는경우를 도시한다. 따라서, CPU(3)의 좌변 및 우변에서 데이터용 프로세서 버스가 횡방향으로 인출되고, 각각이 상하 2개로 나누어져 데이터 버퍼(4DB,4DB,4DB,4DB)에 접속되어 있다(b₁₁,b₁₁,b₁₁,b₁₁). 또한, CPU(3)의 좌변 및 우변에서 명령용 프로세서 버스가 횡방으로 인출되고, 각각이 상하 2개로 나누어져 명령 버퍼(4IQ,4IQ,4IQ,4IQ)에 접속되어 있다(b₁₂,b₁₂,b₁₂,b₁₂).

[실시예 15]

제27도는 실시예 15에 관한 마이크로컴퓨터의 주요부를 도시한 모식적 레이아웃도이다.

제27도는 제22도에 있어서 각 버퍼(4a,4b,4c,4d)가 데이터 버퍼(4DB)와 명령 버퍼(4IQ)를 포함하는 경우를 도시한다. 따라서, CPU(3)의 상변에서 인출된 데이터용 프로세서 버스는 좌우 2개로 나누어지고 또한 각각이 상하 2개로 나누어져 데이터 버퍼(4DB,4DB,4DB,4DB)에 접속되어 있다(b₁₁,b₁₁,b₁₁,b₁₁). 또한, CPU(3)의 상변에서 인출된 명령용 프로세서 버스는 좌우 2개로 나누어지고 또한 각각이 상하 2개로 나누어져 명령 버퍼(4IQ,4IQ,4IQ,4IQ)에 접속되어 있다.(b₁₂,b₁₂,b₁₂,b₁₂).

실시예 11 내지 실시예 15에 있어서는 데이터 버퍼(4DB) 및 명령 버퍼(4IQ)를 구비하므로, 데이터 신호 및 명령 신호에 대한 처리 능력이 향상한다. 또한, 데이터용 프로세서 버스 및 명령용 프로세서 버스가 마련되어 있으므로, 데이터 신호 및 명령신호를 개별로 처리할 수 있다.

[실시예 16]

제28도는 실시예 16에 관한 마이크로컴퓨터의 주요부를 도시한 모식적 레이아웃도이다.

제28도는 제18도에 있어서 각 버퍼(4a,4b,4c,4d)가 데이터 버퍼(4DB)와 버스 인터페이스부(4BIU)를 포함하는 경우를 도시한다. 따라서, CPU(3)의 상변에서 인출된 데이터용 프로세서 버스는 좌우 2개로 나누워지고 또한 각각이 2개로 나누어져 데이터 버퍼(4DB,4DB,4DB,4DB)에 접속되어 있다(b₁₁,b₁₁,b₁₁,b₁₁). 또한, 버스 인터페이스부(4BIU)에서 인출된 외부 버스 b₄, b₄, b₄, b₄(예를 들면, 각각 4비트)는 칩(1)의 상변측에 마련된 패드를 거쳐 외부와 접속된다. 패드는 제28도 내지 제32도는 도시되어 있지 않다.

[실시예 17]

제29도는 실시예 17에 관한 마이크로컴퓨터 의 주요부를 도시한 모식적 레이아웃도이다.

제29도는 제19도에 있어서 각 버퍼(4a,4b,4c,4d)가 데이터 버퍼(4DB)와 버스 인터페이스부(4BIU)를 포함하는 경우를 도시한다. 따라서, CPU(3)의 좌변(우편이라도 좋음)에서 인출된 데이터용 프로세서 버스는 상하 2개로 나누어지고 또한 각각이 좌우 2개로 나누어져 데이터 버퍼(4DB,4DB,4DB,4DB)에 접속되어 있다. (b₁₁,b₁₁,b₁₁,b₁₁). 또한, 메모리 셀 영역(2a,2c)에 접속된 버스 인터페이스부(4BIU, 4BIU)에서 인출된 외부 버스 b₄, b₄는 칩(1)의 상변측에 마련된 패드를거쳐 외부와 접속된다. 메모리 셀 영역(2b,2d)에 접속된 버스 인터페이스부(4BIU,4BIU)에서 인출된 외부 버스 b₄, b₄칩(1)의 하변측에 마련된 패드를 거쳐 외부와 접속된다.

[실시예 18]

제30도는 실시예 18에 관한 마이크로컴퓨터의 주요부를 도시한 모식적 레이아웃도이다.

제30도는 제20도에 있어서 각 버퍼(4a,4b,4c,4d)가 데이터 버퍼(4DB)와 버스 인터페이스부(4BIU)를 포함하는 경우를 도시한다. CPU(3)의 상변 및 하변에서 종방향으로 데이터용 프로세서 버스가 인출되고, 각각의 좌우 2개로 나누어져 데이터 버퍼 (4DB,4DB,4DB,4DB)에 접속되어 있다.(b₁₁,b₁₁,b₁₁,b₁₁). 또한, 메모리 셀 영역 (2a,2c)에 접속된 버스 인터페이스부(4BIU,4BIU)에서 인출된 외부 버스 b₄, b₄는 칩(1)의 상변측에 마련된 패드를 거쳐 외부와 접속된다. 메모리 셀 영역(2b,2d)에 접속된 버스 인터페이스부(4BIU,4BIU)에서 인출된 외부 버스 b₄, b₄는 칩(1)의 하변 측에 마련된 패드를 거쳐 외부와 접속된다.

[실시예 20]

제32도는 실시예 20에 관한 마이크로컴퓨터의 주요부를 도시한 모식적 레이아웃도이다.

제32도는 제22도에 있어서 각 버퍼(4a,4b,4c,4d)가 데이터 버퍼 (4DB)와 버스 인터페이스부(4BIU)를 포함하는 경우를 도시한다. CPU(3)의 상변에서 인출된 데이터용 프로세서 버스는 좌우 2개로 나누어지고 또한 각각이 상하 2개로 나누어져 데이터 버퍼(4DB,4DB,4DB,4DB)에 접속되어 있다.(b₁₁,b₁₁,b₁₁,b₁₁). 또한, 메모리 셀영역(2a,2b)에 접속된 버스 인터페이스부(4BIU,4BIU)에서 인출된 외부 버스 b₄, b₄는 칩(1)의 좌변측에 마련된 패드를 거쳐 외부와 접속된다. 메모리 셀 영역(2c,2d)에 접속된 버스 인터페이스부(4BIU,4BIU)에서 인출된 외부 버스 b₄, b₄는 칩(1)의 우변측에 마련된 패드를 거쳐 외부와 접속된다.

실시예 16 내지 실시예 20에 있어서는 실시예 6 내지 실시예 10에서의 효과에 부가하여, 패드의 수를 삭감하는 것이 가능하므로 소형화 또는 고집적화를 실현하는 것이 용이하게 된다. 또한, 실시예 11 내지 실시예 15에 도시한 바와 같이, 또한 명령 버퍼(4IQ)를 구비하는 구성으로 하여도 좋다. 이 경우 레이아웃은 용이하게 유추할 수 있으므로 도시는 생략한다. 그리고, 실시예 11 내지 실시예 15에서의 효과를 겸해서 가질 수 있다.

[실시예 21]

제33도는 실시예 21에 관한 마이크로컴퓨터의 주요부를 도시한 모식적 레이아웃도이다.

제18도에서는 4개의 메모리 셀 영역(2a,2b,2c,2d)를 도시하고 있지만, 제33도에서는 이것 대신에 4개의 DRAM(21a,21b,21c,21d) 및 4개의 고속 메모리인 캐쉬 메모리(SRAM)(22a,22b,22c,22d)를 도시하고 있다. 4개의 가로가 긴 DRAM(21a,21b,21c,21d)는 칩(1)상의 4각에 배치되어 있고, 그 내측 짧은 변 근방에 버퍼 (4a,4b,4c,4d)가 각각 배치되어 있다. 또한, 버퍼(4a,4b,4c,4d)의 내측에 캐쉬 메모리 (22a,22b,22c,22d)가 각각 배치되어 있다. DRAM(21a,21b,21c,21d), 버퍼(4a,4b,4c,4d), 캐쉬 메모리 (22a,22b,22c,22d)사이는 메모리 버스 b₂, b₂, b₂, b₂로 각각 접속되어 있다. 그리고, 제18도과 마찬가지로, CPU(3)의 상변에서 인출된 프로세서 버스는 좌우 2개로 나누어지고, 또한 각각이 2개로 나누어져 버퍼(4a,4b,4c,4d)에 접속되어 있다.(b₁,b₁,b₁,b₁).

[실시예 22]

제34도는 실시예 22에 관한 마이크로컴퓨터의 주요부를 도시한 모식적 레이아웃도이다.

제34도에서는 제19도에서의 4개의 메모리 셀 영역(2a,2b,2c,2d) 대신에 4개의 DRAM(21a,21b,21c,21d) 및 4개의 캐쉬 메모리(22a,22b,22c,22d)를 도시하고 있다. DRAM(21a,21b,21c,21d), 버퍼 (4a,4b,4c,4d), 캐쉬 메모리 (22a,22b,22c,22d)의 배치 및 메모리 버스 b₂, b₂, b₂, b₂에 의한 접속은 실시예 21과 마찬가지이다.

그리고, 제19도와 마찬가지로, CPU(3)의 좌변(우변이라도 좋음)에서 인출된 프로세서 버스는 상하 2개로 나누어지고, 또한 각각이 2개로 나누어져 버퍼(4a,4b,4c,4d)에 접속되어 있다(b₁,b₁,b₁,b₁).

[실시예 23]

제35도는 실시예 23에 관한 마이크로 컴퓨터의 주요부를 도시한 모식적 레이아웃드이다.

제35도에서는 제20도에서의 4개의 메모리 셀 영역(2a,2b,2c,2d) 대신에 4개의 DRAM(21a,21b,21c,21d) 및 4개의 캐쉬 메모리 (22a,22b,22c,22d)를 도시하고 있다. DRAM(21a,21b,21c,21d), 버퍼 (4a,4b,4c,4d), 케쉬 메모리 (22a,22b,22c,22d)의 배치 및 메모리 버스 b₂, b₂, b₂, b₂에 의한 접속은 실시예 21과 마찬가지이다.

그리고, 제20도과 마찬가지로, CPU(3)의 상변 및 하변에서 종방향으로 프로세서 버스가 인출되고, 각각이 좌우 2개로 나누어져 버퍼(4a,4b,4c,4d)에 접속되어 있다(b₁,b₁,b₁,b₁).

[실시예 24]

제36도는 실시예 24에 관한 마이크로컴퓨터의 주요부를 도시한 모식적 레이아웃도이다.

제36도에서는 제21도에서의 4개의 메모리 셀 영역(2a,2b,2c,2d) 대신에 4개의 DRAM(21a,21b,21c,21d) 및 4개의 캐쉬 메모리 (22a,22b,22c,22d)를 도시하고 있다. DRAM(21a,21b,21c,21d), 버퍼(4a,4b,4c,4d), 캐쉬 메모리(22a,22b,22c,22d)의 배치 및 메모리 버스 b₂, b₂, b₂, b₂에 의한 접속은 실시예 21과 마찬가지이다. 그리고, 제21도과 마찬가지로, CPU(3)의 좌변 및 우변에서 프로세서 버스가 횡방향으로 인출되고, 각각이 상하 2개로 나누어져 버퍼(4a,4b,4c,4d)에 접속되어 있다(b₁,b₁,b₁,b₁).

[실시예 25]

제37도는 실시예 25에 관한 마이크로컴퓨터와 주요부를 도시한 모식적 레이아웃도이다. 제37도에서는 제22도에서의 4개의 메모리 셀 영역(2a,2b,2c,2d) 대신에 4개의 DRAM(21a. 21b. 21c. 21d) 및 4개의 캐쉬 메모리(22a,22b,22c,22d)를 도시하고 있다. 그리고, DRAM(21a,21b,21c,21d), 버퍼(4a,4b,4c,4d), 캐쉬 메모리(22a,22b,22c,22d)사이는 메모리 버스 b₂, b₂, b₂, b₂로 각각 접속되어 있다. 그리고, 제22도과 마찬가지로, CPU(3)의 상변에서 인출된 프로세서 버스는 좌우 2개로 나누어지고, 또한 각각이 상하 2개로 나누어져 버퍼(4a,4b,4c,4d)에 접속되어 있다(b₁,b₁,b₁,b₁).

실시예 21 내지 실시예 25에 있어서는 고속 메모리를 구비하고 있으므로, 실시예 6 내지 실시예10에서의 효과에 부가하여, 신호의 종류에 따라 전송 속도를 다르게 하여 효율 좋게 처리하는 것이 가능하다. 또한, 실시예 11 내지 실시예 15에 도시한 바와 같이, 또한 각 버퍼(4a,4b,4c,4c)가 데이터 버퍼(4DB) 및 명령 버퍼(4IQ)를 구비하는 구성으로 해도 좋다. 그렇게 하면, 실시예 11내지 실시예 15에서의 효과를 겸하여 가질수 있다.

또한, 실시예 16 내지 실시예 20에 도시한 바와 같이, 버스 인터페이스부(4BIU)를 구비하는 구성으로 해도 좋다. 이들 경우의 레이아웃은 용이하게 유추할 수 있으므로 도시는 생략하지만, 제13도는 그 일예라고 할 수 있다. 이 경우, 실시예 16 내지 실시예 20에서의 효과를 겸하여 가질 수 있다.

또한, 메모리는 DRAM, SRAM 외에, EPRAM, ROM, 소거 가능한 ROM, 플래쉬 메모리등 여러 가지 메모리라도 좋다.

또한, 메모리 셀 영역이 2열로 배치된 경우에 대하여 도시하고 있지만, 메모리 셀 영역이 3열 이상이라도 좋고, 또한 하나의 메모리 셀 영역 행이 하나 또는 3개 이상의 메모리 셀 영역을 가져도 좋다. 또한, 메모리 셀 영역의 수는 4개에 한정되지 않는다.

청구항에 따른 실시예 및 이들을 조합한 실시예는 상술한 실시예가 모두는 아니지만, 유추가 가능하므로 도시 및 설명은 생략한다.

이상 본 발명자에 의해 이루어진 발명을 상기 실시예 에 따라 구체적으로 설명하였지만 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위내에서 여러 가지로 변경가능한 것은 물론이다.

Claims

프로세서와 메모리가 동일 기판에 탑재된 마이크로컴퓨터에 있어서, 버스 폭을 변경하기 위한 셀렉터를 갖는 버퍼; 상기 프로세서와 상기 버퍼를 접속하는 프로세서 버스; 및 상기 메모리와 상기 버퍼를 접속하는 메모리 버스를 포함하며, 상기 버퍼, 프로세서 버스 및 메모리 버스는 동일 기판에 구비되어 있고, 상기 프로세서 버스는 상기 메모리 버스 보다 버스 폭이 작은 것을 특징으로 하는 마이크로컴퓨터.
제1항에 있어서, 상기 버퍼는 신호를 래치하는 래치 수단을 갖는 것을 특징으로 하는 마이크로컴퓨터.
제1항 있어서, 상기 버퍼는 데이터 신호용 데이터 버퍼와 명령 신호용 명령 버퍼를 포함하고, 상기 데이터의, 상기 명령 버퍼는 프로세서와 개별로 접속되어 있는 것을 특징으로 하는 마이크로컴퓨터.
제2항에 있어서, 상기 버퍼는 데이터 신호용 데이터 버퍼와 명령 신호용 명령 버퍼를 포함하고, 상기 데이터 버퍼, 상기 명령 프로세서와 개별로 접속되어 있는 것을 특징으로 하는 마이크로컴퓨터.
제3항에 있어서, 상기 프로세서는 데이터 버퍼 및 명령 버퍼를 독립으로 또한 필요한 때에 동시적으로 액세스하는 것이 가능하도록 되어 있는 것을 특징으로 하는 마이크로컴퓨터
제4항에 있어서, 상기 프로세서는 데이터 버퍼 및 명령 버퍼를 독립으로 또한 필요한 때에 동시적으로 엑세스하는 것이 가능하도록 되어 있는 것을 특징으로 하는 마이크로 컴퓨터.
제1항에 있어서, 상기 마이크로 컴퓨터는 버스 폭을 변경하기 위한 셀렉터를 갖고 외부와 신호의 입출력을 실행하기 위한 버스 인터페이스부; 및 상기 버스 인터페이스부와 외부를 접속하기 위한 외부 버스를 더 포함하여, 상기 버스 인터페이부는 메모리 버스에서 메모리와 접속되어 있고, 상기 외부 버스는 상기 메모리 버스 보다 버스 폭이 작은 것을 특징으로 하는 마이크로컴퓨터.
제2항에 있어서, 상기 마이크로 컴퓨터는 버스 폭을 변경하기 위한 셀렉터를 갖고 외부와 신호의 입출력을 실행하기 위한 버스 인터페이스부; 및 상기 버스 인터페이스부와 외부를 접속하기 위한 외부 버스를 더 포함하며, 상기 버스 인터페이스부는 메모리 버스에서 메모리와 접속되어 있고, 상기 외부 버스는 상기 메모리 버스 보다 버스 폭이 작은 것을 특징으로 하는 마이크로컴퓨터.
제3항에 있어서, 상기 마이크로컴퓨터는 버스 폭을 변경하기 위한 셀렉터를 갖고 외부와 신호의 입출력을 실행하기 위한 버스 인터페이스부; 및 상기 버스 인터페이스부와 외부를 접속하기 위한 외부 버스를 더 포함하며, 상기 버스 인터페이스부는 메모리 버스에서 메모리와 접속되어 있고, 상기 외부 버스는 상기 메모리 버스 보다 버스 폭이 작은 것을 특징으로 하는 마이크로 컴퓨터.
제4항에 있어서, 상기 마이크로컴퓨터는 버스 폭을 변경하기 위한 셀렉터를 갖고 외부와 신호의 입출력을 실행하기 위한 버스 인터페이스부; 및 상기 버스 인터페이스 부와 외부를 접속하기 위한 외부 버스를 더 포함하여, 상기 버스 인터페이스부는 메모리 버스에서 메모리와 접속되어 있고, 상기 외부 버스는 상기 메모리 버스보다 버스 폭이 작은 것을 특징으로 하는 마이크로컴퓨터.
제5항에 있어서, 상기 마이크로컴퓨터는 버스 폭을 변경하기 위한 셀렉터를 갖고 외부와 신호의 입출력을 실행하기 위한 버스 인터페이스부; 및 상기 버스 인터페이스부와 외부를 접속하기 위한 외부 버스를 더 포함하여 , 상기 버스 인터페이스부는 메모리 버스에서 메모리와 접속되어 있고, 상기 외부 버스는 상기 메모리 버스보다 버스 폭이 작은 것을 특징으로 하는 마이크로컴퓨터.
제6항에 있어서, 상기 마이크로컴퓨터는 버스 폭을 변경하기 위한 셀렉터를 갖고 외부와 신호의 입출력을 실행하기 위한 버스 인터페이스부: 및 상기 버스 인터페이스부와 외부를 접속하기 위한 외부 버스를 더 포함하여, 상기 버스 인터페이스부는 메모리 버스에서 메모리와 접속되어 있고, 상기 외부 버스는 상기 메모리 버스 보다 버스 폭이 작은 것을 특징으로 하는 마이크로컴퓨터.
제7항에 있어서, 상기 버스 인터페이스부는 신호를 래치하는 래치 수단을 갖는 것을 특징으로 하는 마이크로컴퓨터.
제8항에 있어서, 상기 버스 인터페이스부는 신호를 래치하는 래치수단을 갖는 것을 특징으로 하는 마이크로컴퓨터.
제9항에 있어서, 상기 버스 인테페이스부는 신호를 래치하는 래치수단을 갖는 것을 특징으로 하는 마이크로컴퓨터.
제10항에 있어서, 상기 버스 인터페이스부는 신호를 래치하는 래치수단을 갖는 것을 특징으로 하는 마이크로컴퓨터.
제11항에 있어서, 상기 버스 인터페이스부는 신호를 래치하는 래치수단을 갖는 것을 특징으로 하는 마이크로컴퓨터.
제12항에 있어서, 상기 버스 인테페이스부는 신호를 래치하는 래치수단을 갖는 것을 특징으로 하는 마이크로컴퓨터.
제1항에 있어서 상기 메모리는 고속에서 동작하는 고속 메모리와 저속에서 동작하는 저속 메모리를 포함하는 것을 특징으로 하는 마이크로컴퓨터.
제1항에 있어서, 상기 메모리는 대용량 메모리와 소용량 메모리를 포함하는 것을 특징으로 하는 마이크로 컴퓨터.
제1항에 있어서, 상기 메모리는 복수의 메모리 영역을 갖고, 프로세서는 복수의 메모리 영역 사이에 배치되어 있는 것을 특징으로 하는 마이크로컴퓨터.
제1항에 있어서, 상기 메모리는 복수의 메모리 영역열로 나누어 배치되어 있고, 프로세서는 상기 메모리 영역열 사이에 배치되어 있는 것을 특징으로 하는 마이크로컴퓨터.
제1항에 있어서, 상기 메모리는 2개의 메모리 영역열로 나누어 배치되어 있고, 프로세서는 상기 메모리 영역열 사이에 배치되어 있는 것을 특징으로 하는 마이크로컴퓨터.
제7항에 있어서, 상기 메모리는 2개의 메모리 영역열로 나누어 배치되고 있고, 프로세서는 상기 메모리 영역열 사이에 배치되어 있는 것을 특징으로 하는 마이크로컴퓨터.
제1항에 있어서, 상기 버퍼는 메모리에 근접되어 마련되어 있는 것을 특징으로 하는 마이크로 컴퓨터
제7항에 있어서, 상기 버스 인터페이스부는 메모리에 근접되어 마련되어 있는 것을 특징으로 하는 마이크로컴퓨터.
제21항에 있어서, 상기 버퍼는 메모리 또는 메모리 영역에 근접되어 마련되어 있는 것을 특징으로 하는 마이크로컴퓨터.
제24항에 있어서, 상기 버스 인터페이스부는 메모리 또는 메모리 영역에 근접되어 마련되어 있는 것을 특징으로 하는 마이크로컴퓨터.
제25항에 있어서, 메모리 영역을 4개 이상 구비하고, 각 메모리 영역의 내측 짧은 변에 버퍼가 각각 근접되어 마련되어 있고, 프로세서 버스는 프로세서의 1변에서 인출되어 있는 것을 특징으로 하는 마이크로컴퓨터.
제26항에 있어서, 메모리 영역을 4개 이상 구비하고, 각 메모리 영역의 내측 짧은 변에 버퍼가 각각 근접되어 마련되어 있고, 프로세서 버스는 프로세서의 1변에서 인출되어 있는 것을 특징으로 하는 마이크로컴퓨터.
제27항에 있어서, 메모리 영역을 4개 이상 구비하고, 각 메모리 영역의 내측 짧은 변에 버퍼가 각각 근접되어 마련되어 있고, 프로세서 버스는 프로세서의 1변에서 인출되어 있는 것을 특징으로 하는 마이크로컴퓨터.
제28항에 있어서, 메모리 영역을 4개 이상 구비하고, 각 메모리 영역의 내측 짧은 변에 버퍼가 각각 근접되어 마련되어 있고, 프로세서 버스는 프로세서의 1변에서 인출되어 있는 것을 특징으로 하는 마이크로컴퓨터.
제25항에 있어서, 메모리 영역을 4개 이상 구비하고, 각 메모리 영역의 내측 짧은 변에 버퍼가 각각 근접되어 마련되어 있고, 프로세서 버스는 프로세서의 2변에서 인출되어 있는 것을 특징으로 하는 마이크로컴퓨터.
제26항에 있어서, 메모리 영역을 4개 이상 구비하고, 각 메모리 영역의 내측 짧은 변에 버퍼가 각각 근접되어 마련되어 있고, 프로세서 버스는 프로세서의 2변에서 인출되어 있는 것을 특징으로 하는 마이크로컴퓨터.
제27항에 있어서, 메모리 영역을 4개 이상 구비하고, 각 메모리 영역의 내측 짧은 변에 버퍼가 각각 근접되어 마련되어 있고, 프로세서 버스는 프로세서의 2변에서 인출되어 있는 것을 특징으로 하는 마이크로컴퓨터.
제28항에 있어서, 메모리 영역을 4개 이상 구비하고, 각 메모리 영역의 내측 짧은 변에 버퍼가 각각 근접되어 마련되어 있고, 프로세서 버스는 프로세서의 2변에서 인출되어 있는 것을 특징으로 하는 마이크로컴퓨터.
제25항에 있어서, 메모리 영역을 4개 이상 구비하고, 각 메모리 영역의 내측 긴 변에 버퍼가 각각 근접되어 마련되어 있고, 프로세서 버스는 프로세서의 1변에서 인출되어 있는 것을 특징으로 하는 마이크로컴퓨터.
제26항에 있어서, 메모리 영역을 4개 이상 구비하고, 각 메모리 영역의 내측 긴 변에 버퍼가 각각 근접되어 마련되어 있고, 프로세서 버스는 프로세서의 1변에서 인출되어 있는 것을 특징으로 하는 마이크로컴퓨터.
제27항에 있어서, 메모리 영역을 4개 이상 구비하고, 각 메모리 영역의 내측 긴 변에 버퍼가 각각 근접되어 마련되어 있고, 프로세서 버스는 프로세서의 1변에서 인출되어 있는 것을 특징으로 하는 마이크로컴퓨터.
제28항에 있어서, 메모리 영역을 4개 이상 구비하고, 각 메모리 영역의 내측 긴 변에 버퍼가 각각 근접되어 마련되어 있고, 프로세서 버스는 프로세서의 1변에서 인출되어 있는 것을 특징으로 하는 마이크로컴퓨터.