KR0172407B1 - 반도체 메모리 장치의 라이트 드라이버 회로 - Google Patents
반도체 메모리 장치의 라이트 드라이버 회로 Download PDFInfo
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
리이드/라이트 싱글 데이타 버스를 가지는 반도체 메모리 장치의 라이트 드라이버 회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
리이드/라이트 싱글 데이타 버스를 가지는 반도체 메모리 장치의 라이트 드라이버 회로를 제공함에 있다.
3. 발명의 해결방법의 요지
전원 소비를 최소화하고 안정된 리이드 동작을 수행하기 위한 싱글 데이타 버스를 가지는 반도체 메모리 장치의 라이트 드라이버 회로 12에 있어서, 제12,메인 데이타 라인 MDL 1,2과 접속되고 전송된 데이타를 조합하기 위한 제1수단 32과, 일단은 제1메인 데이타 라인 MDL 1을 입력으로 하고 상기 제1수단 32의 출력을 각기 입력으로 하는 제2수단 34과, 데이타 출력 버퍼 16을 제어하기 위한 제1제어신호 PWD를 입력으로 하여 이의 반전된 제2제어신호 PWDB를 출력하기 위한 제3수단 36과, 상기 제3수단 36 및 제2수단 34의 출력단과 각기 접속되고 제1섹션데이타라인 SDL1에 상기 제1제어신호 PWD를 전송하기 위한 제1전송수단과, 상기 제1전송수단의 일단과 상기 제1수단 32의 출력단과 접속되고 제2섹션데이타라인 SDL2에 상기 제2제어신호 PWDB를 전송하기 위한 제2전송수단으로 이루어지는 것을 요지로 한다.
4. 발명의 중요한 용도
반도체 메모리 장치의 라이트 드라이버 회로에 적합하다.
Description
제1도는 종래의 기술에 따른 싱글 데이타 버스의 구조를 가지는 반도체 메모리 장치의 개략적인 블럭을 보인 도면.
제2도는 종래의 기술에 따른 라이트 드라이버의 회로를 보인 도면.
제3도는 제2도에 따른 신호 파형도.
제4도는 본 발명의 실시예에 따른 라이트 드라이버의 회로를 보인 도면.
제5도는 제4도에 따른 신호 파형도.
본 발명은 메모리 셀 어레이를 포함하는 반도체 메모리 장치에 관한 것으로, 특히 리이드/라이트 싱글 데이타 버스를 가지는 반도체 메모리 장치의 라이트 드라이버 회로에 관한 것이다.
일반적으로, 리이드 동작의 경우에 데이타 전달 수단인 데이타 버스와 라이트 동작의 경우에 데이타 버스가 각기 독립적으로 버싱된다.
하지만, 메모리 칩의 면적을 최소화하여 가격 경쟁력을 높이기 위한 부단한 노력의 일환으로 데이타 전달 수단인 데이타 버스를 단일화한 싱글 데이타 버스를 가지는 반도체 메모리 장치가 부각되고 있다.
즉, 이러한 싱글 데이타 버스의 구조는 리이드 동작의 경우와 라이트 동작의 경우에 있어서 데이타 전달 수단인 데이타 버스를 공유하는 것이다. 따라서, 데이타 버스의 수를 종래의 그것보다 줄일 수 있는 것이다.
제1도는 종래의 기술에 따른 싱글 데이타 버스의 구조를 가지는 반도체 메모리 장치의 개략적인 블럭을 보인 도면이다. 제1도를 참조하면, 비트라인 및 워드라인이 매트릭스 형으로 배열된 메모리 셀 어레이 6의 비트라인을 프리차아지 하기 위한 회로 2와, 상기 특정의 비트라인 및 워드라인을 지정하기 위한 행디코더 4 및 열디코더 8과, 한쌍의 섹션데이타 라인 SDL이 1,2에 의해 상기 열디코더 8과 접속된 센스앰프 10과 라이트 드라이버 12와, 센스앰프 10와 라이트 드라이버 12와 접속된 한쌍의 메인데이타라인 MDL 1,2과, 메인 데이타라인 MDL 1과 접속된 데이타 입력버퍼 14와, 메인 데이타라인 MDL 2과 접속된 데이타 출력 버퍼 16으로 이루어지며 이러한 블럭들이 N개가 칩안에 구성된다.
즉, 리이드 동작의 경우에 데이타 전달 수단인 메인 데이타 라인은 센스앰프 10와 데이타 출력버퍼 16를 인터페이스하고, 라이트 동작의 경우에 메인 데이타 라인은 데이타 입력 버퍼 14와 라이트 드라이버 12 사이에 인터페이스하여 이 메인 데이타 라인을 서로 공유하는 싱글 데이타 버스를 가지는 것이다.
그러므로, 본 발명은 이러한 싱글 데이타 버스를 가지는 반도체 메모리 장치에서의 라이트 드라이버 회로 12에 관한 것이다.
제2도는 종래의 기술에 따른 라이트 드라이버 12의 회로를 보인 도면이다. 제3도는 제2도에 따른 신호 파형도이다. 제2도 및 제3도를 참조하면, 입력단은 메인 데이타 라인 MDL과 접속된 인버터 18과, 이의 출력단을 입력으로 하는 인버터 20과, 데이타 출력 버퍼 16를 제어하기 위한 신호 PWDB를 입력으로 하여 이의 반전된 신호 PWD를 출력하기 위한 인버터 22와, 상기 인버터 22와 20의 출력단과 각기 접속되고 SDL에 데이타 출력 버퍼 제어신호 PWD를 전송하기 위한 피형 및 엔형 모오스 트랜지스터 24, 26으로 이루어진 제1전송수단과, 제1전송수단의 일단과 인버터 18의 출력단과 접속되고 SDLB에 데이타 출력 버퍼 제어신호 PWDB를 전송하기 위한 피형 및 엔형 모오스 트랜지스터 28, 30으로 이루어진 제2전송수단으로 구성된다.
이의 동작은 제3도에 나타나듯이, 라이트 동작의 경우에 MDL은 하이 또는 로우상태로 토글된다. 보통의 싱글 데이타 버스 구성을 가지지 않는 구조의 라이트 드라이버의 경우 리이드 동작의 경우 이러한 종류의 인버터는 플로팅 상태가 되지만, 상기에 전술한 바와 같은 싱글 데이타 버스 구조를 가지는 라이트 드라이버 12의 경우에는 리이드 동작의 경우에도 MDL은 하이 또는 로우로 토글되어 인버터 18, 20이 이 MDL의 상태에 따라 동작을 하게 되는 문제점이 있는 것이다.
또한, 각각의 블럭마다 이러한 인버터가 공통으로 접속되어 있기 때문에 인버터의 갯수는 블럭 수만큼 존재하는 것이다.
이에 따른 불필요한 전원의 소비가 발생하며 이 라인을 공유하는 센스앰프 10의 동작 또한 불안정하게 된다.
따라서, 상기한 바와 같은 문제점을 해소하기 위한 본 발명의 목적은 전원 소비를 최소화 하기 위한 싱글 데이타 버스를 가지는 반도체 메모리 장치의 라이트 드라이버 회로를 제공함에 있다.
본 발명의 다른 목적은 전원 소비를 최소화 하고 안정된 리이드 동작을 수행하기 위한 싱글 데이타 버스를 가지는 반도체 메모리 장치의 라이트 드라이버 회로를 제공함에 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 기술적 사상에 따르면, 전원 소비를 최소화하고 안정된 리이드 동작을 수행하기 위한 싱글 데이타 버스를 가지는 반도체 메모리 장치의 라이트 드라이버 회로 12에 있어서, 제1,2메인 데이타 라인 MDL 1,2과 접속되고 전송된 데이타를 조합하기 위한 제1수단 32과, 일단은 제1메인 데이타 라인 MDL 1을 입력으로 하고 상기 제1수단 32의 출력을 각기 입력으로 하는 제2수단 34과, 데이타 출력 버퍼 16를 제어하기 위한 제1제어신호 PWD 를 입력으로 하여 이의 반전된 제2제어신호 PWDB를 출력하기 위한 제3수단 36과, 상기 제3수단 36 및 제2수단 34의 출력단과 각기 접속되고 제1섹션데이타라인 SDL1에 상기 제1제어신호 PWD를 전송하기 위한 제1전송수단과, 상기 제1전송수단의 일단과 상기 제1수단 32의 출력단과 접속되고 제2섹션데이타라인 SDL2에 상기 제2제어신호 PWDB를 전송하기 위한 제2전송수단으로 이루어지는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
제4도는 본 발명의 일실시예에 따른 라이트 드라이버의 회로를 보인 도면이다. 제5도는 제4도에 따른 신호 파형도이다. 제4도 및 제5도를 참조하면, 한쌍의 메인 데이타 라인 MDL 1, MDL 2과 접속되고 전송된 데이타를 조합하기 위한 2 입력 난드게이트 32와, 일단은 메인 데이타 라인 MDL 1을 입력으로 하고 2입력 난드게이트 32의 출력단을 각기 입력으로 하는 2입력 난드게이트 34와, 데이타 출력 버퍼 16를 제어하기 위한 신호 PWDB를 입력으로 하여 이의 반전된 신호 PWD를 출력하기 위한 인버터 36과, 상기 인버터 36과 2입력 난드게이트 34의 출력단과 각기 접속되고 SDL에 데이타 출력 버퍼 제어신호 PWD를 전송하기 위한 피형 및 엔형 모오스 트랜지스터 38, 40으로 이루어진 제1전송수단과, 제1전송수단의 일단과 2입력 난드게이트 32의 출력단과 접속되고 SDLB에 데이타 출력 버퍼 제어신호 PWDB를 전송하기 위한 피형 및 엔형 모오스 트랜지스터 28, 30으로 이루어진 제2전송수단으로 구성된다.
이의 구성에 따른 동작 특성은 다음과 같다.
즉, 라이트 동작의 경우에는 MDL이 하이 또는 로우상태로 토글되고 리이드 동작의 경우에도 MDL이 하이 또는 로우로 토글되지만 본 발명에 따른 난드게이트 32와 34는 MDL의 상태에 관계없이 항상 플로팅 상태가 된다. 라이트 동작의 경우에는 MDL이 하이 또는 로우가 되고 PMDL이 하이가 된 후 PWDB가 로우상태로 되어 SDL로 데이타가 전달된다.
그리고, 리이드 동작의 경우에도 MDL이 하이 또는 로우상태가 되며 라이트에서 리이드로 되면, PWDB가 하이가 된 후 PMDL이 로우상태가 된다.
상기한 바와 같은 본 발명에 따르면, 리이드 및 라이트 동작에 따른 MDL의 상태에 따라 난드게이트 32, 34가 스태틱 즉, 플로팅 상태가 되어 종래의 구성에 비해 전원의 소비가 감소되고 전원라인을 공유하는 센스앰프의 동작도 안정되는 효과가 있는 것이다.
Claims (4)
- 전원 소비를 최소화하고 안정된 리이드 동작을 수행하기 위한 싱글 데이타 버스를 가지는 반도체 메모리 장치의 라이트 드라이버 회로에 있어서; 제1,2메인 데이타 라인과 접속되고 전송된 데이타를 조합하기 위한 제1수단과; 일단은 제1메인 데이타 라인을 입력으로 하고 상기 제1수단의 출력을 각기 입력으로 하는 제2수단과; 데이타 출력 버퍼를 제어하기 위한 제1제어신호를 입력으로 하여 이의 반전된 제2제어신호를 출력하기 위한 제3수단과; 상기 제3수단 및 제2수단의 출력단과 각기 접속되고 제1섹션데이타라인에 상기 제1제어신호를 전송하기 위한 제1전송수단과; 상기 제1전송수단의 일단과 상기 제1수단의 출력단과 접속되고 제2섹션데이타라인에 상기 제2제어신호를 전송하기 위한 제2전송수단으로 이루어지는 것을 특징으로 하는 싱글 데이타 버스를 가지는 반도체 메모리 장치의 라이트 드라이버 회로.
- 제1항에 있어서; 상기 제1,2수단은 이입력 난드게이트임을 특징으로 하는 싱글 데이타 버스를 가지는 반도체 메모리 장치의 라이트 드라이버 회로.
- 제1항에 있어서; 상기 제1,2전송수단은 피형 및 엔형 모오스 트랜지스터임을 특징으로 하는 싱글 데이타 버스를 가지는 반도체 메모리 장치의 라이트 드라이버 회로.
- 제1항에 있어서; 상기 제1,2수단은 상기 라이트 드라이버 회로의 리이드 동작의 경우에 상기 메인 데이타 라인의 상태에 관계없이 항상 스태틱 상태가 됨을 특징으로 하는 싱글 데이타 버스를 가지는 반도체 메모리 장치의 라이트 드라이버 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019950050714A KR0172407B1 (ko) | 1995-12-15 | 1995-12-15 | 반도체 메모리 장치의 라이트 드라이버 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019950050714A KR0172407B1 (ko) | 1995-12-15 | 1995-12-15 | 반도체 메모리 장치의 라이트 드라이버 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970051147A KR970051147A (ko) | 1997-07-29 |
| KR0172407B1 true KR0172407B1 (ko) | 1999-03-30 |
Family
ID=19440607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950050714A KR0172407B1 (ko) | 1995-12-15 | 1995-12-15 | 반도체 메모리 장치의 라이트 드라이버 회로 |
Country Status (1)
| Country | Link |
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| KR (1) | KR0172407B1 (ko) |
-
1995
- 1995-12-15 KR KR1019950050714A patent/KR0172407B1/ko not_active IP Right Cessation
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| KR970051147A (ko) | 1997-07-29 |
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