KR100427712B1 - 트윈컬럼디코더를갖는반도체메모리장치 - Google Patents

Abstract

본 발명은 컬럼 디코더를 컬럼 라인 양쪽에 2개로 구현하여 동작속도를 향상시킨 트윈 컬럼 디코더를 갖는 반도체 메모리 장치에 관한 것으로, 이를 구현하기 위하여 본 발명의 반도체 메모리 장치는 다수개의 셀 어레이 블럭과, 상기 셀 어레이 블럭 사이에 위치하며 비트라인 센스앰프, 컬럼 트랜지스터로 구성된 비트라인 센스앰프 어레이와, 컬럼 어드레스 신호를 프리-디코딩하여 출력하는 컬럼 프리 디코딩 수단과, 상기 비트라인 센스앰프와 데이타 버스라인을 접속시키기 위한 상기 컬럼 트랜지스터의 동작을 제어하는 신호를 전송하는 컬럼 라인들과, 상기 컬럼 라인들의 양끝에 각각 접속되며 상기 컬럼 프리 디코딩 수단의 출력신호에 의해 상기 컬럼 라인들중 어드레스에 의해 선택된 한개의 컬럼 라인을 동시에 인에이블시키는 제 1 및 제 2 컬럼 디코딩 수단을 구비하였다.

Description

트윈 컬럼 디코더를 갖는 반도체 메모리 장치

본 발명은 반도체 메모리 장치 중에서 컬럼 라인을 드라이브하기 위한 컬럼 디코더에 관한 것으로, 특히 컬럼 디코더를 상기 컬럼 라인의 양쪽에 2개로 구현하여 동작속도를 향상시킨 트윈 컬럼 디코더를 갖는 반도체 메모리 장치에 관한 것이다.

일반적으로, 반도체 메모리 소자가 고집적화 되어가면서 단위 블럭 셀 어레이(Block Cell Array)의 크기가 증가하여 하나의 컬럼라인에 연결된 셀 블럭(Cell Block)의 수가 증가한다. 이에 따라 비트라인 센스앰프(Bit Line Sense Amplifier)와 데이타 버스 라인(Data Bus Line)을 연결해 주는 컬럼라인 트랜지스터의 게이트가 컬럼라인에 더욱 많이 연결된다. 이는 컬럼라인이 인에이블될 때 부하 캐패시터(loading Cap)로 작용하여 칩(chip)의 전반적인 동작속도를 저하시키는 요인이 되었다. 그러면, 첨부된 도면을 참조하여 종래의 문제점에 대해 자세히 살펴보기로 한다.

도 1 은 종래의 컬럼라인 및 컬럼 디코더가 도시된 반도체 메모리 장치의 구성도로서, 메모리 셀 어레이를 구동시키기 위한 컬럼 디코더(120)가 한쪽 끝에만 배치되어 있는 방법을 사용하고 있다.

도면을 참조하면, 메모리 셀의 집적도가 증가함에 따라 한개의 컬럼 디코더(120)에 의해 구동되어지는 셀 블럭(100_00∼100_63)의 수도 점차 증가됨으로써 이를 구동시키기 위한 컬럼라인의 길이가 그만큼 길어지게 된다. 그리고, 이 컬럼라인에 연결된 컬럼 트랜지스터(비트라인 센스앰프와 데이타 버스라인을 연결해 주는)의 수도 비례해서 증가되기 때문에 한개의 컬럼 디코더(120)에 의해 동작되는 컬럼라인은 많은 부하를 안고 동작해야 하는 문제점이 있다.

도 2 는 도 1 에 도시된 컬럼 디코더(120)의 상세 회로도를 도시한 것으로, 컬럼 어드레스 신호(bay90/bay67/bay45)를 입력하여 NAND 논리연산하는 제 1 NAND 게이트(NA1)와, 상기 NAND 게이트(NA1)의 출력신호가 '로직로우'일때 '로직하이'를 출력하는 NOR 게이트(NR)와, 상기 NOR 게이트(NR)의 출력신호와 컬럼 프리 디코더(130)의 출력신호(bay〈0:3〉)를 각각 입력하여 NAND 논리연산하는 제 2 내지 제 5 NAND 게이트(NAND2∼NAND5)와, 상기 제 2 내지 제 5 NAND 게이트(NAND2∼NAND5)의 출력단과 컬럼라인에 각각 홀수개(여기서는 3개)로 접속된 인버터들로 구성되어 있다.

상기 컬럼 디코더(120)는 컬럼 프리 디코더(130)로부터의 출력신호에 의해 하나의 컬럼라인을 선택 구동하기 위한 것으로, 도 1 에 도시된 바와 같이 컬럼 디코더(120)로부터 가장 가까운 A 노드에 위치한 컬럼라인 트랜지스터의 동작속도는 상기 컬럼 디코더(120)로부터 가장 거리가 먼 B 노드에 위치한 컬럼라인 트랜지스터의 동작속도보다 훨씬 빠르다.

이는 컬럼라인의 길이가 길어짐에 따른 부하 캐패시터에 의한 것으로, 도 3에 나타낸 시뮬레이션 결과에서도 명백히 알 수 있다. 여기서, B 노드상의 컬럼 트랜지스터의 동작속도는 A 노드상의 컬럼 트랜지스터의 동작속도에 비해 2 nsec 정도 딜레이 되고 있음을 보이고 있다.

이와같이, 종래의 컬럼라인 및 컬럼 디코더 구조를 갖는 반도체 메모리 장치는 메모리 셀의 집적도가 날로 증가됨에 따라 비례해서 길어지는 컬럼라인에서 생기는 과부하로 칩의 동작속도가 떨어지는 문제점이 있었다.

따라서 본 발명에서는 컬럼 디코더를 컬럼 라인 양쪽에 2개로 구현하여 동작 속도를 향상시킨 트윈 컬럼 디코더를 갖는 반도체 메모리 장치를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여, 본 발명에 의한 트윈 컬럼 디코더를 갖는 반도체 메모리 장치는 다수개의 셀 어레이 블록과, 상기 셀 어레이 블럭 사이에 위치하며 비트라인 센스앰프, 컬럼 트랜지스터로 구성된 비트라인 센스앰프 어레이와, 컬럼 어드레스 신호를 프리-디코딩하여 출력하는 컬럼 프리 디코딩 수단과, 상기 비트라인 센스앰프와 데이타 버스라인을 접속시키기 위한 상기 컬럼 트랜지스의 동작을 제어하는 신호를 전송하는 컬럼 라인들과, 상기 컬럼 라인들의 양끝에 각각 접속되며 상기 컬럼 프리 디코딩 수단의 출력신호에 의해 상기 컬럼 라인들중 어드레스에 의해 선택된 한개의 컬럼 라인을 동시에 인에이블시키는 제 1 및 제 2 컬럼 디코딩 수단을 구비하였다.

도 1 은 종래의 컬럼라인 및 컬럼 디코더가 도시된 반도체 메모리 장치의 구성도.

도 2 는 도 1 에 도시된 컬럼 디코더의 회로구성도.

도 3 은 도 1 에 도시된 A와 B 노드에서의 동작 파형도.

도 4 는 본 발명의 실시예에 의한 컬럼라인 및 컬럼 디코더가 도시된 반도체 메모리 장치의 구성도.

도 5 는 도 4 에 도시된 컬럼 디코더의 회로구성도.

도 6 은 도 4 에 도시된 A와 B 노드에서의 동작 파형도.

도 7 은 종래 및 본 발명에 의한 컬럼라인에서의 동작 타이밍을 비교 도시한 동작파형도.

<도면의 주요부분에 대한 부호의 설명>

100_00∼100_63 : 셀 블럭 〈00〉∼〈63〉

110_00∼110_63 : 센스 앰프 120,200 : 컬럼 디코더

130 : 컬럼 프리 디코더 140 : 컬럼 어드레스 버퍼

상술한 목적과 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 4 는 본 발명의 실시예에 의한 컬럼라인 및 컬럼 디코더가 도시된 반도체메모리 장치의 구성도를 나타낸 것으로, 컬럼 라인의 양끝에 각각 접속된 제 1 및 제 2 컬럼 디코더(120, 200)가 종래의 도 1 에서와 다른 점이다. 상기 제 1 및 제 2 컬럼 디코더(120, 200)는 상기 비트라인 센스앰프와 데이타 버스라인을 접속시키기 위한 컬럼 트랜지스터의 동작을 제어하는 신호를 어드레스 신호에 의해 선택된 컬럼 라인으로 출력하기 위한 것으로, 상기 컬럼 프리 디코더(130)의 출력신호에 의해 두 개의 컬럼 디코더(120, 200)가 동시에 동작되게 된다.

도 5는 도 4에 도시된 제 1 및 제 2 컬럼 디코더(120, 200)의 회로구성도를 나타낸 것으로, 컬럼 어드레스 신호(bay90/bay67/bay45)를 입력하여 NAND 논리연산하는 제 1 NAND 게이트(NA1)와, 상기 NAND 게이트(NA1)의 출력신호가 '로직로우'일때 '로직하이'를 출력하는 NOR 게이트(NR)와, 상기 NOR 게이트(NR)의 출력 신호와 컬럼 프리 디코더(130)의 출력신호(bay〈0:3〉)를 각각 입력하여 NAND 논리 연산하는 제 2 내지 제 5 NAND 게이트(NAND2∼NAND5)와, 상기 제 2 내지 제 5 NAND 게이트(NAND2∼NAND5)의 출력단과 컬럼라인의 한쪽단과 다른 쪽단 사이에 각각 홀수개(여기서는 3개)로 접속된 인버터들로 구성되어 있다.

그러면, 본 발명의 실시예에 대해 도 4를 보면서 계속해서 설명하기로 한다.

본 발명은 종래에 있던 컬럼 디코더(120)와 똑 같은 제 2 컬럼 디코더(드라이브 크기만 1/2로 함 : 200)를 셀의 반대 방향에 배치시키고, 컬럼 어드레스 버퍼(140)의 출력을 프리디코딩한 컬럼 프리 디코더(130)의 출력을 제 1 컬럼 디코더(120)와 제 2 컬럼 디코더(200)에 동시에 구동시키도록 하였다.

따라서 1 개의 컬럼 라인을 구동할 때 2개의 제 1 및 제 2 컬럼 디코더(120,200)가 양쪽에서 동시에 구동하게 되어 종래에서 가장 딜레이가 심했던 B 노드(컬럼 디코더에서 제일 먼 곳에 위치한 노드)에서의 딜레이를 제거시켰다.

한편, 본 발명의 구성에서 딜레이가 가장 심한 곳은 컬럼 라인의 총 길이 중 중간 지점인 C 노드가 된다. 이 C 노드는 전체 컬럼 라인 노드의 1/2 정도밖에 거치지 않게 된다. 그러므로, 컬럼 디코더에서 가까운 곳에 위치한 A 및 B 노드와 중간 지점인 C 노드에서의 컬럼 트랜지스터의 동작은 도 6 에 도시된 것과 같이 종래의 것에 비해 온/오프 딜레이를 크게 줄였다.

도 7 에 도시된 것처럼 종래의 회로와 본 발명에 의한 회로에서 컬럼 트랜지스터의 동작을 비교해보면 동작속도가 훨씬 개선되었음을 알 수 있다. 또한, 종래에 1 개이던 컬럼 디코더를 2 개로 분할할 때 그 사이즈를 반으로 줄여서 구성해도 되기 때문에 칩 사이즈에는 크게 변화를 주지 않는다.

이상에서 설명한 바와 같이, 본 발명에 의한 트윈 컬럼 디코더를 갖는 반도체 메모리 장치에서는 컬럼 디코더를 컬럼 라인의 양쪽에 2개로 구현하여 동시에 동작시킴으로써, 컬럼 라인에서 생기는 부하로 인해 동작속도가 저하되는 것을 방지시키는 효과가 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (2)

1. 반도체 메모리 장치에 있어서,

   다수개의 셀 어레이 블록;

   상기 셀 어레이 블럭 사이에 위치하며 비트라인 센스앰프 및 컬럼 트랜지스터로 구성된 비트라인 센스앰프 어레이;

   컬럼 어드레스 신호를 프리-디코딩하여 출력하는 컬럼 프리 디코딩 수단;

   상기 비트라인 센스앰프와 데이타 버스라인을 접속시키기 위한 상기 컬럼 트랜지스터의 동작을 제어하는 신호를 전송하는 컬럼 라인들; 및

   상기 컬럼 라인들의 양끝에 각각 접속되며 상기 컬럼 프리 디코딩 수단의 출력신호에 의해 상기 컬럼 라인들 중 선택된 한 개의 컬럼 라인을 동시에 인에이블시키는 제 1 및 제 2 컬럼 디코딩 수단;

   을 구비하는 것을 특징으로 하는 트윈 컬럼 디코더를 갖는 반도체 메모리 장치.
2. 제 1 항에 있어서,

   상기 제 1 및 제 2 컬럼 디코딩 수단은,

   입력된 컬럼 어드레스 신호에 의해 제 1 논리 신호를 출력하는 제 1 논리 연산부;

   상기 제 1 논리 연산부의 출력신호가 제 1 논리 신호를 가질 때 제 2 논리신호를 출력하는 제 2 논리 연산부;

   상기 제 2 논리 신호와 상기 컬럼 프리 디코딩 수단의 출력신호를 각각 입력하여 제 3 논리 신호를 각각 출력하는 제 3 내지 제 6 논리 연산부;

   상기 제 3 내지 제 6 논리 연산부의 출력단과 상기 컬럼 라인의 한쪽 끝단 사이에 홀수개로 접속된 제 1 인버터부; 및

   상기 제 3 내지 제 6 논리 연산부의 출력단과 상기 컬럼 라인의 다른 한쪽의 끝단 사이에 홀수개로 접속된 제 2 인버터부;

   로 구성된 것을 특징으로 하는 트윈 컬럼 디코더를 갖는 반도체 메모리 장치.