KR0172340B1 - 듀얼포트 메모리의 코아 쎌회로 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속하는 기술분야

듀얼포트 메모리의 코아 쎌 회로에 관한 것이다.

2. 발명이 해결하고자 하는 기술적 과제

레이아웃면적을 줄일 수 있는 듀얼포트 메모리의 코아 쎌 회로를 제공함에 있다.

3. 발명의 해결방법의 요지

데이터의 저장을 하기 위해 제1노드와 제2노드사이에 접속된 래치회로와, 상기 제1노드 및 상기 제2노드와 독출동작시 인에이블되는 독출 비트라인 쌍사이에 채널이 각기 접속되고 게이트들은 상기 독출동작시 인에이블되는 독출 워드라인에 접속되는 제1패스 트랜지스터들과, 상기 제2노드와 기입동작시 인에이블되는 기입 비트라인 사이에 채널이 직렬로 접속되고 게이트는 기입동작시 인에이블되는 기입 워드라인에 접속되는 제2패스 트랜지스터와, 상기 제1노드와 접지전원 사이에 채널들이 직렬로 접속되고 게이트들은 각기 상기 기입 워드라인과 기입 비트라인에 접속되는 제3패스 트랜지스터들로 구성됨을 특징으로 한다.

4. 발명의 중요한 용도

메모리의 코아 쎌회로에 적합하게 사용된다.

Description

듀얼포트 메모리의 코아 쎌회로

제1도는 종래의 기술에 따라 구성된 코아 쎌 회로도이다.

제2도는 본 발명에 따라 구성된 코아 쎌 회로도이다.

본 발명은 반도체 메모리에 관한 것으로, 특히 듀얼포트(Dual port) 메모리의 코아 쎌회로에 관한 것이다.

일반적으로 독립된 클럭들을 사용하는 두 시스템들사이는 서로 데이터가 동기(Synchronous)되지 않기 때문에 이때 FIFO(First In First Out, 이하 FIFO라 칭함)을 사용하게 된다. 이러한 FIFO를 구현하는 방법중 하나가 제1도에 도시되어 있다.

제1도는 종래의 기술에 따른 듀얼 포트 메모리의 코아 쎌을 나타낸 도면이다.

제1도를 참조하여 코아 쎌의 구성을 살펴보면, 노드 N1과 노드 N2사이에 접속되어 데이터를 래치하는 래치회로 I1와, 상기 노드 N1과 독출(Read) 비트라인 BLRL 사이에 채널이 직렬로 접속된 엔모오스 트랜지스터(1)와, 상기 노드 N2와 독출 비트라인 BLRL 사이에 채널이 직렬로 접속된 엔모오스 트랜지스터(3)와, 상기 노드 N2와 기입(Write) 비트라인 BLW 사이에 채널이 직렬로 접속된 엔모오스 트랜지스터(3)와, 상기 노드 N2와 기입 비트라인 BLWR 사이에 채널이 직렬로 접속된 엔모오스 트랜지스터(4)로 구성된다. 그리고, 상기 엔모오스 트랜지스터들(1, 2)의 게이트는 독출 워드라인 WLR과 접속되고, 상기 엔모오스 트랜지스터들(3, 4)의 게이트는 기입 워드라인 WLW에 접속되고, 상기 래치회로 I1은 인버어터들(5)와 (6)으로 구성된다. 이러한 구조에서는 상기 코아 쎌에 독출과 기입동작 각각에 대한 비트라인쌍들 BLRL, BLRR, BLWL, BLWR이 필요로 하기 때문에 반복구조를 가지는 FIFO에 적용했을 때 전체 레이아웃(Layout)면적이 매우 커지는 문제점이 있다.

따라서, 본 발명의 목적은 레이아웃 면적을 줄일수 있는 듀얼포트 메모리의 코아 쎌 회로를 제공함에 있다.

본 발명의 다른 목적은 FIFO에 적용 가능하면서 레이아웃면적을 줄일수 있는 듀얼포트 메모리의 코아 쎌 회로를 제공함에 있다.

상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 데이터의 저장을 하기 위해 제1노드와 제2노드사이에 접속된 래치회로와, 상기 제1노드 및 상기 제2노드와 독출동작시 인에이블되는 독출 비트라인쌍 사이에 채널이 각기 접속되고 게이트들은 상기 독출동작시 인에이블되는 독출 워드라인에 접속되는 제1패스 트랜지스터들과, 상기 제2노드와 기입동작시 인에이블되는 기입 비트라인사이에 채널이 직렬로 접속되고 게이트는 기입동작시 인에이블되는 기입 워드라인에 접속되는 제2패스 트랜지스터와, 상기 제1노드와 접지전원 사이에 채널들이 직렬로 접속되고 게이트들은 각기 상기 기입 워드라인과 기입 비트라인에 접속되는 제3패스 트랜지스터들로 구성됨을 특징으로 한다.

이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.

도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

제2도는 본 발명에 따라 구성된 코아 쎌의 구체회로도이다.

제2도를 참조하여 코아 쎌의 구성을 살펴보면, 종래에 사용되던 엔모오스 트랜지스터들 (1) - (4)과 래치회로 I1의 구성에 상기 엔모오스 트랜지스터(3)의 소오스단자와 접지전원사이에 채널이 직렬로 접속된 엔모오스 트랜지스터(7)를 추가하여 기입모드에서 사용되던 종래의 상기 기입 비트라인쌍 BLWL, BLWR을 본 발명에서는 하나의 기입 비트라인 BLW로 가져가는 것이다. 이러한 구조에 의해 기입모드에서는 센스앰프의 동작과는 무관하게 하나의 신호를 통해 기입동작이 가능하게 된다. 물론, 기입 비트라인쌍이 하나의 기입 비트라인으로 줄었기 때문에 반복구조의 FIFO 코아 쎌에 적용하게 되면, 레이아웃면적을 크게 줄일수 있게 된다.

상기한 바와 같이 본 발명에 따르면, FIFO방식으로 데이터를 처리하는 메모리에서 레이아웃 면적을 줄일수 있는 효과가 있다.

상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (3)

1. 듀얼포트 메모리의 코아 쎌 회로에 있어서, 데이터의 저장을 하기 위해 제1노드와 제2노드사이에 접속된 래치회로와, 상기 제1노드 및 상기 제2노드와 독출동작시 인에이블되는 독출 비트라인쌍 사이에 채널이 각기 접속되고 게이트들은 상기 독출동작시 인에이블되는 독출 워드라인에 접속되는 제1패스 트랜지스터들과, 상기 제2노드와 기입동작시 인에이블되는 기입 비트라인사이에 채널이 직렬로 접속되고 게이트는 기입동작시 인에이블되는 기입 워드라인에 접속되는 제2패스 트랜지스터와, 상기 제1노드와 접지전원사이에 채널들이 직렬로 접속되고 게이트들은 각기 상기 기입 워드라인과 기입 비트라인에 접속되는 제3패스 트랜지스터들로 구성됨을 특징으로 하는 듀얼포트 메모리의 코아 쎌 회로.
2. 제1항에 있어서, 상기 제1패스 트랜지스터들과 상기 제2패스 트랜지스터와 상기 제3패스 트랜지스터들은 엔모오스 트랜지스터들임을 특징으로 하는 듀얼포트 메모리의 코아 쎌 회로.
3. 제2항에 있어서, 상기 래치회로는 두 개의 인버어터가 래치형으로 결합된 구성으로 이루어짐을 특징으로 하는 듀얼포트 메모리의 코아 쎌 회로.