JPH05303890A - 読出し及び読出し／書込みポートを備えたデュアルポートメモリー - Google Patents

読出し及び読出し／書込みポートを備えたデュアルポートメモリー

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JPH05303890A
JPH05303890A JP5012998A JP1299893A JPH05303890A JP H05303890 A JPH05303890 A JP H05303890A JP 5012998 A JP5012998 A JP 5012998A JP 1299893 A JP1299893 A JP 1299893A JP H05303890 A JPH05303890 A JP H05303890A
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JP
Japan
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read
port
power supply
voltage
supply voltage
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JP5012998A
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Trevor E Little
エドワード リットル トレヴァー
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AT&T Corp
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American Telephone and Telegraph Co Inc
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】 【目的】 ポート間の妨害をできるだけ少なくすると共
に、セルレイアウトをコンパクトにすることとデバイス
数を少なくすることを考慮に入れたデュアルポートメモ
リーを得る。 【構成】 デュアルポートメモリーは、ｐチャンネルア
クセストランジスタ（１０７，１０８）を介する高速読
出しポートと、ｎチャンネルアクセストランジスタ（１
０５，１０６）を介する低速読出し／書込みポートを経
てアクセスされる。読出し／書込みポートを介する読出
し動作から生じる妨害を減少させるために、ｎチャンネ
ルアクセストランジスタのゲートに印加された列線電圧
は、書込み動作に使用される値（例えば５ボルト）以下
の値（例えば３ボルト）に減じられる。こういう風に、
読出し動作の間低められたｎチャンネルアクセストラン
ジスタのコンダクタンスは、メモリーセルにおける予め
荷電された縦行の導線（１１３，１１４）の影響をでき
るだけ少なくする。高速ポートからの同時読出しと共に
生じ得る問題はなかんずく減少する。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】
【発明の分野】本発明は、デュアルポートメモリーを有
する集積回路に関する。
【０００２】
【先行技術の説明】デュアルポートメモリーは、メモリ
ーセルに２個の機能的に独立したポートからの読出しま
たは書込み動作を行わさせる。コンンピュータグラフィ
ックス用途に用いられるデュアルポートメモリーの１形
態は、「低速」及び「高速」ポートを含む。「低速」ポ
ートは、メモリーセルから情報を読み出すこと及びメモ
リーセルへ情報を書き込むことを共に許し、故に「読出
し／書込み」ポートとも呼ばれる。「高速」ポートは、
メモリーセルから情報を読み出すことのみを許し、故に
「読出し専用」ポートとも呼ばれる。これらの速度呼称
は相対的なものであり、今日の集積回路テクノロジーに
おいて、これらの動作のためのサイクルタイムは、それ
ぞれ１００ナノ秒及び７ナノ秒である。なお、速度の増
加はテクノロジーの将来時代において達成されるであろ
う。このタイプのデュアルポートメモリーは、表示され
るべき情報を供給するマイクロプロセッサまたは他のデ
バイスとの相互動作のための読出し／書込みポートを必
要とするグラフィックス−ディスプレイタイプ用途に有
用である。読出し専用ポートは、映像スクリーン表示用
デジタル−アナログコンバータへデータを供給する。
【０００３】高速読出し専用ポート及び低速読出し／書
込みポートを有するデュアルポートメモリーを提供する
際の問題は、高速読出し動作を劣化させ得る妨害に関す
る。あるタイプのポート間妨害及びあるタイプの解決
は、米国特許第4,905,189 号に示されている。しかしな
がら、その中に提供された解決は、書込み動作と同時の
読出し動作との間に存在すると言われている妨害を遮断
するために、セルに余分のトランジスタを必要とする。
また、両ポートはｎチャンネルアクセスデバイスを介し
てセルに連絡する。このセルは、２個の列線導線が互い
に近接して配置される時セルのレイアウトに余計な複雑
さを引き起こす。その結果、セルのレイアウト領域は典
型的に増加する。したがって、ポート間の妨害をできる
だけ少なくすると共に、セルレイアウトをコンパクトに
することとデバイス数を少なくすることを考慮に入れた
デュアルポートメモリーを得ることが望ましいであろ
う。
【０００４】
【発明の概要】本発明は、読出しポート及び読出し／書
込みポートを有するデュアルポートメモリーセルに関す
る。メモリーセルは、所定の伝導性タイプ、典型的には
ｐチャンネル、の１個以上のトランジスタを介して、典
型的には比較的高速で読出しポートを介してアクセスさ
れる。セルは、反対の伝導性タイプ、典型的にはｎチャ
ンネル、の１個以上のトランジスタを介して、典型的に
は比較的低速で読出し／書込みポートを介してアクセス
される。読出し／書込みポートの１個以上のアクセスト
ランジスタのゲートに印加される列線電圧は、読出し動
作が実行されているかまたは書込み動作が実行されてい
るかによって変化する。書込み動作の間、このゲート電
圧は比較的高く、典型的には全電源（ＶDD）レベルにな
る。これは、セルの内部状態を書込み回路網によって変
更させる。読出し動作の間、このゲート電圧は比較的低
く、典型的には電源レベルの０．３乃至０．８の範囲に
なる。この比較的低いゲート電圧は、１個以上のアクセ
ストランジスタのコンダクタンスを減少させ、それによ
り、読出しポート及び読出し／書込みポートを介する同
時の読出しから生じる妨害を含む内部セルノード妨害を
減少させる。
【詳細な説明】以下の詳細な説明は、少なくとも１個の
アクセストランジスタにマルチレベル列線電圧を使用す
るデュアルポートメモリーに関する。図１に、本発明の
メモリーの例示的実施態様が示される。当業者に理解さ
れるであろうごとく、このようなメモリーセルは、典型
的な集積回路においては典型的に何千倍、または何百万
倍までも複製される。個々のメモリーセルは、行列状に
配置され、公知の行列デコード技術によってアクセスさ
れ得る。メモリーセルは、スタティックメモリー設計技
術において周知である交差接続２安定フリップフロップ
として配列されたｐチャンネル記憶トランジスタ１０
１，１０２及びｎチャンネル記憶トランジスタ１０３，
１０４からなる。メモリーセルの一方の側はノードＮ１
を介してアクセスされ、他方の側はノードＮ２を介して
アクセスされる。読出しポートは、それぞれ縦行の導線
１１５，１１６によりｐチャンネルアクセストランジス
タ１０７，１０８を介してメモリーセルに連絡する。こ
のポートは、典型的に読出し動作のみを行ない、そのた
め、このポートを介する書込み動作は本発明の技術によ
り決して除外されていないが、この分野の作業者に「読
出し専用」ポートとしばしば呼ばれている。このポート
は、この分野の作業者に「高速」ポートとも別称されて
いる。読出し／書込みポートは、同様にこの分野の作業
者に「低速」ポートと呼ばれており、それぞれ縦行の導
線１１３，１１４によりｎチャンネルアクセストランジ
スタ１０５，１０６を介してメモリーセルに連絡する。
【０００５】動作において、縦行の導線１１３，１１４
は、第１のクロック信号（ＣＫ１）の制御下でそれぞれ
プリチャージトランジスタ１０９，１１０によってハイ
（Ｖ DD）に予め荷電されている。縦行の導線１１５，１
１６は、第２のクロック信号（ＣＫ２）の制御下でそれ
ぞれプリチャージトランジスタ１１１，１１２によって
ロー（ＶSS）にプリチャージされている。読出しポート
を介して読出し動作を行なうために、低電圧（ＶSS）
が、列の導線ＲＦによってアクセストランジスタ１０
７，１０８のゲートに印加される。これは、これらのｐ
チャンネルトランジスタに、ノードＮ１及びＮ２に記憶
された電圧を縦行の導線１１５，１１６を介して検知増
幅器１１７へ導かさせる。読出し／書込みポートを介し
て書込み動作を行なうために、高電圧（ＶDD）が、列の
導線ＲＮによってアクセストランジスタ１０５，１０６
のゲートに印加される。これは、書込み駆動器１１８に
より発生した書込み電圧をこれらのｎチャンネルトラン
ジスタを介してノードＮ１及びＮ２へ導かさせる。例え
ば、ロジック「１」がメモリーセルに記憶されるべき場
合は、書込み駆動器１１８はノードＮ１を高電圧にかつ
ノードＮ２を低電圧にする。逆に、記憶されるべきロジ
ック「０」は、ノードＮ１に低電圧を、ノードＮ２に高
電圧を生じる。これらの電圧は、次の書込み動作が行な
われるまで、（各々のポートを介する）後続の読出し動
作の間前述の記憶トランジスタ１０１〜１０４に記憶さ
れる。
【０００６】しかしながら、読出し及び読出し／書込み
ポートを介して同時の読出し動作を行なう時、次のよう
な干渉問題が起き得る。すなわち、読出しポート用ビッ
ト線（１１５，１１６）は最初ＶSS（０ボルト）になっ
ており、列線（ＲＦ）が（０ボルトに）オンになると、
これらのビット線のうちの１つはメモリーセルトランジ
スタによってＶDD（５ボルト）方向に駆動される。同様
に、列線（ＲＦ）がオンになると、ＶDD（５ボルト）に
なっていたセルの内部ノードは、これらのビット線（１
１５，１１６）に予め荷電された低電圧により典型的に
は約１ボルトだけ引き下げられる。セルデバイス（１０
１．．．１０４）は、典型的に、この妨害がセル状態を
変更させてしまうことがないよう保証する寸法とされ
る。しかしながら、読出し／書込みポートのｎチャンネ
ルアクセストランジスタを介して同時に読出すことは、
読出しポートを介する読出し動作を劣化させる可能性が
ある。ポート間妨害に関するクリティカルタイムは、読
出し／書込みポートのｎチャンネルアクセストランジス
タ（１０５，１０６）における列線（ＲＮ）がオン（５
ボルト）になりかつ両ビット線（１１３，１１４）が最
初ＶDD（５ボルト）になっている時、生じる。この場
合、０ボルトになっていたセルの内部ノード（例えばＮ
１）は約０．８ボルトだけ引き上げられる。この妨害
は、次に読出し専用ポートを介してアクセスされる交差
接続ｐチャンネルデバイス（例えば１０２）の駆動能力
を減少させる。第二次的な懸念は、電源ノイズと結合し
た両ポートにおける同時読出しアクセスのセル安定性へ
の影響である。
【０００７】このような問題を軽減するために、本発明
の技術は、読出し／書込みポートを介して読出し動作を
行なう時、ｎチャンネルアクセストランジスタ１０５，
１０６における列線電圧を、このポートを介する書込み
動作に用いられる値より小さい値にすることを提供す
る。例えば、全５ボルトＶDD値が書込み動作に用いられ
るならば、約３ボルトの値が読出し動作に適している。
この低い値は、読出し動作の間アクセストランジスタ１
０５，１０６のコンダクタンスを約１／３にするほどか
なり減少させ、その結果、もしそうしなければ予め荷電
された縦行の導線１１３，１１４から導かれるであろう
どんな妨害も相当減少する。このような妨害は、読出し
ポートを介して（すなわちアクセストランジスタ１０
７，１０８を介して）同時に起きていた読出し動作を妨
害し得る。ひどい場合には、このような妨害は、メモリ
ーセルの状態を変化させ、それによりそこに記憶されて
いた情報を破壊してしまうことさえあり得た。一般に、
私は、読出し／書込みポートを介する読出し動作の間の
減じられた列線電圧が書込み動作の間の電圧の０．３乃
至０．８の範囲であることを推奨する。読出し動作が終
わった時、ビット線はセルにおけるレベルと等しいレベ
ルに達し、どんな妨害も消えるであろう。
【０００８】読出し動作後、次に列線電圧ＲＮは、書込
み動作がセルを新しい状態に首尾よく駆動することがで
きるように増加し得る。たいていの場合、書込み電圧は
ＶDDであり、そのため読出し動作の間の減じられた電圧
はＶDDより小さいだろう。しかしながら、減じられた電
圧自体がＶDD以上である場合は、書込み動作のために昇
圧された電圧（例えばＶDD以上）を用いることがかけが
えとして可能である。例示の場合ＶDD＝５ボルトである
が、将来の集積回路設計においては、３ボルト付近の
値、またはもっと小さい値さえも用いられ得る。また、
読出し動作の間の列線電圧値もそれに従って減じられ
る。
【０００９】読出し／書込みアクセストランジスタのた
めのマルチレベル列線電圧を発生させるのに適した回路
は、図２Ａに示される。信号ＤＲＶ３ＶＯＬＴ及びＤＲ
Ｖ５ＶＯＬＴは、図２Ｂの表に示されるように、望まし
い電圧レベルの発生を制御する。ＤＲＶ３ＶＯＬＴ及び
ＤＲＶ５ＶＯＬＴが共にハイ（ロジック「１」）の時、
トランジスタ２０４及び２０５は共にオンとなり、トラ
ンジスタ２０２及び２０３は共にオフとなる。したがっ
て、全体的な列線電圧レベルは、例えば出力ノード２０
６において、ロー（０ボルト）になる。ＤＲＶ３ＶＯＬ
Ｔがローの時、トランジスタ２０４はオフとなり、トラ
ンジスタ２０２はインバータ２０１により導通する。よ
って、出力ノード２０６は、ＶDDマイナストランジスタ
２０２によるスレショールド電圧降下まで引き上げられ
る。したがって、この配置における約２ボルトの典型的
スレショールド電圧に対して、ノード２０６は約３ボル
トに引き上げられる。しかしながら、ＤＲＶ５ＶＯＬＴ
がローならば、トランジスタ２０３が同様に導通し、ノ
ード２０６を全５ボルトＶDDレベルに引き上げる。これ
は、トランジスタ２０３がｐチャンネルデバイスであ
り、そのゲートが０ボルトの時その両端の電圧降下はほ
とんどないためである。マルチレベル列線電圧を発生す
るために他のタイプの回路を用いても良い。特に、私
は、５ボルトＶDD電源が用いられる時は、約２．０乃至
３．０ボルトの範囲の低電圧を推奨する。この範囲は、
典型的に、読出し中の妨害に対する十分な保護を提供
し、同時にまだセルに書き込むための高レベルにおける
十分な駆動マージンを許容する。
【００１０】これらの列線電圧レベルは、図示のような
単独回路で発生させることができ、また列選択信号（Ｒ
ＯＷＳＥＬ１，ＲＯＷＳＥＬ２等）の制御下で個々のイ
ンバータ（２０７−２０８，２０９−２１０等）を介し
て個々の列線の導線（ＲＯＷＬＩＮＥ０，ＲＯＷＬＩＮ
Ｅ１等）に配電することができる。このように、「全体
的」列線電圧はすべての列線用に発生する。かけがえと
して、多重電圧発生回路を用いても良い。
【００１１】例示の実施態様は、２安定メモリーセル
（１０１．．．１０４）の両側をアクセスするデュアル
ポートメモリーを示したが、本件と同時譲渡された米国
特許第4,660,177 号により教えられるように、一方の側
のみをアクセスすることがかけがえとして可能である。
その場合、１個のｎチャンネルアクセストランジスタ
（例えば１０５）と１個のｐチャンネルアクセストラン
ジスタ（例えば１０７）だけが、セルの１つのノード
（例えばＮ１）をアクセスするためにセルごとに用いら
れる。次に、メモリーセルの他の側（Ｎ２）は、外部ア
クセスデバイスに接続されない状態とされる。したがっ
て、デバイス１０６，１０８，１１０，１１２はその設
計において除外される。次に、検知増幅器（１１７，１
１８）は、図示の差動タイプの代わりにシングルエンデ
ッドタイプとして設計される。しかしながら、本発明
は、上記に説明したように、読出し／書込みポートを介
する読出し動作の間列線電圧を減少させ、かつそのポー
トを介する書込み動作の間電源電圧（ＶDD）に実質的に
等しい全電圧レベルを供給することにより、そのケース
においてもなお実施することができる。
【００１２】また、例示の実施態様は、読出しポート用
のｐチャンネルアクセストランンジスタと、読出し／書
込みポート用のｎチャンネルアクセストランジスタを示
した。これは、ｐチャンネルタイプと比較してｎチャン
ネルタイプの方がゲインが高いという現行のテクノロジ
ーのトランジスタを用いた最適の配置である。しかしな
がら、将来のテクノロジーまたは他の設計装置が反対の
伝導性タイプを望ましいものにすることはあり得る。そ
の場合、マルチレベル列線信号は、読出し／書込みポー
トに連絡するｐチャンネルアクセストランジスタに印加
され、またｎチャンネルアクセストランジスタは、読出
しポートに連絡するであろう。次に、ｐチャンネルトラ
ンジスタに印加された「高」電圧レベルは、正電源電圧
（ＶDD）に基準をおいた大きさとして測定された場合の
「低」電圧レベルよりもっと負になるであろう。
【図面の簡単な説明】
【図１】１対のｎチャンネルアクセストランジスタと１
対のｐチャンネルアクセストランジスタを使用する本発
明のデュアルポートメモリーの例示的実施態様を示す。
【図２】Ａは、高レベル及び低レベル列線電圧を発生さ
せるための例示的回路を示す。Ｂは、この回路用制御信
号と結果的に生じる出力電圧とを示す。
【符号の説明】
チャンネル記憶トランジスタ １０１、１０２、
１０３、１０４ チャンネルアクセストランジスタ １０５、１０６、
１０７、１０８ プリチャージトランジスタ １０９、１１０、
１１１、１１２

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 読出しポートを介してかつ読出し／書込
    みポートを介してアクセスされ得るメモリーセルを含
    み、該メモリーセルが第１の電源電圧（ＶSS）及び第２
    の電源電圧（ＶDD）により給電される集積回路であっ
    て、さらに、 前記読出しポートを前記メモリーセルに結合する、少な
    くとも１個の所定の伝導性のアクセストランジスタ（１
    ０７，１０８）と、 前記読出し／書込みポートを前記メモリーセルに結合す
    る、少なくとも１個の反対の伝導性のアクセストランジ
    スタ（１０５，１０６）と、 前記読出し／書込みポートを前記メモリーセルに結合す
    るアクセストランジスタ（１０５，１０６）のゲートに
    印加されるマルチレベル列線電圧を発生させるための手
    段とを含み、前記読出し／書込みポートを介する書込み
    動作の間前記第２の電源電圧（ＶDD）に実質的に等しい
    高電圧レベルが印加されると共に、読出し動作の間低電
    圧レベルが印加されることを特徴とする集積回路。
  2. 【請求項２】 前記低電圧レベルは前記高電圧レベルの
    ０．３乃至０．８の範囲にある請求項１の集積回路。
  3. 【請求項３】 前記低電圧レベルは前記高電圧レベル以
    下のトランジスタスレショールド電圧降下である請求項
    １の集積回路。
  4. 【請求項４】 前記所定の伝導性のアクセストランジス
    タはｐチャンネルトランジスタであり、前記反対の伝導
    性のアクセストランジスタはｎチャンネルトランジスタ
    であり、前記第２の電源電圧（ＶDD）は前記第１の電源
    電圧（ＶSS）より正である請求項１の集積回路。
  5. 【請求項５】 前記メモリーセルは、第１及び第２の２
    安定ノード（Ｎ１，Ｎ２）を有する交差接続された一対
    の相補型インバータトランジスタ（１０１，１０２，１
    ０３，１０４）からなる請求項４の集積回路。
  6. 【請求項６】 前記列線電圧発生手段は、 正電源電圧（ＶDD）と負電源電圧（ＶSS）間に直列に接
    続されたソース及びドレイン領域を有し、第１及び第２
    のトランジスタの接続部に形成された出力ノード（２０
    ６）を備えた第１、２及び３のｎチャンネルトランジス
    タ（２０２，２０４，２０５）と、 前記正電源電圧に接続されたソースと前記出力ノードに
    接続されたドレインを有するｐチャンネルトランジスタ
    （２０３）と、 前記第１のｎチャンネルトランジスタのゲートに接続さ
    れた出力を有するインバータ（２０１）と、 前記インバータの入力及び前記第２のｎチャンネルトラ
    ンジスタのゲートに接続された第１の制御信号線（ＤＲ
    Ｖ３ＶＯＬＴ）と、 前記第３のｎチャンネルトランジスタのゲート及び前記
    ｐチャンネルトランジスタのゲートに接続された第２の
    制御信号線（ＤＲＶ５ＶＯＬＴ）とからなる請求項４の
    集積回路。
  7. 【請求項７】 さらに、前記出力ノード（２０６）に接
    続され、前記出力ノードにおける出力電圧を多数の列線
    導線（ＲＯＷＬＩＮＥ０，ＲＯＷＬＩＮＥ１）に配電す
    るための多数の相補型インバータ（２０７−２０８，２
    ０９−２１０）を含む請求項６の集積回路。
JP5012998A 1992-01-31 1993-01-29 読出し及び読出し／書込みポートを備えたデュアルポートメモリー Withdrawn JPH05303890A (ja)

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US07/829,105 US5282174A (en) 1992-01-31 1992-01-31 Dual-port memory with read and read/write ports
US829105 2001-04-09

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Publication Number Publication Date
JPH05303890A true JPH05303890A (ja) 1993-11-16

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US (1) US5282174A (ja)
EP (1) EP0553993B1 (ja)
JP (1) JPH05303890A (ja)
KR (1) KR930017024A (ja)
DE (1) DE69311385T2 (ja)
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