KR930017024A - 판독 및 판독/기록 포트를 갖는 듀얼 포트 메모리 - Google Patents

판독 및 판독/기록 포트를 갖는 듀얼 포트 메모리 Download PDF

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KR930017024A
KR930017024A KR1019930001311A KR930001311A KR930017024A KR 930017024 A KR930017024 A KR 930017024A KR 1019930001311 A KR1019930001311 A KR 1019930001311A KR 930001311 A KR930001311 A KR 930001311A KR 930017024 A KR930017024 A KR 930017024A
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에드워드 리틀 트레버
Original Assignee
제임스 에이취. 폭스
아메리칸 텔리폰 앤드 텔레그라프 캄파니
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    • G—PHYSICS
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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
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Abstract

이중-포트 메모리는 p-채널 액세스 트랜지스터(107,108)을 통하여 빠른 읽기 포트를 경유하여 접근되며 n-채널 액세스 트랜지스터(105,106)를 통하여 느린 읽기/쓰기 포트를 경유하여 접근된다. 읽기/쓰기 포트를 통하여 읽기 작동으로서 일어나는 외란을 감소하기 위해,n-채널 액세스트랜지스터의 게이트에 인가된 로우-라인 전압은 쓰기 작동을 하는 동안에 사용되는 값(즉, 5volts)보사 낮은 값(즉, 3volts)으로 감소된다. 이런 방식으로, 읽기 작동을 하는 동안의 n-채널 액세스 트랜지스터의 낮아진 콘덕턴스는 메모리 셀 상의 미리 충전된 칼럼 콘덕터(113,114)의 효과를 최소화 한다. 빠른 포트로부터, 또는 다른 것으로부터 동시 읽기가 일어날 수 있는 문제가 줄어든다.

Description

판독 및 판독/기록 포트를 갖는 듀얼 포트 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 한쌍의 n채널 액세스 트랜지스터 및 한쌍의 p채널 액세스 트랜지스터를 사용한 본 발명의 이중-포트메모리의 실시예를 도시한 도면, 제2A도는 고레벨 및 저레벨 로우-라인 전압을 발생하는 회로를 도시한 도면. 제2B도는 본 회로의 제어 신호 및 결과적인 출력 전압을 나타낸 도면.

Claims (8)

  1. 판독 포트 및 판독/기록 포트를 통하여 액세스 가능하며 제1전원 전압(Vss)및 제2전원 전압(VDD)에 의해 전원을 공급받는 메모리 셀을 구비하고 있는 집적회로에 있어서, 주어진 전도성을 가지며 상기 판독 포트를 상기 메모리 셀에 결합시키는 적어도 하나의 액세스 트랜지스터(107,108), 그와 반대의 전도성을 가지며 상기 판독/기록 포트를 상기 메모리 셀에 결합시키는 적어도 하나의 액세스 트랜지스터(105,106)및, 상기 판독/기록 포트를 상기 메모리 셀에 결합시키는 액세스 트랜지스터(105,106)의 게이트에 인가되는 다중 레벨 로우 라인 전압(multi-level row-line voltage)(RN)을 발생시키는 수단을 더 구비하며 상기 제 2전원 전압(VDD)과 같은 고전압 레벨은 기록 동작 동안에 인가되고 저전압 레벨이 판독 동작동안 상기 판독/기록 포트를 통하여 인가되는 것을 특징으로 하는 집적회로.
  2. 제1항에 있어서, 상기 저전압 레벨이 상기 고전압 레벨의 0.3내지 0.8의 범위에 있는 것을 특징으로 하는 집적회로.
  3. 제1항에 있어서, 상기 저전압 레벨이 상기 고전압 레벨보다 낮은 트랜지스터 문턱 강하와 같은 것을 특징으로 하는 집적회로.
  4. 제1항에 있어서, 주어진 전도성을 갖는 상기 액세스 트랜지스터는 p채널 트랜지스터이고, 그와 반대의 전도성을 갖는 상기 액세스 트랜지스터는 n채널 트랜지스터이며 상기 제2전원 전압(VDD)은 상기 제1전원 전압(Vss)보다 포지티브(positive)인 것을 특징으로 하는 집적회로.
  5. 제4항에 있어서, 상기 메모리 셀이 제1및 제2쌍안정 노드(bistable node)(N1,N2)를 갖는 교차 결합된 상보형 인버터 트랜지스터쌍(101,102,103,104)을 구비하고 있는 것을 특징으로 하는 집적회로.
  6. 제4항에 있어서, 로우 라인 전압을 발생시키는 상기 수단이 포지티브 전원 전압(VDD)및 네거티브 전원 전압(Vss)사이에 직렬로 연결된 소오스 및 드레인 영역을 가지며 출력 노드(206)는 제1및 제2트랜지스터의 접속부에 형성되어 있는 제1, 제2및 제3n채널 트랜지스터(202,204,205), 상기 포지티브 전원 전압에 연결된 소오스 및 상기 출력 노드에 연결된 드레인을 갖는 p채널 트랜지스터(203), 상기 제1n채널 트랜지스터의 게이트에 연결되어 있는 출력을 갖는 인버터(201), 상기 인버터의 입력과 상기 n채널 트랜지스터의 게이트에 연결되어 있는 제1제어 신호 라인(DRV3VOLT)및, 상기 제3n채널 트랜지스터의 게이트와 상기 p채널 트랜지스터의 게이트에 연결되어 있는 제2제어 신호라인(DRV5VOLT)을 구비하고 있는 것을 특징으로 하는 집적 회로.
  7. 제6항에 있어서, 상기 출력 노드의 출력 전압을 복수의 로우 라인 콘덕터(ROWLINE0, ROWLINE1)에 분배 하기 위해 상기 출력노드(206)에 연결된 복수의 상보형 인버터(207-208,209-210)를 또한 구비하고 있는 것을 특징으로 하는 집적회로.
  8. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930001311A 1992-01-31 1993-01-30 판독 및 판독/기록 포트를 갖는 듀얼 포트 메모리 KR930017024A (ko)

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US07/829,105 US5282174A (en) 1992-01-31 1992-01-31 Dual-port memory with read and read/write ports

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