KR19990036585A - 반도체 기억장치 - Google Patents

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Abstract

반도체 기억장치는 제 1 및 제 2 판독 어드레스를 공급하고, 한 쌍의 비트선 중의 하나에 선택된 메모리셀에 기억되어 있는 데이터를 판독하는 한 쌍의 판독 어드레스단자와, 현 판독이 제 1 판독 어드레스 또는 제 2 판독 어드레스를 위한 것인지의 여부에 대응하여 선택되고 있는 비트선을 전환하고, 출력단자에 선택된 비트선에서 판독되고 있는 데이터를 출력하는 셀렉터를 구비한다. 따라서, 반도체 기억장치는 종래의 반도체 기억장치보다 낮은 프리챠지신호 입력단자에 주어진 신호의 주파수를 설정할 수 있어, 데이터의 판독 속도를 향상시킬 수 있다.

Description

반도체 기억장치
본 발명은 일반적으로 반도체 기억장치에 관한 것으로, 특히, SRAM(Static Random Access Memory)에 관한 것이다.
SRAM은 연속해서 전력을 공급하여 기억된 데이터를 유지하기 때문에 휘발성 메모리로 분류된다. 전력 공급이 중단될 때, 백업 배터리 기억 시스템이 유지되지 않으면 메모리 내용은 파괴된다. SRAM 출력폭은 1∼30 비트의 범위에 있다. 표준 입력 및 출력은 CMOS, TTL 및 ECL 인터페이스회로와 인터페이스하는 것을 포함한다. 전원의 범위는 전지식의 표준 5V이고, 신규 3. 3V이다. SRAM은 스태틱의 매트리스, 휘발성 메모리셀, 및 판독/기록 기능을 위한 각 셀로의 액세스를 허용하는 온칩(on-chip)을 집적하는 기능을 디코딩하는 어드레스이다. 반도체 메모리셀은 교차 접속된 인버터의 형태로 활성 소자 피드백을 이용하여 논리 1 또는 0 상태로서 정보의 1비트를 기억한다. 메모리셀 내의 활성 소자는 dc(또는 스태틱)전력의 일정한 소스가 필요하여, 소망의 상태에서 래치된 상태로 존재한다. 메모리셀을 병렬로 배치하여 데이터를 모두 동시에 수신하거나 검색할 수 있다.
본 발명의 목적은 종래의 반도체 기억장치보다 낮은 프리챠지 신호 입력단자에 주어진 신호의 주파수를 설정할 수 있고, 데이터를 판독하는 속도를 향상시킬 수 있는 반도체 기억장치를 제공하는 데에 있다.
본 발명의 일 관점에 따르면, 상기 목적을 달성하기 위해, 제 1 및 제 2 비트선과, 상기 제 1 비트선과 제 2 비트선 사이에 접속된 복수의 메모리셀과, 상기 복수의 메모리셀 중의 대응하는 메모리셀에 각각 접속되고, 그 각 쌍이 대응하는 각 메모리셀에, 상기 제 1 비트선을 통해서 상기 대응하는 메모리셀을 판독할 수 있는 제 1 판독 어드레스신호 및 상기 제 2 비트선을 통해서 상기 대응하는 메모리셀을 판독할 수 있는 제 2 판독 어드레스신호를 각각 공급하는 복수쌍의 판독 어드레스단자와, 출력단자와, 상기 제 1 및 제 2 비트선 및 상기 출력단자에 접속되고, 제어입력에 응답하여 상기 제 1 및 제 2 어드레스신호에 의해 상기 메모리셀을 판독할 수 있게 하는 상기 제 1 및 제 2 비트선 중의 대응하는 비트선에 상기 출력단자를 선택적으로 접속하는 셀렉터 스위치를 구비한 반도체 기억장치가 제공된다.
본 발명의 또 다른 관점에 따르면, 상기 목적을 달성하기 위해, 제 1 및 제 2 비트선과, 상기 제 1 비트선 및 제 2 비트선 사이에 접속된 복수의 메모리셀과, 상기 복수의 메모리셀 중의 대응하는 메모리셀에 각각 접속되고, 그 각 쌍이 대응하는 각 메모리셀에, 상기 제 1 비트선을 통해서 상기 대응하는 메모리셀을 판독할 수 있는 제 1 판독/기록 어드레스신호 및, 상기 제 2 비트선을 통해서 상기 대응하는 메모리셀을 판독할 수 있는 제 2 판독/기록 어드레스신호를 각각 공급하는 복수쌍의 판독 어드레스단자와, 입력단자와, 상기 제 1 및 제 2 비트선 및 상기 입력단자에 접속되고, 상기 제 1 및 제 2 어드레스신호에 의해 상기 메모리셀을 판독할 수 있게 하는 상기 제 1 및 제 2 비트선 중의 대응하는 비트선에 상기 입력단자를 선택적으로 접속하는 기록 제어회로와, 출력단자와, 상기 제 1 및 제 2 비트선 및 상기 출력단자에 접속되고, 제어입력에 응답하여 상기 제 1 및 제 2 어드레스신호에 의해 상기 메모리셀을 판독할 수 있는 상기 제 1 및 제 2 비트선 중의 대응하는 비트선에 상기 출력단자를 선택적으로 접속하는 셀렉터 스위치를 구비한 반도체 기억장치가 제공된다.
본 발명의 목적 및 특징 및 이점은 첨부된 도면에 의거하여 얻은 아래의 설명으로부터 보다 더 이해할 수 있을 것이다.
도 1은 본 발명의 바람직한 제 1 실시예에 따른 반도체 기억장치를 나타내는 개략도,
도 2는 본 발명의 바람직한 제 1 실시예에 따른 반도체 기억장치의 판독동작을 나타내는 타이밍챠트,
도 3은 본 발명의 바람직한 제 2 실시예에 따른 반도체 기억장치를 나타내는 개략도,
도 4는 본 발명의 바람직한 제 2 실시예에 따른 반도체 기억장치의 판독동작을 나타내는 타이밍챠트,
도 5는 본 발명의 바람직한 제 3 실시예에 따른 반도체 기억장치를 나타내는 개략도,
도 6은 본 발명의 바람직한 제 3 실시예에 따른 반도체 기억장치의 판독동작을 나타내는 타이밍챠트.
<도면의 주요부분에 대한 부호의 설명>
1 : 프리챠지회로 2a,2b,2c : 메모리셀
3 : 기록 제어회로 5 : 셀렉터
6,7 : 고전위 공급회로
다음에, 본 발명의 바람직한 제 1 실시예에 따른 반도체 기억장치에 대해서 도면을 참조하면서 설명한다.
도 1은 본 발명의 바람직한 제 1 실시예에 따른 반도체 기억장치를 나타낸 개략도이다.
도 1에 도시한 바와 같이, SRAM은 비트선 BIT 및 I BIT을 프리챠지하고, 프리챠지신호 입력단자 PC와 접속된 프리챠지회로(1)와, 데이터를 기억하는 복수의 메모리셀(2a, 2b, 2c)과, 선택된 메모리셀에 대한 데이터의 기록을 제어하는 기록 제어회로(3)와, 셀렉터(5)를 포함한다.
프리챠지회로(1)는 인버터를 통해서 게이트가 프리챠지신호 입력단자 PC와 접속되고, 소스가 전원단자 VDD와 접속되며, 드레인이 비트선 BIT, I BIT와 접속된 한 쌍의 P채널 트랜지스터로 구성된다. 프리챠지회로(1)는 프리챠지신호 입력단자 PC에 H레벨이 인가될 때, 비트선 BIT 및 I BIT을 프리챠지한다. 프리챠지회로(1)의 P채널 트랜지스터의 쌍은 프라챠지신호 입력단자 PC에 L레벨이 인가될 때, 오프상태로 되기 때문에, 비트선 BIT 및 I BIT는 전원단자 VDD와 전기적으로 접속되지 않는다.
각 메모리셀(2a, 2b, 2c)은 N채널 트랜지스터 N1, N2 및 인버터 INV1, INV2로 이루어진 플립플롭회로로 구성된다. 제 1 어드레스단자 ADR1n+1, ADR1n및 ADR1n-1은 각 트랜지스터 N1의 각 게이트와 접속되어 있다. 제 2 어드레스단자는 ADR2n+1, ADR2n및 ADR2n-1은 각 트랜지스터 N2의 각 게이트와 접속되어 있다. 따라서, 각 메모리셀(2a, 2b, 2c)은 제 1 및 제 2 어드레스단자 ADR1n+1, ADR1n, ADR1n-1, ADR2n+1, ADR2n및 ADR2n-1에 대응하는 각 트랜지스터 N1, N2를 통해서 개별적으로 액세스될 수 있다. 또한, 비트선 BIT 및 I BIT에 상보적으로 나타난 H 및 L레벨은 프리챠지신호 입력단자 PC에 인가된 전위가 H레벨일 때에 선택된 메모리셀에 기억된 데이터에 대응한다.
기록 제어회로(3)는 기록/판독 선택신호 입력단자 WR, 데이터 입력단자 IN, 및 비트선 BIT, I BIT에 접속되어 있다. 기록 제어회로(3)는 메모리셀(2a, 2b, 2c) 중 하나에 데이터를 기록하는 것이 허용될 때, 데이터 입력단자 IN에 주어진 전위에 대응하는 비트선 BIT, I BIT의 레벨을 상보적으로 전환한다.
셀렉터(5)는 AND게이트, NOR게이트 및 OR게이트를 조합한 회로이다. 이 셀렉터(5)는 비트선 BIT 및 I BIT을 통해 판독한 각 메모리셀(2a, 2b, 2c)의 출력을, 선택적으로 출력단자 OUT에 주기 위한 회로이다. AND 게이트에는 비트선 BIT 및 선택단자 SEL의 논리상태가 입력된다. NOR 게이트에는, 역상 비트선 I BIT 및 선택단자 SEL이 입력되어 있다. 또한, OR 게이트에는 AND 게이트 및 NOR 게이트의 출력이 입력되고, 그 논리 OR 데이터가 출력단자 OUT에 출력된다.
다음에, 상술한 바와 같이 구성된 바람직한 제 1 실시예에 따른 반도체 기억장치의 판독동작에 대해서 도 2를 참조하면서 설명한다.
도 2는 본 발명의 바람직한 제 1 실시예에 따른 반도체 기억장치의 판독동작을 나타낸 타이밍챠트이다.
프리챠지동작은 다음과 같다.
프리챠지신호 입력단자 PC에는 H레벨이 입력된다. 그 결과, 비트선 BIT 및 I BIT은 프리챠지회로(1)에 의해 H레벨(VDD레벨)로 설정된다. 이 동작에 있어서, 선택단자 SEL이 H레벨이면, 출력단자 OUT로부터 H레벨이 출력되고, 선택단자 SEL이 L레벨이면, 출력단자 OUT로부터 L레벨이 출력된다. 또, 제 1 및 제 2 어드레스단자 ADR1n+1,ADR1n, ADR1n-1, ADR2n+1, ADR2n, ADR1n-1은 L레벨로 설정된다.
제 1 데이터 판독동작은 다음과 같다.
프라챠지 동작후에 데이터는 비트선 BIT로부터 판독된다. 이 때, 프리챠지신호 입력단자 PC에 L레벨이 공급되고, 또 선택된 제 1 어드레스단자, 예컨대 제 1 어드레스단자 ADR1n+1, ADR1n, ADR1n-1중의 ADR1n에 H레벨이 공급된다. 그 결과, 메모리셀(2b)에서의 N채널 MOS 트랜지스터 N1이 온하고, MOS 트랜지스터 N1의 소스측에 기억된 데이터가 판독된다. 이 판독된 데이터는 MOS 트랜지스터 N1의 드레인으로부터 비트선 BIT을 통해 AND 게이트에 출력된다. 여기서, 선택단자 SEL에 H레벨이 인가되면, 비트선 BIT에 판독된 데이터가 출력단자 OUT에 출력된다. 이 때, 역상 비트선 I BIT의 레벨은 H레벨로 유지된다.
제 2 데이터 판독동작은 다음과 같다.
메모리셀(2a)로부터의 데이터 판독은 비트선 BIT로부터의 데이터가 판독된 후에 프리챠지 동작없이 수행된다. 따라서, L레벨은 선택된 제 1 어드레스단자 ADR1n에 인가되고, H레벨은 선택된 제 2 어드레스단자, 예컨대 제 2 어드레스단자 ADR2n+1, ADR2n, ADR2n-1중의 ADR2n+1에 인가된다. 이 때, 프리챠지신호 PC가 L레벨로 유지된다. 그 결과, 선택된 메모리셀(2b)에서의 N채널 MOS 트랜지스터 N2가 온하여, N채널 MOS 트랜지스터 N2의 소스측에 기억된 데이터가 판독된 후, N채널 MOS 트랜지스터 N2의 드레인으로부터 역상 비트선 I BIT을 통해 NOR 게이트로 데이터가 주어진다. 여기서, 선택단자 SEL에 L레벨이 주어지면, 역상 비트선 I BIT에 판독된 데이터의 반전출력이 출력단자 OUT에 출력된다. 이 때, 비트선 BIT에는 메모리셀(2b)로부터 판독된 데이터가 유지되어 있다.
상술한 동작은 1사이클이다. 그 후에, 그 사이클이 반복된다. 제 1 및 제 2 판독동작에서, 메모리셀 내에 기억된 데이터는 소망의 어드레스단자로부터 선택적으로 판독된다.
상술한 바와 같이, 바람직한 제 1 실시예의 반도체 기억장치는 프리챠지동작이 행해지면 2개의 메모리셀로부터 각 데이터를 판독할 수 있다. 따라서, 바람직한 제 1 실시예의 반도체 기억장치는 종래의 반도체 기억장치보다 낮게 프리챠지신호 입력단자에 주어진 신호의 주파수를 설정할 수 있고, 데이터를 판독하는 속도를 향상시킬 수 있다.
또한, 제 1 및 제 2 데이터 판독동작시에 비트선 BIT 및 I BIT이 동일한 논리상태를 갖는 경우에, 바람직한 제 1 실시예의 반도체 기억장치는 다음 번의 프리챠지 동작시에 비트선 BIT 및 I BIT의 전위변동을 피할 수 있다. 따라서, 바람직한 제 1 실시예에 의하면, 소비전력이 적은 반도체 기억장치를 실현할 수 있다.
다음에, 본 발명의 바람직한 제 2 실시예에 따른 반도체 기억장치에 관해서 첨부도면을 참조하면서 상세히 설명한다.
도 3은 본 발명의 바람직한 제 2 실시예에 따른 반도체 기억장치를 나타낸 개략도이다.
도 3에 도시한 바와 같이, 바람직한 제 2 실시예의 특징은 역상의 비트선 I BIT의 전위를 H레벨로 고정하는 고전위 공급회로(6)를 포함하는 것이다. 이 고전원 공급회로(6)는 역상 비트선 I BIT의 전압강하를 피할 수 있다.
고전위 공급회로(6)는 선택단자 SEL에 입력단자가 접속된 인버터 INV3과, 해당 인버터 INV3의 출력을 입력함으로써 동작하는 P채널 MOS 트랜지스터 P1로 구성되다. 여기서, P채널 MOS 트랜지스터 P1의 소스는 전원전압 VDD에 접속되고, P채널 MOS 트랜지스터 P1의 드레인은 역상 비트선 I BIT에 접속되어 있다. 따라서, P채널 MOS 트랜지스터 P1이 온하였을 때, 역상 비트선 I BIT에는, P채널 MOS 트랜지스터 Pl을 통해 전원전압 VDD가 인가된다.
다음에 상술한 바와 같이 구성된 바람직한 제 2 실시예에 따른 반도체 기억장치의 판독동작에 대해서 도 4를 참조하면서 설명한다.
도 4는 본 발명의 바람직한 제 2 실시예에 따른 반도체 기억장치의 판독동작을 나타낸 타이밍 챠트이다.
프리챠지 동작은 다음과 같다
프리챠지신호 입력단자 PC에 H레벨이 인가된다. 그 결과, 비트선 BIT 및 I BIT은 프리챠지회로(1)에 의해 H레벨(VDD레벨)로 설정된다. 이 동작에서, 선택단자 SEL이 H레벨이면, 출력단자 OUT에서는 H레벨이 출력되고, 선택단자 SEL이 L레벨이면, 출력단자 OUT에서는 L레벨이 출력된다. 또, 제 1 및 제 2 어드레스단자 ADR1n+1, ADR1n, ADR1n-1, ADR2n+1, ADR2n, ADR2n-1은 L레벨로 설정된다.
제 1 데이터 판독동작은 다음과 같다.
프리챠지 동작후에, 비트선 BIT로부터 데이터가 판독된다. 이 때, 프리챠지신호 입력단자 PC에 L레벨이 인가됨과 동시에, 제 1 어드레스단자, 예컨대 제 1 어드레스단자 ADR1n+1, ADR1n, ADR1n-1중의 ADR1n에 H레벨이 공급된다. 그 결과, 메모리셀(2b)에서의 N채널 MOS 트랜지스터 N1이 온하여, 해당 N채널 트랜지스터의 소스측에 저장된 데이터가 판독되고, N채널 MOS 트랜지스터 N1의 드레인으로부터 비트선 BIT을 통해 AND 게이트에 데이터가 주어진다.
여기서, 선택단자 SEL에 H레벨이 주어지면, 비트선 BIT에 판독된 데이터가 출력단자 OUT에 출력된다. 이 때, 역상 비트선 I BIT의 레벨은 H레벨로 유지된다. 또, P채널 MOS 트랜지스터 P1의 게이트는 L레벨로 되기 때문에, P채널 MOS 트랜지스터 P1는 ON상태에 있어, 역상 비트선 I BIT의 레벨은 H레벨로 고정된다.
제 2 데이터 판독동작은 다음과 같다.
선택단자 SEL의 레벨은 L레벨로 전환된다. 이 때, 프리챠지신호 PC는 L레벨로 유지된다. 그 결과, 인버터 INV3의 출력에 H레벨이 나타나고, P채널 MOS 트랜지스터 P1은 오프한다. 따라서, 역상 비트선 I BIT의 논리상태는 H레벨로 유지되지만, 그 고정상태는 해제된다. 그리고, 선택된 제 1 어드레스단자 ADR1n에 L레벨이 인가되고, 선택된 제 2 어드레스단자, 예컨대 제 2 어드레스단자 ADR2n+1, ADR2n, ADR2n-1중의 ADR2n+1에는 H레벨이 인가된다. 그 결과, 선택된 메모리셀(2b)에 저장된 데이터의 반전 데이터가 역상 비트선 I BIT을 통해 NOR 게이트에 판독된다. 여기서, 선택단자 SEL에 L레벨이 주어지면, 역상 비트선 I BIT에 판독된 데이터의 반전 출력이 출력단자 OUT에 출력된다. 이 때, 비트선 BIT는 메모리셀(2v)로부터 판독된 데이터를 유지할 수 있다.
상술한 동작은 1사이클이다. 그 후에, 이 사이클이 반복된다. 제 1 및 제 2 판독동작에서, 메모리셀 내에 기억된 데이터는 소망의 어드레스단자로부터 선택적으로 판독된다.
상술한 바와 같이, 본 발명의 바람직한 제 2 실시예는 제 1 데이터 판독동작 중(도 4의 (i) 및 (ii)으로 표시한 기간동안)에 역상 비트선 I BIT의 전위를 H레벨로 고정하는 고전위 공급회로를 포함하기 때문에, 역상 비트선 I BIT의 전압강하를 피할 수 있다. 그 결과, 본 발명의 바람직한 제 2 실시예에 따르면, 셀렉터(5)에 흐르는 전류도 억제할 수 있다.
따라서, 바람직한 제 2 실시예의 반도체 기억장치는 저전력소비를 달성할 수 있고, 역상 비트선 I BIT의 전압강하에 의한 오동작도 피할 수 있다.
다음에, 본 발명의 바람직한 제 3 실시예에 따른 반도체장치에 대해서 첨부도면을 참조하면서 설명한다.
도 5는 본 발명의 바람직한 제 3 실시예에 따른 반도체 기억장치를 나타낸 개략도이다.
도 5에 도시한 바와 같이, 본 발명의 바람직한 제 3 실시예의 특징은 바람직한 제 1 및 제 2 실시예의 프리챠지회로(1) 대신에 기록전용의 프리챠지회로(11)와, 비트선 BIT 및 BIT과 각각 접속되어, 판독시에 프리챠지동작을 행하는 제 1 및 제 2 고전위 공급회로(7)를 포함한다는 것이다.
기록전용의 프리챠지회로(11)는 메모리셀(2a, 2b, 2c)로 데이터가 기록되는 경우에만, 비트선 BIT 및 I BIT에 H레벨을 인가한다.
제 1 고전위 공급회로(6)는 바람직한 제 2 실시예의 것과 비슷하다.
제 2 고전위 공급회로(7)는 선택단자 SEL에 게이트가 접속된 P채널 MOS 트랜지스터 P2를 포함한다. 여기서, P채널 MOS 트랜지스터 P2의 소스는 전원단자 VDD에 접속되고, P채널 MOS 트랜지스터 P1의 드레인은 비트선 BIT에 접속된다. 따라서, P채널 MOS 트랜지스터 P2가 온하였을 때, 비트선 BIT에는 해당 트랜지스터 P2를 통해 전원전위 VDD가 인가된다.
상술한 바와 같이 구성된 바람직한 제 3 실시예에 따른 반도체 기억장치의 판독동작에 대해서는 도 6을 참조하면서 설명한다.
도 6은 본 발명의 바람직한 제 3 실시예에 따른 반도체 기억장치의 판독동작을 나타낸 타이밍챠트이다.
프리챠지 겸 제 1 데이터 판독동작은 다음과 같다.
선택단자 SEL에 H레벨이 인가되는 경우에 이 동작이 실행된다.
선택단자 SEL에 H레벨이 인가되는 경우에, 인버터 INV3의 출력은 L레벨이고, P채널 MOS 트랜지스터 P1은 온으로 된다. 그 결과, 역상 비트선 I BIT은 제 1 고전위 공급회로(6)에 의해서 H레벨(VDD레벨)로 프리챠지된다. P채널 MOS 트랜지스터 P2는 선택단자 SEL에 H레벨이 인가되는 것에 의해 오프상태로 된다. 그 결과, 정비트선 BIT로의 프리챠지 동작이 해제된다.
이 상태에서, 제 1 어드레스단자 ADR1에 H레벨을 인가함으로써, 그리고 제 2 어드레스단자 ADR2에 L레벨을 인가함으로써, 선택된 메모리셀(2b)에 기억되어 있는 데이터가 비트선 BIT을 통해 판독된다. 다음에, 데이터는 AND 게이트에 주어진다. 이 때, 선택단자 SEL에는 H레벨이 인가되어 있기 때문에, 정비트선 BIT에 판독된 데이터가 출력단자 OUT에 출력된다.
프리챠지 겸 제 2 데이터 판독동작은 다음과 같다.
선택단자 SEL에 L레벨이 인가되는 경우에, 이 동작이 실행된다.
선택단자 SEL에 L레벨이 인가되는 경우에, 인버터 INV3의 출력은 H레벨로 되고, P채널 MOS 트랜지스터 P1은 오프상태로 된다. 그 결과, 역상 비트선 I BIT의 프리챠지 동작은 해제된다. 또, P채널 MOS 트랜지스터 P2는 선택단자 SEL에 L레벨을 인가하는 것에 의해 온으로 되고, 제 2 고전위 인가회로(7)로 비트선 BIT를 프리챠지한다.
이 상태에서, 제 l 어드레스단자 ADR1에 L레벨을 인가함으로써, 그리고, 제 2 어드레스단자 ADR2에 H레벨을 인가함으로써, 선택된 메모리셀(2a)에 기억되어 있는 데이터의 반전출력이 역상 비트선 I BIT을 통해 판독된다. 다음에, 이 데이터는 NOR 게이트에 주어진다. 이 때, 선택단자 SEL에는 L레벨이 인가되기 때문에, 역상 비트선 I BIT에 판독된 데이터가 출력단자 OUT에 출력된다.
상술한 동작은 1사이클이다. 그 후에, 이 사이클이 반복된다. 이 동작에서, 메모리셀에 기억된 데이터는 소망의 어드레스단자로부터 선택적으로 판독된다.
상술한 바와 같이, 바람직한 제 3 실시예의 반도체 기억장치는 비트선 BIT 및 I BIT 중 어느 한편을 프리챠지하고 있는 동안에 다른 한편의 비트선 BIT 및 I BIT로부터 소망의 어드레스의 데이터를 판독할 수 있다. 또, 바람직한 제 3 실시예의 반도체 기억장치는 프리챠지동작으로부터 데이터 판독동작까지의 1사이클에서 각 비트선 BIT 및 I BIT에 나타난 전위의 상태가 두 종류밖에 없기 때문에, 바람직한 제 1 및 제 2 실시예보다 긴 전위상태를 채용할 수 있다. 따라서, 바람직한 제 3 실시예는 데이터 판독주기를 길게 할 수 있다. 따라서, 바람직한 제 3 실시예에 의하면 소비전력을 작게 할 수 있다.
예시한 실시예를 참조하면서 본 발명에 대해서 설명하였지만, 이 설명은 제한적인 의미로 해석되는 것은 아니다. 예시한 실시예의 다양한 변형뿐만 아니라, 본 발명의 다른 실시예에 대해서는 이 설명을 참조하면서 본 발명이 속하는 기술분야의 당업자로부터 더 분명해질 것이다. 따라서, 첨부된 특허청구범위는 본 발명의 참된 범위 내에 속하므로 어떠한 변형 또는 실시예도 포괄할 것이다.
상술한 바와 같이, 본 발명에 있어서는, 1 또는 복수의 비트선 쌍과, 각 비트선 쌍에 관해서 복수 배치된 메모리셀을 갖는 반도체 기억장치에 있어서, 하나의 메모리셀에 2개의 판독어드레스를 주고, 1개의 비트선을 제 1 판독용의 데이터판독에, 이미 1개의 비트선을 제 2 판독용의 데이터판독에 사용하도록 하는 것에 의해, 2개의 어드레스로부터 데이터를 판독하는데 필요한 프리챠지동작을 1회로 저감하고, 충방전의 빈도를 적게 하는 것에 의해, 소비전력을 종래 보다 낮게 할 수 있는 반도체 기억장치를 실현할 수 있다.

Claims (20)

  1. 제 1 및 제 2 비트선과,
    상기 제 1 비트선 및 제 2 비트선 사이에 접속된 복수의 메모리셀과,
    상기 복수의 메모리셀 중의 대응하는 메모리셀에 각각 접속되고, 그 각 쌍이 대응하는 각 메모리셀에, 상기 제 1 비트선을 통해서 상기 대응하는 메모리셀를 판독할 수 있는 제 1 판독 어드레스신호 및 상기 제 2 비트선을 통해서 상기 대응하는 메모리셀을 판독할 수 있는 제 2 판독 어드레스신호를 각각 공급하는 복수 쌍의 판독 어드레스단자와,
    출력단자와,
    상기 제 1 및 제 2 비트선 및 상기 출력단자에 접속되고, 제어입력에 응답하여 상기 제 1 및 제 2 어드레스신호에 의해 상기 메모리셀을 판독할 수 있게 하는 상기 제 1 및 제 2 비트선 중의 대응하는 하나에 상기 출력단자를 선택적으로 접속하는 셀렉터 스위치를 구비한 것을 특징으로 하는 반도체 기억장치.
  2. 제 1 항에 있어서,
    제 1 판독동작시에 상기 제 1 비트선을 통해서 상기 제 2 비트선을 고레벨전위로 유지하는 고레벨전위 공급회로를 더 구비하고, 상기 제 2 비트선을 통해서 프리쟈지동작과 제 2 판독동작 사이에서 제 1 판독을 실행하도록 구성된 것을 특징으로 하는 반도체 기억장치.
  3. 제 2 항에 있어서,
    상기 제 2 비트선은 역상 비트선인 것을 특징으로 하는 반도체 기억장치.
  4. 제 2 항에 있어서,
    상기 고레벨전위 공급회로는 상기 셀렉터의 제어입력에 입력이 접속된 인버터와, 상기 고레벨전위를 공급하고, 게이트가 상기 인버터의 출력에 접속된 트랜지스터를 구비한 것을 특징으로 하는 반도체 기억장치.
  5. 제 1 항에 있어서,
    제 1 판독동작시에 상기 제 1 비트선을 통해서 고레벨전위로 상기 제 2 비트선을 유지하는 제 1 고레벨전위 공급회로와, 제 2 판독동작시에 상기 제 2 비트선을 통해서 고레벨전위로 상기 제 1 비트선을 유지하는 제 2 고레벨전위 공급회로를 더 구비한 것을 특징으로 하는 반도체 기억장치.
  6. 제 5 항에 있어서,
    상기 제 1 고레벨전위 공급회로는 상기 셀렉터의 제어입력에 입력이 접속된 인버터와, 상기 제 2 비트선에 상기 고레벨전위를 공급하고, 상기 인버터의 출력에 제 1 게이트가 접속된 제 1 트랜지스터를 구비하고, 상기 제 2 고레벨전위 공급회로는 상기 제 1 비트선에 상기 고레벨전위를 공급하고, 상기 셀렉터의 제어입력에 제 2 게이트가 접속된 제 2 트랜지스터를 구비한 것을 특징으로 하는 반도체 기억장치.
  7. 제 1 항에 있어서,
    프리챠지 제어신호에 응답하여 제 1 및 제 2 비트선을 통해서 연속적인 판독동작 전에 제 1 및 제 2 비트선을 프리챠지하는 프리챠지회로를 더 구비한 것을 특징으로 하는 반도체 기억장치.
  8. 제 7 항에 있어서,
    상기 프라챠지회로는 게이트, 소스 및 드레인을 각각 갖는 한 쌍의 트랜지스터를 구비하고, 상기 게이트는 프라챠지 제어신호를 수신하며, 상기 소스는 공급전압을 수신하고, 각 상기 드레인은 상기 제 1 및 제 2 비트선에 접속되도록 구성된 것을 특징으로 하는 반도체 기억장치.
  9. 제 1 항에 있어서,
    상기 메모리셀의 각각은 적어도 한 개의 플립플롭회로를 구비한 것을 특징으로 하는 반도체 기억장치.
  10. 제 1 항에 있어서,
    상기 셀렉터는 AND 게이트, NOR 게이트 및 OR 게이트를 구비한 논리회로인 것을 특징으로 하는 반도체 기억장치.
  11. 제 1 및 제 2 비트선과,
    상기 제 1 비트선과 제 2 비트선 사이에 접속된 복수의 메모리셀과,
    상기 복수의 메모리셀 중의 대응하는 메모리셀에 각각 접속되고, 그 각 쌍이 대응하는 각 메모리셀에, 상기 제 1 비트선을 통해서 상기 대응하는 메모리셀을 판독할 수 있는 제 1 판독/기록 어드레스신호와, 상기 제 2 비트선을 통해서 상기 대응하는 메모리셀을 판독할 수 있는 제 2 판독/기록 어드레스신호를 각각 공급하는 복수 쌍의 판독 어드레스단자와,
    입력단자와,
    상기 제 1 및 제 2 비트선 및 상기 입력단자에 접속되고, 상기 제 1 및 제 2 어드레스신호에 의해 상기 메모리셀을 판독할 수 있게 하는 상기 제 1 및 제 2 비트선 중의 대응하는 하나에 상기 입력단자를 선택적으로 접속하는 기록 제어회로와,
    출력단자와,
    상기 제 1 및 제 2 비트선 및 상기 출력단자에 접속되고, 제어입력에 응답하여 상기 제 1 및 제 2 어드레스신호에 의해 상기 메모리셀을 판독할 수 있게 하는 상기 제 1 및 제 2 비트선 중의 대응하는 하나에 상기 출력단자를 선택적으로 접속하는 셀렉터 스위치를 구비한 것을 특징으로 하는 반도체 기억장치.
  12. 제 11 항에 있어서,
    제 1 판독동작시에 상기 제 1 비트선을 통해서 상기 제 2 비트선을 고레벨전위로 유지하는 고레벨전위 공급회로를 더 구비하고, 상기 제 2 비트선을 통해서 프리쟈지동작과 제 2 판독동작 사이에서 제 1 판독을 실행하도록 구성된 것을 특징으로 하는 반도체 기억장치.
  13. 제 12 항에 있어서,
    상기 제 2 비트선은 역상 비트선인 것을 특징으로 하는 반도체 기억장치.
  14. 제 12 항에 있어서,
    상기 고레벨전위 공급회로는 상기 셀렉터의 제어입력에 입력이 접속된 인버터와, 상기 고레벨전위를 공급하고, 게이트가 상기 인버터의 출력에 접속된 트랜지스터를 구비한 것을 특징으로 하는 반도체 기억장치.
  15. 제 11 항에 있어서,
    제 1 판독동작시에 상기 제 1 비트선을 통해서 고레벨전위로 상기 제 2 비트선을 유지하는 제 1 고레벨전위 공급회로와, 제 2 판독동작시에 상기 제 2 비트선을 통해서 고레벨전위로 상기 제 1 비트선을 유지하는 제 2 고레벨전위 공급회로를 더 구비한 것을 특징으로 하는 반도체 기억장치.
  16. 제 15 항에 있어서,
    상기 제 1 고레벨전위 공급회로는 상기 셀렉터의 제어입력에 입력이 접속된 인버터와, 상기 제 2 비트선에 상기 고레벨전위를 공급하고, 상기 인버터의 출력에 제 1 게이트가 접속된 제 1 트랜지스터를 구비하며, 상기 제 2 고레벨전위 공급회로는 상기 제 1 비트선에 상기 고레벨전위를 공급하고, 상기 셀렉터의 제어입력에 제 2 게이트가 접속된 제 2 트랜지스터를 구비한 것을 특징으로 하는 반도체 기억장치.
  17. 제 11 항에 있어서,
    프리챠지 제어신호에 응답하여 제 1 및 제 2 비트선을 통해서 연속적인 판독동작 전에 제 1 및 제 2 비트선을 프리챠지하는 프리챠지회로를 더 구비한 것을 특징으로 하는 반도체 기억장치.
  18. 제 17 항에 있어서,
    상기 프라챠지회로는 게이트, 소스 및 드레인을 갖는 한 쌍의 트랜지스터를 구비하고, 상기 게이트는 프라챠지 제어신호를 수신하며, 상기 소스는 공급전압을 수신하고, 각 상기 드레인은 상기 제 1 및 제 2 비트선에 접속되도록 구성된 것을 특징으로 하는 반도체 기억장치.
  19. 제 11 항에 있어서,
    상기 메모리셀의 각각은 적어도 한 개의 플립플롭회로를 구비한 것을 특징으로 하는 반도체 기억장치.
  20. 제 11 항에 있어서,
    상기 셀렉터는 AND 게이트, NOR 게이트 및 OR 게이트를 구비한 논리회로인 것을 특징으로 하는 반도체 기억장치.
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