KR20000025777A - 반도체메모리의 셀프 리프레시 제어회로 - Google Patents

반도체메모리의 셀프 리프레시 제어회로 Download PDF

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Abstract

본 발명은 반도체메모리의 셀프 리프레시 제어회로에 관한 것으로, 종래 다수의 뱅크구조의 반도체메모리는 셀프 리프레시 동작시에 각각의 뱅크에 독립적으로 글로벌 워드라인에 리프레시를 위한 고전압을 인가함과 아울러 워드라인 구동신호로 고전압을 인가함에 따라 전력소모가 큰 문제점이 있었다. 따라서, 본 발명은 워드라인 구동신호가 반도체메모리의 다수의 뱅크에 입력되어 뱅크를 순차적으로 구동시키면, 그 구동되는 뱅크에 글로벌 워드라인을 통해 신호가 입력되어 각각의 뱅크가 각 글로벌 워드라인에 대해 순차적으로 액세스되는 뱅크구조의 반도체메모리에 있어서, 앞단의 뱅크에 워드라인 구동신호로 인가되는 고전압을 뒷단의 뱅크가 공유하도록 각각의 뱅크 사이에 제어신호에 따라 스위칭되는 모스트랜지스터를 접속하여 구성되는 반도체메모리의 셀프 리프레시 제어회로를 통해 다수의 뱅크에 독립적으로 인가되던 워드라인 구동신호의 고전압을 반도체메모리의 각각의 뱅크가 공유하도록 하여 전력소모를 최소화할 수 있는 효과가 있다.

Description

반도체메모리의 셀프 리프레시 제어회로
본 발명은 반도체메모리의 셀프 리프레시(self refresh) 제어회로에 관한 것으로, 특히 워드라인의 전력소모를 최소화하기에 적당하도록 한 반도체메모리의 셀프 리프레시 제어회로에 관한 것이다.
종래에는 도1의 블록도에 도시한 바와같이 워드라인 구동신호(WLEN0∼WLENm)가 반도체메모리의 뱅크(BANK0∼BANKn)에 입력되어 뱅크(BANK0∼BANKn)를 순차적으로 구동시키면, 그 구동되는 뱅크(BANK0∼BANKn)에 글로벌(global) 워드라인(GWL0∼GWLn)을 통해 신호가 입력되어 각각의 뱅크(BANK0∼BANKn)가 각 글로벌 워드라인(GWL0∼GWLn)에 대해 순차적으로 액세스된다.
즉, 도2의 파형도에 도시한 바와같이 반도체메모리의 셀프 리프레시 동작에서는 각각의 뱅크(BANK0∼BANKn)에 워드라인 구동신호(WLEN0∼WLENm)가 순차적으로 뱅크신호(BK0∼BKn)로 입력되어 뱅크(BANK0∼BANKn)를 순차적으로 구동시키고, 이때 구동되는 뱅크(BANK0∼BANKn)에 글로벌 워드라인(GWL0∼GWLn)을 통해 신호가 입력되어 반도체메모리의 셀들을 액세스한다.
따라서, 반도체메모리의 셀들은 하나의 글로벌 워드라인(GWL0)에 대해 뱅크(BANK0∼BANKn) 순서대로 액세스되고, 마지막 뱅크(BANKn)까지 액세스가 끝나면 다음의 글로벌 워드라인(GWL1)에 대해 뱅크(BANK0∼BANKn) 순서대로 액세스된다. 이와같이 모든 글로벌 워드라인(GWL0∼GWLn)을 액세스하여 반도체메모리의 모든 셀의 데이터를 리프레시 하게된다.
그러나, 상기한 바와같은 종래 다수의 뱅크구조의 반도체메모리는 셀프 리프레시 동작시에 각각의 뱅크에 독립적으로 글로벌 워드라인에 리프레시를 위한 고전압을 인가함과 아울러 워드라인 구동신호로 고전압을 인가함에 따라 전력소모가 큰 문제점이 있었다.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 다수의 뱅크에 독립적으로 인가되던 워드라인 구동신호의 고전압을 반도체메모리의 각각의 뱅크가 공유(share)하도록 하여 전력소모를 최소화할 수 있는 반도체메모리의 셀프 리프레시 제어회로를 제공하는데 있다.
도1은 종래 다수의 뱅크구조의 반도체메모리를 보인 블록도.
도2는 도1에 있어서, 입력신호의 파형도.
도3은 본 발명의 일 실시예를 보인 블록구성도.
도4는 도3에 있어서, 입력신호의 파형도.
***도면의 주요 부분에 대한 부호의 설명***
BANK0∼BANKn:뱅크 GWL0∼GWLn:글로벌 워드라인
PM11∼PMnm:피모스트랜지스터 WLEN0∼WLENm:워드라인 구동신호
BK1∼BKn:뱅크신호 CS1∼CSn:제어신호
상기한 바와같은 본 발명의 목적은 워드라인 구동신호가 반도체메모리의 다수의 뱅크에 입력되어 뱅크를 순차적으로 구동시키면, 그 구동되는 뱅크에 글로벌 워드라인을 통해 신호가 입력되어 각각의 뱅크가 각 글로벌 워드라인에 대해 순차적으로 액세스되는 뱅크구조의 반도체메모리에 있어서, 앞단의 뱅크에 워드라인 구동신호로 인가되는 고전압을 뒷단의 뱅크가 공유하도록 각각의 뱅크 사이에 제어신호에 따라 스위칭되는 모스트랜지스터를 접속하여 반도체메모리의 제어회로를 구성함으로써 달성되는 것으로, 본 발명에 의한 반도체메모리의 셀프 리프레시 제어회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도3은 본 발명의 일 실시예를 보인 블록구성도로서, 이에 도시한 바와같이 워드라인 구동신호(WLEN0∼WLENm)가 반도체메모리의 뱅크(BANK0∼BANKn)에 입력되어 뱅크(BANK0∼BANKn)를 순차적으로 구동시키면, 그 구동되는 뱅크(BANK0∼BANKn)에 글로벌(global) 워드라인(GWL0∼GWLn)을 통해 신호가 입력되어 각각의 뱅크(BANK0∼BANKn)가 각 글로벌 워드라인(GWL0∼GWLn)에 대해 순차적으로 액세스되며, 이때 앞단의 뱅크에 상기 워드라인 구동신호(WLEN0∼WLENm)로 인가되는 고전압을 뒷단의 뱅크가 공유하도록 각각의 뱅크(BANK0∼BANKn) 사이에 제어신호(CS1∼CSn)에 따라 스위칭되는 피모스트랜지스터(PM11∼PMnm)가 접속된다.
즉, 도4의 파형도에 도시한 바와같이 각각의 뱅크(BANK0∼BANKn)에 워드라인 구동신호(WLEN0∼WLENm)가 순차적으로 뱅크신호(BK0∼BKn)로 입력되어 뱅크(BANK0∼BANKn)를 순차적으로 구동시킨다.
이때, 상기 워드라인 구동신호(WLEN0∼WLENm)가 고전위로 인가되어 뱅크(BANK0∼BANKn)를 순차적으로 구동시키고, 저전위로 천이하기 전에 도4의 파형도에 도시한 바와같이 제어신호(CS1∼CSn)가 인가되어 뱅크(BANK0∼BANKn) 사이에 접속된 피모스트랜지스터(PM11∼PMnm)를 턴온시키게 된다.
따라서, 앞단의 뱅크에 인가되는 워드라인 구동신호(WLEN0∼WLENm)의 고전압레벨은 중간정도의 레벨로 떨어지게 되고, 뒷단의 뱅크에 저전위로 인가되는 워드라인 구동신호(WLEN0∼WLENm)는 중간정도의 레벨로 상승하게 된다.
이후, 상기 피모스트랜지스터(PM11∼PMnm)가 턴오프되면 앞단의 뱅크에 인가되는 워드라인 구동신호(WLEN0∼WLENn)의 레벨은 저전위로 천이하게 되고, 중간정도의 레벨로 상승되어 뒷단의 뱅크에 인가되는 워드라인 구동신호(WLEN0∼WLENn)는 외부에서 인가되는 전압레벨에 따라 고전압레벨로 상승된다.
이때, 종래에는 워드라인 구동신호(WLEN0∼WLENn)로 외부에서 고전압레벨을 인가하였으나, 본 발명에서는 상기 중간정도의 레벨을 고전압레벨로 상승시킬 수 있는 전압레벨을 인가하면 되므로, 전력소모를 줄일 수 있게 된다.
상기한 바와같이 피모스트랜지스터(PM11∼PMnm)를 통해 각각의 뱅크(BANK0∼BANKn)에 인가되는 워드라인 구동신호(WLEN0∼WLENn)를 뱅크(BANK0∼BANKn)가 공유하도록 하는 것을 제외하면, 반도체메모리의 리프레시동작은 종래와 동일하게 이루어진다.
상기한 바와같이 본 발명에 의한 반도체메모리의 셀프 리프레시 제어회로는 다수의 뱅크에 독립적으로 인가되던 워드라인 구동신호의 고전압을 반도체메모리의 각각의 뱅크가 공유하도록 하여 전력소모를 최소화할 수 있는 효과가 있다.

Claims (1)

  1. 워드라인 구동신호가 반도체메모리의 다수의 뱅크에 입력되어 뱅크를 순차적으로 구동시키면, 그 구동되는 뱅크에 글로벌 워드라인을 통해 신호가 입력되어 각각의 뱅크가 각 글로벌 워드라인에 대해 순차적으로 액세스되는 뱅크구조의 반도체메모리에 있어서, 앞단의 뱅크에 워드라인 구동신호로 인가되는 고전압을 뒷단의 뱅크가 공유하도록 각각의 뱅크 사이에 제어신호에 따라 스위칭되는 모스트랜지스터를 접속하여 구성된 것을 특징으로 하는 반도체메모리의 셀프 리프레시 제어회로.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6535445B1 (en) * 2001-01-03 2003-03-18 Cypress Semiconductor Corp. Method of controlling a memory cell refresh circuit using charge sharing
US6590822B2 (en) * 2001-05-07 2003-07-08 Samsung Electronics Co., Ltd. System and method for performing partial array self-refresh operation in a semiconductor memory device
US6618314B1 (en) 2002-03-04 2003-09-09 Cypress Semiconductor Corp. Method and architecture for reducing the power consumption for memory devices in refresh operations
KR100535071B1 (ko) * 2002-11-07 2005-12-07 주식회사 하이닉스반도체 셀프 리프레쉬 장치
KR100700331B1 (ko) * 2005-08-17 2007-03-29 주식회사 하이닉스반도체 셀프 리프레쉬 전류 제어 장치

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3252666B2 (ja) * 1995-08-14 2002-02-04 日本電気株式会社 半導体記憶装置
US5748547A (en) * 1996-05-24 1998-05-05 Shau; Jeng-Jye High performance semiconductor memory devices having multiple dimension bit lines

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