KR20000062888A

KR20000062888A - 반도체집적회로장치

Info

Publication number: KR20000062888A
Application number: KR1020000013016A
Authority: KR
Inventors: 마쯔이요시노리
Original assignee: 가네꼬 히사시; 닛뽕덴끼 가부시끼가이샤
Priority date: 1999-03-15
Filing date: 2000-03-15
Publication date: 2000-10-25
Also published as: US20020015349A1; US6690615B2; JP3358612B2; KR100378562B1; JP2000331477A; US20020154564A1; US6535448B2; US6343046B1

Abstract

본 발명은, 상이한 동작전압으로 동작되는 주기억부와 부기억부의 데이터를 효율적으로 전송할 수 있고, 또한 내부에서 발생되는 잡음을 효과적으로 억제하면서 안정적으로 동작할 수 있는 반도체집적회로장치를 제공하는 것을 과제로 한다.

그 해결수단으로서, 주기억부(101)와 캐시메모리로서 기능하는 부기억부 (102)를 구비하고, 주기억부(101)와 상기 부기억부의 사이에 형성된 데이터전송버스선(150)을 통하여 쌍방향 데이터전송이 가능하도록 구성된 반도체집적회로장치로서, 데이터 비전송시에 주기억부(101)에 공급되는 전원전압보다 낮은 레벨의 전압을 데이터전송버스선(150)에 대하여 공급하는 데이터전송버스선 프리차지전원회로 (154)를 구비한다.

Description

반도체집적회로장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}

본 발명은 반도체집적회로장치에 관한 것으로, 특히 동일 반도체 기판상에 주기억부와 부기억부가 형성되고 그 주기억부의 사이에 데이터전송회로를 가지는 반도체집적회로장치에 관한 것이다.

일반적으로 컴퓨터 시스템에 사용되는 주기억장치로서 비교적 저속이고 저렴한 가격의 대용량의 반도체장치가 사용되어 있은데, 이러한 요구에 합치된 것으로서 범용 DRAM 이 많이 사용되어 있다.

또한, 최근의 컴퓨터 시스템에서는 시스템의 고속화(특히 MPU 의 고속화)에 대하여 주기억부를 구성하는 DRAM 의 고속화도 이루어지고는 있으나, MPU 의 고속화 충분하지 못하고, MPU 와 주기억부의 사이에 고속 메모리를 부기억부로서 탑재시킨 시스템이 주류를 이루고 있다. 이러한 부기억부는 일반적으로 캐시메모리라고 하는데, 고속 SRAM 이나 ECLRAM 등이 사용되어 있다.

캐시메모리의 실장형태로는, 일반적으로 MPU 의 외부에 형성된 것이나, MPU 에 내장된 것이 있으나, 최근에는 주기억부를 구성하는 DRAM 과 캐시메모리를 동일 반도체기판 상에 탑재시킨 반도체기억장치가 주목을 받고 있다. 종래의 기술로는, 일본 특개소57-20983 호, 일본 특개소60-7690 호, 일본 특개소62-38590 호, 일본 특개평1-146187 호 등이 있다. 이들 선행기술에 관계되는 반도체기억장치는 DRAM 과 캐시메모리를 탑재시킨 점에서, 일부에서는 캐시 DRAM 으로 불리고 있다. 또한, CDRAM 으로도 불리운다. 이것들은 캐시메모리로서 기능하는 SRAM 과 주기억부를 이루는 DRAM 의 사이에서 데이터를 쌍방향으로 전송할 수 있는 구성으로 되어 있다.

이들 선행기술에는, 캐시 미스히트 시의 데이터전송 동작의 지연 등의 문제가 있어, 개량된 기술이 제안되었다. 개량된 종래의 기술에는 아래와 같은 것이 있다. 예를들어, 일본 특개평4-252486 호, 일본 특개평4-318389 호, 일본 특개평5-2872 호에 관계되는 기술은, DRAM부와 SRAM부 사이의 데이터전송을 하기 위한 쌍방향 데이터전송회로에 래치 또는 레지스터 기능을 형성하고 있는 것이 특징으로서, SRAM부로부터 DRAM부로의 데이터전송과 DRAM부로부터 SRAM부로의 데이터전송을 동시에 행할 수 있고, 캐시 미스히트 시의 데이터전송(카피 백)을 신속하게 할 수 있게 된다.

이러한 기술들을, 일본 특개평4-318389 호를 예로 들어 설명한다.

도 17 은 CDRAM 의 메모리어레이부의 구성의 일례를 개략적으로 나타내는 도면이다. 도 17 에 있어서, 반도체기억장치는 다이나믹형 메모리셀을 포함하는 DRAM 어레이(9201), 스태틱형 메모리셀로 이루어지는 SRAM 어레이(9202), 및 이 DRAM 어레이(9201)와 SRAM 어레이(9202) 사이에서 데이터를 전송하기 위한 쌍방향전송게이트회로(9203)를 포함한다. 또한 DRAM 어레이(9201) 및 SRAM 어레이(9202)에는 각각에 대응되는 로우 디코더(행 디코더)와 컬럼 디코더(열 디코더)가 형성되어 있다. DRAM 의 로우 디코더, 컬럼 디코더, 및 SRAM 의 로우 디코더, 컬럼 디코더에 부여되는 어드레스는, 서로 독립적인 어드레스이고, 각각 상이한 어드레스핀 단자를 통하여 부여되는 구성으로 되어 있다. 도 18 및 19 는 쌍방향전송게이트회로(9203)의 상세한 구성을 나타내는 도면이다. 이 구성에 의하면, SBL 로부터 GIO 으로의 데이터전송, GIO 로부터 SBL 으로의 데이터전송은 각각 데이터전송회로가 상이하고, 또한 래치(9305) 및 앰프(9306)의 기능에 의하여, 각각의 데이터전송을 오버랩시켜 실행시킬 수 있게 되어 있다.

그런데, 반도체집적회로장치에서는, 패키지전체에 관한 성능으로서, 일반적으로 저소비전력화 및 동작의 고속화가 요구된다. 일반적으로 동작전압을 상승시키면 동작의 고속화는 달성할 수 있으나, 그 결과로서 소비전력의 상승을 초래한다. 반대로, 소비전력화를 저감하기 위하여 동작전압을 낮게 설정하면 동작의 고속화가 희생된다.

상기한 종래기술에 관계되는 CDRAM 에서는, 저소비전력화를 도모하기 위하여, 주기억부를 DRAM 의 동작전압은 낮게 설정되고, 반대로 부기억부를 이루면서 캐시메모리로서 기능하는 SRAM 의 동작전압은 고속화의 요구에 대응하기 위하여 높게 설정된다.

이렇게 동작전압이 상이한 주기억부와 부기억부의 사이에서, 데이터를 전송하기 위해서는 도 17 에 나타내는 쌍방향전송게이트회로가 매우 중요해 진다. 그 이유는, 주기억부는 동작전압이 낮기 때문에, 상술한 캐시메모리를 탑재한 반도체기억회로장치에서는, 예를들어 상술한 CDRAM 과 같이, 데이터전송을 오버랩시켜 실행시키는 등, 복수의 처리가 동시에 실행되는 경우가 있고, 이런 경우에 회로동작에 수반하여 내부에서 발생되는 잡음이 현저해져 내부회로의 오동작을 초래하는 경우가 있다. 특히 데이터신호로서 미약한 신호를 취급하는 DRAM 을 주기억부로 사용하는 경우, 이 내부에서 발생되는 잡음을 효과적으로 억제할 필요가 있다. 이러한 상황은 주기억부와 부기억부 사이에서 데이터를 전송하는 경우에도 발생되는 문제이다.

또한, 최근의 반도체집적회로장치는, 상술한 바와 같이 동작의 고속화가 요구되어 있으나, 상이한 동작전압의 주기억부와 부기억부간의 데이터전송을 효율적으로 행하지 않으면 동작의 고속화도 달성할 수 없게 된다.

본 발명은 상기 사정을 감안하여 이루어진 것으로, 상이한 동작전압으로 동작하는 주기억부와 부기억부의 데이터전송을 효율적으로 행할 수 있고, 또한 내부에서 발생되는 잡음을 효과적으로 억제하면서 안정적으로 동작할 수 있는 반도체집적회로장치를 제공하는 것을 목적으로 한다.

도 1 은 본 발명의 제 1 실시예에 의한 반도체기억장치의 전체 구성을 개략적으로 나타낸 블록도.

도 2 는 도 1 중의 주기억 메모리셀(110)과 부기억 메모리셀(120)과의 제 1 실시예에 의한 접속관계를 간략화하여 나타낸 도.

도 3 은 데이터전송버스선 프리차지회로(152)의 내부구성을 나타내는 도로서, 도 1 또는 도 2 에 나타내는 부재와 동일한 부재에 대해서는 동일한 도면부호를 붙인 도.

도 4 는 데이터전송버스선 프리차지전원회로(154)의 내부구성을 나타내는 도.

도 5 는 주기억 센스앰프회로(114)의 구성 등을 나타내는 도.

도 6 은 센스앰프부 제어회로(138) 내에 형성된 센스앰프부 전송스위칭신호 생성회로(230)의 구성을 나타내는 도.

도 7 은 부기억 메모리셀 행(180)의 내부구성 등을 나타내는 도.

도 8 은 부기억부 제어회로(142) 내에 형성된 데이터전송용 부기억 행 선택선 생성회로(280)의 구성을 나타내는 도.

도 9 는 본 발명의 제 1 실시예에 의한 반도체집적회로장치에 있어서의 주기억부(101)로부터 부기억부(102)로 데이터를 전송할 때의 동작을 나타내는 타이밍도.

도 10 은 본 발명의 제 1 실시예에 의한 반도체집적회로장치에 있어서의 부기억부(102)로부터 주기억부(101)로 데이터를 전송할 때의 동작을 나타내는 타이밍도.

도 11 은 본 발명의 제 1 실시예에 의한 반도체집적회로장치에 있어서의 주기억부(101)로부터 부기억부(102)로의 데이터전송의 고속화를 도모하기 위한 경우의 동작을 나타내는 타이밍도.

도 12 는 본 발명의 제 1 실시예에 의한 반도체집적회로장치에 있어서의 주기억부(101)로부터 부기억부(102)로 데이터를 전송하는 다른 동작의 일례를 나타내는 타이밍도.

도 13 은 본 발명의 제 1 실시예에 의한 반도체집적회로장치에 있어서의 주기억부(101)로부터 부기억부(102)로 데이터를 전송하는 다른 동작의 일례를 나타내는 타이밍도.

도 14 는 도 1 중의 주기억 메모리셀(110)과 부기억 메모리셀(120)과의 제 2 실시예에 의한 접속관계를 간략화하여 나타내는 도.

도 15 는 주기억 센스앰프회로(300)의 구성 등을 나타내는 도.

도 16 은 본 발명의 제 2 실시예에 의한 반도체집적회로장치에 있어서의 부기억부(102)로부터 주기억부(101)로 데이터를 전송할 때의 동작을 나타내는 타이밍도.

도 17 은 CDRAM 의 메모리어레이부의 구성의 일례를 개략적으로 나타내는 도.

도 18 은 쌍방향전송게이트회로(9203)의 상세한 구성을 나타내는 도.

도 19 는 쌍방향전송게이트회로(9203)의 상세한 구성을 나타내는 도.

* 도면의 주요부분에 대한 부호의 설명*

101 : 주기억부

102 : 부기억부

152 : 데이터전송버스선 프리차지전원회로(전원수단)

176 : 데이터전송버스선 쌍

174 : 센스앰프회로

150 : 데이터전송버스선

138 : 센스앰프부 제어회로

182 : 메모리셀

142 : 부기억부 제어회로

210, 212, 256, 258 : PMOS 트랜지스터(트랜지스터)

214, 216, 260, 262 : NMOS 트랜지스터(트랜지스터)

222, 224 : NMOS 트랜지스터(스위칭수단)

상기 과제를 해결하기 위하여, 제 1 의 발명은 주기억부와 캐시메모리로서 기능하는 부기억부를 구비하고, 상기 주기억부와 상기 부기억부간에 형성된 데이터전송버스선을 통하여 쌍방향 데이터전송이 가능하도록 구성된 반도체집적회로장치로서,

데이터 비전송시에, 상기 주기억부에 공급하는 전원전압보다 낮은 레벨의 전압을 상기 데이터전송버스선에 대하여 공급하는 전원수단을 구비하는 것을 특징으로 한다.

또한, 본 발명은 상기 주기억부에 형성된 센스앰프회로, 및

상기 센스앰프회로를 제어하는 센스앰프부 제어회로를 구비하고,

상기 센스앰프부 제어회로는, 상기 센스앰프회로와 상기 데이터를 전송버스선을 접속하는 접속회로에 대하여, 상기 주기억부로부터 상기 부기억부로 데이터를 전송하는 경우에는 주기억부 전원레벨을 공급하고, 상기 부기억부로부터 상기 주기억부로 데이터를 전송하는 경우에는 상기 주기억부 전원레벨을 승압시킨 주기억부 승압전원레벨을 공급하는 것을 특징으로 한다.

또한, 본 발명은 상기 부기억부에 형성된 복수의 메모리셀, 및

상기 부기억부를 제어하는 부기억부 제어회로를 구비하고,

상기 부기억부 제어회로는, 상기 메모리셀과 상기 데이터전송버스선을 접속하는 접속회로에 대하여, 상기 주기억부로부터 전송된 데이터를 인입하는 경우에는 상기 주기억부 전원레벨을 승압시킨 주기억부 승압전원레벨을 공급하고, 상기 메모리셀에서 상기 주기억부로 데이터를 전송하는 경우에는 상기 주기억부 전원레벨을 공급하는 것을 특징으로 한다.

또한, 본 발명은, 상기 센스앰프부 제어회로가 상기 부기억부로부터 전송되는 데이터를 인입하는 경우에는, 상기 센스앰프회로 내에 형성된 트랜지스터를 비도통상태로 한 후에 인입하는 것이 바람직하다.

또한, 본 발명은, 상기 부기억부 제어회로가, 상기 주기억부로부터 전송되는 데이터를 인입하는 경우에는, 상기 메모리셀 내에 형성된 트랜지스터를 비도통상태로 한 후에 인입하는 것이 바람직하다.

또한, 제 2 의 발명은, 주기억부와 부기억부를 구비하고, 상기 주기억부와 상기 부기억부간에 형성된 데이터전송버스선을 통하여 쌍방향 데이터전송이 가능하도록 구성된 반도체집적회로장치로서,

상기 주기억부에 형성된 센스앰프회로,

상기 센스앰프회로를 제어하는 센스앰프부 제어회로, 및

상기 센스앰프회로와 상기 주기억부 내의 주기억 메모리셀을 전기적으로 접속하는 스위칭수단을 구비하고,

상기 센스앰프부 제어회로는, 상기 주기억부로부터 부기억부로 전송하는 데이터를 상기 센스앰프회로에 인입한 후에, 상기 스위칭수단을 제어하여 상기 센스앰프회로와 상기 주기억부 메모리셀을 전기적으로 분리하고, 분리된 상태에서 상기 주기억부로부터 상기 부기억부로 상기 데이터를 전송하는 것을 특징으로 한다.

또한, 제 2 의 발명의 상기 센스앰프부 제어회로는, 상기 센스앰프회로에 인입된 상기 데이터의 증폭과 병행하여, 상기 스위칭수단을 제어하여 상기 센스앰프회로와 상기 주기억 메모리셀을 전기적으로 분리하고, 상기 센스앰프회로와 상기 주기억 메모리셀이 전기적으로 분리된 상태에서 상기 주기억부로부터 상기 부기억부로 데이터의 전송을 개시하게 하는 전송개시명령이 입력된 경우에 상기 데이터를 전송하는 것을 특징으로 한다.

또한, 제 2 의 발명의 상기 센스앰프부 제어회로는, 상기 센스앰프회로에 인입된 상기 데이터를 증폭시키고, 상기 주기억부로부터 상기 부기억부로 데이터의 전송을 개시하게 하는 전송개시명령이 입력된 경우에 상기 센스앰프회로와 상기 주기억 메모리셀을 전기적으로 분리하고, 상기 센스앰프회로와 상기 주기억 메모리셀이 전기적으로 분리된 상태에서 상기 데이터를 전송하는 것을 특징으로 한다.

또한, 제 2 의 발명에 있어서, 상기 주기억부를 활성화하는 동작개시명령과 상기 주기억부로부터 상기 부기억부로 데이터의 전송을 개시하게 하는 전송개시명령과는 동일한 타이밍으로 입력되는 것을 특징으로 한다.

또한, 제 2 의 발명의 상기 센스앰프부 제어회로는, 상기 전송종료 시에 상기 스위칭수단을 제어하여 센스앰프회로와 상기 주기억부 메모리셀을 전기적으로 접속하는 것을 특징으로 한다.

또한, 제 2 의 발명의 상기 부기억부는 복수의 부기억 메모리셀 행으로 분할되고,

상기 센스앰프부 제어회로는, 상기 복수의 부기억 메모리셀 행으로 전송이 종료되었을 때 상기 스위칭수단을 제어하여 센스앰프회로와 상기 주기억부 메모리셀을 전기적으로 접속하는 것을 특징으로 한다.

또한, 제 3 의 발명은, 주기억부와 부기억부를 구비하고, 상기 주기억부와 부기억부 사이에 형성된 데이터전송버스선을 통하여 쌍방향 데이터전송이 가능하도록 구성된 반도체집적회로장치에 있어서,

상기 주기억부에 형성된 센스앰프회로, 및

상기 센스앰프회로는, 상기 데이터전송버스선 1개에 대하여 복수개가 형성된 세그멘트 구성이고,

상기 센스앰프부 제어회로는, 상기 데이터전송버스선 1개에 대하여 1개의 상기 센스앰프회로를 전기적으로 접속하고, 상기 부기억부로부터 상기 주기억부로 데이터를 전송하기 전에, 상기 데이터전송버스선과 접속되지 않은 센스앰프회로에 대하여 증폭 동작을 행하는 것을 특징으로 한다.

또한, 제 3 의 본 발명의 특징은 상기 센스앰프회로는, 밸런스 프리차지회로를 구비하고,

상기 센스앰프부 제어회로는, 상기 세그멘트마다 밸런스 프리차지회로를 제어하는 수단을 가지는 것을 특징으로 한다.

또한, 제 3 의 발명의 상기 센스앰프회로는, 상기 센스앰프회로와 상기 주기억부 내의 주기억부 메모리셀을 전기적으로 접속하는 스위칭수단을 구비하고,

상기 센스앰프부 제어회로는, 상기 부기억부로부터 상기 주기억부로 데이터를 전송할 때, 상기 센스앰프회로를 상기 주기억부 메모리셀에서 전기적으로 분리시키는 것을 특징으로 한다.

이하에서, 도면을 참조하면서 본 발명의 실시예에 의한 반도체집적회로장치에 대하여 설명한다.

(제 1 실시예)

(1) 기본구성

이하에서 본 발명의 제 1 실시예의 기본구성에 대하여 설명한다.

본 발명에 의한 반도체집적회로장치는, 반도체기억장치와 그 반도체기억장치의 제어장치를 포함한다. 반도체기억장치는 주기억부와 부기억부를 구비하고, 주기억부와 부기억부로부터 쌍방향 데이터전송이 가능하도록 구성되어 있다. 또한 부기억부는 복수의 기억셀 군으로 구성되어 있고, 부기억부의 각각의 기억셀 군은 각각 독립된 캐시로서 기능하는 것이 가능하도록 되어 있다. 또한, 본 발명에 의한 반도체기억장치에서는, 컨트롤단자 또는 어드레스단자의 수는, 주기억부를 제어하는 데 필요한 수와 동일한 수로 실현할 수도 있다.

이하에서, 주로 주기억부로서 64 M 비트의 DRAM 어레이를 구비하고, 부기억부로서 16 K 비트의 SRAM 어레이를 가진 ×8 비트의 2 뱅크 구성의 싱크로너스 인터페이스를 가지는 반도체기억장치에 대한 실시예를 중심으로 설명한다. 단, 본 발명은 이 구성에 한정되는 것은 아니다.

(2) 블록도

도 1 은 본 발명의 제 1 실시예에 의한 반도체기억장치의 전체 구성을 개략적으로 나타낸 블록도이다.

도 1 에 있어서, 반도체기억장치(100)는, 주기억부(101), 부기억부(102), 주기억부(101)와 부기억부(102)를 가진다.

주기억부(101)는, 행과 열로 이루어진 메트리스 형상으로 배열된 복수의 다이나믹형 메모리셀을 구비한 주기억 메모리셀(110), 후술하는 어드레스 버퍼회로(134)로부터 출력되는 주기억부 어드레스신호와 주기억부 제어회로(136)로부터 출력되는 제어신호를 인입하여 주기억 메모리셀(110)의 대응 행을 선택하는 주기억 행 디코더 주기억 행 디코더(112), 및 선택된 주기억 메모리셀에 유지된 데이터를 검지하고 증폭하는 센스앰프(114)를 구비한다. 또한, 도시하지 않았으나, 주기억 메모리셀(110)은 뱅크라고 하는 복수의 블록으로 분할되어 있고, 예를들어 2개의 뱅크(A)와 뱅크(B)로 분할되고, 주기억부 제어회로(136)로부터 출력되는 제어신호에 의하여 뱅크(A)와 뱅크(B)가 선택된다.

부기억부(102)는, 행과 열로 이루어지는 매트리스 형상으로 배열된 복수의 스태틱형 메모리셀을 구비한 부기억 메모리셀(120), 후술하게 되는 부기억부 제어회로(142)로부터 출력되는 부기억부 행 선택신호와 어드레스 버퍼회로(134)로부터 출력되는 부기억부 어드레스신호를 인입하여 분할된 부기억 메모리셀 군(본 실시예에서는 행마다 분할된 셀군)의 선택을 행하는 부기억 행 디코더(122), 및 어드레스 버퍼회로(134)로부터 출력되는 부기억부 어드레스신호에서 부기억 열 선택신호를 발생시키고 그 부기억 열 선택신호에 의하여 열 선택을 행하는 부기억 열 디코더(124)를 가진다.

130 은 외부에서 공급되는 클록 CLK 에 기초하여 반도체기억장치(100) 내에서 사용되는 내부클록을 발생하는 내부클록신호 생성회로이고, 발생된 내부클록은 코멘드 디코더회로(132) 및 어드레스 버퍼회로(334)에 출력된다.

코멘드 디코더회로(132)는, 입력되는 칩 셀렉트신호(CS), 외부입력신호인 RAS 신호, CAS 신호, 및 WE 신호에 기초하여 반도체기억장치(10) 내부에서 필요한 제어신호로 디코딩하고, 디코딩된 제어신호는 어드레스 버퍼회로(334), 후술하게 주기억부 제어회로(136), 데이터전송버스선 제어회로(140), 및 부기억부 제어회로(142)로 각각 출력된다.

어드레스 버퍼회로(334)는 입력되는 어드레스신호(A0 ~ Aj)(j 는 0 이상인 정수) 및 코멘드 디코더회로(132)로부터 출력되는 제어신호에 기초하여, 주기억부(101)에 어드레스를 지정하기 위한 주기억부 어드레스신호 및 부기억부(102)에 어드레스를 지정하기 위한 부기억부 어드레스신호로 생성된다.

주기억부 제어회로(136)는 코멘드 디코더회로(132)로부터 출력되는 제어신호에 기초하여 주기억 행 디코더(112)로 행을 선택하기 위한 제어신호를 출력함과 동시에 상술한 뱅크를 선택하는 제어신호를 출력한다. 나아가, 센스앰프부(138)의 동작을 제어하는 제어신호를 출력한다.

센스앰프부 제어신호(138)는 주기억부 제어회로(136)로부터 출력되는 제어신호에 기초하여 주기억 센스앰프회로(114)를 제어한다.

데이터전송버스제어회로(140)는, 주기억부(101) 내에 형성된 주기억 센스앰프회로(114)와 부기억부 메모리셀(120)의 사이를 접속하는 데이터전송버스선(150)상에 형성된 데이터전송선 프리차지회로(152)의 동작을 제어한다. 데이터전송버스선 프리차지회로(152)에는 데이터전송버스선 프리차지전원회로(154)에서 전원이 공급되어 있다.

부기억부 제어회로(142)는 코멘드 디코더회로(132)로부터 출력되는 제어신호를 인입하고, 부기억 메모리셀(120)의 행 선택신호를 발생시켜 부기억 메모리셀 (120)의 동작을 제어함과 동시에, 외부와의 데이터를 송수신하기 위하여 형성된 입출력 버퍼(160)의 사이에서 이루어지는 데이터 송수신제어를 행한다.

또한, 본 실시예에서는, 주기억부(101)에는 예를들어 DRAM 을 사용하고, 부기억부(102)에는 예를들어 SRAM 을 사용한 경우에 대하여 설명하기로 하는데, 본 발명은 이에 제한되는 것은 아니다. 주기억부에는 DRAM 이외에 SRAM, 마스크 ROM, PROM, EPROM, EEPROM, 프레쉬 EEPROM, 및 강유전체 메모리 등 다른 메모리를 사용할 수도 있다. 주기억부를 구성하는 메모리는, 그 종류 또는 특유의 기능을 유효하게 사용하는 경우에 대해서는 범용 DRAM, EDODRAM, 싱크로나이즈 DRAM, 싱크로나이즈 GRAM, 버스트 EDODRAM, DDR 싱크로나이즈 DRAM, DDR 싱크로나이즈 GRAM, SLDRAM, 및 램버스 DRAM 등을 적절히 사용한다. 또한, 부기억부에는 주기억부에 사용되는 메모리보다도 고속 액세스가 가능한 랜덤 액세스 메모리이면 다른 메모리를 사용할 수도 있다. 주기억부를 프레쉬 EEPROM 으로 구성되는 경우에는 부기억부의 메모리 용량은 프레쉬 EEPROM 의 하나인 소거 셀렉터 단위의 용량의 1/2 이상으로 구성되는 것이 바람직하다.

(3) 모델 도면

다음, 주기억 메모리셀(110)과 부기억 메모리셀(1200)의 사이에서 이루어지는 데이터전송에 대하여 설명한다.

도 2 는, 도 1 중의 주기억 메모리셀(110)과 부기억 메모리셀(120)과의 제 1 실시예에 의한 접속관계를 간략화하여 나타낸 도면이다. 또한, 도 2 는 본 실시예의 이해를 돕기 위한 도면으로서, 주기억부(101)의 센스앰프회로와 부기억부 (102)의 메모리셀의 열을 일대일로 대응시켜 기재되어 있는데, 본 발명은 도 2 에 나타낸 구성에 한정되는 것이 아니고, 예를들어 주기억부(101)의 인접하는 2 대의 센스앰프회로에 대하여 하나의 부기억부 메모리셀의 열이 대응하고 있는 구성(복수의 세그멘트)일 수도 있다.

도 2 에 있어서, 110 은 주기억 메모리셀이고, 디지트선 쌍(170)과 주기억 행 디코더에 접속된 워드선(172)이 복수로 교차하여 배치되어 있고, 그 교차점에는 메모리셀(173)이 형성되어 있다. 디지트선 쌍(170)은 주기억 센스앰프회로(114) 내의 센스앰프회로(174)에 접속되어 있다. 센스앰프회로(174)는 주기억 메모리셀(110) 내의 디지트선 쌍(170)의 수만큼 형성되어 있다. 도 1 에 나타낸 바와 같이, 주기억 센스앰프회로(114)와 부기억 메모리셀(120)은 데이터전송버스선(150)에 의하여 접속되어 있는데, 이 데이터전송버스선(150)은 센스앰프회로(174)에 대응하여 형성된 데이터전송버스선 쌍(176)이 센스앰프회로(174)의 수만큼 형성되어 있다.

데이터전송버스선 프리차지회로(152) 내에는 각 데이터 버스선 쌍(176)에 대응하여 프리차지회로(152)가 형성되어 있다. 이 프리차지회로(178)도 데이터전송버스선 쌍(176)의 수만큼 형성되어 있다.

부기억 메모리셀(120)은 도 2 에 나타낸 바와 같이, 복수의 부기억 메모리셀 행(180)으로 이루어지고, 각각의 부기억 메모리셀 행(180)에는 데이터전송버스선 쌍(176)에 대응하여 메모리셀(182)이 형성되어 있다.

또한, 상술한 바와 같이, 도 2 는 오직 본 실시예의 이해를 돕기 위해 간략화하여 기재한 도면이라는 것을 유의해야 한다.

다음, 도 1 또는 도 2 에 나타낸 데이터전송버스선 프리차지전원회로(154), 데이터전송버스선 프리차지회로(152), 주기억 센스앰프회로(114), 및 부기억 메모리셀 행(180)의 내부구성에 대하여 상세히 설명한다.

[데이터전송버스선 프리차지회로(152)]

다음, 데이터전송버스선 프리차지회로(152)의 내부구성에 대하여 설명한다.

도 3 은, 데이터전송버스선 프리차지회로(152)의 내부구성을 나타내는 도면으로서, 도 1 또는 도 2 에 나타낸 부재와 동일한 부재에 대해서는 동일한 부호를 붙인다.

도 3 에 나타낸 바와 같이, 데이터전송버스선 프리차지회로(152)는 데이터전송버스선 쌍(176)의 수만큼 프리차지회로(178)가 형성되어 있다. 프리차지회로 (178)는 N 채널형 MOS 트랜지스터(이하, NMOS 트랜지스터라고 함)(200a)의 데이터전송버스선 쌍(176)의 일방에 접속하고, NMOS 트랜지스터(200a)와 NMOS 트랜지스터 (200b)를 접속하고, 그리고 NMOS 트랜지스터(200c)를 데이터전송버스선 쌍(176) 사이에 접속하고, NMOS 트랜지스터(200a, 200b, 200c)의 게이트를 서로 접속한 구성으로 되어 있다.

또한, NMOS 트랜지스터(200a, 200b, 200c)와의 접속점에는, 데이터전송버스선 프리차지전원회로(154)에 접속된 데이터전송버스선 프리차지선(192)이 접속되어 있다. 또한, NMOS 트랜지스터(200a, 200b, 200c)의 게이트의 접속점에는 데이터전송버스선 제어회로(140)에 접속된 데이터전송버스 제어신호선(190)이 접속되어 있다.

[데이터전송버스선 프리차지전원회로(154)]

다음, 데이터전송버스선 프리차지전원회로(154)의 내부 구성에 대하여 설명한다.

도 4 는 데이터전송버스선 프리차지전원회로(154)의 내부 구성을 나타내는 도면이다.

도 4 에 나타낸 바와 같이, 데이터전송버스선 프리차지전원회로(154)는 OP앰프(196)와 P 채널형 MOS 트랜지스터(이하 PMOS 트랜지스터라고 함)(198)로 이루어진다.

OP앰프(196)의 음의 입력단자에는, 데이터전송버스선 프리차지선(192)의 전압을 규정하는 기준전압이 되는 데이터전송버스선 레벨 기준전위가 입력되고, OP앰프(196)의 출력단자에는 PMOS 트랜지스터(198)의 게이트가 접속되어 있다. 또한, PMOS 트랜지스터(198)에는 외부전원선이 접속되고, 나머지의 단자는 OP앰프 (196)의 양의 입력단자에 접속됨과 동시에 데이터전송버스선 프리차지선 (192)이 접속되어 있다.

[주기억 센스앰프회로(114)]

도 5 는, 주기억 센스앰프회로(114)의 구성 등을 나타내는 도면으로서, 도 1 또는 도 2 에 나타낸 부재와 동일한 부재에 대해서는 동일한 도면부호를 붙인다.

도 5 에 나타낸 바와 같이, 각 디지트선 쌍(170)에는 디지트선 밸런스 프리차지회로(200)가 형성되어 있다. 이들 디지트선 밸런스 프리차지회로(200)와 센스앰프부 제어회로(138)와는 디지트선 밸런스 프리차지신호선(202)에 의하여 접속되어 있다.

또한, 각 센스앰프회로(174)는 플립플롭회로가 형성되어 있다. 이 플립플롭회로는 PMOS 트랜지스터(210, 212) 및 NMOS 트랜지스터(214, 216)로 구성된다.

또한, 디지트선 쌍(170)과 데이터전송버스선 쌍(176)을 접속하는 접속회로는, NMOS 트랜지스터(218, 220)에 의하여 구성된다. 디지트선 쌍(170)의 각각에 형성된 NMOS 트랜지스터(222, 224)는 센스앰프회로(174)를 디지트선 쌍에서 분리시키기 위하여 형성된 스위치용 트랜지스터이다.

센스앰프부 제어회로(138)에는, 상기 디지트선 밸런스 프리차지신호선(202)이 접속되어 있는 외에, 디지트선 트랜지스터 스위칭신호선(206), 센스앰프부 전송신호선(204), 센스앰프컨트롤선(208), 및 센스앰프컨트롤선(210)이 접속되어 있다.

상기 디지트선 밸런스 프리차지신호선(202)은, 디지트선 밸런스 프리차지회로(200)에 있어서의 프리차지레벨을 제어하는 제어신호 센스앰프부 제어회로(138)에서 디지트선 밸런스 프리차지회로(200)로 전달하는 것으로, 디지트선 트랜스퍼 스위칭신호선(206)은, 센스앰프회로(174)를 디지트선 쌍에서 분리하거나 접속하는 것을 제어하는 제어신호를 NMOS 트랜지스터(222, 224)로 전달하기 위한 것이다.

또한, 센스앰프부 전송스위칭신호선(204)은, 센스앰프회로(174)로 인입되고, 센스앰프 내접점 쌍(217)에 의하여 센스앰프된 신호를 데이터전송버스선 쌍(176)으로의 출력 여부, 또는 데이터전송버스선 쌍(176)을 통하여 전송되는 신호를 앰프회로(174) 내부로 인입되는가의 여부를 제어하는 제어신호를 전달하는 것이다.

본 실시예에 있어서의 반도체집적회로장치는, 데이터전송에 관련하여, 한 번의 데이터전송으로 1024 비트의 단위로 이루어진다. 이 경우, 소비전력의 저감을 도모하기 위하여, 신호의 레벨을 억제하고, 주기억부(101)에 공급되는 전원전압의 10 % 이하 정도로 하고 있다.

이렇게 신호 레벨이 낮으므로, 예를들어 도 2 에 나타낸 센스앰프회로(174)에 신호가 인입될 때, 데이터 버스 전송버스선의 초기전위를 주기억부(101)의 전원전압으로 하면, 센스앰프부 제어회로(138)에서 센스앰프부 전송스위칭신호선(204)을 통하여 NMOS 트랜지스터(218, 220)에 의하여 구성되는 접속회로로 공급되는 센스앰프부 전송스위칭신호의 레벨은 보다 높은 전압으로 설정될 필요가 있다. 따라서, 승압레벨을 완화하기 위하여, 데이터전송버스선 쌍(176)의 비전송시의 프리차지레벨을 주기억부의 전원전압 이하의 중간전위로 하고 있다. 중간전위로는, 예를들어 주기억부의 전원전압의 절반값이 사용된다.

또한, 중간전위는 도 4 에 나타낸 데이터전송버스선 프리차지전원회로(154)로 데이터전송버스선 레벨 기준전위를 부여함으로써 생성되어 있고, 독립된 전원에서 상술한 중간전위가 생성되므로, 다른 회로소자의 동작에 의한 전위전압의 변동잡음이 데이터전송버스선 쌍(176)에 영향을 주지 않도록 하고 있다.

또한, 센스앰프컨트롤선(208)은, PMOS 트랜지스터(210, 212)로 이루어지는 플립플롭의 증폭율을 제어하는 제어신호를 전달하는 것으로서, 센스앰프컨트롤선 (210)은, NMOS 트랜지스터(214, 216)로 이루어지는 플립플롭의 증폭율을 제어하는 제어신호를 전달하는 것이다.

다음, 센스앰프부 제어회로(138)의 내부구성의 일부에 대하여 설명한다.

도 6 은, 센스앰프부 제어회로(138) 내에 형성된 센스앰프부 전송스위칭신호 생성회로(230)의 구성을 나타내는 도면이다. 이 센스앰프부 전송스위칭신호 생성회로(230)는, 센스앰프회로(174)로 인입되고 센스앰프 내접점 쌍(217)에 의하여 센스앰프된 신호를 데이터전송버스선 쌍(176)으로 출력하는지의 여부, 또는 데이터전송버스선 쌍(176)을 통하여 전송되는 신호를 센스앰프회로(174) 내부로 인입시키는지를 제어하는 제어신호를 생성함과 동시에, 센스앰프회로(174)로 공급하는 전원을 제어하는 것이다.

데이터전송버스선 쌍(176)의 초기전위를 상술한 중간전위로서도, 센스앰프회로(174) 내에 신호를 인입하는 경우, 도 5 에 나타낸 센스앰프부 제어회로(138)에서 센스앰프부 전송스위칭신호선(204)을 통하여 NMOS 트랜지스터(218, 220)에 의하여 구성된 접속회로에 공급되는 센스앰프부 전송스위칭신호는 주기억부(101)의 전원전압에 대하여 승압된 주기억부 승압전원을 인가할 필요가 있다.

한편, 센스앰프회로(174)에서 메모리셀(182)로 데이터를 전송하는 경우, 센스앰프부 전송스위칭신호로서 주기억부 승압전원을 인가하면, 데이터전송버스선 쌍(176) 쪽이 센스앰프회로(174) 내의 하이측 접지레벨로 설정되어 있으므로 데이터전송버스선 쌍(176)의 레벨로 이끌려 센스앰프회로(174) 내의 하이측접점 레벨이 저하되고, 센스앰프회로(274)에서 데이터전송버스선 쌍(176)에 대한 데이터전송 능력이 저하된다.

도 6 에 나타낸 센스앰프부 전송스위칭신호 생성회로(230)는, 상기 문제점을 해소하기 위하여 센스앰프회로(174) 내에 신호를 인입하는 경우와, 센스앰프회로(274)에서 메모리셀(182)로 데이터를 전송하는 경우에서, 센스앰프부 제어회로(138)에서 센스앰프부 전송스위칭신호선(204)을 통하여 NMOS 트랜지스터 (218, 220)에 의하여 구성되는 접속회로에 공급되는 센스앰프부 전송스위칭신호를 주기억부(101)의 전원으로서 사용되는 주기억부 전원으로 하거나 또는 주기억부 승압전원으로 하는지의 여부를 제어하는 회로이다.

도 6 을 참조하면, 센스앰프부 전송스위칭신호 생성회로(230)에는 센스앰프부 전송컨트롤신호와 센스앰프부 전송타이밍신호가 공급되어 있다. 센스앰프부 전송컨트롤신호는 주로 센스앰프부 전송스위칭신호를 주기억부 전원으로 하거나 주기억부 승압전원으로 하는지를 제어하는 신호이고, 센스앰프부 전송타이밍신호는 전송타이밍을 제어하는 신호이다. 이들 신호는 센스앰프부 제어회로(138) 내에서 생성되는 것이다.

센스앰프부 전송컨트롤신호에 의하여 플립플롭(232)의 출력 또는 플립플롭(232)의 출력을 하이레벨로 한다. 플립플롭(232)의 출력에는 주기억부 승압전원이 공급되어 있은 PMOS 트랜지스터(236)가 접속되고, 플립플롭(232)의 출력에는 주기억부 전원이 공급되어 있은 NMOS 트랜지스터(238)가 접속되어 있고, PMOS 트랜지스터(236)와 NMOS 트랜지스터(238)의 출력은 센스앰프부 전송스위칭신호선(204)에 접속되어 있다.

또한, 센스앰프부 전송타이밍신호는, 인버터 및 버퍼회로를 통하여 NMOS 트랜지스터(240)의 베이스에 공급된다. 이 NMOS 트랜지스터(240)는 센스앰프부 전송스위칭신호선(204)으로 접속되어 있음과 동시에 접지되어 있다. 즉, NMOS 트랜지스터(240)는 센스앰프부 전송스위치 타이밍신호에 기초하여, 센스앰프부 전송스위칭신호선(204)을 활성시키거나 비활성으로 한다. 센스앰프부 전송스위칭신호선(204)이 비활성인 경우에는 NMOS 트랜지스터(218, 220)에 의하여 구성되는 접속회로는 개방상태가 되므로 데이터전송은 이루어지지 않는다.

[부기억 메모리셀 행(180)]

도 7 은, 부기억 메모리셀 행(180)의 내부 구성 등을 나타내는 도면으로서, 도 1 또는 도 2 에 나타낸 부재와 동일한 부재에는 동일한 부호를 붙인다.

도 7 에 나타낸 바와 같이, 부기억 메모리셀 행(180)은 복수의 메모리셀(182)을 가진다. 각각의 메모리셀(182)은 플립플롭회로가 형성되어 있다. 이 플립플롭회로는 PMOS 트랜지스터(256, 258)로 구성된다.

또한, 데이터전송버스선 쌍(176)으로부터의 신호의 인입 및 데이터전송버스선 쌍(176)으로 신호를 송출하는 접속회로는, NMOS 트랜지스터(264a, 264b)에 의하여 구성된다. 또한, 플립플롭회로 및 접속회로와 병렬로 리드라이트용 스위칭회로(266)가 접속되어 있다. 이 리드라이트용 스위칭회로(266)는 플립플롭회로에 유지된 데이터를 입출력선 쌍(270)으로 출력되거나, 데이터입출력 쌍(270) 상에 나타난 데이터를 플립플롭회로에 인입하기 위한 회로이다. 이 리드라이트용 스위칭회로(266)에는 부기억 열 선택선(274)과 리드라이트용 부기억 행 선택선(272)이 접속되고, 이들 선을 통하여 입력되는 제어신호에 기초하여 상기 데이터입출력을 제어한다.

메모리셀(182) 각각은 데이터전송용 부기억선(250), 부기억 메모리셀 행 컨트롤선(252), 및 부기억 메모리셀 행 컨트롤선(254)에 의하여 부기억부 제어회로(142)와 접속되어 있다.

데이터전송용 부기억 행 선택선(250)은, 플립플롭회로에 유지된 신호를 데이터전송버스선 쌍(176)으로 출력되는지의 여부, 또는 데이터전송버스선 쌍(176)을 통하여 전송되어 ON 신호를 플립플롭회로 내부로 인입하는지의 여부를 제어하는 제어신호를 전달하는 것이다.

부기억 메모리셀 행 컨트롤선(252)은 플립플롭회로에 있어서, 기억내용의 유지 및 소거 등을 제어하는 제어신호를 부기억부 제어회로(142)에서, PMOS 트랜지스터(265, 258)로 이루어지는 플립플롭으로 전달하는 것이다. 또한, 부기억 메모리셀 컨트롤선(254)은 플립플롭회로에 있어서 기억내용의 유지 및 소거 등을 제어하는 제어신호를 부기억부 제어회로(142)에서, NMOS 트랜지스터(260, 262)로 이루어지는 플립플롭으로 전달되는 것이다.

다음, 부기억부 제어회로(142) 내의 내부구성의 일부에 대하여 설명한다.

도 8 은, 부기억부 제어회로(142) 내에 형성된 데이터전송용 기억 행 선택선 생성회로(280)의 구성을 나타내는 도면이다. 데이터전송용 부기억 행 선택선(280)은 PMOS 트랜지스터(265, 258) 및 NMOS 트랜지스터(260, 262)로 이루어지는 플립플롭회로에 유지된 신호를 데이터전송버스선 쌍(176)으로 출력하는지의 여부, 또는 데이터전송버스선 쌍(176)을 통하여 전송되어 ON 신호를 메모리셀(182) 내에 인입하는지의 여부를 제어함과 동시에 메모리셀(182)로 공급하는 전원을 제어하는 것이다.

부기억부(102)는 통상적으로 주기억부(101)보다도 고속으로 동작시킬 필요가 있으므로 주기억부(101)에 공급되는 전원전압, 즉 주기억부 전원전압보다도 높은 전압을 공급하고 있기 때문에, 부기억부 메모리셀(120)에서 주기억부(101)의 센스앰프회로(174)로 데이터를 전송하는 경우, 데이터전송용 부기억 행 선택선(250)D 주기억부 전원의 레벨보다 높은 전압으로 충전될 우려가 있다.

도 8 에 나타낸 데이터전송용 부기억 행 선택선 생성회로(280)는, 상술한 문제점을 해소하기 위하여 부기억 메모리셀(120)로부터 주기억부(101)의 센스앰프회로(174)로 데이터를 전송하는 경우와, 주기억부(101)의 센스앰프회로(174)에서 부기억 메모리셀(120)에 데이터를 인입하는 경우로서, 부기억부 제어회로(142)에서 데이터전송용 부기억 행 선택선(250)을 통하여 NMOS 트랜지스터(264a, 264b)에 의하여 구성되는 접속회로로 공급되는 데이터전송용 부기억 행 선택신호를 주기억부(101)의 전원으로서 사용되는 주기억부 전원으로 하는지 또는 주기억부 승압전원으로 하는지를 제어하는 회로이다.

도 8 을 참조하면, 데이터전송용 부기억 행 선택선 생성회로(280)에는 부기억부 전송컨트롤신호, 부기억 행 어드레스신호, 및 부기억부 전송타이밍신호가 공급되어 있다. 부기억부 전송컨트롤신호는 주로 데이터전송용 부기억 행 선택신호를 주기억부 전원으로 하거나 또는 주기억부 승압전원으로 하는 것을 제어하는 신호로서, 부기억 행 어드레스신호 및 부기억부 전송타이밍신호는 전송타이밍을 제어하는 신호이다. 이들 신호는 부기억부 제어회로(142) 내에서 생성되는 것이다.

부기억부 전송컨트롤신호에 의하여 플립플롭(282)의 출력 또는 플립플롭 (284)의 출력을 하이레벨로 한다. 플립플롭(282)의 출력에는 주기억부 승압전원이 공급되어 있은 PMOS 트랜지스터(286)가 접속되고, 플립플롭(284)의 출력에는 주기억부 전원이 공급되어 있은 NMOS 트랜지스터(288)가 접속되어 있고, PMOS 트랜지스터(286)와 NMOS 트랜지스터(288)의 출력은 데이터전송용 부기억 행 선택선 (250)에 접속되어 있다.

또한, 부기억 행 어드레스신호와 부기억부 전송타이밍신호의 NAND 연산을 한 신호는 버퍼회로를 통하여 NMOS 트랜지스터(290)의 베이스에 공급된다. 이 NMOS 트랜지스터(290)는 데이터전송용 부기억 행 선택선(250)에 접속되어 있음과 동시에 접지되어 있다. 즉, NMOS 트랜지스터(290)는 상기 NAND 연산이 이루어진 신호에 기초하여 데이터전송용 부기억 행 선택선(250)을 활성으로 하거나 비활성으로 한다. 데이터전송용 부기억 행 선택선(250)이 비활성인 경우에는 NMOS 트랜지스터(264a, 264b)에 의하여 구성되는 접속회로는 개방상태가 되므로 데이터전송은 이루어지지 않는다.

(4) 동작

다음, 상기 구성에 있어서의 본 발명의 제 1 실시예에 의한 반도체집적회로장치의 동작에 대하여 설명한다.

[주기억부(101)로부터 부기억부(102)로의 데이터전송]

도 9 는, 본 발명의 제 1 실시예에 의한 반도체집적회로장치에 있어서의 주기억부(101)로부터 부기억부(102)로 데이터를 전송할 때의 동작을 나타내는 타이밍도이다.

또한, 도 9 중에서는, 주기억부 전원의 레벨을 V1, 주기억부 승압전원의 레벨을 V1', 중간전위의 레벨을 1/2 V1, 데이터전송버스선의 프리차지레벨을 VP, 부기억부 전원레벨을 V2, 및 접지레벨을 0 으로 하여 각각 나타내고 있다.

도 9 에서는, 도 1 ~ 도 7 에 나타낸 각 신호선상에 전달되는 신호를 도시하고 있다.

먼저, 엑티브코멘드(ACT)가 코멘드 디코더(132)에 입력되면, 센스앰프부 제어회로(138)가 디지트선 밸런스 프리차지신호선(202)을 로우레벨로 한다. 이 신호선이 로우레벨로 되면, 디지트선 밸런스 프리차지회로(200)는 비동작상태가 된다. 다음, 주기억 행 디코더(112)에 의하여 주기억부(101) 내에 형성된 주기억 메모리셀(110)의 어느 한 행이 활성화되고, 도 9 에 나타낸 바와 같이 워드선(172)이 주기억부 승압전원의 레벨(V1')로 설정된다.

워드선(172)이 하드 레벨이 되면 메모리셀(173)에 기억된 신호가 디지트선을 통하여 디지트선 밸런스 프리차지회로(200)에 입력된다. 그리고, 센스앰프부 제어회로(138)는 센스앰프컨트롤선(208)의 레벨을 주기억부 전원레벨(V1)로 설정함과 동시에, 센스앰프컨트롤선(210)의 레벨을 접지레벨(0)로 설정한다.

센스앰프컨트롤선(208)의 레벨이 주기억부 전원레벨(V1)로 설정되고, 또한 센스앰프컨트롤선(210)의 레벨이 접지레벨(0)로 설정되면, 센스앰프 내접점 상(217) 사이의 전위차는 증대되고, 디지트선 쌍(170)간의 전위차도 서서히 증대된다.

이 상태로부터 전송코멘드(PFC)가 입력되면, 센스앰프부 제어회로(138)가 센스앰프부 전송스위칭신호(204)의 전압레벨을 주기억부 전원레벨(V1)로 설정하고, NMOS 트랜지스터(218, 220)가 ON 상태로 되고, 센스앰프 내접점 쌍(217)에 유지되어 있던 신호가 데이터전송버스선 쌍(176)으로 출력된다. 여기에서, 주목할 만한 것은, 센스앰프부 전송스위칭신호선(204)의 전압레벨이 주기억 전원레벨(V1)로 설정되어 있다는 것이다.

이것은, 상술한 바와 같이 센스앰프회로(174)에서 데이터전송버스선 쌍(176)으로 데이터를 전송하는 경우에 센스앰프부 전송스위칭신호로서 주기억부 승압전원을 인가하면 데이터전송버스선 쌍(176)쪽이 센스앰프회로(174) 내의 하이측 접점레벨보다 낮게 설정되어 있으므로 데이터전송버스선 쌍(176)의 레벨로 이끌려 센스앰프회로(174) 내의 하이측 접점레벨이 저하되고, 센스앰프회로(274)에서 데이터전송버스선 쌍(176)으로의 데이터전송능력이 저하되는 것을 방지할 수 있다.

센스앰프 제어회로(138)가 센스앰프부 전송스위칭신호선(204)의 전압레벨을 주기억 전원레벨(V1)로 설정함과 동시에, 데이터전송버스선 제어회로(140)는 데이터전송버스선 제어신호선(190)의 레벨을 로우레벨로 하여 데이터전송버스선 프리차지회로(152)를 비동작상태로 한다.

센스앰프회로(174)에서 데이터전송버스선 쌍(176)으로 출력된 신호는 부기억 메모리셀(182)에 입력된다.

또한, 상기 센스앰프 제어회로(138)가 센스엠프부 전송스위칭신호선(204)의 전압레벨을 주기억 전원레벨(V1)로 설정한 후에 근소하게 지연시켜 부기억부 제어회로(142)는 부기억 메모리셀 행 컨트롤선(252)을 접지레벨(0)로 하여 PMOS 트랜지스터(256, 258)로 이루어지는 플립플롭을 비동작상태로 함과 동시에, 부기억 메모리셀 행 컨트롤(254)을 부기억부 전원레벨(V2)로서 NMOS 트랜지스터(260, 262)로 이루어지는 플립플롭을 비동작상태로 한다.

부기억부 제어회로(142)가 부기억 메모리셀 행 컨트롤선(252)을 접지레벨(O)로 하고, 또한 부기억 메모리셀 행 컨트롤선(254)을 부기억부 전원레벨(V2)로 한 후 근소하게 지연시켜 데이터전송용 부기억 행 선택선을 주기억부 승압전원의 레벨(V1')로 설정하여 NMOS 트랜지스터(264a, 264b)로 이루어지는 접속회로를 개방상태로 하고, 데이터전송버스선 쌍(176)위의 신호를 메모리셀(182) 내에 인입한다. 여기에서, 주기억부(101)로부터 전송된 데이터를 인입할 때, 데이터전송용 부기억 행 선택선을 주기억부 승압전원의 레벨(V1')로 하는 것은 데이터전송버스선의 레벨에 대하여 데이터를 메모리셀(182) 내에 인입하기 위한 NMOS 트랜지스터(264a, 264b)의 게이트전극에 대하여 적절한 승압레벨을 얻기 위해서이다.

또한, 데이터를 인입하는 경우, 데이터전송버스선(176)은 주기억부(101)의 전원전압 이하의 미소한 차이의 전위 때문에, 메모리셀(182) 내의 트랜지스터(256, 258, 260, 262)가 완전히 OFF 상태로 하여 인입되고, 그 후 증폭할 필요가 있다.

본 실시예에서는, 메모리셀(182) 내에 형성된 트랜지스터(256, 258, 260, 262)의 소스전압을 제어하는 부기억 메모리셀 행 컨트롤선(252, 254)의 전위를 도 9 에 나타낸 바와 같이, 각각 접지전위(0) 및 부기억부 전원레벨(V2)로 함으로써 비도통상태로 한 후에 데이터전송버스선 쌍(176)위의 신호를 인입하도록 하고 있다. 메모리셀(182) 내에 인입된 데이터는 부기억 행 컨트롤신호선(252, 254)의 레벨을 각각 부기억부 전원레벨(V2), 접지레벨(0)로 함으로써 유지된다.

이상의 동작에 의하여 전송동작이 종료된다. 전송종료 후 데이터전송버스선 제어신호선(190)의 레벨은 주기억부 승압전원의 레벨(V1')이 되고 데이터전송버스선이 프리차지된다. 이어서 프리차지코멘드(PRE)가 입력되면 워드선(172)이 로우레벨로 설정되고, 센스앰프컨트롤선(208, 210)이 중간전위(1/2 V1)로 설정되고, 디지트선 밸런스 프리차지신호선(202)이 하이레벨로 된다. 또한, 여기에서 주목해야 할 것은, 전송동작이 종료되고 비전송상태가 되면 데이터전송버스선 쌍(176)은 주기억부의 전원전압 이하의 중간전위로 프리차지되는 점에서, 이렇게 근소하게 설정함으로써 데이터전송용 부기억 행 선택선의 승압레벨을 완화시킬 수 있다.

[부기억부(102)로부터 주기억부(101)로의 데이터전송]

도 10 은, 본 발명의 제 1 실시예에 의한 반도체집적회로장치에 있어서의 부기억부(102)로부터 주기억부(101)로 데이터를 전송할 때의 동작을 나타내는 타이밍도이다.

또한, 도 10 중에서는, 도 9 와 동일하게 주기억부 전원의 레벨을 V1, 주기억부 승압전원의 레벨을 V1', 중간전위의 레벨을 1/2 V1, 데이터전송버스선의 프리차지레벨을 VP, 부기억부 전원레벨을 V2, 및 접지레벨을 0 으로 하여 각각 나타내고 있다.

도 10 에서는, 도 1 ~ 도 7 에 나타낸 각 신호선상에 전달되는 신호를 도시하고 있다.

먼저, RST, ACT 의 연속코멘드에 의한 전송명령이 코멘드 디코더(132)에 입력되면, 데이터전송버스선 제어회로(140)가 데이터 버스선 제어신호선(190)의 레벨을 주기억부 승압전원의 레벨(V1')에서 로우레벨로 설정하고, 프리차지회로(178)를 비동작상태로 한다. 이어서, 부기억부 제어회로(142)가 데이터전송용 부기억 행 선택선(250)을 주기억 전원레벨(V1)로 한다.

여기에서, 부기억부 제어회로(142)가 데이터전송용 부기억 행 선택선(250)을 주기억 전원레벨(V1)로 하는 것은, 부기억부(102)에 공급된 전원전압이 고속동작의 요구에서, 주기억부(101)의 전원전압보다도 높은 전압이므로 부기억 메모리셀(120)에서 주기억부(101)의 센스앰프회로(174)에 데이터를 전송하는 경우, 데이터전송용 부기억 행 선택선(250)상에 주기억부 승압전원의 레벨을 부여하면 데이터전송버스선 쌍(176)의 전압레벨이 주기억부 전원의 레벨보다 높은 전압으로 충전될 염려가 있는 것을 방지하기 위해서이다.

데이터전송용 부기억 행 선택선(250)이 주기억 전원레벨(V1)로 설정되면, 접속회로를 구성하는 NMOS 트랜지스터(264a, 264b)가 ON 상태로 되고, PMOS 트랜지스터(256, 258) 및 NMOS 트랜지스터(260, 262)로 이루어지는 플립플롭회로에 기억되어 있는 신호가 데이터전송버스선 쌍(176)으로 출력된다.

이어서, 센스앰프부 제어회로(138)가 디지트선 밸런스 프리차지신호선(202)을 로우레벨로 하고, 디지트선 밸런스 프리차지회로(200)를 비동작상태로 한다. 또한, 센스앰프부 제어회로(138)는 센스앰프컨트롤선(208)의 레벨을 중간전위(1/2 V1)에서 접지레벨(O)로 설정됨과 동시에, 센스앰프컨트롤선(210)의 레벨을 중간전위(1/2 V1)에서 주기억부 전위레벨(V1)로 설정한다.

센스앰프컨트롤선(208)의 레벨이 접지레벨(O)로 설정되고, 또한 센스앰프컨트롤선(210)의 레벨이 주기억부 전원레벨(V1)로 설정되면, 주기억 디코더(112)는 워드선(172)의 레벨을 주기억부 승압전원 레벨(V1')로 설정된다. 그리고, 센스앰프부 제어회로선(138)은 센스앰프부 전송스위칭신호선(204)의 레벨을 주기억부 승압전원 레벨(V1')로 설정하여 NMOS 트랜지스터(218, 220)로 이루어지는 접속회로를 개방상태로 하여 데이터전송버스선 쌍(176)에서 데이터를 센스앰프회로(174)로 인입한다.

여기에서, 센스앰프부 전송스위칭신호선(204)의 레벨을 주기억부 승압전원레벨(V1')로 하는 것은 데이터전송선의 레벨에 대하여 데이터를 센스앰프회로(174) 내에 인입하기 위한 NMOS 트랜지스터(218, 210)의 게이트전극에 대하여 적절한 승압레벨을 부여할 필요가 있기 때문이다.

또한, 본 실시예에서는 센스앰프회로(174) 내에 형성된 트랜지스터(210, 212, 214, 216)의 소스전압을 제어하는 센스앰프컨트롤선(208, 210)의 전위를 제어하여 이것들을 비도통상태로 한 후 데이터전송버스선 쌍(176)위의 신호를 인입하도록 하고 있다.

센스앰프회로(174)가 데이터를 인입하면 부기억부 제어회로(142)는 데이터전송용 부기억 행 선택선(250)의 레벨을 로우레벨로 하여, 데이터전송버스선 쌍(176)과 메모리셀(182)의 플립플롭회로를 전기적으로 분리한다.

그 후, 센스앰프부 제어회로(138)는 센스앰프컨트롤선(208)의 레벨을 주기억 전원레벨(V1')로 설정하고, 센스앰프컨트롤선(210)의 레벨을 로우레벨로 설정한다. 그리고, 센스앰프부 제어회로(138)가 센스앰프부 전송스위칭신호선(204)의 레벨을 로우레벨로 하여 센스앰프회로(174)를 데이터전송버스선 쌍(176)에서 전기적으로 분리한다. 계속하여, 데이터전송버스 제어회로(140)가 데이터전송버스선(190)의 레벨을 주기억 승압전원레벨(V1')로 설정한다. 이상의 동작에 의하여 전송동작이 종료된다.

이 상태에서, 센스앰프회로(174)에 인입된 신호는 PMOS 트랜지스터(210, 212)로 이루어지는 플립플롭 및 NMOS 트랜지스터(214, 216)로 이루어지는 플립플롭에 의하여 증폭되고, 도 10 에 나타낸 바와 같이 센스앰프 내접점 쌍(217) 사이의 전위차는 증대되고, 디지트선 쌍(170) 사이의 전위차도 서서히 증대된다.

디지트선 쌍(170)의 디지트은 주기억 메모리셀(110)에 인입된다. 계속하여, 프리차지코멘드(PRE)가 입력되면 주기억 행 디코더(112)가 워드선(172)을 로우레벨로 함과 동시에, 센스앰프부 제어회로(138)가 센스앰프컨트롤선(208)의 레벨 및 센스앰프컨트롤선(210)의 레벨을 중간전위 중간전위 레벨(1/2 V1)로 설정한다.

센스앰프부 제어회로(138)는 디지트선 밸런스 프리차지신호선(102)을 하이레벨로 하여 디지트선 밸런스 프리차지회로(200)를 동작상태로 하면 전송동작이 완료된다.

[주기억부(101)로부터 부기억부(102)로의 데이터전송의 고속화]

도 9 을 참조하면서 설명한 주기억부(101)로부터 부기억부(102)로 전송하는 데이터전송에서는, 디지트선 증폭동작 기간과 데이터전송동작 기간이 중복되어 있으므로 데이터전송이 지체되기 쉽다. 다음, 주기억부(101)로부터 부기억부(102)로의 데이터전송을 고속화하기 위한 본 발명의 제 1 실시예에 의한 반도체집적회로장치의 동작에 대하여 설명한다.

도 11 은, 본 발명의 제 1 실시예에 의한 반도체집적회로장치에 있어서 주기억부(101)로부터 부기억부(102)로 데이터를 고속으로 전송하기 위한 경우의 동작을 나타내는 타이밍도이다.

또한, 도 11 중에서는 주기억부 전원의 레벨을 V1, 주기억부 승압전원의 레벨을 V1', 중간전위의 레벨을 1/2 V1, 데이터전송버스선의 프리차지레벨을 VP, 부기억부 전원레벨을 V2, 및 접지레벨을 0 으로 하여 각각 나타내고 있다.

도 11 에서는, 도 1 ~ 도 7 에 나타낸 각 신호선상에 전달되는 신호를 도시하고 있다.

먼저, 엑티브코멘드(ACT)가 코멘드 디코더(132)에 입력되면, 센스앰프부 제어회로(138)가 디지트선 밸런스 프리차지신호선(202)을 로우레벨로 한다. 이 신호선이 로우레벨로 되면, 디지트선 밸런스 프리차지회로(200)가 비동작상태가 된다. 다음, 주기억 행 디코더(112)에 의하여 주기억부(101) 내에 형성된 주기억 메모리셀(110)의 어느 한 행이 활성화되고, 도 9 에 나타낸 바와 같이 워드선(172)이 주기억부 승압전원의 레벨(V1')로 설정된다.

워드선(172)이 하이레벨로 되면 메모리셀(173)에 기억된 신호가 디지트선에 판독된다. 그리고, 센스앰프부 제어회로(138)는 센스앰프컨트롤선(208)의 레벨을 주기억부 전원레벨(V1)로 설정함과 동시에, 센스앰프컨트롤선(210)의 레벨을 접지레벨(0)로 설정한다.

여기에서, 주의해야 할 것은, 센스앰프컨트롤선(208)의 레벨이 주기억 전원레벨(V1)로 설정되고, 또한 센스앰프컨트롤선(210)의 레벨이 접지레벨(O)로 설정되면, 센스앰프부 제어회로(138)는 디지트선 트랜스퍼 스위칭신호선(206)의 레벨을 로우레벨로 하고, NMOS 트랜지스터(222, 224)를 OFF 상태로 하고, 센스앰프회로(174)를 디지트선 쌍(170)에서 전기적으로 분리시키는 동작을 행한다.

센스앰프컨트롤선(208)의 레벨이 주기억부 전원레벨(V1)로 설정되고, 또한 센스앰프컨트롤선(210)의 레벨이 접지레벨(0)로 설정되면, 센스앰프 내접점 상(217)간의 전위차는 증대되고, 디지트선 쌍(170)간의 전위차도 서서히 증대된다.

이 때, 센스앰프회로(174)가 디지트선 쌍(170)에서 전기적으로 분리되어 있기 때문에, 디지트선 쌍(170)의 증폭이 이루어지지 않으므로 접지전원선의 임피던스에 대한 부하가 도 9 에 나타낸 경우보다 작아지므로, 보다 빠른 데이터전송버스선 쌍(176)에서 방전이 이루어지고, 필요한 차(差)전압을 얻기까지의 시간이 단축된다.

전송코멘드(PFC)가 입력되면, 센스앰프부 제어회로(138)가 센스앰프부 전송스위칭신호선(204)의 전압레벨을 주기억부 전원레벨(V1)로 설정하면 NMOS 트랜지스터(218, 220)가 ON 상태로 되고, 센스앰프 내접점 쌍(217)에 유지되어 있던 신호가 데이터전송버스선 쌍(176)으로 출력된다. 여기에서, 주목할 만한 것은, 센스앰프부 전송스위칭신호선(204)의 전압레벨이 주기억 전원레벨(V1)로 설정되는 것이다.

이것은, 상술한 바와 같이 센스앰프회로(174)에서 데이터전송버스선 쌍(176)으로 데이터를 전송하는 경우에 센스앰프부 전송스위칭신호로서 주기억부 승압전원을 인가하면 데이터전송버스선 쌍(176) 쪽이 센스앰프회로(174) 내의 하이측 접점레벨보다 낮게 설정되어 있으므로 데이터전송버스선 쌍(176)의 레벨로 이끌려 센스앰프회로(174) 내의 하이측 접지레벨이 저하되고, 센스앰프회로(274)에서 데이터전송버스선 쌍(176)으로의 데이터전송능력이 저하되는 것을 방지하기 때문이다.

센스앰프회로(174)에서 데이터전송버스선 쌍(176)으로 출력된 신호는 메모리셀(182)에 입력된다.

또한, 상기 센스앰프 제어회로(138)가 센스엠프부 전송스위칭신호선(204)의 전압레벨을 주기억 전원레벨(V1)로 설정한 후에 근소하게 지연시켜 부기억부 제어회로(142)는 부기억 메모리셀 행 컨트롤선(252)을 접지레벨(0)로 하여 PMOS 트랜지스터(256, 258)로 이루어지는 플립플롭을 비동작상태로 함과 동시에, 부기억 메모리셀 행 컨트롤(254)을 부기억부 전원레벨(V2)로 하여 NMOS 트랜지스터(260, 262)로 이루어지는 플립플롭을 비동작상태로 한다.

본 실시예에서는, 메모리셀(182) 내에 형성된 트랜지스터(256, 258, 260, 262)의 소스전압을 제어하는 부기억 메모리셀 행 컨트롤선(252, 254)의 전위를 도 9 에 나타낸 바와 같이, 각각 접지전위(0) 및 부기억부 전원레벨(V2)로 함으로써 비도통상태로 한 후에 데이터전송버스선 쌍(176)위의 신호를 인입하도록 하고 있다. 메모리셀(182) 내에 인입된 데이터는 부기억 행 컨트롤신호선(252, 254)의 레벨을 각각 부기억부 전원레벨(V2) 및 접지레벨(0)로 함으로써 유지된다.

이상의 동작에 의하여 전송동작이 종료된다. 전송동작이 종료된 후 데이터 센스엠프부 제어회로(138)는 센스앰프부 전송스위칭신호선(204)을 로우레벨로 함과 동시에, 디지트선 트랜스퍼 스위칭신호(206)를 하이레벨로 하여 디지트선 쌍(170)의 증폭동작을 행한다.

이어서, 프리차지코멘드(PRE)가 입력되면, 워드선(172)이 로우레벨로 설정되고, 센스앰프컨트롤선(208, 210)이 중간전위(1/2 V1)로 설정되고, 디지트선 밸런스 프리차지신호선(202)이 하이레벨로 되면 전송동작이 완료된다.

또한, 복수의 세그멘트를 가지는 경우에는, 모든 세그멘트에 속하는 디지트선 쌍의 증폭동작을 전송동작의 종료 후에 행하게 할 수도 있다.

이상으로, 도 2 에 나타낸 간략화된 모델 도면에 기초하여, 본 발명의 제 1 실시예에 의한 반도체집적회로장치에 대해서 설명했다. 상기 실시예는 어디까지나 이해를 돕기 위한 것으로서, 본 발명은 상기 실시예에 제한되지 않는다.

예를들어, 도 12 에 나타낸 동작도 가능하다. 도 12 는, 본 발명의 제 1 실시예에 의한 반도체집적회로장치에 있어서의 주기억부(101)로부터 부기억부(102)로 데이터전송 이외의 동작의 일례를 나타낸 타이밍도이다. 도 12 에 나타낸 타이밍도와 도 11 에 나타낸 타이밍도가 상이한 주된 점은, 도 12로부터 전송코멘드(PFC)가 입력된 경우에 디지트선 트랜스퍼 스위칭신호선(206)의 레벨을 로우레벨로 하여 디지트선 쌍(170)의 증폭동작을 일시 중단하여 데이터를 전송하도록 한 점이다. 전송동작을 종료한 후에 디지트선 트랜스퍼 스위칭신호선(206)의 레벨을 하이레벨로 하여 디지트선 쌍(170)의 증폭동작을 행하는 것에 대해서는 도 11 과 동일하다.

도 11 에 나타낸 타이밍도에서는 엑티브코멘드(ACT)가 입력된 후에 센스앰프 활성화를 포함하는 일련의 동작 중에 디지트선 트랜스퍼 스위칭신호선(206)을 로우레벨로 하여 센스앰프 내접점 쌍(217)을 어느 정도의 레벨까지 증폭시킨다. 이 상태로부터 전송코멘드(PFC)가 입력되면 전송동작이 개시된다. 그리고 전송동작이 종료된 후에 다시 디지트선 트랜스퍼 스위칭신호선(206)의 레벨을 하이레벨로 하여 디지트선 쌍(170)을 증폭시킨다. 이러한 동작을 하는 경우에는, 전송코멘드(PFC)가 입력되기까지 디지트선 쌍(170)이 센스앰프회로(174)에서 전기적으로 분리된 상태의 그대로로부터 전송동작이 종료되기까지 대기하는 상태가 되므로, 전송코멘드 (PFC)가 입력되는 타이밍이 지연되는 경우에는, 엑티브코멘드(ACT)가 입력된 후에 프리차지코멘드(PRE)가 입력되기까지의 동안에 공백이 생긴다.

도 12 에 나타낸 타이밍도의 동작을 행하는 경우에는, 전송코멘드(PFC)가 입력되는 타이밍에 따라서는 데이터전송동작을 개시되기 전에 디지트선 쌍(170)의 증폭동작을 행할 수 있는 경우가 있으므로, 전송코멘드(PFC)가 입력되는 타이밍이 지연되는 경우에는, 엑티브코멘드(ACT)가 입력된 후 프리차지코멘드(PRE)가 입력되기까지의 시간을 보다 유효하게 이용할 수 있다.

또한, 도 13 에 나타낸 동작도 가능하다. 도 13 은, 본 발명의 제 1 실시예에 의한 반도체집적회로장치에 있어서의 부기억부(102)에 데이터 전송 이외의 동작의 일례를 나타낸 타이밍도이다. 도 13 에 나타낸 타이밍도와 도 11 에 나타낸 타이밍도는 거의 동일하나, 도 13 에 나타낸 타이밍도에서는 동작개시명령인 엑티브코멘드(ACT)와 전송동작명령인 전송코멘드(PFC)를 1 코멘드로 하고 있다. 엑티브코멘드(ACT)가 입력된 후 데이터전송동작이 종료되기까지를 내부적으로 최적인 타이밍으로 설정하여 동작하게 할 수 있으므로 보다 유효하게 시간을 사용할 수 있고, 그 결과 동작주파수(CLK 주파수)를 올리는 경우에 매우 바람직하다.

(제 2 실시예)

본 발명의 제 2 실시예에 의한 반도체집적회로장치의 기본구성 및 그 블록도는 도 1 에 나타낸 제 1 실시예에 의한 반도체집적회로장치의 기본구성 및 그 블록도와 기본적으로 동일하다.

본 발명의 제 2 실시예에 의한 반도체집적회로장치가 본 발명의 제 1 실시예에 의한 반도체집적회로장치와 다른 점은, 주기억부(101)의 행이 복수의 행으로 분할되어 있다는 점이다. 이하에서, 주기억부(101)가 복수의 행으로 분할된 구성을 복수의 세그멘트로 분할된 구성으로 기재한다.

(1) 모델 도면

다음, 본 발명의 제 2 실시예에 있어서, 주기억 메모리셀(110)과 부기억부 메모리셀(120) 사이에서 이루어지는 데이터전송에 대하여 설명한다.

도 14 는, 도 1 중의 주기억 메모리셀(1100과 부기억 메모리셀(120)의 제 2 실시예에 의한 접속관계를 간략화하여 나타낸 도면이다. 또한, 도 14 에서는 부기억부(102)의 메모리셀 열과 하나에 대하여, 주기억부(101)의 센스앰프회로 2개를 대응시키고 있다. 그러니, 본 발명은 도 14 애 나타낸 구성에 한정되는 것은 아니다. 예를들어, 주기억부(101)의 인접하는 복수 쌍의 센스앰프회로에 대하여 1개의 부기억부 메모리셀 열이 대응하고 있는 구성(복수의 세그멘트)일 수도 있다.

본 실시예에 있어서, 복수의 세그멘트로 분할하는 이유는, 데이터전송버스선(150)을 주기억 센스앰프회로(300) 내의 각 센스앰프회로에 대응시켜 형성하면, 메모리어레이 상의 데이터전송버스선(150)의 레이 아웃 피치가 좁아지고, 제조하기 곤란해지므로, 데이터전송버스선(150)의 배선 피치를 완화시키기 때문이다. 세그멘트의 수는 2 또는 4 가 바람직하다. 세그멘트로 분할함으로써, 예를들어 주기억 메모리셀(110)의 규모가 증대된 경우, 예를들어 2 배, 4 배로 증대된 경우에도, 세그멘트의 분할 수를 2 또는 4 로 증대되는 것만으로도 좋다. 즉, 데이터전송버스선 쌍(176)의 쌍의 수, 데이터전송버스선 프리차지회로(152), 및 부기억 메모리셀(120)의 규모를 크게 할 필요가 없다.

이하에서, 도 14 에 나타낸 모델 도면에 대하여 상세히 설명한다.

도 14 에 있어서, 110 은 주기억 메모리셀이고, 디지트선 쌍(170a, 170b)과 주기억 행 디코더(112)에 접속된 워드선(172)이 복수로 교차하여 배치되어 있고, 그 교차점에는 메모리셀(173a, 173b)이 형성되어 있다. 또한, 도 14 에 나타낸 주기억 메모리셀(110)과 도 2 에 나타낸 주기억 메모리셀(110)을 비교하면, 메모리셀 및 디지트선에 부여된 부호가 상이하다. 이것은 메모리셀 및 디지트선이 상이한 세그멘트에 속한다는 설명을 할 때 편리한 것으로서, 구성 자체가 상이한 것은 아니다. 단, 데이터전송버스선(150)의 개수가 도 2 의 경우와 동일하다면 도 14 중의 주기억 메모리셀(110)의 규모는, 도 2 에 나타낸 주기억 메모리셀의 2 배로 되어 있다. 본 실시예에서는, 세그멘트의 분할 수가 2 인 경우를 예로 들어 설명한다.

디지트선 쌍(170a, 170b)은 주기억 센스앰프회로 (300) 내의 센스앰프회로 (174a, 174b)에 각각 접속되어 있다. 또한, 도 14 에 나타낸 주기억 센스앰프회로(300)는 기본적인 구성에서는 도 2 에 나타낸 주기억 센스앰프회로(114)와 동일하지만, 센스앰프회로(174a)와 센스앰프회로(174b)가 복수의 세그멘트로 분할되고 동일한 데이터전송버스선 쌍(176)에 접속되어 있는 점에서 상이하다.

센스앰프회로(174a, 174b)는 주기억 메모리셀(110) 내의 디지트선 쌍(170a, 170b)에 대응하여 복수로 형성되어 있다. 또한, 디지트선 쌍(170a, 170b), 메모리셀(173a, 173b) 및 센스앰프회로(174a, 174b)를 부호 'a' 및 'b' 를 사용하여 구별하고 있는데, 이것은 각각 상이한 세그멘트(본 실시예에서는 2개의 세그멘트 구성을 예로 들고 있음)에 속하는 것을 의미하고, 각각의 구성이 변하는 것을 의미하지 않는다. 또한, 도 14 에 있어서 상세한 도면은 생략되어 있으나, 인접하는 센스앰프회로는 상이한 세그멘트에 속한다.

데이터전송버스선 프리차지회로(152) 내에는 각 데이터전송버스선 쌍(176)에 대응하여 프리차지회로(152)가 형성되어 있다. 이 프리차지회로(178)도 데이터전송선 쌍(176)의 수만큼 형성되어 있다.

부기억 메모리셀(120)은, 도 14 에 나타낸 바와 같이. 복수의 부기억 메모리셀 행(180)으로 이루어지고, 각각의 부기억 메모리셀 행(180)에는 데이터전송버스선 쌍(176)에 대응하여 메모리셀(182)이 형성되어 있다.

또한, 상술한 바와 같이 도 14 는 어디까지나 본 실시예의 이해를 돕기 위해 간략화하여 기재한 도면인 점에 유의해야 한다.

또한, 도 14 에 나타낸 데이터전송버스선 프리차지회로(152) 및 부기억 메모리셀 행(180)의 내부구성에 대해서는, 제 1 실시예와 동일하므로 설명을 생략한다. 또한, 본 실시예에서도, 도 1 에 나타낸 데이터전송버스선 프리차지전원회로(154)가 형성되어 있다.

다음, 도 14 에 나타낸 주기억 센스앰프회로(300)의 내부 구성에 대하여 설명한다.

[주기억 센스앰프(300)]

도 15 는, 주기억 센스앰프회로(300)의 구성 등을 나타내는 도면으로서, 도 1 또는 도 14 에 나타낸 부재와 동일 부재는 동일한 부호를 붙인다. 또한, 도 5 에 나타낸 제 1 실시예의 주기억 센스앰프회로(114)에서는, 디지트선 밸런스 프리차지회로(200)를 센스앰프회로(174)외의 구성으로서 설명하는데, 본 실시예에서는 디지트선 밸런스 프리차지회로가 센스앰프회로 내에 형성되어 있는 경우에 대하여 설명한다.

도 15 에 나타낸 바와 같이, 디지트선 쌍(170a)에는 센스앰프회로(170b)가 형성되고, 디지트선 쌍(170b)에는 센스앰프회로(174b)가 형성되어 있다. 디지트선 쌍(170a) 및 센스앰프회로(174a)와 디지트선 쌍(170b) 및 센스앰프회로(174b)는, 상이한 세그멘트에 속한다.

센스앰프회로(174a, 174b)에는 NMOS 트랜지스터(310, 312, 314)로 이루어지는 디지트선 밸런스 프리차지회로 및 플립플롭회로가 형성되어 있다. 이 플립플롭회로는 PMOS 트랜지스터(210, 212) 및 NMOS 트랜지스터(214, 216)로 구성된다.

나아가, 센스앰프회로(174a, 174b)에는 디지트선 쌍(170a) 및 데이터전송버스선 쌍(176), 디지트선 쌍(170b) 및 데이터전송버스선 쌍(176)을 각각 접속하는 접속회로가 형성되어 있다. 이 접속회로는, NMOS 트랜지스터(218, 220)로 구성된다. 디지트선 쌍(170a, 170b) 각각에 형성된 NMOS 트랜지스터(222, 224)는 센스앰프회로(174a, 174b)를 디지트선 쌍(170a, 170b) 각각에서 분리하기 위하여 형성된 스위치용의 트랜지스터이다.

또한, 센스앰프부 제어회로(302)는, 도 5 중의 센스앰프부 제어회로(138)에 상당하나, 본 실시예에서는 2개의 세그멘트로 분할되어 있으므로 동작이 다르다. 도 15 중의 센스앰프부 제어회로(302)와 도 5 중의 센스앰프부 제어회로(138)와의 주요 상이점은, 데이터전송에 있어서 센스앰프회로(174a)가 속하는 세그멘트(이하, 제 1 세그멘트로 기재함) 또는 센스앰프회로(174b)가 속하는 세그멘트(이하, 제 2 세그멘트로 기재함)의 어느 일방의 세그멘트내의 센스앰프회로를 데이터전송버스선 쌍(176)에 데이터전송이 가능하도록 접속한 점이다. 즉, 데이터전송을 할 때에는, 제 1 세그멘트내의 센스앰프회로와 제 2 세그멘트내의 센스앰프회로가 동시에 데이터전송선 쌍(176)에 접속되지 않는다.

센스앰프부 제어회로(302)에는 센스앰프회로(174a, 174b) 내에 형성된 각각의 디지트선 밸런스 프리차지회로가 접속된 디지트선 밸런스 프리차지신호선(202a, 202b)이 접속되어 있는 것 이외에, 디지트선 트랜스퍼 스위칭신호선(206), 센스앰프컨트롤선(208a, 208b), 센스앰프컨트롤선(210a, 210b)이 접속되어 있다.

상기 디지트선 밸런스 프리차지신호선(202a, 202b)은, 디지트선 밸런스 프리차지회로에서의 프리차지레벨을 제어하는 제어신호를 센스앰프 제어회로(302)에서 디지트선 밸런스 프리차지회로에 전달하는 것으로, 디지트선 트랜스퍼 스위칭신호선(206)은, 센스앰프회로(174a, 174b)를 각각의 디지트선 쌍(170a, 170b)에서 분리하거나 또는 접속하는 것을 제어하는 제어신호를 NMOS 트랜지스터(222, 224)에 전달하기 위한 것이다.

또한, 센스앰프부 전송스위칭신호선(204a, 204b)은 센스앰프회로(174a, 174b)에 각각 인입되고, 센스앰프 내접점 쌍(217)에 의하여 센스앰프된 신호를 데이터전송버스선 쌍(176)으로 출력하거나 또는 데이터전송버스선 쌍(176)을 통하여 전송되는 신호를 센스앰프회로(174) 내부에 인입되는지의 여부를 제어하는 제어신호를 전달하는 것이다.

본 실시예에서의 반도체집적회로장치는, 데이터전송에 관한 것으로, 한번의 데이터전송에서 1024 비트의 단위로 이루어진다. 이 경우, 소비전력을 저감하기 위하여 신호의 레벨을 주기억부(101)에 공급되는 전원전압의 10 % 이하 정도가 되도록 억제하고 있다.

이렇게 신호의 레벨이 낮으므로, 예를들어 도 14 에 나타낸 센스앰프회로 (174a, 174b)에 신호를 인입할 때, 데이터 버스전송버스선의 초기전위를 주기억부 (101)의 전원전압으로 하면, 센스앰프부 제어회로(302)에서 센스앰프부 전송스위칭신호선(204a, 204b)을 통하여 NMOS 트랜지스터(218, 220)에 의하여 구성되는 접속회로로 공급되는 센스앰프부 전송스위칭신호의 레벨은 보다 높은 전압으로 설정할 필요가 있다. 따라서, 승압레벨을 완화하기 위하여 데이터전송버스선 쌍(176)의 비전송시의 프리차지를 주기억부의 전원전압 이하인 중간전위로 하고 있다. 중간전위로는 예를들어 주기억부의 전원전위의 반값이 사용된다.

또한, 이 중간전위는, 도 4 에 나타낸 데이터전송버스선 프리차지전원회로 (154)에 데이터전송버스선 레벨 기준전위를 부여함으로써 생성되고, 독립된 전원에서 상기 중간전위가 생성되어 있으므로, 다른 회로소자의 동작에 의한 전원전압의 변동 잡음이 데이터전송버스선 쌍(176)에 영향을 주지 않도록 하고 있다.

또한, 센스앰프컨트롤선(208a, 208b)은, PMOS 트랜지스터(210, 212)로 이루어지는 플립플롭의 증폭율을 제어하는 제어신호를 전달하는 것으로, 센스앰프부 컨트롤(210a, 210b)은 NMOS 트랜지스터(214, 216)로 이루어지는 플립플롭의 증폭율을 제어하는 제어신호를 전달하는 것이다.

또한, 상술한 바와 같이 본 실시예에서는, 센스앰프회로(174a)에 대하여 센스앰프컨트롤선(208a, 210a) 및 디지트선 밸런스 프리차지신호선(202a)을 형성하고, 센스앰프회로(174b)에 대하여 센스앰프컨트롤선(208a, 210b) 및 디지트선 밸런스 프리차지신호선(202b)을 형성하고, 센스앰프회로(174b)에 대하여 센스앰프컨트롤선(208a, 210b) 및 디지트선 밸런스 프리차지신호선(202b)을 형성하고, 제 1 세그멘트에 속하는 센스앰프회로(174a)와 제 2 세그멘트에 속하는 센스앰프회로 (174b)를 별도로 제어하고 있다. 이것은, 상술한 바와 같이 상이한 세그멘트에 속하는 센스앰프회로를 데이터전송버스선 쌍(176)에 동시에 접속되지 않도록 제어할 필요가 있기 때문이다. 또한, 이 이외의 이유로서 특히 부기억부(102)로부터 주기억부(101)로 데이터를 전송할 때에는 비전송상태로 되어 있는 세그멘트에 속하는 센스앰프회로는 주기억 메모리셀 내의 메모리셀에 기억되어 있는 신호를 증폭시킬 필요가 있고, 전송상태로 되어 있는 세그멘트에 속하는 센스앰프회로는 데이터전송버스선에 의하여 전송된 데이터를 증폭할 필요가 있기 때문이다.

(2) 동작

다음, 상기 구성에 있어서의 본 발명의 제 2 실시예에 의한 반도체집적회로장치의 동작에 대하여 설명한다.

또한, 주기억부 전원의 레벨을 V1, 주기억부 승압전원의 레벨을 V1', 중간전위의 레벨을 1/2V1, 데이터전송버스선의 프리차지레벨을 VP, 부기억부 전원레벨을 V2, 및 접지레벨을 O 으로 하여 설명한다.

[부기억부(102)로부터 주기억부(101)로의 데이터전송]

먼저, 엑티브코멘드(ACT)가 코멘드 디코더(132)에 입력되었다면, 센스앰프부 제어회로(302)가 디지트선 밸런스 프리차지신호선(202a, 202b)을 로우레벨로 한다. 디지트선 밸런스 프리차지신호선(202a, 202b)을 함께 로우레벨로 하는 것은, 메모리셀(173a) 및 메모리셀(173b)의 신호를 함께 증폭시키기 위해서이다. 단, 후술하게 되는 바와 같이 데이터전송시에는 센스앰프회로(174a, 174b)의 어느 일방만이 데이터전송버스선 쌍(176)에 접속된다.

디지트선 밸런스 프리차지신호선(202a, 202b)이 로우레벨이 되면, 제 1 세그멘트에 속하는 센스앰프회로내의 디지트선 밸런스 프리차지회로가 비동작상태가 된다. 이어서 주기억 행 디코더(112)에 의하여 주기억부(101) 내에 형성된 주기억 메모리셀(110)의 어느 한 행이 활성화되고, 워드선(172)이 주기억부 승압전원의 레벨(V1')로 설정된다.

워드선(172)이 하이레벨이 되면, 메모리셀(173a)에 기록된 신호가 디지트선 쌍(170a)을 통하여 디지트선 밸런스 프리차지회로에 입력된다. 그리고, 센스앰프부 제어회로(302)는 센스앰프컨트롤선(208a)의 레벨을 주기억부 전원레벨(V1)로 설정함과 동시에, 센스앰프컨트롤선(210a)의 레벨을 접지레벨(O)로 설정한다.

센스앰프컨트롤선(208a)의 레벨이, 주기억부 전원레벨(V1)로 설정되고, 또한 센스앰프컨트롤선(210b)레벨이 접지레벨(O)로 설정되면, 센스앰프 내접점 쌍(217)간의 전위차는 증대되고, 디지트선 쌍(170a)간의 전위차도 서서히 증대된다.

이 상태로부터 전송커멘트(PFC)가 입력되면, 센스앰프부 제어회로(302)가 센스앰프부 전송스위칭신호선(204a)을 주기억부 전원레벨(V1)로 설정하고, NMOS 트랜지스터(218, 220)가 ON 상태로 되고, 센스앰프 내접점 쌍(217)에 보전되어 있던 신호가 데이터전송버스선 쌍(176)으로 출력된다. 여기에서, 주목할 것은, 센스앰프부 전송스위칭신호선(204)의 전압레벨이 주기억 전원레벨(V1)로 설정되어 있다는 것이다.

이것은, 상술한 바와 같이, 센스앰프회로(174)에서 데이터전송버스선 쌍(176)에 데이터를 전송하는 경우에 센스앰프부 전송스위칭신호로서 주기억 승압전원을 인가하면 데이터전송버스선 쌍(176)쪽이 센스앰프회로(174) 내의 하이측 접점레벨보다 낮게 설정되어 있기 때문에 데이터전송버스선 쌍(176)의 레벨로 이끌려 센스앰프회로(174) 내의 하이측 접점레벨이 저하되고, 센스앰프회로(274)에서 데이터전송버스선 쌍(176)에 대한 데이터전송능력이 저하되는 것을 방지하기 위해서이다.

이렇게 하여, 제 1 세그멘트에 속하는 센스앰프회로가 데이터전송버스선 쌍(176)에 접속되고 데이터가 전송된다.

센스앰프 제어회로(302)가 센스앰프부 전송스위칭신호선(204a)의 전원레벨을 주기억 전원레벨(V1)로 설정함과 동시에, 데이터전송버스선 제어회로(140)는 데이터전송버스선 제어신호선(190)의 레벨을 로우레벨로 하여 데이터전송버스선 프리차지회로(152)를 비동작상태로 한다.

센스앰프회로(174a)에서 데이터전송버스선 쌍(176)으로 출력된 신호는 부기억 메모리셀(182)로 입력된다.

또한, 상기 센스앰프 제어회로(302)가 센스앰프부 전송스위칭신호선(204a)의 전압레벨을 주기억 전원레벨(V1)로 설정한 후에 근소하게 지연시켜 부기억부 제어회로(142)는 부기억 메모리셀 행 컨트롤선(252)을 접지레벨(O)로 하여 PMOS 트랜지스터(256, 258)로 이루어지는 플립플롭을 비동작상태로 함과 동시에 부기억 메모리 행 컨트롤선(254)을 부기억부 전원레벨(V2)로 하여 NMOS 트랜지스터(260, 262)로 이루어지는 플립플롭을 비동작상태로 한다.

부기억부 제어회로(142)가 부기억 메모리셀 행 컨트롤선(252)을 접지레벨(O)로 하고, 또한 부기억 메모리셀 행 컨트롤선(254)을 부기억부 전원레벨(V2)로 한 후에 근소하게 지연시켜 데이터전송용 부기억 행 선택선을 주기억부 승압전원의 레벨(V1')로 설정하여 NMOS 트랜지스터(264a, 264b)로 이루어지는 접속회로를 개방상태로 하고, 데이터전송버스선 쌍(176)위의 신호를 메모리셀(182) 내에 인입된다. 여기에서, 주기억부(101)로부터 전송된 데이터를 인입할 때 데이터전송용 부기억 행 선택선을 주기억부 승압전원의 레벨(V1')로 하는 것은, 데이터전송버스선의 레벨에 대하여 데이터를 메모리셀(182) 내에 인입하기 위한 NMOS 트랜지스터(264a, 264b)의 게이트전극에 대하여 적절한 전압레벨을 얻기 위해서이다.

또한, 데이터를 인입하는 경우, 데이터전송버스선(176)은 주기억부(101)의 전원전압 이하의 미소한 차이의 전위 때문에, 메모리셀(182) 내의 트랜지스터(256, 258, 260, 262)가 완전히 OFF 상태로 하여 인입하고, 그 후에 증폭할 필요가 있다.

본 실시예에서는, 메모리셀(182) 내에 형성된 트랜지스터(256, 258, 260, 262)의 소스전압을 제어하는 부기억 메모리셀 행 컨트롤선(252, 254)의 전위를, 각각 접지전원(O) 및 부기억부 전원레벨(V2)로 함으로써 비도통상태로 한 후 데이터전송버스선 쌍(176)위의 신호를 인입되도록 하고 있다. 메모리셀(182) 내에 인입된 데이터는 부기억 행 컨트롤신호선(252, 254)의 레벨을 각각 부기억부 전원레벨(V2), 접지레벨(O)로 함으로써 유지된다.

이상의 동작에 의하여 전송동작이 종료된다. 전송종료 후 데이터전송버스선 제어신호선(190)의 레벨은 주기억부 승압전원의 레벨(V1')이 되고 데이터전송버스선이 프리차지된다. 이어서 프리차지코멘드(PRE)가 입력되면 워드선(172)이 로우레벨로 설정되고, 센스앰프컨트롤선(208, 210)이 중간전위(1/2 V1)로 설정되고, 디지트선 밸런스 프리차지신호선(202a, 202b)이 하이레벨로 된다. 또한, 여기에서 주목해야 할 것은, 전송동작이 완료되고, 비전송상태가 되면 데이터전송버스선 쌍(176)은 주기억부의 전원전압 이하의 중간전위로 프리차지되는 점에서, 이러한 값으로 설정함에 따라서 데이터전송용 부기억 행 선택선의 승압레벨을 완화시킬 수 있다.

이어서, 주기억부(101)로부터 부기억부(102)로 데이터를 전송하는 경우에는, 센스앰프부 제어회로(302)가 디지트선 밸런스 프리차지신호선(202b), 센스앰프컨트롤선(208b, 210b), 센스앰프부 전송스위칭신호선(204b)을 통하여 제 2 세그멘트에 속하는 센스앰프회로에 제어신호를 출력하여, 제 2 세그멘트에 속하는 센스앰프회로만을 데이터전송버스선 쌍(176)에 접속함으로써, 이상에서 설명한 동작과 동일한 동작을 행하여 데이터를 전송한다.

[부기억부(102)로부터 주기억부(101)로의 데이터전송]

도 16 은, 본 발명의 제 2 실시예에 의한 반도체집적회로장치에 있어서의 부기억부(102)로부터 주기억부(101)로 데이터를 전송할 때의 동작을 나타내는 타이밍도이다.

또한, 도 16 중에서는, 도 9 와 동일하게 주기억부 전원의 레벨을 V1, 주기억부 승압전원의 레벨을 V1', 중간전위의 레벨을 1/2 V1, 데이터전송버스선의 프리차지레벨을 VP, 부기억부 전원레벨을 V2, 및 접지레벨을 0 으로 하여 각각 나타내고 있다.

도 16 에서는, 도 1, 도 14, 및 도 15 에 나타낸 각 신호선상에 전달되는 신호를 도시하고 있다.

여기에서, 부기억부 제어회로(142)가 데이터전송용 부기억 행 선택선(250)을 주기억 전원레벨(V1)로 하는 것은, 부기억부(102)에 공급된 전원전압이 고속동작의 요구에서 주기억부(101)의 전원전압보다도 높은 전압이므로 부기억 메모리셀(120)에서 주기억부(101)의 센스앰프회로(174)에 데이터를 전송하는 경우, 데이터전송용 부기억 행 선택선(250)상에 주기억부 승압전원의 레벨을 부여하면 데이터전송버스선 쌍(176)의 전압레벨이 주기억부 전원의 레벨보다 높은 전압으로 충전될 염려가 있는 것을 방지하기 위해서이다.

이어서, 센스앰프부 제어회로(302)가 디지트선 밸런스 프리차지신호선(202b)을 로우레벨로 하고, 제 2 세그멘트에 속하는 센스앰프회로(174b) 내의 디지트선 밸런스 프리차지회로를 비동작상태로 한다. 한편, 센스앰프부 제어회로(302)는 디지트선 밸런스 프리차지신호선(202a)의 레벨을 하이레벨로 유지하여 밸런스 프리차지를 유지한다. 이것은, 전송상태에 있는 제 1 세그멘트 내의 센스앰프회로 (174a)에서는, 메모리셀(173a)의 신호를 증폭시키지 않으므로, 또한 반대로 인접하는 비전송상태에 있는 제 2 세그멘트에 속하는 센스앰프회로(174b)에서 발생되는 잡음에 의하여 센스앰프 내접점 쌍에 필요한 전위차가 발생되지 않도록 하기 위해서이다. 다음, 주기억 행 디코더(112)가 워드선(172)의 레벨을 주기억부 승압전원레벨(V1')로 설정한다.

이상의 설정이 종료되면, 센스앰프부 제어회로(302)는, 디지트선 트랜스퍼 스위칭신호선(206)의 레벨을 로우레벨로 하고, 디지트선 쌍(170a)과 전송상태에 있는 제 1 세그멘트에 속하는 센스앰프회로(174a)를, 디지트선 쌍(174b)과 제 2 세그멘트에 속하는 센스앰프회로(174b)를 각각 전기적으로 분리한다. 이것은 데이터전송버스선 쌍(176)에서 본 센스앰프회로(174a)의 부하를, 디지트선 쌍(170a)과 센스앰프회로(174a)를 전기적으로 분리함으로써 작게 하여 데이터를 인입시간 단축을 꾀하기 위해서이다.

또한, 센스앰프부 제어회로(302)는 센스앰프부 컨트롤선(208a)의 레벨을 중간전위(1/2 V1)에서 접지레벨(O)로 설정함과 동시에, 센스앰프부 컨트롤선(210a)의 레벨을 중간전위(1/2 V1)에서 주기억 전원레벨(V1)로 설정한다.

그리고, 센스앰프부 제어회로(302)는 센스앰프부 컨트롤선(208b)의 레벨을 중간전위(1/2 V1)에서 접지레벨(O)로 설정함과 동시에, 센스앰프부 컨트롤선(210b)의 레벨을 중간전위(1/2 V1)에서 접지레벨(O)로 설정한다. 센스앰프부 제어회로(302)가, 센스앰프부 컨트롤선(208b)의 레벨을 주기억 전원레벨(V1)로 설정함과 동시에, 센스앰프부 컨트롤선(210b)의 레벨을 접지레벨(O)로 설정하는 것은, 제 2 세그멘트는 비전송상태로 설정되므로, 메모리셀(173b)의 신호를 증폭시킬 필요가 있기 때문이다.

이 상태에서는 메모리셀(173b)의 신호가, 비전송상태에 있는 세그멘트에 속하는 센스앰프회로(174b)에서 증폭되어 있는 상태로서, 아직 전송상태에 있는 세그멘트에 속하는 센스앰프회로(174a)에는 부기억부(102) 내의 메모리셀182)이 데이터전성버스선 쌍(176)을 통하여 인입되어 있지 않다.

이렇게, 데이터전송동작을 하기 전에, 비전송상태에 있는 세그멘트 내의 센스앰프회로(174b)에서 메모리셀(173b)의 신호를 증폭시키는 것은, 메모리셀(173b)의 신호가 매우 미약하기 때문에, 다른 회로에서 발생되는 잡음에 의한 오동작을 방지하기 위해서이다. 즉, 부기억부(102)에서 센스앰프회로(174a)에 데이터가 전송될 때, 및 증폭될 때에 발생되는 잡음이, 비전송상태에 있는 세그멘트에 속하는 센스앰프회로(174b)의 메모리셀(173b)의 신호의 증폭동작에 영향을 주지 않도록 하기 위해서이다.

비전송상태에 있는 세그멘트에 속하는 센스앰프회로(174b)가 메모리셀(173b)의 신호를 증폭시키는 도중에, 부기억부 제어회로(142)가 데이터전송용 부기억 행 선택선(250)의 레벨을 로우레벨로 하고, 부기억부(102) 내의 메모리셀(182)과 데이터전송버스선 쌍(176)을 전기적으로 분리한다.

이어서, 비전송상태에 있는 제 2 세그멘트에 속하는 센스앰프회로(174b)에 의하여 어느 정도 메모리셀(173b)의 신호가 증폭되면, 센스앰프부 제어회로(302)는 디지트선 밸런스 프리차지신호선(202a)의 레벨을 로우레벨로 설정하여 제 1 세그멘트에 속하는 센스앰프부 회로 내의 디지트선 밸런스 프리차지회로를 비동작상태로 한다. 또한, 센스앰프부 제어회로(302)는, 센스앰프부 전송스위칭신호선(204a)의 레벨을 주기억부 승압전원레벨(V1')로 설정하여 NMOS 트랜지스터(218, 220)로 이루어지는 접속회로를 개방상태로 하여 데이터전송버스선 쌍(176)에서 데이터를 센스앰프회로(174a) 내에 인입된다.

여기에서, 센스앰프부 전송스위칭신호선(204)의 레벨을 주기억부 승압전원레벨(V1')로 하는 것은 데이터전송버스선의 레벨에 대하여 데이터를 센스앰프회로 (174) 내에 인입하기 위한 NMOS 트랜지스터(218, 220)의 게이트전극에 대하여 적절한 승압레벨을 부여할 필요가 있기 때문이다.

또한, 본 실시예에서는, 센스앰프회로(174) 내에 형성된 트랜지스터(210, 212, 214, 216)의 소스전압을 제어하는 센스앰프컨트롤선(208, 210)의 전위를 제어하여, 이것들을 비도통상태로 한 후 데이터전송버스선 쌍(176) 위의 신호를 인입하도록 하고 있다.

그리고, 데이터전송버스선 쌍(176)에서 데이터를 인입하는 시점에서, 디지트선 트랜스퍼 스위칭신호선(206)의 레벨은 로우레벨로 되어 있고, 센스앰프회로 (174a)와 디지트선 쌍(170a)이 전기적으로 분리되어 있기 때문에 단시간에 데이터를 인입할 수 있다.

데이터의 인입이 종료되면, 센스앰프부 제어회로(302)는, 센스앰프부 전송스위칭신호선(204a)의 레벨을 로우레벨로 하여, 전송상태에 있는 제 1 세그멘트에 속하는 센스앰프회로(174a)를 데이터전송버스선 쌍(176)에서 전기적으로 분리한다. 또한, 센스앰프부 제어회로(302)는 센스앰프컨트롤선(208a)의 레벨을 주기억 전원레벨(V1)로 설정하고 센스앰프컨트롤선(210a)의 레벨을 주기억 전원레벨(V1)로 설정한다. 이어서, 데이터전송버스선 제어회로(140)가 데이터전송버스선 제어신호선(190)의 레벨을 주기억부 승압전원레벨(V1')로 설정한다. 이상의 동작에 의하여 전송동작이 종료된다.

이 상태에서, 센스앰프부 제어회로(302)는, 디지트선 트랜스퍼 스위칭신호선 (206)의 레벨을 하이레벨로 하고, 제 1 세그멘트에 속하는 센스앰프회로(174a)와 디지트선 쌍(170a)을, 제 2 세그멘트에 속하는 디지트선 쌍(174b)과 디지트선 쌍(170)을 각각 전기적으로 접속한다. 센스앰프회로(174a)에 인입된 신호는 PMOS 트랜지스터(210, 212)로 이루어지는 플립플롭 및 NMOS 트랜지스터(214, 216)로 이루어지는 플립플롭에 의하여 증폭되고, 도 16 에 나타낸 바와 같이 센스앰프 내접점 쌍(217)간의 전위차는 증대되고, 디지트선 쌍(170a)간의 전위차도 서서히 증대된다.

디지트선 쌍(170a)의 데이터는 주기억 메모리셀(110)에 인입된다. 이어서 프리차지코멘드(PRE)가 입력되면, 주기억 행 디코더(112)가 워드선(172)을 로우레벨로 함과 동시에, 센스앰프부 제어회로(302)가 센스앰프컨트롤선(208a, 208b)의 레벨 및 센스앰프컨트롤선(210a, 210b)의 레벨을 중간전위 중간전위레벨(1/2 V1)로 설정된다.

센스앰프부 제어회로(302)는 디지트선 밸런스 프리차지신호선(202a, 202b)을 하이레벨로 하여 디지트선 밸런스 프리차지회로를 동작상태로 하면 전송동작이 완료된다.

이상에서 설명한 바와 같이, 본 발명에 의하면, 주기억부와 캐시메모리로서 기능하는 부기억부를 구비하고, 상기 주기억부와 상기 부기억부의 사이에 형성된 데이터전송버스선을 통하여 쌍방향 데이터전송이 가능하도록 구성된 반도체집적회로자치로서, 데이터 비전송시에 상기 주기억부에 공급되는 전원전압보다 낮은 레벨의 전압을 상기 데이터전송버스선에 대하여 공급하는 전원수단을 구비하였기 때문에, 내부에서 발생되는 잡음을 유효하게 억제하면서 안정적으로 동작시킬 수 있는 효과가 있다.

또한, 주기억부로부터 부기억부로 데이터를 전송할 때 또는 부기억부로부터 상기 주기억부로 데이터를 발송할 때에, 센스앰프회로와 데이터전송버스선을 접속하는 접속회로 및 메모리셀과 데이터전송버스선을 접속하는 접속회로에 공급하는 전압을 변화하게 하였기 때문에, 상이한 동작전압으로 동작하는 주기억부와 부기억부의 데이터전송을 효율적으로 할 수 있다는 효과가 있다.

그리고, 센스앰프회로 내에 인입된 데이터의 증폭동작과, 센스앰프회로와 상기 주기억부 메모리셀을 전기적으로 분리시키는 타이밍을 조정하거나, 동작개시명령과 전송동작 개시명령과의 입력타이밍을 동일하게 하므로 동작주파수가 높아진 경우에도 대응할 수 있다는 효과가 있다.

Claims

주기억부와 캐시메모리로서 기능하는 부기억부를 구비하고, 상기 주기억부와 상기 부기억부 사이에 형성된 데이터전송버스선을 통하여 쌍방향 데이터전송이 가능하도록 구성된 반도체집적회로장치로서,

데이터 비전송시에, 상기 주기억부에 공급하는 전원전압보다 낮은 레벨의 전압을 상기 데이터전송버스선에 대하여 공급하는 전원수단을 구비하는 것을 특징으로 하는 반도체집적회로장치.
제 1 항에 있어서,

상기 주기억부에 형성된 센스앰프회로, 및

상기 센스앰프회로를 제어하는 센스앰프부 제어회로를 구비하고;

상기 센스앰프부 제어회로는, 상기 센스앰프회로와 상기 데이터전송버스선을 접속하는 접속회로에 대하여, 상기 주기억부로부터 상기 부기억부로 데이터를 전송하는 경우에는 주기억부 전원레벨을 공급하고, 상기 부기억부로부터 상기 주기억부로 데이터를 전송하는 경우에는 상기 주기억부 전원레벨을 승압시킨 주기억부 승압전원레벨을 공급하는 것을 특징으로 하는 반도체집적회로장치.
제 1 항 또는 제 2 항에 있어서,

상기 부기억부에 형성된 복수의 메모리셀, 및

상기 부기억부를 제어하는 부기억부 제어회로를 구비하고;

상기 부기억부 제어회로는, 상기 메모리셀과 상기 데이터전송버스선을 접속하는 접속회로에 대하여, 상기 주기억부로부터 전송된 데이터를 인입하는 경우에는 상기 주기억부 전원레벨을 승압시킨 주기억부 승압전원레벨을 공급하고, 상기 메모리셀에서 상기 주기억부로 데이터를 전송하는 경우에는 상기 주기억부 전원레벨을 공급하는 것을 특징으로 하는 반도체집적회로장치.
제 2 항에 있어서,

상기 센스앰프부 제어회로는, 상기 부기억부로부터 전송되는 데이터를 인입하는 경우에는, 상기 센스앰프회로 내에 형성된 트랜지스터를 비도통상태로 한 후에 인입하는 것을 특징으로 하는 반도체집적회로장치.
제 3 항에 있어서,

상기 부기억부 제어회로는, 상기 주기억부로부터 전송된 데이터를 인입하는 경우에는, 상기 메모리셀 내에 형성된 트랜지스터를 비도통상태로 한 후에 인입하는 것을 특징으로 하는 반도체집적회로장치.
주기억부 및 부기억부를 구비하고, 상기 주기억부와 상기 부기억부 사이에 형성된 데이터전송버스선을 통하여 쌍방향 데이터전송이 가능하도록 구성된 반도체집적회로장치로서,

상기 주기억부에 형성된 센스앰프회로,

상기 센스앰프회로를 제어하는 센스앰프부 제어회로, 및

상기 센스앰프회로와 상기 주기억부 내의 주기억 메모리셀을 전기적으로 접속하는 스위칭수단을 구비하고;

상기 센스앰프부 제어회로는, 상기 주기억부로부터 상기 부기억부로 전송하는 데이터를 상기 센스앰프회로에 인입한 후에, 상기 스위칭수단을 제어하여 상기 센스앰프회로와 상기 주기억부 메모리셀을 전기적으로 분리하고, 분리된 상태에서 상기 주기억부로부터 상기 부기억부로 상기 데이터를 전송하는 것을 특징으로 하는 반도체집적회로장치.
제 6 항에 있어서,

상기 센스앰프부 제어회로는, 상기 센스앰프회로에 인입된 상기 데이터의 증폭과 병행하여, 상기 스위칭수단을 제어하여 상기 센스앰프회로와 상기 주기억 메모리셀을 전기적으로 분리하고, 상기 센스앰프회로와 상기 주기억 메모리셀이 전기적으로 분리된 상태에서 상기 주기억부로부터 상기 부기억부로 데이터의 전송을 개시하게 하는 전송개시명령이 입력된 경우에 상기 데이터를 전송하는 것을 특징으로 하는 반도체집적회로장치.
제 6 항에 있어서,

상기 센스앰프부 제어회로는, 상기 센스앰프회로에 인입된 상기 데이터를 증폭시키고, 상기 주기억부로부터 상기 부기억부로 데이터의 전송을 개시하게 하는 전송개시명령이 입력된 경우에 상기 센스앰프회로와 상기 주기억 메모리셀을 전기적으로 분리하고, 상기 센스앰프회로와 상기 주기억 메모리셀이 전기적으로 분리된 상태에서 상기 데이터를 전송하는 것을 특징으로 하는 반도체집적회로장치.
제 6 항 또는 제 7 항에 있어서,

상기 주기억부를 활성화하는 동작개시명령 및 상기 주기억부로부터 상기 부기억부로 데이터의 전송을 개시하게 하는 전송개시명령는 동일한 타이밍으로 입력되는 것을 특징으로 하는 반도체집적회로장치.
제 6 항 내지 제 8 항의 어느 한 항에 있어서,

상기 센스앰프부 제어회로는, 상기 전송종료 시에 상기 스위칭수단을 제어하여 센스앰프회로와 상기 주기억부 메모리셀을 전기적으로 접속하는 것을 특징으로 하는 반도체집적회로장치.
제 10 항에 있어서,

상기 부기억부는 복수의 부기억 메모리셀 행으로 분할되고;

상기 센스앰프부 제어회로는 상기 복수의 부기억 메모리셀 행으로 전송이 종료되었을 때 상기 스위칭수단을 제어하여 센스앰프회로와 상기 주기억부 메모리셀을 전기적으로 접속하는 것을 특징으로 하는 반도체집적회로장치.
주기억부와 부기억부를 구비하고, 상기 주기억부와 상기 부기억부 사이에 형성된 데이터전송버스선을 통하여 쌍방향 데이터전송이 가능하도록 구성된 반도체집적회로장치에 있어서,

상기 주기억부에 형성된 센스앰프회로, 및

상기 센스앰프회로를 제어하는 센스앰프부 제어회로를 구비하고;

상기 센스앰프회로는 상기 데이터전송버스선 1개에 대하여 복수개가 형성된 세그멘트 구성이고;

상기 센스앰프부 제어회로는, 상기 데이터전송버스선 1개에 대하여 1개의 상기 센스앰프회로를 전기적으로 접속하고, 상기 부기억부로부터 상기 주기억부로 데이터를 전송하기 전에, 상기 데이터전송버스선과 접속되지 않은 센스앰프회로에 대하여 증폭 동작을 행하는 것을 특징으로 하는 반도체집적회로장치.
제 12 항에 있어서,

상기 센스앰프회로는 밸런스 프리차지회로를 구비하고;

상기 센스앰프부 제어회로는 상기 세그멘트마다 상기 밸런스 프리차지회로를 제어하는 수단을 구비하는 것을 특징으로 하는 반도체집적회로장치.
제 13 항에 있어서,

상기 센스앰프회로는 상기 센스앰프회로와 상기 주기억부 내의 주기억부 메모리셀을 전기적으로 접속하는 스위칭수단을 구비하고;

상기 센스앰프부 제어회로는 상기 부기억부로부터 상기 주기억부로 데이터를 전송할 때, 상기 센스앰프회로를 상기 주기억부 메모리셀에서 전기적으로 분리시키는 것을 특징으로 하는 반도체집적회로장치.