KR100555456B1 - 데이터 전송 회로 및 그 데이터 전송방법 - Google Patents

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Abstract

데이터 전송 회로 및 데이터 전송 방법이 개시된다. 본 발명의 데이터 전송회로는 선택되는 선택 메모리 셀 데이터를 선택 메모리 셀과 연결되는 셀 비트라인과 선택 메모리 셀과 연결되지 않는 상보 메모리 셀 데이터를 상보 메모리 셀과 연결되는 상보 셀 비트라인을 통하여 출력하며, 셀 비트라인과 상보 셀 비트라인을 통하여 출력되는 데이터를 증폭하는 센스 앰프를 포함하는 디램 장치에 있어서, 소정의 제1 제어 신호의 활성에 응답하여, 셀 비트라인을 센스 앰프의 비트라인과 연결하는 제1 전송 트랜지스터와, 소정의 제2 제어 신호의 활성에 응답하여, 상보 셀 비트라인을 센스 앰프의 상보 비트라인과 연결하는 제2 전송 트랜지스터를 구비하며, 제1 제어 신호의 활성 전압이 상기 제2 제어 신호의 활성 전압 보다 높다.

Description

데이터 전송 회로 및 그 데이터 전송 방법
본 발명은 집적회로에 관한 것으로서, 특히 셀 비트라인과 센스 앰프의 비트라인 간의 데이터 전송 회로 및 데이터 전송 방법에 관한 것이다.
일반적으로, 디램 장치와 같은 집적회로는 복수개의 메모리 셀들이 행과 열의 매트릭스 구조로 배열되는 메모리 셀 어레이를 가진다. 메모리 셀 각각은 하나의 트랜지스터와 하나의 캐퍼시터로 구성되는데, 캐퍼시터는 하이레벨 또는 로우레벨의 디지털 정보가 전하의 형태로 저장된다.
그리고 로우 어드레스와 칼럼 어드레스에 의하여 하나의 메모리 셀이 선택되면, 선택된 메모리 셀의 데이터는 전하 공유(charge sharing)을 통하여 셀 비트라인에 전송된다.
셀 비트라인에 전송된 데이터는 데이터 전송 회로에 의하여 센스 앰프 비트라인에 다시 전송된다. 그리고, 센스 앰프에 의하여 증폭된다. 센스 앰프는 하나의 쌍을 이루는 센스 앰프 비트라인과 센스 앰프 상보 비트라인의 데이터의 차이를 감지하여 증폭한다. 센스 앰프에서 증폭된 센스 앰프 비트라인 데이터는 데이터 전송 회로를 통하여 또다시 셀 비트라인으로 전송된다.
데이터 전송 회로는 데이터 전송 트랜지스터로 구성된다. 그리고 데이터 전송 트랜지스터는 일반적으로 엔모스 트랜지스터이다. 따라서, 데이터 전송 트랜지스터의 게이트에 "하이레벨" 전압를 인가하여 데이터 전송 트랜지스터를 "턴-온"시킨다. 그리하여, 셀 비트라인 데이터와 센스 앰프 비트라인 데이터는 데이터 손실없이 완전히 서로 전송된다. 이 때, 데이터 전송 트랜지스터의 게이트에 인가되는 "하이레벨" 전압은 셀 비트라인 및 센스 앰프 비트라인의 "하이레벨" 데이터 보다 높은 전압이다. 따라서, 데이터 전송 트랜지스터의 게이트에는 외부에서 인가되는 전원 전압을 차아지 펌핑(charge pumping)하여 발생하는 전원 전압(VCC) 보다 높은 승압 전압(VPP)을 인가한다.
그런데, 디램 장치에 내장되는 기존의 데이터 전송 회로는 다수의 비트라인 및 상보 비트라인을 다수의 센스 앰프 비트라인 및 센스 앰프 상보 비트라인으로 각각 연결하는 다수의 데이터 전송 트랜지스터를 포함한다. 그리고, 선택된 메모리 셀 데이터를 전송하기 위하여 다수의 데이터 전송 트랜지스터가 동시에 "턴-온"된다.
그러므로, 다수의 데이터 전송 트랜지스터의 게이트에 승압전압이 인가되는 기존의 데이터 전송 회로에서는 셀 비트라인과 센스 앰프의 상보 비트라인을 연결하는 데이터 전송 트랜지스터와 상보 셀 비트라인 및 센스 앰프의 상보 비트라인을 연결하는 데이터 전송 트랜지스터에 모두 승압 전압이 인가됨으로 인하여 전력 소모가 급격히 증가하는 문제점이 발생한다.
본 발명의 목적은 전력 소모를 감소시키는 데이터 전송 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 데이터 전송 회로를 이용하는 전력 소모를 감소시키는 데이터 전송 방법을 제공하는 것이다.
상기의 목적을 달성하기 위하여 본 발명의 데이터 전송회로는 선택되는 선택 메모리 셀 데이터를 선택 메모리 셀과 연결되는 셀 비트라인과 선택 메모리 셀과 연결되지 않는 상보 메모리 셀 데이터를 상보 메모리 셀과 연결되는 상보 셀 비트라인을 통하여 출력하며, 셀 비트라인과 상기 상보 셀 비트라인을 통하여 출력되는 데이터를 증폭하는 센스 앰프를 포함하는 디램 장치에 있어서, 소정의 제1 제어 신호의 활성에 응답하여, 셀 비트라인을 센스 앰프의 비트라인과 연결하는 제1 전송 트랜지스터와, 소정의 제2 제어 신호의 활성에 응답하여, 상보 셀 비트라인을 센스 앰프의 상보 비트라인과 연결하는 제2 전송 트랜지스터를 구비하며, 제1 제어 신호의 활성 전압이 제2 제어 신호의 활성 전압 보다 높다.
바람직하기로는, 제1 제어 신호의 활성 전압은 승압 전압이고, 제2 제어 신호의 활성 전압은 전원 전압이다.
그리고 바람직한 실시예에 의하면, 데이터 전송 회로는 제1 및 제2 제어 신호에 각각 연결되는 보조 출력 신호를 제공하는 제1 및 제2 제어부를 더 구비하며, 제1 및 제2 제어부는 선택 메모리 셀이 존재하는 선택 메모리 블락을 인에이블하는 선택 블락 인에이블 신호의 활성에 응답하여 접지 전압쪽의 전압 레벨을 가지는 제1 비교 신호와, 선택 블락 인에이블 신호의 비활성일 때 응답하여 접지 전압쪽의 전압 레벨을 가지는 제2 비교 신호를 발생하는 비교기와, 선택 메모리 셀을 선택하는 로우 어드레스 신호가 활성일 때, 제공되는 제1 및 제 2 전송 신호에 응답하여 승압 전압의 제1 제어 임시 신호를, 전원 전압의 제2 제어 임시 신호를 발생하는 제어 신호 발생부와, 선택 블락 인에이블 신호가 활성일 때, 제공되는 제1 비교 신호에 응답하여 제어 신호 발생부의 제1 및 제2 제어 임시 신호를 보조 출력 신호에 연결하여 제1 및 제2 제어 신호를 발생하는 스위칭부와, 선택 블락 인에이블 신호의 비활성일 때, 제공되는 제2 비교 신호에 응답하여 보조 출력 신호를 전원 전압으로 하는 보조 출력부를 구비한다.
상기의 다른 목적을 달성하기 위한 본 발명의 데이터 전송 방법은, 선택되는 선택 메모리 셀 데이터 및 선택 메모리 셀과 연결되지 않는 상보 메모리 셀 데이터를 각각 셀 비트라인 및 상보 셀 비트라인으로 출력하며, 선택 메모리 셀 데이터 및 상보 메모리 셀 데이터를 각각 제1 및 제2 전송 트랜지스터를 통하여 센스 앰프의 비트라인 및 상보 비트라인으로 전달하고, 제1 및 제2 전송 트랜지스터는 각각 제1 및 제2 제어 신호에 의하여 턴온되는 데이터 전송방법에 있어서, 선택 메모리 셀을 선택하는 로우 어드레스 신호를 발생하는 단계와, 로우 어드레스 신호의 활성에 응답하여 제1 및 제2 전송 신호를 발생하는 단계와, 선택 메모리 셀이 존재하는 블락을 인에이블하는 선택 블락 인에이블 신호를 발생하는 단계와, 선택 블락 인에이블 신호의 활성에 응답하여 제1 및 제2 제어 신호를 발생하는 단계와, 선택 메모리 셀 데이터가 셀 비트라인에, 선택 메모리 셀과 연결되지 않는 상보 메모리 셀 데이터가 상보 셀 비트라인에 제공되는 단계와, 제1 및 제2 제어 신호에 응답하여 셀 비트라인 및 상보 셀 비트라인의 데이터를 각각 센스 앰프의 비트라인 및 상보 비트라인에 전송하는 단계를 구비하며, 제1 제어 신호의 활성 전압이 제2 제어 신호의 활성 전압 보다 높다.
이와 같은 본 발명에 의하면, 센스 앰프 상보 비트라인에서 상보 비트라인으로의 전하 전달에 따른 부하용량을 줄일수 있고, 데이터 전송 회로 내의 제2 전송 트랜지스터의 게이트 전압 레벨을 승압 전압에서 전원 전압으로 하강시킴으로써 소모 전력을 줄일수 있다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 1은 본 발명의 데이터 전송 회로를 구비하는 디램 장치의 일부분을 나타내는 회로도이다. 본 발명의 데이터 전송 회로는 다수의 비트라인 및 상보 비트라인 데이터를 다수의 센스 앰프 비트라인과 센스 앰프 상보 비트라인으로 각각 전송하는 회로이다. 본 명세서에서는 설명의 편의상, 비트라인에 연결된 하나의 메모리 셀 즉, 선택 메모리 셀과 상보 비트라인에 연결된 하나의 메모리 셀 즉, 상보 메모리 셀을 예를 들어 설명한다.
도 1을 참조하면, 센스 앰프(50) 및 센스 앰프(50) 양측에 제1 및 제2 어레이(51, 52)가 배치된다. 제1 및 제2 어레이(51, 52)는 메모리 셀 블락(20, 20a), 프리차아지부(30, 30a) 및 데이터 전송 회로(40, 40a)로 각각 구성되고, 센스 앰프(50)를 공유한다. 본 명세서는 제1 어레이(51)을 선택하여 그 구성과 작용을 기술한다. 그리고 제2 어레이(52)의 구성과 작용도 제1 어레이(51)와 동일하다는 것도 당업자에게 자명한 사실이다. 여기서, 메모리 셀 블락(20) 내의 메모리 셀(12)이 로우 어드레스와 칼럼 어드레스에 의하여 선택되고, 선택된 메모리 셀을 편의상 선택 메모리 셀이라 한다. 데이터 전송 회로(40)에 의하여 선택 메모리 셀(12) 데이터가 센스 앰프(50)로 전송된다.
메모리 셀 블락(20)에는 선택 메모리 셀(12) 및 선택 메모리 셀(12)과 연결되지 않는 상보 메모리 셀(14)을 구비한다. 선택 메모리 셀(12)의 데이터는 선택 메모리 셀(12)의 워드라인 신호(WLi)의 활성에 응답하여 셀 비트라인(BLc)으로 출력되고, 상보 메모리 셀(14)의 데이터는 상보 메모리 셀(14)의 워드라인 신호(WLj)의 활성에 응답하여 상보 셀 비트라인(BLBc)으로 출력된다.
프리차아지부(30)는 메모리 셀 블락(20)을 인에이블하는 선택 블락 인에이블 신호(BLSi)가 비활성일 때 제공되는, "하이레벨"의 프리차아지 인에이블 신호(PREi)에 응답하여 셀 비트라인(BLc) 및 상보 셀 비트라인(BLBc)을 외부 전원 전압의 ½되는 전압(이하 "½VCC" 라고 칭함)으로 프리차아징한다. 선택 블락 인에이블(BLSi) 신호가 활성일 때는, 프리차아지 인에이블 신호(PREi)가 "로우레벨"이 되어 셀 비트라인(BLc) 및 상보 셀 비트라인(BLBc)의 프리차아징이 해제된다.
데이터 전송 회로(40)는 제1 제어 신호(TRia)의 활성에 응답하여 셀 비트라인(BLc)을 센스 앰프의 비트라인(BLs)과 연결하여 셀 비트라인(BLc) 데이터를 센스 앰프(500)의 비트라인(BLs)으로 전송하는 제1 전송 트랜지스터(Q15) 및 제2 제어 신호(TRib)의 활성에 응답하여 상보 셀 비트라인(BLBc)을 센스 앰프의 상보 비트라인(BLBs)에 연결하여 상보 셀 비트라인(BLBc)의 데이터를 센스 앰프의 상보 비트라인(BLBs)으로 전송하는 제2 전송 트랜지스터(Q16)로 이루어져 있다.
센스 앰프(50)는 센스 앰프의 비트라인(BLs) 및 상보 비트라인(BLBs)의 데이터를 감지 증폭한다.
도 2는 도 1의 제1 제어 신호(TRia)를 발생하는 제1 제어부의 일실시예를 나타내는 회로도이다.
도 2를 참조하면, 제1 제어부(402)는 비교기(410), 제1 제어 신호 발생부(420), 스위칭부(430) 및 보조출력부(440)로 구성된다.
비교기(10)는 선택 블락 인에이블 신호(BLSi)의 활성에 응답하여 접지 전압(VSS)쪽의 전압 레벨을 가지는 제1 비교 신호(CMP_1)와 선택 블락 인에이블 신호(BLSi)의 비활성에 응답하여 접지 전압(VSS)쪽의 전압 레벨을 가지는 제2 비교 신호(CMP_2)를 발생한다.
비교기(10)는 구체적으로, 선택 블락 인에이블 신호(BLSi)를 입력하여 선택 블락 인에이블 신호(BLSi)의 반전 및 비반전 신호를 발생한다.
먼저, 선택 블락 인에이블 신호(BLSi)가 "하이레벨"로 활성일 때, 엔모스 트랜지스터(Q27)이 "턴-온"되어 접지 전압(VSS)쪽의 제1 비교 신호(CMP_1)를 발생한다. 이때, 접지 전압(VSS)쪽의 제1 비교 신호(CMP_1)에 의하여 피모스 트랜지스터(Q28)가 "턴-온"되어 제2 비교 신호(CMP_2)는 승압 전압(VPP)쪽으로 된다. 또한, 선택 블락 인에이블 신호(BLSi)가 "하이레벨"로 활성하면, 엔모스 트랜지스터(Q26)이 "턴-오프"되고 승압 전압(VPP)쪽의 제2 비교 신호(CMP_2)에 응답하여 피모스 트랜지스터(Q29)도 "턴-오프"된다. 승압 전압(VPP)은 외부에서 입력되는 전원 전압(VCC)을 차아지 펌핑하여 발생하는 전압으로, 전원 전압(VCC)에서 엔모스의 문턱 전압(Vth) 이상으로 상승한 전압레벨을 가진다.
반대로, 선택 블락 인에이블 신호(BLSi)가 "로우 레벨"로 비활성일 때, 엔모스 트랜지스터(Q26)이 "턴-온"되어 접지 전압(VSS)쪽의 제2 비교 신호(CMP_2)를 발생한다. 이때, 접지 전압(VSS)쪽의 제2 비교 신호(CMP_2)에 의하여 피모스 트랜지스터(Q29)가 "턴-온"되어 제1 비교 신호(CMP_1)는 승압 전압(VPP)쪽으로 된다. 또한 선택 블락 인에이블 신호(BLSi)가 "로우 레벨"로 비활성일 때, 엔모스 트랜지스터(Q27)가 "턴-오프"되고 승압 전압(VPP)쪽의 제1 비교 신호(CMP_1)를 발생하여 피모스 트랜지스터(Q28)도 "턴-오프"된다.
따라서, 선택 블락 인에이블(BLSi)의 활성에 응답하여, 제1 비교 신호(CMP_1)는 접지 전압(VSS)쪽의 레벨이 되고, 제2 비교 신호(CMP_2)는 승압 전압(VPP)쪽의 레벨이 된다.
제1 제어 신호 발생부(420)는 제1 전송 신호(TRG_a) 및 제2 전송 신호(TRi_b)의 "로우 레벨"의 활성에 각각 응답하여 승압 전압(VPP) 레벨 및 전원 전압(VCC) 레벨을 가지는 제1 제어 임시 신호(TRia_tmp)를 발생한다. 도 7을 참조하면, 본 실시예에서 제1 전송 신호(TRG_a)는 선택 메모리 셀을 선택하는 로우 어드레스 신호(RAi)가 활성일 때 "로우레벨"로 활성한다. 이때, 제2 전송 신호(TRG_b)는 승압 전압(VPP)의 전압 레벨을 가진다. 그리고, 본 실시예에서의 상보 메모리 셀을 선택하는 로우 어드레스 신호가 입력되면, 제1 전송 신호(TRG_a)는 승압 전압(VPP)의 전압 레벨이 되고 제2 전송 신호(TRG_b)는 "로우레벨"로 활성한다.
제1 제어 신호 발생부(420)는 구체적으로, 제1 전송 신호(TRG_a)가 게이트에 인가되고 승압 전압(VPP)이 소스에 인가되는 제1 피모스 트랜지스터(Q20)와, 제2 전송 신호(TRG_b)가 게이트에 인가되고 전원 전압이 소스에 인가되는 제2 피모스 트랜지스터(Q21)로 구성된다. 제1 전송 신호(TRG_a)의 활성에 응답하여 제1 피모스 트랜지스터(Q20)가 "턴-온"되어 승압 전압(VPP)의 제1 제어 임시 신호(TRia_tmp)를 발생한다.
바람직한 실시예에 따르면, 제1 및 제2 전송 신호(TRG_a, TRG_b)를 발생하는 전송 신호 발생부를 구비하는 것이 바람직하다. 이는 계속되는 도 3 내지 도 5를 참조하여 설명하기로 한다.
도 3은 로우 어드레스 신호(RAi) 및 상보 로우 어드레스 신호(RAiB)를 발생하는 로우 어드레스 버퍼를 나타내는 블락도이다. 로우 어드레스 신호(RAi)는 로우 어드레스 스트로브(/RAS) 신호의 활성 구간에 입력되는 어드레스(Ai) 신호에 응답하여 발생한다.
여기서, 로우 어드레스(RAi) 신호는 선택 메모리 셀(12, 도 1참조)을 선택하는 어드레스 신호이고, 상보 로우 어드레스 신호(RAiB)는 상보 메모리 셀(14, 도 1참조)을 선택하는 신호이다. 그리고, 로우 어드레스(RAi) 신호와 상보 로우 어드레스(RAiB) 신호는 서로 반대의 논리 상태를 가진다.
도 4 및 도 5는 각각 도 2의 제1 및 제2 전송 신호(TRG_a 및 TRG_b)를 발생하는 전송 신호 발생부를 나타내는 회로도이다.
구체적으로, 로우 어드레스 신호(RAi)가 "하이레벨"로 활성할 때, 제1 전송 신호(TRG_a)는 접지 전압(VSS) 레벨이며, 제2 전송 신호(TRG_b)는 승압 전압(VPP) 레벨이다. 그리고, 상보 로우 어드레스 신호(RAiB)가 "하이레벨"로 활성할 때는, 제1 전송 신호(TRG_a)는 승압 전압(VPP) 레벨이며, 제2 전송 신호(TRG_b)는 접지 전압(VSS) 레벨이 된다. 전송 신호 발생부의 구성 및 동작은 비교기(도 2의 402)와 거의 동일하고, 또한 당업자에게 자명하므로 본 명세서에서 자세한 기술은 생략한다.
스위칭부(430)는 선택 블락 인에이블(BLSi) 신호가 활성일 때 비교기(410)에서 제공되는 제1 비교 신호(CMP_1)에 응답하여 제어 신호 발생부(420)의 제1 제어 임시 신호(TRia_tmp)를 보조 출력 신호(subout)에 연결한다.
스위칭부(430)은 구체적으로, 제1 비교 신호(CMP_1)가 게이트에 인가되고 제어 신호 발생부(420)의 출력이 소스에 연결되고 보조 출력 신호(subout)가 드레인에 연결된 피모스 트랜지스터(Q22)로 구성된다. 따라서, 선택 블락 인에이블 신호(BLSi)가 활성할 때 피모스 트랜지스터(Q22)가 "턴-온'되고, 제어 신호 발생부(420)의 제1 제어 임시 신호(TRia_tmp)가 보조 출력 신호(subout)에 연결된다. 그리고, 선택 블락 인에이블 신호(BLSi)가 비활성할 때 피모스 트랜지스터(Q22)는 "턴-오프"된다.
보조 출력부(440)는 선택 블락 인에이블 신호(BLSi)가 "로우 레벨"로 비활성일 때 비교기(410)에서 제공되는 제2 비교 신호(CMP_2) 및 타 블락 인에이블 신호(BLSj)에 응답하여 보조 출력 신호(subout)를 발생한다. 보조 출력 신호(subout)는 제1 제어 신호(TRia)에 연결된다.
보조 출력부(440)는 구체적으로, 제1 어레이(51,도 1 참조) 내 메모리 셀 블락(20, 도 1참조)을 인에이블하는 선택 블락 인에이블 신호(BLSi) 및 제2 어레이(52, 도 1참조) 내 메모리 셀 블락(20a, 도 1참조)을 인에이블 하는 타 블락 인에이블 신호(BLSj)에 응답한다.
서로 반대로 활성하는 선택 블락 인에이블 신호(BLSi) 및 타 블락 인에이블 신호(BLSj)에 응답하는 보조 출력부(440)를 설명하면, 다음과 같다.
먼저, 선택 블락 인에이블 신호(BLSi)가 비활성이고 타 블락 인에이블 신호(BLSj)가 활성일 때, 제1 비교 신호(CMP_1) 및 타 블락 인에이블 신호(BLSj)에 의하여 접지 전압(VSS)쪽의 보조 출력 신호(subout)가 발생된다. 이 때에는 접지 전압(VSS)의 보조 출력 신호(subout) 즉, 제1 제어 신호(TRia)에 의하여 제1 전송 트랜지스터(Q15, 도 1참조)가 "턴-오프"된다. 또한 이후에 설명되는 제2 제어 신호(TRib)도 접지 전압(VSS)으로 제2 전송 트랜지스터(Q16)가 "턴-오프"된다. 따라서, 데이터 전송 회로(도 1의 40)는 데이터를 전송하지 않는다.
다음에, 선택 블락 인에이블(BLSi) 신호가 활성이고 타 블락 인에이블(BLSj) 신호가 비활성일 때, 보조 출력 신호(subout)와 연결되는 제1 제어 신호(TRia)의 전압 레벨은 스위칭부(430)를 통하여 연결되는 제1 제어 임시 신호(TRia_tmp)의 전압 레벨로 된다.
그러므로 전술한 도 2 내지 도 5의 제1 제어부(402)는 선택 블락 인에이블 신호(BLSi)가 활성일 때, 제1 제어 신호는 본 실시예에서의 선택 메모리 셀의 워드라인이 활성일때는 승압 전압(VPP) 레벨을 가지며, 상보 선택 메모리 셀의 워드라인이 활성일때는 전원 전압(VCC)의 레벨을 가진다.
도 6은 도 1의 제2 제어 신호(TRib)를 발생하는 제2 제어부(404)의 일실시예를 나타내는 회로도이다.
도 6에 도시된 제2 제어부(502)는 도 2의 제1 제어부(402)와 거의 동일하다. 다만, 도 6의 제2 제어 신호 발생부(520)와 도 2의 제1 제어 신호 발생부(420) 사이에 차이점이 있을 뿐이다. 따라서, 본 명세서에서는 도 2의 제1 제어부(402)와 중복되는 부분의 설명을 피하고 제2 신호 발생부(520)에 대해서만 기술하고자 한다.
제2 제어 신호 발생부(520)는 도 2의 제1 제어 신호 발생부에서 제1 및 제2 전송 신호(TRG_a 및 TRG_b)가 서로 바뀌어 연결된다.
제2 제어 신호 발생부(520)는 제1 전송 신호(TRG_a)의 활성에 응답하여 전원 전압(VCC)쪽의 제2 제어 임시 신호(TRib_tmp)를 발생한다.
제2 제어 신호 발생부(520)는 구체적으로, 제2 전송 신호(TRG_b)가 게이트에 인가되고 승압 전압(VPP)이 소스에 인가되는 제1 피모스 트랜지스터(Q30)와, 제1 전송 신호(TRG_a)가 게이트에 인가되고 전원 전압(VCC)이 소스에 인가되는 제2 피모스 트랜지스터(Q31)로 구성된다. 제1 전송 신호(TRG_a)의 활성에 응답하여 제2 피모스 트랜지스터(Q31)가 "턴-온"되어 전원 전압(VCC)쪽의 제2 제어 임시 신호(TRib_tmp)를 발생한다.
스위칭부(530)에 의하여 전달된 제2 제어 임시 신호(TRib_tmp)는 보조 출력 신호(subout)와 연결되어 전원 전압(VCC)쪽의 제2 제어 신호(TRib)를 발생한다.
따라서, 제2 제어부(502)는 선택 블락 인에이블 신호(BLSi)가 활성일 때, 본 실시예에서는 선택 메모리 셀의 워드라인이 활성 일때는 전원 전압(VCC) 레벨을, 상보 메모리 셀의 워드라인이 활성할 때는 승압 전압(VPP) 레벨을 가지는 제2 제어 신호(TRib)를 발생한다.
계속해서, 도 1의 데이터 전송 회로(40)를 다시 살펴보면, 제1 전송 트랜지스터(Q15)의 게이트에 승압 전압의 제1 제어 신호(TRia)가 인가되고 제2 전송 트랜지스터(Q16)의 게이트에 전원 전압의 제2 제어 신호(TRib)가 인가된다.
제1 제어 신호(TRia)의 활성에 응답하여 제1 전송 트랜지스터(Q15)가 '턴-온"되어 셀 비트라인(BLc)과 센스 앰프 비트라인(BLs)이 연결된다. 셀 비트라인(BLc) 데이터는 센스 앰프에서 감지 증폭된 후 센스 앰프의 비트라인(BLs) 데이터는 다시 셀 비트라인(BLc)으로 전달된다.
또한, 제2 제어 신호(TRib)의 활성에 응답하여 제2 전송 트랜지스터(Q16)가 "턴-온"되어 상보 셀 비트라인(BLBc)과 센스 앰프의 상보 비트라인(BLBs)이 연결된다. 상보 셀 비트라인(BLBc) 데이터는 센스 앰프에서 감지 증폭된 후 센스 앰프의 상보 비트라인(BLBs) 데이터는 다시 상보 셀 비트라인(BLBc)으로 전달된다.
선택 메모리 셀(12) 데이터가 "하이레벨"인 경우, 셀 비트라인(BLc) 및 센스 앰프의 비트라인(BLs)은 "하이레벨"이 된다. 이 경우, 셀 비트라인(BLc) 데이터는 제1 전송 트랜지스트(Q15)의 게이트에 인가되는 승압 전압(VPP)의 제1 제어신호(TRia)에 의하여 센스앰프 비트라인(BLs)의 "하이레벨" 데이터가 완전히 전달된다.
그리고 선택 메모리 셀(12) 데이터가 "로우레벨"인 경우, 셀 비트라인(BLc) 및 센스 앰프의 비트라인(BLs)은 "로우레벨"이 된다. 셀 비트라인(BLc) 데이터는 제1 전송 트랜지스트(Q15)의 게이트에 인가되는 승압 전압(VPP)의 제1 제어신호(TRia)에 의하여 센스앰프 비트라인(BLs)의 "로우레벨" 데이터가 완전히 전달된다.
따라서, 셀 비트라인(BLc)과 센스 앰프 비트라인간에는 데이터 손실없이 감지 증폭된 데이터 레벨이 완전히 전달된다.
반면, 선택 메모리 셀(12) 데이터가 "하이레벨"인 경우, 상보 셀 비트라인(BLBc) 및 센스 앰프의 상보 비트라인(BLBs)은 "로우레벨"이 된다. 이 경우, 상보 셀 비트라인(BLBc) 데이터는 제2 전송 트랜지스트(Q16)의 게이트에 인가되는 전원 전압(VCC)의 제2 제어신호(TRib)에 의하여 센스앰프 상보 비트라인(BLBs)의 "로우레벨" 데이터가 완전히 전달된다.
그러나, 선택 메모리 셀(12) 데이터가 "로우레벨"인 경우, 상보 셀 비트라인(BLBc) 및 센스 앰프의 상보 비트라인(BLBs)은 "하이레벨"이 된다. 이 경우, 상보 셀 비트라인(BLBc) 데이터는 제2 전송 트랜지스트(Q16)의 게이트에 인가되는 전원 전압(VCC)의 제2 제어신호(TRib)에 의하여 센스 앰프 상보 비트라인(BLBs)의 "하이레벨"에서 제2 전송 트랜지스터(Q16) 임계 문턱 전압 만큼 하강한 전압레벨이 된다.
이와 같은 데이터 전송 회로에서는 상보 셀 비트라인(BLBc) 데이터가 선택 메모리 셀(12) 데이터와 무관하므로 센스 앰프 상보 비트라인(BLBs)의 하이레벨 데이터가 상보 셀 비트라인(BLBc)으로 다시 전달될 때, 센스 앰프 상보 비트라인(BLBs)의 하이레벨에서 제2 전송 트랜지스터(Q16) 임계 문턱 전압 만큼 하강한 전압레벨이 되도록 한다. 그러므로 센스 앰프 상보 비트라인에서 상보 비트라인으로의 전하 전달에 따른 부하용량을 줄일수 있다.
또한, 데이터 전송 회로 내의 제2 전송 트랜지스터의 게이트 전압 레벨을 승압 전압에서 전원 전압으로 하강시킴으로써, 데이터 전송 회로 내의 전송 트랜지스터들이 동시에 "턴-온"될 때 급증하는 소모 전력을 줄일수 있다.
도 7은 도 1 내지 도 6의 주요 신호의 타이밍도이다. 이를 참조하여 본 발명의 데이터 전송방법을 전체적으로 설명하면, 다음과 같다.
외부에서 입력되는 로우 어드레스 스트로브(/RAS) 활성 구간내에 입력되는 어드레스 신호에 응답하여 선택 메모리 셀을 선택하는 로우 어드레스 신호(RAi)를 발생한다.
로우 어드레스 신호(RAi)의 활성에 응답하여 접지 전압의 제1 전송 신호(TRG_a) 및 승압 전압의 제2 전송 신호(TRG_b)를 발생하고, 선택 메모리 셀이 존재하는 블락을 인에이블하는 선택 블락 인에이블(BLSi) 신호가 활성하며, 선택 메모리 셀의 워드라인 신호(WLi)가 활성한다.
선택 메모리 셀의 워드라인 신호(WLi)가 활성하여 선택 메모리 셀 데이터를 셀 비트 라인(BLc)으로 출력한다.
제1 및 제2 전송 신호(TRG_a, TRG_b) 및 선택 블락 인에이블(BLSi) 신호의 활성에 응답하여 승압 전압의 제1 제어 신호(TRia) 및 전원 전압의 제2 제어 신호(TRia, TRib)를 발생한다.
제1 및 제2 제어 신호(TRia, TRib)에 응답하여 셀 비트라인(BLc) 및 상보 셀 비트라인(BLBc)의 데이터를 각각 센스 앰프의 비트라인(BLs) 및 상보 비트라인(BLBs)에 전송한다.
도 8은 도 2의 제1 제어 신호를 발생하는 제1 제어부(402)의 다른 일실시예를 나타내는 회로도이다.
도 8에 도시된 제1 제어부(602)는 도 2의 제1 제어부(402)와 거의 동일하다. 다만, 도 8의 제1 제어 신호 발생부(620)와 도 2의 제1 제어 신호 발생부(420)사이에 차이점이 있을 뿐이다. 따라서, 본 명세서에서는 도 2의 제1 제어부(402)와 중복되는 부분에 대한 기술은 생략하고 제1 제어 신호 발생부(620)에 대해서만 기술하고자 한다.
제1 제어 신호 발생부(620)는 제1 전송 신호(TRG_a)의 활성에 응답하여 승압 전압을 가지고, 제2 전송 신호(TRG_b)의 활성에 응답하여 승압 전압에서 피모스 트랜지스터의 임계 문턱 전압만큼 하강된 전압을 가지는 제1 제어 임시 신호(TRia_tmp)를 발생한다.
제어 신호 발생부(620)는 구체적으로, 승압 전압이 소스에 인가되고 게이트와 드레인이 서로 연결되는 전압강하 피모스 트랜지스터(Q41), 제1 전송 신호(TRG_a)가 게이트에 인가되고 승압 전압이 소스에 인가되는 제1 피모스 트랜지스터(Q40) 및 제2 전송 신호(TRG_b)가 게이트에 인가되고 전압강하 피모스 트랜지스터(Q41)의 드레인이 소스에 인가되는 제2 피모스 트랜지스터(Q42)로 구성된다. 제1 피모스 트랜지스터(Q40)의 드레인과 제2 피모스 트랜지스터(Q42)의 드레인은 서로 연결된다.
따라서, 도 8에 도시된 제1 제어부(602)는 본 실시에에서의 선택 메모리 셀의 워드라인이 활성할 때는 승압 전압(VPP)을, 상보 메모리 셀의 워드라인이 활성일때는 승압 전압(VPP)에서 피모스 트랜지스터의 문턱 전압 만큼 하강된 전압을 가지는 제1 제어 신호(TRia)를 발생한다.
그리고, 도 8에 도시된 제1 제어부(602)와 관계되는 제2 제어부는, 도 8의 제1 제어 신호 발생부(620)에서 제1 및 제2 전송 신호(TRG_a 및 TRG_b)가 서로 바뀌어 연결된다.
따라서, 제2 제어부는 선택 블락 인에이블 신호(BLSi)가 활성일 때, 본 실시예에서는 선택 메모리 셀의 워드라인이 활성 일때는 승압 전압(VPP)에서 피모스 트랜지스터의 문턱 전압 만큼 하강된 전압 레벨을, 상보 메모리 셀의 워드라인이 활성할 때는 승압 전압(VPP) 레벨을 가지는 제2 제어 신호(TRib)를 발생한다.
도 9은 도 2의 제1 제어 신호를 발생하는 제1 제어부(402)의 또 다른 실시예를 도시한 회로도이다.
도 9에 도시된 제1 제어부(702)는 도 2의 제1 제어부(402)와 거의 동일하다. 다만, 도 9의 제1 제어 신호 발생부(720)와 도 2의 제1 제어 신호 발생부(420)사이에 차이점이 있을 뿐이다. 따라서, 본 명세서에서는 도 2의 제1 제어부(402)와 중복되는 부분에 대한 기술은 생략하고 제1 제어 신호 발생부(720)에 대해서만 기술하고자 한다.
제1 제어 신호 발생부(720)는 제1 전송 신호(TRG_a)의 활성에 응답하여 승압 전압를, 제2 전송 신호(TRG_b)의 활성에 응답하여 승압 전압에서 엔모스 트랜지스터의 문턱 전압만큼 하강된 전압을 가지는 제1 제어 임시 신호(TRia_tmp)를 발생한다.
제어 신호 발생부(720)는 구체적으로, 제1 전송 신호(TRG_a)가 게이트에 인가되고 승압 전압이 소스에 인가되는 피모스 트랜지스터(Q50) 및 제2 전송 신호(TRG_b)가 게이트에 인가되고 승압 전압이 드레인에 인가되는 엔모스 트랜지스터(Q51)로 구성된다. 피모스 트랜지스터(Q50)의 드레인과 엔모스 트랜지스터(Q51)의 소스는 서로 연결된다.
따라서, 도 9에 도시된 제1 제어부(702)는 본 실시예에서의 선택 메모리 셀의 워드라인이 활성할 때는 승압 전압(VPP)을, 상보 메모리 셀의 워드라인이 활성일때는 승압 전압(VPP)에서 엔모스 트랜지스터의 문턱 전압 만큼 하강된 전압을 가지는 제1 제어 신호(TRia)를 발생한다.
그리고, 도 9에 도시된 제1 제어부(702)와 관계되는 제2 제어부는, 도 9의 제1 제어 신호 발생부(720)에서 제1 및 제2 전송 신호(TRG_a 및 TRG_b)가 서로 바뀌어 연결된다.
따라서, 제2 제어부는 선택 블락 인에이블 신호(BLSi)가 활성일 때, 본 실시예에서는 선택 메모리 셀의 워드라인이 활성 일때는 승압 전압(VPP)에서 엔모스 트랜지스터의 문턱 전압 만큼 하강된 전압 레벨을, 상보 메모리 셀의 워드라인이 활성할 때는 승압 전압(VPP) 레벨을 가지는 제2 제어 신호(TRib)를 발생한다.
도 8 내지 도 9에 도시된 제1 제어부의 실시예에 의하여 전술한 본 발명의 효과를 달성할 수 있음은 명백하다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 데이터 전송 회로 및 데이터 전송 방법에 의하여, 센스 앰프의 상보 비트라인(BLBs)의 "하이레벨" 데이터가 상보 셀 비트라인(BLBc)으로 다시 전달될 때, 전하 전달에 따른 부하용량을 줄일수 있다.
또한, 데이터 전송 회로 내의 상보 셀 비트라인과 센스 앰프의 상보 비트라인을 연결하는 전송 트랜지스터의 게이트 전압 레벨을 승압 전압에서 전원 전압으로 하강시킴으로써, 데이터 전송 회로 내의 전송 트랜지스터들이 동시에 "턴-온"될 때 급증하는 소모 전력을 줄일수 있다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 데이터 전송 회로를 구비하는 디램 장치의 일부분을 나타내는 회로도이다.
도 2는 도 1의 제1 제어 신호를 발생하는 제1 제어부의 일실시예를 나타내는 회로도이다.
도 3은 로우 어드레스 신호 및 상보 로우 어드레스 신호를 제공하는 로우 어드레스 버퍼를 나타내는 블락도이다.
도 4 및 제5는 각각 도 2의 제1 및 제2 전송 신호를 발생하는 전송 신호 발생부를 나타내는 회로도이다.
도 6은 도 1의 제2 제어 신호를 발생하는 제2 제어부의 일실시예를 나타내는 회로도이다.
도 7은 도 1 내지 도 6에서의 주요 신호의 타이밍도이다.
도 8은 본 발명의 제1 제어 신호를 발생하는 제1 제어부의 다른 일실시예를 나타내는 회로도이다.
도 9는 본 발명의 제1 제어 신호를 발생하는 제1 제어부의 또 다른 일실시예를 나타내는 회로도이다.

Claims (14)

  1. 선택되는 선택 메모리 셀 데이터를 상기 선택 메모리 셀과 연결되는 셀 비트라인과 상기 선택 메모리 셀과 연결되지 않는 상보 메모리 셀 데이터를 상기 상보 메모리 셀과 연결되는 상보 셀 비트라인을 통하여 출력하며, 상기 셀 비트라인과 상기 상보 셀 비트라인을 통하여 출력되는 데이터를 증폭하는 센스 앰프를 포함하는 디램 장치에 있어서,
    소정의 제1 제어 신호의 활성에 응답하여, 상기 셀 비트라인을 상기 센스 앰프의 비트라인과 연결하는 제1 전송 트랜지스터;
    소정의 제2 제어 신호의 활성에 응답하여, 상기 상보 셀 비트라인을 상기 센스 앰프의 상보 비트라인과 연결하는 제2 전송 트랜지스터를 구비하며,
    상기 제1 제어 신호의 활성 전압이 상기 제2 제어 신호의 활성 전압 보다 높은 것을 특징으로 하는 데이터 전송 회로.
  2. 제1 항에 있어서,
    상기 제1 제어 신호의 활성 전압은 승압 전압이고,
    상기 제2 제어 신호의 활성 전압은 전원 전압인 것을 특징으로 하는 데이터 전송 회로.
  3. 제2 항에 있어서,
    상기 데이터 전송 회로는 상기 제1 및 제2 제어 신호에 각각 연결되는 보조 출력신호를 제공하는 제1 및 제2 제어부를 더 구비하며,
    상기 제1 및 제2 제어부는,
    상기 선택 메모리 셀이 존재하는 선택 메모리 블락을 인에이블하는 선택 블락 인에이블 신호의 활성에 응답하여 상기 접지 전압쪽의 전압 레벨을 가지는 제1 비교 신호와, 상기 선택 블락 인에이블 신호의 비활성일 때 응답하여 상기 접지 전압쪽의 전압 레벨을 가지는 제2 비교 신호를 발생하는 비교기;
    상기 선택 메모리 셀을 선택하는 로우 어드레스 신호가 활성일 때, 제공되는 제1 및 제 2 전송 신호에 응답하여 상기 승압 전압의 제1 제어 임시 신호를, 상기 전원 전압의 제2 제어 임시 신호를 발생하는 제어 신호 발생부;
    상기 선택 블락 인에이블 신호가 활성일 때, 제공되는 상기 제1 비교 신호에 응답하여 상기 제어 신호 발생부의 상기 제1 및 제2 제어 임시 신호를 보조 출력 신호에 연결하여 상기 제1 및 제2 제어 신호를 발생하는 스위칭부; 및
    상기 선택 블락 인에이블 신호의 비활성일 때, 제공되는 상기 제2 비교 신호에 응답하여 상기 보조 출력 신호를 상기 전원 전압으로 하는 보조 출력부를 구비하는 것을 특징으로 하는 데이터 전송 회로.
  4. 제3 항에 있어서, 상기 제어 신호 발생부는
    상기 제1 전송 신호가 게이트에 인가되고 상기 승압 전압이 소스에 인가되는 제1 피모스 트랜지스터; 및
    상기 제2 전송 신호가 게이트에 인가되고 상기 전원 전압이 소스에 인가되는 제2 피모스 트랜지스터를 구비하는 것을 특징으로 하는 데이터 전송회로.
  5. 제3 항에 있어서,
    상기 제1 및 제2 전송 신호에 연결되는 전송 신호 발생부를 더 구비하며,
    상기 전송 신호 발생부는,
    상기 로우 어드레스 신호의 활성에 응답하여 제1 전송 신호를 발생하는 제1 전송 신호 발생부; 및
    상기 로우 어드레스 신호와 상반된 상보 로우 어드레스 신호에 응답하여 제2 전송 신호를 발생하는 제2 전송 신호 발생부를 구비하는 것을 특징으로 하는 데이터 전송 회로.
  6. 제 1항에 있어서,
    상기 제1 제어 신호의 활성 전압은 승압 전압이고,
    상기 제2 제어 신호의 활성 전압은 상기 승압 전압에서 피모스 트랜지스터의 문턱 전압만큼 하강된 전압인 것을 특징으로 하는 데이터 전송 회로.
  7. 제6 항에 있어서,
    상기 데이터 전송 회로는 상기 제1 및 제2 제어 신호에 각각 연결되는 보조 출력신호를 제공하는 제1 및 제2 제어부를 더 구비하며,
    상기 제1 및 제2 제어부는,
    상기 선택 메모리 셀이 존재하는 선택 메모리 블락을 인에이블하는 선택 블락 인에이블 신호의 활성에 응답하여 상기 접지 전압쪽의 전압 레벨을 가지는 제1 비교 신호와, 상기 선택 블락 인에이블 신호의 비활성일 때 응답하여 상기 접지 전압쪽의 전압 레벨을 가지는 제2 비교 신호를 발생하는 비교기;
    상기 선택 메모리 셀을 선택하는 로우 어드레스 신호가 활성일 때, 제공되는 제1 및 제2 전송 신호에 응답하여 상기 승압 전압의 제1 제어 임시 신호를, 상기 승압 전압에서 피모스 트랜지스터의 문턱 전압만큼 하강된 전압의 제2 제어 임시 신호를 발생하는 제어 신호 발생부;
    상기 선택 블락 인에이블 신호가 활성일 때, 제공되는 상기 제1 비교 신호에 응답하여 상기 제어 신호 발생부의 상기 제1 및 제2 제어 임시 신호를 보조 출력 신호에 연결하여 상기 제1 및 제2 제어 신호를 발생하는 스위칭부; 및
    상기 선택 블락 인에이블 신호의 비활성일 때, 제공되는 상기 제2 비교 신호에 응답하여 상기 보조 출력 신호를 상기 전원 전압으로 하는 보조 출력부를 구비하는 것을 특징으로 하는 데이터 전송 회로.
  8. 제7 항에 있어서, 상기 제어 신호 발생부는
    상기 승압 전압이 소스에 인가되고 게이트와 드레인이 서로 연결되는 전압강하 피모스 트랜지스터;
    상기 제1 전송 신호가 게이트에 인가되고 상기 승압 전압이 소스에 인가되는 제1 피모스 트랜지스터; 및
    상기 제2 전송 신호가 게이트에 인가되고 상기 전원 전압이 소스에 인가되는 제2 피모스 트랜지스터를 구비하는 것을 특징으로 하는 데이터 전송회로.
  9. 제7 항에 있어서,
    상기 제1 및 제2 전송 신호에 연결되는 전송 신호 발생부를 더 구비하며,
    상기 전송 신호 발생부는,
    상기 로우 어드레스 신호의 활성에 응답하여 제1 전송 신호를 발생하는 제1 전송 신호 발생부; 및
    상기 로우 어드레스 신호와 상반된 상보 로우 어드레스 신호에 응답하여 제2 전송 신호를 발생하는 제2 전송 신호 발생부를 구비하는 것을 특징으로 하는 데이터 전송 회로.
  10. 제1 항에 있어서,
    상기 제1 제어 신호의 활성 전압은 승압 전압이고,
    상기 제2 제어 신호의 활성 전압은 상기 승압 전압에서 엔모스 트랜지스터의 문턱 전압만큼 하강된 전압인 것을 특징으로 하는 데이터 전송 회로.
  11. 제10 항에 있어서,
    상기 데이터 전송 회로는 상기 제1 및 제2 제어 신호에 각각 연결되는 보조 출력신호를 제공하는 제1 및 제2 제어부를 더 구비하며,
    상기 제1 및 제2 제어부는,
    상기 선택 메모리 셀이 존재하는 선택 메모리 블락을 인에이블하는 선택 블락 인에이블 신호의 활성에 응답하여 상기 접지 전압쪽의 전압 레벨을 가지는 제1 비교 신호와, 상기 선택 블락 인에이블 신호의 비활성일 때 응답하여 상기 접지 전압쪽의 전압 레벨을 가지는 제2 비교 신호를 발생하는 비교기;
    상기 선택 메모리 셀을 선택하는 로우 어드레스 신호가 활성일 때, 제공되는 제1 및 제2 전송 신호에 응답하여 상기 승압 전압의 제1 제어 임시 신호를, 상기 승압 전압에서 엔모스 트랜지스터의 문턱 전압만큼 하강된 전압의 제2 제어 임시 신호를 발생하는 제어 신호 발생부;
    상기 선택 블락 인에이블 신호가 활성일 때, 제공되는 상기 제1 비교 신호에 응답하여 상기 제어 신호 발생부의 상기 제1 및 제2 제어 임시 신호를 보조 출력 신호에 연결하여 상기 제1 및 제2 제어 신호를 발생하는 스위칭부; 및
    상기 선택 블락 인에이블 신호의 비활성일 때, 제공되는 상기 제2 비교 신호에 응답하여 상기 보조 출력 신호를 상기 전원 전압으로 하는 보조 출력부를 구비하는 것을 특징으로 하는 데이터 전송 회로.
  12. 제11 항에 있어서, 상기 제어 신호 출력부는
    상기 제1 전송 신호가 게이트에 인가되고 상기 승압 전원이 소스에 인가되는 제1 피모스 트랜지스터;
    상기 제2 전송 신호가 게이트에 인가되고 상기 승압 전원이 드레인에 연결되는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 데이터 전송회로.
  13. 제12 항에 있어서,
    상기 제1 및 제2 전송 신호에 연결되는 전송 신호 발생부를 더 구비하며,
    상기 전송 신호 발생부는,
    상기 로우 어드레스 신호의 활성에 응답하여 제1 전송 신호를 발생하는 제1 전송 신호 발생부; 및
    상기 로우 어드레스 신호와 상반된 상보 로우 어드레스 신호에 응답하여 제2 전송 신호를 발생하는 제2 전송 신호 발생부를 구비하는 것을 특징으로 하는 데이터 전송 회로.
  14. 선택되는 선택 메모리 셀 데이터 및 상기 선택 메모리 셀과 연결되지 않는 상보 메모리 셀 데이터를 각각 셀 비트라인 및 상보 셀 비트라인으로 출력하며, 상기 선택 메모리 셀 데이터 및 상기 상보 메모리 셀 데이터를 각각 제1 및 제2 전송 트랜지스터를 통하여 센스 앰프의 비트라인 및 상보 비트라인으로 전달하고, 상기 제1 및 제2 전송 트랜지스터는 각각 제1 및 제2 제어 신호에 의하여 턴온되는 데이터 전송방법에 있어서,
    A) 상기 선택 메모리 셀을 선택하는 로우 어드레스 신호를 발생하는 단계;
    B) 상기 로우 어드레스 신호의 활성에 응답하여 제1 및 제2 전송 신호를 발생하는 단계;
    C) 상기 선택 메모리 셀이 존재하는 블락을 인에이블하는 선택 블락 인에이블 신호를 발생하는 단계;
    D) 상기 선택 블락 인에이블 신호의 활성에 응답하여 상기 제1 및 제2 제어 신호를 발생하는 단계;
    E) 상기 선택 메모리 셀 데이터가 상기 셀 비트라인에, 상기 선택 메모리 셀과 연결되지 않는 상보 메모리 셀 데이터가 상기 상보 셀 비트라인에 제공되는 단계; 및
    F) 상기 제1 및 제2 제어 신호에 응답하여 상기 셀 비트라인 및 상기 상보 셀 비트라인의 데이터를 각각 센스 앰프의 비트라인 및 상보 비트라인에 전송하는 단계를 구비하며,
    상기 제1 제어 신호의 활성 전압이 상기 제2 제어 신호의 활성 전압 보다 높은 것을 특징으로 하는 데이터 전송방법.
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