KR100456598B1 - 서로 상보되는 데이터를 갖는 메모리 셀들이 배열되는메모리 장치 - Google Patents

서로 상보되는 데이터를 갖는 메모리 셀들이 배열되는메모리 장치 Download PDF

Info

Publication number
KR100456598B1
KR100456598B1 KR10-2002-0054169A KR20020054169A KR100456598B1 KR 100456598 B1 KR100456598 B1 KR 100456598B1 KR 20020054169 A KR20020054169 A KR 20020054169A KR 100456598 B1 KR100456598 B1 KR 100456598B1
Authority
KR
South Korea
Prior art keywords
complementary
memory cell
memory
memory cells
sense amplifier
Prior art date
Application number
KR10-2002-0054169A
Other languages
English (en)
Other versions
KR20040022566A (ko
Inventor
최문규
전병길
김기남
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2002-0054169A priority Critical patent/KR100456598B1/ko
Priority to US10/620,022 priority patent/US6961271B2/en
Priority to JP2003286575A priority patent/JP2004103213A/ja
Priority to DE60303721T priority patent/DE60303721T2/de
Priority to EP03018821A priority patent/EP1398787B1/en
Publication of KR20040022566A publication Critical patent/KR20040022566A/ko
Application granted granted Critical
Publication of KR100456598B1 publication Critical patent/KR100456598B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

서로 상보되는 데이터를 갖는 메모리 셀들이 배열되는 메모리 장치가 개시된다. 본 발명의 메모리 장치는 메모리 셀 어레이 블락, 제1 및 제2 센스앰프, 그리고 제1 및 제2 스위치를 포함한다. 메모리 셀 어레이 블락은 메모리 셀과 상보 메모리 셀로 구성되는 한 쌍의 메모리 셀들이 행들 및 열들로 배열되고, 제1 쌍의 메모리 셀들 사이에 제2 쌍의 메모리 셀과 상보 메모리 셀이 배열되어 제1 워드라인과 연결되고, 제3 쌍의 메모리 셀들 사이에 제4 쌍의 메모리 셀과 상보 메모리 셀이 배열되어 제2 워드라인과 연결된다. 제1 센스앰프는 메모리 셀 어레이 블락의 상단부에 배치되고, 제2 센스앰프는 메모리 셀 어레이 블락의 하단부에 배치된다. 제1 스위치는 제1 쌍의 메모리 셀과 상보 메모리 셀이 연결되는 비트라인들을 제1 센스앰프와 연결시키고, 제2 쌍의 메모리 셀과 상보 메모리 셀과 연결되는 비트라인들을 제2 센스앰프와 연결시킨다. 제2 스위치는 제3 쌍의 메모리 셀과 상보 메모리 셀이 연결되는 비트라인들을 제1 센스앰프와 연결시키고, 제4 쌍의 메모리 셀과 상보 메모리 셀과 연결되는 비트라인들을 제2 센스앰프와 연결시킨다. 따라서, 본 발명의 메모리 장치에 의하면, 선택된 메모리 셀과 상보 메모리 셀이 제1 및 제2 스위치를 통해 선택적으로 센스앰프와 연결되기 때문에, 배열되는 센스앰프들의 수가 줄어들고 센스앰프들을 배열함에 있어서 패턴의 밀집도가 낮아진다. 이에 따라, 메모리 장치의 레이아웃 및 집적 공정상 용이하며 동시에 동작하는 센스앰프들의 갯수가 줄어들어 전력 소비가 줄어든다.

Description

서로 상보되는 데이터를 갖는 메모리 셀들이 배열되는 메모리 장치{Memory device arranged memory cells having complementary data}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 서로 상보되는 데이터를 갖는 메모리 셀들이 배열되는 메모리 장치에 관한 것이다.
일반적으로, DRAM 셀은 1 트랜지스터와 1 커패시터(1T-1C)로 구성된다. 1T-1C 구조의 DRAM 셀 대신에 2 트랜지스터와 2 커패시터(2T-2C) 구조의 DRAM 셀이 사용되기도 한다. 2T-2C 구조의 DRAM 셀은 메모리 셀 면적이 큰 단점이 있은 반면에, 하나의 DRAM 셀에다가 서로 상보적인 데이터를 저장하기 때문에 메모리 셀 센싱 마진이 1T-1C 구조의 DRAM 셀보다 2배 정도로 크고 비트라인 센스앰프를 위한 기준 전압이 필요없다는 장점이 있다.
도 1 및 도 2은 2T-2C 구조의 DRAM 단위 셀(100)을 나타내는 도면이다. 도 1을 참조하면, 제1 셀 트랜지스터(101)의 게이트는 워드라인(WL)에, 드레인은 비트라인(BL)에, 그리고 소스는 제1 셀 커패시터(102)의 한쪽 전극에 연결되어 있고, 제1 셀 커패시터(102)의 다른 전극은 플레이트 라인(PL)에 연결되어 있다. 제2 셀 트랜지스터(103)의 게이트는 워드라인(WL)에, 드레인은 상보 비트라인(BLB)에, 그리고 소스는 제2 셀 커패시터(104)의 한쪽 전극에 연결되어 있고, 제2 셀 커패시터(104)의 다른 전극은 플레이트 라인(PL)에 연결되어 있다. 제1 셀 트랜지스터(101)와 제1 셀 커패시터(102)는 메모리 셀(CELL)이 되고 제2 셀 트랜지스터(103)와 제2 셀 커패시터(104)는 상보 메모리 셀(CELLB)이 된다. 따라서 제1 셀 커패시터(102)에 저장되는 데이터는 제2 셀 커패시터(104)에 저장되는 데이터와 서로 상보적이다. 도 2의 2T-2C 구조의 DRAM 단위 셀(200)은 제1 셀 트랜지스터(101) 및 제1 셀 커패시터(102)와 제2 셀 트랜지스터(103) 및 제2 셀 커패시터(104)가 플레이트 라인(PL)을 기준으로 대칭(reflect)되어 레이아웃되어 있다. 도 1과 도 2의 DRAM 셀은 로우(row) 방향(또는 워드라인 방향)과 칼럼(column) 방향으로 복사(copy)되거나 대칭(reflect)되어 메모리 셀 블락 내에 레이아웃된다.
강유전체 메모리 장치(FRAM:Ferroelectric random access memory)는 다양한 구조의 메모리 셀로 구성될 수 있는 데, 도 1 및 도 2의 2T-2C 구조의 DRAM 셀과 비슷한 구조로 2-트랜지스터와 2-커패시터 구조의 FRAM 셀이 있다. 강유전성의 제1 커패시터(302)와 제2 커패시터(304)는 서로 반대 극성으로 자화된다. 도 3 및 도 4의 FRAM 셀 연결구조는 도 1 및 도 2의 DRAM 셀 연결구조와 동일하다. 도 5는 도 2 및 도 4와 같은 단위 셀들(200, 400)로 이루어지는 메모리 어레이를 나타내는 도면이다. 이를 참조하면, 제1 워드라인(WL0)에 연결되는 제1 내지 제8 메모리 셀들(MCi, i=0,1,…,7)과 제2 워드라인(WL1)에 연결되는 제9 내지 제16 메모리 셀들(MCi, i=8,9,…,15)은 비트라인(BLi, i=0,1,2,3)과 상보 비트라인(BLiB, i=0,1,2,3)을 통해 센스앰프들(501, 502, 503, 504)에 연결된다. 제1 및 제3 비트라인/상보 비트라인쌍(BL0/BL0B, BL2/BL2B)은 메모리 셀 어레이의 상단에 위치하는 센스앰프들(501, 503)에, 그리고 제2 및 제4 비트라인/상보 비트라인(BL1/BL1B, BL3, BL3B)은 메모리 셀 어레이의 하단에 위치하는 센스앰프들(502, 504)에 연결된다.
그런데, 이러한 메모리 블락의 배열은 메모리 용량이 커짐에 따라 배열되는 메모리 셀들의 증가와 함께 센스앰프들의 수도 증가된다. 이에 따라 센스앰프들이 차지하는 레이아웃 영역이 커지고, 센스앰프들이 조밀하게 배치되어 집적공정이 어려운 문제점이 발생한다. 게다가, 배열된 센스앰프들(S/A)은 동시에 동작되기 때문에 센스앰프들의 수가 많아지면 전력 소모가 커지는 문제점 또한 있다.
따라서, 서로 상보되는 데이터를 갖는 메모리 셀들의 배열에 있어서 칩 사이즈와 소비 전력을 줄일 수 있는 메모리 셀들의 배열이 요구된다.
본 발명의 목적은 서로 상보되는 데이터를 갖는 메모리 셀들의 배열에 있어서 칩 사이즈를 줄이고 소비 전력을 줄일 수 있는 메모리 블락 배열을 갖는 메모리 장치를 제공하는 데 있다.
도 1은 종래의 일예에 따른 2T-2C 구조의 DRAM 셀을 나타내는 도면이다.
도 2는 종래의 다른 예에 따른 2T-2C 구조의 DRAM 셀을 나타내는 도면이다.
도 3은 종래의 일예에 따른 2T-2C 구조의 FRAM 셀을 나타내는 도면이다.
도 4는 종래의 다른 예에 따른 2T-2C 구조의 FRAM 셀을 나타내는 도면이다.
도 5는 종래의 기술에 따른 도 2 또는 도 4의 메모리 셀로 배열되는 메모리 블락을 나타내는 도면이다.
도 6은 본 발명의 일실시예에 따른 메모리 셀 배열을 갖는 메모리 장치를 나타내는 도면이다.
상기 목적을 달성하기 위하여, 본 발명의 메모리 장치는 메모리 셀 어레이 블락, 제1 및 제2 센스앰프, 그리고 제1 및 제2 스위치를 포함한다. 메모리 셀 어레이 블락은 메모리 셀과 상보 메모리 셀로 구성되는 한쌍의 메모리 셀들이 행들 및 열들로 배열되고, 행 방향으로 배열된 제1 워드라인에 연결되는 제1 및 제2 메모리 셀들과 제1 및 제2 상보 메모리 셀들이 배열되고, 제2 워드라인에 연결되는 제3 및 제4 메모리 셀들과 제3 및 제4 상보 메모리 셀들이 배열되고, 제1 및 제3 메모리 셀과 제2 및 제4 메모리 셀과 제1 및 제2 상보 메모리 셀과 제3 및 제4 상보 메모리 셀이 제1 및 제2 워드라인 사이에 인접하여 배열된다. 제1 센스앰프는 메모리 셀 어레이 블락의 상단부에 배치되고, 제2 센스앰프는 메모리 셀 어레이 블락의 하단부에 배치된다. 제1 스위치는 제1 메모리 셀과 상보 메모리 셀이 연결되는 비트라인들을 제1 센스앰프와 연결시키고, 제2 메모리 셀과 상보 메모리 셀과 연결되는 비트라인들을 제2 센스앰프와 연결시킨다. 제2 스위치는 제3 메모리 셀과 상보 메모리 셀이 연결되는 비트라인들을 제1 센스앰프와 연결시키고, 제4 메모리 셀과 상보 메모리 셀과 연결되는 비트라인들을 제2 센스앰프와 연결시킨다.
바람직하기로, 메모리 장치는 제1 및 제2 메모리 셀들과 제1 및 제2 상보 메모리 셀들 사이에, 그리고 제3 및 제4 메모리 셀들과 제3 및 제4 상보 메모리 셀들 사이에 한쌍의 메모리 셀들이 더 배열된다.
따라서, 본 발명의 메모리 장치에 의하면, 한쌍의 메모리 셀과 상보 메모리 셀 사이에 다른 메모리 셀을 배치하고 선택된 메모리 셀과 상보 메모리 셀은 스위치를 통해 선택적으로 센스앰프와 연결되기 때문에, 배열되는 센스앰프들의 수가 줄어들고 센스앰프들을 배열함에 있어서 패턴의 밀집도가 낮아진다. 이에 따라, 메모리 장치의 레이아웃 및 집적 공정상 용이하며 동시에 동작하는 센스앰프들의 갯수가 줄어들어 전력 소비가 줄어든다.
도 6은 본 발명의 일실시예에 따른 메모리 장치를 나타내는 도면이다. 이를 참조하면, 메모리 장치(600)는 메모리 셀 어레이 블락(610), 제1 및 제2 스위치(620, 630), 그리고 제1 및 제2 센스앰프(640, 650)를 포함한다. 메모리 셀 어레이 블락(610)에는 행들 및 열들로 복수개의 메모리 셀들(MC)과 상보 메모리 셀들(MCB)이 배열되고, 행 방향으로 제1 및 제4 워드라인(WL0, WL1, WL2, WL3)이 배열되고 열 방향으로 제1 내지 제4 비트라인(BLi, i=0,1,2,3)과 상보 제1 내지 제4 비트라인(BLiB, i=0,1,2,3)이 배열된다. 제1 및 제2 워드라인(WL0, WL1)에 연결되는 메모리 셀들(MC)과 상보 메모리 셀들(MCB)은 제3 및 제4 워드라인(WL2, WL3)에 연결되는 메모리 셀들(MC)과 상보 메모리 셀들(MCB)과 동작상 거의 동일하기 때문에, 설명의 편의를 위하여, 대표적으로 제1 및 제2 워드라인(WL0, WL1)에 연결되는 메모리 셀들(MC)과 상보 메모리 셀들(MCB)에 대하여 설명된다. 메모리 셀들(MC)과상보 메모리 셀들(MCB) 중 예컨대 MC0 셀과 MC0B 셀은 하나의 단위 메모리 셀(100, 도 1 또는 300, 도 3)을 구성한다.
제1 및 제2 메모리 셀들과 상보 메모리 셀들(MC0, MC1, MC0B, MC1B)은 제1 워드라인(WL0)에 연결되고, 제3 및 제4 메모리 셀들과 상보 메모리 셀들(MC2, MC3, MC2B, MC3B)은 제2 워드라인(WL1)에 연결된다. 제1 메모리 셀(MC0)과 제3 메모리 셀(MC2), 제2 메모리 셀(MC1)과 제4 메모리 셀(MC3), 제1 상보 메모리 셀(MC0B)과 제3 상보 메모리 셀(MC2B), 그리고 제2 상보 메모리 셀(MC1B)과 제4 상보 메모리 셀(MC3B) 각각은 제1 워드라인(WL0)과 제2 워드라인(WL1) 사이에 인접하여 배열된다. 제1 메모리 셀(MC0)은 제1 비트라인(BL0)에, 제3 메모리 셀(MC2)은 제2 비트라인(BL1)에, 제2 메모리 셀(MC1)은 제3 비트라인(BL2)에, 제4 메모리 셀(MC3)은 제4 비트라인(BL3)에, 제1 상보 메모리 셀(MC0B)은 제1 상보 비트라인(BL0B)에, 제3 상보 메모리 셀(MC2B)은 제2 상보 비트라인(BL1B)에, 제2 상보 메모리 셀(MC1B)은 제3 상보 비트라인(BL2B)에, 그리고 제4 상보 메모리 셀(MC3B)은 제4 상보 비트라인(BL3B)에 연결된다.
제1 센스앰프(640)는 메모리 셀 어레이 블락(610)의 상단에 위치하고, 제1 스위치(620)를 통하여 제1 비트라인과 제1 상보 비트라인(BL0, BL0B)과 연결되고 제2 스위치(630)를 통하여 제2 비트라인과 제2 상보 비트라인(BL1, BL1B)과 연결된다. 제2 센스앰프(650)는 메모리 셀 어레이 블락(610)의 하단에 위치하고, 제1 스위치(620)를 통하여 제3 비트라인과 제3 상보 비트라인(BL2, BL2B)과 연결되고 제2 스위치(630)를 통하여 제4 비트라인과 제4 상보 비트라인(BL3, BL3B)과 연결된다.제1 스위치(620)가 온(on)되면 제1 비트라인 및 상보 비트라인(BL0, BL0B)이 제1 센스앰프(640)로, 그리고 제3 비트라인 및 상보 비트라인(BL2, BL2B)이 제2 센스앰프(650)로 연결된다. 제2 스위치(630)가 온(on)되면 제2 비트라인 및 상보 비트라인(BL1, BL1B)이 제1 센스앰프(640)로, 그리고 제4 비트라인 및 상보 비트라인(BL3, BL3B)이 제2 센스앰프(650)로 연결된다.
이러한 메모리 장치(600)의 독출 동작을 살펴보면 다음과 같다. 제1 워드라인(WL0)이 인에이블되고 제1 스위치(620)가 온(on)되면, 제1 메모리 셀(MC0) 데이터와 제1 상보 메모리 셀(MC0B) 데이터는 제1 센스앰프(640)로 전달되어 감지 증폭되고 제2 메모리 셀(MC1) 데이터와 제2 상보 메모리 셀 데이터(MC1B) 데이터는 제2 센스앰프(650)로 전달되어 감지 증폭된다. 이 때, 제2 스위치(630)는 오프되어 있기 때문에, 제2 비트라인과 상보 비트라인(BL1, BL1B)은 제1 센스앰프(640)과 연결되지 않고 접지 전압(VSS) 레벨로 설정되며 제4 비트라인과 상보 비트라인(BL3, BL3B)은 제2 센스앰프(650)과 연결되지 않고 접지 전압(VSS) 레벨로 설정된다.
제2 워드라인(WL1)이 인에이블되고 제2 스위치(630)가 온되면, 제3 메모리 셀(MC2) 데이터와 제3 상보 메모리 셀 데이터(MC2B) 데이터는 제1 센스앰프(640)로 전달되어 감지 증폭되고 제4 메모리 셀(MC3) 데이터와 제4 상보 메모리 셀 데이터(MC3B)는 제2 센스앰프(650)로 전달되어 감지 증폭된다. 이 때 제1 스위치(620)는 오프되어 있기 때문에, 제1 비트라인과 상보 비트라인(BL0, BL0B)은 제1 센스앰프(640)과 연결되지 않고 접지 전압(VSS) 레벨로 설정되며 제3 비트라인과 상보 비트라인(BL2, BL2B)은 제2 센스앰프(650)과 연결되지 않고 접지전압(VSS) 레벨로 설정된다.
따라서, 본 발명의 메모리 장치(600)에 따른 메모리 배열에 의하면, 한쌍의 메모리 셀(CELL)과 상보 메모리 셀(CELLB) 사이에 다른 메모리 셀(CELL)이 한개 존재하도록 배열되고, 한쌍의 메모리 셀(CELL)과 상보 메모리 셀(CELLB)은 제1 및 제2 스위치(620, 630)를 통해 선택적으로 센스앰프들(640, 650)과 연결된다. 이에 따라, 동일한 수의 메모리 셀들을 배열하는 데 있어서, 센스앰프(640, 650) 갯수는 도 5의 종래의 메모리 장치(500) 내 배열되는 센스앰프(501, 502, 503, 504) 갯수의 반에 해당한다. 그러므로, 센스앰프들을 배열함에 있어서 패턴의 밀집도가 낮아져 레이아웃 및 집적 공정상 용이하다. 또한 동시에 동작하는 센스앰프들의 갯수도 반으로 줄어들게 되어 전력 소비가 줄어들게 된다.
이상에서, 본 발명은 실시예를 들어 기술하였지만 이는 예시적인 것에 불과하며 본 발명의 기술적 사상 및 범위를 제한하거나 한정하는 것은 아니다. 본 발명의 실시예는 한쌍의 메모리 셀과 상보 메모리 셀 사이에 다른 메모리 셀이 한개 존재하는 예에 대하여 기술하고 있지만, 하나의 메모리 셀 이외에 다양한 수의 메모리 셀들이 존재할 수 있음은 물론이다. 그러므로, 본 발명의 기술적 사상 및 범위를 벗어나지 않는 한도 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 본 발명의 메모리 장치에 의하면, 한쌍의 메모리 셀과 상보 메모리 셀 사이에 다른 메모리 셀을 배치하고 선택된 메모리 셀과 상보 메모리 셀은 스위치를 통해 선택적으로 센스앰프와 연결되기 때문에, 배열되는 센스앰프들의 수가줄어들고 센스앰프들을 배열함에 있어서 패턴의 밀집도가 낮아진다. 이에 따라, 메모리 장치의 레이아웃 및 집적 공정상 용이하며 동시에 동작하는 센스앰프들의 갯수가 줄어들어 전력 소비가 줄어든다.

Claims (3)

  1. 메모리 셀과 상보 메모리 셀로 구성되는 한쌍의 메모리 셀들이 행들 및 열들로 배열되고, 상기 행 방향으로 배열된 제1 워드라인에 연결되는 상기 제1 및 제2 메모리 셀들과 제1 및 제2 상보 메모리 셀들이 배열되고, 제2 워드라인에 연결되는 상기 제3 및 제4 메모리 셀들과 제3 및 제4 상보 메모리 셀들이 배열되고, 상기 제1 및 제2 워드라인 사이에 상기 제1 메모리 셀과 제3 메모리 셀 끼리, 상기 제2 메모리 셀과 제4 메모리 셀 끼리, 상기 제1 상보 메모리 셀과 제2 상보 메모리 셀 끼리, 상기 제3 상보 메모리 셀과 제4 상보 메모리 셀 끼리 인접하여 배열되는 메모리 셀 어레이 블락;
    상기 메모리 셀 어레이 블락의 상단부에 배치되는 제1 센스앰프;
    상기 메모리 셀 어레이 블락의 하단부에 배치되는 제2 센스앰프;
    상기 제1 메모리 셀과 상보 메모리 셀이 연결되는 비트라인들을 상기 제1 센스앰프와 연결시키고 상기 제2 메모리 셀과 상보 메모리 셀과 연결되는 비트라인들을 상기 제2 센스앰프와 연결시키는 제1 스위치; 및
    상기 제3 메모리 셀과 상보 메모리 셀이 연결되는 비트라인들을 상기 제1 센스앰프와 연결시키고 상기 제4 메모리 셀과 상보 메모리 셀과 연결되는 비트라인들을 상기 제2 센스앰프와 연결시키는 제2 스위치를 구비하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 메모리 장치는
    상기 제1 및 제2 메모리 셀들과 상기 제1 및 제2 상보 메모리 셀들 사이에, 그리고 상기 제3 및 제4 메모리 셀들과 상기 제3 및 제4 상보 메모리 셀들 사이에 상기 한쌍의 메모리 셀들이 더 배열되는 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서, 상기 메모리 장치는
    상기 제1 워드라인이 인에이블되어 상기 제1 메모리 셀과 상보 메모리 셀이 상기 제1 센스 앰프와 연결되고 상기 제2 메모리 셀과 상보 메모리 셀이 상기 제2 센스 앰프와 연결될 때, 상기 제2 워드라인에 연결된 상기 제3 및 제4 메모리 셀들과 상보 메모리 셀들이 연결되는 비트라인들과 상보 비트라인들은 접지 전압 레벨로 설정되는 것을 특징으로 하는 메모리 장치.
KR10-2002-0054169A 2002-09-09 2002-09-09 서로 상보되는 데이터를 갖는 메모리 셀들이 배열되는메모리 장치 KR100456598B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR10-2002-0054169A KR100456598B1 (ko) 2002-09-09 2002-09-09 서로 상보되는 데이터를 갖는 메모리 셀들이 배열되는메모리 장치
US10/620,022 US6961271B2 (en) 2002-09-09 2003-07-14 Memory device in which memory cells having complementary data are arranged
JP2003286575A JP2004103213A (ja) 2002-09-09 2003-08-05 互いに相補されるデータを有するメモリセルが配列されるメモリ装置
DE60303721T DE60303721T2 (de) 2002-09-09 2003-08-19 Speichervorrichtung mit Speicherzelleinheiten aus einer Speicherzelle und einer komplementären Speicherzelle, und ein Leseverfahren
EP03018821A EP1398787B1 (en) 2002-09-09 2003-08-19 Memory device having memory cell units each composed of a memory and complementary memory cell and reading method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0054169A KR100456598B1 (ko) 2002-09-09 2002-09-09 서로 상보되는 데이터를 갖는 메모리 셀들이 배열되는메모리 장치

Publications (2)

Publication Number Publication Date
KR20040022566A KR20040022566A (ko) 2004-03-16
KR100456598B1 true KR100456598B1 (ko) 2004-11-09

Family

ID=36129266

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0054169A KR100456598B1 (ko) 2002-09-09 2002-09-09 서로 상보되는 데이터를 갖는 메모리 셀들이 배열되는메모리 장치

Country Status (5)

Country Link
US (1) US6961271B2 (ko)
EP (1) EP1398787B1 (ko)
JP (1) JP2004103213A (ko)
KR (1) KR100456598B1 (ko)
DE (1) DE60303721T2 (ko)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030036698A1 (en) * 2001-08-16 2003-02-20 Robert Kohler Interventional diagnostic catheter and a method for using a catheter to access artificial cardiac shunts
JP2007157322A (ja) * 2005-12-07 2007-06-21 Samsung Electronics Co Ltd 半導体メモリ装置
US20090257263A1 (en) * 2008-04-15 2009-10-15 Vns Portfolio Llc Method and Apparatus for Computer Memory
US8130559B1 (en) * 2008-08-06 2012-03-06 Altera Corporation MEMS switching device and conductive bridge device based circuits
US8477526B2 (en) * 2011-04-27 2013-07-02 Robert Newton Rountree Low noise memory array
ITTO20120682A1 (it) * 2012-07-31 2014-02-01 St Microelectronics Pvt Ltd Dispositivo di memoria non volatile con celle raggruppate
US10355002B2 (en) 2016-08-31 2019-07-16 Micron Technology, Inc. Memory cells, methods of forming an array of two transistor-one capacitor memory cells, and methods used in fabricating integrated circuitry
EP3507804A4 (en) 2016-08-31 2020-07-15 Micron Technology, INC. FERROELECTRIC STORAGE CELLS
EP3840046A1 (en) 2016-08-31 2021-06-23 Micron Technology, Inc. Memory cells and memory arrays
CN109155312B (zh) 2016-08-31 2023-05-02 美光科技公司 存储器单元及存储器阵列
KR102160178B1 (ko) 2016-08-31 2020-09-28 마이크론 테크놀로지, 인크 메모리 어레이
WO2018044510A1 (en) 2016-08-31 2018-03-08 Micron Technology, Inc. Apparatuses and methods including two transistor-one capacitor memory and for accessing same
JP6737953B2 (ja) 2016-08-31 2020-08-12 マイクロン テクノロジー，インク． 強誘電体メモリを含む装置および強誘電体メモリにアクセスするための方法
WO2018044479A1 (en) 2016-08-31 2018-03-08 Micron Technology, Inc. Sense amplifier constructions
EP3507830A4 (en) 2016-08-31 2020-04-01 Micron Technology, Inc. STORAGE CELLS AND STORAGE ARRAYS
WO2018044486A1 (en) 2016-08-31 2018-03-08 Micron Technology, Inc. Apparatuses and methods including ferroelectric memory and for operating ferroelectric memory
CN109155310B (zh) 2016-08-31 2023-03-31 美光科技公司 存储器单元及存储器阵列
CN110192280A (zh) 2017-01-12 2019-08-30 美光科技公司 存储器单元、双晶体管单电容器存储器单元阵列、形成双晶体管单电容器存储器单元阵列的方法及用于制造集成电路的方法
US10867675B2 (en) * 2017-07-13 2020-12-15 Micron Technology, Inc. Apparatuses and methods for memory including ferroelectric memory cells and dielectric memory cells
EP3676835A4 (en) 2017-08-29 2020-08-19 Micron Technology, Inc. MEMORY CIRCUIT
US10347322B1 (en) * 2018-02-20 2019-07-09 Micron Technology, Inc. Apparatuses having memory strings compared to one another through a sense amplifier
CN114155896B (zh) * 2020-09-04 2024-03-29 长鑫存储技术有限公司 半导体装置
DE102020211842A1 (de) * 2020-09-22 2022-03-24 Infineon Technologies Ag Speichervorrichtungen und Verfahren zum Betreiben derselben

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR890001083A (ko) * 1987-06-02 1989-03-18 원본미기재 영속성 메모리 셀 회로 및 데이타 상태 기록 및 판독 방법
US5864496A (en) * 1997-09-29 1999-01-26 Siemens Aktiengesellschaft High density semiconductor memory having diagonal bit lines and dual word lines
KR20000031901A (ko) * 1998-11-11 2000-06-05 윤종용 데이터 전송 회로 및 그 데이터 전송방법
JP2002237196A (ja) * 2001-02-13 2002-08-23 Nec Corp メモリとその動作方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4599704A (en) * 1984-01-03 1986-07-08 Raytheon Company Read only memory circuit
JPH02231759A (ja) * 1989-03-03 1990-09-13 Mitsubishi Electric Corp 半導体装置
US5218566A (en) * 1991-08-15 1993-06-08 National Semiconductor Corporation Dynamic adjusting reference voltage for ferroelectric circuits
JPH09147576A (ja) * 1995-11-24 1997-06-06 Sony Corp 強誘電体記憶装置
JP3741231B2 (ja) * 1996-06-10 2006-02-01 株式会社日立製作所 不揮発性記憶装置
JPH11306751A (ja) * 1998-04-22 1999-11-05 Toshiba Corp 半導体記憶装置
JP4754050B2 (ja) * 1999-08-31 2011-08-24 富士通セミコンダクター株式会社 １対のセルにデータを記憶するｄｒａｍ
US6272054B1 (en) * 2000-10-31 2001-08-07 International Business Machines Corporation Twin-cell memory architecture with shielded bitlines for embedded memory applications
JP2002216471A (ja) * 2001-01-17 2002-08-02 Mitsubishi Electric Corp 半導体記憶装置
JP4392680B2 (ja) * 2002-09-05 2010-01-06 エルピーダメモリ株式会社 半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR890001083A (ko) * 1987-06-02 1989-03-18 원본미기재 영속성 메모리 셀 회로 및 데이타 상태 기록 및 판독 방법
US5864496A (en) * 1997-09-29 1999-01-26 Siemens Aktiengesellschaft High density semiconductor memory having diagonal bit lines and dual word lines
KR20000031901A (ko) * 1998-11-11 2000-06-05 윤종용 데이터 전송 회로 및 그 데이터 전송방법
JP2002237196A (ja) * 2001-02-13 2002-08-23 Nec Corp メモリとその動作方法

Also Published As

Publication number Publication date
EP1398787B1 (en) 2006-03-01
US6961271B2 (en) 2005-11-01
KR20040022566A (ko) 2004-03-16
US20040047197A1 (en) 2004-03-11
DE60303721T2 (de) 2006-09-21
DE60303721D1 (de) 2006-04-27
EP1398787A1 (en) 2004-03-17
JP2004103213A (ja) 2004-04-02

Similar Documents

Publication Publication Date Title
KR100456598B1 (ko) 서로 상보되는 데이터를 갖는 메모리 셀들이 배열되는메모리 장치
US6845033B2 (en) Structure and system-on-chip integration of a two-transistor and two-capacitor memory cell for trench technology
JP4647313B2 (ja) 半導体メモリ
JP2009059735A (ja) 半導体記憶装置
US20090010038A1 (en) Low resistance plate line bus architecture
JP2003263886A (ja) ビット線容量を最適化できる強誘電体メモリ
KR20030024223A (ko) 불휘발성 강유전체 메모리 및 그 구동방법
JP2006286090A (ja) 半導体記憶装置
US7567474B2 (en) Semiconductor storage device
JP3597185B2 (ja) 強誘電体メモリ
JP3913451B2 (ja) 半導体記憶装置
KR100316241B1 (ko) 비휘발성 강유전체 메모리
KR100621769B1 (ko) 반도체 메모리 장치에서의 비트라인 배치구조
KR100449953B1 (ko) 강유전체 메모리 장치의 셀어레이
KR100447222B1 (ko) 강유전체 메모리 및 그의 구동방법
KR100893581B1 (ko) 계층적 비트라인 구조를 갖는 메모리 장치
JP4024049B2 (ja) 強誘電体メモリ
KR20030094548A (ko) 이웃하는 2개의 비트라인쌍이 하나의 감지 증폭기를공유하는 트윈 셀 메모리
KR20040095926A (ko) 셀어레이의 누설 전류를 줄일 수 있는 메모리 장치
KR20070098039A (ko) 오픈 비트라인 구조를 갖는 반도체 메모리 장치
KR20050097121A (ko) 비휘발성 메모리 소자
KR20010089224A (ko) 집적된 디램 메모리 셀 및 디램 메모리
KR19990021586A (ko) 강유전체 메모리 소자

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20081103

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee