KR890001083A - 영속성 메모리 셀 회로 및 데이타 상태 기록 및 판독 방법 - Google Patents

영속성 메모리 셀 회로 및 데이타 상태 기록 및 판독 방법 Download PDF

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KR890001083A
KR890001083A KR1019880006612A KR880006612A KR890001083A KR 890001083 A KR890001083 A KR 890001083A KR 1019880006612 A KR1019880006612 A KR 1019880006612A KR 880006612 A KR880006612 A KR 880006612A KR 890001083 A KR890001083 A KR 890001083A
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ferroelectric capacitor
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티.에반스 2세 죠셉
디. 밀러 윌리암
에이취. 워맥 리챠드
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원본미기재
크라이샐리스 코포레이션
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Abstract

내용 없음

Description

영속성 메모리 셀 회로 및 데이터 상태 기록 및 판독 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 강유전체 캐패시터의 분극 특성을 도시하는 지기이력(hysteresis)곡선,
제 2 도는 본 발명에 따른 단일 셀 강유전체 캐패시터 메모리 회로도,
제 3 도는 제 2 도에 도시된 메모리 회로에 대한 데이터 상태의 판독을 나타내는 파형도.

Claims (60)

  1. 다수의 분극 상태중 하나를 선택적으로 기억시키기 위한 강유전체 캐패시터와, 상기 강유전체 캐패시터의 분극 상태를 판독하기 위해 전하 신호를 발생하도록 상기 강유전체 캐패시터에 전압 펄스로 인가하기 위한 수단과, 상기 강유전체 캐패시터로부터 상기 전하 신호를 수신하기 위한 수단과, 접속하기 위한 수단에 의해 메모리 셀 회로에 대한 선택 신호를 수신하자마자 상기 전하 신호를 전달하기 위해 상기 수신하기 위한 수단에 상기 강유전체 캐패시터를 접속하기 위한 수단을 구비하는 것을 특징으로 하는 영속성 메모리 셀.
  2. 제 1 항에 있어서, 상기 전압 펄스를 인가하기 위한 수단이 상기 전압 펄스를 발생하기 위한 구동 라인 디코더와 상기 전압 펄스를 상기 디코더로부터 상기 강유전체 캐패시터로 전달하기 위한 구동 라인을 포함하는 것을 특징으로 하는 영속성 메모리 셀.
  3. 제 1 항에 있어서, 상기 전하 신호를 수신하기 위한 상기 수단이 비트 라인상의 전하 신호를 검출하는 감지 증폭기에 접속된 비트 라인인 것을 특징으로 하는 영속성 메모리 셀.
  4. 제 1 항에 있어서, 상기 강유전체 캐패시터를 접속하기 위한 상기 수단이 선택 신호를 수신하도록 접속된 게이트 단자와, 상기 강유전체 캐패시터와 상기 전하 신호를 수신하기 위한 상기 수단 사이에 접속된 소스 단자 및 드레인 단자를 가진 MOS 트랜지스터를 포함하는 것을 특징으로 하는 영속성 메모리 셀.
  5. 제 1 항에 있어서, 상기 강유전체 캐패시터가 전압 펄스를 인가하기 위한 상기 수단과 상기 접속하기위한 수단 사이에 접속되어 있는 것을 특징으로 하는 영속성 메모리 셀.
  6. 제 1 항에 있어서, 상기 강유전체 캐패시터가 상기 접속하기 위한 수단과 상기 수신하기 위한 수단 사이에 접속되어 있는 것을 특징으로 하는 영속성 메모리 셀.
  7. 분극 상태가 메모리 셀내에 저장하기 위한 데이터 상태에 각각 대응하도록, 제 1 및 제 2 분극 상태를 기억시키기 위한 강유전체 캐패시터와, 상기 강유전체 캐패시터에 데이터 신호를 제공하기 상기 강유전체 캐패시터로부터 데이터 신호를 수신하기 위한 비트 라인과, 구동 라인과 비트 라인 사이의 전계와, 상기 비트 라인으로의 전하 전달에 의해 상기 강유전체 캐패시터로부터의 분극 상태를 판독하기 위한 구동펄스에 기인하여, 상기 분극 상태를 상기 강유전체 캐패시터에 셋팅시키기 위해 예정된 구동 펄스를 상기 강유전체 캐패시터에 공급하기 위한 구동 라인과, 상기 피트 라인과 상기 구동 라인 사이에 상기 강유전체 캐패시터를 직렬로 선택적으로 접속하기 위해 상기 강유전체 캐패시터에 접속된 억세스 트랜지스터를 구비하는 것을 특징으로 하는 영속성 메모리 셀.
  8. 제 7 항에 있어서, 상기 억세스 트랜지스터가 상기 메모리 셀에 대한 선택 신호를 수신하기 위해 워드라인에 접속된 게이트 단자와, 상기 구동 라인 또는 상기 비트 라인중 한 라인과 상기 캐패시터의 한 단자사이에 접속된 소스 단자 및 드레인 단자를 가진 전계 효과 트랜지스터인 것을 특징으로 하는 영속성 메모리 셀.
  9. 제 1 및 제 2 단자를 가지며, 제 1 및 제 2 분극 상태를 기억시키기 위한 강유전체 캐패시터와, 상기 강유전체 캐패시터의 제 1 단자에 접속되어 상기 강유전체 캐패시터에 인가하기 위한 구동 펄스를 수신하기 위한 구동 라인과, 상기 제 2 트랜지스터 단자는 상기 강유전체 캐패시터의 상기 제 2 단자에 접속되어 있으며, 제 2 및 제 3 단자 사이의 임피던스를 낮게 하도록 상기 트랜지스터를 활성화시키기 위해 메모리 회로 선택 신호를 수신하기 위한 제 1 단자를 가진 트랜지스터와, 상기 트랜지스터의 제 3 단자에 접속되며, 상기 강유전체 캐패시터의 분극 상태에 각각 대응하는 데이터 신호를 상기 트랜지스터에 전달하고 상기 데이터 신호를 상기 트랜지스터로부터 수신하기 위한 비트 라인을 구비하는 것을 특징으로 하는 영속성 메모리 셀.
  10. 제 9 항에 있어서, 상기 트랜지스터가 MOS트랜지스터이며, 제 1 단자는 상기 MOS 트랜지스터의 게이트 단자이고 상기 제 2 및 제 3 단자는 상기 트랜지스터의 소스 및 드레인 단자인 것을 특징으로 하는 영속성 메모리 셀.
  11. 제 9 항에 있어서, 상기 트랜지스터에 상기 선택 신호를 공급하도록 접속된 워드 라인을 더 포함하되, 상기 워드 라인은 상기 비트 라인에 직각으로 위치하고, 상기 구동 라인은 상기 비트 라인이나 상기 워드 라인중 한 라인에 평행하게 위치되는 것을 특징으로 하는 영속성 메모리 셀.
  12. 데이터 상태에서 대응하는 분극 상태를 기억시키기 위한 제 1 및 제 2 강유전체 캐패시터와, 상기 제 1 및 제 2 강유전체 캐패시터에 각각 대응하는 제 1 및 제 2 억게스 트랜지스터와, 상기 제 1 캐패시터와 상기 제 1 트랜지스터가 구동 라인과 제 1 비트 라인 사이에 직렬로 접속되고 상기 제 2 캐패시터와 상기 제 2 트랜지스터가 구동 라인과 제 2 비트 라인 사이에 직렬로 접속되는 그런 구동 라인과 제 1 비트 라인 및 제 2 비트라인과, 메모리 셀로부터 데이터 상태를 판독하거나 상기 캐패시터에 분극 상태를 셋팅시킴으로써 데이터 상태를 메모리 셀에 기억시키기 위해, 상기 캐패시터에 기억된 분극 상태를 판독하는 것을 허용하도록 메모리 셀에 대한 선택 신호를 수신하자마자 상기 엑세스 트랜지스터를 턴 온시키기 위해 상기 억세스 트랜지스터의 제어 단자에 접속되는 워드 라인을 구비하는 것을 특징으로 하는 영속성 메모리 셀.
  13. 제12항에 있어서, 상기 메모리 셀로부터 판독된 데이터 상태를 나타내는 전압 상태를 반전시키도록 상기 비트 라인을 차동적으로 구동시키기 위한 그 입력에 접속된 제 1 및 제 2 비트 라인을 가진 차동 감지 증폭기를 더 구비하는 것을 특징으로 하는 영속성 메모리 셀.
  14. 제12항에 있어서, 상기 제 1 및 제 2 비트 라인에 접속된 입력 단자를 가진 차동 감지 증폭기를 포함하고, 상기 강유전체 캐패시터에 반대 분극 상태를 기억시키기 위해 상기 감지 증폭기의 작동에 의해 상기 비트 라인을 차동 전압 상태로 구동시키도록 데이터 상태를 수신하기 위한 입력 단자를 더 포함하는 것을 특징으로 하는 영속성 메모리 셀.
  15. 제12항에 있어서, 상기 제 1 및 제 2 비트 라인상의 전압 상태를 등화시키기 위한 수단을 포함하는 것을 특징으로 하는 영속성 메모리 셀.
  16. 다수의 개별 구동 라인과 공동 비트 라인 사이에 억세스 트랜지스터와 직렬로 접속된 강유전체 캐패시터를 각각 포함하는 다수의 메모리 셀과, 상기 메모리 셀중 한 셀에 대한 선택 신호로 수신하자마자 상기 각각의 억세스 트랜지스터를 확성화 시키기 위해 상기 다수의 억세스 트랜지스터에 대한 제어 단자에 각각 접속된 다수의 워드 라인과, 상기 선택된 메모리 셀에 접속된 비트 라인에 접속되는 제 1 입력과 기준 신호를 수신하도록 접속된 제 2 입력을 갖고 데이타 입력/출력 단자를 가지며, 거기에 접속된 상기 메모리 셀중 하나로부터 데이타 상태를 판독하고 판독된 데이타 상태를 상기 입력/출력 단자에 인가하기 위해 제 1 및 제 2 입력 라인을 차동적으로 구동시키고, 수신된 데이타 상태를 상기 메모리 셀중 선택된 셀에 기록하기 위해 상기 입력/출력 단자에서 수신된 데이터 상태에 대응하는 한 셋트의 예정된 전압 상태중 한 상태로 상기 선택된 메모리 셀에 접속된 비트 라인을 구동시키기 위한 증폭기이며, 상기 메모리 셀로부터 판독되고 상기 메모리 셀에 기록하기 위한 차동 감지 증폭기를 구비하는 것을 특징으로 하는 영속성 메모리 회로.
  17. 제16항에 있어서, 상기 기준 신호에 예정된 전압인 것을 특징으로 하는 영속성 메모리 회로.
  18. 제16항에 있어서, 각각의 상기 다수의 메모리 셀에 대해 개별 상보 메모리 셀을 포함하되, 대응하는 상보 메모리 셀의 출력은 상기 감지 증폭기에 상기 기준 신호를 제공하기 위해 비트 라인을 통해 전송되는 것을 특징으로 하는 영속성 메모리 회로.
  19. 제16항에 있어서, 각각의 셋트가 개별 공통 비트 라인을 가져 상기 메모리 셀의 행과 열을 포함하는 메모리 회로 매트릭스를 형성하는 다수 셋트의 상기 메모리 셀을 포함하는 것을 특징으로 하는 영속성 메모리 회로.
  20. 제16항에 있어서, 상기 비트 라인으로부터 상기 감지 증폭기를 분리하기 위한 수단을 포함하는 것을 특징으로 하는 영속성 메모리 회로.
  21. 제16항에 있어서, 상기 다수의 메모리 셀에 대한 더미 강유전체 캐패시터 메모리 셀과, 상기 더미 강유전체 캐패시터 메모리 셀의 출력을 상기 감지 증폭기에 기준 신호로서 제공하도록 접속된 비트 라인을 포함하는 것을 특징으로 하는 영속성 메모리 회로.
  22. 다수의 개별 비트 라인과 하나의 공통 구동 라인 사이에 억세스 트랜지스터와 직렬로 접속된 강유전체 캐패시터를 각각 포함하는 다수의 메모리 셀과, 상기 메모리 셀중 하나에 대한 선택 신호를 수신하자마자 상기 트랜지스터를 활성화시키기 위해 상기 억세스 트랜지스터에 대한 제어 단자에 접속된 워드 라인과, 대응하는 비트 라인에 접속된 제 1 입력과 기준 신호를 수신하도록 접속된 제 2 입력을 각각 갖고 데이터 입력/출력 단자를 가지며, 거기에 접속된 상기 메모리 셀중 하나로부터 데이터 상태를 판독하고, 판독된 데이터 상태를 상기 입력/출력 단자에 인가하기 위한 상기 제 1 및 제 2 입력을 차동적으로 구동시키고, 수신된 데이터 상태를 상기 메모리 셀중에서 대응하는 한 셀에 기록시키기 위해 상기 입력/출력 단자에서 수신된 데이타 상태에 대응하는 예정된 전압상태로 상기 메모리 셀에 접속된 대응하는 비트 라인을 구동시키기 위한 증폭기이며, 상기 메모리 셀로부터 판독 및 기록하기 위한 상기 비트 라인에 각각 대응하는 다수의 차동 감지 증폭기를 구비하는 것을 특징으로 하는 영속성 메모리 회로.
  23. 제22항에 있어서, 상기 기준 신호가 예정된 전압인 것을 특징으로 하는 영속성 메모리 회로.
  24. 제22항에 있어서, 각각의 상기 다수의 메모리 셀에 대한 개별 상보 메모리 셀을 포함하되, 각각의 상기 다수의 메모리 셀에 대한 대응하는 상보 메모리 셀의 출력은 대응하는 감지 증폭기의 제 2 입력에 상기 기준 신호를 제공하기 위해 비트 라인을 통해 전달되는 것을 특징으로 하는 영속성 메모리 회로.
  25. 제22항에 있어서, 각각의 셋트가 개별 공통 구동 라인을 가져 상기 메모리 셀의 행과 열을 포함하는 메모리 회로 매트릭스를 형성하는 다수 셋트의 메모리 셀을 포함하는 것을 특징으로 하는 영속성 메모리 회로.
  26. 제22항에 있어서, 대응하는 비트 라인으로부터 상기 감지 증폭기를 분리하기 위한 개별 수단을 포함하는 것을 특징으로 하는 영속성 메모리 회로.
  27. 데이터 상태를 영속성 메모리 셀에 기록하기 위한 방법에 있어서, 구동 라인과 비트 라인 사이에 강유전체 캐패시터를 접속시키기 위해 억세스 트랜지스터를 활성화 시킴으로써 상기 메모리 셀을 선택하는 단계와, 구동 펄스를 상기 구동 라인을 통해 상기 강유전체 캐패시터의 제 1 단자에 인가하는 단계와, 구동 신호의 데이터 신호 사이의 전압차가 데이터 신호에 대응하는 주어진 분극 상태를 상기 강유전체 캐패시터에 설정하도록 다수의 전압 상태 중 한 상태를 가진 데이터 신호를 상기 비트 라인을 통해 상기 강유전체 캐패시터의 제 2 단자에 인가하는 단계와, 상기 강유전체 캐패시터가 상기 주어진 분극 상태로 셋트된 후에 상기 강유전체 캐패시터를 분리하기 위해 상기 억세스 트랜지스터를 비활성화시키는 단계를 구비하는 것을 특징으로 하는 영속성 메모리 셀내로의 데이터 상태 기록 방법.
  28. 제27항에 있어서, 상기 구동 펄스가 상기 강유전체 캐패시터에 반대 분극 상태를 각각 설정하기 위해 제 1 및 제 2 순차적 상태를 갖는 것을 특징으로 하는 영속성 메모리 셀내로의 데이터 상태 기록 방법.
  29. 제27항에 있어서, 상기 억세스 트랜지스터를 비활성화시키는 단계가 상기 데이터 신호의 종단 이전에 일어나는 것을 특징으로 하는 영속성 메모리 설내로의 데이터 상태 기록 방법.
  30. 제27항에 있어서, 상기 억세스 트랜지스터를 비활성화시키는 단계가 상기 데이타 신호의 종단 후에 일어나는 것을 특징으로 하는 영속성 메모리 설내로의 데이타 상태 기록 방법.
  31. 영속성 메모리 셀로부터 데이터 상태를 판독하기 위한 방법에 있어서, 구동 라인과 비트 라인 사이에 강유전체 캐패시터를 접속시키기 위해 억세스 트랜지스터를 활성화 시킴으로써 상기 메모리 셀을 선택하는 단계와, 셋트된 다수의 분극 상태중 한 상태를 가진 상기 강유전체 캐패시터의 제 1 단자에 상기 구동 라인을 통해 예정된 구동 펄스를 인가하는 단계와, 상기 강유전체 캐패시터에 인가된 상기 비트 라인에서의 전하 신호를 발생하는 단계와, 상기 전하 신호가 기준 신호보다 크면 제 1 데이터 상태를 발생하고 또는 상기 전하 신호가 기준 신호보다 작으면 제 2 데이터 상태를 발생하기 위해 상기 전하 신호를 기준 신호에 비교하는 단계를 구비하는 것을 특징으로 하는 영속성 메모리 셀로부터의 데이터 상태 판독 방법.
  32. 제31항에 있어서, 원래의 분극 상태를 재설정하기 위해 상기 강유전체 캐패시터 양단에 전계를 발생시키도록 상기 구동 라인에서의 전압 상태와 관련된 그런 전압 상태로 상기 비트 라인을 구동시키는 단계를 포함하는 것을 특징으로 하는 영속성 메모리 셀로부터의 데이터 상태 판독 방법.
  33. 제31항에 있어서, 상기 전하 신호를 기준 신호에 비교하는 단계가 상기 구동 펄스의 종단전에 일어나는 것을 특징으로 하는 영속성 메모리 셀로부터의 데이터 상태 판독 방법.
  34. 제31항에 있어서, 상기 전하 신호를 기준 신호에 비교하는 단계가 상기 구동 펄스의 종단 후에 일어나는 것을 특징으로 하는 영속성 메모리 셀로부터의 데이터 상태 판독 방법.
  35. 영속성 메모리 셀내에 데이터 상태를 기록하기 위한 방법에 있어서, 그 상태 조합이 상기 메모리 셀에 저장하기 위한 다수의 데이터 상태중 한 상태에 대응하도록, 제 1 및 제 2 비트 라인을 반대 신호 상태로 셋팅시키는 단계와, 구동 라인과 상기 제 1 비트 라인 사이에 제 1 캐패시터를 접속시키고 상기 구동 라인과 상기 제 1 비트 라인 사이에 제 2 캐패시터를 접속시키는 위해 제 1 및 제 2 강유전체 캐패시터에 대한 개별 억세스 트랜지스터를 활성시킴으로써 상기 메모리 셀을 선택하는 단계와, 상기 구동 라인이 제 1 상태에 있을 때에는 상기 구동 라인과 상기 제 1 비트 라인 사이의 제 1 캐패시터 양단의 신호차가 상기 제 1 캐패시터에서 제 1 분극 상태를 셋트하고, 상기 구동 라인이 제 2 상태에 있을 때에는 상기 구동 라인과 상기 제 2 비트 라인 사이의 상기 제 2 캐패시터 양단의 신호차가 상기 제 2 캐패시터에서 제 2 분극 상태를 셋트함으로써 상기 제 1 및 제 2 캐패시터에서 각각 셋트된 제 1 및 제 2 분극 상태가 상기 메모리 셀에 기억된 데이터 상태중 하나를 나타내도록 제 1 및 제 2 상태를 가진 구동 신호를 상기 구동 라인을 통해 인가하는 단계를 구비하는 것을 특징으로 하는 영속성 메모리 셀내로의 데이터 상태 기록 방법.
  36. 제35항에 있어서, 상기 제 1 및 제 2 비트 라인을 반대 신호 상태로 셋팅시키는 단계가, 데이터 신호를 수신하고 수신된 데이터 신호에 대응하는 반대 신호 상태로 상기 제 1 및 제 2 비트 라인을 구동시키는 차동 감지 증폭기에 의해 수행되는 것을 특징으로 하는 영속성 메모리 셀내로의 데이터 상태 기록 방법.
  37. 제35항에 있어서, 상기 제 1 및 제 2 비트 라인으로 셋트된 신호 상태를 종단하기 이전에 상기 엑세스 트랜지스터를 비활성화시키는 단계를 포함하는 것을 특징으로 하는 영속성 메모리 셀내로의 데이터 상태 기록 방법.
  38. 제35항에 있어서, 상기 제 1 및 제 2 비트 라인으로 셋트된 신호 상태를 종단한 후 상기 엑세스 트랜지스터를 비활성화시키는 단계를 포함하는 것을 특징으로 하는 영속성 메모리 셀내로의 데이터 상태 기록 방법.
  39. 영속성 메모리 셀로부터 데이터 상태를 판독하기 위한 방법에 있어서, 제 1 비트 라인과 구동 라인사이에 제 1 강유전체 캐패시터를 접속시키고 제 2 비트 라인과 상기 구동 라인 사이에 제 2 강유전체 캐패시터를 접속시키기 위해, 데이터 상태를 나타내도록 셋트된 역 분극 상태를 가진 제 1 및 제 2 강유전체 캐패시터에 각각 대응하는 제 1 및 제2억세스 트랜지스터를 활성화시킴으로써 상기 메모리 셀을 선택하는 단계와, 개별 비트 라인에서의 전하 신호의 진폭이 대응하는 상기 강유전체 캐패시터에서 셋트된 분극 상태의 함수가 되는 개별 전하 신호를 대응하는 비트 라인에서 발생하기 위해 구동 펄스를 상기 구동 라인을 통해 각각의 상기 강유전체 캐패시터에 인가하는 단계와, 비트 라인상의 예정된 전압 상태의 조합이 상기 메모리 셀에 기억된 데이터 상태에 대응하도록, 보다 큰 진폭의 전하 신호를 가지는 상기 비트 라인중의 한 라인을 제 1 예정 전압 상태로 구동시키고, 동시에 보다 작은 진폭의 전하 신호를 가지는 상기 비트 라인중의 한 라인을 제 2 예정 전압 상태로 구동시키는 단계를 구비하는 것을 특징으로 하는 영속성 메모리 셀로부터의 데이터 상태 판독 방법.
  40. 제39항에 있어서, 상기 제 1 비트 라인상의 전압 상태와 상기 구동 라인에서의 전압 상태 사이의 차가 제 1 강유전체 캐패시터를 제설정하는 것을 특징으로 하는 영속성 메모리 셀로부터의 데이터 상태 판독 방법.
  41. 제39항에 있어서, 비교하는 단계가 상기 구동 펄스의 종단 이전에 시작되는 것을 특징으로 하는 영속성 메모리 셀로부터의 데이터 상태 판독 방법.
  42. 제39항에 있어서, 비교하는 단계가 상기 구동 펄스의 종단 이후에 시작되는 것을 특징으로 하는 영속성 메모리 셀로부터의 데이터 상태 판독 방법.
  43. 제39항에 있어서, 상기 구동 펄스를 인가하는 단계 이전에 상기 제 1 및 제 2 비트 라인상의 전하를 등화시키는 단계를 포함하는 것을 특징으로 하는 영속성 메모리 셀로부터의 데이터 상태 판독 방법.
  44. 영속성 메모리 셀에 대해 데이터 상태를 판독하고 기록하는 방법에 있어서, 1)구동 라인과 비트 라인 사이에 강유전체 캐패시터를 접속하도록 억세스 트랜지스터를 활성화시키기 위해 선택 신호를 위드 라인에 인가하고, 2)그 진폭이 상기 캐패시터의 이미 셋트된 분극 상태의 함수인 전하 신호를 상기 비트 라인으로 전하를 전달하기 위해 구동 펄스를 상기 구동 라인을 통해 상기 강유전체 캐패시터에 인가함으로써 상기 메모리 셀을 판독하고, 3)상기 비트 라인에서의 전하 신호를 기준 신호와 차동 감지 증폭기의 작동에 의해 비교하여, 상기 전하 신호가 상기 기준 신호보다 크면, 상기 메모리 셀에 기억될 수 있는 하이 및 로우 전압기 비트 라인을 로우 전압 상태로 구동시킴으로써 상기 메모리를 판독하는 단계와, 1)상기 구동 라인과 상기 비트 라인 사이에 상기 강유전체 캐패시터를 접속시키도록 상기 억세스 트랜지스터를 활성화시키기 위해 상기 워드 라인에 선택 신호를 인가하고, 2)상기 감지 증폭기에 제공된 데이터 신호에 대응하는 상기 전압 상태중 한 상태로 상기 구동 라인을 구동시키는 상기 감지 증폭기에 데이터 상태 신호를 인가하고, 3)상기 캐패시터에 분극 상태를 셋트시키기 위해, 상기 메모리 셀의 상기 강유전체 캐패시터의 분극 상태로서 상기 데이터 상태를 기억시키도록 상기 감지 증폭기에 인가된 상기 데이터 상태 신호에 대응하는 극성을 가진, 상기 캐패시터 양단의 전계를 설정하도록 구동 펄스를 상기 구동 라인에 인가함으로써 상기 메모리 셀에 기록시키는 단계를 구비하는
    것을 특징으로 하는 영속성 메모리 셀에 대한 데이터 상태 판독 및 기록 방법.
  45. 제44항에 있어서, 상기 비교하는 단계가 상기 구동 펄스의 종단이전에 시작되는 것을 특징으로 하는 연속성 메모리 셀에 대한 데이터 상태 판독 및 기록 방법.
  46. 제44항에 있어서, 상기 비교하는 단계가 상기 구동 펄스의 종단이후에 시작되는 것을 특징으로 하는 연속성 메모리 셀에 대한 데이터 상태 판독 및 기록 방법.
  47. 제44항에 있어서, 상기 비교하는 단계에 의해 발생된 하이 및 로우 전압 상태는 그 상태가 파괴적으로 판독되었을 때 상기 강유전체 캐패시터에 원래의 분극 상태를 재설정하기 위해 상기 구동 라인에 관련하여 상기 강유전체 캐패시터 양단에 전계를 발생하는 것을 특징으로 하는 영속성 메모리 셀에 대한 데이터 상태 판독 및 기록 방법.
  48. 제44항에 있어서, 상기 인가된 데이터 상태 신호를 종단하기 이전에 상기 선택 신호를 비활성화시키는 단계를 포함하는 것을 특징으로 하는 영속성 메모리 셀에 대한 데이터 상태 판독 및 기록 방법.
  49. 제44항에 있어서, 상기 인가된 데이터 상태 신호를 종단한 후에 상기 선택 신호를 비활성화시키는 단계를 포함하는 것을 특징으로 하는 영속성 메모리 셀에 대한 데이터 상태 판독 및 기록 방법.
  50. 제44항에 있어서, 상기 비교하는 단계 이전에 상기 비트 라인으로부터 상기 감지 증폭기를 분리하는 단계를 포함하는 것을 특징으로 하는 영속성 메모리 셀에 대한 데이터 상태 판독 및 기록 방법.
  51. 영속성 메모릴 셀을 판독하는 방법에 있어서, 이미 셋트된 분극 상태를 가진 강유전체 캐패시터를 비트 라인과 구동 라인 사이에 직렬로 접속시키기 위해 억세스 트랜지스터를 활성화시키는 단계와, 전하 신호의 진폭은 전하 트랜스터(transfer)의 진폭과 관련되어 있으며, 전하 신호가 상기 비트 라인에서 설정되도록 상기 강유전체 캐패시터의 분극 상태의 함수인 진폭을 가지는 예정된 전하를 상기 비트 라인에 전달하기 위해 구동 펄스를 상기 구동 라인을 통해 상기 강유전체 캐패시터에 인가하는 단계와, 상기 비트 라인에서의 상기 전하 신호를 기준 신호와 비교하고, 상기 비트 라인을, 상기 전하 신호와 상기 기준 신호 사이의 차에 의해 결정되는 바와 같이 하이 전압 상태나 또는 로우 전압 상태로 차동적으로 구동시키는 단계와, 상기 비트 라인과 상기 구동 라인 사이의 전계 작용에 의해 상기 강유전체 캐패시터에 상기 이미 셋트된 분극 상태를 복원하여 상기 메모리 셀에 원래의 데이터 상태를 재설정하는 단계를 구비하는 것을 특징으로 하는 영속성 메모리 셀 판독 방법.
  52. 제51항에 있어서, 상기 비교하는 단계가 구동 펄스의 종단 이전에 시작되는 것을 특징으로 하는 영속성 메모리 셀 판독 방법.
  53. 제51항에 있어서, 상기 비교하는 단계가 구동 펄스의 종단 후에 시작되는 것을 특징으로 하는 영속성 메모리 셀 판독 방법.
  54. 영속성 메모리 셀내에 데이터 상태를 기록하기 위한 방법에 있어서, 구동 라인과 제 1 비트 라인 사이에 제 1 강유전체 캐패시터를 접속시키고 상기 구동라인과 제 2 비트 라인 사이에 제 2 강유전체 캐패시터 접속시키기 위해 제 1 및 제 2 억세스 트랜지스터에 선택 신호를 인가하는 단계와, 각각의 차동 전압 상태가 데이터 상태에 대응하는 한 셋트의 차동 전압 상태중 한 상태를 상기 비트 라인에 인가하는 단계와, 제 1 및 제 2 강유전체 캐패시터에 기억된 제 1 및 제 2 분극 상태의 조합은 상기 데이터 상태에 대응하여, 상기 구동라이에서의 제 1 전압 상태와 상기 제 1 비트 라인에서의 전압 상태 사이의 전압차는 상기 제 1 강유전체 캐패시터에서 제 1 분극 상태를 설정하고, 제 2 전압 상태와 상기 제 2 비트 라인 사이의 전압차가 상기 제 2 강유전체 캐패시터에서 제 2 분극 상태를 설정하도록 순차적으로 제 1 전압 상태와 제 2 전압 상태를 가지는 구동신호를 인가하는 단계를 구비하는 것을 특징으로 하는 영속성 메모리 셀내로의 데이터 상태 기록 방법.
  55. 제54항에 있어서, 한 셋트의 차동 전압 상태중 한 상태를 인가하는 상기 단계가, 데이터 상태를 수신하여 상기 비트 라인을 상기 데이터 상태에 대응하는 상기 차동 전압 상태중 한 상태를 구동시키는 차동 감지 증폭기에 의해 수행되는 것을 특징으로 하는 영속성 메모리 설내로의 데이터 상태 기록 방법.
  56. 제54항에 있어서, 상기 비트 라인에 인가된 상기 차동 전압 상태의 종단 이전에 상기 선택 신호를 비활성화시키는 단계를 포함하는 것을 특징으로 하는 영속성 메모리 셀내로의 데이터 상태 기록.
  57. 제54항에 있어서, 상기 비트 라인에 인가된 상기 차동 전압 상태의 종단한 후에 상기 선택 신호를 비활성화시키는 단계를 포함하는 것을 특징으로 하는 영속성 메모리 셀내로의 데이터 상태 기록.
  58. 영속성 메모리 셀에 대한 판독/수정/기록 사이클 공정에 있어서, 각각의 데이터 상태에 대응하는 분극 상태를 저장하는 강유전체 캐패시터를 구동 라인과 비트 라인 사이에 접속시키기 위해 억세스 트랜지스터를 활성화시키는 단계와, 상기 강유전체 캐패시터의 분극 상태에 따라 변화 가능한 양의 전하를 상기 비트 라인에 전달하기 위해 제 1 구동 펄스를 상기 구동 라인을 통해 상기 강유전체 캐패시터에 인가하는 단계와, 감지 증폭기의 작동에 의해 상기 전달된 전하에 기인하는 상기 비트 라인상의 전압을 기준 전압에 비교하고, 비트 라인 전압이 기준 전압을 초과하면 상기 비트 라인을 제 1 상태로 구동시키고, 비트 라인 전압이 기준 전압보다 낮으면 제 2 상태로 구동시키는 단계와, 상기 엑세스 트랜지스터가 활성화되는 동안에 상기 비트 라인으로부터 입력/출력 라인으로 상기 제 1 상태 또는 제 2 상태를 전달하는 단계와, 상기 억세스 트랜지스터가 활성화되는 동안에 데이터 상태를 상기 입력/출력 라인에 인가하는 단계와, 상기 입력/출력 단자로부터 상기 비트 라인까지 상기 데이터 상태를 전달하는 단계와, 상기 입력/출력 단자에 인가된 데이터 상태에 대응하는 분극 상태를 상기 강유전체 캐패시터에 셋트시키기 위해 상기 구동 라인과 상기 비트 라인사이의 상기 강유전체 양단에 전계를 발생하도록 상기 구동 라인을 통해 제 2 구동 펄스를 인가하는 단계와, 상기 강유전체 캐패시터를 분리하기 위해 상기 억세스 트랜지스터를 비활성화시키는 단계를 구비하는 것을 특징으로 하는 판독/수정/기록 사이클 공정.
  59. 제58항에 있어서, 상기 비교 및 구동 시키는 단계 동안에 상기 감지 증폭기로부터 상기 비트 라인을 분리하는 단계를 포함하는 것을 특징으로 하는 판독/수정/기록 사이클 공정.
  60. 제58항에 있어서, 상기 비교하는 단계가 상기 제 1 강유전체 캐패시터와 반대 분극 상태를 저장하고 있는 상보 강유전체 캐패시터에 접속된 제 2 비트 라인상의 전압을 비교하는 단계를 포함하는 것을 특징으로 하는 판독/수정/기록 사이클 공정.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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