JPH01158691A - 不揮発性メモリ回路と不揮発性メモリ・セルに対しデータ状態を書込み又読出す方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、一般に集積回路メモリ、ことに不揮発性記憶
装置を持つこのようなメモリに関する。

〔発明の背景〕

集積回路メモリは、多くの用途にとくにコンピュータ・
システムに広く使われるようになっている。このような
メモリの容量及び密度を増すことは顕著な技術的傾向に
なっている。製造及び設計の技術の向上に伴い、メモリ
回路の費用は著しく低下し、従って用途の種類と又市場
の大きさとが大きく広がった。しかし現在使用されてい
る安価大容量の集積回路は揮発性メモリ記憶装置であシ
、すなわちこれ等のメモリ内に記憶されたデータは電力
を除くと失われる。不揮発性の安価なメモリを作ること
ができれば、高められる多くの用途がある。この市場を
充足するように若干の種類の不揮発性メモリが開発され
ている。現在使用されているうちで最も一般的なものは
電子式プログラマブル・リード・オンリ・メモリ（Ｅ　
Ｐ　ＲＯＭ）である。しかし現在−船釣に利用できる不
揮発性メモリは、メモリ記憶装置の密度が比較的低り、
−般に製造が複雑であシ、寿命が限定されることが多く
、そして揮発性メモリよりはるかに高価である。集積回
路に不揮発性メモリ記憶装置を必要とすることは従来か
ら認められているが、安価な解決手段は今日なお発見さ
れていない。

強誘電体の現象は多年にわたり認められ研究されている
。このような材料は、電界の印加により選定することの
できる多重の配向状態を持つ。強誘電体中に設定される
特定の配向状態はデータ状態を表わすのに使うことがで
きる。この配向状態は、この材料にもはや電力を加えな
くても保持される。すなわち給電されないデバイスに特
定の状態を記憶し次いで後からデータ状態を読出すこと
ができる。強誘電体が電気回路内でメモリ素子として作
用することは従来から認められている。この用途はアン
ダースン（Ａｎｄｅｒｓｏｎ）を発明者とする米国特許
第２，６９５，３９６号明細書に示されている。このア
／ダースンの特許以来、メモリ記憶装置から強誘電性素
子を利用するサーキットリについて比較的多くの記載が
ある。このような特許明細書には、ゾロデイ（Ｂｒｏｄ
ｙ）を発明者とする米国特許第４，１４４，５９１号、
タック（Ｃｏｏｋ）を発明者とする米国特許第４，１４
９，３０１号及びプロデイを発明者とする米国特許第４
，６と、　０．８９６号の各明細書がある。なお別の特
許明細書には、メモリに強誘電体を使う回路について記
載しである。

しかし強誘電体メモリ・デバイスについての報告には多
くの引用が行われているが、工業市場に導入されたこの
種のデバイスは現在まで知られていない。不揮発性メモ
リに対する要求はかガり認識され、強誘電体の明らかな
応用性とこのようなデバイスの製法とが報告されている
。しかし実際の強誘電体デバイスの製造及び設計には多
くの問題を伴っている。

本発明は、メモリ素子の不揮発性特性を利用すると共に
回路データの高速の信頼性の高い書込み及び読出しので
きる強誘電体メモリ用回路構造を提供するものである。

〔発明の要約〕

本発明の選定した実施例は、第１及び第２の分極状態を
選択的に記憶する強誘電体コンデンサを備えた不揮発性
メモリ回路を備えている。アクセス・トランジスタは、
メモリ回路に対し選択信号を受けたときに強誘電体コン
デンサに対する直列接続を生ずる。アクセス・トランジ
スタを経てコンデンサの各端子に接続した駆動線及びビ
ット線を備えたサーキットリを設けである。アクセス・
トランジスタをターン・オン状態にしコンデンサ及びト
ランジスタを経て駆動線及びビット線の間に直列接続を
形成する。このサーキットリは、第１電圧状態と反対極
性の第２電圧状態とを強誘電体コンデンサに印加しそれ
ぞれこの強誘電体コンデンサに第１及び第２の分極状態
を生ずる。これはこのメモリ回路の書込み機能である。

このサーキットリはさらに駆動線にパルスを加え、強誘
電体コンデンサに蓄積された分極状態に対応するデータ
信号をビット線に生じ、これによりメモリ回路の読出し
機能を生ずる。

本発明の別の実施例は、与えられたデータ状態を不揮発
性メモリ・セルに１連のステップを経て書込む方法であ
る。第１のステップは、アクセス・トランジスタを活性
化することによりメモリ・セルを選定し駆動線及びビッ
ト線の間に強誘電体コンデンサを接続する。所定の電圧
状態を持つ駆動信号を駆動線を経て強誘電体コンデンサ
の第１の端子に加える。従って複数の電圧状態の１種類
を持つデータ信号は、ビット線を経て強誘電体コンデン
サの第２の端子に加える。この場合駆動信号電圧及びデ
ータ信号電圧の間の差により与えられた分極状態を強誘
電体コンデンサに加えて、この分極状態をコンデンサに
蓄積し与えられたデータ状態に対応するようにする。最
後にアクセス・トランジスタを非能動状態にし強誘電体
コンデンサを隔離する。

本発明のなお別の実施例は、強誘電体コンデンサメモリ
回路から蓄積されたデータ状態を読出す方法である。ア
クセス・トランジスタは、駆動線及びビット線の間に強
誘電体コンデンサを直列に接続する。駆動パルスは駆動
線を経て強誘電体コンデンサに加えこの強誘電体コンデ
ンサに所定の電界を印加する。ビット線に伝送する電荷
の量は強誘電体コンデンサに前もってセットした分極状
態に依存する。ビット線の電圧電荷を基準電荷に対し又
は第２の強誘電体コンデンサからの差動電荷に対し比較
し蓄積された分極状態に対応するデータ状態を生ずる。

なお本発明によれば破壊的である読出し操作中にもとの
分極状態は、メモリ・セルへの引続く書込み操作を必要
としないで蓄積される。

本発明は、電子メモリに不揮発性記憶素子として強誘電
体コンデンサを利用する。強誘電体コンデンサを第１及
び第２の互いに反対の分極状態を持つようにセットでき
ることは十分確実に行われている。強誘電体コンデンサ
によるこのよう力動作は米国特許第２，６９５，３９６
号、同第３．１５５，８３３号及び同第４，３６０，８
９６号の各明細書に示しである。名紙ＰＬＺＴを持つ強
誘電体セラミック材料が本発明に使うのに適当であるこ
とが分った。ＰＬＺＴは、鉛、ランタン、ジルコニウム
及びチタンから成るペロブスキー石結晶である。この強
誘電体は、「ＰＬＺＴ及びＰＺＴゾル−デルを調製し強
誘電体薄膜を作る方法」と称する米国特許願明細書に記
載しであるようにして生成することができる（本出願人
の代理人書類番号Ｂ−２３，７２９号）。強誘電体材料
についての別の説明は、１９８５年刊行のＢｒ１ｔ、Ｃ
ｅｒ、Ｐｒｏｃ。

第３６巻第１０７ないし１２１頁のｊ　ＰｂＴｉＯ３。

ＰｂＺｒＯ３，Ｐ　Ｚ　Ｔ、　Ｐ　Ｌ　Ｚ　Ｔの薄膜の
ゾル−デル処理」と１９８４年刊行のジャーナル・オブ
・マテリアルズ・サイエンス第１９巻第５９５ないし５
９８頁の「有機金属化合物の熱分解による強誘電体ＰＺ
Ｔ被膜の調製」とに記載されている。

〔実施例〕

実施例について図面を参照して説明すると、第１図には
強誘電体コンデンサの分極対電界を示すヒステリシス曲
線を例示しである。強誘電体コンデンサの端子の前後に
正電界を印加するときは分極状態Ｐｓが生ずる。電界強
さがＤに向かい低下するに伴い、分極は上部右側の曲線
により示される。電界強さがＯに減小すると、分極状態
は状態Ｐ（０）で示される。この分極状態は適宜にデー
タ０であると定義する。電界強さが負になると、このコ
ンデンサの分極は、上部左及び下部圧の各四半分を経て
延びる曲線により示される。負の電界がＯに戻ると、こ
のコンデンサのヒステリシスは、負の分極である分極状
態Ｐ（１）を生ずる。

これは適宜にデータ１状態と定義する。強誘電体コンデ
ンサの端子にふたたび正の電界を印加するときは、分極
は、分極状態Ｐ　にふたたび達するまで下部布及び上部
布の四半分を経て延びる曲線により示される。正極性及
び負極性の交番電界によって、分極がヒステリシス曲線
の矢印にょシ示すようにこのヒステリシス曲線のまわシ
に逆時計口シに移動することにより示されるのは明らか
である。

Ｐ（０）点及びＰ（１）点間の分極は、これが電界を除
いた後にも残るので残余と呼ばれる。Ｐｓ点及びＰ（０
）点間の分極は、電界が最高から零になるときにこの分
極が失われるから、非残余と呼ばれる。

本発明によるメモリ・セル回路は第２図に例示しである
。メモリ回路２０は強誘電体コンデンサ２２及びアクセ
ス・トランジスタ２４を備えている。強誘電体コンデン
サ２２は、下向きの矢印により示すようにデータ１の分
極状態を持つようにセットすることができる。この矢印
は負の分極状態を示す。コンデンサ２２はさらに、上向
きの矢印により示したデータ０状態を持つようにセット
することができる。アクセス・トランジスタ２４は、強
誘電体コンデンサ２２の一方の端子にドレイン端子を接
続したＭＯＳエンハンスメント・モード・デバイスであ
る。コンデンサ２２の第２の端子は駆動線２６に接続し
である。トランジスタ２４のゲート端子は、メモリ回路
２０を選択するように選択信号を受けるワード線２８に
接続しである。トランジスタ２４のソース端子は、デー
タ状態を強誘電体コンデンサ２２に伝送しコンデンサ２
２からデータ状態を受けるピント線３０に接続しである
。

メモリ回路２０に対する第２図に示した物理的構成は、
駆動線２６及びワード線２８に垂直なビット線３０を持
つ。ワード線２８はビット線３０に典型的には直交する
が、駆動線２６はワード線２８又はビット線３０のいず
れかに平行にしてもよい。さらにトランジスタ２４及び
コンデンサ２２の位置は逆にしてもよい。

メモリ回路２０の読出し動作は第３図に波形により例示
しである。ワード線２８による信号が高状態にあるとき
は、トランジスタ２４はターン・オン状態になることに
より強誘電体コンデンサ２２を駆動線２６及びビット線
３０の間に直列に接続する。ワード線２８によりトラン
ジスタ２４がターン・オン状態になった後、駆動線２６
は０から正の電圧状態になる。コンデンサ２２が負の分
極状態データ１を持つように前もってセットされている
ときは、駆動線２６の立上がる電圧はコンデンサ２２の
前後に電界を加える。又第１図に示すようにこれは、ヒ
ステリシス曲線に沿い点Ｐ（１）から上向きに右方にコ
ンデンサ２２の分極がＰ　になるまで移行する移動であ
る。駆動線室圧が降下すると、分極は上部曲線に沿い点
Ｐ（０）に戻る。すなわちトランジスタ２４を経てビッ
ト線３０への電流の正味の移行がある。典型的な実損回
路構成内のビット線３０は、コンデンサ２２を通る電流
の流れにより給電される固有のキャパシタンスを持つ。

ビット線３０が不十分なキャパシタンスを持つ用途では
ビット線３０にコンデンサを接続すればよい。第３図に
明らかなように強誘電体コンデンサが初めにＰ（１）状
態にあり駆動線２６を経て正になるパルスを加えるとき
は、駆動線パルスをＯに戻した後にもビット線３０に正
味電圧が残る。

比較してみると、Ｐ（１）分極状態は各ビット線波形に
対し破線として示しである。

強誘電体コンデンサ２２がデータＯに対応するＰ（０）
状態にあり、正の駆動パルスが加わると、第１図のヒス
テリシス曲線で示す分極は、この分極が２３点になるま
でＰ（０）点から上向きに右方に転移する。駆動線が降
下するときは分極はＰ（０）に戻る。この場合分極に正
味の変化がなく、従ってトランジスタ２４を経て電流が
流れない。

従ってピント線３０に電荷が伝送されない。ビット線３
０の一時的給電は非残余分極に基づく。

便宜上データ１状態は、強誘電体コンデンサの能動状態
化に続く高レベル状態であると定義するものとする。こ
のことは、コンデンサが読出されたときにビット線に伝
送される電荷に相当する。

同様にデータＯ状態は、コンデンサが読出された後の低
い又は零の電圧状態に対応する。

メモリ回路２０に協働するセンス増幅器の動作を以下に
述べる。このセンス増幅器は、ビット線を読出すように
特定の時間に能動状態にする。この増幅器は、破線３５
により示すように駆動線２６が能動状態にある時間中又
は駆動線パルスが破線３８により示すように０に戻った
後に能動状態にすることができる。破線３５により示し
た時間に駆動線パルスの周期中にセンス増幅器を能動状
態にすることにより、メモリ・セル内のデータは一層早
く検索できる。しかし駆動線パルスが破線３８により示
すように零に戻るまで待つことにより、データ検索は一
層遅くなるが、磨耗機構が減少するのでメモリ・セル２
０の長期間の信頼性が増す。このような残留電圧は強誘
電体の寿命を短縮する傾向がある。

単一のメモリ回路２０を利用するメモリ・システム３６
を第４図に例示しである。メモリ・システム３６はメモ
リ回路２０を使い、全部の共通の素子に同様な参照数字
を付しである。特定のメモリ・セルに対するアドレスは
アドレス端子３８で受ける。これは並列入力でよい。メ
モリ・システム３６は端子４０で記号ＣＥにより示した
チップ・イネーブル信号により使用可能化する。チップ
・イネーブル信号が低状態になるときは、メモリ・シス
テム３６は使用可能化される。ＣＥ倍信号又回路４６，
４Ｂに送られる。読出し／書込み指令Ｒ／Ｗはメモリ・
システム３６に端子４２で入力する。端子４４における
出力イネーブル信号ＯＥはメモリ・システム３６からの
出力を使用可能化する、すなわち読出そうとする出力を
準備する機能を生ずる。

アドレス信号は、端子３８を経て駆動線デコーダ及びド
ライバの回路４６とワード線デコーダ及びドライバの回
路４８とに入力する。回路４６は回線２６に駆動線信号
を生ずるが、回路４８はワード線２８にワード線信号を
生ずる。

チップ・イネーブル信号ＣＥは端子４０を経てセンス・
タイミング制御回路５４と共に各回路４６．４８に入力
する。同様に端子４２における読出し／書込み指令信号
と端子４４における出力・イネーブル指令とはセンス・
タイミング制御回路５４に入力する。センス・タイミン
グ制御回路５４からの出力はセンス増幅器５６に入力す
る。

増幅器５６は又線５８を経て基準電圧又は基準セル入力
を受ける。センス増幅器５６は、読出し動作のためにビ
ット線３０の電圧状態を検出し、又書込み動作のために
ビット線３０に所要のデータ状態を生ずる。

読出し／書込み信号はさらに端子４２を経てデータ入力
／出力及びデコーダの回路６０に伝送する。端子４４に
おける出力イネーブル信号は又回路６０に入力する。デ
ータ入出力端子６２はデータ入出力及びデコーダ回路６
０に接続してちる。

入力データは端子６２を経て伝送し、そしてメモリ・セ
ル２０からの出力データは端子６２に受ける。デコーダ
回路６０は、データを線（５４を経てセンス増幅器５６
に又増幅器５６から転送するように接続しである。

線５８への入力は又「ダミー・セル」からも生ずること
ができる。このセルは、同じ列線のセル２０のような他
のメモリ・セルと同じアーキテクチャを持つがコンデン
サ寸法の異なるメモリ・セルである。ダミー・セルはダ
イナミックＲＡＭ回路の分野ではよく知られている。ダ
ミー・セルは、つねに同じ状態に保持され、メモリ・セ
ルを同じ列線でアクセスするごとに駆動される。ダミー
・セルの出力は、データ・メモリ・セルにより生ずる各
データ出力間のレベルを持つ基準値を生ずる。

次にメモリ・セル３６の動作を第４図について又第５図
、第３図及び第７図に示した波形について述べる。デー
タ１及びデータ０の書込みは第５図に示しである。先ず
２メモリ回路２０へのデ〜り１状態の書込みを述べる。

データ状態１は入出力端子６２に加えるが、メモリ回路
２０を選択ずろアドレスは端子３８を経て入力する。メ
モリ・ε／ステム３６はチップ・イネーブル端子４０に
おける低入力により能動状態にする。書込み信号は端子
４２に入力する。回路４８は、アドレスを復号しワード
線信号をワード線２８に加えてトランジスタ２４を能動
状態にする。この状態はワード線信号の立上がシ縁に生
ずる。回路４６は駆動線２６に駆動線パルスを生ずる。

センス増幅器５８は、ビット線３０に高レベルパルス信
号を生ずることによりデータ１入力に応答する。トラン
ジスタ２４が導通しているときは、強誘電体コンデンサ
２２は、駆動線パルスが高であれば正味零電圧を受ける
。しかし駆動線パルスが零になると、強誘電体コンデン
サ２２は負の電界を受け〔ビット線３０は高、駆動線２
６は低〕、従って負の分極を持つように配向する。これ
は第１図にＰ（１）として示しである。ワード線２８が
低レベルに低下すると、トランジスタ２４はターン・オ
フの状態になシ、強誘電体コンデンサ２２は隔離される
。

コンデンサ２２はＰ（１）分極状態を保持する。

データ０状態の書込みは前記したデータ１状態に対する
場合と極めて類似している。その違いは、センス増幅器
５６がビット線を低データ状態に保持することだけであ
る。ワード線は同様にして能動状態にされる。ビット線
３０の低状態と駆動線２６の高状態とによって、強誘電
体コンデンサはその分極を第１図に示したようにＰ（０
）状態にセットする。駆動線パルスが低になると、コン
デンサ２２には電圧が加わっていない。さらに前記した
ように負の分極状態はデータ１を示すが、正の分極状態
はデータ０を示すのに使う。このことは、便宜上メモリ
回路２０から出力を読出すのに使う随意の定義である。

メモリ回路２０内に前もって記憶しであるデータ状態の
読出しを次に第３図について述べる。メモリ回路を読出
す際には端子３８にアドレスを加えなければならない。

このアドレスは回路４８により複合され回線２８にワー
ド線信号を生する。

チップ・イネーブル信号は線端子４０を経て加えられメ
モリ・システム３６を能動状態にする。読出し／書込み
信号の読出し状態は端子４２を経て入力する。この場合
は、メモリ回路２０から読出そうとするデータ状態は入
出力端子６２に出力する。チップ・イネーブル指令を受
けると、回路４６により所定の電圧パルスが生じ駆動パ
ルスとして駆動線２６に加えられる。これは正になるパ
ルスである。負の分極を持つデータ１状態を読出すには
、駆動線により電荷をトランジスタ２４を経てビット線
３０に転送する。この場合ビット線３０に給電し第３図
のビット線３０に対する波形により示すようにピッ）＃
３０の電圧を高める。

駆動線２６がＯに戻った後にもピント線３０には正味電
荷が残っている。これは、第１図のヒステリシス曲線に
示すようにＰ（１）状態からＰ（０）状態への逆時計回
りの転移の結果である。破線７２により示した時間にセ
ンス増幅器５６が能動状態になる。センス増幅器５６は
比較される２つの入力を持つ。第１の入力はビット線で
あシ、第２の入力は、線５８を経て受ける基準電圧であ
る。

ビット線電圧が基準電圧を越えると、センス増幅器５６
はビット線を全正電圧状態に駆動する。これは第３図に
破線７２にすぐ続いて示しである。

すなわち負の分極配向であるＰ（１）は正の電圧状態で
あるデータ１を生ずる。ビット線３０のデータ状態は次
いで、端子６２に供給するために線（５４を経て出力回
路６０に送られる。すなわちメモリ・システム３６にア
ドレスを加える全サイクルは、端子６２に出力データ状
態を受けることにより完了する。

この出力データは破線７５により示すよって妥当状態に
達する。

本発明の別の重要な態様は復元態様である。第３図に示
すようにセンス増幅器はビット線３０を駆動し全圧電力
状態に戻す。トランジスタ２４はワード線２８が高であ
るのでターン・オン状態になり又駆動線２６が低電圧状
態に戻っているから、負の分極状態Ｐ（１）は強誘電体
コンデンサ２２にふたたび加わる。この場合センス増幅
器はビット回線を０に引くことにより、コンデンサ２２
に加わる電界を零に低減する。次いでワード線は零に戻
ることにより、トランジスタ２４を非能動状態にしコン
デンサ２２を隔離する。この動作及びタイミングの結果
として、強誘電体コンデンサ２２は破壊的に読取られる
が、すぐにもとの状態に復元する。即時の復元のこの処
理は、出力データを取シ完全な書込みサイクルを行いメ
モリ・サイクルのもとの状態に復元する従来の破壊的読
出し法よりも著しい時間の節約ができる。強誘電体コン
デンサへのデータ状態の即時の復元を生ずる際の本発明
方法は従来の不揮発性メモリ回路に比べて、メモリ・シ
ステム３６の速度及びその有用性を著しく増す。

第４図に示したメモリ・システム３６に対しデータロを
読出す動作は第７図に示した波形により例示しである。

メモリ・システム３６に対するアドレス指定、使用可能
化及び読出し／書込みの入力は第３図について前記した
のと同じである。ワード線２８が高状態になるときは、
トランジスタ２４が能動状態になることにより、強誘電
体コンデンサ２２を駆動線２６及びビット線３０間に直
列に接続する。回路４６ｉｌ−１，同様に駆動線２６に
一定の正の駆動パルスを生ずる。この例では強誘電体コ
ンデンサはＰ（０）分極状態に前もってセットしておく
。強誘電体コンデンサ２２に正電界を加えると、第１図
のヒステリシス曲線に示すように単に分極状態がＰ（０
）からＰ８まで移動し次いでＰ（０）に戻るだけである
。従ってトランジスタ２４を経てビット線３０に向かう
正味電流転送はほとんど又は全く生じない。この電流は
駆動パルスに続いて低電圧状態に戻る。センス増幅器５
６は破線７４により示した時間に能動状態にされビット
線３０の電圧と線５８を経て受ける基準電圧との間を比
較する。この場合ビット線３０の電圧は基準電圧より低
い。従ってセンス増幅器は、駆動パルスに次いでビット
線３０を低電圧状態に駆動する。この電圧状態は次いで
、線（５４を経て回路６０に加わシ入出力端子６２に加
わる。データ０を読出す場合には強誘電体コンデンサ２
２の分極状態に変化を生じない。すなわちデータ０状態
の読出しはコンデンサ２２内のデータ状態を破壊しない
。従ってどのような種類の復元動作又は引続く書込みサ
イクルも必要がない。

データ１状態及びデータ０状態を共に読出す動作のため
に、本発明によれば破壊的読出しを持つメモリ・システ
ムに使われる普通の処理である別（ｌｉｄのデータ復元
ステップの必要がなくなる。自動復元を行う方法は本発
明の回路に実質的に有利である。

本発明の別の態様は第８図に示した２重素子メモリ回路
８０である。メモリ回路８０は単一データ状態の記憶の
ために２個の強誘電体コンデンサを使う。この場合メモ
リ回路のＳＮ比が有効に２倍になシ、その信頼性が増し
雑音及びその他の干渉に対する感受性が減る。さらに若
干の強誘電性のコンデンサ物質は少なくとも初期の寿命
中は履歴特性を持つことが分った。第２図に示したメモ
リ回路２０の場合のように一定の基準と比較すると、履
歴特性はＳＮ比を許容できないレベルに減らすのに十分
なだけ変化することができる。回路８０は、同じ履歴特
性を持つ同じ強誘電体コンデンサを備える。２個のコン
デンサは又同数のパルスサイクルを受ける。これ等の２
個のコンデンサを差動的に読出すことにより、特性の時
間変化を最少にすると共に、増大した差動電圧にょシメ
モリ回路の信頼性を高める。回路８ｏは、駆動線８２、
ワード線８４、ビット線８６及びビット線８８を持つ。

ビット線８６，８８は逆電圧状態を持つ。さらにデータ
入出力線９ｏを設けである。

メモリ回路８０は、強誘電体コンデンサ９２゜９４及び
アクセス・トランジスタ９６．９８を備えている。各コ
ンデンサ９２．９４の第１の端子は駆動線８２に接続し
である。各Ｍ　Ｏｓ　トランジスタ９６．９８のドレイ
ン端子はそれぞれ強誘電体コンデンサ９２．９４の残り
の端子に接続しである。ワード線８４はトランジスタ９
６．９８のゲート端子に接続しである。トランジスタ９
６゜９８のソース端子はそれぞれビット線８６及び正ッ
ト線８８に接続しである。メモリ回路８０はさらに、入
力としてビット線８６．８８を持つセンス増幅器９７を
備えている。センス増幅器９７はさらにデータ入出力線
９０に接続しである。

データ１及びデータＤの各状態は第２図のメモリ回路２
０に対し前記した分極状態に対応する。

メモリ回路８０ではコンデンサ９２．９４はつねに、互
いに反対の分極状態を持つようにセットする。メモリ回
路８０の動作は、第２図のメモリ回路２０に対して示し
たのと極めて類似している。

主な違いは、基準電圧が除かれ代シに第２の強誘電体メ
モリ・セルを設けであることである。センス増幅器は、
一方のビット線及び基準電圧の間の差を検出するのと同
じように２本のビット線間の差を検出するように作用す
る。書込み及び復元の動作は前記したのと同じように機
能する。

２重メモリ回路８０を備えるメモリ・システム１０２は
第９図に例示しである。第８図からの共通の回路素子は
第９図に同様な参照数字を付けて示しである。メモリ・
システム１０２はアドレス端子１０４を経てアドレスを
受け、これ等のアドレスは駆動線デコーダ及びドライバ
の回路１０６とワード線デコーダ及びドライバの回路１
０８とに送られる。アドレス入力は並列回線から成って
いる。回路１０６は線８２に駆動線信号を送るが、デコ
ーダ及びドライバ回路１０８は線８４にワード線信号を
送る。

チップ・イネーブル信号ＣＥは、この信号をセンス・タ
イミング制御回路１１２と共に回路１０６゜１０８に送
る場合に端子１１０を経て入力する。

読出し／書込み信号は、この信号をセンス・タイミング
制御回路１１２と共にデータ入出力デコーダ回路１１６
に送る場合に端子１１４で入力する。

回路１１２はタイミング制御信号を線１１７を経てセン
ス増幅器９７に送る。デコーダ回路１１６はデータを線
９０を経てセンス増幅器９７に又この増幅器から送る。

入出力端子１１８はデータをデータ入出力デコーダ回路
１１６に又この回路から送る。

メモリ・システム１０２はさらに、センス・タイミング
制御回路１１２と共にデータ入出力デコーダ回路１１６
に接続した出力イネーブル端子１２６を備えている。

第９図に示しだメモリ・システム１０２の動作を第１０
図、第１１図及び第１２図について述べる。各コンデン
サ９２．９４へのデータの書込みは第９図に示したメモ
リ・システム１０２と第１０図の波形とについて述べる
。第１の説明はデータ１状態の書込みに対するものでち
る。端子１０４を経てアドレスを受ける。このアドレス
は回路１０８により復号されワード線８４を能動状態に
する。データ１状態は端子１１８を経て回路１１６に入
力する。回路１１６はさらにこのデータ状態をセンス増
幅器９７に送る。駆動線８２は回路１０６により正の状
態に駆動される。センス増幅器９７はビット線８６に高
レベル信号を加えビット線８８に低レベル信号を加える
。ワード線８４の高状態はトランジスタ９６．９８を能
動状態にするから、強誘電体コンデンサ９２は初めに両
端子に高状態を持つが、駆動線パルスが低状態になった
後、ビット線８６は高になり、駆動線は低になることに
より、負の電界を加えてコンデンサ９２に負の分極状態
Ｐ（１）を生ずる。強誘電体コンデンサ９４は駆動線８
２に高状態を持ちビット線８８に連続低状態を持つ。こ
れは、コンデンサ９４に分極状態Ｐ（０）を生ずる正の
電界極性を加える。すなわちコンデンサ９２．９４は反
対の分極状態を持つようにセットされる。この組合せは
データ１状態であると随時定義される。

データロの書込みはデータ１の書込みと極めて類似する
が、ビット線８６及びビット線８８の各電圧状態が逆で
あることが違うだけである。この逆の関係の結果として
強誘電体コンデンサ９２はＰ（０）分極状態にセットさ
れるが、強誘電体コンデンサ９４はＰ（１）分極状態に
セットされる。

この組合せはデータＯ状態であると随時定義される。前
記の各書込み例ではワード線は分極配向をセットした後
ターンオフ状態にされ強誘電体コンデンサ９２，９４を
隔離する。

第１０図にはビット線８６又はビット線８８が低になる
前又は後のいずれかに、ワード線８４の信号はターン・
オフ状態になシ低になることを注記しである。

メモリ・システム１０２に対するデータ１状態の読出し
は第１１図の波形により例示しである。

データ状態を検出する際にセンス増幅器はターン・オン
状態にしなければならない。センス増幅器９７を能動状
態にする時間は適宜には破線１２８゜１３０により示し
た時間とする。第１の例に対してはセンス増幅器は上下
方向＃１２８により示した時間に能動状態になる。メモ
リ・システム１０２を読出す際には端子１０４を経てア
ドレスをふたたび加えなければならない。このアドレス
は回路１０８により復号されワード線８４を能動状態に
する。この場合トランジスタ９６．９８をターン・オン
状態にするように作用する。この状態は、線８４の信号
が初期の高状態になると起る。読出し指令は端子１１４
を経て回路１１６に入力される。回路１１６は、回路１
０６を能動状態にする指令を伝達し駆動線８２にパルス
を加えるようにする。これは第１１函に示しである。コ
ンデンサ９２に対して分極状態はＰ（１）からＰ（ロ）
に切換えられビット線８６に電荷を転送する。ビット線
８８は正味電荷をほとんど又は全く受け々い。

従ってビット線８８の電圧は、駆動線が低レベルに戻っ
た後はぼ零である。センス増幅器９７は破線１２８によ
り示した時間にターン・オン状態になる。このセンス増
幅器は各線８６，８８の電圧状態を比較する。高い方の
電圧を持つ線がどれでも全正電圧レベルに駆動される。

これは第１１図に破線１２８にすぐ続く位置で線８６に
対し示しである。残りの線すなわち線８８は低レベル電
圧状態に保持される。センス増幅器９７を能動状態にし
た後、データ１の状態条件がビット線８６及びビット線
８８に対し存在し、ワード線は低レベルに降下してトラ
ンジスタ９６．９８を非能動状態にすることにより強誘
電体コンデンサ９２゜９４を隔離する。

この場合各弦誘電体コンデンサは、これ等のコンデンサ
が読出し動作の生ずる前にあったのと同じ分極状態に残
されていることを知ることが大切である。本発明の回路
は、単一素子メモリ回路に対し前記したのと同じように
して自動復元作用を生ずる。すなわちメモリから破壊的
読出しを行うときに通常生ずるように、セルから読出さ
れたデータ状態を復元するのに第２の書込みサイクルを
持つ必要がない。

適宜の読出し法ではセンス増幅器は破線１３０により示
した時間に能動状態になる。この能動化時間に対する波
形応答は破線で示しである。このセンス増幅器能動化は
、駆動線８２のパルスがなお高レベルである時間中に生
ずる。サイクルの一層早い時間における読出しは、比較
的早い読出しサイクルを生ずるが、２個のコンデンサ９
２゜９４の違いに対し比較的感応しやすい。又長期の信
頼性に影響を及ぼす異なるコンデンサ磨耗機構がある。

第１１図に示した読出し動作ではワード線は破線１２了
又は破線１２９により示した時間のいずれかの間にター
ン・オフ状態にすることができる。

破線１２７により示した時間にセンス増幅器９７はなお
ターン・オン状態であシ、各ビット線８６゜８８は差動
的に給電される。ワード線が破線１２７に対する時間に
オフ状態になると、電圧はコンデンサ９２．９４の一方
を横切ったままになる。この電荷は漏れてなくなるが、
これは強誘電体には好ましくない。このような場合には
、ワード線はほぼ破線１２９により示した時間にターン
・オフ状態にならなければならない。この時間は、セン
ス増幅器９７がターン・オフ状態になシ、両コンデンサ
９２．９４から電圧が除かれた後である。

メモリ・システム１０２からデータ０を読出す動作は第
１２図の波形により例示しである。前記した読出し動作
と同様にアドレスは端子１０４を経て、チップ・イネー
ブル信号は端子１１０を経て、又読出し指令は端子１１
４を経てそれぞれ送られる。

第１２図にはセンス増幅器を能動状態にする２つの時間
を示してちる。これ等の時間は破線１３２゜１３４によ
り示しである。この読出し動作では駆動ｉ８２は、コン
デンサ９２．９４に加わる同様な正の駆動パルスを受け
る。しかしこれ等のコンデンサの分極状態は互いに反対
であるから、線８２の駆動電圧パルスが低下するとビッ
ト線８８は電荷を保持するが、ビット線８６は低電圧状
態に戻る。センス増幅器９７を破線１３２により示した
時間に能動状態にするときは、ビット線８８は高電圧状
態に引かれるが、ビット線８６は低電圧状態に保持され
る。又センス増幅器９７の、：（７）作用は零状態に戻
る駆動線と協働して初期分極状態に強誘電体コンデンサ
９２．９４を復元させることにより、引続く復元サイク
ルの必要がなくなる。

適宜にはセンス増幅器は破線１３４により示した時間に
ターン・オン状態にすることができる。

この場合二層早い一層感受性の高い読出しサイクルを生
ずる。前記各回路には、基準値に対するビット線状態の
比較又は２本のビット線の状態の比較によりデータ状態
を検出するセンス増幅器を設けである。第１６図では回
路１４０はこれ等の機能を実施するセンス増幅器１４２
を備えている。

回路１４０内にはメモリ動作の付加的な態様を達成する
ように付加的なサーキットリを設けである。

センス増幅器１４０はトランジスタ１４４，１４６゜１
４８．１５０を備えている。これ等はセンス・アンプ線
１５２及びセンス・アンプ線１５４の間に接続しである
。これ等のセンス・アンプ線は、第９図に示した各ビッ
ト線と第４図に示したビット線及び基準線とに接続しで
ある。センス増幅器１４２はＳＮ（センス負）線１５６
及びｓｐ（センス正）線１５８を経て制御される。

各トランジスタ１４４，１４６はエンハンスメントモー
ドＮＭＯＳデバイスであるが、各トランジスタ１４Ｂ、
１５（１：エンノ・ンスメント・モードＰＭＯＳデバイ
スである。トランジスタ１４４゜１４８のドレイン端子
はセンス・アンプ線１５２に接続しであるが、トランジ
スタ１４６，１５０のソース端子はセンス・アンプ線１
５４に接続しである。トランジスタ１４４，１４８のゲ
ート端子はビット線１５４に接続しであるが、トランジ
スタ１４６，１５０のゲート端子はセンス・アンプ線１
５２に接続しである。トランジスタ１４４０ンース端子
は、トランジスタ１４６のドレイン端子と共にＳＮ回線
１５６に接続しである。トランジスタ１４８のソース端
子はトランジスタ１５０のドレイン端子とｓｐ線１５８
とに接続しである。

回路１４０はさらにデータ線１（５４及びデータ線１６
６を備えている。列線１（５８及び列線１７０はトラン
ジスタ１７２，１７４，１７６．１７８に接続されデー
タ線１（５４，１６６を対応するセンス・アンプ線１５
２，１５４に対し接続し又は隔離するようにしである。

トランジスタ１７４゜１７６はエンハンスメンｔ’　Ｎ
　Ｍ　ＯＳ　テバイスである。トランジスタ１７２，１
７８はエンハンスメントＰＭＯＳデバイスである。各ト
ランジスタ１７２．１７４はそのソース端子及びドレイ
ン端子を線１（５４及び線１５２の間に接続しである。

トランジスタ１７６．１７８と同様にそのソース端子及
びドレイン端子をデータ線１６６及びビット線１５４の
間に接続しである。列線１（５８はトランジスタ１７４
，１７６のゲート端子に接続しであるが、列線１７０は
トランジスタ１７２゜１７８のｒ−ト端子に接続しであ
る。

列線１（５８及び列線１７０は互いに逆の状態を持つ。

列線１（５８が高で列線１７０が低のときは、センス・
アンプ線１５２，１５４はデータ線１（５４゜１６６に
接続される。しかし列線１（５８が低で列線１７０が高
のときは、データ線１（５４，１６６はセンス・アンプ
線１５２，１５５から隔離される。

センス増幅器１４２は、隔離トランジスタ１８８゜１９
０．１９２，１９４の作用により内部ビット線１８４及
びビット線１８６から隔離することができる。トランジ
スタ１９０，１９２はエンハンスメント・モードＮ’Ｍ
ＯＳデバイスであるが、トランジスタ１８８，１９４Ｈ
エンハンスメント・モードＰＭＯＳデバイスである。回
路１４０はさらに工（隔離）線１９６及び１線１９８を
備えている。各線１９６，１９８は、能動状態にしたと
きに各ビット線１８４，１８６とセンス増幅器１４２に
接続したセンス・アンプ線１５２，１５４との間を隔離
する。１線１９６はトランジスタ１９０．１９２のゲー
ト端子に接続しであるが、工線１９８はトランジスタ１
８８，１９４のゲート端子に接続しである。トランジス
タ１８８゜１９０のソース端子及びドレイン端子は線１
５２゜１８４の間に接続しであるが、トランジスタ１９
２゜１９４のソース端子及びドレイン端子は線１５４゜
１８６の間に接続しである。１線及び１線は互いに逆の
状態を持つ。■線が高であシエ線が低であるときは、線
１５２，１８４は互いに接続されＸ線１５４，１８６は
互いに接続される。各線１９６゜１９８に互いに反対の
電圧状態が存在するときは、センス・アンプ線１５２，
１５４及ヒヒット線１８４．１８６は互いに隔離される
。

回路１４０を第４図のセンス増幅器９７として使うとき
は、ビット線１８４，１８６はそれぞれビット線８６．
８８に接続する。同様に第９図ではビット線１８４，１
８６はそれぞれビット線８６．８８に接続する。

回路１４０はさらにＥ（等化）線２０４を備えている。

Ｅ線２０４はエンハンスメント・モードＭＯＳトランジ
スタ２０６，２０８のゲート端子に接続しである。トラ
ンジスタ２０６はそのドレイン端子をビット線１８４に
接続し、又トランジスタ２０８はそのソース端子をビッ
ト線１８６に接続しである。トランジスタ２０６のソー
ス端子とトランジスタ２０８のドレイン端子とは相互に
接続され又接地しである。Ｅ線２０４を能動状態にする
ときは、トランジスタ２０６．２０８１−ｊ：ターン・
オン状態になることによυビット線１８４゜１８６を相
互に接続し又接地する。これは、メモＩＪ［ｉｌのセン
ス・アンプ線の読出しに先だって行われ、強誘電体コン
デンサからの電荷の転送に先だって各ビット線の電圧レ
ベルを等化するようにする。

回路１４０内のセンス増幅器１４２の動作を第９因及び
第１３図に示した回路と第１４図及び第１５図に示した
波形とについて以下に述べる。データ１を読出す読出し
動作は第１４図に例示しである。初期条件ではチップ・
イネーブル信号は低になりメモリ・システム１０２をア
クセスすることができる。ワード線８４はターン・オン
状態になりトランジスタ９６．９８を能動状態にする。

隔離信号Ｉは高になりセンス・アンプ線１５２゜１５４
をビット線１８４，１８６から接続する。

線２０４の前もってオン状態の等化信号は低になυ平衝
したビット線１８４，１８６を互いに隔離される。

次に線８２の駆動パルスが高になることにより、コンデ
ンサ９２．９４から線１５２，１５４゜１８４．１８６
に電荷が転送される。コンデンサ９２は分極状態が変化
し一層多い電荷を線１５２゜１８４に転送する。線１５
４，１８６は一層少ない電荷を受ける。駆動パルスが零
に戻るときは、線１５２，１８４に正味電荷が残る。

破線２１０により示した時間に、線１９８の隔離信号が
非能動状態になり各ビット線１８４゜１８６をセンス・
アンプ線１５２，１５４から隔離する。次いでセンス増
幅器１４２が線１５０゜１５６のＳＰ倍信号びＳＮ信号
により能動状態にされる。従ってセンス・アンプ線１５
２は全正電圧状態に引かれセンス・アンプ線１５４は零
に保持される。

上下方向線２１２にニリ指示した時間の直前に線１２６
の出力イネーブル信号は能動状態になる。

線２１２により示した時間には、線１９６の隔離工信号
は高になりセンス・アンプ線１５２゜１５４をビット線
１８４，１８６に接続する。この場合ビット線１８４は
高になる。

次いで線１（５８の列信号は時限２１４中に能動状態に
なる。この場合線１５２，１５４のデータ状態はデータ
線１（５４，１６６に加わる。線１２６の出力イネーブ
ル信号は時限２１４中にディスエーブル状態になる。Ｘ
線１９６の隔離信号は低になシ、線２０４の等化信号が
能動状態になることによυビット線１８４が低になる。

次に線１１０のチップ・イネーブル信号は高いディスイ
ネーブル状態になる。

時限２１６の開始時には線８４のワード線信号は低にな
りトランジスタ９６．９８をターン・オフ状態にするこ
とにより、コンデンサ９２．９４を隔離する。各コンデ
ンサ９２．９４は共にそれぞれのもとの分極状態に保持
されている。

次に線１５０，１５６のｓｐ化信号びＳＮ信号は初期状
態に戻シセンス増幅器１４２を非能動状態にする。この
場合センス・アンプ線１５２は線１５４と共に接地状態
になる。このようにして読出しサイクルが完了する。

センス増幅器１４２の使用とデータ状態の書込みとは第
１５図に示した波形により指示しである。

この例ではデータ１状態はシステム１０２のようなメモ
リ・システムに書込む。等化線２０４はピント線１８４
，１８６ｆｚｌ：互いに接続して電荷を接地レベルに等
化する。次のステップでは列線１（５８は高電圧状態に
転移し列トランジスタ１７２゜１７４．１７６．１７８
を能動状態にしデータ線１（５４．１６６をセンス・ア
ンプ線１５２，１５４に接続する。サイクルのこの部分
中に■線１９６は能動状態になりビット線１８４をセン
ス・アンプ線１５２に又ビット線１８６をセンス・アン
プ線１５４にそれぞれ接続する。センス増幅器１４２は
、ｓｐ線１５８及びＳＮ線１５６に対し転移が生ずると
きに能動状態になる。線１（５４，１６６のデータ信号
はセンス増幅器１４２の状態をセットするように作用す
る。センス増幅器１４２は破線２１８により示された時
間にターン・オン状態になる。このようにしてセンス・
アンプ線１８４゜１８６に適当なデータ状態が設定され
る。時限２２０の開始時に駆動線８２は低状態から高電
圧状態に転移する。又第９図に示すようにこの作用によ
り強誘電体コンデンサ９４における状態をセットするよ
うになる。駆動線パルスが高状態から低状態に低下する
ときは強誘電体コンデンサ９２に差動極性が生ずる。こ
の極性はコンデンサ９４に加わる極性とは反対である。

従って強誘電体コンデンサ９２．９４に対し互いに逆の
分極状態をセットする。この状態は時限２２０中に生ず
る。

センス増幅器１４２は、データ状態を強誘電体９２．９
４内にセットした後時限２２２中にターン・オフ状態に
なる。ワードｉ１１４の信号はセンス増幅器１４２のタ
ーン・オフに先だって非能動状態にされ強誘電体コンデ
ンサを隔離する。

最後にＥ線２０４０等化信号は高状態に戻υビット線１
８４，１８６を平衡させ放電させる。

第１６図は読出し／修飾／書込みと称するメモリ演算処
理を例示する波形の群を示す。これは、メモリからの極
めて早い読出しとソフトウェアの演算による結果の修飾
とこれに続いて修飾結果のメモリへの書込みとを行う方
法である。これはすべて、読出し及び書込みの両ザイク
ルの合計より短い単一のサイクルで行われる。

さらに第１６図には読出し、修飾及び書込みと称する３
つの逐次の時限を示しである。読出し部分は論理状態を
読出す第１４図に示した部分と基体的に同じであるが、
沓込み部分は論理状態を書込む第１５図に示した部分と
基本的に同じである。

線２０４の等化信号は、サイクルの開始に先だって保持
されビン）線１８４，１８６を等化するようにする。

読出し／修飾／書込みサイクルは、低い能動状態になる
線１１０のチップ・イネーブル信号により開始する。こ
の転移に続いて、ワード線８４の信号は、高状態になり
トランジスタ９６．９８を能動状態にする。線１９６の
隔離信号を次いで能動状態にしてビット線１８４，１８
６にセンス・アンプ線１５２，１５４を接続する。

次に駆動線８２に正パルスを供給する。この正パルスは
強誘電体コンデンサ９２．９４にバイアスを加える。ビ
ット線１８４，１８６に転送する電荷の量は前記したよ
うにコンデンサ９２．９４の前回の分極配向に依存する
。駆動線パルスに続いて、線１９６の隔離信号は低状態
に戻りビット線１８４，１８６をセンス・アンプ線１５
２゜１５４から隔離する。このときにはセンス増幅器１
４２はｓｐ線１５６及びＳＮ線１５８の状態転移によυ
能動状態になる。センス増幅器１４２が能動状態になる
ことにより、各強誘電体コンデンサ９２．９４から受け
る電荷に従って、高い又は低い電圧状態に駆動される。

この例ではセンス・アンプ線１５２は低状態に駆動され
るが、センス・アンプ線１５４は高状態になる。これは
メモリ・システム１０２からの論理りの読出しでちる。

センス増幅器１４２が能動状態になるのに次いで、線１
９６の隔離信号はふたたび能動状態になりビット線１８
４，１８６をセンス線１５２゜１５４に接続する。従っ
てビット線１８４．１８６は対応する線１５２，１５４
の状態に駆動されこの状態に保持される。線１９６の隔
離信号が能動状態になった後なお波形の読出し部分中に
、線１（５８の列信号が能動状態になシ線１５２，１５
４にデータ線１（５４，１６６を接続する。この場合メ
モリ・システム１０２かも読出したデータ状態を出力デ
ータ線１（５４，１６６に転送する作用をする。

この場合波形にサイクルの修飾部分への転移がある。こ
の時間中にメモリはそのアドレス・サーキットリをマイ
クロプロセッサによりアドレス変更を伴わないで能動状
態にする。メモリは、読出し、修飾、書込みの順序の書
込みサイクルの開始を待つ。メモリ・システム１０２に
新らたなアドレスは送られない。

サイクルの修飾部分にすぐ続いて線１１４の書込みイネ
ーブル信号が読出し状態から書込み状態に移行する。次
いで前回にオン状態になかった等化信号は非能動状態に
なりビット線１８４，１８６の結合を切る。次に列線能
動状態になりビット線１５２．１５４をデータ線１（５
４，１６６に結合する。この場合メモリ・システム１０
２に’を込もうとするデータ状態を出力データ線からセ
ンス増幅器１４２の端子に転送する作用をする。この例
ではこれはメモリから読出した状態の逆すなわち論理１
状態である。

次にデータ線１（５４，１６６は状態転移を通過する。

次いで書込みイネーブル信号は書込みイネーブル状態か
ら書込みディスエーブル状態に転移する。

そのすぐ後で線１９６の隔離信号が高状態になりビット
線１８４，１８６をセンス増幅器線１５２゜１５４に結
合する。次いで線１（５８の隔離信号が高状態になυビ
ット線１８４，１８６をセンス増幅器線１５２，１５４
に結合する。次いで線１（５８の列信号は低状態に移り
データ＆１（５４，１６６をセンス増幅器ビット線１５
２，１５４から結合を切るが、このステップは適宜であ
る。

次に駆動回線のパルスにより強誘電体コンデンサ９２．
９４に対し連通な差動電圧を生ずる。ビット線１８４の
論理状態は、強誘電体コンデンサ９２．９４に対し適当
な差動電界を加えるのに十分な時限にわたって保持され
る。これは前記した書込み動作に類似している。

線２０４の等化信号は次いで、線１９６の隔離信号が非
能動状態になった後ビット線１８４゜１８６を結合して
ピント線１８４，１８６をセンス増幅器線１５２，１５
４から結合を切る。最終ステップではチップ・イネーブ
ル信号がディスエーブル状態に戻シ、ワード線は低状態
に戻ることによりアクセス・トランジスタ９６．９８を
非能動状態にし、線１５６，１５８のセンス増幅器制御
信号は非能動状態に戻る。

第１６図についての前記の説明によυ別個のサイクルよ
り一層短い時間内に読出し／修飾／書込みサイクルを生
ずることができる。その理由は、メモリ・システム１０
２に送られるアドレスは変更しなくてもよく全サイクル
にわたって保持されるからである。

要するに本発明は、強誘電体コンデンサを使い不揮発性
メモリセルに書込みこれ等のセルから読出す回路にある
。

以上本発明をその実施例について詳細に説明したが本発
明はなおその精神を逸脱しないで種種の変化変型を行う
ことができるのはもちろんである。

【図面の簡単な説明】

第１図は強誘電体コンデンサの分極特性を示すヒステリ
シス曲線、第２図は本発明による単一セル強誘電体コン
デンサ・メモリ回路の１実施例の電気配線図、第３図は
第２図に示したメモリ回路に対するデータ状態の読出し
を例示する波形の組の線図である。第４図は単一セル強
誘電体コンデンサ・メモリ回路を備えた本発明メモリ・
システムを、メモリ・セルにデータを書込みメモリ・セ
ルからデータを読出すのに必要な周辺回路と共に示す電
気配線図、第５図は第４図に示したメモリ・システムへ
のデータ１及びデータロの書込みを示す波形の組の線図
、第３図は第４図に示したメモリ・システムからのデー
タ１の読出しを示す波形の組の線図、第７図は第４図に
示したメモリ・システムからのデータ０状態の読出しを
示す波形の組の線図である。第８図は本発明による２重
メモリ・セルを持つ不揮発性メモリ回路の電気配線図、
第９図は第８図に示した２重メモリ・セル回路を利用す
るメモリ・システムの電気配線図、第１０図は第９図に
示したメモリ・システムへのデータ１状態及びデータロ
状態の書込みを示す波形の組の線図、第１１図は第９図
に示しだメモリ・システムからのデータ１状態の読出し
を示す波形の組の線図、第１２図は第９図に示したメモ
リ・システムからのデータ０状態の読出しを示す波形の
組の線図である。第１６図は第４図及び第９図に示した
センス増幅器を、ビット線環化サーキットリ、隔離サー
キットリ及び列アドレス・サーキットリと共に示す電気
配線図、第１４図はデータ１状態を読出すだめの第１３
図のセンス増幅器の動作を示す波形の組の線図、第１５
図はメモリ・セルへのデータ１状態の書込みのだめの第
１６図のセンス増幅器の動作を示す波形の組の線図、第
１６図は読出し／修飾／書込みのサイクルを行うための
第９図に示したメモリ・システム及び第１３図に示した
センス増幅器の動作を示す波形の組の線図でちる。 ２０・・・メモリ回路、２２・・・強誘電体コンデンサ
、２４・・・アクセス・Ｆ・ランジスタ、２６・・・駆
動線、２８・・・ワード線、３０・・・ビット線、８０
・・・メモリ回路、８２・・・駆動線、８４・・・ワー
ド線、８６・・・ビット線、８８・・・ビット線、９２
．９４・・・強誘電体コンデンサ、９６．９８・・・ア
クセス・トランジスタ、９７・・・センス増幅器、１０
２・・・メモリ・システム

Claims (60)

【特許請求の範囲】
1. （１）複数の分極状態のうちの１つを選択的に蓄積する
   強誘電体コンデンサと、この強誘電体コンデンサに電圧
   パルスを加えこの強誘電体コンデンサの分極状態を読出
   すための電荷信号を前記コンデンサから生ずるようにす
   る電圧パルス印加手段と、前記強誘電体コンデンサから
   電荷信号を受ける受信手段と、メモリ・セル選択信号受
   信時に前記強誘電体コンデンサを前記受信手段に接続し
   前記のコンデンサ及び受信手段の間に前記電荷信号を転
   送するようにする接続手段とを包含する不揮発性メモリ
   ・セル。
2. （２）電圧パルス印加手段を、電圧パルスを生ずる駆動
   線デコーダと、このデコーダから強誘電体コンデンサに
   前記パルスを転送する駆動線とにより構成した請求項１
   記載の不揮発性メモリ・セル。
3. （３）電荷信号受信手段として、ビット線電荷信号を検
   出するセンス増幅器に接続したビット線を使つた請求項
   １記載の不揮発性メモリ・セル。
4. （４）強誘電体コンデンサ接続手段を、選択信号を受け
   るように接続したゲート端子と前記強誘電体コンデンサ
   及び電荷信号受信手段の間に接続したソース端子及びド
   レイン端子とを持つＭＯＳトランジスタにより構成した
   請求項１記載の不揮発性メモリ・セル。
5. （５）強誘電体コンデンサを電圧パルス印加手段及び接
   続手段の間に接続した請求項１記載の不揮発性メモリ・
   セル。
6. （６）強誘電体コンデンサを接続手段及び受信手段の間
   に接続した請求項１記載の不揮発性メモリ・セル。
7. （７）第１及び第２の分極状態を蓄積して前記の分極状
   態がそれぞれメモリ・セル蓄積データ状態に対応するよ
   うにした強誘電体コンデンサと、この強誘電体コンデン
   サにデータ信号を送りこの強誘電体コンデンサからデー
   タ信号を受けるビット線と、前記強誘電体コンデンサに
   所定の駆動パルスを供給し駆動線自体及び前記デット線
   の間の電界と前記駆動パルスとに基づいて前記強誘電体
   コンデンサに前記分極状態をセットし前記ビット線への
   電荷転送により前記強誘電体コンデンサから前記分極状
   態を読出すようにする駆動線と、前記強誘電体コンデン
   サに接続されこの強誘電体コンデンサを前記のビット線
   及び駆動線の間に直列に選択的に接続するアクセス・ト
   ランジスタとを包含する不揮発性メモリ・セル。
8. （８）アクセス・トランジスタとして、メモリ・セル選
   択信号を受けるようにワード線にゲート端子を接続し、
   コンデンサの端子と駆動線又はビット線のいずれかとの
   間にソース端子及びドレイン端子を接続した電界効果ト
   ランジスタを使つた請求項７記載の不揮発性メモリ・セ
   ル。
9. （９）第１及び第２の端子を持ち第１及び第２の分極状
   態を蓄積する強誘電体コンデンサと、この強誘電体コン
   デンサの第１の端子に接続されこの強誘電体コンデンサ
   に加える駆動パルスを受ける駆動線と、メモリ回路選択
   信号を受け第２及び第３のトランジスタ端子間のインピ
   ーダンスを下げるようにトランジスタ能動状態化を行う
   ようにした第１の端子を持ち前記第２トランジスタ端子
   を前記強誘電体コンデンサの前記第２端子に接続したト
   ランジスタと、このトランジスタの前記第３端子に接続
   されそれぞれ前記強誘電体コンデンサの分極状態に対応
   するデータ信号を前記トランジスタに転送しこのトラン
   ジスタからデータ信号を受けるビット線とを包含する不
   揮発性メモリ・セル。
10. （１０）トランジスタとしてＭＯＳトランジスタを使い
    、第１端子を前記ＭＯＳトランジスタのゲート端子とし
    、第２及び第３の端子を前記トランジスタのソース端子
    及びドレイン端子とした請求項９記載の不揮発性メモリ
    ・セル。
11. （１１）トランジスタに選択信号を供給するように接続
    されビット、線に直交して位置させたワード線を備え、
    駆動線を前記ビット線又はワード線のいずれかに平行に
    位置させた請求項９記載の不揮発性メモリ・セル。
12. （１２）データ状態に対応する分極状態を蓄積する第１
    及び第２の強誘電体コンデンサと、それぞれ前記の第１
    及び第２の強誘電体コンデンサに対応する第１及び第２
    のアクセス・トランジスタと、前記の第１コンデンサ及
    び第１トランジスタを間に直列に接続した駆動線及び第
    １ビット線と前記の第２コンデンサ及び第２トランジス
    タを前記駆動線との間に直列に接続した第２のビット線
    と、前記各アクセス・トランジスタの制御端子に接続さ
    れメモリ・セル選択信号の受信時に前記各アクセス・ト
    ランジスタをターン・オン状態にし前記各コンデンサに
    蓄積した分極状態を読出すことにより、メモリ・セル・
    データ状態を読出し又は分極状態を前記各コンデンサに
    セットすることによりデータ状態をメモリ・セル内部に
    蓄積するワード線とを包含する不揮発性メモリ・セル。
13. （１３）第１及び第２のビット線を入力に接続した差動
    センス増幅器を備え前記の各ビット線を差動的に駆動し
    メモリ・セル内部から読出したデータ状態を表わす電圧
    状態を互いに逆にするようにした請求項１２記載の不揮
    発性メモリ・セル。
14. （１４）第１及び第２のビット線に入力端子を接続した
    差動センス増幅器を備え、さらにデータ状態を受けるデ
    ータ入力端子を備え前記センス増幅器の動作により前記
    各ビット線を差動電圧状態に駆動し強誘電体コンデンサ
    に互いに反対の分極状態を蓄積するようにした請求項１
    ２記載の不揮発性メモリ・セル。
15. （１５）第１及び第２のビット線の電荷状態を等化する
    等化手段を備えた請求項１２記載の不揮発性メモリ・セ
    ル。
16. （１６）複数本の各駆動線及び共通のビット線の間のア
    クセス・トランジスタに直列に接続した強誘電体コンデ
    ンサをそれぞれ備えた複数のメモリ・セルと、複数個の
    前記アクセス・トランジスタに対しそれぞれ制御端子に
    接続され前記メモリ・セルの１つに対する選択信号の受
    信時に前記アクセス・トランジスタの各１つを能動状態
    にする複数本のワード線と、前記の選択したメモリ・セ
    ルに接続した前記ビット線に接続した第１の入力と基準
    信号を受けるように接続した第２の入力とデータ入力／
    出力端子とを持ち前記各メモリから読出しこれ等のメモ
    リ・セルに書込み前記の第１及び第２の入力線を差動的
    に駆動し接続された前記メモリ・セルの１つからデータ
    状態を読出しこのようにして読出したデータ状態を前記
    入力／出力端子に加え、前記の選択したメモリ・セルに
    接続した前記ビット線を前記入力／出力端子で受けたデ
    ータ状態に対応する１組の所定の電圧状態の１つに駆動
    し前記の受けたデータ状態を前記メモリ・セルの選定し
    た１つに書込むようにした差動センス増幅器とを包含す
    る不揮発性メモリ回路。
17. （１７）基準信号を所定の電圧にした請求項１６記載の
    不揮発性メモリ回路。
18. （１８）複数の各メモリ・セルに対する各相補メモリ・
    セルを備え、対応する相補メモリ・セルの出力をビット
    線を経て伝送し基準信号をセンス増幅器に送るようにし
    た請求項１６記載の不揮発性メモリ回路。
19. （１９）多重の組のメモリ・セルを備え、これ等の各組
    にそれぞれ共通のビット線を設けることにより前記メモ
    リ・セルの行及び列から成るメモリ回路マトリクスを形
    成するようにした請求項１６記載の不揮発性メモリ回路
    。
20. （２０）センス増幅器をビット線から隔離する隔離手段
    を備えた請求項１６記載の不揮発性メモリ・セル。
21. （２１）複数のメモリ・セル用のダミー強誘電体コンデ
    ンサ・メモリ・セルと、このダミー・メモリ・セルの出
    力を基準信号としてセンス増幅器に送るように接続した
    ビット線とを備えた請求項１６記載の不揮発性メモリ回
    路。
22. （２２）複数の各ビット線及び共通の駆動線のアクセス
    ・トランジスタに直列に接続した強誘電体コンデンサを
    それぞれ備えた複数のメモリ・セルと、前記アクセス・
    トランジスタに対する制御端子に接続され前記メモリ・
    セルの１つに対する選択信号の受信時に前記各トランジ
    スタを能動状態にするワード線と、対応するビット線に
    接続した第１の入力と基準信号を受けるように接続した
    第２の入力とデータ入力／出力端子とを持ちそれぞれ前
    記ビット線に対応し前記メモリ・セルから読出し又これ
    等のメモリ・セルに書込み、前記の第１及び第２の入力
    を差動的に駆動し接続された前記メモリ・セルの１つか
    らデータ状態を読出し又この場合読出されたデータ状態
    を前記入力／出力端子に加え、そして前記メモリ・セル
    に接続した対応するビット線を前記入力／出力端子で受
    けたデータ状態に対応する所定の電圧状態に駆動し前記
    の受けたデータ状態を前記メモリ・セルの対応する１つ
    に書込むようにした複数個の差動センス増幅器とを包含
    する不揮発性メモリ回路。
23. （２３）基準信号を所定の電圧にした請求項２２記載の
    不揮発性メモリ回路。
24. （２４）複数の各メモリ・セルに対する各相補メモリ・
    セルを備え、前記の複数の各メモリ・セルに対する対応
    する相補メモリの出力をビット線を経て転送し基準信号
    を対応するセンス増幅器の第２の入力に送るようにした
    請求項２２記載の不揮発性メモリ回路。
25. （２５）多重組のメモリ・セルを備え、これ等の各組に
    共通の駆動線を設けることにより前記メモリ・セルの行
    及び列から成るメモリ回路マトリクスを形成した請求項
    ２２記載の不揮発性メモリ回路。
26. （２６）センス増幅器を対応するビット線から隔離する
    手段を備えた請求項２２記載の不揮発性メモリ回路。
27. （２７）アクセス・トランジスタを能動状態にし強誘電
    体コンデンサを駆動線及びビット線の間に接続すること
    により不揮発性メモリ・セルを選択し、前記強誘電体コ
    ンデンサの第１の端子に駆動線を経て駆動パルスを加え
    、複数の電圧状態の１つを持つデータ信号を前記ビット
    線を経て前記強誘電体コンデンサの第２の端子に加え前
    記の駆動信号及びデータ信号の間の電圧差により前記強
    誘電体コンデンサに前記データ信号に対応する与えられ
    た分極状態を生成するようにし、前記強誘電体コンデン
    サを前記の与えられた分極状態にセットした後前記アク
    セス・トランジスタを非能動状態にして前記強誘電体コ
    ンデンサを隔離するようにすることから成る、不揮発性
    メモリ・セルにデータ状態を書込む方法。
28. （２８）駆動パルスが第１及び第２の逐次の状態を持ち
    それぞれ強誘電体コンデンサに互いに反対の分極状態を
    生ずるようにする請求項２７記載の不揮発性メモリ・セ
    ルにデータ状態を書込む方法。
29. （２９）アクセス・トランジスタを非能動状態にする工
    程がデータ信号の終了に先だつて生ずるようにする請求
    項２７記載の、不揮発性メモリ・セルにデータ状態を書
    込む方法。
30. （３０）アクセス・トランジスタを非能動性状態にする
    工程がデータ信号の終了後に生ずるようにする請求項２
    ７記載の、不揮発性メモリ・セルにデータ状態を書込む
    方法。
31. （３１）アクセス・トランジスタを起動状態にして強誘
    電体コンデンサを駆動線及びビット線の間に接続するこ
    とにより不揮発性メモリ・セルを選択し、前記強誘電体
    コンデンサに複数の分極状態の１つをセットしてこの強
    誘電体コンデンサの第１の端子に駆動線を経て所定の駆
    動パルスを加え、前記強誘電体コンデンサに加えられた
    前記駆動パルスに応答して前記ビット線に電荷信号を生
    じこの電荷信号の振幅を前記強誘電体コンデンサに蓄積
    される分極状態の関数とし、前記電荷信号を基準信号に
    比較しこの基準信号より前記電荷信号が多い場合は第１
    データ状態を、又は前記基準信号より前記電荷信号が少
    ない場合は第２のデータ状態を生ずるようにすることか
    ら成る、不揮発性メモリ・セルからデータ状態を読出す
    方法。
32. （３２）駆動線の電圧状態に対して、強誘電体コンデン
    サの前後に電界を生じこのコンデンサにもとの分極状態
    をふたたび生ずるようにこのような電圧状態にビット線
    を駆動する請求項３１記載の、不揮発性メモリ・セルか
    らデータ状態を読出す方法。
33. （３３）電荷信号を基準信号に比較するに当たり、駆動
    パルスの終了に先だつて行う請求項３１記載の、不揮発
    性メモリ・セルからデータ状態を読出す方法。
34. （３４）データ信号を基準信号に比較する工程が駆動パ
    ルスの終了後に生ずるようにする請求項３１記載の不揮
    発性メモリ・セルからデータ状態を読出す方法。
35. （３５）第１及び第２のビット線を互いに反対の信号状
    態にセットしこれ等の状態の組合せが不揮発性メモリ・
    セルに蓄積するための複数のデータ状態の１つに対応す
    るようにし、第１及び第２の強誘電体コンデンサに対す
    る各アクセス・トランジスタを能動状態にして前記第１
    コンデンサは駆動線及び前記第１ビット線の間に接続し
    前記第２コンデンサは前記の駆動線及び第２ビット線の
    間に接続するようにすることにより前記メモリ・セルを
    選択し、第１及び第２の状態を持つ駆動信号を前記駆動
    線を経て加え、この駆動線が前記第１状態にあるときに
    前記駆動線及び第１ビット線間の前記第１コンデンサの
    前後の信号差によりこの第１コンデンサに第１の分極状
    態をセットし、又前記駆動線が前記第２状態にあるとき
    に前記駆動線及び第２ビット線間の前記第２コンデンサ
    の前後の信号差によりこの第２コンデンサに第２の分極
    状態をセットして、それぞれ前記の第１及び第２のコン
    デンサにセットされた前記の第１及び第２の各分極状態
    が前記データ状態のうち前記メモリ・セル内に蓄積され
    るデータ状態を表わすようにすることから成る、不揮発
    性メモリ・セルにデータ状態を書込む方法。
36. （３６）第１及び第２のビット線を互いに反対の信号状
    態にセットする工程を、データ信号を受け前記の第１及
    び第２のビット線を前記の受信データ信号に対応する互
    いに反対の信号状態に駆動する差動センス増幅器により
    実施する請求項３５記載の、不揮発性メモリ・セルにデ
    ータ状態を書込む方法。
37. （３７）第１及び第２のビット線にセットされる信号状
    態の終了に先だつてアクセス・トランジスタを非能動状
    態にする請求項３５記載の、不揮発性メモリ・セルにデ
    ータ状態を書込む方法。
38. （３８）第１及び第２のビット線にセットされる信号状
    態の終了後にアクセス・トランジスタを非能動状態にす
    る請求項３５記載の不揮発性メモリ・セルにデータ状態
    を書込む方法。
39. （３９）データ状態を表わすように互いに逆の分極状態
    をセットされた第１及び第２の強誘電体コンデンサにそ
    れぞれ対応する第１及び第２のアクセス・トランジスタ
    を能動状態にして前記第１強誘電体コンデンサは第１ビ
    ット線及び駆動線の間に又前記第２強誘電体コンデンサ
    は第２ビット線及び前記駆動線の間にそれぞれ接続する
    ようにすることにより不揮発性メモリ・セルを選択し、
    前記駆動線を経て前記各強誘電体コンデンサに駆動パル
    スを加え対応するビット線にそれぞれ電荷信号を生じ前
    記各ビット線の電荷信号の振幅を対応する前記強誘電体
    コンデンサにセットされた分極状態の関数とし、前記ビ
    ット線のうち一層大きい振幅の電荷信号を持つビット線
    を第１の所定の電圧状態に駆動し、これと同時に前記ビ
    ット線のうち一層小さい振幅の電荷信号を持つビット線
    を第２の所定の電圧状態に駆動し、前記の各ビット線の
    前記の所定の電圧状態の組合せが前記メモリ・セルに蓄
    積される前記データ状態に対応するようにすることから
    成る、不揮発性メモリ・セルからデータ状態を読出す方
    法。
40. （４０）第１のビット線の電圧状態と駆動線の電圧状態
    との間の差により第１強誘電体コンデンサをもとに戻す
    請求項３９記載の、データ状態を読出す方法。
41. （４１）比較の工程を駆動パルスの終了に先だつて開始
    する請求項３９記載の、データ状態を読出す方法。
42. （４２）比較の工程を駆動パルスの終了後に開始する請
    求項３９記載の、データ状態を読出す方法。
43. （４３）第１及び第２のビット線の電荷を、駆動パルス
    を加えるのに先だつて等化する請求項３９記載の不揮発
    性メモリ・セルからデータ状態を読出す方法。
44. （４４）（ａ）アクセス・トランジスタを能動状態にし
    て強誘電体コンデンサを駆動線及びビット線の間に接続
    するようにワード線に選択信号を加え、（ｂ）前記駆動
    線を経て前記強誘電体コンデンサに駆動パルスを加え前
    記コンデンサから前記ビット線に電荷を転送してこのビ
    ット線に電荷信号を生じ、前記の転送される電荷の振幅
    を前記コンデンサの前回にセットされた分極状態の関数
    とし、（ｃ）差動センス増幅器の動作により前記ビット
    線の電荷信号を基準信号と比較し、この基準信号より前
    記電荷信号が多いときは前記ビット線を高い電圧状態に
    駆動し、又は前記電荷信号が前記基準信号より少ないと
    きは前記ビット線を低い信号状態に駆動し、前記の高低
    の電圧状態がそれぞれ前記メモリ・セルに蓄積すること
    のできるデータ状態を表わすようにすることによつて前
    記メモリ・セルを読出し、 （ａ）前記アクセス・トランジスタを能動状態にして前
    記強誘電体コンデンサを前記の駆動線及びビット線の間
    に接続するように前記ワード線に選択信号を加え、（ｂ
    ）前記センス増幅器にデータ状態信号を加えてこの増幅
    器により前記ビット線を前記電圧状態のうち前記センス
    増幅器に加えられるデータ信号に対応する電圧状態に駆
    動し、（ｃ）駆動パルスを前記駆動線に加えて前記コン
    デンサの前後にこのコンデンサ内の分極状態をセットす
    るように電界を生じ、この電界が前記センス増幅器に加
    えられるデータ状態信号に対応する極性を持つことによ
    り前記メモリ・セルの前記強誘電体コンデンサに前記デ
    ータ状態を分極状態として蓄積するようにすることによ
    つて前記メモリ・セルに書込むことから成る、不揮発性
    メモリ・セルに対しデータ状態を読出し書込む方法。
45. （４５）比較の工程を、駆動パルスの終了に先だつて開
    始する請求項４４記載の、データ状態を読出し書込む方
    法。
46. （４６）比較の工程を、駆動パルスの終了後に開始する
    請求項４４記載の、データ状態を読出し書込む方法。
47. （４７）比較の工程により生ずる高又は低の電圧状態に
    より強誘電体コンデンサの前後に駆動線に対し電界を生
    じ、前記状態を破壊的に読出したときに前記強誘電体コ
    ンデンサにもとの分極状態を戻すようにする請求項４４
    記載の、データ状態を読出し書込む方法。
48. （４８）加えられたデータ状態信号の終了に先だつて選
    択信号を非能動状態にする請求項４４記載の、データ状
    態を読出し書込む方法。
49. （４９）加えられたデータ状態信号の終了後に選択信号
    を非能動状態にする請求項４４記載のデータ状態を読出
    し書込む方法。
50. （５０）センス増幅器を比較の工程に先だつてビット線
    から隔離する請求項４４記載の、不揮発性メモリ・セル
    に対しデータ状態を読出し書込む方法。
51. （５１）アクセス・トランジスタを能動状態にして前回
    にセットした分極状態を持つ強誘電体コンデンサをビッ
    ト線及び駆動線間に直列に接続し、駆動パルスを前記駆
    動線を経て前記強誘電体コンデンサに加え前記ビット線
    に所定の電荷を転送し、この転送される電荷の振幅を前
    記強誘電体コンデンサの分極状態の関数として前記ビッ
    ト線に電荷信号が生ずるようにし、この電荷信号の振幅
    が前記転送電荷の振幅に関連するようにし、前記ビット
    線の前記電荷信号を基準信号と比較し、前記の電荷信号
    及び基準信号間の差により定まる高又は低の電圧状態に
    前記ビット線を差動的に駆動し、前記のビット線及び駆
    動線間の電界の作用により前記強誘電体コンデンサに前
    記の前回にセットした分極状態を復帰させることによつ
    て前記メモリ・セルにもとのデータ状態を戻すことから
    成る、不揮発性メモリ・セルを読出す方法。
52. （５２）比較の工程を、駆動パルスの終了に先だつて開
    始する請求項５１記載の、不揮発性メモリ・セルを読出
    す方法。
53. （５３）比較の工程を、駆動パルスの終了後に開始する
    請求項５１記載の、不揮発性メモリ・セルを読出す方法
    。
54. （５４）第１及び第２のアクセス・トランジスタに選択
    信号を加え第１の強誘電体コンデンサは駆動線及び第１
    ビット線の間に又第２の強誘電体コンデンサは前記駆動
    線及び第２ビット線の間にそれぞれ接続するようにし、
    それぞれデータ状態に対応する１組の差動電圧状態の１
    つを前記各ビット線に加え、逐次に第１電圧状態及び第
    ２電圧状態を持つ駆動信号を加えて前記駆動線の前記第
    １電圧状態と前記第１ビット線の電圧状態との間の電圧
    差により前記第１強誘電体コンデンサに第１の分極状態
    を生じ又前記第２電圧状態と前記第２ビット線の電圧状
    態との間の電圧差により前記第２強誘電体コンデンサに
    第２の分極状態を生じ、前記の第１及び第２の強誘電体
    コンデンサに蓄積された前記の第１及び第２の分極状態
    の組合せが前記データ状態に対応するようにすることか
    ら成る、不揮発性メモリ・セルにデータ状態を書込む方
    法。
55. （５５）差動電圧状態の組の１つの状態を加える工程を
    、データ状態を受けて各ビット線をデータ状態に対応す
    る差動電圧状態の１つに駆動する差動センス増幅器によ
    り実施する請求項５４記載の、不揮発性メモリ・セルに
    データ状態を書込む方法。
56. （５６）各ビット線に加える差動電圧状態の終了に先だ
    つて選択信号を非能動状態にする請求項５４記載の、不
    揮発性メモリ・セルにデータ状態を書込む方法。
57. （５７）各ビット線に加える差動電圧状態の終了後に選
    択信号を非能動状態にする請求項５４記載の、不揮発性
    メモリ・セルにデータ状態を書込む方法。
58. （５８）アクセス・トランジスタを能動状態にして各デ
    ータ状態に対応する分極状態を蓄積する強誘電体コンデ
    ンサを駆動線及びビット線の間に接続し、第１の駆動パ
    ルスを前記駆動線を経て前記強誘電体コンデンサに加え
    この強誘電体コンデンサの分極状態に従つて前記ビット
    線に可変量の電荷を転送し、前記の転送される電荷に基
    づく前記ビット線の電圧を基準電圧に又前記ビット線中
    に前記ビット線電圧が基準電圧を越えるときは第１の状
    態にそしてビット線電圧が基準電圧より低いときは第２
    の状態にそれぞれ比較し、前記の第１又は第２の状態を
    前記アクセス・トランジスタが能動状態になつている間
    に前記ビット線から入力／出力線に転送し、前記アクセ
    ス・トランジスタが能動状態になつている間にデータ状
    態を前記入力／出力線に加え、前記データ状態を前記入
    力／出力端子から前記ビット線に転送し、第２の駆動パ
    ルスを前記駆動線を経て加え前記強誘電体コンデンサの
    前後に前記の駆動線及びビット線の間に生成して、前記
    入力／出力端子に加えた前記データ状態に対応する分極
    状態を前記強誘電体コンデンサにセットするようにし、
    前記アクセス・トランジスタを非能動状態にし前記強誘
    電体コンデンサを隔離するようにすることから成る、不
    揮発性メモリ・セルの読出し／修飾／書込みサイクル。
59. （５９）比較及び駆動の工程中にビット線をセンス増幅
    器から隔離する請求項５８記載の、不揮発性メモリ・セ
    ルの読出し／修飾／書込みサイクル。
60. （６０）比較の工程で、第１の強誘電体コンデンサの分
    極とは反対の分極状態を蓄積した相補強誘電体コンデン
    サに接続した第２のビット線の電圧を比較する請求項５
    ８記載の、不揮発性メモリ・セルの読出し／修飾／書込
    みサイクル。