JP3813715B2 - 半導体記憶装置及びそのデータ読み出し方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、メモリセルのキャパシタに蓄積された電荷を読み出す半導体記憶装置及びそのデータ読み出し方法に関し、特にダイナミックランダムアクセスメモリ(DRAM)や強誘電体メモリに関する。
【0002】
【従来の技術】
図9は、メモリセルのキャパシタに蓄積された電荷を読み出す半導体記憶装置の一例として、強誘電体メモリの基本となる回路構成を示している。図9において、10,11はメモリセルの強誘電体キャパシタ、12,13はダミーセルの強誘電体キャパシタ、14,15はメモリセルの選択トランジスタ、16,17はダミーセルの選択トランジスタ、18はセンスおよび再書き込み用アンプ(センスアンプ)、19はワード線i、20はワード線(i+1)、21はダミーワード線a、22はダミーワード線b、23はプレート線i、24はプレート線(i+1)、25はダミープレート線a、26はダミープレート線b、27,28はビット線対で、ビット線27と/ビット線(“/”はバーを意味する)28は差動対をなしている。また、300,301はカラムを選択するトランジスタ、302はカラム選択線、303,304は共通読み出しデータ線と/データ線である。
【0003】
上記のような構成において、強誘電体の電界及び分極の向き(両者は一致する)は、プレート線からビット線方向を正の向きと定める。強誘電体メモリは、データを記憶している強誘電体キャパシタの分極の向きに応じてビット線のレベルに高低の差が生ずる。具体的な読み出し動作は、図10のタイミングチャートに示すように、ビット線を予め0(V)にプリチャージしておき、選択するセルに接続されているワード線を選択した状態でプレート線を選択する。そして、ビット線対27,28の電位が変化した後でセンスおよび再書き込み用アンプ18を活性化し、上記強誘電体キャパシタの分極の向きに応じてビット線対27,28の一方をハイレベルに、他方をロウレベルにする。この際、図9の回路では、i行目のワード線19を選択したときにはダミーワード線21を、(i+1)行目のワード線20を選択したときにはダミーワード線22をそれぞれ選択するようになっている。
【0004】
ここで、電源電圧を3(V)と仮定し、選択されたプレート線とダミープレート線の電位が最大3(V)になると仮定する。また、選択されたワード線とダミーワード線の電位の最大値は、ビット線と/ビット線の高電位がキャパシタに伝達されるように、セル選択トランジスタとダミーセル選択トランジスタによるしきい値電圧落ちを補償する電圧(例えば4.5(V))に昇圧されているものとする。
【0005】
選択されたメモリセルにおけるキャパシタの分極の向きが上向き(プレート線側からビット線側)のときには、分極と電界の方向が同じため分極反転しない。この場合にはセルが放出する電荷量は少ないため、ビット線のレベルは低い。これに対し、分極の向きが下向き(ビット線側からプレート線側)のときには、分極と電界の方向が反対のため分極反転する。この場合にはセルが放出する電荷量が多いため、ビット線のレベルは高い。よって、ダミーセルの強誘電体キャパシタ12,13の面積を、分極反転する時としない時のビット線レベルの中間レベルが発生するように設定すれば、センスおよび再書き込み用アンプ18により、ビット線対のレベル差をセンスできる。
【0006】
図10に示したような、プレートを高レベルに上げた状態でビット線のレベルをセンスする方式を後の説明の都合上“プレートパルス中センス方式”と名づける。このようなデータの読み出し動作については、米国特許4,873,664に開示されている。この特許には、上記中間電位を発生するためにダミーセルの強誘電体キャパシタ12あるいは13の面積を、メモリセル中の強誘電体キャパシタ10,11の面積の2倍に設定することが記載されている。なお、ダミーセルは、常に分極反転領域で動作しないように、すなわち、分極の向きが常に上向き(プレート線からビット線方向)になるようにダミーキャパシタをバイアスする必要がある。
【0007】
次に、上記従来回路の持つ問題点を明確にするために、センスすべきビット線レベルを強誘電体キャパシタのヒステリシス特性を用いて図形解法する。図11(a)の電位関係から図11(b)の電位関係への変化の過程で、ビット線には電荷の出入りがないのでビット線の電荷量は保存される。すなわち、
+CB ×0−P(0)A=+CB VB −P(3−VB )A…(1)
と表せる。ここで、Aは強誘電体キャパシタの面積、CB はビット線の寄生容量である。(1)式でビット線電位VB を強誘電体に印加される電圧V1 に変えると、
3−VB =V1 …(2)
であるので、
P(V1 )−P(0)=CB (3−V1 )/A…(3)
を得る。(3)式を用いれば、下向きの分極から分極反転する場合(高レベル側のセル)、上向きの分極から分極反転しない場合(低レベル側のセル)、及びダミーセルによる場合のそれぞれの電圧V1 が図12に示すように求められる。それぞれのビット線電位も
VB =3−V1 …(4)
から図12のように求められる。
【0008】
セルのヒステリシス特性において、P(V1 )Aの電圧Vに対する傾きは、セルの静電容量に比例する。選択されたカラム302に属するビット線27と/ビット線28の情報はそれぞれカラムを選択するトランジスタ300と301を介して共通読み出しデータ線303と/データ線304に送られる。
【0009】
一般に、センスアンプは、図13に示すようなPMOSトランジスタ217〜219とNMOSトランジスタ220〜223とを含むフリップフロップで構成されている。PMOSトランジスタ217とNMOSトランジスタ223は、フリップフロップの電源スイッチで、トランジスタ217のゲート206が“0”レベル、トランジスタ223のゲート203が“1”レベルのとき当該フリップフロップが活性化し、センス動作を開始する。この際、通常はフリップフロップ内のPMOSトランジスタとNMOSトランジスタとを介して電源1から接地点2へ流れる貫通電流を少なくするために、電源スイッチとしてのトランジスタ217と223が導通するタイミングをずらしている。共通読み出しデータ線を電源電圧にプリチャージする場合は、データ線303あるいは/データ線304のスイッチングの速度は高レベルから低レベルに移行する速度で決まる。従って、ビット線を駆動するセンスアンプはNMOSトランジスタ側から駆動している。
【0010】
図12から分かるように、ダミーキャパシタの静電容量は、低レベル側のセルのセルキャパシタの静電容量の約2倍になることが分かる。例えば、センス動作開始前の低レベル側のビット線電位が1.0Vでダミーセル側の/ビット線電位が1.1Vとすると、上記センスアンプにおける/ビット線28の電位を下げるNMOSトランジスタ221のゲート(ビット線27)の電位は、ビット線27の電位を下げるNMOSトランジスタ220のゲート(/ビット線28)の電位よりも僅かに低いので、電位を下げるトランジスタ220の電流駆動能力はトランジスタ221より高い。しかも、センスアンプから見た/ビット線28の静電容量は、これに付随するダミーキャパシタの静電容量が大きいことに起因して、ビット線27の静電容量よりも大きいので、ビット線27の方が/ビット線28よりも速く電位が低くなる。すなわち、ビット線27と/ビット線28の電位差は広がる。この直後にPMOSトランジスタ217を導通する。/ビット線28の電位を上げるPMOSトランジスタ219のゲート電位は、ビット線27の電位を上げるPMOSトランジスタ218のゲート電位よりも低いので、電位を上げるトランジスタ219の電流駆動能力はトランジスタ218よりも高い。一方、センスアンプから見た/ビット線28の静電容量はビット線27の静電容量よりも大きいので、ビット線27の方が/ビット線28よりも速く電位が上がりやすくなる。トランジスタ219とトランジスタ218の電流駆動能力の差が、/ビット線28の静電容量とビット線27の静電容量の差よりも小さいと、ビット線27の方が/ビット線28よりも速く電位が上昇して誤動作する可能性がある。
【0011】
高レベル側のセルのセルキャパシタは、分極の続きの軌跡を描くので、ダミーキャパシタの静電容量との大小は一概には言えない。図12では、高レベル側のセルの静電容量は、ダミーキャパシタの静電容量より極めて大きくなっているが、セルの特性やビット線の寄生容量の大きさによってセルの静電容量は大きく変化する。
【0012】
例えば、センス動作開始前の高レベル側のビット線電位が1.2Vでダミーセル側の/ビット線28の電位が1.1Vとする。図12のように、高レベル側のセルの静電容量がダミーセル側の静電容量よりも大きく、センスアンプをNMOSトランジスタから駆動した場合は、これまで説明したのと同様にビット線27と/ビット線28の電位差は広がる。引き続き、PMOSトランジスタを駆動すると、この場合の軌跡は図中の破線で示されるようになり、センスアンプから見たビット線27の静電容量は、/ビット線28よりも小さいので、ビット線27の方が/ビット線28よりも速く電位が上昇して正しく読み出すことができる。
【0013】
逆に、高レベル側のセルの静電容量が、ダミーセル側の静電容量よりも小さい場合は、センスアンプをNMOSトランジスタ側から駆動した際に、これまで説明したのと同様に、ビット線27と/ビット線28の電位差は小さくなり、やがて逆転する可能性がある。
【0014】
上記のように、センス前のビット線、/ビット線の電位差以外に静電容量のアンバランスがセンス感度に影響を与え、正しくデータが読み出せない場合が生ずる。
【0015】
また、特開平1−158,691やIntegrated Ferroelectrics,Vol.4,pp134−144には、選択したプレート電位を一旦3(V)に上げた後に、プレート電位を下げてからセンスする方式が開示されている。図14はその様子をタイミングチャートで示したものである。分極反転動作は、実際にはドメイン(分域)内の分極の向きが実際に逆向きに変化する現象と非分極反転の現象(これは電子分極やイオン分極に起因する比較的線形性の分極と考えられる)が重なり合っていると考えられる。この方式では、上記非分極反転がばらついてもプレート電位を0(V)に戻すことによりキャンセルできるので、センスすべきビット線のばらつきを低減することができる。従って、信頼性試験で、この非分極反転領域が変動しても、やはりその影響を最小化できる長所を持つ。今後、このセンス方式を“プレートパルス後センス方式”と呼ぶことにする。
【0016】
次に、上記プレートパルス後センス方式について解析する。まず、プレートパルス後センス方式におけるビット線電位を図形で求める。図15(a),(b),(c)はそれぞれ、この方式における強誘電体キャパシタの電荷やビット線容量の電荷の推移を示している。(a)図から(b)図の状態への変化は、プレートパルス中センス方式と全く同じで(b)図から(c)図への変化においてもビット線には電荷の出入りがない。従って、図15(a)と図15(c)のビット線の電荷量は保存される。よって、下式(5)が成り立つ。
+CB ×0−P(0)A=+CB V2 −P(−V2 )A…(5)
ここで、V2 はプレート線が0(V)に戻ったときのビット線電位を表す。(5)式を整理すると、
P(−V2 )−P(0)=CB V2 /A…(6)
となる。V2 は図16を用いれば図形上から求められる。
【0017】
図15から明らかなように、プレートパルス後センス方式でも、高レベルと低レベルのときのセルの静電容量が大きく異なる。従って、どのようにダミーセルの静電容量を選んでもセンス時のビット線と/ビット線の容量がアンバランスになる。特に、プレートパルス後センス方式では、プレートパルス中センス方式よりもビット線と/ビット線の電位が低くなる。従って、センスアンプをNMOSトランジスタ側から駆動してもセンスアンプ動作が開始した直後はNMOSトランジスタは導通しない。従って、PMOSトランジスタが駆動されて初めてビット線と/ビット線に差がつく。例えば、ダミーセルの静電容量がビット線と/ビット線の静電容量の中間にある場合を考える。この場合は、プレートパルス中センス方式と同様に考えると、ビット線と/ビット線の静電容量のアンバランスにより高レベルと低レベルいずれもビット線と/ビット線の電位差は小さくなり、ついには逆転する可能性が生ずる。
【0018】
【発明が解決しようとする課題】
上記のように従来の半導体記憶装置は、ビット線対の静電容量のアンバランスにより、データの誤読み出しが起こる可能性があるという問題があった。
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、ビット線対の静電容量のアンバランスに起因する誤動作を回避できる半導体記憶装置及びそのデータ読み出し方法を提供することにある。
【0019】
【課題を解決するための手段】
この発明の一態様に係る半導体記憶装置は、データ記憶用のキャパシタとこのキャパシタを選択するための第1のトランジスタとを有するメモリセルと、比較電位を生成するためのダミーキャパシタとこのダミーキャパシタを選択するための第2のトランジスタとを有するダミーセルと、上記メモリセル中の上記第1のトランジスタを駆動するワード線と、上記ダミーセル中の上記第2のトランジスタを駆動するダミーワード線と、上記メモリセルにおけるキャパシタが上記第1のトランジスタを介して接続される第1のビット線と、この第1のビット線と差動対をなし、上記ダミーセルにおけるダミーキャパシタが上記第2のトランジスタを介して接続される第2のビット線と、上記第1,第2のビット線間の電位差を増幅するセンスアンプと、上記メモリセル中のキャパシタが接続されるプレート線と、上記ダミーセル中のダミーキャパシタが接続されるダミープレート線とを具備し、チップ選択信号が選択状態にされてから、上記ワード線の選択動作を制御する信号が選択状態にされるまでの期間であって、上記センスアンプの動作前に、上記ワード線と上記ダミーワード線を選択し、且つ上記プレート線とダミープレート線を駆動し、上記メモリセルの記憶データを上記第1のビット線に読み出すとともに、上記ダミーセルにおけるダミーキャパシタを上記第2のトランジスタを介して上記第2のビット線に接続して上記比較電位を上記第2のビット線に与え、上記ワード線の選択動作を制御する信号が選択状態にされた時に、上記プレート線の駆動を停止し、上記第1,第2のビット線の電位が変化し、上記プレート線の駆動を停止した後に、上記ワード線と上記ダミーワード線を一旦非選択状態にし、上記メモリセル中のキャパシタを上記第1のビット線から切り離した状態で上記センスアンプを動作させた後、上記ワード線の選択動作を制御する信号が非選択にされた後に、再び上記ワード線を選択状態にし、上記ダミーワード線の非選択状態を維持して読み出した内容を再書き込みする。
【0020】
また、この発明の一態様に係る半導体記憶装置のデータ読み出し方法は、データ記憶用のキャパシタとこのキャパシタを選択するための第1のトランジスタとを有するメモリセルと、比較電位を生成するためのダミーキャパシタとこのダミーキャパシタを選択するための第2のトランジスタとを有するダミーセルと、上記メモリセル中の上記第1のトランジスタを駆動するワード線と、上記ダミーセル中の上記第2のトランジスタを駆動するダミーワード線と、上記メモリセルにおけるキャパシタが上記第1のトランジスタを介して接続される第1のビット線と、この第1のビット線と差動対をなし、上記ダミーセルにおけるダミーキャパシタが上記第2のトランジスタを介して接続される第2のビット線と、上記第1,第2のビット線間の電位差を増幅するセンスアンプと、上記メモリセル中のキャパシタが接続されるプレート線と、上記ダミーセル中のダミーキャパシタが接続されるダミープレート線とを備えた半導体記憶装置のデータ読み出し方法であって、チップ選択信号を遅延して、上記センスアンプを制御する第1の信号、及び上記ワード線とダミーワード線の選択動作を制御する第2,第3の信号を生成する第1のステップと、上記チップ選択信号が選択状態にされてから、上記第2の信号が選択状態にされるまでの期間であって、上記センスアンプの動作前に、上記ワード線とダミーワード線を選択し、且つ上記プレート線と上記ダミープレート線を駆動し、上記メモリセルの記憶データを上記第1のビット線に読み出すとともに、上記第2のビット線に上記第2のトランジスタを介してダミーキャパシタを接続して比較電位を与える第2のステップと、上記第2の信号の選択状態に応答して、上記プレート線の駆動を停止する第3のステップと、上記第1,第2のビット線の電位が変化し、上記プレート線の駆動を停止した後に、第2,第3の信号に応答して上記ワード線とダミーワード線を一旦非選択状態にする第4のステップと、上記第2の信号が選択状態にされてから所定の時間経過後に、上記第1の信号に応答して上記センスアンプを動作させることによりセンスする第5のステップと、上記センスアンプにより上記第1のビット線と上記第2のビット線の間の電位差を増幅する第6のステップと、上記センスアンプによって、上記第1のビット線と上記第2のビット線との電位差が増幅され、上記第2の信号が非選択にされた後に、上記第3の信号により上記ダミーワード線の非選択を維持しつつ、上記第2の信号に応答して上記プレート線を再び駆動し、上記ワード線を再び選択状態にして読み出した内容を再書き込みする第7のステップとを具備する。
【0033】
上記のような構成によれば、第1のビット線と第2のビット線にそれぞれ付随する寄生容量を実質的に等しくした状態でセンス動作を行うので、第1のビット線と第2のビット線間に充分大きな電位差が生成されていれば、センスアンプの動作時にビット線対の電位が誤った方向に変化することはない。よって、ビット線対の静電容量のアンバランスに起因する誤動作を回避できる。
【0035】
また、センスアンプでセンス動作を行う前に選択したワード線を一旦非選択状態にし、その後センスアンプをセンス動作させるので、第1のビット線と第2のビット線に付随する寄生容量は実質的に等しく、ビット線対の静電容量はセンス動作に影響を与えない。
【0036】
更に、第1のビット線と第2のビット線にそれぞれ付随する寄生容量を実質的に等しくした状態でセンス動作を行うので、第1のビット線と第2のビット線間に充分大きな電位差が生成されていれば、センスアンプの動作時にビット線対の電位が誤った方向に変化することはない。よって、ビット線対の静電容量のアンバランスに起因する誤動作を回避できる。
【0038】
しかも、ワード線とプレート線を選択した後に、ワード線を非選択にして強誘電体キャパシタをビット線から切り離した状態でセンスアンプを動作させるので、この段階でビット線に付随する静電容量はセルのパターン配置によって決定され、静電容量の対称性を容易に改善できる。従って、センスアンプを動作させる前のビット線電位を比較電位と比較することにより正しくセンスできる。
【0039】
センス動作を行った後、第1のビット線と第2のビット線に大きな電位差が出てきたところで、再びワード線を選択し直すので、読み出した内容を再書き込みできる。
【0040】
また、ワード線及びダミーワード線とプレート線及びダミープレート線を選択した後に、ワード線とダミーワード線を非選択にしてメモリセルとダミーセルを第1,第2のビット線対から切り離した状態でセンスアンプを動作させる。この段階で第1,第2のビット線対に付随する静電容量はセルのパターン配置によって決定されるので、静電容量の対称性を容易に改善できる。従って、センスアンプを動作させる前の第1のビット線電位はダミーセルによって発生した中間レベルと比較することにより正しくセンスできる。
【0042】
プレート線を非選択状態にしたうえで、センス動作を行うプレートパルス後センス方式を採用しているので、セルキャパシタの非分極反転の影響が低減されて、ばらつきの少ない電位差を第1のビット線と第2のビット線間に生成させることができる。
【0045】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
[第1の実施の形態]
図1は、本発明によるプレートパルス中センス方式の強誘電体メモリにおける基本回路を示している。この図1では、チップが選択され、センスアンプがセンスを終了するまでの動作に関係する部分に着目して示している。
【0046】
チップ選択信号/CEは、インバータ211の入力端(節点200)に入力される。このインバータ211の出力端(節点201)には、遅延回路212の入力端及びプレート線デコーダ回路210の第1の入力端が接続される。上記遅延回路212の出力端(節点202)には、遅延回路213の入力端及びナンドゲート215の一方の入力端が接続される。上記遅延回路213の出力端(節点203)には、遅延回路214の入力端及びインバータ216の入力端が接続される。また、上記遅延回路214の出力端(節点204)には上記ナンドゲート215の他方の入力端が接続され、このナンドゲート215の出力端(節点205)がナンドゲート224の一つの入力端に接続される。上記ナンドゲート224の他の入力端にはアドレス信号A0(/A0)〜Am(/Am)が入力される。このナンドゲート224の出力端(節点226)にはインバータ225の入力端が接続され、このインバータ225の出力端にはワード線73及びプレート線デコーダ回路210の第2の入力端が接続される。このプレート線デコーダ回路210の出力端は、プレート線75に接続されている。上記ナンドゲート224とインバータ回路225は、アドレス信号A0(/A0)〜Am(/Am)と信号/WLCKをデコードしてワード線73を駆動するワード線デコーダ回路76として働く。
【0047】
PMOSトランジスタ217,218,219とNMOSトランジスタ220,221,223は、ビット線72と/ビット線207の電位差をセンスするためのセンスアンプを構成している。センスアンプのうち、PMOSトランジスタ218,219とNMOSトランジスタ220,221は、フリップフロップ回路を構成している。このフリップフロップ回路は、ゲートが上記インバータ216の出力端(節点206)に接続されたPMOSトランジスタ217とゲートが上記遅延回路213の出力端(節点203)に接続されたNMOSトランジスタ223とによって動作が制御される。そして、節点206が“0”レベル、節点203が“1”レベルになるとPMOSトランジスタ217とNMOSトランジスタ223が導通して、上記フリップフロップ回路が活性化し、ビット線72と/ビット線207の電位差を増幅する。
【0048】
メモリセルの選択トランジスタ63のドレインはビット線72に接続され、ゲートはワード線73に接続される。この選択トランジスタ63のソース(節点68)とプレート線75との間には強誘電体キャパシタ61が接続されている。
【0049】
図2は、上記図1に示した回路におけるプレート線デコーダ回路210の構成例を示している。このデコーダ回路210は、ワード線デコーダ回路76、すなわち図1に示した回路におけるナンドゲート224とインバータ回路225のパターン占有面積を小さくするための回路である。図2に示すように、プレート線デコーダ回路210は、PMOSトランジスタ64,79、NMOSトランジスタ65,66及びインバータ77,78を含んで構成され、ワード線デコーダ回路76の出力信号(ワード線73の電位)とプレートクロックとで制御される。PMOSトランジスタ64のソースは電源1に接続され、ゲートにはプレートクロックが供給される。NMOSトランジスタ65のドレインは上記PMOSトランジスタのドレイン(節点69)に接続され、ゲートには上記プレートクロックが供給される。NMOSトランジスタ66のドレインは上記NMOSトランジスタ65のソース(節点70)に接続され、ゲートはワード線73に接続され、ソースは接地点2に接続される。PMOSトランジスタ79のソースは電源1に接続され、ドレインは節点69に接続され、ゲートはインバータ78の出力端に接続される。インバータ77の入力端は節点69に接続され、出力端はビット線72に接続されたメモリセルのプレート線75−1に接続される。また、インバータ78の入力端は節点69に接続され、出力端は/ビット線207に接続されたセルのプレート線75−2に接続される。
【0050】
上記プレート線デコーダ回路210は、ワード線デコーダ回路76の出力信号(ワード線73の電位)とプレートクロックとがともに“1”レベルのときのみ節点69が“0”レベルとなってインバータ77,78によりプレート線75−1,75−2が選択されて駆動される。プレートクロックが“1”レベルのままでワード線デコーダ回路76の出力が一旦“0”レベルになっても節点69は“0”レベルに留まるので、プレート線75−1,75−2は“1”レベルを維持する。非選択のプレート線デコーダ回路210は、プレートクロックが“0”レベルのとき節点69が“1”レベルにプリチャージされる。この後、ワード線73は“0”レベルのままであるので、節点69の“1”レベルは放電されず、この状態を維持する。但し、長時間この状態を続けると、接合漏れ電流などにより節点69の電位が低下する恐れがある。そこでトランジスタ79とインバータ78とによってラッチ回路を構成し、節点69の“1”レベルを保持し、電位の低下を防止するようにしている。
【0051】
次に、上記のような構成において図3のタイミングチャートにより動作を説明する。チップ選択信号/CEが非選択状態、すなわち“1”レベルのときには、インバータ211の出力により節点201,202,203は“0”レベルである。上記遅延回路214(遅延時間T3)は、入力信号を反転した遅延信号を出力するように構成されており、節点204は“1”レベルになる。よって、ナンドゲート215から出力される信号/WLCKは“1”レベルとなり、ワード線73とプレート線75(75−1,75−2)の駆動制御は行われず、ナンドゲート224の出力はアドレス信号A0(/A0)〜Am(/Am)によって決定される。チップが非選択の状態では、全てのアドレス信号の出力は“0”レベルなので、ワード線73も“0”レベルである。この際、節点201の電位、すなわちプレートクロックは“0”レベルであるので、プレート線デコーダ回路210によるプレート線75の駆動制御も行われない。また、節点206は“1”レベル、節点203は“0”レベルであるのでセンスアンプは非活性状態である。
【0052】
一方、チップ選択信号/CEが選択状態の“0”レベルになると、インバータ211の出力により節点201(プレートクロック)が“1”レベルになる。この時、アドレス信号A0(/A0)〜Am(/Am)が入力されているので、選択されたワード線73はほぼ同時に選択される。従って、プレート線デコーダ回路210によって選択されたプレート線75も選択される。遅延回路212は、プレート線75のRC遅延に対応する遅延時間T1の遅延素子で、プレート線75のプレート線デコーダ回路210から一番遅いところが“1”レベルになる頃に節点202も“1”レベルになる。節点204は遅延回路213(遅延時間T2)と遅延回路214(遅延時間T3)とによる遅延時間によって依然として“1”レベルを維持するので、節点205(信号/WLCK)は“0”レベルに反転する。これにより、ナンドゲート224の出力は“1”レベルとなり、選択されていたワード線73は非選択になる。この際、プレート線デコーダ回路210に入力されるプレートクロックは“1”レベルであり、プレート線75は“1”レベルのままである。遅延回路213は、ワード線の遅延に対応する遅延時間T2の遅延素子で、ワード線73のワード線デコーダ回路76から一番遅いところが“0”レベルになる頃に節点203が“1”レベルになる。これによりセンスアンプが活性化され、ビット線72と/ビット線207の電位差が増幅される。遅延回路214(遅延時間T3)は、センスアンプがセンス動作を行うのに必要な時間を確保するための遅延素子で、センス動作が終了した時点で節点204が“0”レベルになり、節点215(信号/WLCK)が“1”レベルに戻る。従って、ワード線73も非選択状態が解除され、“1”レベルに戻る。
【0053】
なお、図1ではダミーセル、ダミーワード線及びダミープレート線等については省略したが、基本的には図9に示した従来の回路と同様に構成されており、ダミーワード線とダミープレート線はそれぞれ、ワード線及びプレート線と同様に駆動される。このようにして図3のタイミングチャートに示したような動作が実現する。
【0054】
上述したように、本発明の第1の実施の形態では、ワード線(及びダミーワード線)とプレート線(及びダミープレート線)を選択した後にこのワード線(ダミーワード線)を一旦非選択状態にして強誘電体キャパシタをビット線から切り離した状態でセンスアンプを動作させる。この段階でビット線に付随する静電容量はセルのパターン配置によって決定されるので、静電容量の対称性を容易に改善できる。従って、センスアンプを動作させる前のビット線電位をダミーセルによって発生した中間レベルと比較することにより正しくセンスできる。このように正しくセンスしてビット線と/ビット線に大きな電位差が出てきたところで、再びワード線(ダミーワード線)を選択し直し、読み出した内容を再書き込みすれば良い。但し、図3の破線で示すように、ダミーワード線は必ずしも再び選択する必要はない。
【0055】
上記のような構成並びにアクセス方法によれば、メモリセルとダミーセルの静電容量にアンバランスがあってもビット線と/ビット線に充分大きな電位差が生成されていればビット線と/ビット線の電位が誤った方向に変化することはない。よって、ビット線対の静電容量のアンバランスに起因する誤動作を回避できる。
【0056】
なお、ダミーセル内のセルキャパシタは強誘電体キャパシタである必要はなく、SiO2 のような常誘電体を用いたキャパシタであっても構わない。
[第2の実施の形態]
図4は、本発明によるプレートパルス後センス方式の強誘電体メモリにおける基本回路を示している。この図4では、図1と同様に、チップが選択され、センスアンプがセンスを終了するまでの動作に関係する部分に着目して示している。
【0057】
チップ選択信号/CEは、インバータ261の入力端(節点200)に入力される。このインバータ261の出力端(節点250)には、ナンドゲート262,266の一方の入力端が接続される。上記ナンドゲート262の他方の入力端には、ナンドゲート263の出力端(節点262)が接続され、出力端(節点251)にはこのナンドゲート263の一方の入力端及びインバータ264の入力端が接続される。上記インバータ264の出力端(節点252)には、ナンドゲート265の一方の入力端及びインバータ273の入力端が接続される。上記ナンドゲート265の出力端(節点280)にはナンドゲート267の一方の入力端が接続され、このナンドゲート267の出力端(節点265)には上記ナンドゲート266の他方の入力端が接続される。ナンドゲート266の出力端(節点253)には、ナンドゲート267の他方の入力端及びインバータ268の入力端が接続される。このインバータ268の出力端には、遅延回路213の入力端及びナンドゲート269の一方の入力端が接続される。上記遅延回路213の出力端(節点203)には、遅延回路214の入力端及びインバータ216の入力端が接続される。また、上記遅延回路214の出力端(節点256)には上記ナンドゲート269の他方の入力端が接続され、このナンドゲート269の出力端(節点259)がナンドゲート224の一つの入力端に接続される。上記ナンドゲート224の他の入力端にはアドレス信号A0(/A0)〜Am(/Am)が入力される。このナンドゲート224の出力端(節点226)にはインバータ225の入力端が接続され、このインバータ225の出力端にはワード線73及びナンドゲート271の一方の入力端が接続される。上記ナンドゲート224とインバータ回路225は、アドレス信号A0(/A0)〜Am(/Am)と信号/WLCKをデコードしてワード線73を駆動するワード線デコーダ回路76として働く。
【0058】
また、上記チップ選択信号/CEは、インバータ276の入力端(節点200)に供給される。上記インバータ270の出力端(節点257)と上記インバータ276の出力端(節点277)はそれぞれ、ナンドゲート272の入力端に接続される。このナンドゲート272の出力端(節点278)は、インバータ279の入力端に接続され、このナンドゲート279の出力端(節点259)が遅延回路212の入力端及び上記ナンドゲート271の他方の入力端に接続される。上記遅延回路212の出力端(節点260)には、インバータ273,274の入力端が接続される。上記インバータ273の出力端は上記ナンドゲート265の他方の入力端に接続され、上記インバータ274の出力端は上記ナンドゲート263の他方の入力端に接続される。
【0059】
PMOSトランジスタ217,218,219とNMOSトランジスタ220,221,223は、ビット線72と/ビット線207の電位差をセンスするためのセンスアンプを構成している。PMOSトランジスタ218,219とNMOSトランジスタ220,221は、フリップフロップ回路を構成している。このフリップフロップ回路は、ゲートが上記インバータ216の出力端(節点206)に接続されたPMOSトランジスタ217とゲートが上記遅延回路213の出力端(節点203)に接続されたNMOSトランジスタ223とによって動作が制御される。そして、節点206が“0”レベル、節点203が“1”レベルになるとPMOSトランジスタ217とNMOSトランジスタ223が導通して、上記フリップフロップ回路が活性化し、ビット線72と/ビット線207の電位差を増幅する。
【0060】
更に、上記ナンドゲート271の出力端(節点260)の出力端はインバータ275の入力端に接続され、このインバータ275の出力端がプレート線75に接続される。メモリセルの選択トランジスタ63のドレインはビット線72に接続され、ゲートはワード線73に接続される。この選択トランジスタ63のソース(節点68)とプレート線75との間には強誘電体キャパシタ61が接続されている。
【0061】
次に、上記のような構成において図5のタイミングチャートにより動作を説明する。チップ選択信号/CEが非選択状態で“1”レベルのときには、インバータ261により節点250が“0”レベルになるので、節点251と253は“1”レベルになる。また、インバータ264と268により、節点252と254はともに“0”レベルになる。このとき、節点203も“0”レベルになるが、節点256は遅延回路214(遅延時間T3)が入力信号の反転信号を出力するので“1”レベルになる。節点206はインバータ216により“1”レベルになるので、PMOSトランジスタ217とNMOSトランジスタ223が非導通となってセンスアンプは非活性状態である。ナンドゲート269により節点259(信号/WLCK)には“1”レベルが出力される。
【0062】
また、チップ選択信号/CEが“1”レベルのときには、上記インバータ276により節点277は“0”レベルになるので、ナンドゲート272とインバータ279により、節点259(プレートクロック)は“0”レベルになる。全てのアドレス信号A0(/A0)〜Am(/Am)は“0”レベルであるので、全てのワード線73も“0”レベル、ナンドゲート271とインバータ275とによって全てのプレート線75も“0”レベルになる。節点260は、遅延回路212(遅延時間T1)により“0”レベルで、インバータ274と273の出力はともに“1”レベルになる。これによって、節点280はナンドゲート265により“1”レベルになる。
【0063】
一方、チップ選択信号/CEが選択状態の“0”レベルになると、節点250は“1”レベルになるが、節点251はナンドゲート262と263とで構成されるフリップフロップ回路により“1”レベルの状態を記憶したままである。従って、節点257も“1”レベルのままである。上記チップ選択信号/CEの“0”レベルによって、節点277は“0”レベルから“1”レベルに反転するので、節点259(プレートクロック)は“1”レベルになる。アドレス信号A0(/A0)〜Am(/Am)はナンドゲート224に入力されているので、選択されたワード線73はほぼ同時に“1”レベルに立ち上がる。従って、ナンドゲート271とインバータ275とにより、上記選択されたワード線73に対応するプレート線75も選択される。遅延回路212(遅延時間T1)はプレート線75のRC遅延に対応する遅延素子で、プレート線75のプレート線デコーダ回路(ナンドゲート271とインバータ275)から一番遅いところが“1”レベルになる頃に節点260も“1”レベルになる。これによって、インバータ274と273からともに“0”レベルが出力される。節点250は“1”レベルであるので、ナンドゲート263の出力は“1”レベルに、節点251は“0”レベルに変わる。よって、インバータ264と270とにより節点257は“0”レベルに変わる。この結果、ナンドゲート272とインバータ279とにより、節点259(プレートクロック)は“0”レベルに変わる。更に、ナンドゲート271とインバータ275によりプレート線は“0”レベルに変わる。遅延回路212はプレート線75のRC遅延に対応した遅延時間T1の遅延素子であり、プレート線75のプレート線デコーダ回路から一番遅いところが“0”レベルになる頃に節点260も“0”レベルになる。これによって、インバータ273の出力が“1”レベルになり、インバータ274の出力も“1”レベルなので、ナンドゲート265により節点280は“0”レベルとなる。節点250は“1”レベルで、節点280は“0”レベルなので、ナンドゲート266により節点253は“0”レベル、インバータ268により節点254は“1”レベルになる。節点256は、遅延回路213(遅延時間T2)と214(遅延時間T3)によって、依然として“1”レベルを維持するので、節点259(信号/WLCK)は“0”レベルに変わる。これにより選択されていたワード線73も非選択になる。この時、ナンドゲート271とインバータ275によりプレート線75は“0”レベルのままである。遅延回路213はワード線73の遅延に対応した遅延時間T2を有する遅延素子で、ワード線73のワード線デコーダ回路から一番遅いところが“0”レベルになる頃に節点203は“1”レベルになる。これによりセンスアンプが活性化され、ビット線72と/ビット線207の電位差がセンスされる。遅延回路214(遅延時間T3)はセンスアンプがセンス動作を行うのに必要な時間を確保するための遅延素子で、センス動作が終了した時点で節点256が“0”レベルになり、節点259(信号/WLCK)が“1”レベルに戻る。従って、ワード線73も非選択状態が解除され、“1”レベルに戻る。但し、この時、図5の破線で示すようにダミーワード線は必ずしも再び選択する必要はない。また、プレート線は実線で示すように“0”レベルでも良いし、破線で示すように“1”レベルでも良い。このようにして図5のタイミングチャートに示したような動作が実現する。
【0064】
この第2の実施の形態では、選択したワード線と選択したダミーワード線の両方を一旦非選択にした状態でセンスアンプを活性化してセンスするようにしている。これによって、前述した第1の実施の形態と同様に、ビット線対の静電容量のアンバランスに起因する誤動作を回避できる。
【0065】
[第3の実施の形態]
上述した強誘電体メモリに対する考え方はDRAMにも容易に適用できる。図6は、DRAMの基本的な回路構成を抽出して示している。図6において、80,81はメモリセルのキャパシタ、82,83はダミーセルのキャパシタ、84,85はメモリセルの選択トランジスタ、86,87はダミーセルの選択トランジスタ、88はセンスおよび再書き込み用アンプ(センスアンプ)、89はワード線i、90はワード線(i+1)、91はダミーワード線a、92はダミーワード線b、3はプレート線、97,98はビット線と/ビット線である。この第3の実施の形態では、ビット線97と/ビット線98の抵抗成分を問題としているので、これらを抵抗の記号で表している。また、300,301はカラムを選択するトランジスタ、302はカラム選択線、303,304は共通読み出しデータ線と/データ線である。
【0066】
ここで、プレート線3は強誘電体メモリとは異なり、全てのメモリセルと全てのダミーセルに共通で、0.5Vccの一定電位に設定されているものとする。また、ビット線97及び/ビット線98とダミーセルの節点101及び節点102も0.5Vccにプリチャージされているものとする。そして、ワード線89とダミーワード線91を選択する場合を例に取って説明する。
【0067】
DRAMでは、セル面積を最小化するために、ビット線をアルミニウムに比べて抵抗の高い材料(例えばタングステンやポリシリコン)で配線することが多い。ここで、i=0番目のメモリセルがセンスアンプ88の近くで、ダミーセルから遠い位置に配置されていたとする。すなわち、センスアンプ88から見てキャパシタ80は近くに、ダミーキャパシタ82は遠くに配置されている。センスアンプ88とキャパシタ間の配線抵抗の大きさを考えると、キャパシタ80はキャパシタ82よりもより駆動しやすい。ここで節点99に高レベルが記憶されていたとする。ワード線89を立ち上げると、ビット線97の電位は/ビット線98側より高くなる。通常、DRAMのセンスアンプ88はフリップフロップ回路で構成され、NMOSトランジスタ側から駆動する。従って、駆動しやすいキャパシタ80はキャパシタ82よりも早めに低レベルに動き、誤動作する可能性がある。
【0068】
そこで、DRAMの場合も強誘電体メモリの場合と同様に、ビット線97と/ビット線98のRC遅延を等しくする、換言すればビット線の寄生容量を等しくすれば良い。すなわち、例えばセンス動作を行う前にワード線89とダミーワード線91を一旦非選択状態としてからセンスし、再びワード線89を選択すれば良いことが容易に分かる。ワード線89とダミーワード線86を一旦非選択状態にすることによって、メモリセルとダミーセルから読み出した電荷をビット線97と/ビット線98に閉じこめることができ、静電容量のアンバランスがセンス動作に影響を与えないようにできる。これによって、ビット線対の静電容量のアンバランスに起因する誤動作を回避できる。
【0069】
[実施の形態4]
強誘電体メモリにおいてもDRAMのようにプレート電位を0.5Vccに固定して書き込みと読み出しをすることが可能である。このような場合でもやはりセンスアンプの動作中にビット線と/ビット線の静電容量にアンバランスがあると誤動作する可能性がある。従って、プレート電位を固定する場合でも上述した対策が有効である。
【0070】
次に、強誘電体メモリを例にして実際の測定値を用いて本発明による効果を具体的に説明する。但し、この場合、電源電圧は3(V)ではなく5(V)と仮定する。
【0071】
良く知られているように、強誘電体薄膜を分極した状態で高温でベークすると、そのヒステリシス特性が歪み、強誘電体メモリが劣化する。図7及び図8はそれぞれ、一定の分極状態で150℃の高温で1000時間ベークしたときのヒステリシス特性を示している。ここでは、図面の複雑化を防ぐために単位は省略している。横軸は電圧を表し、1目盛りは1(V)に相当する。縦軸は分極を表し、1目盛りは10(μC/cm2 )に相当する。通常のように、水平軸の右方向と垂直軸の上方向を正の方向と考えれば、下向き(ビット線側からプレート線側)の分極の状態で150℃の高温で1000時間ベークしたときのヒステリシス特性を表す。また、水平軸の左方向と垂直軸の下方向を正の方向と考えれば、上向き(プレート線側からビット線側)の分極の状態で150℃の高温で1000時間ベークしたときのヒステリシス特性を表す。
【0072】
図7は、ベークしたときと同じ分極を読み出す場合のセルの動作点を示している。DPPはプレートパルス中センス方式(During Plate Pulse Sensing)を、APPはプレートパルス後センス方式(AfterPlate Pulse Sensing)をそれぞれ表している。動作点の求め方は、図12と図16に従って求めれば良い。ここで、強誘電体キャパシタの面積A=5.26(μm2 )、ビット線の浮遊容量CB =1.5(pF)と仮定した。
【0073】
図8は、ベークしたときと反対の分極を読み出す場合のセルの動作点を示す。この読み出し方は通常インプリント読み出しと呼ばれる。図12と図16に従えば、図7と同様に動作点は容易に求められる。
【0074】
動作点が求められたので、セル自身の持つ静電容量のアンバランスについて考える。プレートパルス後センス方式の方が静電容量のアンバランスが顕著なので、この方式に限って考察する。ダミーセルの静電容量は、両者の中間に設定したとする。プレートパルス後センス方式では、図からも分かるようにビット線電位が低くNMOSトランジスタのしきい値電圧よりも通常低い。そのため、ビット線のセンスはPMOSトランジスタがオンしてビット線と/ビット線が共に上昇するところでセンスする。図7から、ベークしたときと同じ分極を読み出す場合は、高レベル(VBH)側の方が低レベル(VBL)側よりも明らかにセルの静電容量が大きい。従って、静電容量の少ないダミーセル側のビット線が上昇し、誤動作する可能性が出てくる。逆に図8から、ベークしたときと反対の分極を読み出す場合は、高レベル(VBH)側の方が低レベル(VBL)側より明らかにセルの静電容量が小さい。この時は、高レベル側と低レベル側共に読み出しは有利になる。極端な場合は、高レベル側と低レベル側が逆転しても読み出せる可能性さえ出てくる。
【0075】
以上のように、従来技術では、ベークした状態と同じ分極を読み出す場合に極めて不利になり、信頼性が極端に低下していた。しかし、本発明によれば、上述したような問題が払拭されるので、これまでと比べてはるかに信頼性の高い強誘電体デバイスを実現することが可能になる。
【0076】
【発明の効果】
以上説明したように、この発明によれば、ビット線の静電容量のアンバランスに起因する誤動作を回避できる半導体記憶装置及びそのデータ読み出し方法が得られる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係る半導体記憶装置について説明するためのもので、プレートパルス中センス方式の強誘電体メモリにおいて、チップが選択され、センスアンプがセンスを終了するまでの動作に関係する部分に着目して示す図。
【図2】図1に示した回路におけるプレート線デコーダ回路の構成例を示す図。
【図3】図1に示した回路の動作について説明するためのもので、プレートパルス中センス方式のタイミングチャート。
【図4】本発明の第2の実施の形態に係る半導体記憶装置について説明するためのもので、プレートパルス後センス方式の強誘電体メモリにおいて、チップが選択され、センスアンプがセンスを終了するまでの動作に関係する部分に着目して示す図。
【図5】図4に示した回路の動作について説明するためのもので、プレートパルス後センス方式のタイミングチャート。
【図6】本発明の第3の実施の形態に係る半導体記憶装置について説明するためのもので、DRAMにおける基本的な回路構成を抽出して示す図。
【図7】一定の分極状態で150℃の高温で1000時間ベークしたときのヒステリシス特性について説明するためのもので、ベークしたときと同じ分極を読み出す場合のセルの動作点を示す図。
【図8】一定の分極状態で150℃の高温で1000時間ベークしたときのヒステリシス特性について説明するためのもので、ベークしたときと反対の分極を読み出す場合のセルの動作点を示す図。
【図9】従来の半導体記憶装置について説明するためのもので、強誘電体メモリの基本回路構成を示す図。
【図10】図9に示した回路の動作を説明するためのもので、プレートパルス中センス方式のタイミングチャート。
【図11】プレートパルス中センス方式の場合のビット線電位、ビット線の浮遊容量、及び強誘電体キャパシタの電荷の変化について説明するための図。
【図12】プレート中パルス方式のビット線電位の解法について説明するための図。
【図13】従来のセンスアンプを示す回路図。
【図14】プレートパルス後センス方式のタイミングチャート。
【図15】プレートパルス中センス方式とプレートパルス後センス方式のビット線電位、ビット線の浮遊容量、及び強誘電体キャパシタの電荷の変化について説明するための図。
【図16】プレートパルス後センス方式のビット線電位の解法について説明するための図。
【符号の説明】
61…強誘電体キャパシタ、63…選択トランジスタ、72…ビット線、73…ワード線、75…プレート線、207…/ビット線、210…プレート線デコーダ回路、211,216,225…インバータ、212,213,214…遅延回路、215,224…ナンドゲート、217,218,219…PMOSトランジスタ、220,221,223…NMOSトランジスタ。
Claims (2)
- データ記憶用のキャパシタとこのキャパシタを選択するための第1のトランジスタとを有するメモリセルと、
比較電位を生成するためのダミーキャパシタとこのダミーキャパシタを選択するための第2のトランジスタとを有するダミーセルと、
上記メモリセル中の上記第1のトランジスタを駆動するワード線と、
上記ダミーセル中の上記第2のトランジスタを駆動するダミーワード線と、
上記メモリセルにおけるキャパシタが上記第1のトランジスタを介して接続される第1のビット線と、
この第1のビット線と差動対をなし、上記ダミーセルにおけるダミーキャパシタが上記第2のトランジスタを介して接続される第2のビット線と、
上記第1,第2のビット線間の電位差を増幅するセンスアンプと、
上記メモリセル中のキャパシタが接続されるプレート線と、
上記ダミーセル中のダミーキャパシタが接続されるダミープレート線とを具備し、
チップ選択信号が選択状態にされてから、上記ワード線の選択動作を制御する信号が選択状態にされるまでの期間であって、上記センスアンプの動作前に、上記ワード線と上記ダミーワード線を選択し、且つ上記プレート線とダミープレート線を駆動し、上記メモリセルの記憶データを上記第1のビット線に読み出すとともに、上記ダミーセルにおけるダミーキャパシタを上記第2のトランジスタを介して上記第2のビット線に接続して上記比較電位を上記第2のビット線に与え、
上記ワード線の選択動作を制御する信号が選択状態にされた時に、上記プレート線の駆動を停止し、
上記第1,第2のビット線の電位が変化し、上記プレート線の駆動を停止した後に、上記ワード線と上記ダミーワード線を一旦非選択状態にし、
上記メモリセル中のキャパシタを上記第1のビット線から切り離した状態で上記センスアンプを動作させた後、上記ワード線の選択動作を制御する信号が非選択にされた後に、再び上記ワード線を選択状態にし、上記ダミーワード線の非選択状態を維持して読み出した内容を再書き込みする
ことを特徴とする半導体記憶装置。 - データ記憶用のキャパシタとこのキャパシタを選択するための第1のトランジスタとを有するメモリセルと、比較電位を生成するためのダミーキャパシタとこのダミーキャパシタを選択するための第2のトランジスタとを有するダミーセルと、上記メモリセル中の上記第1のトランジスタを駆動するワード線と、上記ダミーセル中の上記第2のトランジスタを駆動するダミーワード線と、上記メモリセルにおけるキャパシタが上記第1のトランジスタを介して接続される第1のビット線と、この第1のビット線と差動対をなし、上記ダミーセルにおけるダミーキャパシタが上記第2のトランジスタを介して接続される第2のビット線と、上記第1,第2のビット線間の電位差を増幅するセンスアンプと、上記メモリセル中のキャパシタが接続されるプレート線と、上記ダミーセル中のダミーキャパシタが接続されるダミープレート線とを備えた半導体記憶装置のデータ読み出し方法であって、
チップ選択信号を遅延して、上記センスアンプを制御する第1の信号、及び上記ワード線とダミーワード線の選択動作を制御する第2,第3の信号を生成する第1のステップと、
上記チップ選択信号が選択状態にされてから、上記第2の信号が選択状態にされるまでの期間であって、上記センスアンプの動作前に、上記ワード線とダミーワード線を選択し、且つ上記プレート線と上記ダミープレート線を駆動し、上記メモリセルの記憶データを上記第1のビット線に読み出すとともに、上記第2のビット線に上記第2のトランジスタを介してダミーキャパシタを接続して比較電位を与える第2のステップと、
上記第2の信号の選択状態に応答して、上記プレート線の駆動を停止する第3のステップと、
上記第1,第2のビット線の電位が変化し、上記プレート線の駆動を停止した後に、第2,第3の信号に応答して上記ワード線とダミーワード線を一旦非選択状態にする第4のステップと、
上記第2の信号が選択状態にされてから所定の時間経過後に、上記第1の信号に応答して上記センスアンプを動作させることによりセンスする第5のステップと、
上記センスアンプにより上記第1のビット線と上記第2のビット線の間の電位差を増幅する第6のステップと、
上記センスアンプによって、上記第1のビット線と上記第2のビット線との電位差が増幅され、上記第2の信号が非選択にされた後に、上記第3の信号により上記ダミーワード線の非選択を維持しつつ、上記第2の信号に応答して上記プレート線を再び駆動し、上記ワード線を再び選択状態にして読み出した内容を再書き込みする第7のステップと
を具備することを特徴とする半導体記憶装置のデータ読み出し方法。
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