JP3776857B2 - 半導体集積回路装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は半導体集積回路装置に係わり、特に強誘電体メモリセルを含む半導体集積回路装置に関する。
【0002】
【従来の技術】
不揮発性半導体記憶装置は、電源を与えなくても記憶されたデータがチップ内部に保持されるため、近年、携帯機器やモバイルカード等への応用が盛んに行なわれている。
【0003】
不揮発性半導体記憶装置の一つに、強誘電体半導体メモリがある。強誘電体半導体メモリは、フラッシュメモリに比べて読み出し速度及び書き込み速度が高速であるという利点を持つ反面、メモリセルの強誘電体キャパシタに電圧がかかると、分極量が例えば減少し、保持データが破壊されてしまうという性質を持つ。このため、電源投入直後など、チップ内部の電源電位が擾乱している際には、強誘電体キャパシタに電圧がかからないように、例えばその制御回路等を工夫する必要がある。
【0004】
保持データが破壊される可能性は、ワード線や、プレート線に予期しないノイズが発生したときに高まる。このため、ワード線の制御回路、及びプレート線の制御回路は、特にノイズを発生しないように設計しなければならない。
【0005】
図14は、強誘電体半導体メモリの電源投入直後におけるチップ内部の典型的な電源電位波形を示す電位波形図である。
【0006】
従来の強誘電体半導体メモリでは、外部電源VDDが投入され、外部電源VDDの電位が0Vから、ある電位に達すると、チップ内部で使用されるいくつかの電位毎に設けられた複数の電源回路が同時に起動される。
【0007】
図14には、外部電源VDDを投入した後、外部電源VDDの電位が3Vに達すると、VPP電源回路、及びVINT電源回路が同時に起動される例が示されている。VPP電源回路、及びVINT電源回路が同時に起動されると、内部電源VPP、VINTの電位が、それらの設定電位に向けて同時に上昇しだす。内部電源VPPの設定電位の一例は4Vである。また、内部電源VINTの設定電位の一例は2.5Vである。
【0008】
図15は、強誘電体半導体メモリの典型的な構成を示すブロック図である。
【0009】
図15に示すように、VPP電源回路102は、内部電源VPPを発生する。内部電源VPPは、ワード線、及びワード線を制御するワード線制御回路104に供給される。
【0010】
VINT電源回路103は、内部電源VINTを発生する。内部電源VINTは、プレート線、プレート線を制御するプレート線制御回路105、及びチップ全体の動作を制御する論理回路群、例えばタイミング制御回路106に供給される。
【0011】
タイミング制御回路106は、WL活性信号、及びPL活性信号を出力する。WL活性信号はワード線制御回路104に供給され、PL活性信号はプレート線制御回路105に供給される。
【0012】
ワード線制御回路104は、例えばWL活性信号に基づいて活性化され、ワード線の電位を制御する。WL活性信号は、ワード制御回路104に供給される前に、電位振幅変換回路LSを経由する。この理由は、タイミング制御回路106が内部電源VINTを電源として動作し、ワード線制御回路104が、内部電源VPPを電源として動作することにある。つまり、WL活性信号の電位振幅を、内部電源VPPの電位振幅に変換しなければ、ワード線制御回路104は正常に動作しない。電位振幅変換回路LSの一回路例を、図16に示しておく。
【0013】
プレート線制御回路105は、例えばPL活性信号に基づいて活性化され、プレート線の電位を制御する。
【0014】
電源投入検知回路101は、外部電源VDDが投入されたことを検知して電源起動信号を出力する。電源起動信号は、VPP電源回路102、VINT電源回路103に供給される。
【0015】
VPP電源回路102、VINT電源回路103はそれぞれ、電源起動信号に基づいて同時に起動される。VPP電源回路102、VINT電源回路103がそれぞれ同時に起動されることで、図7に示したように、内部電源VPPの電位、及び内部電源VINTの電位が同時にそれぞれ上昇する。
【0016】
また、電源投入検知回路101は、外部電源VDDが投入されたことを検知してリセット信号RSTを出力する。リセット信号RSTは、ワード線制御回路104、プレート線制御回路105、及びタイミング制御回路106それぞれに供給される。リセット信号RSTがこれら回路に供給されている間、ワード線、及びプレート線の活性化が禁止される。
【0017】
リセット信号RSTは、例えば内部電源VPP、VINTがそれぞれ、例えば内部電源VPP、VINTを受けるトランジスタのしきい値電圧以上になると、解除される。リセット信号RSTが解除されると、ワード線、及びプレート線を活性化することが可能となり、メモリセルアレイに集積された強誘電体メモリセルに対してアクセスすることが可能となる。
【0018】
ところで、内部電源VPP、VINTを0Vから起動する際、電源電圧VPP、VINTが供給される論理回路に、予期しないノイズが発生することがある。ここで、論理回路は、例えばワード線制御回路104、プレート線制御回路105、タイミング制御回路106等に含まれる論理回路である。このような論理回路の一例を図17Aに、また、予期しないノイズが発生する様子を図17Bに示す。
【0019】
図17Aに示すように、論理回路の一例は、入力を0Vに固定したインバータと、このインバータの出力が入力されるインバータとを含む。これらインバータにはそれぞれ、内部電源VINTが供給される。
【0020】
図17Aに示す論理回路は、論理的には入力が0Vなので、出力は常に0Vとなる。しかし、実際には、内部電源VINTの電位が、論理回路に含まれるトランジスタのしきい値電圧以上に上昇するまでは出力が不定となる。これにより、図17Bに示すような予期しないノイズが発生する。
【0021】
例えば強誘電体メモリにおいて、予期しないノイズが発生すると、強誘電体メモリセルに蓄えられているデータが破壊される可能性がある。この様子を示したのが図18である。
【0022】
図18に示す例では、プレート線PLに、図17Bで説明したような予期しないノイズがのった場合、メモリセルの強誘電体キャパシタCに電圧がかかってしまう様子を示している。
【0023】
強誘電体キャパシタCの両端に電圧がかかると、保持データである分極量が減少する、あるいは破壊されてしまう。このことから、予期しないノイズは、強誘電体メモリのデータ保持特性を著しく劣化させるものである。
【0024】
このようなデータ保持特性の劣化に関する事情は、図19に示すような、セルトランジスタTのソースドレイン間に強誘電体キャパシタCの両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続したTC並列ユニット直列接続型強誘電体メモリにおいても全く同様である。
【0025】
予期しないノイズの発生を抑制するには、図17Aに示した論理回路を、例えば図20Aに示すような論理回路とすれば良い。
【0026】
図20Aに示すように、この論理回路は、図17Aに示した論理回路の最終段に、論理回路の出力を、ある電位に固定する回路200を追加したものである。回路200は、リセット信号RSTに基づいて論理回路の出力を、ある電位、例えば回路内接地電位VSSに固定する。リセット信号RSTは、内部電源VINTよりも高い電位、例えば外部電源VDDである。この例では、VDDレベルのリセット信号RSTが入力されている間、図20Bに示すように、論理回路の出力は、常に接地電位GND、即ち0Vに固定される。内部電源VINTがトランジスタのしきい値電圧以上に上昇し、誤動作の可能性が無くなれば、リセット信号RSTを解除、例えば接地電位GNDにしてよい。
【0027】
このようにリセット信号RSTに基づいて、例えば論理回路の出力を固定する回路200を、論理回路の最終段に追加することにより、電源投入時の予期しないノイズを防ぐことができる。そして、回路200を、プレート線制御回路105に含まれる、例えばプレート線駆動回路の最終論理段に組み込む。これにより、強誘電体メモリにおいて、予期しないノイズに基づくデータ保持特性の劣化に関する事情を抑制することができる。
【0028】
なお、従来の強誘電体メモリとして、この強誘電体メモリに記憶されたデータをダメージから保護するために、外部チップイネーブル信号/XCE、及びパワーステート検知信号POFFLに応答して内部チップイネーブル信号CE及びICEを制御することによって、メモリアクセスを抑制するものがある(例えば、特許文献1参照)。
【0029】
【特許文献1】
米国特許第5,943,257号明細書(例えば、第11カラム第19行〜第13カラム第6行、第10図及び第11図)
【0030】
【発明が解決しようとする課題】
しかしながら、プレート線駆動回路は、チップ内部に非常に多く存在する。このため、プレート線駆動回路に回路200を組み込むことは回路規模を増加させ、結果としてチップ面積の増加を招くことになる。
【0031】
この発明は、上記の事情に鑑み為されたもので、その目的の一つは、例えば回路規模の増加を抑制しつつ、データ保持特性の劣化を抑制することが可能となる、強誘電体メモリセルを含んだ半導体集積回路装置を提供することにある。
【0032】
【課題を解決するための手段】
この発明の一態様に係る半導体集積回路装置は、セルトランジスタ(T)のソース、ドレイン間にキャパシタ(C)の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続したTC並列ユニット直列接続型強誘電体メモリセルと、前記セルトランジスタが待機状態である時に、このセルトランジスタのゲートに供給され、このセルトランジスタを導通させる第1電源電位を発生する第1電源回路と、前記セルトランジスタが待機状態以外の状態である時に、前記セルトランジスタのソースあるいはドレインに供給され得る第2電源電位を発生する第2電源回路と、電源投入を検知して前記第1電源回路、及び前記第2電源回路を起動させる電源起動信号、又は電源投入を検知して前記第1電源回路を起動させる第1電源起動信号、及び前記第2電源回路を起動させる第2電源起動信号を出力する電源投入検知回路と、前記第1電源回路の起動が開始された後、前記第2電源回路の起動を開始させる起動順序制御回路と、を具備し、前記起動順序制御回路は、前記電源起動信号、又は前記第2電源信号を、遅延回路を介して前記第2電源回路に供給する。
【0037】
【発明の実施の形態】
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【0038】
(第1実施形態)
第1実施形態は、TC並列ユニット直列接続型強誘電体半導体メモリに関するものである。図5に、TC並列ユニット直列接続型強誘電体半導体メモリが持つメモリセルアレイの一例を示す。
【0039】
図5に示すように、TC並列ユニット直列接続型強誘電体半導体メモリは、そのメモリセルアレイ10に、TC並列ユニット直列接続型強誘電体メモリセルが複数集積される。TC並列ユニット直列接続型強誘電体メモリセルは、例えばセルトランジスタTのソース、ドレイン間に強誘電体キャパシタCの両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続したものである。
【0040】
TC並列ユニット直列接続型強誘電体半導体メモリでは、ワード線WL(WL0〜WL7)の電位、及びブロック選択線BS(BS0、BS1)の電位は、例えば内部電源VPP、あるいは回路内接地電位GND、例えば0Vのいずれかをとる。また、待機状態においては、例えはWL=VPP、BS=GNDとなる。プレート線PL(PL、/PL)の電位は、内部電源VINT、あるいは回路内接地電位GNDのいずれかの電位をとる。また、待機状態においては、PL=GNDとなる。ビット線BL(BL、/BL)には、強誘電体メモリセルから読み出された電荷が転送される。待機状態においては、BL=GNDである。
【0041】
図1は、この発明の第1実施形態に係る強誘電体半導体メモリの電源投入直後におけるチップ内部の電源電位波形を示す電位波形図である。
【0042】
図1に示すように、本第1実施形態に係る強誘電体半導体メモリでは、外部電源VDDが投入され、外部電源VDDの電位が0Vからある電位、本例では、例えば3Vに達すると、まず、VPP電源回路が起動される。VPP電源回路が起動されると、内部電源VPPの電位が、その設定電位に向けて上昇しだす。内部電源VPPの設定電位の一例は、例えば4Vである。本例では、VINT電源回路は、内部電源VPPの電位が充分に高い電位になるまでは起動させない。このため、内部電源VINTの電位は、内部電源VPPの電位が充分に高い電位になるまでは、回路内接地電位GND、例えば0Vとなる。内部電源VPPの電位が充分に高い電位、本例では、設定電位、例えば4Vに達すると、VINT電源回路が起動される。VINT電源回路が起動されると、内部電源VINTの電位が、その設定電位に向けて上昇しだす。内部電源VINTの設定電位の一例は、例えば2.5Vである。
【0043】
図2は、この発明の第1実施形態に係る強誘電体半導体メモリの一構成例を示すブロック図である。なお、図2は、強誘電体半導体メモリに含まれるいくつかの回路のうち、主要な電源回路、及びこれに関連する主要な回路のみを示した概略的なブロック図である。
【0044】
図2に示すように、主要な電源回路、及びこれに関連する主要な回路としては、例えば電源投入検知回路1、VPP電源回路2、VINT電源回路3、ワード線制御回路4、プレート線制御回路5、及びタイミング制御回路6を挙げることができる。
【0045】
図2に示すように、VPP電源回路2は、内部電源VPPを発生する。内部電源VPPは、本例では、例えばワード線、及びワード線を制御するワード線制御回路4に供給される。
【0046】
VINT電源回路3は、内部電源VINTを発生する。内部電源VINTは、本例では、例えばプレート線、プレート線を制御するプレート線制御回路5、及びチップ全体の動作を制御する論理回路群、例えばタイミング制御回路6に供給される。
【0047】
タイミング制御回路6は、例えばWL活性信号、及びPL活性信号を出力する。WL活性信号はワード線制御回路4に供給され、PL活性信号はプレート線制御回路5に供給される。
【0048】
ワード線制御回路4は、例えばWL活性信号に基づいて活性化され、ワード線の電位を制御する。WL活性信号は、ワード制御回路4に供給される前に、電位振幅変換回路LS-Rを経由する。この理由は、従来と同じく、タイミング制御回路6が内部電源VINTを電源として動作し、ワード線制御回路4が、内部電源VPPを電源として動作することにある。
【0049】
プレート線制御回路5は、例えばPL活性信号に基づいて活性化され、プレート線の電位を制御する。
【0050】
電源投入検知回路1は、外部電源VDDが投入されたことを検知して電源起動信号を出力する。本例では、例えば2つの電源起動信号、例えばVPP起動信号、VINT起動信号を出力する。VPP起動信号は、VPP電源回路2に供給される。VINT起動信号は、本例では、起動順序制御回路7に供給される。
【0051】
図3は、電源投入検知回路1の一回路例を示す回路図である。
【0052】
図3に示すように、VDDの電位がゼロから上昇すると、2つの抵抗RA,RBの比によってノードPGの電位が決まり、PGの電位もVDDの上昇に従って上昇していく。VDDの電位が、VDD−PGの電位差がちょうどPMOSトランジスタのしきい値を超えるまで上昇するとトランジスタが導通状態となり出力VDDMINが“H”状態になる。VDDが低くなってVDD−PGの電位差がPMOSトランジスタのしきい値より低くなった場合は、出力ノードVDDMINの電位が抵抗素子RCを介して放電されるためVDDMINの出力電位が“L”となる。これにより電源電圧VDDが一定の電圧よりも高いことを検知することができる。
【0053】
起動順序制御回路7は、VPP電源回路2、及びVINT電源回路3の起動順序を制御する。本例の起動順序制御回路7は、VPP電源回路2の起動が開始された後、例えば内部電源VPPの電位が充分に高い電位になってから、VINT電源回路3の起動が開始されるように起動順序を制御する。
【0054】
起動順序制御回路7の一例は、例えば遅延回路8を含む。遅延回路8はVINT起動信号を遅延させる。これにより、起動信号VINTは、例えば起動信号VPPに対して遅延され、VINT電源回路3は、内部電源VPPの電位が充分に高い電位、本例では、例えば4Vに達した後、起動が開始されるように制御することが可能となる。
【0055】
図4は、遅延回路の一回路例を示す回路図である。
【0056】
図4に示すように、遅延回路は外部電源VDDによって駆動されるインバータ列の中途に抵抗素子と容量素子を挿入した構成からなる。入力が“L”から“H”に遷移すると、容量素子に蓄えられた電荷が抵抗素子を介して放電されるので単純なインバータのみの構成の場合にくらべて入力から出力への伝達時間が遅くなる。これにより入力から出力への遅延を実現する。
【0057】
VPP電源回路2は、VPP起動信号に基づいて起動され、VINT電源回路3は、起動順序制御回路7を経由したVINT起動信号に基づいて起動される。これにより、図1に示したように、内部電源VPPが充分に高い電位になってから、内部電源VINTの電位が上昇するようになる。
【0058】
また、電源投入検知回路1は、外部電源VDDが投入されたことを検知してリセット信号RSTを所定の時間、出力する。リセット信号RSTは、本例では、例えばタイミング制御回路6、及び電位振幅変換回路LS-Rに供給される。
【0059】
リセット信号が出力される時間の一例は、例えば電源投入後から1ミリ秒未満である。そして、この1ミリ秒未満の時間中に、例えばVPP電源回路2の起動が終了する。ここで、起動の終了とは、例えば内部電源VPPの電位が設定電位、例えば4Vに達したこと、あるいは内部電源VPPの電位が、内部電源VPPを受けるトランジスタのしきい値に達したこと、のいずれかを指す。
【0060】
図6は、この発明の第1実施形態に係る強誘電体半導体メモリが具備する電位振幅変換回路LS-Rの一例を示す回路図である。
【0061】
電位振幅変換回路LS-Rは、内部電源VPPが供給される論理回路群に含まれた論理回路の一つである。
【0062】
図6に示す電位振幅変換回路LS-Rは、リセット信号RSTが、“HIGH”レベル、例えばRST=VDDとなっている場合、入力INの電位状態に係わらず、出力OUTの電位は、回路内接地電位GND、例えば0Vに保たれる。このため、VINT電源回路3が起動しておらず、タイミング制御回路6からのWL活性信号の状態が不定であっても、ワード線制御回路4に入力されるWL活性信号の状態を初期状態に保つことが可能となる。これにより、リセット信号RSTが、例えばRST=VDDとなっている場合、タイミング制御回路6からのWL活性信号の電位に係わらず、ワード線制御回路4に入力されるWL活性信号の電位を、ワード線がリセット状態、例えばセルトランジスタのゲートの電位を待機状態とする電位に保つことができる。
【0063】
また、リセット信号RSTは、タイミング制御回路6に供給されている。これにより、プレート線制御回路5に入力されるPL活性信号の電位についても、リセット信号RSTが、例えばRST=VDDとなっている場合では、プレート線がリセット状態、例えばセルトランジスタのソースあるいはドレインの電位を待機状態とする電位に保つことができる。
【0064】
本第1実施形態に係る強誘電体半導体メモリのリセット信号RSTは、従来とは異なり、例えば図5に示すように、ワード線制御回路4に含まれるワード線駆動回路WL.DRV.及びブロック選択線駆動回路BS.DRV.の最終論理段には入力されない。このため、VPP電源回路2の起動初期においては、ワード線に予期しないノイズがのる可能性がある。
【0065】
同様に、リセット信号RSTは、プレート線制御回路5に含まれるプレート線駆動回路(PL.DRV.)の最終論理段にも入力されない。このため、VINT電源回路3の起動初期においても、プレート線に予期しないノイズがのる可能性がある。
【0066】
しかしながら、本第1実施形態に係る強誘電体半導体メモリにおいては、強誘電体メモリセルに蓄積されているデータが、予期しないノイズによって破壊される可能性は抑制されている。この様子を説明するのが図7である。
【0067】
図7には、内部電源VPP、VINTの電位に加えて、図5に示したメモリセルアレイにおける各ノードの電位の挙動が示されている。
【0068】
ここで、ワード線WL、及びブロック選択線BSは、内部電源VPPによって駆動され、プレート線PL、及びビット線BLは、内部電源VINTによって駆動される。
【0069】
本第1実施形態に係る強誘電体半導体メモリでは、図1に示したように、まず、内部電源VPPが活性化される。これにより、図7に示すように、まず、ワード線WL、及びブロック選択線BSが、待機状態の電位、例えばWL=VPP、BS=GNDになる。VPP電源回路の起動初期では、ワード線WL、及びブロック選択線BSそれぞれに、予期しないノイズを受ける可能性がある。しかし、この予期しないノイズは、強誘電体メモリセルに蓄積されたデータを破壊するものではない。
【0070】
また、ワード線WLの電位が十分高くなった後は、本例では、図5に示したメモリセルアレイの構造から明らかなように、強誘電体キャパシタCの2つのノード、即ち強誘電体キャパシタCの2つの電極が、セルトランジスタTの導通によって、電気的に同電位に保たれる。よって、プレート線PL、あるいはビット線BLに多少の電位変動が生じても、ワード線WLの電位が十分に高ければ、メモリセルのデータが破壊されることはない。
【0071】
(第2実施形態)
図9にこの発明の第2実施形態における電源切断時の内部電源波形を示す。
【0072】
本第2実施形態も第1実施形態と同様に、図5に示したTC並列ユニット直列接続型強誘電体メモリセルを具備する強誘電体記憶装置に関するものである。
【0073】
図10は本第2実施形態に係る強誘電体メモリの一構成例を示すブロック図である。
【0074】
図10に示すように、本第2実施形態が、第1実施形態と特に異なるところは、電源投入検知回路1が電源電位検知回路1’となっていることである。
【0075】
電源電位検知回路1’は、第1実施形態で説明した電源投入検知回路1と同様に、外部電源VDDが投入されたのを検知して、VPP起動信号およびVINT起動信号を出力し、一定時間、回路をリセット状態に保つためリセット信号RSTを出力する。さらに、電源電位検知回路1’は、外部電源VDDが切断されたのを検知して、外部電源VDDの電位が第1の所定電位V1より低くなった場合にもリセット信号RSTを発生する。さらに、外部電源VDDの電位が第1の所定電位V1よりも低い第2の所定電位V2になると、電源電位検知回路1’は、VVINT放電信号を出力する。
【0076】
本例のVINT発生回路3はVINT放電信号を受けると非活性となり、内部電源VINTが接地電位GNDに短絡される。即ち、VINT=0Vとなるように制御される。
【0077】
内部電源VINTは、第1の実施形態で説明したように、プレート線およびビット線を駆動する電位である。このときワード線を駆動する内部電源VPPは放電されておらず、リセット信号RSTが活性化しているため、ワード線の電位は内部電源VINTが放電されて接地電位GNDに等しくなるまで、待機状態VPPにリセットされ、充分高いまま保たれる。
【0078】
本第2実施形態では、内部電源VINTが放電されて接地電位GNDになった後、内部電源VPPの電位は自然放電されて次第に低くなる。内部電源VINTが接地電位GNDになった後は、プレート線およびビット線を駆動するいかなる電力も残っていないため、内部電源VPPが低くなりメモリセルのワード線電位が低くなっても、メモリセルキャパシタの両端に電圧がかかることはない。したがって、データが破壊されることはない。
【0079】
(第3実施形態)
図11に本発明の第3実施形態を示す。本実施形態は、内部電源VINTの接地電位GNDへの放電を制御する回路の例である。
【0080】
外部電源VDDが供給される電源線にソースが接続されたPMOSトランジスタ31のゲートとドレインは短絡され、内部電源線VDDXに接続される。これにより内部電源線VDDXの電位は、外部電源VDDよりも概ねPMOSトランジスタ31のしきい値VTHだけ低い値(VDD−VTH)に保たれる。VINT放電信号は、電位振幅変換回路LSに供給される。電位振幅変換回路LSは、外部電源VDDの電位振幅を持つVINT放電信号を、内部電源VDDXの電位振幅を持つ信号GNに変換する。これにより、内部電源VINTの電位を接地電位GNDに放電する放電回路32は、内部電源VDDXの電位振幅を持つ信号GNによって駆動される。放電回路32は、例えば、ゲートに信号GNを受けるNMOSトランジスタ33を含んで構成される。NMOSトランジスタ33は、ソースを接地電位GNDの供給端に接続し、ドレインを内部電源VINTの供給端に接続する。
【0081】
図12は、本第3実施形態に関わる回路の動作を示す動作波形図である。
【0082】
図12に示すように、第3実施形態では、外部電源VDDの電位が第2の所定電位V2よりも低くなっても、内部電源VDDXの電位は(VDD−VTH)よりも低くなることはない。
【0083】
従って、本第3実施形態では、仮に外部電源VDDの電位が非常に早く接地電位GNDまで下がった場合でも、内部電源VINTの電位を、接地電位GNDまで正常に放電させることができる。
【0084】
(第4実施形態)
図13は、この発明の第4実施形態に係る強誘電体メモリの一構成例を示すブロック図である。
【0085】
第4実施形態でも第1実施形態で説明したように、電源電圧VDDが第1の所定の電位V1より低くなるとリセット信号RSTが発生する。上記実施形態ではRST信号は回路全体を待機状態に保つ信号であった。
【0086】
しかし、チップに対するアクセスが行われている際に、リセット信号が発生してワード線、プレート線などが強制的に待機状態になってしまうと正常にアクセスが終了せず、メモリセルのデータが破壊される可能性がある。
【0087】
そこで、本第4実施形態では、電源VDDが第1の所定の電位V1よりも低くなることにより発生する信号RSTと、チップが待機状態であることを示す信号STBYとの論理和信号RSTXがリセット信号として各回路に接続される構成をとっている。信号STBYは、タイミング制御回路によって生成され、チップに対するアクセスが行われていないときに活性化される信号である。
【0088】
本第4実施形態の構成により、チップに対するアクセスが行われており、信号STBYが発生していない場合は、アクセスが終了してチップがスタンバイ状態になってから信号RST、即ち信号RSTXが有効になる。これにより、アクセスの途中でチップが強制的にリセットされることによるデータの破壊を防ぐことができる。
【0089】
以上、この発明を第1〜第4実施形態により説明したが、この発明はこれら第1〜第4実施形態に限定されるものではなく、その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【0090】
例えば上記実施形態では、電源投入検知回路1は、電源起動信号として、VPP起動信号、VINT起動信号の2つを出力したが、1つの電源起動信号を出力するように変形することが可能である。この場合には、1つの電源起動信号は、VPP電源回路2に、例えば直接供給され、また、VINT電源回路3には、例えば起動順序制御回路7を経由して供給される。起動順序制御回路7の一例は、上記実施形態と同様に、電源起動信号がVINT電源回路3に達する時間を、この電源起動信号がVPP電源回路2に達する時間に対して遅延させる遅延回路8を含むことである。例えばこのように構成すれば、電源起動信号が1つであっても、上記実施形態と同様の利点を得ることができる。
【0091】
また、第2〜第4実施形態の電源電位検知回路は、電源投入の検知と、電源切断の検知とをそれぞれ行う。しかし、電源投入を検知する回路と、電源切断を検知する回路とは、別々に設けられても良い。
【0092】
また、上記実施形態では、強誘電体半導体メモリとして、TC並列ユニット直列接続型強誘電体メモリを例示した。しかし、上記一実施形態に係る発明は、例えば図8に示すように、例えばセルトランジスタTと強誘電体キャパシタCとを直列に接続した、いわゆる1トランジスタ−1キャパシタ型強誘電体メモリセルを含む強誘電体メモリにも応用することが可能である。
【0093】
また、上記実施形態には、種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【0094】
また、上記実施形態は、この発明を強誘電体半導体メモリに適用した例に基づき説明したが、上述したような強誘電体半導体メモリを内蔵した半導体集積回路装置、例えばプロセッサ、システムLSI等もまた、この発明の範疇である。
【0095】
【発明の効果】
以上説明したように、この発明によれば、例えば回路規模の増加を抑制しつつ、データ保持特性の劣化を抑制することが可能となる、強誘電体メモリセルを含んだ半導体集積回路装置を提供できる。
【図面の簡単な説明】
【図1】図1はこの発明の第1実施形態に係る強誘電体半導体メモリの電源投入後におけるチップ内部の電源電位波形を示す電位波形図
【図2】図2はこの発明の第1実施形態に係る強誘電体半導体メモリの一構成例を示すブロック図
【図3】図3は電源投入検知回路の一回路例を示す回路図
【図4】図4は遅延回路の一回路例を示す回路図
【図5】図5はこの発明の第1実施形態に係る強誘電体半導体メモリのメモリセルアレイの一例を示す回路図
【図6】図6はこの発明の第1実施形態に係る強誘電体半導体メモリが具備する電位振幅変換回路の一例を示す回路図
【図7】図7はこの発明の第1実施形態に係る強誘電体半導体メモリの電源投入直後のワード線、ブロック選択線、プレート線及びビット線の電位波形を示す電位波形図
【図8】図8はこの発明の第1実施形態に係る強誘電体半導体メモリのメモリセルアレイの他例を示す回路図
【図9】図9はこの発明の第2実施形態に係る強誘電体半導体メモリの電源切断後におけるチップ内部の電源電位波形を示す電位波形図
【図10】図10はこの発明の第2実施形態に係る強誘電体半導体メモリの一構成例を示すブロック図
【図11】図11はこの発明の第3実施形態に係る強誘電体半導体メモリの一構成例を示す回路図
【図12】図10はこの発明の第3実施形態に係る強誘電体半導体メモリの電源切断後におけるチップ内部の電源電位波形を示す電位波形図
【図13】図13は、この発明の第4実施形態に係る強誘電体メモリの一構成例を示すブロック図
【図14】図14は強誘電体半導体メモリの電源投入直後におけるチップ内部の典型的な電源電位波形を示す電位波形図
【図15】図15は強誘電体半導体メモリの典型的な構成を示すブロック図
【図16】図16は強誘電体半導体メモリが具備する典型的な電位振幅変換回路を示す回路図
【図17】図17Aは論理回路の一例を示す回路図、図17Bは図17Aに示す論理回路の電源投入直後の電位波形を示す電位波形図
【図18】図18は強誘電体半導体メモリセルの強誘電体キャパシタに電圧がかかる様子を示す図
【図19】図19はTC並列ユニット直列接続型強誘電体メモリセルを示す回路図
【図20】図20Aは電源投入時に発生するノイズを抑制可能な論理回路の一例を示す回路図、図20Bは図20Aに示す論理回路の電源投入直後の電位波形を示す電位波形図
【符号の説明】
1…電源投入検知回路
2…VPP電源回路
3…VINT電源回路
4…ワード線制御回路
5…プレート線制御回路
6…タイミング制御回路
7…起動順序制御回路
8…遅延回路
10…メモリセルアレイ
Claims (3)
- セルトランジスタ(T)のソース、ドレイン間にキャパシタ(C)の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続したTC並列ユニット直列接続型強誘電体メモリセルと、
前記セルトランジスタが待機状態である時に、このセルトランジスタのゲートに供給され、このセルトランジスタを導通させる第1電源電位を発生する第1電源回路と、
前記セルトランジスタが待機状態以外の状態である時に、前記セルトランジスタのソースあるいはドレインに供給され得る第2電源電位を発生する第2電源回路と、
電源投入を検知して前記第1電源回路、及び前記第2電源回路を起動させる電源起動信号を出力する電源投入検知回路と、
前記第1電源回路の起動が開始された後、前記第2電源回路の起動を開始させる起動順序制御回路と、を具備し、
前記起動順序制御回路は、前記電源起動信号を、遅延回路を介して前記第2電源回路に供給することを特徴とする半導体集積回路装置。 - セルトランジスタ(T)のソース、ドレイン間にキャパシタ(C)の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続したTC並列ユニット直列接続型強誘電体メモリセルと、
前記セルトランジスタが待機状態である時に、このセルトランジスタのゲートに供給され、このセルトランジスタを導通させる第1電源電位を発生する第1電源回路と、
前記セルトランジスタが待機状態以外の状態である時に、前記セルトランジスタのソースあるいはドレインに供給され得る第2電源電位を発生する第2電源回路と、
電源投入を検知して前記第1電源回路を起動させる第1電源起動信号、及び前記第2電源回路を起動させる第2電源起動信号を出力する電源投入検知回路と、
前記第1電源回路の起動が開始された後、前記第2電源回路の起動を開始させる起動順序制御回路と、を具備し、
前記起動順序制御回路は、前記第2電源起動信号を、遅延回路を介して前記第2電源回路に供給することを特徴とする半導体集積回路装置。 - ワード線活性信号、及びプレート線活性信号を出力するタイミング制御回路と、
前記ワード線活性信号に基づいて活性化され、前記セルトランジスタのゲートの電位を制御するワード線制御回路と、
前記プレート線活性信号に基づいて活性化され、前記セルトランジスタのソースあるいはドレインの電位を制御するプレート線制御回路と、をさらに具備し、
前記第1電源電位は、前記ワード線制御回路に供給され、
前記第2電源電位は、前記タイミング制御回路、及び前記プレート線制御回路に供給されることを特徴とする請求項1及び請求項2いずれかに記載の半導体集積回路装置。
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