TW415071B - Semiconductor memory reading data stored in capacitors in memory cell and method for reading data from the semiconductor memory - Google Patents

Description

415071 五、發明說明（1) 發明之背景 - 本發明係關於將記憶體單元中之電容器所蓄積之電荷予 以讀出之半導體記憶裝置、及其讀出資料之方法。 圖1係做為將記憶體單元中之電容器所蓄積之電荷予以 讀出之半導體記憶裝置之一例，並顯示可抽出成為強誘電 體記憶體之基本之電路構成。該電路係由：記憶體單元 MC、MC、…；模擬單元DMC、DMC、…；感測及再寫入周放 大器（感測放大器）1 8、字線i 1 9 ;字線（i + 1 ) 2 0 ;模擬 字線a 21 ;模擬字線b 22 ;板極線i 23 ;板極線（i +

1 ) 2 4 ;模擬板極線a 2 5 ;模擬板極線a 2 6 ;做成差動對之 位元線對BL、§1 ;選擇行之電晶體3 0 0、301 ;行選擇線 3 0 2 ;及共通讀出資料線對DL、Fl所構成。記憶體單元 MC、MC、…係分別具備有強誘電體1 〇、1 1以及選擇電晶體 1 4、15。模擬單元DMC、DMC、…係也分別具備有強誘電體 1 2、1 3以及選擇電晶體1 6、1 7。 在上述之構成中，強誘電體之電界及分極方向（兩者若 為一致）係由板極線方向來決定位元線方向為正的方向" 在強誘電體記憶體中根據記憶住資料之強誘電體電容器之 分極方向而產生在位元線之準位上之高低差。具體之讀出 動作係顯示如圖2之時序圖*先將位元線予以充電至 0(V)，而在選擇的字線正被連接至選擇之單元之狀態中來 加以選擇板極線。因而，在位元線對BL、BL之電位變化之 後可活性化感測以及再寫入闬放大器1 8，並根據上述強誘 電體電容器之分極方向而可將位元線對BL、§1之一方做成

第4頁 415071 五、發明說明（2) 高位準，另一方做成低位準。此際，在圖1之電路中，係， 分別於選擇第1行之字線1 9之時成為可選擇模擬字線2 1 ， 於選擇第（i + Ι)行之時成為可選擇模擬字線22。 在此，將電源電壓假定為3 ( V )，並將所選擇之板極線與 模擬字線之電位假定最大為3 ( V )。而且，所選擇之字線與 模擬字線之電位之最大值，係以將位元線對BL、肛之高電 位傳達至電容器，而應可予以升壓至補償因單元選擇電晶 體與模擬單元選擇電晶體所導致之閥值電壓降落之電壓 (例如 4 5 ( V))。 於所選擇之記憶體單元中之電容器之分極方向為向上 (從板極線側至位元線側）之時，因為分極與電界之方向為 相同所以成為分極不反轉。於該場合時因為單元所放出之 電荷量少之故，所以位元線之位準為低。相對於此，於分 極方向為向上（從位元線側至板極線側）之時，因為分極與 電界之方向為相反所以成為分極反轉。於該場合時因為單 元所放出之電荷量較多，所以位元線之位準為高。因此> 假如將模擬單元之強講電體電容器12、13之面積，以可產 生不成為分極反轉時候之時之位元線位準之中間位準來加 以設定，則藉由感測以及再寫入闬放大器1 8，而可感測位 元線對BL、fl之位準之差= 如圖2之所示，將以升高板極為高位準之狀態而得以感 測位元線之位準之方式在往後說明便利上予以命名為n板 極脈波中感測方式關於如該資料之讀出動作，係揭示 於美國專利4 , 8 7 3, 6 6 4號。於該專利，係記載有為了產生

415071 五、發明說明（3) 上述中間電位而分別將模擬單元之強誘電體電容器1 2、1 3 之面積予以設定成記憶體單元中之強誘電體電容器1 0、ί 1-之面積的2倍。還有，模擬單元係經常以在分極反轉領域 不動作般地，也就是，分極之方向係經常以成為向上（從 板極線至位元線方向）而需要施加偏壓在模擬電容器上。 其次，為了予以明確上述習知電路所具有之問題點，係 將應可感測出之位元線位準以使用強誘電體電容器之磁滯 特性予以做圖形解法。將從板極線至位元線之方向取為正 的方向，而將施加在強誘電體電容器之電壓做為。而在 從圖3中之（a )之電位關係到（b )之電位關係之變化過程 中，因為於位元線係無電荷之出入，所以可保存位元線之 電荷量QB。也就是，可表示成

Qs = + CBxO.—P(0)A = + CB(3-Vf)-P(Vf)A …⑴ 在此，A係強誘電體電容器之面積，Cs係位元線之寄生容 量。只要將（1 )式一變形，則得出 P(Vf)=P(0) + CB(3 - Vf)/A …⑴ 而由（2 )式之施加於板極脈波中感測方式裏之強誘電體電 容器之電壓Vf，係可從強誘電體電容器之磁滯特性P二 P (Vf).與P = P ( 0 ) + Cb ( 3 - Vf) / A之交點之橫韩座標得出。 因此，可求得如圖4之各自分別之從向下分極而歡分極反

第6頁 415071 五、發明說明（4) ‘ 轉之場合時（高位準）、從向上之分極而不做分極反轉之場 知'(低位準）、及依據模擬早元之場合時之電屋Yf。各自. 分別之位元線電位係也可由 = 3 - Vf ** (3) 而如圖4般地加以求得。 在單元之磁滯特性中，對於P(Vf )A之傾斜係比例於單元 之靜電容量。屬於所選擇之行3 02之位元線BL與位元線gl 之貧訊’係各自分別通過予以選擇行之電晶體3 〇 〇及3 〇 1而 送至共通讀岀資料線DL及資料線瓦。 ▲而s ，感測放大器係由包含如圊5所示之p通道型 MOS(PMOS)電晶體217〜219及N通道型MOS(NMOS)電晶體 2、2 0〜2 2 3之正反态所構成。p通道型M電晶體2丨7及N通 迢型M0S電晶體2 23係做為正反器之電源開關，而於電晶體 217之閘極2 0 6為〇位準、電晶體2 23之閘極2〇3為1位準時該 當正反器得以活性化，並開始感測動作。此際，通常係因 為通過正反器内之PM0S電晶體及關〇s電晶體而可減少從電 源1流入接地點2之貫通電流，所以可將做為電源開關之電 晶體2 1 7及22 3導通之時序予以偏離。於將共通讀出資料線 予以預，充電於電源電壓之場合時，資料線叽或資斜線瓦 =切換迷度係以從高位準移動至低位準之速度來加以決 定。因此’驅動位元線之感測放大器係從以丨〇3電晶體側來 加以驅動。 41507^ 五 '發明說明（5) 從圖4來看’便可了解模擬電容器之靜電容量係大約為—

低位準倒之單元之單元電容器之靜電容量之2倍。例如，， 只要感測動作開始前之土位準側之位元線BL電位為I. 〇 V 而模擬單元側之位元線β L電位為1. 1 V，則降低上述感測 放大器中之位元線BL之電位之NM0S電晶體221之閘極（位元 線BL)之電位，係因為比起降低位元線儿之電位之nmos電 晶體2 2 {]之閘極（位元線β L)之電位僅稍微低，所以降低電 位電晶體2 2 0之電流驅動能力係比電晶體2 2 1為高》然而， 從感測放大器見到之位元線BL之靜電容量，係以附隨在此 之模擬電容器之靜電容量過大為起因，因為比起位元線,1 之靜電容量還大，所以位元線BL之方面係比位元線瓦還怯 且電位為較低。也就是，位元線與位元線肛之電位差係 擴大。而剛好此後導通PM0S電晶體2丨7 d而因為升高位元 線BL之PM0S電晶體219之間極電位係比升高位元線BL之電 位之PM0S電晶體2 1 8之閘極電位還低，所以升高電位之電 晶體2 1 9之電流動能力係比電晶體2丨8還高。一方靣，從 感測放大器見到之位元線壯之靜電容量係因為比位元線BL =靜電容量還大，所以位元線方面係比位元線豇還快且 電位較易於上升。只要電晶體2 1 9與電晶體2 1 8之電流驅動 能士 =差比起位元線BL之靜電容量與位元線瓦之靜電容量 之差遢小，則位元線之方面係比位元線瓦還快而電位— 上升則會有誤動作之可能性。 高位準侧之單元之單元電容器係因為描繪分極之缰續軌 跡，所以杈挺電容器之靜電容量大小係難以〆概而言。而

415071 五、發明說明（6) 在圖4中高位準側之單元之靜電容量雖係比模擬電容器之-靜電容量極為之大，但根據單元之特性及位元線之寄生容 量之大小則單元之靜電容量係起很大之變化。 例如，感測動作開始前之高位準之位元線BL之電位為1. 2V而模擬單元側之位元線II之電位為1 . 1 V ^如圖4，高位 準侧之單元之靜電容量係比起模擬單元側之靜電容量還 大，而從NM0S電晶體驅動感側放大器之場合時，係與至今 為止所說明的相同，位元線B3L與位元線之電位差係擴 大。，¾續地’只要' 驅.動Ρ Μ 0 S電晶體’則該場合之軌跡係 可以圖中之破斷線加以顯示，由感測放大器來看之位元線 BL之靜電容量係因為比位元線BL還小，所以位元線BL方靣 係可以比位元線BL更為快速地上升電位而正確地予以讀 出。 相反地，在高位準側之單元之靜電容量為比模擬單元側 之靜電容量還小之場合時，係於從NM0S電晶體侧驅動感測 放大器之際，為與至今為止所說明的相同，位元線BL與位 元線肛之電位差係變小，於是變成有逆韓之可能性。 如上所述，於感測前之位元線BL、位元線BL之電位差以 外靜電容量之不平衡係影響及感測感度1而產生無法正確 讀出資料之情形。 而且，於日本專利公報1-158,691及Integrated Ferroelectrics，VoI.ppl34-144 中，雖係揭示有一旦將選 擇之板極電位上升為3 (V )之後，再將板極電位下降而予以 感測之方式。圖6係將此樣子以流程圖加以顯示者。分極

415071 五、發明說明（7) 反轉動作係實際上可考量成分域（domain)内之分極之方向 -為實際上變化於逆方向之現象與起因於非分極反轉之現象. (此可予以考量成起因於電子分極及黯子分極之比較上的 線形性之分極）之互相重疊。在該方式中，係因為上述非 分極反轉即使是有所偏差也可由將板極電位返回0(V)而予 以消除，所以可降低應感測之位元線之偏差。因此，在信 賴性試驗中，該非分極反轉領域即使是變動，仍然保持可 最小化此影響之優點。今後，將該感測方式稱呼做11板極 脈波後感測方式"。 其次，解析關於上述板極脈波後感測方式。首先1以圖…^ • . ..../ 形求出在板極脈波後感測方式中之位元線電位。圖7係顯 示在該方式中之強誘電體電容器之電荷及位元線容量之電 荷之推移。而圖7中之從（a )至（b )之狀態之變化即使是與 板極脈波中感測方式完全相同地為從.（b )至（c )之變化，於 位元線係也無電荷之出入=因此，可保存（a )與（c )之位元 線之電荷量。因而，成立下式（4 )。 QB = + CB X 0 - P(0)A = - CB yf - P(Vf)A ---(4) 將（4 )式力σ以變带，而得到 P(vf )= P(〇) -cb Vf / Α …（5) 。而從（5 )式之施加於板極脈波後感測方式中之強誘電體

第頁 415071 五、發明說明（8) 電容器之電壓係以強誘電體電容器之磁滯特性P = P ( Vf ) ‘ 與P = P (0) — Cb Vf / A之交點之橫座標而求出。因此" 以經由從向下之分極予以分極反轉之場合（高位準）、及從 向上之分極不予以分極反轉之場合（低位準）之板極脈波中 感測方式而逐漸到達之電塵Vf，係以如圖8之所示予以求 出。所以，分別之位元線電位係也可&VS = _ Vf之如圖8 般地予以求出。

從圖7很明顯地看出’即使是板極脈波後感測方式’南 位準與低位準時之單元之靜電容量也有很大之不同。因 此，無論如何地選擇模擬單元之靜電容量，感測時之位元 線BL與位元線BL之容量係也不平衡。特別是，在板極脈波 後感測方式中，係與板極脈波中感測方式相比位元線B L與 位元線瓦之電位為較低。因此，即使從NM0S電晶體侧來驅 動感測放大器，則感測放大器動作一剛開始NM0S電晶體即 不導通。因此，PM0S電晶體一被驅動，則位元線BL與位元 線BL即開始有所相差。例如，可考量模擬單元之靜電容量 處於位元線B L與位元線B L之中間之場合。該場合係只要一 考量成與板極脈波中感測方式為同樣，則比起位元線B L與 位元線BL之靜電容量之不平衡不管為高位準與低位準之任 一個，位元線BL與位元線BL之電位差係變小，而终於產生 有可能性會逆轉= 發明之概述 因此，本發明之第一目的，係在於提供可迴避起因於位 元線對之靜電容量之不平衡所導致之誤動作之半導體記憶

415071 五、發明說明（9)' 裝置。 ‘ 而且 > 本發明之第二目的係在於提俣可迴避起因於位元 線對之靜電容量之不平衡所導致之誤動作之半導體記憶裝 置之資料讀出方法。 本發明之上述第一目的，係藉由具備有：具有資料記憶 用之電容器及可選擇前述電容器之電晶體之記憶體單元； 驅動前述記憶體單元之電晶·體之字線；前述記憶體單元中 之電容器為以通過前述電晶體來加以連接之第一位元線； 與前述第一位元線形成為差動對之第二位元線；及放大前 述第一、弟二位元線間之電位差之感測放大器，而於該感 測放大器之動作前.，將前述記憶體單元之記憶資料讀出於 前述第一位元線，同時將比較電位給予前述第二位元線， 而可於前述感測放大器之動作中以實質上相等於分別隨附 在前述第一位元線與前述苐二位元線之寄生容量來加以感 測之半導體記憶裝置，而可予以達成。

若藉由如該構成，則因為在實質上相等於分別隨附在前 述第一位元線與前述第二位元線之寄生容量之狀態中執行 感測動作，所以若於第一位元線與第二位元線間產生足夠 大之電位差，則於感測放大器之動作時位元線對之電位不 會變化成錯誤之方向。因而，可迴避起因於位元線對之靜 電容量之不平衡所導致之誤動作。 而且，本發明之第一目的，係籍由具備有：具有資料記 憶罔之電容器及可選擇前述電容器之電晶體之記憶體單 元；驅動前述記憶體單元之電晶體之字線；前述記憶體單

第12頁 41507: 五、發明說明（ιο)_ 元中之電容器 線；與前述第 大前述第一、 前述記憶體單 將比較電位給 器執行感測動 狀態，其後使 裝置，而可予 若藉由如該 前，一旦將選 感測放大器得 位元線之寄生 量係不會影響 再者，本發 憶用之電容器 單元；具有比 擬電容器之第 之字線；驅動 前述記憶體單 以連接之第一 而前述模擬單 來加以連接之 間之電位差之 前述記憶單元 為以通過前述電晶體.來 一位元線形成為差動對 間之電位差 料讀出於前 位元線之後 旦將選擇之 大器得以感 弟一位兀線 元之記憶資 予前述第二 作之前，一 加以連接之第一位元 之第二位元線；及放 之感測放大器，而將 上述感測放 以達成。· 構成1則因 擇之上述字 以感測動作 容量係實質 及感測動作 明之第一目 及可選擇前 較電位產生 一 包曰3通 前述模擬單 元中之電容 位元線；與 元中之模擬 苐二位元線 感測放大器 之記憶資料 為以感測放 線置於非選 ，所以隨附 上為相等， 〇 的，係藉由 述電容器之 罔之模擬電 模擬單元； 元中之第二 器為以通過 前述第一位 電容器為以 :及放大前 ，而於感測 讀出於前述 述苐一位元線，同時 >於以上述感測放大 上述字線置於非選擇 測動作之半導體記憶 大器執行感測動作之 擇狀態，其後使上述 於第一位元線與第二 而位元線對之靜電容 具備有：具有 第一電晶體之 可選擇 述苐一 容器及 驅動前 電晶體 前述第 元線形 通過前 述第一 之模擬 一電晶 成為差 述第二 、第二 放大器之動作 第一位元線1 資料記 記憶體 前述模 電晶體 字線； 體來加 動對， 電晶體 位元線 前，將 同時將

第丨3頁 415071 五、發明說明（ii) 前述模擬單元產生之比較電位輸出於前述第二位元線，而 於前述感測放大器之動作中以實質上相等於分別隨附在前 述第一位元線與前述第二位元線之寄生容量來加以感測之 半導體記憶裝置，而可予以達成。 若藉由如該構成，則因為在實質上相等於分別隨附在前 述第一位元線與前述第二位元線之寄生容量之狀態中執行 感測動作，所以若於第一位元線與第二位元線間產生足夠 大之電位差，則於感測放大器之動作時位元線對之電位不 會變化成錯誤之方向。因而，可迴避起因於位元線對之靜 電容量之不平衡所導致之誤動作。 本發明之第一目的，係藉由具備有：具有資料記憶用之 電容器及可選擇前述電容器之第一電晶體之記憶體單元； 具有比較電位產生用之模擬電容器及可選擇前述模擬電容 器之第二電晶體之模擬單元；驅動前述第一電晶體之字 線；驅動前述模擬單元中之第二電晶體之模擬字線；前述 記憶體單元中之電容器為以通過前述第一電晶體來加以連 接之第一位元線；與前述第一位元線形成為差動對，而前 述模擬單元中之模擬電容器為以通過前述第二電晶體來加 以連接之第二位元線；及放大前述第一、第二位元線間之 電位差之感測放大器，而將前述記憶單元之記憶資转讀出 於前述第一位元線，同時將前述模擬單元產生之比較電位 輸出於前述第二位元線之後，而於用前述感測放大器執行 感測動作之前，一旦將選擇之前述字線及選擇之前述模擬 字線置於非選擇狀態，其後使前述感測放大器感測並動作

第14頁 415071 五、發明說明（12) … 之半導體記憶裝置，而可予以達成。 若藉由如該構成，則因為於用前述感測放大器執行感測 動作之前，一旦將選擇之前述字線及選擇之前述模擬字線 置於非選擇狀態，其後使前述感測放大器感測並動作，所 以隨附於第一位元線與第二位元線之寄生容量係實質上為 相等，而位元線對之靜電容量係不會影響及感測動作。 而且，本發明之上述苐一目的，係在具備有：具有資料 記憶用之電容器及可選擇前述電容器之電晶體之記憶體單 元；驅動前述記憶體單元之電晶體之字線；前述記憶體單 元中之電容器為以通過前述電晶體來加以連接之第一位元 線；與前述第一位元線形成為差動對之第二位元線；及放 大别述弟一、第· 一位元線間之電位差之感測放大之半導 體記憶裝置之資料讀出方法中，以藉由具備有：將前述記 憶體單元之記憶資料予以讀出於前述第一位元線，且將比 較電位給予前述第二位元線之第一步驟；在第一步驛後， 實質上將前述第一位元線與前述第二位元線之寄生容量予 以相等之第二步驟；及在第二步驟後，使感測放大器動作 並放大前述第一位元線與前述第二位元線間之電位差之第 三步驟之半導體記憶裝置之資料讀出方法來加以達成。 若藉由如該構成，則因為預先執行感測放大器感測動 作，而使得第一、第二位元線之寄生容量相等，所以若於 弟'一位元線與苐一位元線間產生足夠大之電位差，則於感 測放大器之動作時位元線對之電位不會變化成錯誤之方 向。因而，可迴避起因於位元線對之靜電容量之不平衡所

苐15頁 415071 . vf. -mr· ·’.*··'* 五、發明說明（13) 導致之誤動作。 再者，本發明之上述第二目的，係在具備有：具有資转. 記憶用之電容器及可選擇前述電容器之電晶體之記憶體單 元；驅動前述記憶體單元之電晶體之字線；前述記憶體單 元中之電容器為以通過前述電晶體來加以連接之第一位元 線；與前述第一位元線形成為差動對之第二位元線；及放 大前述第一、第二位元線間之電位差之感測放大器之半導 體記憶裝置之資料讀出方法中，以藉由具備有： 藉由選 擇前述字線而驅動前述記憶體單元中之電晶體，來將前述 記憶體單元之記憶資料予以讀出於前述第一位元線，且將 比較電位給予前述第二位元線之第一步驟；在第一步驟 後，將前述選擇之字線置於非選擇狀態而將前述第一位元 線從前述記憶體單元予以切離之第二步驟，及在第二步驟 後，使前述感測放大器動作並放大前述第一位元線與前述 苐·一位元線間之電位呈之第三步驟之半導體記憶裝置之貢 料讀出方法來加以達成。 若藉由如該構成，則因為預先執行感測放大器感測動 作，而使得第一、第二位元線之寄生容量相等，所以若於 苐一位元線與弟二位元線間產生足夠大之電位呈’則於感 測放大器之動作時位元線對之電位不會變化成錯誤之方 向‘。因而，可迴避起因於位元線對之靜電容量之不平衡所 導致之誤動作。 圖式之簡單說明 圖1係為了說明關於習知之半導體記憶裝置者，而為抽

第16頁 415071 五、發明說明* 出成為強誘電體記憶體之基本之電路構成而予以顯示之電 路圖； 圖2係為了說明圖1所示之電路之動作者，而為板極脈波 中感測方式之時序圖； 圖3係為了說明關於板極脈波中感測方式之場合時之位 元線、位元線之浮游容量、及強誘電體電容器之電荷變化 之等價電路圖； 圖4係為了說明關於板極脈波中感測方式之位元線電位' 之解法之特性圖； 圖5係顯不習知之感測放大之電路圖， 圖6係板極脈波後感測方式之時序圖； 圖7係為了說明關於板極脈波中感測方式及板極脈波後 感測方式之位元線、位元線之浮游容量、及強誘電體電容 器之電荷變化之等價電路圖； 圖8係為了說明關於板極脈波後感測方式之位元線電位 之解法之特性圖； 圖9係為了說明有關根據本發明之第一實施態樣之半導 體記憶裝置者，而在板極脈波中感測方式之強誘電體記憶 體中，以著眼於直至予以選擇晶片，而感測放大器之感測 完畢為止之動作之相關部分之電路圖； 圖1 0係顯示上述圖9所示之電路中之板極線解碼電路之 構成例之電路圖； 圖1 1係為了說明關於圖9所示之電路之動作者1而為板 極脈波中感測方式之時序圖；

第17頁 415071 五、發明說明（15) 财SM 2係為了說明有關根據本發明一 二：憶裝置者’而在板極脈波 樣之半導 :中；以著眼於直至予以選擇晶〕：式之強访電體記憶 疋畢為止之動作之相 83 而感測放大器之感測 圖13係為了說明1Γ圖?;電路圖； 極脈波後感測方式之時】12所不之電路之動作者，而為板 圖14係為了說 2序圖，

體記情梦罢上_ ^根據本發明之第-告_ A ，己匕裝置者，而為 ：乃之第二實施態樣之半導 ..項不之電路圖； Al丨中之基本的電路構成而予以 圖1 5“系顯示將分極 個時間加以供烤時之门下之電容器在150 t之高温以〗〇〇〇 圖係顯示將分極滞特性之特性圖，· 個時間加以供烤時之\上之電容器在150 t之高溫以1〇〇〇 圖16A係顯示將分極命冗特性之特性圖； 個時間加以烘烤時 a上之電容器在1 5 0 C之高溫以丨〇 〇 〇 圖特性圖；及 個時間加以烘烤時之之弘谷咨在丨3〇 c之高溫以1000 發明之詳細敘述 冷特性之特性圖； [第一貫施態樣] 圖9係顯示依據本發 體記憶體之美本兩跋' 之板極脈波中感測方式之強誘電 擇晶片，“測：大器3圖9中’係著眼於直至予以選 分。 之感測完畢為止之動作之相關部 晶片選擇訊號όγ俜蛉 ™丨入於反相器211之輸入蠕（節點 弟18頁 415071 五、發明說明（16厂^ ^---- 2〇〇)。於該反相器211之翰入端（節點201)係連接延遲雪路 212之輸入端及板極線解碼電路21〇之第一輪入墙。述 延遲電路212之輸出端（節點202)係連接延遲電路21 3之翰^ 入端及NAND閘215之一方之輸入端。於上述延遲電路？13^之 輸出端（節點2 0 3 )係連接延遲電路2丨4之輸入端及反相器 216之輸入端。而且，於上述延遲電路214之輪出端（節點 2〇4)係連接上述NAND閘215之另一方之輸入端，而該—⑽ 問215之輸出端（節點2〇5)係連接NAND閘224之一個輯入 端。一於上述N^D閘224之其餘輸入端係輪入位址訊^ A〇(AO)〜Am(Am)。於該NAND閘2 2 4之輸出端（節點22°6)係達 接反相器225之輸入端，而於該反相器225之輪出端係遠接 字線73及板極線解碼器電路21〇之第二輸入端。該板極線 解碼電路21 0之輸出端係連接在板極線75。上述ΝΑΝ{)閘224 Μ相器225係予以解碼位址訊號ΑΟ(ίΓ)〜Am(“）及訊號 WLCK並作兩為驅動字線73之解碼電路76。 PM0S 電晶體217 、 218 、 219及NM0S 電晶體220 、 221 、 223 係構成為可感測位元線對BL、瓦之電位差之感測放大器。 感測放大器中P Μ 0 S電晶體2 1 8、2 1 9及N Μ 0 S電晶體2 2 0 ' 2 2 1 係構成為正反器電路。該正反器電路係藉由閘極連接於上 述反相益216之翰出端（節點206)上之PM0S電晶體217及閘 極連接於上述延遲電路2 1 3之輸出端（節點2 0 3 )之NM0S電晶 體2 2 3來控制動作。因此，只要—變成節點2 〇 6為” 〇 ,，位 準、節點20 3為"Γ位準，則PM0S電晶體217及NM0S電晶體 2 23為導通’而上述正反器電路變為活性化，而可放大位

第19頁 415071 五、發明說明（17) 元線對B L ' β L之電位差。 j憶體早兀之選擇電晶體63之汲極係達 連接於字線了 3。於該選擇電晶之源極(二) ”反極線7 5之間係連接強誘電體電容器6丨。 構=係=上述圖9所示之電路中板極編電路2丨。之 碼電路210係可減少字線解石馬器76、也就是 面并：之弘路中NAND閘224和反相器電路225之佈局佔有 面積之电路。如圖10之所示，板極 ^M〇St^64^79; NMOSt ^65^66 lit， 7 w而構成，並以字線解碼電路π之輸出電路（字‘η 之笔路）和板極時脈來控制。PM〇s電晶體64之源極俜連接 ’並於問極供應板極時脈。瞧電晶體Μ之汲極 61 ί ί ί ( U t - 1166 ^ ^ ^ ^ ^ ^ ..NMOS f ,a n 65之源極（即點70) ’而閘極係連接於字線73，源極係連接 於Ϊ:二。PM〇S電晶體79之源極係達接於電源1，而汲極 係連接於印點69，間極係連接於反相器78之輸出端 器77之輸人端係連接於節點69，冑出端係連接於被連接在 位記=元之板極線75 一1。而且，反相器78 =”69,而輪出端係接於被連接在位元 綵B L之早兀之板極線7 5 — 2。 上述板極線解碼電路2 1 〇係〇少^ & μ . - „ , Uin/、在子線解石馬器76之輸出訊 唬（子..泉73之兒位）”板極時脈—起為·，丨,，位準 69成為T位準，藉由反相器77，來選擇板極線75::、

弟20頁 415071

五、發明說明（18) 7 Γ ' - 3~~2而加以黯動。因為 石馬器76之輸出即使一旦成资極時脈仍為"1"位準而字線解 位準，所以板極線了5 — i、; 0位準1^節點6 9卻停留於"〇 ” 擇之板極線解碼電路21〇係=「2係+維持位準。非選 69係被預先充電至";位準 '、板極4脈為0位準之時節點 ，，0,1位準，所以節點69之"1"°此後，字線73係因為仍處於， 態。但是，長時間-繼續該^ f係不被放電、，而維持該狀 等而節點6 9之電位下降之盧悲，則會有因為接合渴電流 78而構成問鎖電路，而保持二因此藉由電晶體79和反相器 電位之下降。 干待郎點69之"1"位準，而可防止 作“ x +籍由im之時序圖來說明動 :。於:¾片選擇訊號CE為非選擇狀態，也就是位準動之 .’係藉由反相器2 1 1之輸出而節點2 〇 t、2 〇 2、2 〇 3係"〇 " 位準。上述延遲電路2 14 (延遲時間T3 )係構成為可輸出反 轉輸入訊號之延遲訊號，而節點2 〇 4 ..係成為”"位準。因 而，由NAND閘215輸出之訊號WLCK係成為"丨”位準，而不執

行子線7 3與板極線7 5 ( 7 5 — 1、7 5 — 2 )之驅動控制，而w n D 閘2 24之輸出係由位址訊號Α 〇(Γ5)〜Am (Τϋ〇所決定。晶片 在非選擇之狀態中，係因為全部之位i止訊號之輸出為〇 Μ 位準’所以字線7 3係也為"0 ”位準。此際’係因為節點2 〇 1 之電位、也就是板極時脈為11 〇 ”位準，所以依據板極缓解 碼電路21 0之板極線7 5之驅動控制也就不執行。而且，係 因為節點2 0 6為1’ Γ位準，節點2 0 3為"0"位準，所以感測放 大器係為非活性狀態。

第21頁 415071 五、發明說明（19) 一方面’晶片選擇訊號C E係只要一成為"〇 "位準，則_ 由反相器2 1 1之輸出而節點2 0 1 (板極時脈）係成為"1 "位3 準。此時，係因為輸入位址訊號A 0 ( A 0 )〜Am (Ίϊ),所以所 選擇之字線7 3係幾乎同時被選擇。因此，板極線解碼電σ 路21 0所選擇之板極線75係也被選擇。延遲電路21 2係對應 於板極線75之RC延遲之延遲元件，在從板極線75之板極缓 解瑪電路210之於表遲之處成為11 1"位準之頃而節點2Q2代： 也就成為11 111位準。節點2 0 4係因為藉由以延遲雪路2 1 3 ('之 遲時間T2)和延遲電路21 4(延遲時間T3)之延遲時間而依然 維持"1 "位準，所以節點2 0 5 (訊號ΪΓΓκ )係反轉成》〇 "位… 準。因此，NAND閘224之輸出係成為"厂位準，而所正在逵 擇之子線7 3係成為非選擇。此際，被輸入於板極線蔡碼# 路21〇之板極時脈係為"1"位準，而板極線75係仍為,/丨/’位3 準。延遲電路213係對應於字線之延遲之延遲時間之延 字線73之字線解碼器76之於最遲之處成為 〇位平之項而節點2 0 3係成為"Γ位準。因此 係被活性化，並放大位元線對BL、瓦之電位广 - 2 1 4 (延遲時間T 3 )栘& ?斗> ^ ^W h為了執仃感W動作而可確保必要之時 間之L遲兀斗，而在感測動作完畢之時點 為"（Γ位準，而節點2丨5(訊號^()係 二成 ’子、.泉73 ίτ、也解除非選擇狀態，而返回"1 還有，在圖9中，關於模擬單元、模 , 蝮箄扭块子以念& 卞，.泉和模擬钣極 外寸—，…予以$咯，但是基本上與圖丨所示之仰， 為同樣地加以構成，所白：之ι路 保械板極線係同樣地

第22頁 415071 五、發明說明（20) 圖11之時序圖所 ，於選 一旦將 體電容 段中隨 決定， 與以模 之中間 地力口以 再度重 。但是 選擇。 使於記 於位元 、肛之 位元線 擇字線 該子線 器從位元 附於位元 所以可容 擬單元來 位準之比 感測而使 新選擇字 ，如在圖 憶體單元 線對BL、 電位不會 對BL、ΪΙ 要強誘電體電容 被字線和板極線所驅動。依如此而實現如 示之動作。 ' 如上所述，在本發明之第—實施樣態中 及模擬字線）板極線（及模擬板極線）之後 (模擬字線）置於非選擇狀態而在將強誘電 線予以切離中使感測放大器動作。在該階 線之靜電容量係因為被單元之佈局配置所 易地改善靜電容量之對稱性。因此，藉由 產生使感測放大器動作之前之位元線電位 較而可正確地加上感測。而在如此以^確 於位元線對B L、B L出現很大之電位差處， 線（模擬字線），也可再寫入所讀出之内容 11之破斷線所示，模擬字線未必需要再户 若依據如上述之構成以及存取方法，$ ^模擬單元之靜電容量雖有不平衡，但是 BL產生出足夠大之電位差，則位元線對^ 變化向錯誤之方向。因此，可迴避起因於 之靜電容量之不平衡所導致之誤動作。 還有’模擬單元内之單元電容器係不兩 器，也可使闬如Si 〇2之常誘電體之電容^ [第二實施態樣] ° 圖丨2係顯示依據本 體記憶體之基本電路 著眼於直至予以選擇 發明之板極脈波後 。在該圖1 2中，與 晶片，而感測放大 感測方式之強誘電 圖9係為同樣地以 器之感測完畢為止

苐23頁 415071 、發明說明（21) 之動作之相關部分。 晶片選擇訊號CE係輸入於反相器2 6 1之輸入端（節點 2〇〇)。於該反相器261之輸入端（節點25〇)係連接有NAND間 262、266之輸入端。而於上述^01)閘262之另一方之輸入 端係連接有NAND閘263之輸出端（節點262)，而於輸出端 (節點251)係連接有該NAND閘263之一方之輸入端以及反相 器264之輸入端。於上述反相器264之輸出端（節點252)係 連接有NAND閘265之一方之輸入端以及反相器273之輸入 端。於上述NAND閘265之輸出端（節點280 )係連接有NAND閘 2 67之一方之輸入端，並於該“⑽閘267之輸出端（節點 265)係連接有上述MAND閘266之另一方之輸入端。NAND閘 266之輸出端（節點253)係連接有NAND閘267之另一方之輸 入端以及反相器268之輸入端。而於該反相器268之輪出端 係連接有延遲電路213之輸入端及NAND閘269之一方之輸入 端。於上述延遲電路213之輸入端（節點203)係連接有延遲 電路214之輸入端及反相器216之輸入端。而且，於上述延 遲電路214之輸出端（節點20 3 )係連接有上述NAND閘2 6 9之 另一方之翰入端。而該NAND閘26 9之輸出端（節點25 9 )係連 接於NAND閘224之一個輸入端：於上述NAND閘224之另一端 係可輸入位址訊號A 0 ( A 0 )〜A m ( A m )。而於該N A N D閘2 2 4之 輪出端（節點2 2 6 )係連接有反相器2 2 5之輸入端，而於該反 相器225之輸出端係連接有字線73及NAND閘271之一方之輸 入端。上述N A N D閘2 2 4與反相器2 2 5係解碼位址訊號A 0 (1_0 ) ' Am(ii)及訊號fTS而做為驅動字線73之字線解碼器76並

第24頁 4150V: 五、發明說明、(22‘f 加以動作 而且，上述晶片選擇訊號CE係供應於反相哭2 7 6輸 端（節點關。上述反相器2 70之輸出端（f7)^述 反相器27 6之輸出端（命點27 7)係分別連接於ΝΑΝ β閘2了 2之 搠入:^。該ΝΑ N D閘2 7 2之輸出端（節點2 7 8 )係連接於反相器 279之輸入端。該^汕閘279之輸出端（節點259 )係連接於m 延遲電路2 12之輸入端及上述n AND閘271之另一方之翰入 鈿於上述延遲電路212之輸出端（節點26〇)係連接有反相 器2 73、2 74之輸入端。上述反相器273之輪出端係連接於 上述N AMD閘265之另一方之輪入端，而上述反相器gw之翰 出端係連接於上述NAND閘2 6 3之另一方之輪入端。 PM0S 電晶體217、218、219 及NM0S 電晶體220、22 1、223 係構成為可感測位元線對BL、TL之電位差之感測放大器= PMOS電晶體2 1 8、2 1 9及NM0S電晶體2 2 0、22 1係構成正反器 電路。該正反器電路係藉由以閘極連接於上述正反器2 i 6 之輸出端（節點2 0 6 )之PMOS電晶體2 1 7及以閘極連接於上述 延遲電路21 3之輸出端（節點2 0 3 )之NMOS電晶體2 23來加以 控制動作。因而，只要一變成為節點2 〇 6為"〇"位準、節點 2 0 3為"Γ位準’則PMOS電晶體2 1 7及NMOS電晶體2 2 3係導 通’而上速正反奋電路變為活性化，而可放大位元線對 BL、BL之電位差。 再者’上述MAND閘271之輪出端（節點2 60 )之輸出端係連 接於反相器275之輸入端，而該反相器2 75之輸出端係連接 於板極線7 5。記憶體單元之選擇電晶體6 3之汲極係連接於

第25頁 415071 五、發明說明（23) ，而問極係連接於字線73。胃選擇電晶體㈡之源 (二)與板極線75之間係連接有強誘電體電容器6ι。 作/、二曰f如上述之2成中’以圖13之時序圖來說明動 :^阳片選擇訊號CE在非選擇狀態之”,，位準之時，係 :·’、精由反相器261而節點2 5 0係成為"〇"位準，所以節點 —及253係成為”1”位準。而且，藉由反相器264及268， =點25 2及254係全部成為位準。此時，節點2〇3錄也成 為〇"位準，但是節點25 6係因為延遲電路214(延遲時間 T3)將輸入訊號之反轉訊號予以輸出所以成為"丨”位準。節 點2 0 6係因為藉由反相器216而成為"Γ位準，所以㈣⑽電 晶體21 7及NMOS電晶體2 23係成為導通而感測放大器係為 非活性狀態。藉由NAND閘2 6 9而於節點2 5 9 (訊號係輸 出1' Γ'位準。 而且，於晶片選擇訊號CE為"1 »位準之時，係因為藉由 上述反相器276而節點27 7成為"〇”位準，所以藉由NAND閘 2 7 2及反相器2 7 9而節點2 5 9 (板極時脈）係成為"〇 "位準。全 部之位址訊號A 0 (A 0 )〜A m (A m)係因為為"〇 "位準，所以全 部之字線7 3也為Μ 0 M位準，並藉由〖V A N D閘2 7 1及反相器2 7 5 而全部之板極線7 5也成為11 0 11。節點2 6 0係藉由延遲電路 212(延遲時間T1 )而為” 0"位準，而反相器2 74及2 73之輸出 係一起成為M 1 ”位準。因此，節點2 8 0係藉由N A N D閘2 6 5而 成為"1"位準。 一方面’晶片選擇訊號^只要一成為選擇狀態之"〇"位 準，則節點2 5 0雖係成為M 1"位準，但節點2 5 1係藉由以

第26頁 415071 五、發明說明（24) " " ' NAND間2 6 2及2 6 3而構成之正反器電路而仍然記憶"丨„位準 之狀態。藉由上述晶片選擇訊號可'E之” 〇 ,，位準，節點2 了了係 因為從"0 11位準反轉成"丨"位準，所以節點2 5 9 (板極時脈） 係成為1"位準。位址訊號A 〇 ( A 0 )〜Am ( Am )係因為輪入於 NAND閘224，所以所選擇之字線73係幾乎同時上升為"丨,，位 準。因此’藉由NAND問2 71及反相器275係也可選擇對應^ 上述選擇之字線73之板極線75。延遲電路212(延遲時間 T1 )係對應於板極線75之RC延遲之延遲元件，而在由板極 線75之板極線解碼電路（NAND閘271及反相器275 )之於最遲 之處成為"1"位準之頃節點2 6 0係也成為M 1"位準。因此， 從反相器274及273 —起輸出位準。因為節點25〇係為 "Γ位準，所以N AND閘2 6 3之輸出變為” I11位準，節點25 i變 為"0"位準。因而，藉由反相器2 64及2 7 0而節點2 5 7係變真 ” 〇π位準。該結果為，藉由NAND閘27 2及反相器2 79而節點7 2 5 9 (板極時脈）係變為"〇 ”位準。再者，藉由N A N D閘2 7 1及 反相器275而板極線係變為"0"位準。廷遲電路2 1 2係對鹿 於板極線75之RC延遲之延遲時間T1之廷遲元件，而在由板 極線7 5之板極線解碼電路之於最遲之處成為"〇 ”位準之頃 節點2 6 0係也成為11 〇 "位準。因此，反相器2 7 3之輸出係成 為"Γ'位準，而因為反相器2 74之翰出也為"1 "位準，所以 藉由N A N D閘2 6 5 γτπ節點2 8 0係成為1 0 ”位準。節點2 5 0係為 M 1"位準，因為節點為"0 位準，所以藉由N AND閘2 6 6而節 點2 5 3 ϋ為0位準’而藉由反相器2 6 8而節點2 5 4係成為 ” Γ位準。因為節點2 5 6係藉由延遲電路2 1 3 (延遲時間Τ 2 )

第27頁 415071 五、發明說明（25) 及延遲電路2 1 4(延遲時間T3 )，而仍然维持” 1”位準，所以 節點2 5 9 (訊號\fLCK)係變為"〇〃位準。因此所選擇之字線 73也成為非選擇。此時，藉由{^⑽閘gw及反相器275而板 極線75係仍為"0 "位準。延遲電路21 3係具有對應於字線73 之延遲之延遲時間T2之延遲元件，而在由字線73之字線解 石馬電路之於最遲之處成為"〇 "位準之頃節點2 〇 3係也成為 ” 1 ”位準。一因此感測放大器係變為活性化，而可感測位元 線對BL ' BL之電位差。延遲電路214(延遲時間τ3)係感測 放大器為了執行感測動作而確保必要之時間之延遲元件， 在感測動^ ^畢之時點節點2 5 6係成為"〇"位準，而節點 丽）係返回"”位準。因此，字線㈣也解除 選擇狀悲，而返回”1”位準。但是，此時，如圖Π之破斷 線之所不’杈擬字線係未必需要再度。而i 係也可以實線之所干妒盔” n „ , 〗，，办嘴果所不瓜為〇位準，而以破斷線之所示般 作 > 。如此而來可實現如圖13之時序圖所示之動 夕；第二實施態樣中，…旦將選擇之字線及選擇 於非廷擇之狀態來將感測放大器予以 活性化亚加以感測。因此，鱼 杏” r_嘩&卞以 地，可迴避起因於位元線對 =丨』私 誤動作。 合里之不平铒所導致之 [第三實施態樣] 對於上述強誘電體記憶體 DRAM。圖14係抽出DRAM之基 之考量係也很容易適用於 本的電路構成來加以顯示 該 415071 五、發明說明（25) 電路係由··記憶體單元MC、MC、…；模擬單元DMC、 、···；感測及再寫入用放大器（感測放大器;字線i 89 ;字線（i + 1)90 ;模擬字線a 91 ;模擬字線b 92 ;板 極線3 ;成為差動對之位元線對B L、B L ;選擇行之電晶體 3⑽、3 01 ;行選擇線3〇2 ;及共通讀出資料線對DL、瓦等 所構成《記憶體單元MC、MC、…係分別具備有電容器8 〇、 81 ;及選擇電晶體84、85。而模擬單元DMC、DMC、…係也 分別具備有電容器82、83 ;及選擇電晶體86、87。在該第 二實施樣態中，係因為將位元線對BL '肛之阻抗成分做為 問題，所以將該等以阻抗之符號加以表示。 在此，板極線3係與強誘電體記憶體為不同，而於全部 憶體單元與全部之模擬單元為共通，所以將其做為可 =疋於0· 5 Vc c之一定電位者。而且，位元線對bl、瓦 兵模擬單元之節點101及節點1〇2係也做為可充電於〇 5 y 者。因而，以選擇字線89及模擬字線9丨之場合做為例 子來加以說明。 I ~ 因為最小化單元面心所以位元 以比 = 才料(例如鎮及多“)來配線。在此，第 離模擬單元較遠之位置。也就是〜88之附近’而可配置於 係電容器8。配置於較近，而模擬奮：感測放大器⑼視之， 考量感測放大器88與電容器之間‘：存82配置於較遠。一 容器80係比電容器82還容易驅動。，線阻抗之大小，則電 憶住高位準。只要一上升字線89，$此於節點99係當成記 則位元線BL之電位係成

第29頁 415071 五、發明說明（27) 為比位元線B L側為高。通常，D R A Μ之感測放大器8 8係以正 反器加以構成，而從NM0S電晶體側來加以驅動。因此，容 易驅動之電容器8 0係比電容器8 2較早動作於低位準，而有 可能會誤動作。 在此，D R A Μ之場合係也與強誘電體記憶體之場合為同樣 地，可使位元線對B L、B L之R C延遲相等，換言之也可使位 元線之寄生容量相等。也就是，例如執行感測動作前一旦 將字線89及模擬字線91置於非選擇狀態後加以感測，而也 可再度選擇字線89，此為易於明*白。藉由一旦將字線8 9及 模擬字線86置於非選擇狀態，而可從記憶體單元及模擬單 元將讀出之電荷予以封閉於位元線對B L、B L，所以靜電容 量之不平衡係不會給感測動作帶來影響。因此，可迴避起 因於靜電容量之不平衡所導致之誤動作。 [第四實施態樣] 即使在強誘電體記憶體也可如DRAΜ般將板極電位固定於 0. 5 V c c並予以寫入及讀出。即使是在如該場合時，還 是會在感測放大器之動作中而於位元線對BL、BL之靜電容 量存有不平衡因而有誤動作之可能性。因此，即使是於囡 定板極電位之場合時上述之對策為有效。 其次，以強誘電體記憶體為例而使罔實際之測定值具體 性地說明本發明之效果。但是，該場合時，電源電壓並非 3 (V )而假定為5 ( V)。 有如廣為人知般，一將強誘電體薄膜在予以分極之狀態 中予以烘烤，則其磁滯特性變為歪曲，強誘電體記憶體因

第30頁 415071 五、發明說明（28) 而劣化。圖Γ5Α係顯示將分極向下之電容器在15〇。〇之高活 以1 0 0 0個時，加以洪烤時之磁滞特性。為了不使圖形過於 複雜所以旖單位予以省$。橫軸係表示電壓，橫軸一格係 相當於1(V)。縱轴係表示分極，縱軸—格係表示iD(#c / ⑷。通常將分極向下之電容器長時間加以烘，烤，則如圖 15A所不般磁滞特性係整體偏移向右側。絲據則，則可 以圖形求得與烘烤時為同樣地從向下之分極之狀態而出發 時之板極脈波中感測方式（During plate pulse sensing) 及板極脈波後感測方式（After Plate Pulse Sensing)之 時之位元線之高位準。在此，假定為強誘電體電容器之靣 積= 5.26(/zm2)，位元線之寄生容量cb = l. 5(pF)。而且， 今後DDP係表示板極脈波中感測方式（During Plate Pulse Sensing) ’ APP係表示板極脈波後感測方式p〖ate Pulse Sensing)。 圖1 5 B係顯示將分極向上之電容器在i 5 〇 °c之高溫以i 0 〇 〇 個時間加以烘烤時之磁滞特性。通常將分極向上之電容器 長時間加以烘烤，則如該圖丨5 B所示般磁滯特性係整禮偏 移向左側。若根據圖8，則可以如圖1 5B所示以圖形求得舆 洪烤8τΓ為同樣地從向上之分極之狀態而出發時之板極脈波 中感測方式（DPP )及板極脈波後感測方式（ΑΡΡ )之時之位元 線之低位準。 圖1 6 Α係顯示將分極向上之電容器在1 5 0。(：之高溫以1 〇 〇 〇 個時間加以供烤時之磁滞特性。通常將分極向上之電容器 長時間加以供烤’則如該圖1 6 A所示般磁滯特性係整禮偏

第31頁 415071 五、發明說明（29) 移向左側。若根據圖8，則可以圖形求得與烘烤時為同樣 地從相反之向下之分極之狀態而出發時之板極脈波中感測 方式（D PP )及板極脈波後感測方式（A PP)之時之位元線之高 位準。 圖1 6 B係顯示將分極向下之電容器在1 5 0 °C之高溫以1 0 0 0 個時間加以烘烤時之磁滯特性。通常將分極向下之電容器 長時間加以烘烤，則如該圖1 6 B所示般磁滯特性係整體偏 移向右側。若根據圖8，則可以圖形求得與烘烤時為同樣 地從相反之向上之分極之狀態而出發時之板極脈波中感測 方式（D PP )及板極脈波後感測方式（A PP )之時之位元線之低 位準。 因為可求得動作點，所以可考量關於單元自身所持有之 靜電容量之不平衡。板極脈波後感測方式之方係因為靜電 容量之不平衡為較顯著，所以只限於該方式加以考查。模 擬單元之靜電容量係予以設定在兩者之中間。在板極脈波 後感測方式中，從圖可了解到位元線電位係較低而通常比 NM0S電晶體之閥值電壓還低。因此，位元線之感測係打開 P Μ 0 S電晶體而在位元線對B L、B L為一起上升之處予以感 測。從圖1 5 Α及1 5 Β，與烘烤時為同樣地於讀出分極之場 合，係高位準（VBK)側之方為比低位準（ΥΒί)侧明顯地單元之 靜電容量為較大。因此，靜電容量較少之模擬單元側之位 元線上升，而出現誤動作之可能性。相反地從圖1 6 Α及 1 6B，與烘烤時為同樣地於讀出相反之分極之場合，係高 位準（VBH)側之方為比低位準（側明顯地單元之靜電容量

第32頁 五、發明說明（30) 為較小。此時係高位準側與低位準側一起讀出為有利。極 端之場合係高位準側與低位準側即使為逆轉也會出現可讀 出之可能性。 有如上述，在習知技街中係與烘烤時為同樣地於讀出之 分極之場合成為極為不例，因而信賴性係極端地低下。然 而，若依據本發明，則因為可去除上述般之問題，所以與 直至目前相比為大大地能實現信賴性高之強誘電體元件。 由以上所作之說明，若依據本發明，則可得到可迴避起 因於位元線之靜電容量之不平衡所導致之誤動作之半導體 記憶裝置及其資料讀出方法。

苐33頁

Claims (1)

1. 415071 六、申請專利範圍 1 · 一種丰導體記僮裝f係包含·· 記憶體單元，係具有資料記憶用之電容器及用以選擇-前述電容之電晶體， 字線，係驅動前述記憶體單元之電晶體； 第一位元線，係前述記憶體單元中之電容器為以通過 前述電晶體來加以連接； 第二位元線，係與前述第一位元線形成為差動對；及 感測放大器，係放大前述第一、第二位元線間之電位 差，其中 於該感測放大器之動作前，將前述記憶體單元之記 憶資料讀出於前述第一位元線，同時將比較電位給予前述 第二位元線，而可於前述感測放大器之動作中以實質上相 等於分別隨附在前述第一位元線與前述第二位元線之寄生 容量來加以感測β 2 ·如申請專利範圍第1項之半f體記憶裝置_，其中 在前述感測放大器中執行感測動作之前，一度將選擇 之前述字線置於非選擇狀態，其後藉由使前述感測放大器 感測並動作，而實質上相等於分別隨附在前述第一位元線 與前述第二位元線之寄生容量· 3.如申請專利範圍第1項之半，其中 更進而具備可連接前述記憶體單元中之電容器之板極 線1於選擇前述字線及板極線之後，將前述字線置於非選 擇狀態，而在將前述記憶體單元中必電容器從前述第一位 元線予以切離之狀態中使前述感測放大器動作·

   第34頁 il5071 六、申請專利範圍’ 4·如申請專利範圍第3項之车導键__.記憧奘I，其中 將選擇之前述字線置於非選擇狀態而在將前述記憶體 單元中之電容器從前述第一位元線予以切離之狀態中使前 述感測放大器動作之後，在前述第一位元線與前述第二位 元線間之電位差被放大之時點，再度將前述字線置於選擇 狀態，而再寫入所讀出之内容。 5. 如申請專利範圍第1項之半導I記憶裝1，其中 將前述記憶體單元之記憶體資料讀出於前述第一位元 線之後，於將選擇之前述板極線置於非選擇狀態後可將前 述字線置於非選擇狀態而執行感測動作。， 6. 如申請專利範圍第1項之半導體記憶裝詈，其中 前述資料記憶用之電容器係強誘電體之電容器。· 7. —種半導體記憶裝置係包含： 記憶體單元，係具有資料記憶用之電容器及可選擇前 述電容器之電晶體； 字線，係驅動前述記憶體單元之電晶體； 第一位元線，係前述記憶體單元中之電容器為以通過 前述電晶體來加以連接； 第二位元線，係與前述第一位元線形成為差動對；及 感測放大器，係放大前述第一、第二位元線間之電位 差，其中 將該記憶Μ單元之記憶資料讀出於前述第一位元 線，同時將比較電位給予前述第二位元線之後，於前述感 測放大器中執行放大動作之前，一旦將選擇之前述字線置

   第35頁 415071 六、申請專利範圍 於非選擇狀態，其後，使前述感測放大器感測並動作。. 8. 如申請專利範圍第7項之半_導體記憶裝1，其中 更進而具備可連接前述記憶體單元中之電容器之板極 線，於選擇前述字線及前述板極線之後，將前述字線置於 非選擇狀態，而在將前述記憶體單元中之電容器從前述第 一位元線予以切離之狀態中使前述感測放大器動作。 9. 如申請專利範圍第8項之半導體記，其中 將選擇之前述字線置於非選擇狀態而在將前述記憶體 單元中之電容器從前述第一位元線予以切離之狀態中使前 述感測放大器動作之後，在前述第一位元線與前述第二位 元線間之電位差被放大之時點，再度將前述字線置於選擇 狀態，而再寫入所讀出之内容。· 1 0.如申請專利範圍第7項之毛置，其中 前述資料記憶用之電容器係強誘電體之電容器。* 1 1. 一種查.導體記憶裝置係包含： 記憶體單元，係具有資料記憶用之電容器及可選擇前 述電容器之第一電晶體； 模擬單元，係具有比較電位產生闬之模擬電容器及可 選擇前述模擬電容器之第二電晶體； 字線，係驅動前述第一電晶體； 模擬字線，係驅動前述模擬單元中之第二電晶體； 第一位元線，係前述記憶體單元中之電容器為以通過 前述第一電晶體來加以連接；. 第二位元線，係與前述第一位元線形成為差動對，而

   第36頁 415071 六、申請專利範圍 前述模擬單元中之模擬電容器為以通過前述第二電晶體來 加以連接；及 感測放大器，係放大前述第一、第二位元線間之電位 差，其中 於感測放大器之動作前，將前述記憶單元之記憶資 料讀出於前述第一位元線，同時將前述模擬單元產生之比 較電位輸出於前述第二位元線，而於前述感測放大器之動 作中以實質上相等於分別隨附在前述第一位元線與前述第 二位元線之寄生容量來加以感測。· 1 2.如申請專利範圍第1 1項之丰―導―體記，其中 更進而具備可連接前述記憶體單元中之電容器之板極 線，於選擇前述字線及前述板極線之後，將前述字線置於 非選擇狀態，而在將前述記憶體單元中之電容器從前述第 一位元線予以切離之狀態中使前述感.測放大器動作。* 1 3.如申請專利範圍第1 2項之半導二，其中 將選擇之前述字線置於非選擇狀態而在將前述記憶體 單元中之電容器從前述第一位元線予以切離之狀態中使前 述感測放大器動作之後，在前述第一位元線與前述第二位 元線間之電位差被放大之時點，再度將前述字線置於選擇 狀態，而再寫入所讀出之内容。， 1 4.如申請專利範圍第1 1項之半i體記」It裝_詈_ ，其中 更進而具備可連接前述記憶體單元中之電容器之板極 線；及可連接前述模擬單元中之模擬電容器之模擬板極 線，在選擇前述字線及前述模擬字線與前述板極線及模擬

   第37頁 415071 六、申請專利範圍 板極線之後，將選擇之前述字線及選擇之前述模擬字線分 別置於非選擇狀態，而在將前述記憶體單元中之電容器從-前述第一位元線予以切離、且將前述模擬單元中之模擬電 容器從前述第二位元線予以切離之狀態中，使前述感測放 大器動作。* 1 5 ·如申請專利範圍第1 4項之半導體記憶裝j，其中 將選擇之前述字線及選擇之前述模擬字線分別置於非 選擇狀態而在將前述記憶體單元中之電容器從前述第一位 元線予以切離、且將前述模擬單元中之模擬單元中之模擬 電容器從前述第二位元線予以切離之狀態中，使前述感渕 放大器動作之後，在前述第一位元線與前述第二位元線間 之電位差被放大之時點，再度將前述字線置於選擇狀態， 而再寫入所讀出之内容。* 1 6 ·如申請專利範圍第1 1項之半導體記憶裝覃，其中 前述資料記憶用之電容器係強誘電體之電容器。. 1 7. —種半導體記憶I置係包含： 記憶體單元，係具有資料記憶用之電容器及可選擇前 述電容器之第一電晶體； 模擬單元，係具有比較電位產生周之模擬電容器及可 選擇前述模擬電容器之第二電晶體； 字線，係驅動前述第一電晶體； 模擬字線，係驅動前述模擬單元中之第二電晶體； 第一位元線，係前述記憶體單元中之電容器為以通過 前述第一電晶體來加以連接；

   苐38頁 4i5〇7l 六、申請專利範圍 第二位元線，係與前述第一位元線形成為差動對，而 前述模擬單元中之模擬電容器為以通過前述第二電晶體來-加以連接；及 感測放大器，係放大前述第一、第二位元線間之電位 差，其中 將前述記憶單元之記憶資料讀出於前述第一位元 線，同時將前述模擬單元產生之比較電位輸出於前述第二 位元線之後，而於用前述感測放大器執行感測動作之前， 一旦將選擇之前述字線及選擇之前述模擬字線置於非選擇 狀態，其後使前述感測放大器感測並動作。· 1 8.如申請專利範圍第1 7項之半導體記憶裝置，其中 更進而具備可連接前述記憶體單元中之電容器之板極 線，在選擇前述字線及前述板極線之後，將前述字線置於 非選擇狀態，而在將前述記憶體單元中之電容器從前述第 一位元線予以切離之狀態中，使前述感測放大器動作。· 1 9 ,如申請專利範圍第1 8項之半置，其中 將選擇之前述字線置於非選擇狀態而在將前述記憶體 單元中之電容器從前述第一位元線予以切離之狀態中使前 述感測放大器動作之後，在前述第一位元線與前述第二位 元線間之電位差被放大之時點，再度將前述字線置於選擇 狀態，而再寫入所_讀出之内容。· 2 〇 .如申請專利範圍第1 7項之半崖_體記憧裝詈，其中更 進而具備可連接前述記憶體單元中之電容器之板極線；及 可連接前述模擬單元中之模擬電容器之模擬板極線，在選

   苐39頁 415071 六、申請專利範圍 擇前述字線及前述模擬字線與前述板極線及模擬板極線之 後，將選擇之前述字線及選擇之前述模擬字線分別置於非-選擇狀/態，而在將前述記憶體單元中之電容器從前述第一 位元$予以切離、且將前述模擬單元中之模擬電容器從前 述第二位元線予以切離之狀態中，使前述感測放大器動 作 0 2 1.如申請專利範圍第2 0項之半導體記憶裝置，其中 將選擇之前述字線及選擇之前述模擬字線分別置於非 選擇狀態而在將前述記憶體單元中之電容器從前述第一位 元線予以切離、且將前述模擬單元中之模擬單元中之模擬 電容器從前述第二位元線予以切離之狀態中，使前述感澍 放大器動作之後，在前述第一位元線與前述第二位元線間 之電位差被放大之時點，再度將前述字線置於選擇狀態， 而再寫入所讀出之内容。》 2 2 ·如申請專利範圍第1 7項之丰導體」，其中 將前述記憶體單元之記憶體資料讀出於前述第一位元 線之後，於將選擇之前述板極線置於非選擇狀態後可將前 述字線置於非選擇狀態而執行感測動作。》 23. 如申請專利範圍第1 7項之半’其中 前述資料記憶同之電容器係強誘電體之電容器。 24. —種記憶裝係具倩有：具有資料記憶兩之 電容器及可選擇前述電容器之電晶體之記憶體單元；驅動 前述記憶體單元之電晶體之字線；前述記憶體單元中之電 容器為以通過前述電晶體來加以連接之第一位元線；與前

   苐40頁 415071 六' 申請專利範圍 ， 述第一位元線形成為差動對之第二位元線；及放大前述第 一、第二位元線間之電位差之感測放大器，而其資料讀出 方法，係包含： 第一步騾，係將前述記憶體單元之記憶資料予以讀出 於前述第一位元線，且將比較電位給予前述第二位元線； 第二步驟，係第一步驟後，實質上將前述第一位元線 與前述第二位元線之寄生容量予以相等；及 第三步驟，係第二步驟後，使感測放大器動作並放大 前述第一位元線與前述第二位元線間之電位差。· 2 5.如申請專利範圍第ϋϋ之隐裝1之資料讀 出方法，其中 更進而具備有：於放大前述第一位元線與前述第二位 元線間之電位差之第三步騾後，再度將前述字線置於選擇 狀態而再寫入所讀出之内容之第四步驟· 2 6. —種半導體記憶裝置之資料讀出方奢，該半導體記 憶裝置係具備有：具有資料記憶同之電容器及可選擇前述 電容器之電晶體之記憶體單元；驅動前述記憶體單元之電 晶體之字線；前述記憶體單元中之電容器為以通過前述電 晶體來加以連接之第一位元線；與前述第一位元線形成為 差動對之第二位元線；及放大前述第一、第二位元線間之 電位差之感測放大器，而其資料讀出方法，係包含： 第一步驟，係藉由選擇前述字線而驅動前述記憶體單 元中之電晶體，來將前述記憶體單元之記憶資料予以讀出 於前述第一位元線，且將比較電位給予前述第二位元線.；

   第41頁 415071 六、申請專利範圍 第二步驟，係第一步騍後，將前述選擇之字線置於非 選擇狀態而將前述第一位元線從前述記憶體單元予以切 離；及 第三步驟，係第二步驟後，使前述感測放大器動作並 放大前述第一位元線與前述第二位元線間之電位差。 2 7.如申請專利範圍第2 6項之半導體記憶裝置之資料讀 出方法，其中 更進而具備有：於放大前述第一位元線與前述第二位 元線間之電位差之第三步騍後，再度將前述字線置於選擇 狀態而再寫入所讀出之内容之第四步騾。

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