JPH10255484A - 強誘電体ランダムアクセス半導体メモリ装置及びその動作方法 - Google Patents
強誘電体ランダムアクセス半導体メモリ装置及びその動作方法Info
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- JPH10255484A JPH10255484A JP10005191A JP519198A JPH10255484A JP H10255484 A JPH10255484 A JP H10255484A JP 10005191 A JP10005191 A JP 10005191A JP 519198 A JP519198 A JP 519198A JP H10255484 A JPH10255484 A JP H10255484A
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
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Abstract
(57)【要約】
【課題】 ドメインスイッチングを起こすことなく、ま
たワードラインにパンピング信号を供給する必要のない
ＦＲＡＭ装置を提供する。 【解決手段】 強誘電体キャパシタを持つメモリセル
と、この強誘電体キャパシタを完全に分極させるパルス
電圧を前記強誘電体キャパシタに印加するパルス発生回
路と、各分極されたキャパシタの分極方向を変更させな
い適当な電圧を前記各キャパシタに印加する感知回路と
で構成され、強誘電体キャパシタのヒステリシスグラフ
の１つの電荷分極領域だけで２値データを貯蔵する。
たワードラインにパンピング信号を供給する必要のない
ＦＲＡＭ装置を提供する。 【解決手段】 強誘電体キャパシタを持つメモリセル
と、この強誘電体キャパシタを完全に分極させるパルス
電圧を前記強誘電体キャパシタに印加するパルス発生回
路と、各分極されたキャパシタの分極方向を変更させな
い適当な電圧を前記各キャパシタに印加する感知回路と
で構成され、強誘電体キャパシタのヒステリシスグラフ
の１つの電荷分極領域だけで２値データを貯蔵する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置
（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖ
ｉｃｅ）及びその動作方法に関するものであり、より具
体的には強誘電体メモリセル（ｆｅｒｒｏｅｌｅｃｔｒ
ｉｃ ｍｅｍｏｒｙ ｃｅｌｌｓ）を持つ強誘電体ＲＡ
Ｍ（ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）装置
及びその動作方法に関するものである。
（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖ
ｉｃｅ）及びその動作方法に関するものであり、より具
体的には強誘電体メモリセル（ｆｅｒｒｏｅｌｅｃｔｒ
ｉｃ ｍｅｍｏｒｙ ｃｅｌｌｓ）を持つ強誘電体ＲＡ
Ｍ（ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）装置
及びその動作方法に関するものである。
【０００２】
【従来の技術】今までのメモリシステム設計は、ＤＲＡ
Ｍ（ｄｙｎａｍｉｃ ＲＡＭ）、ＳＲＡＭ（ｓｔａｔｉ
ｃ ＲＡＭ）、フラッシュメモリ（ｆｌａｓｈ ｍｅｍ
ｏｒｙ）等のような半導体メモリ装置と磁気ディスク
（ｍａｇｎｅｔｉｃ ｄｉｓｃ）のようなメモリ装置と
を組み合わせて遂行された。言い換えれば、今までは、
単一メモリを使用してあるシステム（例えば、パーソナ
ルコンピューターシステム）の全てのメモリ空間を支援
することは非常に困難であった。
Ｍ（ｄｙｎａｍｉｃ ＲＡＭ）、ＳＲＡＭ（ｓｔａｔｉ
ｃ ＲＡＭ）、フラッシュメモリ（ｆｌａｓｈ ｍｅｍ
ｏｒｙ）等のような半導体メモリ装置と磁気ディスク
（ｍａｇｎｅｔｉｃ ｄｉｓｃ）のようなメモリ装置と
を組み合わせて遂行された。言い換えれば、今までは、
単一メモリを使用してあるシステム（例えば、パーソナ
ルコンピューターシステム）の全てのメモリ空間を支援
することは非常に困難であった。
【０００３】特に、半導体メモリ分野では高密度（ｈｉ
ｇｈ ｄｅｎｓｉｔｙ）、高速書込／読出、アクセス時
間（ａｃｃｅｓｓ ｔｉｍｅ）、低消費電力（ｌｏｗ
ｐｏｗｅｒ ｃｏｎｓｕｍｐｔｉｏｎ）を満足させる装
置の開発が従来から要請されてきたが、従来の製品の延
長線上では必ず何かの制約が存在した。
ｇｈ ｄｅｎｓｉｔｙ）、高速書込／読出、アクセス時
間（ａｃｃｅｓｓ ｔｉｍｅ）、低消費電力（ｌｏｗ
ｐｏｗｅｒ ｃｏｎｓｕｍｐｔｉｏｎ）を満足させる装
置の開発が従来から要請されてきたが、従来の製品の延
長線上では必ず何かの制約が存在した。
【０００４】従来の問題点を根本的に解決する可能性を
持つ半導体メモリ技術が強誘電体メモリ技術であり、例
えば文献（"A New Memory Technology Is About to Hit
TheMarket", Electronics, pp. 32, Feb. 4, 1988.: "
An Experimental 512-bit Nonvolatile Memory with Fe
rroelectric Strong Cell", IEEE Journal of Solid-St
ate Circuits, vol. 23, No. 5, pp.1171〜1175, Oct,
1988.) にその詳細が示されている。
持つ半導体メモリ技術が強誘電体メモリ技術であり、例
えば文献（"A New Memory Technology Is About to Hit
TheMarket", Electronics, pp. 32, Feb. 4, 1988.: "
An Experimental 512-bit Nonvolatile Memory with Fe
rroelectric Strong Cell", IEEE Journal of Solid-St
ate Circuits, vol. 23, No. 5, pp.1171〜1175, Oct,
1988.) にその詳細が示されている。
【０００５】周知のように、強誘電物質（ｆｅｒｒｏｅ
ｌｅｃｔｒｉｃ ｍａｔｅｒｉａｌ）は自発分極特性
（ｓｐｏｎｔａｎｅｏｕｓ ｐｏｌａｒｉｚａｔｉｏｎ
ｃｈａｒａｃｔｅｒｒｉｓｔｉｃ）を持っている。自
発分極の方向は電界（ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ）
の方向により制御される。代表的な強誘電物質として、
ＡＢＯ3 型ペロブスカイト結晶を挙げることができる。
例えば、ＰｂＺｒＯ3 分子の場合、その中央に位置する
金属原子、すなわち、ジルコニウム（Ｚｒ）は印加され
た電界の方向により２つの安定点を持ち、変位した後に
電界を除去しても、安定点に位置するようになる。その
結果、強誘電物質の電界と分極度（ｄｅｇｒｅｅ ｏｆ
ｐｏｌａｒｉｚａｔｉｏｎ）とはヒステリシス（ｈｙ
ｓｔｅｒｉｓｉｓ）特性を示す。
ｌｅｃｔｒｉｃ ｍａｔｅｒｉａｌ）は自発分極特性
（ｓｐｏｎｔａｎｅｏｕｓ ｐｏｌａｒｉｚａｔｉｏｎ
ｃｈａｒａｃｔｅｒｒｉｓｔｉｃ）を持っている。自
発分極の方向は電界（ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ）
の方向により制御される。代表的な強誘電物質として、
ＡＢＯ3 型ペロブスカイト結晶を挙げることができる。
例えば、ＰｂＺｒＯ3 分子の場合、その中央に位置する
金属原子、すなわち、ジルコニウム（Ｚｒ）は印加され
た電界の方向により２つの安定点を持ち、変位した後に
電界を除去しても、安定点に位置するようになる。その
結果、強誘電物質の電界と分極度（ｄｅｇｒｅｅ ｏｆ
ｐｏｌａｒｉｚａｔｉｏｎ）とはヒステリシス（ｈｙ
ｓｔｅｒｉｓｉｓ）特性を示す。
【０００６】このような強誘電物質のヒステリシス特性
を利用した半導体メモリ装置の１つが強誘電体ＲＡＭ
（以下、‘ＦＲＡＭ’という）装置である。ＦＲＡＭ装
置は双安定点の分極度を２値データに対応させるので、
非揮発性貯蔵特性を持ち、ナノセコンド以下の非常に早
い分極反転速度を利用して高速書込及び読出を行う。
を利用した半導体メモリ装置の１つが強誘電体ＲＡＭ
（以下、‘ＦＲＡＭ’という）装置である。ＦＲＡＭ装
置は双安定点の分極度を２値データに対応させるので、
非揮発性貯蔵特性を持ち、ナノセコンド以下の非常に早
い分極反転速度を利用して高速書込及び読出を行う。
【０００７】図１には典型的なＦＲＡＭのメモリセルが
図示されている。図１を参照すると、ＦＲＡＭのメモリ
セルは、ＤＲＡＭのメモリセルと同じように、１トラン
ジスタ／１キャパシタのセル構造を持つ。このように、
強誘電体メモリセルは１つの電荷伝達トランジスタ（ｃ
ｈａｒｇｅ ｔｒａｎｓｆｅｒ ｔｒａｎｓｉｓｔｏ
ｒ）（ＴF ）と強誘電体キャパシタ（ＣF ）とだけを具
備するので、大容量化が可能である。ＦＲＡＭのメモリ
セルで、キャパシタ（ＣF ）の２つの電極の間には強誘
電物質が挿入されている。強誘電体キャパシタ（ＣF ）
の２つの電極の間には強誘電物質が挿入されている。強
誘電体キャパシタ（ＣF ）の１つの電極、すなわち、プ
レート電極の電位は通常はビットラインの論理的“１”
及び“０”レベルに対応する電位の間の中間レベルに設
定される。電荷伝達トランジスタ（ＴF ）のソース・ド
レインは強誘電体キャパシタ（ＣF ）の他の電極とビッ
トライン（ＢＬ）との間に接続される。伝達トランジス
タ（ＴF ）のゲートはワードライン（ＷＬ）に接続され
る。
図示されている。図１を参照すると、ＦＲＡＭのメモリ
セルは、ＤＲＡＭのメモリセルと同じように、１トラン
ジスタ／１キャパシタのセル構造を持つ。このように、
強誘電体メモリセルは１つの電荷伝達トランジスタ（ｃ
ｈａｒｇｅ ｔｒａｎｓｆｅｒ ｔｒａｎｓｉｓｔｏ
ｒ）（ＴF ）と強誘電体キャパシタ（ＣF ）とだけを具
備するので、大容量化が可能である。ＦＲＡＭのメモリ
セルで、キャパシタ（ＣF ）の２つの電極の間には強誘
電物質が挿入されている。強誘電体キャパシタ（ＣF ）
の２つの電極の間には強誘電物質が挿入されている。強
誘電体キャパシタ（ＣF ）の１つの電極、すなわち、プ
レート電極の電位は通常はビットラインの論理的“１”
及び“０”レベルに対応する電位の間の中間レベルに設
定される。電荷伝達トランジスタ（ＴF ）のソース・ド
レインは強誘電体キャパシタ（ＣF ）の他の電極とビッ
トライン（ＢＬ）との間に接続される。伝達トランジス
タ（ＴF ）のゲートはワードライン（ＷＬ）に接続され
る。
【０００８】マイクロコントローラ（ｍｉｃｒｏｃｏｎ
ｔｒｏｌｌｅｒ）あるいはＡＳＩＣ（ａｐｐｌｉｃａｔ
ｉｏｎーｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃ
ｉｒｃｕｉｔ）等にオンーチップ（ｏｎ−ｃｈｉｐ）の
非揮発性メモリを集積することはシステム設計者の希望
中、非常に大きな部分を占める。ＥＥＰＲＯＭ（ｅｌｅ
ｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ａｎｄ ｐｒ
ｏｇｒａｍｍａｂｌｅｒｅａｄ ｏｎｌｙ ｍｅｍｏｒ
ｙ）やフラッシュメモリ製造工程はマイクロコントロー
ラやＡＳＩＣのそれと差が大きいし、ＤＲＡＭやＳＲＡ
Ｍを利用すると、バッファを必要とするなどの難しい点
が多い。しかし、図１に示されたように、ＦＲＡＭのト
ランジスタは一般的なＣＭＯＳ工程で製造されるので、
他のメモリに比べて集積化に有利である。
ｔｒｏｌｌｅｒ）あるいはＡＳＩＣ（ａｐｐｌｉｃａｔ
ｉｏｎーｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃ
ｉｒｃｕｉｔ）等にオンーチップ（ｏｎ−ｃｈｉｐ）の
非揮発性メモリを集積することはシステム設計者の希望
中、非常に大きな部分を占める。ＥＥＰＲＯＭ（ｅｌｅ
ｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ａｎｄ ｐｒ
ｏｇｒａｍｍａｂｌｅｒｅａｄ ｏｎｌｙ ｍｅｍｏｒ
ｙ）やフラッシュメモリ製造工程はマイクロコントロー
ラやＡＳＩＣのそれと差が大きいし、ＤＲＡＭやＳＲＡ
Ｍを利用すると、バッファを必要とするなどの難しい点
が多い。しかし、図１に示されたように、ＦＲＡＭのト
ランジスタは一般的なＣＭＯＳ工程で製造されるので、
他のメモリに比べて集積化に有利である。
【０００９】図２は従来の強誘電体キャパシタのヒステ
リシスＩ−Ｖスイッチングループを示すグラフである。
グラフの横軸（ａｂｓｃｉｓｓａ）はキャパシタの２つ
の電極の間の電位差、すなわち、キャパシタ両端の電圧
（Ｖｏｌｔｓ）を示し、縦軸（ｏｒｄｉｎａｔｅ）は強
誘電物質の自発分極によりその表面に誘起される電荷の
量、すなわち、分極度Ｑ（μＣ／cm2 ）を示す。
リシスＩ−Ｖスイッチングループを示すグラフである。
グラフの横軸（ａｂｓｃｉｓｓａ）はキャパシタの２つ
の電極の間の電位差、すなわち、キャパシタ両端の電圧
（Ｖｏｌｔｓ）を示し、縦軸（ｏｒｄｉｎａｔｅ）は強
誘電物質の自発分極によりその表面に誘起される電荷の
量、すなわち、分極度Ｑ（μＣ／cm2 ）を示す。
【００１０】０Ｖの電圧が印加され、即ち、強誘電物質
に何の電界も印加されないと、大抵、分極ドメイン（ｄ
ｏｍａｉｎｓ ｏｆ ｐｏｌａｒｉｚａｔｉｏｎ）は不
均一であり、分極が発生しない。電圧が正の方向（ｐｏ
ｓｉｔｉｖｅ ｄｉｒｅｃｔｉｏｎ）に増加する時、分
極度（すなわち、電荷量）は０（ｚｅｒｏ）から電荷分
極領域（ｐｏｓｉｔｉｖｅ ｃｈａｒｇｅ ｐｏｌａｒ
ｉｚａｔｉｏｎ ｄｏｍａｉｎ）内の点Ａまで増加す
る。点Ａで、全てのドメインは一方の方向に分極され、
点Ａでの分極度は最大値に至るようになる。この時分極
度、すなわち、強誘電物質が保有する電荷の量はＱｓで
表示され、印加された電圧の大きさが動作電圧（Ｖｃ
ｃ）である。以後、電圧が再び０Ｖまで減少しても、分
極度は０まで低くはならず、点Ｂに残るようになる。こ
のような、残留分極により強誘電物質が保有する電荷の
量、すなわち、残留分極度はＱｒで表示される。次に電
圧が負の方向（ｎｅｇａｔｉｖｅ ｄｉｒｅｃｔｉｏ
ｎ）に増加すると、分極度は点Ｂから負の電荷分極領域
（ｎｅｇａｔｉｖｅ ｃｈａｒｇｅ ｐｏｌａｒｉｚａ
ｔｉｏｎ ｄｏｍａｉｓ）内の点Ｃに変化する（図２で
曲線２１）。点Ｃで、強誘電物質の全てのドメインが点
Ａからの分極方向と反対になる方向に分極される。この
時、分極度はーＱｓで表示され、印加された電圧の大き
さは−Ｖｃｃである。以後、電圧が再び０Ｖまで減少し
ても、分極値は０まで低くはならず、点Ｄに残留するよ
うになる。この時の残留分極度は−Ｑｒで表示される。
印加される電圧の大きさがもう一度正の方向に増加する
ようになると、強誘電物質の分極度は点Ｄから点Ａに変
化する。
に何の電界も印加されないと、大抵、分極ドメイン（ｄ
ｏｍａｉｎｓ ｏｆ ｐｏｌａｒｉｚａｔｉｏｎ）は不
均一であり、分極が発生しない。電圧が正の方向（ｐｏ
ｓｉｔｉｖｅ ｄｉｒｅｃｔｉｏｎ）に増加する時、分
極度（すなわち、電荷量）は０（ｚｅｒｏ）から電荷分
極領域（ｐｏｓｉｔｉｖｅ ｃｈａｒｇｅ ｐｏｌａｒ
ｉｚａｔｉｏｎ ｄｏｍａｉｎ）内の点Ａまで増加す
る。点Ａで、全てのドメインは一方の方向に分極され、
点Ａでの分極度は最大値に至るようになる。この時分極
度、すなわち、強誘電物質が保有する電荷の量はＱｓで
表示され、印加された電圧の大きさが動作電圧（Ｖｃ
ｃ）である。以後、電圧が再び０Ｖまで減少しても、分
極度は０まで低くはならず、点Ｂに残るようになる。こ
のような、残留分極により強誘電物質が保有する電荷の
量、すなわち、残留分極度はＱｒで表示される。次に電
圧が負の方向（ｎｅｇａｔｉｖｅ ｄｉｒｅｃｔｉｏ
ｎ）に増加すると、分極度は点Ｂから負の電荷分極領域
（ｎｅｇａｔｉｖｅ ｃｈａｒｇｅ ｐｏｌａｒｉｚａ
ｔｉｏｎ ｄｏｍａｉｓ）内の点Ｃに変化する（図２で
曲線２１）。点Ｃで、強誘電物質の全てのドメインが点
Ａからの分極方向と反対になる方向に分極される。この
時、分極度はーＱｓで表示され、印加された電圧の大き
さは−Ｖｃｃである。以後、電圧が再び０Ｖまで減少し
ても、分極値は０まで低くはならず、点Ｄに残留するよ
うになる。この時の残留分極度は−Ｑｒで表示される。
印加される電圧の大きさがもう一度正の方向に増加する
ようになると、強誘電物質の分極度は点Ｄから点Ａに変
化する。
【００１１】前記したように、電界を発生するための電
圧が２つの電極の間に強誘電物質が挿入された強誘電体
キャパシタに１度印加されると、その後、電極がフロー
ティング状態（ｆｌｏａｔｉｎｇ ｓｔａｔｅ）に設定
されても、自発分極による分極方向が維持される。自発
分極による強誘電物質の表面電荷（ｓｕｒｆａｃｅｃｈ
ａｒｇｅ）は漏れ（ｌｅａｋａｇｅ）等により自然には
失なわれず、分極度が０になるように反対方向に電圧が
印加されない限り、分極方向はそのまま維持される。
圧が２つの電極の間に強誘電物質が挿入された強誘電体
キャパシタに１度印加されると、その後、電極がフロー
ティング状態（ｆｌｏａｔｉｎｇ ｓｔａｔｅ）に設定
されても、自発分極による分極方向が維持される。自発
分極による強誘電物質の表面電荷（ｓｕｒｆａｃｅｃｈ
ａｒｇｅ）は漏れ（ｌｅａｋａｇｅ）等により自然には
失なわれず、分極度が０になるように反対方向に電圧が
印加されない限り、分極方向はそのまま維持される。
【００１２】ＦＲＡＭの読出／書込は記述したような分
極反転（ｐｏｌａｒｉｚａｔｉｏｎｒｅｖｅｒｓｉｏ
ｎ）により遂行される。従って、ＦＲＡＭの動作速度は
分極反転時間により決定される。強誘電体キャパシタの
分極反転速度はキャパシタの面積、強誘電体薄膜の厚
さ、印加電圧等により決定されるが、通常ｎｓ単位であ
る。これは、μｓ単位の読出／書込時間を持つＥＥＰＲ
ＯＭやフラッシュメモリと比較する時、もっと早い速度
で動作が可能であることを意味する。
極反転（ｐｏｌａｒｉｚａｔｉｏｎｒｅｖｅｒｓｉｏ
ｎ）により遂行される。従って、ＦＲＡＭの動作速度は
分極反転時間により決定される。強誘電体キャパシタの
分極反転速度はキャパシタの面積、強誘電体薄膜の厚
さ、印加電圧等により決定されるが、通常ｎｓ単位であ
る。これは、μｓ単位の読出／書込時間を持つＥＥＰＲ
ＯＭやフラッシュメモリと比較する時、もっと早い速度
で動作が可能であることを意味する。
【００１３】次に、ＦＲＡＭの書込及び読出動作につい
て詳細に説明する。従来のＦＲＡＭ記述では、強誘電体
キャパシタのヒステリシスループの点Ｂと点Ｄとに２値
データを対応させる。具体的には、点Ｂに論理的‘１’
のデータを対応させ、点Ｄに論理的‘０’のデータを対
応させる。
て詳細に説明する。従来のＦＲＡＭ記述では、強誘電体
キャパシタのヒステリシスループの点Ｂと点Ｄとに２値
データを対応させる。具体的には、点Ｂに論理的‘１’
のデータを対応させ、点Ｄに論理的‘０’のデータを対
応させる。
【００１４】再び、図１を参照すると、ＦＲＡＭ装置の
書込及び読出動作の始めに、セルに貯蔵されたデータの
感知（ｓｅｎｓｉｎｇ）が遂行される。この区間には、
まず、選択されたビットライン（ＢＬ）には０Ｖの電圧
（あるいは接地電位Ｖｓｓ）が印加される。続いて、選
択されたワードライン（ＷＬ）により電荷伝達トランジ
スタ（ＴF ）が‘オン’され、ビットライン（ＢＬ）上
の０Ｖの電圧が強誘電体キャパシタ（ＣF ）の１つの電
極に印加され、キャパシタ（ＣF ）の他の電極には所定
のパルス幅を持つＶｃｃレベルのパルスが印加される。
この時、キャパシタ（ＣF ）に論理的‘１’のデータが
貯蔵されていると、キャパシタ（ＣF ）の分極度は点Ｂ
が点Ｃを通じて点Ｄに変わる。この場合、キャパシタ
（ＣF ）からビットライン（ＢＬ）にｄＱほどの電荷が
伝達され、ビットライン（ＢＬ）の電圧が上昇する。一
方、キャパシタ（ＣF ）に論理的‘０’のデータが貯蔵
されていると、キャパシタ（ＣF ）の分極度は点Ｄにあ
り、点Ｃに変わった後、再び点Ｄに回帰する。このよう
な場合には、ビットライン（ＢＬ）の電圧が変化しな
い。次に周知の感知回路（図示されていない）によりビ
ットライン（ＢＬ）の電圧は所定の基準電圧（ＲＥＦ）
と比較される。この時、ビットライン（ＢＬ）の電圧が
基準電圧（ＲＥＦ）より高いと、感知回路により、ビッ
トライン（ＢＬ）の電圧は動作電圧レベル（すなわち、
Ｖｃｃレベル）まで上昇する。しかし、ビットライン
（ＢＬ）の電圧が基準電圧（ＲＥＦ）より低いと、感知
回路によりビットライン（ＢＬ）の電圧は再び０Ｖに降
下する。
書込及び読出動作の始めに、セルに貯蔵されたデータの
感知（ｓｅｎｓｉｎｇ）が遂行される。この区間には、
まず、選択されたビットライン（ＢＬ）には０Ｖの電圧
（あるいは接地電位Ｖｓｓ）が印加される。続いて、選
択されたワードライン（ＷＬ）により電荷伝達トランジ
スタ（ＴF ）が‘オン’され、ビットライン（ＢＬ）上
の０Ｖの電圧が強誘電体キャパシタ（ＣF ）の１つの電
極に印加され、キャパシタ（ＣF ）の他の電極には所定
のパルス幅を持つＶｃｃレベルのパルスが印加される。
この時、キャパシタ（ＣF ）に論理的‘１’のデータが
貯蔵されていると、キャパシタ（ＣF ）の分極度は点Ｂ
が点Ｃを通じて点Ｄに変わる。この場合、キャパシタ
（ＣF ）からビットライン（ＢＬ）にｄＱほどの電荷が
伝達され、ビットライン（ＢＬ）の電圧が上昇する。一
方、キャパシタ（ＣF ）に論理的‘０’のデータが貯蔵
されていると、キャパシタ（ＣF ）の分極度は点Ｄにあ
り、点Ｃに変わった後、再び点Ｄに回帰する。このよう
な場合には、ビットライン（ＢＬ）の電圧が変化しな
い。次に周知の感知回路（図示されていない）によりビ
ットライン（ＢＬ）の電圧は所定の基準電圧（ＲＥＦ）
と比較される。この時、ビットライン（ＢＬ）の電圧が
基準電圧（ＲＥＦ）より高いと、感知回路により、ビッ
トライン（ＢＬ）の電圧は動作電圧レベル（すなわち、
Ｖｃｃレベル）まで上昇する。しかし、ビットライン
（ＢＬ）の電圧が基準電圧（ＲＥＦ）より低いと、感知
回路によりビットライン（ＢＬ）の電圧は再び０Ｖに降
下する。
【００１５】上記のような、データ感知が完了した後、
実質的なデータの書込及び読出が遂行される。まず、実
質的なデータ書込が成立する区間では、データライン
（図示されない）にＶｃｃレベルの電圧（論理的
‘１’）あるいは０Ｖの電圧（論理的‘０’）が印加さ
れる。続いて、周知のカラムデコーダ（図示されない）
によりデータライン上の電圧が対応するビットライン
（ＢＬ）に伝達される。その後、所定の時間の後、強誘
電体キャパシタ（ＣF ）にパルスが印加される。この
時、強誘電体キャパシタ（ＣF ）の分極度が点Ｂあるい
は点Ｄに移動することにより、セルには論理的‘１’あ
るいは論理的‘０’のデータが書込まれる。ここで、注
意しなければならないことは、論理的‘１’のデータ
（点ＢからのＱｒの分極度）を貯蔵しているセルに対し
て前記のような感知動作が１回遂行されると、すなわ
ち、論理的‘１’のデータを貯蔵している強誘電体キャ
パシタ（ＣF ）にパルスが１回印加されると、強誘電体
キャパシタ（ＣF ）のヒステリシス特性によりそこに貯
蔵されたデータは論理的‘０’のデータ（点Ｄからのー
Ｑｒの分極度）に変更されてしまう。従って、書込動作
が完了する前、非選択されたセルの強誘電体キャパシタ
（ＣF ）のデータ状態を元の状態に復帰させることが必
要である。このような、データ復帰は通常‘再書込（ｒ
ｅｗｒｉｔｅ ｏｒ ｒｅｓｔｏｒｅ）’と呼ばれる。
これのため、感知動作が遂行されたセルの強誘電体キャ
パシタ（ＣF ）に再び所定のパルス幅を持つＶｃｃレベ
ルのパルスをもう１回印加する。これで、非選択された
セルのキャパシタ（ＣF ）の分極度は点Ｄの−Ｑｒ（論
理的‘０’）から点ＢのＱｒ（論理的‘１’）に復帰さ
れる。
実質的なデータの書込及び読出が遂行される。まず、実
質的なデータ書込が成立する区間では、データライン
（図示されない）にＶｃｃレベルの電圧（論理的
‘１’）あるいは０Ｖの電圧（論理的‘０’）が印加さ
れる。続いて、周知のカラムデコーダ（図示されない）
によりデータライン上の電圧が対応するビットライン
（ＢＬ）に伝達される。その後、所定の時間の後、強誘
電体キャパシタ（ＣF ）にパルスが印加される。この
時、強誘電体キャパシタ（ＣF ）の分極度が点Ｂあるい
は点Ｄに移動することにより、セルには論理的‘１’あ
るいは論理的‘０’のデータが書込まれる。ここで、注
意しなければならないことは、論理的‘１’のデータ
（点ＢからのＱｒの分極度）を貯蔵しているセルに対し
て前記のような感知動作が１回遂行されると、すなわ
ち、論理的‘１’のデータを貯蔵している強誘電体キャ
パシタ（ＣF ）にパルスが１回印加されると、強誘電体
キャパシタ（ＣF ）のヒステリシス特性によりそこに貯
蔵されたデータは論理的‘０’のデータ（点Ｄからのー
Ｑｒの分極度）に変更されてしまう。従って、書込動作
が完了する前、非選択されたセルの強誘電体キャパシタ
（ＣF ）のデータ状態を元の状態に復帰させることが必
要である。このような、データ復帰は通常‘再書込（ｒ
ｅｗｒｉｔｅ ｏｒ ｒｅｓｔｏｒｅ）’と呼ばれる。
これのため、感知動作が遂行されたセルの強誘電体キャ
パシタ（ＣF ）に再び所定のパルス幅を持つＶｃｃレベ
ルのパルスをもう１回印加する。これで、非選択された
セルのキャパシタ（ＣF ）の分極度は点Ｄの−Ｑｒ（論
理的‘０’）から点ＢのＱｒ（論理的‘１’）に復帰さ
れる。
【００１６】次に、実質的な読出ができる区間では、デ
ータ感知に従うビットライン（ＢＬ）上のデータが外部
にそのまま出力される。この動作の間にも、論理的
‘１’のデータ（Ｑｒ）を貯蔵しているセルに対して感
知動作が１回遂行されると、強誘電体キャパシタ
（ＣF ）に貯蔵されたデータは論理的‘０’のデータ
（−Ｑｒ）に変更しなければならない。従って、読出動
作が完了される前に、感知動作が遂行された強誘電体キ
ャパシタ（ＣF ）に再び所定のパルス幅を持つＶｃｃレ
ベルのパルスをもう１回印加する。これで、読出された
キャパシタの分極度（−Ｑｒ）は点Ｂの分極度（Ｑｒ）
に復帰される。
ータ感知に従うビットライン（ＢＬ）上のデータが外部
にそのまま出力される。この動作の間にも、論理的
‘１’のデータ（Ｑｒ）を貯蔵しているセルに対して感
知動作が１回遂行されると、強誘電体キャパシタ
（ＣF ）に貯蔵されたデータは論理的‘０’のデータ
（−Ｑｒ）に変更しなければならない。従って、読出動
作が完了される前に、感知動作が遂行された強誘電体キ
ャパシタ（ＣF ）に再び所定のパルス幅を持つＶｃｃレ
ベルのパルスをもう１回印加する。これで、読出された
キャパシタの分極度（−Ｑｒ）は点Ｂの分極度（Ｑｒ）
に復帰される。
【００１７】
【発明が解決しようとする課題】しかし、上記のような
従来のＦＲＡＭ技術では、１つの書込／読出サイクルの
間に強誘電体キャパシタ分極の極性がいつも変わる‘ド
メインスイッチング（ｄｏｍａｉｎ ｓｗｉｔｃｈｉｎ
ｇ）’が発生する。従って、書込／読出サイクルが反復
される場合、強誘電物質の疲労（ｆａｔｉｇｕｅ）によ
り、強誘電物質の永久分極度が減少する。結局、これは
ＦＲＡＭ装置の耐久性（ｅｎｄｕｒａｎｃｅ）が低くな
る結果をもたらす。又、従来技術では、読出／書込の感
知区間の間に感知されたセルデータが動作電圧（Ｖｃ
ｃ）に増幅されるので、ワードラインには動作電圧より
高い電圧（パンピングされた電圧）が印加されなければ
ならなかった。従って、別途昇圧回路が必要となり、電
力消耗が多かった。
従来のＦＲＡＭ技術では、１つの書込／読出サイクルの
間に強誘電体キャパシタ分極の極性がいつも変わる‘ド
メインスイッチング（ｄｏｍａｉｎ ｓｗｉｔｃｈｉｎ
ｇ）’が発生する。従って、書込／読出サイクルが反復
される場合、強誘電物質の疲労（ｆａｔｉｇｕｅ）によ
り、強誘電物質の永久分極度が減少する。結局、これは
ＦＲＡＭ装置の耐久性（ｅｎｄｕｒａｎｃｅ）が低くな
る結果をもたらす。又、従来技術では、読出／書込の感
知区間の間に感知されたセルデータが動作電圧（Ｖｃ
ｃ）に増幅されるので、ワードラインには動作電圧より
高い電圧（パンピングされた電圧）が印加されなければ
ならなかった。従って、別途昇圧回路が必要となり、電
力消耗が多かった。
【００１８】本発明の目的は向上された耐久性を持つＦ
ＲＡＭ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｒａｎｄｏｍ
ａｃｃｅｓｓ ｍｅｍｏｒｙ）装置及びそれの動作方法
を提供することである。また、本発明の他の目的は低電
力消耗のＦＲＡＭ装置を提供することである。
ＲＡＭ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｒａｎｄｏｍ
ａｃｃｅｓｓ ｍｅｍｏｒｙ）装置及びそれの動作方法
を提供することである。また、本発明の他の目的は低電
力消耗のＦＲＡＭ装置を提供することである。
【００１９】
【課題を解決するための手段】前記の目的を達成するた
め、本発明の一つの特徴による半導体メモリ装置は、メ
モリセルのアレイと各メモリセルは二つの電極の間に挿
入された強誘電物質を持つキャパシタとを具備し、強誘
電物質の全てのドメインを所定の方向に完全に分極させ
る第１極性のパルス電圧をメモリセル中の選択されたキ
ャパシタに印加する手段及び、キャパシタ各々の分極さ
れた強誘電物質の分極方向が反転されないようにさせる
第２極性の電圧をキャパシタに印加する手段を含み、各
強誘電体キャパシタの一つの電荷分極領域だけで２値デ
ータの書込／読出を遂行する。
め、本発明の一つの特徴による半導体メモリ装置は、メ
モリセルのアレイと各メモリセルは二つの電極の間に挿
入された強誘電物質を持つキャパシタとを具備し、強誘
電物質の全てのドメインを所定の方向に完全に分極させ
る第１極性のパルス電圧をメモリセル中の選択されたキ
ャパシタに印加する手段及び、キャパシタ各々の分極さ
れた強誘電物質の分極方向が反転されないようにさせる
第２極性の電圧をキャパシタに印加する手段を含み、各
強誘電体キャパシタの一つの電荷分極領域だけで２値デ
ータの書込／読出を遂行する。
【００２０】本発明の他の特徴によると、電流通路と制
御端子とを持つスイッチング素子と、２つの電極と電極
の間に挿入された強誘電物質を持つキャパシタとを具備
し、スイッチング素子の電流通路はビットラインとキャ
パシタの２つの電極中の一方との間に電気的に接続さ
れ、スイッチ素子の制御端子はワードラインに電気的に
接続されるメモリセルから２値データを書込／読出する
方法は、ビットラインに所定のプリチャージ電圧を印加
する段階と、メモリセルが選択される時、強誘電物質を
所定の方向に完全に分極させる第１極性のパルス電圧を
キャパシタに印加する段階と、強誘電物質の分極により
ビットライン上の電圧とプリチャージ電圧より高い所定
の基準電圧とを比べ、ビットライン上の変化した電圧が
基準電圧より低い時、キャパシタに基準電圧より低い第
２極性の所定の第１電圧を印加し、ビットライン上の変
化した電圧が基準電圧より高い時、キャパシタにその極
性を変更させることなく基準電圧よりは高い第２極性の
所定の第２電圧を印加する段階及び、キャパシタに第１
極性のパルス電圧を印加する段階を含む。
御端子とを持つスイッチング素子と、２つの電極と電極
の間に挿入された強誘電物質を持つキャパシタとを具備
し、スイッチング素子の電流通路はビットラインとキャ
パシタの２つの電極中の一方との間に電気的に接続さ
れ、スイッチ素子の制御端子はワードラインに電気的に
接続されるメモリセルから２値データを書込／読出する
方法は、ビットラインに所定のプリチャージ電圧を印加
する段階と、メモリセルが選択される時、強誘電物質を
所定の方向に完全に分極させる第１極性のパルス電圧を
キャパシタに印加する段階と、強誘電物質の分極により
ビットライン上の電圧とプリチャージ電圧より高い所定
の基準電圧とを比べ、ビットライン上の変化した電圧が
基準電圧より低い時、キャパシタに基準電圧より低い第
２極性の所定の第１電圧を印加し、ビットライン上の変
化した電圧が基準電圧より高い時、キャパシタにその極
性を変更させることなく基準電圧よりは高い第２極性の
所定の第２電圧を印加する段階及び、キャパシタに第１
極性のパルス電圧を印加する段階を含む。
【００２１】本発明の他の特徴によると、半導体メモリ
装置は複数のメモリセルと、各メモリセルは２つの電極
の間に挿入された強誘電物質を持つキャパシタとを具備
し、強誘電物質の全てのドメインを所定の方向に完全に
分極させる第１極性の電圧をメモリセル中の選択された
キャパシタに印加する手段及び、キャパシタ各々の分極
された強誘電物質の分極方向が反転されないようにする
第２極性のパルス電圧をキャパシタに印加する手段を含
み、各強誘電体キャパシタの１つの電荷分極領域だけ
で、２値データの書込／読出を遂行する。
装置は複数のメモリセルと、各メモリセルは２つの電極
の間に挿入された強誘電物質を持つキャパシタとを具備
し、強誘電物質の全てのドメインを所定の方向に完全に
分極させる第１極性の電圧をメモリセル中の選択された
キャパシタに印加する手段及び、キャパシタ各々の分極
された強誘電物質の分極方向が反転されないようにする
第２極性のパルス電圧をキャパシタに印加する手段を含
み、各強誘電体キャパシタの１つの電荷分極領域だけ
で、２値データの書込／読出を遂行する。
【００２２】本発明の他の特徴によると、電流通路と制
御端子とを持つスイッチング素子と、２つの電極と電極
の間に挿入された強誘電物質を持つキャパシタとを具備
し、スイッチ素子の電流通路はビットラインとキャパシ
タの２つの電極中の一方に電気的に接続され、スイッチ
素子の制御端子はワードラインに電気的に接続されるメ
モリセルから２値データを書込／読出する方法は、キャ
パシタに第１極性の所定の第１電圧を印加してキャパシ
タを完全に分極させる段階と、キャパシタの分極により
変化したビットライン上の電圧と所定の基準電圧とを比
較し、ビットライン上の変化した電圧が基準電圧より低
い時、キャパシタに基準電圧より低い第１極性の所定の
第２電圧を印加し、ビットライン上の変化した電圧が基
準電圧より高い時、キャパシタに基準電圧より高い第１
極性の所定の第３電圧を印加する段階及び、キャパシタ
にその極性を変更させることなく基準電圧より低い第２
極性のパルス電圧を印加する段階を含む。
御端子とを持つスイッチング素子と、２つの電極と電極
の間に挿入された強誘電物質を持つキャパシタとを具備
し、スイッチ素子の電流通路はビットラインとキャパシ
タの２つの電極中の一方に電気的に接続され、スイッチ
素子の制御端子はワードラインに電気的に接続されるメ
モリセルから２値データを書込／読出する方法は、キャ
パシタに第１極性の所定の第１電圧を印加してキャパシ
タを完全に分極させる段階と、キャパシタの分極により
変化したビットライン上の電圧と所定の基準電圧とを比
較し、ビットライン上の変化した電圧が基準電圧より低
い時、キャパシタに基準電圧より低い第１極性の所定の
第２電圧を印加し、ビットライン上の変化した電圧が基
準電圧より高い時、キャパシタに基準電圧より高い第１
極性の所定の第３電圧を印加する段階及び、キャパシタ
にその極性を変更させることなく基準電圧より低い第２
極性のパルス電圧を印加する段階を含む。
【００２３】
【発明の実施の形態】以下、添付した図面を参照して本
発明によるＦＲＡＭ装置の実施の形態を詳細に説明す
る。
発明によるＦＲＡＭ装置の実施の形態を詳細に説明す
る。
【００２４】第１の実施の形態 本発明による新規なＦＲＡＭ装置では、強誘電体キャパ
シタの電荷分極の極性あるいは強誘電物質の分極方向が
変更されない１つの電荷分極領域内だけで論理的‘１’
及び‘０’のデータが貯蔵される。図３を参照すると、
本実施の形態のＦＲＡＭはＶｃｃレベルのパルス信号を
発生するパルス発生回路３０とＶｋレベルの感知駆動信
号を発生する回路５０を具備している。図４に示すよう
に、強誘電体キャパシタのヒステリシスグラフの負の電
荷分極領域で、点Ｂ′及び点Ｄに２値データを対応させ
る。従って、本実施の形態のＦＲＡＭの書込／読出動作
の間に、選択されたビットライン（ＢＬｊ）から強誘電
体キャパシタにはキャパシタの電荷分極の極性を変更し
ない電圧（Ｖｋ）が印加される。
シタの電荷分極の極性あるいは強誘電物質の分極方向が
変更されない１つの電荷分極領域内だけで論理的‘１’
及び‘０’のデータが貯蔵される。図３を参照すると、
本実施の形態のＦＲＡＭはＶｃｃレベルのパルス信号を
発生するパルス発生回路３０とＶｋレベルの感知駆動信
号を発生する回路５０を具備している。図４に示すよう
に、強誘電体キャパシタのヒステリシスグラフの負の電
荷分極領域で、点Ｂ′及び点Ｄに２値データを対応させ
る。従って、本実施の形態のＦＲＡＭの書込／読出動作
の間に、選択されたビットライン（ＢＬｊ）から強誘電
体キャパシタにはキャパシタの電荷分極の極性を変更し
ない電圧（Ｖｋ）が印加される。
【００２５】図５に示すように、本実施の形態のＦＲＡ
Ｍでは、メモリセルに貯蔵されたデータを認識するため
に、プレートラインを通じて強誘電体キャパシタに動作
電圧（Ｖｃｃ）レベルのパルス電圧を印加してキャパシ
タからビットライン（ＢＬｊ）上へデータを伝達させた
後、引続く感知区間（ｔ１−ｔ２）で、ビットラインが
キャパシタの分極方向を反転されない範囲内の電圧レベ
ル（Ｖｋ）まで降圧する。一方、書込動作の間、論理的
‘１’のデータに該当するＶｃｃレベルの信号がビット
ライン（ＢＬｊ）に印加されると、その信号はＶｋレベ
ルの信号に変換された後、強誘電体キャパシタへ印加さ
れる。
Ｍでは、メモリセルに貯蔵されたデータを認識するため
に、プレートラインを通じて強誘電体キャパシタに動作
電圧（Ｖｃｃ）レベルのパルス電圧を印加してキャパシ
タからビットライン（ＢＬｊ）上へデータを伝達させた
後、引続く感知区間（ｔ１−ｔ２）で、ビットラインが
キャパシタの分極方向を反転されない範囲内の電圧レベ
ル（Ｖｋ）まで降圧する。一方、書込動作の間、論理的
‘１’のデータに該当するＶｃｃレベルの信号がビット
ライン（ＢＬｊ）に印加されると、その信号はＶｋレベ
ルの信号に変換された後、強誘電体キャパシタへ印加さ
れる。
【００２６】このように、本実施の形態によると、強誘
電体キャパシタのヒステリシスグラフの負の電荷分極領
域だけに２値データが貯蔵されるので、ドメインスイッ
チングが起こらない。従って、ＦＲＡＭ装置の耐久性が
非常に増加する。又、本実施の形態のＦＲＡＭでは、ワ
ードライン（ＷＬｉ）にパンピングされた信号を提供す
る必要がなくなるので、装置の構成が簡単になり、電力
消耗が減少する。
電体キャパシタのヒステリシスグラフの負の電荷分極領
域だけに２値データが貯蔵されるので、ドメインスイッ
チングが起こらない。従って、ＦＲＡＭ装置の耐久性が
非常に増加する。又、本実施の形態のＦＲＡＭでは、ワ
ードライン（ＷＬｉ）にパンピングされた信号を提供す
る必要がなくなるので、装置の構成が簡単になり、電力
消耗が減少する。
【００２７】また、図３に示されるように、本実施の形
態のＦＲＡＭ装置はメモリセルアレイ１０と、ローデコ
ーダ回路２０，パルス発生回路３０，ラッチ感知回路４
０，感知駆動レベル発生回路５０，基準レベル発生回路
６０，カラムデコーダ回路７０，カラム選択回路８０，
主感知及び書込駆動回路９０及び、データ入／出力回路
１００を具備している。図示されていないが、本実施の
形態のＦＲＡＭ装置は各ビットラインを所定のプリチャ
ージ電圧に設定させる周知のビットラインプリチャージ
回路を具備している。
態のＦＲＡＭ装置はメモリセルアレイ１０と、ローデコ
ーダ回路２０，パルス発生回路３０，ラッチ感知回路４
０，感知駆動レベル発生回路５０，基準レベル発生回路
６０，カラムデコーダ回路７０，カラム選択回路８０，
主感知及び書込駆動回路９０及び、データ入／出力回路
１００を具備している。図示されていないが、本実施の
形態のＦＲＡＭ装置は各ビットラインを所定のプリチャ
ージ電圧に設定させる周知のビットラインプリチャージ
回路を具備している。
【００２８】図３に示されるように、ローとカラムとを
規定する基板上のセルアレイ領域１０では対応するロー
に従って、ｍ個のワードラインＷＬ１〜ＷＬｍ及びｍ個
のプレートラインＰＬ１〜ＰＬｍが各々伸張する。又、
対応するカラムに従ってｎのビットラインＢＬ１〜ＢＬ
ｎが伸張する。ｍ個のワードラインＷＬ１〜ＷＬｍとｎ
個のビットラインＢＬ１〜ＢＬｎとが交差する点にはｍ
×ｎの強誘電体メモリセルがマトリックス状に形成され
る。
規定する基板上のセルアレイ領域１０では対応するロー
に従って、ｍ個のワードラインＷＬ１〜ＷＬｍ及びｍ個
のプレートラインＰＬ１〜ＰＬｍが各々伸張する。又、
対応するカラムに従ってｎのビットラインＢＬ１〜ＢＬ
ｎが伸張する。ｍ個のワードラインＷＬ１〜ＷＬｍとｎ
個のビットラインＢＬ１〜ＢＬｎとが交差する点にはｍ
×ｎの強誘電体メモリセルがマトリックス状に形成され
る。
【００２９】各メモリセルは１つの電荷伝達トランジス
タＴｉｊ（ここで、ｉ＝１〜ｍ、ｊ＝１〜ｎ）と強誘電
体キャパシタＣｉｊとで構成される。キャパシタＣｉｊ
の２つの電極の間には強誘電物質が挿入されている。電
荷伝達トランジスタＴｉｊの電流通路すなわち、ドレイ
ン・ソースチャンネルは対応する強誘電体キャパシタＣ
ｉｊの１つの電極と対応するビットラインＢＬｊとの間
に接続される。伝達トランジスタＴｉｊのゲートは対応
するワードラインＷＬｉに接続される。強誘電体キャパ
シタＣｉｊの他の電極は対応するプレートラインＰＬｉ
に接続される。具体的な例を挙げると、メモリセルＭＣ
１１で、電荷伝達トランジスタＴ１１の電流通路は強誘
電体キャパシタＣ１１の１つの電極とビットラインＢＬ
１との間に接続され、そのゲートはワードラインＷＬ１
に接続される。又、強誘電体キャパシタＣ１１の他の電
極は対応するプレートラインＰＬ１に接続される。
タＴｉｊ（ここで、ｉ＝１〜ｍ、ｊ＝１〜ｎ）と強誘電
体キャパシタＣｉｊとで構成される。キャパシタＣｉｊ
の２つの電極の間には強誘電物質が挿入されている。電
荷伝達トランジスタＴｉｊの電流通路すなわち、ドレイ
ン・ソースチャンネルは対応する強誘電体キャパシタＣ
ｉｊの１つの電極と対応するビットラインＢＬｊとの間
に接続される。伝達トランジスタＴｉｊのゲートは対応
するワードラインＷＬｉに接続される。強誘電体キャパ
シタＣｉｊの他の電極は対応するプレートラインＰＬｉ
に接続される。具体的な例を挙げると、メモリセルＭＣ
１１で、電荷伝達トランジスタＴ１１の電流通路は強誘
電体キャパシタＣ１１の１つの電極とビットラインＢＬ
１との間に接続され、そのゲートはワードラインＷＬ１
に接続される。又、強誘電体キャパシタＣ１１の他の電
極は対応するプレートラインＰＬ１に接続される。
【００３０】再び、図３を参照すると、ワードラインＷ
Ｌ１〜ＷＬｍはローデコーダ回路２０に接続され、プレ
ートラインＰＬ１〜ＰＬｍはパルス発生回路３０に接続
される。パルス発生回路３０はワードラインが選択され
る時、選択されたワードラインに対応するプレートライ
ンに強誘電物質の全ての分極ドメインを所定の方向に完
全に分極させる電圧レベルのパルス信号を印加する。
Ｌ１〜ＷＬｍはローデコーダ回路２０に接続され、プレ
ートラインＰＬ１〜ＰＬｍはパルス発生回路３０に接続
される。パルス発生回路３０はワードラインが選択され
る時、選択されたワードラインに対応するプレートライ
ンに強誘電物質の全ての分極ドメインを所定の方向に完
全に分極させる電圧レベルのパルス信号を印加する。
【００３１】各ビットラインＢＬ１〜ＢＬｎの一方の端
はラッチ感知回路４０に接続され、他方の端はカラム選
択回路８０に接続される。感知回路４０は図示されるよ
うに、感知駆動レベル発生回路５０からの２つの感知駆
動ラインＳＡＰ及びＳＡＮ、そして、基準レベル発生回
路６０からのｎ個の基準レベル供給ラインＲＥＦ１〜Ｒ
ＥＦｎに接続され、ｎ個のラッチ感知増幅器で構成され
る。
はラッチ感知回路４０に接続され、他方の端はカラム選
択回路８０に接続される。感知回路４０は図示されるよ
うに、感知駆動レベル発生回路５０からの２つの感知駆
動ラインＳＡＰ及びＳＡＮ、そして、基準レベル発生回
路６０からのｎ個の基準レベル供給ラインＲＥＦ１〜Ｒ
ＥＦｎに接続され、ｎ個のラッチ感知増幅器で構成され
る。
【００３２】各ラッチ感知増幅器は、図３に示すよう
に、２つのＣＭＯＳ回路で構成される。ＰＭＯＳトラン
ジスタＰ１とＮＭＯＳトランジスタＮ１とで構成される
ＣＭＯＳ回路で、トランジスタＰ１及びＮ１の電流通路
は感知駆動ラインＳＡＰとＳＡＮとの間に直列に接続さ
れ、それらのゲートは対応する基準レベル供給ラインＲ
ＥＦｊ（ここで、ｊ＝１〜ｎ）に共通に接続される。Ｐ
ＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２と
で構成されるＣＭＯＳ回路で、トランジスタＰ２及びＮ
２の電流通路も感知駆動ラインＳＡＰとＳＡＮとの間に
直列に接続され、それらのゲートは対応するビットライ
ンＢＬｊ（ここで、ｊ＝１〜ｎ）に共通に接続される。
感知駆動ラインＳＡＰとＳＡＮとには感知駆動レベル発
生回路５０からの２つの相補的な感知駆動信号が各々印
加される。各感知駆動信号のハイレベルはＶｋレベルで
あり、ローレベルはＶｓｓレベルである。
に、２つのＣＭＯＳ回路で構成される。ＰＭＯＳトラン
ジスタＰ１とＮＭＯＳトランジスタＮ１とで構成される
ＣＭＯＳ回路で、トランジスタＰ１及びＮ１の電流通路
は感知駆動ラインＳＡＰとＳＡＮとの間に直列に接続さ
れ、それらのゲートは対応する基準レベル供給ラインＲ
ＥＦｊ（ここで、ｊ＝１〜ｎ）に共通に接続される。Ｐ
ＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２と
で構成されるＣＭＯＳ回路で、トランジスタＰ２及びＮ
２の電流通路も感知駆動ラインＳＡＰとＳＡＮとの間に
直列に接続され、それらのゲートは対応するビットライ
ンＢＬｊ（ここで、ｊ＝１〜ｎ）に共通に接続される。
感知駆動ラインＳＡＰとＳＡＮとには感知駆動レベル発
生回路５０からの２つの相補的な感知駆動信号が各々印
加される。各感知駆動信号のハイレベルはＶｋレベルで
あり、ローレベルはＶｓｓレベルである。
【００３３】カラム選択回路８０は、周知のように、ｎ
個のＮＭＯＳトランジスタ（図示されていない）を具備
する。各選択トランジスタの電流通路は対応するビット
ラインＢＬｊと対応するデータラインＤＬｙ（ここで、
ｙ＝１〜ｋ）との間に接続される。各選択トランジスタ
はカラムデコーダ回路７０からの各カラム選択信号Ｙ１
〜Ｙｎによりターンオン／オフされる。
個のＮＭＯＳトランジスタ（図示されていない）を具備
する。各選択トランジスタの電流通路は対応するビット
ラインＢＬｊと対応するデータラインＤＬｙ（ここで、
ｙ＝１〜ｋ）との間に接続される。各選択トランジスタ
はカラムデコーダ回路７０からの各カラム選択信号Ｙ１
〜Ｙｎによりターンオン／オフされる。
【００３４】主感知及び書込駆動回路９０及びデータ入
／出力回路１００は周知なので、ここでは、これらに対
する詳細な説明は省略する。
／出力回路１００は周知なので、ここでは、これらに対
する詳細な説明は省略する。
【００３５】図４に示されたグラフは本実施の形態によ
るＦＲＡＭの強誘電体キャパシタのヒステリシスＩ−Ｖ
スイッチングループである。グラフの横座標はキャパシ
タの２つの電極の間の電位差、すなわち、キャパシタ両
端の電圧を示し、縦座標は強誘電物質の自発分極により
その表面に誘起される電荷の量、すなわち、分極度（μ
Ｃ／cm2 ）を示す。
るＦＲＡＭの強誘電体キャパシタのヒステリシスＩ−Ｖ
スイッチングループである。グラフの横座標はキャパシ
タの２つの電極の間の電位差、すなわち、キャパシタ両
端の電圧を示し、縦座標は強誘電物質の自発分極により
その表面に誘起される電荷の量、すなわち、分極度（μ
Ｃ／cm2 ）を示す。
【００３６】０Ｖの電圧が印加され、即ち、強誘電物質
に何の電界も印加されないと、大抵、分極ドメインは不
均一であり、分極が発生しない。電圧が正の方向に点
Ａ′のＶｋレベルまで増加するとしても、強誘電物質の
分極度（すなわち、電荷量）は０（Ｑ0 ）である。以
後、電圧が再び０Ｖまで下降すると、分極度は点Ｂ′に
移動する。次に、電圧が負の方向に増加すると、分極度
は点Ｂ′から点Ｃに変化する。この時、印加された電圧
の大きさは−Ｖｃｃである。以後、電圧が再び０Ｖまで
下降するとしても、分極値は０まで低くならず、点Ｄに
残留するようになる。印加される電圧の大きさがもう１
度正の方向にＶｋレベルまで増加すると、強誘電物質の
分極度は点Ｄから点Ａ′に変化する。以後、電圧が再び
０Ｖまで下降すると、分極度は再び点Ｂ′に移動する。
に何の電界も印加されないと、大抵、分極ドメインは不
均一であり、分極が発生しない。電圧が正の方向に点
Ａ′のＶｋレベルまで増加するとしても、強誘電物質の
分極度（すなわち、電荷量）は０（Ｑ0 ）である。以
後、電圧が再び０Ｖまで下降すると、分極度は点Ｂ′に
移動する。次に、電圧が負の方向に増加すると、分極度
は点Ｂ′から点Ｃに変化する。この時、印加された電圧
の大きさは−Ｖｃｃである。以後、電圧が再び０Ｖまで
下降するとしても、分極値は０まで低くならず、点Ｄに
残留するようになる。印加される電圧の大きさがもう１
度正の方向にＶｋレベルまで増加すると、強誘電物質の
分極度は点Ｄから点Ａ′に変化する。以後、電圧が再び
０Ｖまで下降すると、分極度は再び点Ｂ′に移動する。
【００３７】本実施の形態のＦＲＡＭで、図４で示され
た強誘電体キャパシタのヒステリシスループの点Ｂ′に
論理的‘１’のデータを対応させ、点Ｄに論理的‘０’
のデータを対応させる。
た強誘電体キャパシタのヒステリシスループの点Ｂ′に
論理的‘１’のデータを対応させ、点Ｄに論理的‘０’
のデータを対応させる。
【００３８】＜書込動作＞図５は本実施の形態によるＦ
ＲＡＭの書込動作のタイミング図である。図５を参照す
ると、書込サイクルの初期に、ビットラインプリチャー
ジ回路（図示されない）からビットラインＢＬｊ上にＶ
ｓｓレベルあるいは０Ｖのプリチャージ電圧が印加され
る。ここでは、説明の便宜上、ビットラインから強誘電
体キャパシタへ印加される電圧を正（＋）極性の電圧と
し、プレートラインからキャパシタに印加される電圧を
負（−）極性の電圧とする。
ＲＡＭの書込動作のタイミング図である。図５を参照す
ると、書込サイクルの初期に、ビットラインプリチャー
ジ回路（図示されない）からビットラインＢＬｊ上にＶ
ｓｓレベルあるいは０Ｖのプリチャージ電圧が印加され
る。ここでは、説明の便宜上、ビットラインから強誘電
体キャパシタへ印加される電圧を正（＋）極性の電圧と
し、プレートラインからキャパシタに印加される電圧を
負（−）極性の電圧とする。
【００３９】続いて、ワードライン（ＷＬｉ）が選択さ
れると、セルに貯蔵されたデータの感知が遂行される
（ｔ０〜ｔ２）。具体的には、区間（ｔ０〜ｔ１）の間
に、選択されたワードラインＷＬｉに対応する各キャパ
シタ（Ｃｉ１〜Ｃｉｎ）の強誘電物質を完全に分極させ
るＶｃｃレベルのパルス電圧が対応するプレートライン
ＰＬｉを通じて各キャパシタＣｉｊに印加される。これ
で、分極された強誘電物質の正の電荷分極領域はビット
ラインＢＬｊ側に、負の電荷分極領域はプレートライン
ＰＬｉ側に配列される。この時、メモリセルＭＣｉｊに
論理的‘０’のデータが貯蔵されていると、図４に示さ
れるように、強誘電体キャパシタＣｉｊの分極度（すな
わち、電荷量）は点Ｄから点Ｃに移動した後、点Ｄに復
帰するので、キャパシタからビットラインＢＬｊには何
の電荷も伝達されない。結局、セルに論理的‘０’のデ
ータが貯蔵されていると、感知区間の間、ビットライン
ＢＬｊ上の電圧はプリチャージ電圧Ｖｓｓと同一であ
る。反面、メモリセルＭＣｉｊに論理的‘１’のデータ
が貯蔵されていると、強誘電体キャパシタＣｉｊの分極
度（すなわち、電荷量）は点Ｂ′から点Ｃを通じて点Ｄ
に移動するので、キャパシタからビットラインＢＬｊに
ｄＱ１の電荷が伝達される。結局、論理的‘１’のデー
タが貯蔵されていると、ビットラインＢＬｊ上の電圧は
プリチャージ電圧ＶｓｓよりｄＱ１による電圧（例え
ば、約１００ｍＶ）ほど上昇する。
れると、セルに貯蔵されたデータの感知が遂行される
（ｔ０〜ｔ２）。具体的には、区間（ｔ０〜ｔ１）の間
に、選択されたワードラインＷＬｉに対応する各キャパ
シタ（Ｃｉ１〜Ｃｉｎ）の強誘電物質を完全に分極させ
るＶｃｃレベルのパルス電圧が対応するプレートライン
ＰＬｉを通じて各キャパシタＣｉｊに印加される。これ
で、分極された強誘電物質の正の電荷分極領域はビット
ラインＢＬｊ側に、負の電荷分極領域はプレートライン
ＰＬｉ側に配列される。この時、メモリセルＭＣｉｊに
論理的‘０’のデータが貯蔵されていると、図４に示さ
れるように、強誘電体キャパシタＣｉｊの分極度（すな
わち、電荷量）は点Ｄから点Ｃに移動した後、点Ｄに復
帰するので、キャパシタからビットラインＢＬｊには何
の電荷も伝達されない。結局、セルに論理的‘０’のデ
ータが貯蔵されていると、感知区間の間、ビットライン
ＢＬｊ上の電圧はプリチャージ電圧Ｖｓｓと同一であ
る。反面、メモリセルＭＣｉｊに論理的‘１’のデータ
が貯蔵されていると、強誘電体キャパシタＣｉｊの分極
度（すなわち、電荷量）は点Ｂ′から点Ｃを通じて点Ｄ
に移動するので、キャパシタからビットラインＢＬｊに
ｄＱ１の電荷が伝達される。結局、論理的‘１’のデー
タが貯蔵されていると、ビットラインＢＬｊ上の電圧は
プリチャージ電圧ＶｓｓよりｄＱ１による電圧（例え
ば、約１００ｍＶ）ほど上昇する。
【００４０】このような強誘電物質の分極によりビット
ラインＢＬｊ上で変化した電圧はプリチャージ電圧Ｖｓ
ｓより高い所定の基準電圧（例えば、５０ｍＶ）と比較
される（ｔ１〜ｔ２）。この時、ビットラインＢＬｊ上
で変化した電圧が基準電圧より低いと、キャパシタＣｉ
ｊに基準電圧より低いＶｓｓレベルの電圧が印加され、
ビットラインＢＬｊ上で変化した電圧が基準電圧より高
いと、キャパシタＣｉｊにその極性を変更させることな
く、基準電圧より高い所定の電圧Ｖｋ（図４参照）が印
加される。
ラインＢＬｊ上で変化した電圧はプリチャージ電圧Ｖｓ
ｓより高い所定の基準電圧（例えば、５０ｍＶ）と比較
される（ｔ１〜ｔ２）。この時、ビットラインＢＬｊ上
で変化した電圧が基準電圧より低いと、キャパシタＣｉ
ｊに基準電圧より低いＶｓｓレベルの電圧が印加され、
ビットラインＢＬｊ上で変化した電圧が基準電圧より高
いと、キャパシタＣｉｊにその極性を変更させることな
く、基準電圧より高い所定の電圧Ｖｋ（図４参照）が印
加される。
【００４１】次に、実質的な書込動作が遂行される。
（ｔ２〜ｔ５）。この書込区間では、外部からデータ入
／出力回路１００を通じて入力されたデータに対応する
Ｖｓｓ電圧（論理的‘０’）あるいはＶｃｃ電圧（論理
的‘１’）が各データ入／出力ラインＤＩ００〜ＤＩ０
ｋに印加される。これと同時に、カラムデコーダ７０か
らのカラム選択信号Ｙ１〜Ｙｎによりカラム選択回路８
０が駆動されると、各データ入／出力ラインＤＩ００〜
ＤＩ０ｋ上のＶｓｓ電圧あるいはＶｃｃ電圧が書込駆動
回路９０を通じて選択されたビットラインに伝達され
る。この時、ラッチ感知回路４０により、メモリセルに
論理的‘０’のデータを書込する場合、選択されたビッ
トラインにはＶｓｓが印加され、論理的‘１’のデータ
を書込する場合には選択されたビットラインにはＶｋが
印加される。従って、区間ｔ２〜ｔ３で、論理的‘１’
のデータが書込される場合、キャパシタの分極度は点
Ａ’に位置し、論理的‘０’のデータが書込される場
合、点Ｄに位置する。
（ｔ２〜ｔ５）。この書込区間では、外部からデータ入
／出力回路１００を通じて入力されたデータに対応する
Ｖｓｓ電圧（論理的‘０’）あるいはＶｃｃ電圧（論理
的‘１’）が各データ入／出力ラインＤＩ００〜ＤＩ０
ｋに印加される。これと同時に、カラムデコーダ７０か
らのカラム選択信号Ｙ１〜Ｙｎによりカラム選択回路８
０が駆動されると、各データ入／出力ラインＤＩ００〜
ＤＩ０ｋ上のＶｓｓ電圧あるいはＶｃｃ電圧が書込駆動
回路９０を通じて選択されたビットラインに伝達され
る。この時、ラッチ感知回路４０により、メモリセルに
論理的‘０’のデータを書込する場合、選択されたビッ
トラインにはＶｓｓが印加され、論理的‘１’のデータ
を書込する場合には選択されたビットラインにはＶｋが
印加される。従って、区間ｔ２〜ｔ３で、論理的‘１’
のデータが書込される場合、キャパシタの分極度は点
Ａ’に位置し、論理的‘０’のデータが書込される場
合、点Ｄに位置する。
【００４２】しかし、上記のような書込サイクルで、選
択された１つのワードラインと関連する全てのメモリセ
ルＭＣｉ１〜ＭＣｉｎにデータがいつも書込まれること
はない。言い換えれば、メモリセルＭＣｉ１〜ＭＣｉｎ
中でビットラインにより選択されたメモリセルだけにデ
ータが書込される。
択された１つのワードラインと関連する全てのメモリセ
ルＭＣｉ１〜ＭＣｉｎにデータがいつも書込まれること
はない。言い換えれば、メモリセルＭＣｉ１〜ＭＣｉｎ
中でビットラインにより選択されたメモリセルだけにデ
ータが書込される。
【００４３】前述した区間ｔ０〜ｔ１で、負極性のパル
ス電圧がキャパシタＣｉｊに印加される時、論理的
‘０’のデータを貯蔵しているキャパシタＣｉｊの分極
度は点Ｂ’にとどまっているが、論理的‘１’のデータ
を貯蔵しているキャパシタＣｉｊの分極度は点Ｂ’から
点Ｄに移動する。これは選択された１つのワードライン
と関連する全てのメモリセルＭＣｉ１〜ＭＣｉｎ中の非
選択されたセルでも発生する。したがって、論理的
‘１’のデータを貯蔵していた非選択されたキャパシタ
Ｃｉｊのデータを本来の状態に復帰させる再書込動作が
必要である。このため、キャパシタにはプレートライン
を通じてＶｃｃレベルのパルス電圧（すなわち、負極性
のパルス電圧）がもう１度印加される（ｔ３〜ｔ４）。
ス電圧がキャパシタＣｉｊに印加される時、論理的
‘０’のデータを貯蔵しているキャパシタＣｉｊの分極
度は点Ｂ’にとどまっているが、論理的‘１’のデータ
を貯蔵しているキャパシタＣｉｊの分極度は点Ｂ’から
点Ｄに移動する。これは選択された１つのワードライン
と関連する全てのメモリセルＭＣｉ１〜ＭＣｉｎ中の非
選択されたセルでも発生する。したがって、論理的
‘１’のデータを貯蔵していた非選択されたキャパシタ
Ｃｉｊのデータを本来の状態に復帰させる再書込動作が
必要である。このため、キャパシタにはプレートライン
を通じてＶｃｃレベルのパルス電圧（すなわち、負極性
のパルス電圧）がもう１度印加される（ｔ３〜ｔ４）。
【００４４】時刻ｔ５以後に、論理的‘１’のデータが
書込された場合、キャパシタの分極度は点Ｂ’に位置
し、論理的‘０’のデータが書込された場合、点Ｄに位
置する。これで、データ書込サイクルが完了する。
書込された場合、キャパシタの分極度は点Ｂ’に位置
し、論理的‘０’のデータが書込された場合、点Ｄに位
置する。これで、データ書込サイクルが完了する。
【００４５】＜読出動作＞図６は本実施の形態によるＦ
ＲＡＭの読出動作のタイミング図である。図６を参照す
ると、図５のタイミング図と同様に各ビットラインＢＬ
１〜ＢＬｎにＶｓｓレベルのプリチャージ電圧が印加さ
れた後、選択されたワードラインに連結されたセルキャ
パシタＣｉ１〜Ｃｉｎの強誘電物質を所定の方向に完全
に分極させる陰極性のパルス電圧がプレートラインを通
じて印加される（ｔ０〜ｔ１）。
ＲＡＭの読出動作のタイミング図である。図６を参照す
ると、図５のタイミング図と同様に各ビットラインＢＬ
１〜ＢＬｎにＶｓｓレベルのプリチャージ電圧が印加さ
れた後、選択されたワードラインに連結されたセルキャ
パシタＣｉ１〜Ｃｉｎの強誘電物質を所定の方向に完全
に分極させる陰極性のパルス電圧がプレートラインを通
じて印加される（ｔ０〜ｔ１）。
【００４６】続いて、強誘電物質の分極により変化した
各ビットラインＢＬ１〜ＢＬｎ上の電圧（約１００ｍ
Ｖ）はプリチャージ電圧Ｖｓｓより少し高い所定の基準
電圧（約５０ｍＶ）と比較される。（ｔ１〜ｔ２）。こ
の時、ビットライン上の変化した電圧が基準電圧より低
いと、すなわち、各キャパシタに論理的‘０’のデータ
が貯蔵されていると、ラッチ感知回路４０により各ビッ
トラインはＶｓｓ電圧に変化し、各ビットライン上の変
化した電圧が基準電圧より高いと、すなわち、各キャパ
シタに論理的‘１’のデータが貯蔵されていると、各ビ
ットラインはＶｋ電圧に変化する。このような各ビット
ライン上の電圧はカラム選択回路８０を通じて主感知回
路９０に伝達される。主感知回路９０は各ビットライン
からのＶｋ電圧をＶｃｃ電圧に増幅する。主感知回路９
０により増幅されたデータはデータ入／出力回路１００
を通じて外部に出力される。
各ビットラインＢＬ１〜ＢＬｎ上の電圧（約１００ｍ
Ｖ）はプリチャージ電圧Ｖｓｓより少し高い所定の基準
電圧（約５０ｍＶ）と比較される。（ｔ１〜ｔ２）。こ
の時、ビットライン上の変化した電圧が基準電圧より低
いと、すなわち、各キャパシタに論理的‘０’のデータ
が貯蔵されていると、ラッチ感知回路４０により各ビッ
トラインはＶｓｓ電圧に変化し、各ビットライン上の変
化した電圧が基準電圧より高いと、すなわち、各キャパ
シタに論理的‘１’のデータが貯蔵されていると、各ビ
ットラインはＶｋ電圧に変化する。このような各ビット
ライン上の電圧はカラム選択回路８０を通じて主感知回
路９０に伝達される。主感知回路９０は各ビットライン
からのＶｋ電圧をＶｃｃ電圧に増幅する。主感知回路９
０により増幅されたデータはデータ入／出力回路１００
を通じて外部に出力される。
【００４７】前述したような書込サイクルと同じよう
に、この読出サイクルでも、選択された１つのワードラ
インに関連する全てのメモリセルＭＣｉ１〜ＭＣｉｎか
ら全てのデータがいつも読出されるわけではない。言い
換えれば、メモリセルＭＣｉ１〜ＭＣｉｎ中でビットラ
インにより選択されたメモリセルからのみデータが読出
される。
に、この読出サイクルでも、選択された１つのワードラ
インに関連する全てのメモリセルＭＣｉ１〜ＭＣｉｎか
ら全てのデータがいつも読出されるわけではない。言い
換えれば、メモリセルＭＣｉ１〜ＭＣｉｎ中でビットラ
インにより選択されたメモリセルからのみデータが読出
される。
【００４８】前述した区間ｔ０〜ｔ１で、負極性のパル
ス電圧がキャパシタＣｉｊに印加される時、論理的
‘０’のデータを貯蔵しているキャパシタＣｉｊの分極
度は点Ｂ’にとどまっているが、論理的‘１’のデータ
を貯蔵しているキャパシタＣｉｊの分極度は点Ｂ’から
点Ｄに移動する。これは選択された１つのワードライン
と関連する全てのメモリセルＭＣｉ１〜ＭＣｉｎ中の非
選択されたセルでも発生する。その結果、論理的‘１’
のデータを貯蔵していた非選択されたキャパシタＣｉｊ
のデータを本来の状態に復帰させる再書込することが必
要である。このため、非選択されたキャパシタにはプレ
ートラインを通じてＶｃｃレベルのパルス電圧（すなわ
ち、負極性のパルス電圧）がもう１回印加される（ｔ３
〜ｔ４）。
ス電圧がキャパシタＣｉｊに印加される時、論理的
‘０’のデータを貯蔵しているキャパシタＣｉｊの分極
度は点Ｂ’にとどまっているが、論理的‘１’のデータ
を貯蔵しているキャパシタＣｉｊの分極度は点Ｂ’から
点Ｄに移動する。これは選択された１つのワードライン
と関連する全てのメモリセルＭＣｉ１〜ＭＣｉｎ中の非
選択されたセルでも発生する。その結果、論理的‘１’
のデータを貯蔵していた非選択されたキャパシタＣｉｊ
のデータを本来の状態に復帰させる再書込することが必
要である。このため、非選択されたキャパシタにはプレ
ートラインを通じてＶｃｃレベルのパルス電圧（すなわ
ち、負極性のパルス電圧）がもう１回印加される（ｔ３
〜ｔ４）。
【００４９】この実施の形態では、図４のヒステリシス
ループの点Ｂ’に論理的‘１’のデータが対応し、点Ｄ
に論理的‘０’のデータが対応する場合を説明したが、
感知スキムを変更することにより、点Ｂ’に論理的
‘０’のデータを対応させ、点Ｄに論理的‘１’のデー
タを対応させることができることは言うまでもない。
ループの点Ｂ’に論理的‘１’のデータが対応し、点Ｄ
に論理的‘０’のデータが対応する場合を説明したが、
感知スキムを変更することにより、点Ｂ’に論理的
‘０’のデータを対応させ、点Ｄに論理的‘１’のデー
タを対応させることができることは言うまでもない。
【００５０】第２の実施の形態 本実施の形態によるＦＲＡＭ装置はＶｋレベルのパルス
を発生するパルス発生回路（図３の３０参照）と、Ｖｃ
ｃレベルの１つの感知駆動信号とＶｓｓレベルの他の１
つの感知駆動信号とを発生する感知駆動レベル発生回路
（図３の５０参照）を具備することを除いては、前述の
第１の実施の形態による装置と同一な構成を持つ。従っ
て、本実施の形態による装置の構成に対する詳細な説明
は省略する。本実施の形態では、前の実施の形態とは異
なり、強誘電体キャパシタのヒステリシスグラフの正の
電荷分極領域だけで、２値データを対応させる。従っ
て、本実施の形態のＦＲＡＭの書込／読出動作の間に、
選択されたビットラインＢＬｊから強誘電体キャパシタ
にはキャパシタの電荷分極の極性を変更しない電圧（−
Ｖｋ）が印加される。
を発生するパルス発生回路（図３の３０参照）と、Ｖｃ
ｃレベルの１つの感知駆動信号とＶｓｓレベルの他の１
つの感知駆動信号とを発生する感知駆動レベル発生回路
（図３の５０参照）を具備することを除いては、前述の
第１の実施の形態による装置と同一な構成を持つ。従っ
て、本実施の形態による装置の構成に対する詳細な説明
は省略する。本実施の形態では、前の実施の形態とは異
なり、強誘電体キャパシタのヒステリシスグラフの正の
電荷分極領域だけで、２値データを対応させる。従っ
て、本実施の形態のＦＲＡＭの書込／読出動作の間に、
選択されたビットラインＢＬｊから強誘電体キャパシタ
にはキャパシタの電荷分極の極性を変更しない電圧（−
Ｖｋ）が印加される。
【００５１】このように、本実施の形態によると、強誘
電体キャパシタのヒステリシスグラフの正の電荷分極領
域だけに、２値データが貯蔵されるので、ドメインスイ
ッチングが起こらない。その結果、ＦＲＡＭ装置の耐久
性が非常に増加する。又、本実施の形態のＦＲＡＭで
は、ワードラインＷＬｉにパンピングされた信号を提供
する必要がないので、電力消耗が減少する。
電体キャパシタのヒステリシスグラフの正の電荷分極領
域だけに、２値データが貯蔵されるので、ドメインスイ
ッチングが起こらない。その結果、ＦＲＡＭ装置の耐久
性が非常に増加する。又、本実施の形態のＦＲＡＭで
は、ワードラインＷＬｉにパンピングされた信号を提供
する必要がないので、電力消耗が減少する。
【００５２】図７で示されたグラフは本実施の形態によ
るＦＲＡＭの強誘電体キャパシタのヒステリシスＩ−Ｖ
スイッチングループである。グラフの横座標はキャパシ
タの２つの電極の間の電位差を示し、縦座標は強誘電物
質の自発分極によりその表面に誘起される電荷の量、す
なわち、分極度（μＣ／cm2 ）を示す。
るＦＲＡＭの強誘電体キャパシタのヒステリシスＩ−Ｖ
スイッチングループである。グラフの横座標はキャパシ
タの２つの電極の間の電位差を示し、縦座標は強誘電物
質の自発分極によりその表面に誘起される電荷の量、す
なわち、分極度（μＣ／cm2 ）を示す。
【００５３】０Ｖの電圧が印加され、即ち強誘電物質に
何の電界も印加されないと、大低、分極ドメインは不均
一であり、分極が発生しない。電圧が正の方向に増加す
る時、分極度（すなわち、電荷量）は０から正の電荷分
極領域内の点Ａまで増加する。点Ａで、全てのドメイン
は１つの方向に分極され、点Ａからの分極度は最大値に
至るようになる。この時、キャパシタに印加された電圧
の大きさはＶｃｃである。以後、電圧が再び０Ｖまで下
降しても、分極度は０までは下らず、点Ｂに残留するよ
うになる。次に電圧が負の方向にＶｋレベルまで増加す
ると、分極度は点Ｂから点Ｃ’に変化する。以後、電圧
が再び０Ｖまで下降しても、分極値は０までは下らず点
Ｄ’に残留するようになる。以後、電圧が再び正の方向
にＶｃｃまで増加すると、強誘電物質の分極度は点Ｄ’
から点Ａに変化する。電圧が再び０Ｖまで下降すると、
分極度は点Ｂに移動する。
何の電界も印加されないと、大低、分極ドメインは不均
一であり、分極が発生しない。電圧が正の方向に増加す
る時、分極度（すなわち、電荷量）は０から正の電荷分
極領域内の点Ａまで増加する。点Ａで、全てのドメイン
は１つの方向に分極され、点Ａからの分極度は最大値に
至るようになる。この時、キャパシタに印加された電圧
の大きさはＶｃｃである。以後、電圧が再び０Ｖまで下
降しても、分極度は０までは下らず、点Ｂに残留するよ
うになる。次に電圧が負の方向にＶｋレベルまで増加す
ると、分極度は点Ｂから点Ｃ’に変化する。以後、電圧
が再び０Ｖまで下降しても、分極値は０までは下らず点
Ｄ’に残留するようになる。以後、電圧が再び正の方向
にＶｃｃまで増加すると、強誘電物質の分極度は点Ｄ’
から点Ａに変化する。電圧が再び０Ｖまで下降すると、
分極度は点Ｂに移動する。
【００５４】本実施の形態のＦＲＡＭで、図７に示され
た強誘電体キャパシタのヒステリシスループの点Ｂに論
理的‘１’のデータを対応させ、点Ｄ’に論理的‘０’
のデータを対応させる。
た強誘電体キャパシタのヒステリシスループの点Ｂに論
理的‘１’のデータを対応させ、点Ｄ’に論理的‘０’
のデータを対応させる。
【００５５】＜書込動作＞図８は本実施の形態によるＦ
ＲＡＭの書込動作のタイミング図である。図８を参照す
ると、書込サイクルの初期に、周知のビットラインプリ
チャージ回路（図示されない）からビットラインＢＬｊ
（ｊ＝１〜ｎ）にＶｃｃレベルのプリチャージ電圧が印
加される。続いて、ワードラインＷＬｉ（ｉ＝１〜ｍ）
が選択されると、セルに貯蔵されたデータの感知が遂行
される（ｔ０〜ｔ１）。選択されたワードラインＷＬｉ
に対応する各キャパシタＣｉ１〜Ｃｉｎの強誘電物質を
完全に分極させるＶｃｃ電圧が各ビットラインを通じて
各キャパシタＣｉｊに印加される。
ＲＡＭの書込動作のタイミング図である。図８を参照す
ると、書込サイクルの初期に、周知のビットラインプリ
チャージ回路（図示されない）からビットラインＢＬｊ
（ｊ＝１〜ｎ）にＶｃｃレベルのプリチャージ電圧が印
加される。続いて、ワードラインＷＬｉ（ｉ＝１〜ｍ）
が選択されると、セルに貯蔵されたデータの感知が遂行
される（ｔ０〜ｔ１）。選択されたワードラインＷＬｉ
に対応する各キャパシタＣｉ１〜Ｃｉｎの強誘電物質を
完全に分極させるＶｃｃ電圧が各ビットラインを通じて
各キャパシタＣｉｊに印加される。
【００５６】ラッチ感知回路４０は、上述のような強誘
電物質の分極によりビットラインＢＬｉ上の変化された
電圧を所定の基準電圧と比較する（ｔ０〜ｔ１）。この
時、ビットラインＢＬｊ上の変化された電圧が基準電圧
より低いと、感知回路４０はキャパシタＣｉｊにＶｓｓ
レベルの電圧を印加し、ビットラインＢＬｊ上の変化さ
れた電圧が基準電圧より高いと、Ｖｃｃ電圧を印加す
る。
電物質の分極によりビットラインＢＬｉ上の変化された
電圧を所定の基準電圧と比較する（ｔ０〜ｔ１）。この
時、ビットラインＢＬｊ上の変化された電圧が基準電圧
より低いと、感知回路４０はキャパシタＣｉｊにＶｓｓ
レベルの電圧を印加し、ビットラインＢＬｊ上の変化さ
れた電圧が基準電圧より高いと、Ｖｃｃ電圧を印加す
る。
【００５７】次に、実質的な書込動作が遂行される（ｔ
２〜ｔ４）。この書込区間では、外部からデータ入／出
力回路１００を通じて入力されたデータに対応するＶｓ
ｓ電圧（論理的‘０’）あるいはＶｃｃ電圧（論理的
‘１’）が各データ入／出力ラインＤＩ００〜ＤＩ０ｋ
に印加される。これと同時に、カラムデコーダ７０から
のカラム選択信号Ｙ１〜Ｙｎによりカラム選択回路８０
が駆動されると、各データ入／出力ラインＤＩ００〜Ｄ
Ｉ０ｋ上のＶｓｓ電圧あるいはＶｃｃ電圧が書込駆動回
路９０を通じて選択されたビットラインに伝達される。
従って、区間ｔ２〜ｔ３で、論理的‘０’のデータが書
込される場合、キャパシタの分極度は点Ｄ’に位置し、
論理的‘１’のデータが書込される場合、点Ｂに位置す
る。
２〜ｔ４）。この書込区間では、外部からデータ入／出
力回路１００を通じて入力されたデータに対応するＶｓ
ｓ電圧（論理的‘０’）あるいはＶｃｃ電圧（論理的
‘１’）が各データ入／出力ラインＤＩ００〜ＤＩ０ｋ
に印加される。これと同時に、カラムデコーダ７０から
のカラム選択信号Ｙ１〜Ｙｎによりカラム選択回路８０
が駆動されると、各データ入／出力ラインＤＩ００〜Ｄ
Ｉ０ｋ上のＶｓｓ電圧あるいはＶｃｃ電圧が書込駆動回
路９０を通じて選択されたビットラインに伝達される。
従って、区間ｔ２〜ｔ３で、論理的‘０’のデータが書
込される場合、キャパシタの分極度は点Ｄ’に位置し、
論理的‘１’のデータが書込される場合、点Ｂに位置す
る。
【００５８】しかし、上記のような書込サイクルで、選
択された１つのワードラインに関連する全てのメモリセ
ルＭＣｉ１〜ＭＣｉｎにデータがいつも書込されること
はない。言い換えれば、メモリセルＭＣｉ１〜ＭＣｉｎ
中でビットラインにより選択されたメモリセルだけにデ
ータが書込される。
択された１つのワードラインに関連する全てのメモリセ
ルＭＣｉ１〜ＭＣｉｎにデータがいつも書込されること
はない。言い換えれば、メモリセルＭＣｉ１〜ＭＣｉｎ
中でビットラインにより選択されたメモリセルだけにデ
ータが書込される。
【００５９】前述した区間ｔ０〜ｔ１で、データ感知が
遂行される時、論理的‘１’のデータを貯蔵しているキ
ャパシタＣｉｊの分極度は点Ｂにとどまっているが、論
理的‘０’のデータを貯蔵しているキャパシタＣｉｊの
分極度は点Ｄ’から点Ｂに移動する。これは選択された
１つのワードラインと関連する全てのメモリセルＭＣｉ
１〜ＭＣｉｎ中の非選択されたセルからも発生する。従
って、論理的‘０’のデータを貯蔵していた非選択され
たキャパシタＣｉｊのデータを本来の状態に復帰させる
再書込動作が必要である。このため、キャパシタにはプ
レートラインを通じてＶｋレベルのパルス電圧（すなわ
ち、負極性のパルス電圧）がもう１度印加される（ｔ２
〜ｔ３）。
遂行される時、論理的‘１’のデータを貯蔵しているキ
ャパシタＣｉｊの分極度は点Ｂにとどまっているが、論
理的‘０’のデータを貯蔵しているキャパシタＣｉｊの
分極度は点Ｄ’から点Ｂに移動する。これは選択された
１つのワードラインと関連する全てのメモリセルＭＣｉ
１〜ＭＣｉｎ中の非選択されたセルからも発生する。従
って、論理的‘０’のデータを貯蔵していた非選択され
たキャパシタＣｉｊのデータを本来の状態に復帰させる
再書込動作が必要である。このため、キャパシタにはプ
レートラインを通じてＶｋレベルのパルス電圧（すなわ
ち、負極性のパルス電圧）がもう１度印加される（ｔ２
〜ｔ３）。
【００６０】時刻ｔ４以後には、論理的‘０’のデータ
が書込された場合、キャパシタの分極度は点Ｄ’に位置
し、論理的‘１’のデータが書込された場合、点Ｂに位
置する。これで、データ書込サイクルが完了する。
が書込された場合、キャパシタの分極度は点Ｄ’に位置
し、論理的‘１’のデータが書込された場合、点Ｂに位
置する。これで、データ書込サイクルが完了する。
【００６１】＜読出動作＞図９は本実施の形態によるＦ
ＲＡＭの読出動作のタイミング図である。図９を参照す
ると、図８のタイミング図と同様に、各ビットラインＢ
Ｌｊ上にＶｃｃ電圧を印加して選択されたワードライン
ＷＬｉに対応する各キャパシタＣｉ１〜Ｃｉｎを完全に
分極させる。これで、分極された強誘電物質の負の電荷
分極領域はビットラインＢＬｊ側に、正の電荷分極領域
はプレートラインＰＬｉ側に配列される。この時、メモ
リセルＭＣｉｊに論理的‘１’のデータが貯蔵されてい
ると、強誘電体キャパシタＣｉｊの分極度（すなわち、
電荷量）は図７の点Ｂから点Ａに移動した後、再び点Ｂ
に復帰し、ビットラインＢＬｊからキャパシタにｄＱ１
の電荷が伝達され、ビットラインの電位が少し低くな
る。一方、メモリセルＭＣｉｊに論理的‘０’のデータ
が貯蔵されていると、強誘電体キャパシタＣｉｊの分極
度（すなわち、電荷量）は点Ｄ’から点Ａを通じて点Ｂ
に移動するので、ビットラインＢＬｉからキャパシタｄ
Ｑ０の電荷が伝達される。結局、セルに論理的‘０’の
データが貯蔵されていると、対応するビットラインＢＬ
ｉ上の電圧はプリチャージ電圧ＶｃｃよりｄＱ０による
電圧だけ降下する。
ＲＡＭの読出動作のタイミング図である。図９を参照す
ると、図８のタイミング図と同様に、各ビットラインＢ
Ｌｊ上にＶｃｃ電圧を印加して選択されたワードライン
ＷＬｉに対応する各キャパシタＣｉ１〜Ｃｉｎを完全に
分極させる。これで、分極された強誘電物質の負の電荷
分極領域はビットラインＢＬｊ側に、正の電荷分極領域
はプレートラインＰＬｉ側に配列される。この時、メモ
リセルＭＣｉｊに論理的‘１’のデータが貯蔵されてい
ると、強誘電体キャパシタＣｉｊの分極度（すなわち、
電荷量）は図７の点Ｂから点Ａに移動した後、再び点Ｂ
に復帰し、ビットラインＢＬｊからキャパシタにｄＱ１
の電荷が伝達され、ビットラインの電位が少し低くな
る。一方、メモリセルＭＣｉｊに論理的‘０’のデータ
が貯蔵されていると、強誘電体キャパシタＣｉｊの分極
度（すなわち、電荷量）は点Ｄ’から点Ａを通じて点Ｂ
に移動するので、ビットラインＢＬｉからキャパシタｄ
Ｑ０の電荷が伝達される。結局、セルに論理的‘０’の
データが貯蔵されていると、対応するビットラインＢＬ
ｉ上の電圧はプリチャージ電圧ＶｃｃよりｄＱ０による
電圧だけ降下する。
【００６２】次に各ビットライン上の電圧と所定の基準
電圧とを比較する（ｔ０〜ｔ１）。この時、各ビットラ
イン上の電圧が基準電圧より低い時には、各キャパシタ
に接地電圧を印加し、各ビットライン上の電圧が基準電
圧より高い時には各キャパシタにＶｃｃ電圧を印加する
（ｔ１〜ｔ２）。以後、再書込のため、選択されたワー
ドラインに対応するプレートラインに強誘電体キャパシ
タの極性を変更させないＶｋレベルのパルス電圧を印加
する（ｔ２〜ｔ３）。これで、読出サイクルが終了す
る。
電圧とを比較する（ｔ０〜ｔ１）。この時、各ビットラ
イン上の電圧が基準電圧より低い時には、各キャパシタ
に接地電圧を印加し、各ビットライン上の電圧が基準電
圧より高い時には各キャパシタにＶｃｃ電圧を印加する
（ｔ１〜ｔ２）。以後、再書込のため、選択されたワー
ドラインに対応するプレートラインに強誘電体キャパシ
タの極性を変更させないＶｋレベルのパルス電圧を印加
する（ｔ２〜ｔ３）。これで、読出サイクルが終了す
る。
【００６３】この実施の形態では、図７のヒステリシス
ループの点Ｂに論理的‘１’のデータを対応させ、点
Ｄ’に論理的‘０’のデータを対応させる場合を説明し
たが、感知スキムを変更することにより、点Ｂに論理的
‘０’のデータを対応させ、点Ｄ’に論理的‘１’のデ
ータを対応させることができることは言うまでもない。
ループの点Ｂに論理的‘１’のデータを対応させ、点
Ｄ’に論理的‘０’のデータを対応させる場合を説明し
たが、感知スキムを変更することにより、点Ｂに論理的
‘０’のデータを対応させ、点Ｄ’に論理的‘１’のデ
ータを対応させることができることは言うまでもない。
【００６４】
【発明の効果】上述したように本発明によると、強誘電
体キャパシタのヒステリシスグラフの１つの電荷分極領
域だけで、２値データが貯蔵されるので、ドメインスイ
ッチングが起こらない。従って、ＦＲＡＭ装置の耐久性
が非常に増加する。また、本発明のＦＲＡＭ装置では、
ワードラインにパンピンクされた信号を提供する必要が
ないのでＦＲＡＭ装置の構成が簡単になり、電力消耗が
減少する。
体キャパシタのヒステリシスグラフの１つの電荷分極領
域だけで、２値データが貯蔵されるので、ドメインスイ
ッチングが起こらない。従って、ＦＲＡＭ装置の耐久性
が非常に増加する。また、本発明のＦＲＡＭ装置では、
ワードラインにパンピンクされた信号を提供する必要が
ないのでＦＲＡＭ装置の構成が簡単になり、電力消耗が
減少する。
【図１】強誘電体キャパシタを持つメモリセルの等価回
路図。
路図。
【図２】従来技術による強誘電体キャパシタのヒステリ
シスＩ−Ｖスイッチングループを示すグラフ。
シスＩ−Ｖスイッチングループを示すグラフ。
【図３】本発明の実施の形態による強誘電体ランダムア
クセスメモリ装置（ＦＲＡＭ）の回路図。
クセスメモリ装置（ＦＲＡＭ）の回路図。
【図４】本発明による強誘電体キャパシタのヒステリシ
スＩ−Ｖスイッチングループの一例を示すグラフ。
スＩ−Ｖスイッチングループの一例を示すグラフ。
【図５】図４のスイッチングループが使用されるＦＲＡ
Ｍの書込動作を示すタイミング図。
Ｍの書込動作を示すタイミング図。
【図６】図４のスイッチングループが使用されるＦＲＡ
Ｍの読出動作を示すタイミング図。
Ｍの読出動作を示すタイミング図。
【図７】本発明による強誘電体キャパシタのヒステリシ
スＩ−Ｖスイッチングループの他の例を示すグラフ。
スＩ−Ｖスイッチングループの他の例を示すグラフ。
【図８】図７のスイッチングループが使用されるＦＲＡ
Ｍの書込動作を示すタイミング図。
Ｍの書込動作を示すタイミング図。
【図９】図４のスイッチングループが使用されるＦＲＡ
Ｍの読出動作を示すタイミング図。
Ｍの読出動作を示すタイミング図。
１０：メモリセルアレイ ２０：ローデコーダ回路 ３０：パルス発生回路 ４０：ラッチ感知回路 ５０：感知駆動レベル発生回路 ６０：基準レベル発生回路 ７０：カラムデコーダ回路 ８０：カラム選択回路 ９０：主感知及び書込駆動回路 １００：データ入／出力回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (16)
- 【請求項１】 ローとカラムとを規定する基板と、前記
ローに対応して伸張する複数のワードラインと、前記ロ
ーに対応して伸張する複数のプレートラインと、前記カ
ラムに従がって伸張する複数のビットラインと、前記基
板にマトリックス形態に形成されたメモリセルのアレイ
とを有し、 前記各メモリセルは、２つの端子と制御端子とを持つス
イッチ素子と、２つの電極と前記電極の間に挿入された
強誘電物質とを持つキャパシタとを具備し、前記スイッ
チ素子の前記２つの端子中の１つは前記ビットライン中
の対応する１つに電気的に接続され、他の１つは前記キ
ャパシタの前記２つの電極中の一方と接続され、前記ス
イッチ素子の制御端子は前記ワードライン中の対応する
１つに電気的に接続され、キャパシタの他方の電極は前
記プレートライン中の対応する１つに接続され、 前記各ビットラインを所定のプリチャージ電位に設定さ
せる手段と、前記ワードライン中の少なくとも１つが選
択される時、少なくとも１つの選択されたワードライン
に対応する少なくとも１つのプレートラインに前記強誘
電物質の全てのドメインを所定の方向に完全に分極させ
る所定の第１電位のパルスを印加する手段と、各々が前
記プリチャージ電位と所定の第２電位中、いずれかで設
定される２つの相補的な駆動信号を発生する手段と、前
記プリチャージ電位と前記少なくとも１つのプレートラ
インに前記パルスが印加される時、前記各キャパシタか
ら前記スイッチ素子を通じて前記各ビットラインに伝達
される電荷量により決定される前記各ビットラインの電
位の間の所定の第３電位の基準信号を発生する手段と、
前記各ビットライン上の電位を前記第３電位と比較し、
その結果により前記各ビットラインを駆動信号中のある
１つの電位に発展させる手段とを含み、前記駆動信号に
より発展された前記各ビットライン上の電圧が対応する
スイッチ手段を通じて分極された強誘電体物質を持つ対
応するキャパシタに印加される時、前記強誘電物質の分
極方向を変化させないことを特徴とする強誘電体ランダ
ムアクセスメモリ装置。 - 【請求項２】 前記第１電位は前記プリチャージ電位及
び前記第２電位より高いことを特徴とする請求項１に記
載の強誘電体ランダムアクセスメモリ装置。 - 【請求項３】 前記第１電位は前記プリチャージ電位及
び前記第２電位より低いことを特徴とする請求項１に記
載の強誘電体ランダムアクセスメモリ装置。 - 【請求項４】 第１方向に伸張する複数のワードライン
と、前記第１方向に直交する第２方向に伸張する複数の
ビットラインと、前記ワードラインと前記ビットライン
との交差点に各々配置され、各々が強誘電体キャパシタ
を持つ複数のメモリセルと、前記各ビットラインを所定
の第１電圧レベルにプリチャージする手段と、メモリセ
ル中の選択されたものの各強誘電体キャパシタの１つの
電極に所定の第２電圧レベルのパルスを印加して強誘電
体キャパシタを完全に分極させる手段と、各々が前記第
１電圧レベル及び所定の第３電圧レベル中のいずれかの
ものから他の１つに変化する２つの相補的な駆動信号を
発生する手段と、前記パルス印加により変化した前記各
ビットライン上の電圧レベルと所定の基準電圧レベルと
を比較し、その結果により前記各ビットラインの電圧レ
ベルを前記駆動信号中のいずれかの信号の電圧レベルと
実質的に同一にさせる手段と、前記ワードライン中の対
応する電圧レベルにより前記各ビットライン上の電圧を
前記各強誘電体キャパシタの他の電極に印加させる手段
とを含み、前記各ビットライン上の前記電圧により前記
各強誘電体キャパシタの極性を変更させないことを特徴
とする半導体メモリ装置。 - 【請求項５】 前記各強誘電体キャパシタの正の電荷分
極領域だけに２値データを貯蔵することを特徴とする請
求項４に記載の半導体メモリ装置。 - 【請求項６】 前記各強誘電体キャパシタの負の電荷分
極領域だけに２値データを貯蔵することを特徴とする請
求項４に記載の半導体メモリ装置。 - 【請求項７】 ２つの端子を持ち、ワードライン上の電
圧レベルによりオン／オフされるスイッチ素子と、２つ
の電極の間に挿入された強誘電物質を持つキャパシタと
を具備し、前記スイッチ素子の前記電極中のいずれかは
ビットラインと電気的に接続され、他の１つは前記キャ
パシタの前記電極中のある一方と接続され、前記キャパ
シタの前記電極中の他の１つはプレートラインに接続さ
れるメモリセルに２値データを書込／読出する方法にお
いて、 前記ビットラインに接地電圧を印加する段階と、 前記ワードラインが選択される時、前記プレートライン
にパルス状の電源電圧を印加して前記キャパシタを完全
に分極させる段階と、 前記ビットライン上の電圧と所定の基準電圧とを比較
し、前記ビットライン上の前記電圧が前記基準電圧より
低い時、前記キャパシタに前記接地電圧を印加し、前記
ビットライン上の前記電圧が前記基準電圧より高い時、
前記キャパシタにその極性を変更させることなく、前記
基準電圧よりは高い所定のＶｋ電圧を印加する段階と、 前記プレートラインに前記パルス状の前記電源電圧を印
加する段階とを含むことを特徴とするメモリセルのデー
タ書込／読出方法。 - 【請求項８】 前記Ｖｋ電圧は前記強誘電物質に０の分
極度をもたせる電圧であることを特徴とする請求項７に
記載のメモリセルのデータ書込／読出方法。 - 【請求項９】 メモリセルのアレイと、前記各メモリセ
ルは２つの電極の間に強誘電物質を持つキャパシタを具
備し、前記強誘電物質の全てのドメインを所定の方向に
完全に分極させる第１極性のパルス電圧を前記メモリセ
ル中の選択されたキャパシタに印加する手段と、前記キ
ャパシタ各々の前記分極された強誘電物質の分極方向が
反転させない第２極性の電圧を前記キャパシタに印加す
る手段とを含み、前記各強誘電体キャパシタの１つの電
荷分極領域だけで、２値データの書込／読出を遂行する
ことを特徴とする半導体メモリ装置。 - 【請求項１０】 前記各強誘電体キャパシタの正の電荷
分極領域だけで前記２値データを貯蔵することを特徴と
する請求項９に記載の半導体メモリ装置。 - 【請求項１１】 前記各強誘電体キャパシタの負の電荷
分極領域だけで前記２値データを貯蔵することを特徴と
する請求項９に記載の半導体メモリ装置。 - 【請求項１２】 電流通路と制御端子とを持つスイッチ
ング素子と、２つの電極とこの電極の間に挿入された強
誘電物質を持つキャパシタとを具備し、前記スイッチ素
子の前記電流通路はビットラインと前記キャパシタの前
記２つの電極中のいずれかに電気的に接続され、前記ス
イッチ素子の前記制御端子はワードラインに電気的に接
続されるメモリセルから２値データを書込／読出する方
法において、 前記ビットラインに所定のプリチャージ電圧を印加する
段階と、 前記メモリセルが選択された時、前記強誘電物質を所定
の方向に完全に分極させる第１極性のパルス電圧を前記
キャパシタに印加する段階と、 前記強誘電物質の分極により変化した前記ビットライン
上の電圧と前記プリチャージ電圧より高い所定の基準電
圧とを比較し、ビットライン上の前記変化した電圧が前
記基準電圧より低い時、前記キャパシタに前記基準電圧
より低い第２極性の所定の第１電圧を印加し、前記ビッ
トライン上の前記変化した電圧が前記基準電圧より高い
時、前記キャパシタにその極性を変更させることなく、
前記基準電圧より高い前記第２極性の所定の第２電圧を
印加する段階と、 前記キャパシタに前記第１極性の前記パルス電圧を印加
する段階とを含むことを特徴とするメモリセルのデータ
書込／読出方法。 - 【請求項１３】 第１方向に伸張する複数のワードライ
ンと、前記ワードラインと平行に伸張する複数のプレー
トラインと、前記第１方向に直交する第２方向に伸張す
る複数のビットラインと、複数のメモリセルのアレイと
を有し、 前記各メモリセルは、２つの端子と制御端子とを持つス
イッチ素子と、２つの電極と前記電極の間に挿入された
強誘電物質を持つキャパシタとを具備し、前記スイッチ
素子の前記２つの端子中の一方は、前記ビットライン中
の対応する１つに電気的に接続され、他方は前記キャパ
シタの前記２つの電極中のいずれかと接続され、前記ス
イッチ素子の前記制御端子は前記ワードライン中の対応
する１つに電気的に接続され、前記キャパシタの他方の
電極は前記プレートライン中の対応する１つに接続さ
れ、前記各ビットラインを前記強誘電物質を完全に分極
させる所定のプリチャージ電位に設定させる手段と、各
々が前記プリチャージ電位と所定の第１電位中、いずれ
かの１つで設定される２つの相補的な駆動信号を発生す
る手段と、前記プリチャージ電位と前記強誘電物質が分
極される時、前記各ビットラインから対応するスイッチ
素子を通じて対応するキャパシタに伝達される電荷の量
により決定される前記各ビットラインの電位の間の所定
の第２電位の基準信号を発生する手段と、前記ワードラ
イン中の少なくとも１つが選択される時、前記各ビット
ライン上の電位を前記第２電位と比較し、その結果に従
って、前記各ビットラインを前記駆動信号中のある１つ
の電位に設定させる手段と、前記少なくとも１つの選択
されたワードラインに対応する少なくとも１つのプレー
トラインに前記強誘電物質の分極方向が反転され所定の
第３電位のパルスを印加する手段とを含み、前記強誘電
体キャパシタの１つの電荷分極領域だけで２値データの
書込／読出を遂行することを特徴とする強誘電体ランダ
ムアクセスメモリ装置。 - 【請求項１４】 ２つの端子を持ち、ワードライン上の
電圧レベルによるオン／オフされるスイッチ素子と、２
つの電極の間に挿入された強誘電物質を持つキャパシタ
とを具備し、前記スイッチ素子の前記電極中のいずれか
一方はビットラインと電気的に接続され、他方は前記キ
ャパシタの前記電極中のいずれかの１つと接続され、前
記キャパシタの前記電極の他方はプレートラインに接続
されるメモリセルに２値データを書込／読出する方法に
おいて、 前記ビットラインに電源電圧を印加して前記キャパシタ
を完全に分極させる段階と、 前記ビットライン上の電圧と所定の基準電圧とを比較
し、前記ビットライン上の前記電圧が前記基準電圧より
低い時、前記キャパシタに前記接地電圧を印加し、前記
ビットライン上の前記電圧が前記基準電圧より高い時、
前記キャパシタに前記電源電圧を印加する段階と、 前記プレートラインに前記キャパシタの極性を変更させ
ることなく、前記基準電圧より低いパルス状の所定のＶ
ｋ電圧を印加する段階とを含むことを特徴とするデータ
書込／読出方法。 - 【請求項１５】 複数のメモリセルと、前記各メモリセ
ルは２つの電極の間に挿入された強誘電物質を持つキャ
パシタを具備し、前記強誘電物質の全てのドメインを所
定の方向に完全に分極させる第１極性の電圧を前記メモ
リセル中の選択されたキャパシタに印加する手段と、前
記キャパシタ各々の前記分極された強誘電物質の分極方
向を反転させない第２極性のパルス電圧を前記キャパシ
タに印加する手段とを含み、前記各強誘電体キャパシタ
の１つの電荷領域だけで、２値データの書込／読出を遂
行することを特徴とするメモリ装置。 - 【請求項１６】 電流通路と制御端子とを持つスイッチ
ング素子と、二つの電極と前記電極の間に挿入された強
誘電物質を持つキャパシタとを具備し、前記スイッチ素
子の前記電流通路はビットラインと前記キャパシタの前
記２つの電極中の一方との間に電気的に接続され、前記
スイッチ素子の前記制御端子はワードラインに電気的に
接続されるメモリセルに２値データを書込／読出する方
法において、 前記キャパシタに第１極性の所定の第１電圧を印加して
前記キャパシタを完全に分極させる段階と、 前記キャパシタの分極により変化した前記ビットライン
上の電圧と所定の基準電圧とを比較して、前記ビットラ
イン上の前記変化した電圧が前記基準電圧より低い時、
前記キャパシタに前記基準電圧より低い前記第１極性の
所定の第２電圧を印加し、前記ビットライン上の前記変
化した電圧が前記基準電圧より高い時、前記キャパシタ
に前記基準電圧より高い前記第１極性の所定の第３電圧
を印加する段階と、 前記キャパシタにその極性を変更させることなく、前記
基準電圧より低い第２極性のパルス電圧を印加する段階
とを含むことを特徴とするメモリセルのデータ書込／読
出方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970000671A KR100234877B1 (ko) | 1997-01-13 | 1997-01-13 | 강유전체 랜덤 억세스 반도체 메모리 장치 및 그 동작 방법 |
| KR1997P-671 | 1997-01-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10255484A true JPH10255484A (ja) | 1998-09-25 |
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Family
ID=19494546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00519198A Expired - Fee Related JP3848772B2 (ja) | 1997-01-13 | 1998-01-13 | 強誘電体ランダムアクセスメモリ装置及びメモリセルのデータ書込／読出方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6088257A (ja) |
| JP (1) | JP3848772B2 (ja) |
| KR (1) | KR100234877B1 (ja) |
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