JPH10188575A

JPH10188575A - 不揮発性強誘電体メモリ装置及びその駆動方法

Info

Publication number: JPH10188575A
Application number: JP9363147A
Authority: JP
Inventors: Yeon-Bae Chung; 鄭然培; Byung-Gil Jeon; 田炳吉
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1996-12-13
Filing date: 1997-12-15
Publication date: 1998-07-21
Anticipated expiration: 2017-12-15
Also published as: KR100224673B1; JP3847933B2; US5978250A; GB2320377A; DE19732694B4; DE19732694A1; JP4168056B2; TW328589B; JP2006134570A; KR19980047083A; GB9715910D0; GB2320377B

Abstract

(57)【要約】【課題】動作メモリセルが１つのトランジスタ及び１
つの強誘電体キャパシタで構成される不揮発性強誘電体
メモリ装置及びその駆動方法を提供する。【解決手段】不揮発性強誘電体メモリ装置において、
各メモリセル300はビットラインBL0,BL1の間に連結され
ており、アクセストランジスタ301及び強誘電体キャパ
シタ302で構成される。アクセストランジスタ301の第１
電極は第１ビットラインBL0に連結され、第２電極は強
誘電体キャパシタ302の一端に連結され、ゲートはワー
ドラインWLに連結される。強誘電体キャパシタ302の他
端は第２ビットラインBL1に連結される。読出/書込動作
時には、ワードラインWLがアクティブされ、第１ビット
ラインBL0と第２ビットラインBL1のうち予め決められた
何れか１つにデータ信号が入/出力され、残りのビット
ラインにプレート電圧が印加される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に不揮発性強誘電体メモリ装置及びその駆動方
法に関する。

【０００２】

【従来の技術】強誘電体ランダムアクセスメモリ（FRA
M：Ferroelectric Random Access Memory）は不揮発性
メモリであって、電源供給が中断される場合にもその中
に貯蔵されているデータが貯蔵される。各メモリセルは
強誘電性物質で構成されたキャパシタが含まれ、強誘電
体キャパシタは２つの導電層とその間に形成されている
強誘電性物質で構成される。強誘電体キャパシタに使用
される強誘電性物質としては、３相硝酸（Phase III po
tassium nitrate）、蒼鉛チタン酸塩（bismuth titanat
e）及びPZT（Pb（Zr、Ti）O₃：lead zirconate titanat
e）等が知られている。強誘電性物質はヒステリシス特
性を示し、電源供給が遮断される場合にも分極状態が保
てる。分極状態は強誘電性物質内に貯蔵及び保たれ、FR
AMはこのような強誘電性物質の分極状態としてデータを
貯蔵する。

【０００３】強誘電性物質のヒステリシス特性を図１に
基づきさらに具体的に説明する。強誘電体キャパシタ
は、２つの導電層とその間に形成されている強誘電性物
質層よりなる。図１において、横軸は強誘電体キャパシ
タの両端に印加される電圧を示し、縦軸は強誘電体キャ
パシタに蓄積された電荷量を示す。強誘電性物質の分極
−電界（P−E）特性グラフは、図１に示されているQ−V
特性グラフと類似した形を有する。強誘電体キャパシタ
はヒステリシス特性を有するので、キャパシタを通して
流れる電流がそれに印加されてきた電圧の履歴（histor
y of the voltage appliedthereto）により変わる。例
えば、Ｓ４状態がデータ１に対応され、Ｓ１状態がデー
タ０に対応されるとしよう。Ｓ４状態にある強誘電体キ
ャパシタに負の電圧を印加すると、強誘電体キャパシタ
はＳ５状態を経てＳ６状態に遷移される。遷移が進行す
る間に、強誘電体キャパシタに蓄積されている電荷量は
Q_Rから−Q_Rに変化する。この場合、蓄積電荷の変化量は
Δ２Q_Rとなり、それによりビットラインには次の数式１
のような電圧の変化が発生する。

【０００４】

【数１】数式１においてC_BLはデータが載せられるビットライン
の等化キャパシタンスを示す。一方、強誘電体キャパシ
タがデータ０に対応されるＳ１状態にある場合に負の電
圧を印加すると、Ｓ１状態からＳ６状態に変化し、蓄積
電荷量の変化がほとんどないと見られる。従って、理想
的な場合、ビットラインの電圧変化は０と見られる。次
の数式２はこれを示したものである。

【０００５】

【数２】強誘電体キャパシタのヒステリシス特性をさらに詳しく
説明する。強誘電体キャパシタの初期状態を図１におけ
るＳ１としよう。Ｓ１において強誘電体キャパシタに印
加される電圧は０［volt］であり、第２分極状態を有す
る。

【０００６】Ｓ１状態において、強誘電体キャパシタに
印加される電圧を増加させると、強誘電体キャパシタの
状態はＳ１からＳ２に遷移する。Ｓ２状態で強誘電体キ
ャパシタに印加される電圧を保電力（coercive voltag
e）と称する。Ｓ２状態で持続的に強誘電体キャパシタ
に印加される電圧の強度を増加させると、Ｓ３状態とな
る。Ｓ３状態で強誘電体キャパシタは第１分極状態を有
する。ここで、印加される電圧の大きさを０［volt］に
減少させた場合にも、図１のＳ４状態からわかるよう
に、強誘電体キャパシタは持続的に第１分極状態を保
つ。一方、Ｓ３状態で強誘電体キャパシタに印加される
電圧の大きさをさらに増加させる場合にも、分極状態の
変化にほとんど影響を与えない。

【０００７】Ｓ４状態で、強誘電体キャパシタに印加さ
れる電圧の大きさを負の方向に増加させると、強誘電体
キャパシタはＳ５状態を経てＳ６状態に遷移する。Ｓ６
状態は第２分極状態を有し、Ｓ６状態から強誘電体キャ
パシタに印加される電圧の大きさを０［volt］にした場
合にも、第２分極状態をそのまま保つことになる。即
ち、強誘電体キャパシタは不揮発性である。第１分極状
態及び第２分極状態は、データの０または１のうち何れ
か１つに各々対応される。

【０００８】強誘電体キャパシタの分極スイッチング速
度は約１０^-9［sec］で、他の不揮発性メモリ素子のEPR
OM(Electrically Programmable Read Only Mmemory)、E
EPROM(Electrlcally Erasable and Programmab1e Read
Only Memory)及びフラッシュ(flash)メモリより、プロ
グラムタイムが非常に短い。強誘電体キャパシタは、約
１０⁹乃至１０¹²ほどの読出／書込サイクル耐久（endur
ance）数を有する。

【０００９】このような特性を有する強誘電体キャパシ
タを用いた不揮発強誘電体メモリ装置等が従来から多く
提案されており、これらを図２乃至図４に基づき説明す
る。図２において、不揮発性強誘電体メモリ装置は９個
のメモリセルで構成されている。１つのメモリセルは１
つの強誘電体キャパシタよりなる。強誘電体キャパシタ
は、各々ローラインR0、 Rl、 R2のうち何れか一本とカ
ラムラインC0、 C1、C2のうち何れか一本との間に連結
されている。

【００１０】強誘電体キャパシタ101よりなるメモリセ
ルを選択しようとすれば、ローラインROに正電圧(例え
ば、5［vo1t］を印加し、他のローラインRl、 R2には0
［vo1t］を印加することになる。この際、正電圧は強誘
電体キャパシタ101の上部導電層だけでなく、強誘電体
キャパシタ102、103の上部導電層にも印加される。カラ
ムラインC0には0［vo1t］が印加される。そして、選択
された強誘電体キャパシタ101の両端には5［volt］の電
圧が印加され、それにより強誘電体キャパシタ101は第
１分極状態となる。この際、強誘電体キャパシタ104の
両端には0［volt］の電圧しか印加されず、それにより
自体の分極状態は変わらない。一方、強誘電体キャパシ
タ102、103の両端に印加される電圧は、それらの分極状
態を変化させないようにする必要があるので、カラムラ
インC1、C2には約2.5［volt］の電圧が印加される。

【００１１】強誘電体キャパシタ101よりなるメモリセ
ルに対した読出動作が行われた後には、本来の分極状態
への復旧動作が必要である。このため、カラムラインC0
に5［volt］を印加し、ローラインROに0［volt］を印加
する。ローラインR1、 R2には2.5［volt］を印加し、カ
ラムラインC1、 C2には0［volt］を印加する。従って、
図２に示されたような不揮発性強誘電体メモリ装置に
は、前述したように、多様な電圧組み合わせのシーケン
スを発生しうる駆動回路が要求される。このような駆動
回路は複雑なため、メモリの高速化に障害となりより多
くのレイアウト面積が必要となるという短所がある。

【００１２】図３は従来の他の例による不揮発性強誘電
体メモリ装置を示したものであって、メモリセルは１つ
のアクセストランジスタと１つの強誘電体キャパシタで
構成される。メモリセルは、ビットラインBL0、 BL1、
BL2、...、BLnとワードラインWL0、WLl、...、WLnの交
差点に対応して配置される。メモリセル11Oにおいて、
アクセストランジスタ111のゲートはワードラインWL0に
連結されており、ドレインはビットラインBLOに連結さ
れている。強誘電体強誘電体112はアクセストランジス
タ111のソースとプレートラインPL0の間に連結されてい
る。プレートラインPL0、 PLl、 PLnはワードラインWL
0、 WLl、...、 WLnに平行に交互に形成されている。図
３に示されている不揮発性強誘電体メモリ装置を駆動す
る方法は、T. Sumi et al.“A 256kb Nonvolatile Ferr
oelectric Memory at 3V and l00ns”、 lSSCC Digest
of Technical Papers、 pp.268-269、 Feb. 1994に開
示されている。

【００１３】図３に示されている不揮発性強誘電体メモ
リ装置は、読出/書込動作時にアクセスされるメモリセ
ル以外の同一なワードライン及びプレートラインに連結
されている全てのメモリセルの強誘電体キャパシタが、
不要な疲労(fatigue)サイクルに晒される。よって、強
誘電体キャパシタの劣化を早める問題点がある。また、
読出/書込動作の間にプレート電圧が同一なワードライ
ンに接続される全てのメモリセルに印加されるので、ア
クティブパワーの消耗が大きな問題点である。

【００１４】図４は従来のまた他の例による不揮発性強
誘電体メモリ装置を示したものであって、１つのメモリ
セルは１つのアクセストランジスタ及び１つの強誘電体
キャパシタよりなる。メモリセルは、ビットラインBL
0、 BL1、 BL2、...、 BLnとワードラインWLO、WL
l、...、 WLnの交差点に１つずつ形成される。メモリセ
ル120において、アクセストランジスタ121のゲートはワ
ードラインWL0に連結されており、ドレインはビットラ
インBL0に連結されており、ソースは強誘電体キャパシ
タ122の一端に連結されている。強誘電体キャパシタ122
の他端はプレートラインPL0に連結されている。ここ
で、プレートラインPL0、 PLl、...、 PLnは、図３とは
異なり、ビットラインBL0、 BL1、 BL2、...、 BLnに平
行に交互に形成されている。図４に示されている不揮発
性強誘電体メモリ装置を駆動する方法は、図３と同様に
T. Sumi et al.“A 256kb Nonvolatile Ferroelectric
Memory at3V and l00ns”、 ISSCC Digest of Technica
l Papers、 pp. 268-269、 Feb.1994に開示された方
法が適用されうる。

【００１５】しかしながら、図４に示されている不揮発
性強誘電体メモリ装置は、ビットラインの間にプレート
ラインが存在するため、製造工程上に難点があり、高集
積化の障害となる。

【００１６】

【発明が解決しようとする課題】従って、本発明の目的
は、別にプレート信号ラインを必要としない不揮発性強
誘電体メモリ装置を提供することにある。本発明の他の
目的は、製造工程が単純でデータビットを高集積化しう
る不揮発性強誘電体メモリ装置を提供することにある。

【００１７】本発明のさらに他の目的は、電力消耗が小
さく、読出／書込動作が速くなり、メモリセルの耐久性
が向上される不揮発性強誘電体メモリ装置を提供するこ
とにある。本発明のさらに他の目的は、上記本発明の不
揮発性強誘電体メモリ装置の駆動方法を提供することに
ある。

【００１８】

【課題を解決するための手段】前記目的を達成するため
本発明による不揮発性強誘電体メモリ装置は、第１及び
第２ビットラインと、ワードラインと、第１及び第２電
極とゲートとを有し、その自体の第１電極が前記第１ビ
ットラインに連結されており、その自体のゲートが前記
ワードラインに連結されているアクセストランジスタ
と、その一端が前記アクセストランジスタの第２電極に
連結されており、他端が前記第２ビットラインに連結さ
れている強誘電体キャパシタを具備し、読出／書込動作
時には前記ワードラインがアクティブされ、前記第１及
び第２ビットラインのうち予め決められた何れか１つに
データ信号が入出力され、残りのビットラインにプレー
ト電圧が印加されることを特徴とする。実施の形態によ
れば、アクセストランジスタはNMOSトランジスタで構成
されうる。

【００１９】本発明による不揮発性強誘電体メモリ装置
の基準セルは、第１及び第２ビットラインと、基準ワー
ドラインと、第１及び第２電極とゲートとを有し、第１
ドレイン／ソースが前記第１ビットラインに連結されて
おり、その自体のゲートが前記基準ワードラインに連結
されている第１基準セルトランジスタと、第１及び第２
電極とゲートとを有し、第１電極が前記第１ビットライ
ンに連結されており、ゲートが前記基準ワードラインに
連結されている第２基準セルトランジスタと、一端が前
記第１基準セルトランジスタの第２電極に連結されてお
り、他端が前記第２ビットラインに連結されている第１
基準セル強誘電体キャパシタと、一端が前記第２基準セ
ルトランジスタの第２電極に連結されており、他端が前
記第２ビットラインに連結されている第２基準セル強誘
電体キャパシタとを具備する。実施の形態において、第
１及び第２基準セルアクセストランジスタはNMOSトラン
ジスタで構成される。また、第１基準セル強誘電体キャ
パシタ及び第２基準セル強誘電体キャパシタは相補的な
データを貯蔵している。

【００２０】前記目的を達成するため本発明による他の
不揮発性強誘電体メモリ装置は、第１、第２、第３及び
第４ビットラインと、ワードラインと基準ワードライン
と、直列に連結されているアクセストランジスタ及び強
誘電体キャパシタで構成され、前記第１及び第２ビット
ラインの間に直列に連結されるものであって、その内に
含まれるアクセストランジスタのゲートは前記ワードラ
インに連結される動作メモリセルと、第１及び第２電極
とゲートとを有し、第１電極が前記第３ビットラインに
連結されており、ゲートが前記基準ワードラインに連結
されている第１基準セルトランジスタと、第１及び第２
電極とゲートとを有し、第１電極が前記第３ビットライ
ンに連結されており、ゲートが前記基準ワードラインに
連結されている第２基準セルトランジスタと、一端が前
記第１基準セルトランジスタの第２電極に連結されてお
り、他端が前記第４ビットラインに連結されている第１
基準セル強誘電体キャパシタと、一端が前記第２基準セ
ルトランジスタの第２電極に連結されており、他端が前
記第４ビットラインに連結されている第２基準セル強誘
電体キャパシタとを具備し、データの読出／書込動作時
には前記ワードラインがアクティブされ、前記第１ビッ
トラインにデータ信号が入出力され、前記第３ビットラ
インに反転データ信号が入出力され、前記第２及び第４
ビットラインにプレート電圧が印加される。

【００２１】前記目的等を達成するため本発明によるさ
らに他の不揮発性強誘電体メモリ装置は、第１及び第２
ビットラインと、第１及び第２ワードラインと、第１及
び第２電極とゲートとを有し、その自体の第１電極が前
記第１ビットラインに連結されており、その自体のゲー
トが前記第１ワードラインに連結されている第１アクセ
ストランジスタと、その一端が前記第１アクセストラン
ジスタの第２電極に連結されており、他端が前記第２ビ
ットラインに連結されている第１強誘電体キャパシタ
と、第１及び第２電極とゲートとを有し、第１電極が前
記第２ビットラインに連結されており、その自体のゲー
トが前記第２ワードラインに連結されている第２アクセ
ストランジスタと、その一端が前記第２アクセストラン
ジスタの第２電極に連結されており、他端が前記第１ビ
ットラインに連結されている第２強誘電体キャパシタを
具備し、前記第１アクセストランジスタ及び前記第１強
誘電体キャパシタが第１メモリセルを構成し、前記第２
アクセストランジスタ及び前記第２強誘電体キャパシタ
が第２メモリセルを構成し、第１メモリセルに対した読
出／書込動作時には前記第１ワードラインがアクティブ
され、前記第１及び第２ビットラインのうち予め決めら
れた何れか１本のビットラインにデータ信号が入出力さ
れ、残りのビットラインにプレート電圧が印加され、第
２メモリセルに対した読出／書込動作時には前記第２ワ
ードラインがアクティブされ、前記第１及び第２ビット
ラインのうち予め決められた何れか１本のビットライン
にプレート電圧が印加され、残りのビットラインにデー
タ信号が入出力されることを特徴とする。

【００２２】前記目的を達成するための本発明によるさ
らに他の不揮発性強誘電体メモリ装置は、第１、第２、
第３及び第４ビットラインと、第１及び第２ワードライ
ンと、第１及び第２基準ワードラインと、１つのアクセ
ストランジスタ及び１つの強誘電体キャパシタで構成さ
れ、前記第１及び第２ビットラインの間に連結されてお
り、前記第１ワードラインにアクセスしうる第１動作メ
モリセルと、１つのアクセストランジスタ及び１つの強
誘電体キャパシタで構成され、前記第１及び第２ビット
ラインの間に連結されており、前記第２ワードラインに
アクセスしうる第２動作メモリセルと、前記第３及び第
４ビットラインの間に連結されており、前記第１基準ワ
ードラインにアクセスしうる第１基準セルと、前記第３
及び第４ビットラインの間に連結されており、前記第２
基準ワードラインにアクセスしうる第２基準セルとを具
備し、前記第１動作メモリセルに対した読出／書込動作
時においては前記第１ビットラインがデータラインとし
て指定され、前記第３ビットラインが反転データライン
として指定され、前記第２及び第４ビットラインがプレ
ートラインとして指定され、前記第２動作メモリセルに
対した読出／書込動作時においては前記第２ビットライ
ンがデータラインとして指定され、前記第４ビットライ
ンが反転データラインとして指定され、前記第１及び第
３ビットラインがプレートラインとして指定され、前記
第１動作メモリセルに対した読出動作時においては前記
第１基準セルがアクティブされ、前記第２動作メモリセ
ルに対した読出動作時においては前記第２基準セルがア
クティブされることを特徴とする。

【００２３】本発明によるさらに他の不揮発性強誘電体
メモリ装置は、第１及び第２上部ビットラインと、第１
及び第２上部ワードラインと、第１及び第２上部基準ワ
ードラインと、それぞれ直列に連結されている１つのア
クセストランジスタ及び強誘電体キャパシタよりなり、
それに含まれるアクセストランジスタのゲートは対応さ
れる前記上部ワードラインに連結される第１及び第２上
部動作メモリセルと、各々２つの基準セルトランジスタ
及び２つの基準セル強誘電体キャパシタよりなり、１つ
の基準セルトランジスタと１つの基準セル強誘電体キャ
パシタとが前記第１及び第２上部ビットラインの間に相
互直列に連結され、各基準セルトランジスタのゲート等
は対応される前記上部基準ワードラインに連結されてお
り、相互対称的に前記第１及び第２上部ビットラインの
間に連結される第１及び第２上部基準セルと、第１及び
第２下部ビットラインと、第１及び第２下部ワードライ
ンと、第１及び第２下部基準ワードラインと、それぞれ
直列に連結されている１つのアクセストランジスタ及び
１つの強誘電体キャパシタよりなり、それに含まれるア
クセストランジスタのゲートは対応される前記下部ワー
ドラインに連結される第１及び第２下部動作メモリセル
と、各々２つの基準セルトランジスタ及び２つの基準セ
ル強誘電体キャパシタよりなり、１つの基準セルトラン
ジスタと１つの基準セル強誘電体キャパシタとが前記第
１及び第２下部ビットラインの間に相互直列に連結さ
れ、各基準セルトランジスタのゲート等は対応される前
記下部基準ワードラインに連結されており、相互対称的
に前記第１及び第２下部ビットラインの間に連結される
第１及び第２下部基準セルとを具備し、前記第１上部動
作メモリセルに対した読出／書込動作時においては前記
第１上部ワードラインがアクティブされ、前記第１上部
ビットラインにデータ信号が入出力され、前記第１下部
ビットラインに反転データ信号が入出力され、前記第２
上部ビットラインにプレート電圧が印加され、前記第１
下部基準セルが活性化され、前記第２上部動作メモリセ
ルに対した読出／書込動作時においては前記第２上部ワ
ードラインがアクティブされ、前記第２上部ビットライ
ンにデータ信号が入出力され、前記第２下部ビットライ
ンに反転データ信号が入出力され、前記第１上部ビット
ラインにプレート電圧が印加され、前記第１下部基準セ
ルが活性化され、前記第１下部動作メモリセルに対した
読出／書込動作時においては前記第１下部ワードライン
がアクティブされ、前記第１下部ビットラインにデータ
信号が入出力され、前記第１上部ビットラインに反転デ
ータ信号が入出力され、前記第２下部ビットラインにプ
レート電圧が印加され、前記第１上部基準セルが活性化
され、前記第２下部動作メモリセルに対した読出／書込
動作時においては前記第２下部ワードラインがアクティ
ブされ、前記第２下部ビットラインにデータ信号が入出
力され、前記第２上部ビットラインに反転データ信号が
入出力され、前記第１下部ビットラインにプレート電圧
が印加され、前記第２上部基準セルがダミーセルとして
作用することを特徴とする。

【００２４】本発明の実施の形態による不揮発性強誘電
体メモリ装置は、前記第１及び第２上部ビットラインの
間に連結されている上部ビットライン等化器と、前記第
１及び第２下部ビットラインの間に連結されている下部
ビットライン等化器をさらに含む。また、不揮発性強誘
電体メモリ装置は上部センスアンプライン及び下部セン
スアンプラインと、前記上部センスアンプラインと前記
下部センスアンプラインとに結合され、それに示される
電圧差を増幅するセンス増幅器をさらに具備しうる。

【００２５】本発明の実施の形態による不揮発性強誘電
体メモリ装置は、データライン、反転データライン及び
プレートラインを指定するため、上部及び下部ビットラ
イン選択スイッチ、上部及び下部プレートライン選択ス
イッチ、上部及び下部隔離スイッチがさらに含まれてい
る。また、各ビットラインを接地レベルにプリチャージ
させるための上部及び下部ビットラインプリチャージャ
が提供され、データの入出力を制御するための上部及び
下部データ入出力スイッチが提供される。

【００２６】前記さらに他の目的を達成するため、本発
明による不揮発性強誘電体メモリ装置の駆動方法は、１
つのアクセストランジスタ及び１つの強誘電体キャパシ
タよりなる動作メモリセルと２つの基準セルアクセスト
ランジスタ及び２つの基準セル強誘電体キャパシタより
なる基準セルを含む不揮発性強誘電体メモリ装置におけ
るデータ読出動作を行う方法において、外部から印加さ
れるアドレスに基づき、前記動作メモリセルに連結され
ている１対のビットラインのうち何れか１本をデータラ
インとして指定し、残り１本をプレートラインとして指
定し、前記基準セルに連結されている１対のビットライ
ンのうち何れか１つを反転データラインとして指定し、
残り１本をプレートラインとして指定する工程と、前記
プレートラインにプレート電圧を印加して前記データラ
イン及び前記反転データラインにチャージシェアリング
を起こす工程と、前記チャージシェアリングの結果で前
記データライン及び反転データラインに示される電圧差
を増幅させる工程と、前記データライン及び反転データ
ラインの電圧を出力する工程とを具備することを特徴と
する。

【００２７】不揮発性強誘電体メモリ装置の駆動方法の
実施の形態によれば、前記基準セルに連結されているプ
レートラインを電気的に２部分に分ける工程と、前記２
部分のうち基準セルに電気的に接続されない部分と前記
反転データラインを電気的に結合させ反転データライン
のビットラインキャパシタンスを２倍に増加させる工程
とが含まれる。また、前記データライン、反転データラ
イン及びプレートラインを指定する工程は外部から印加
されるローアドレスの最上位ビットとカラムアドレスの
最下位ビットにより行われる。

【００２８】前記さらに他の目的を達成するための本発
明による不揮発性強誘電体メモリ装置の駆動方法は、そ
れぞれ１つのアクセストランジスタ及び１つの強誘電体
キャパシタよりなる複数の動作メモリセルと各々２つの
基準セルアクセストランジスタ及び２つの基準セル強誘
電体キャパシタよりなる複数の基準セルを有する不揮発
性強誘電体メモリ装置においてデータの読出動作を行う
方法において、外部から印加されるアドレスに応じて複
数のビットラインのうちデータライン、反転データライ
ンを指定する工程と、外部から印加されるアドレスに応
じて複数のビットラインのうちプレートラインを指定す
る工程と、データライン、反転データライン及びプレー
トラインをフローティングさせる工程と、前記アクセス
トランジスタ及び前記基準セルアクセストランジスタを
選択的にアクティブさせる工程と、プレートラインを通
して選択された動作メモリセル及び基準セルにプレート
電圧を印加する工程と、データライン及び反転データラ
インに誘起された電圧をセンシングする工程とを具備す
る。

【００２９】前記さらに他の目的を達成するため、本発
明による不揮発性強誘電体メモリ装置の駆動方法は、１
つのアクセストランジスタ及び１つの強誘電体キャパシ
タよりなる動作メモリセルと２つの基準セルアクセスト
ランジスタ及び２つの基準セル強誘電体キャパシタより
なる基準セルを含む不揮発性強誘電体メモリ装置におけ
るデータ書込動作を行う方法において、外部から印加さ
れるアドレスに基づき、前記動作メモリセルに連結され
ている１対のビットラインのうち何れか１本をデータラ
インとして指定し、残り１本をプレートラインとして指
定し、前記基準セルに連結されている１対のビットライ
ンのうち何れか１つを反転データラインとして指定し、
残り１本をプレートラインとして指定する工程と、書込
もうとするデータ信号及び反転データ信号を前記データ
ライン及び前記反転データラインに印加する工程と、前
記データライン及び前記反転データラインの電圧差を増
幅させる工程と、前記プレートラインにプレート電圧を
印加する工程と、前記データライン、反転データライン
及びプレートラインを接地レベルにプリチャージさせる
工程とを含む。

【００３０】前記さらに他の目的を達成するため、本発
明による他の不揮発性強誘電体メモリ装置の駆動方法
は、それぞれ１つのアクセストランジスタ及び１つの強
誘電体キャパシタよりなる複数の動作メモリセルと各々
２つの基準セルアクセストランジスタ及び２つの基準セ
ル強誘電体キャパシタよりなる複数の基準セルを有する
不揮発性強誘電体メモリ装置を駆動する方法において、
外部から印加されるアドレスに応じて複数のビットライ
ンのうちデータライン、反転データラインを指定する工
程と、外部から印加されるアドレスに応じて複数のビッ
トラインのうちプレートラインを指定する工程と、接地
レベルにプリチャージされている前記データライン、反
転データライン及びプレートラインをフローティングさ
せる工程と、前記データライン及び反転データラインに
データ信号及び反転データ信号を印加する工程と、前記
データライン及び反転データラインの電圧差を増幅させ
る工程と、選択された動作メモリセルのアクセストラン
ジスタをターンオンさせる工程と、前記プレートライン
にプレート電圧を印加する工程と、前記データライン、
反転データライン及びプレートラインを接地レベルにプ
リチャージさせる工程と、前記選択されたアクセストラ
ンジスタをターンオフさせる工程とを具備することを特
徴とする。

【００３１】即ち、本発明による不揮発性強誘電体メモ
リ装置においてビットラインはそれに隣接しているメモ
リセルをアクセスする場合にプレートラインまたは反転
ビットラインとして使用されるための構造を有する。

【００３２】

【発明の実施の形態】以下、添付した図面に基づき本発
明の望ましい実施の形態等を詳しく説明する。＜本実施の形態によるメモリセル及び不揮発性強誘電体
メモリ装置の構成例＞図５は、本実施の形態による不揮
発性強誘電体メモリ装置の単位メモリセル構造を示した
ものである。

【００３３】１つのメモリセルは、１つのアクセストラ
ンジスタ301及び強誘電体キャパシタ302で構成されてい
る。アクセストランジスタ301の第１ドレイン／ソース
はビットラインBL0に連結されており、ゲートはワード
ラインWLに連結されており、第２ドレイン／ソースは強
誘電体キャパシタ302の一端に連結されている。強誘電
体キャパシタ302の他端はビットラインBL1に連結されて
いる。

【００３４】このような構造において、データ信号はビ
ットラインBL0及びビットラインBL1のうち予め決められ
た何れか１つに入出力される。例えば、ビットラインBL
0にデータ信号が入出力される場合は、ビットラインBL1
はプレートラインとして作用する。ここで、ビットライ
ン(BL1）は他のメモリセル(図示せず)をアクセスする場
合にはデータラインとして使用される。

【００３５】図５において、アクセストランジスタ301
はNMOSトランジスタで構成されている。強誘電体キャパ
シタ302は、その両端に印加される電圧により第１また
は第２分極状態にプログラムされ、強誘電体キャパシタ
302の両端に印加される電圧が0［vo1t］の場合にはプロ
グラムされた分極状態がそのまま保たれることになる。

【００３６】メモリセル300に対する読出動作において
は、まずビットラインが0［vo1t］にプリチャージされ
る。それから、ワードライン（WL）に“ハイ”レベルの
信号を印加して、ビットライン(BL0）が強誘電体キャパ
シタ302に電気的に結合されるようにする。プレートラ
インとして指定されたビットラインに、プレート電圧
(例えば、5［vo1t］)を印加する。データラインに示さ
れる電圧は強誘電体キャパシタ302の分極状態により変
わり、これをセンシングしてデータを出力する。例え
ば、ビットラインBL0がデータラインとして指定され、
ビットラインBL1がプレートラインとして指定される場
合は、プレート電圧をビットラインBL1に印加し、プレ
ート電圧によりビットラインBL0に示される電圧をセン
シングしてデータを読出すことになる。

【００３７】メモリセル300に対した書込動作のための
アクセスは、ワードラインWLに“ハイ”レベルの信号を
印加してアクセストランジスタ301をターンオンさせ
る。ビットラインのうち予め指定された１本のビットラ
インにデータ信号を印加し、残りビットラインにはプレ
ート電圧を印加する。そして、強誘電体キャパシタ302
を、その両端に印加されるデータ信号の電圧とプレート
電圧とのレベル差によりプログラムする。

【００３８】ここで、強誘電体キャパシタ302のプログ
ラムに必要な電圧の大きさは、強誘電体キャパシタを構
成する強誘電性物質の結合比により変わる。例えば、PZ
Tと酸化シリコンとの結合比によりプログラム電圧の大
きさが変わる。図６は、本実施の形態による不揮発性強
誘電体メモリ装置を示した回路図である。

【００３９】動作メモリセル310は、１つのアクセスト
ランジスタ311及び１つの強誘電体キャパシタ３１２で
構成されている。アクセストランジスタ311の第１ドレ
イン/ソースはビットラインBL0に連結されており、第２
ドレイン/ソースは強誘電体キャパシタ312の一端に連結
されており、ゲートはワードラインWLに連結されてい
る。強誘電体キャパシタ312の他端は、ビットラインBL1
に連結されている。図７は動作メモリセルの他の構成を
示したものであって、１つのアクセストランジスタ313
及び１つの強誘電体キャパシタ314で構成されている。
アクセストランジスタ313のドレイン/ソース経路は強誘
電体キャパシタ314とビットラインBL1との間に形成さ
れ、そのゲートはワードラインWLに連結されている。図
５及び図６に示されている動作メモリセルにおいて、デ
ータは強誘電体キャパシタの分極状態で貯蔵される。.
再び、図６を参照すれば、ビットラインプリチャージ32
0は、NMOSトランジスタ321、322、323、324で構成され
ている。NMOSトランジスタ321のドレインはビットライ
ンBL0に連結されており、ソースは接地されており、ゲ
ートにビットラインプリチャージャイネーブル信号BLN
が印加される。NMOSトランジスタ322のドレインはビッ
トラインBL1に連結されており、ソースは接地されてお
り、ゲートにビットラインプリチャージイネーブル信号
BLNが印加される。NMOSトランジスタ323のドレインはビ
ットラインCBL0に連結されており、ソースは接地されて
おり、ゲートにビットラインプリチャージイネーブル信
号BLNが印加される。NMOSトランジスタ324のドレインは
ビットラインCBL1に連結されており、ソースは接地され
ており、ゲートにビットラインプリチャージイネーブル
信号BLNが印加される。従って、ビットラインプリチャ
ージャイネーブル信号BLNが“ハイ”レベルとなると、N
MOSトランジスタ321、322、323、324がターンオンされ
て、ビットラインBL0、BL1、CBL0、CBL1が接地電圧レベ
ルにプリチャージされる。

【００４０】基準セル330は、ビットラインCBL0とビッ
トラインCBL1との間に連結されており、基準ワードライ
ンRWLによりアクセスされる。即ち、基準ワードラインR
WLがアクティブにされ、ビットラインCBL1にプレート電
圧が印加されると、データ“1”の電圧とデータ“0”の
電圧の中間値をビットラインCBL0が示すようにする。セ
ンス増幅器340は、ビットラインBL0とビットラインCBL0
との間に連結されており、センス増幅器イネーブル信号
LSAENがアクティブの場合に、ビットラインBL0とビット
ラインCBL0との電圧差をセンスして増幅させる。

【００４１】図６において、ビットラインBL0はデータ
ラインとして作用し、ビットラインCBL0は反転データラ
インとして作用し、ビットラインBL1及びビットラインC
BL1はプレートラインとして作用する。しかし、ビット
ラインBL0、ビットラインBL1、ビットラインCBL0及びビ
ットラインCBL1は、他の動作メモリセルに対してはその
役割が相互に変わる。特に、ビットラインBL1及びビッ
トラインCBL1はプレートラインとしてのみ作用するので
はなく、他の動作メモリセル（図示せず）に対したデー
タ読出/書込動作ではデータライン及び反転データライ
ンとして作用することとなる。

【００４２】＜本実施の形態によるメモリセル及び不揮
発性強誘電体メモリ装置の他の構成例＞図８は、他の実
施の形態による不揮発性強誘電体メモリ装置を示した回
路図である。動作メモリセル310は、１つのアクセスト
ランジスタ311及び１つの強誘電体キャパシタ312よりな
る。アクセストランジスタ311は、それ自体の第１ドレ
イン/ソースがビットラインBL0に連結されており、第２
ドレイン/ソースが強誘電体キャパシタ312に連結されて
おり、その自体のゲートがワードラインWLに連結されて
いるNMOSトランジスタで構成されている。強誘電体キャ
パシタ312はヒステリシス特性を示し、アクセストラン
ジスタ311の第２ドレイン/ソースとビットラインBL1と
の間に連結されている。このような動作メモリセルは図
７に示されたように構成されうる。

【００４３】基準セル350は、２つの基準セルアクセス
トランジスタ351、353と２つの基準セル強誘電体キャパ
シタ352、354で構成されている。基準セルアクセストラ
ンジスタ351の第１ドレイン/ソースはビットラインCBL0
に連結されており、ゲートは基準ワードラインRWLに連
結されている。基準セル強誘電体キャパシタ352の一端
は基準セルアクセストランジスタ351の第２ドレイン/ソ
ース及び基準セルデータ書込ライン355に共通連結され
ており、基準セル強誘電体キャパシタ352の他端はビッ
トラインCBL1’に連結されている。同様に、基準セルア
クセストランジスタ353の第１ドレイン/ソースはビット
ラインCBL0に連結されており、ゲートは基準ワードライ
ンRWLに連結されている。基準セル強誘電体キャパシタ3
54の一端は基準セルアクセストランジスタ353の第２ド
レイン/ソース及び基準セル反転データ書込ライン356に
共通連結されており、基準セル強誘電体キャパシタ354
の他端はビットラインCBL1’に連結されている。

【００４４】センス増幅器340は、ビットラインBL0とビ
ットラインCBL0との間に連結されており、センス増幅器
イネーブル信号LSAENがアクティブの場合に、ビットラ
インBL0とビットラインCBL0の電圧差をセンスして増幅
させる。センス増幅器341はビットラインBL1とビットラ
インCBL1との間に連結されているものであって、他の動
作セル（図示せず）に対したアクセスのためのものであ
る。

【００４５】ビットラインプリチャージ器320は、４つ
のNMOSトランジスタ321、322、323、324よりなる。各NM
OSトランジスタのドレインは対応されるビットラインに
連結されており、ソースは接地されており、ゲートには
ビットラインプリチャージイネーブル信号BLNが印加さ
れる。そこで、ビットラインプリチャージイネーブル信
号BLNが“ハイ”レベルにアクティブされる、と対応さ
れるビットラインの電圧を接地にプリチャージさせる。

【００４６】ビットライン等化器360は、１つのNM0Sト
ランジスタ361で構成される。NMOSトランジスタ361の第
１ドレイン/ソースはビットラインCBL0に連結されてお
り、第２ドレイン/ソースはビットラインCBL1に連結さ
れており、ゲートにはビットライン等化器イネーブル信
号REQが印加される。そこで、ビットライン等化器イネ
ーブル信号REQが“ハイ”レベルの場合にターンオンさ
れて、ビットラインCBL0及びビットラインCBL1を電気的
に連結させる。

【００４７】隔離スイッチ370は、ビットラインCBL1上
に連結されており、隔離スイッチ制御信号ISがインアク
ティブの場合に隔離スイッチはオフされる。隔離スイッ
チ370がオフされると、ビットラインCBL1は基準セルと
連結されている部分CBL1'とそうでない部分CBL1''で電
気的に分離される。隔離スイッチ371は、他の動作セル
（図示せず）に対するアクセスのためのものである。複
数の隔離スイッチのうち何れを各々ターンオンまたはタ
ーンオフさせるかは、動作メモリセルと基準セルの配列
により変わる。隔離スイッチのうちオフされるのは基準
セルに連結されており、オンされる隔離スイッチは動作
メモリセルに連結される。従って、複数の隔離スイッチ
は外部から印加されるアドレス情報により選択的にオン
/オフされうる。

【００４８】図８に示されている不揮発性強誘電体メモ
リ装置における読出動作を図９に基づき説明する。ま
ず、外部から印加されるアドレスをデコーディングし
て、その結果により複数のビットラインのうちデータラ
イン、反転データライン、プレートラインを指定し、隔
離スイッチ370をオフさせる。図８において、メモリセ
ル310をアクセスするためには、ビットラインBL0がデー
タラインとして指定され、ビットラインCBL0が反転デー
タラインとして指定され、ビットラインBL1及びビット
ラインCBL1がプレートラインとして指定される。ビット
ラインCBL1は、基準セルに連結されている部分CBL1'と
連結されていない部分CBL1''とに電気的に分けられる。
ビットラインプリチャージャイネーブル信号BLNが“ハ
イ”レベルになると、ビットラインBL0、BL1、CBL0、CB
L1''が0［volt］にプリチャージされる。これは、その
前にビットライン上に貯蔵されている電荷を放電するこ
とにより、正確なデータ読出動作を行うためのものであ
る。ビットラインプリチャージイネーブル信号BLNが
“ロー”レベルになると、ビットラインがフローティン
グ状態となる。この際、ワードラインWL及び基準ワード
ラインRWLに“ハイ”レベルが印加され、アクセストラ
ンジスタ311及び基準セルアクセストランジスタ351、35
3がターンオンされる。そこで、強誘電体キャパシタ312
がビットラインBL0に電気的に結合され、基準セル強誘
電体キャパシタ352、354がビットラインCBL0に電気的に
結合される。

【００４９】アクセストランジスタ311及び基準セルア
クセストランジスタ351、353がターンオンされている状
態において、ビットライン等化器イネーブル信号REQが
“ハイ”レベルにアクティブされると、ビットラインCB
L0及びビットラインCBL1''が電気的に連結される。そこ
で、ビットラインCBL0及びビットラインCBL1''が反転デ
ータラインとして作用し、ビットラインCBL1'がプレー
トラインとして作用することになる。ここで、ビットラ
インCBL1'の長さがビットラインCBL1''の長さに比べて
極めて短ければ、結果的に、反転データラインのキャパ
シタンスが２倍に増加することになる。また、ビットラ
インBL0のキャパシタンスとビットラインCBL0のキャパ
シタンスとが同一であると仮定すれば、データラインの
キャパシタンスをC_BLとし、反転データラインのビット
ラインキャパシタンスは２C_BLで示しうる。

【００５０】プレートラインとして指定されたビットラ
インBL1及びビットラインCBL1'にプレート電圧（例え
ば、5［vo1t］）を印加する。プレート電圧が印加され
ると、動作メモリセルの強誘電体キャパシタ312の分極
状態による電圧レベルが、ビットラインBL0に示され
る。さらに具体的に説明すれば、強誘電体キャパシタ31
2にデータ“1”（即ち、図１のＳ４状態）が貯蔵されて
いると、強誘電体キャパシタ312は図１のＳ６状態に遷
移すながら、ビットラインBL0は次の数式3のような電圧
レベルを有することになる。

【００５１】

【数３】前記数式３において、C_BLはビットラインBL0のキャパシ
タンスを示す。一方、強誘電体キャパシタ312にデータ
“0”（即ち、図１のＳ１状態）が貯蔵されていると、
強誘電体キャパシタ312は図１のＳ６状態に遷移する。
しかし、Ｓ１状態とＳ６状態とにおいて強誘電体キャパ
シタ312に蓄積される電荷量の差がないため、ビットラ
インBL0の電圧レベルは前の値（即ち、接地レベル）を
そのまま保つことになる。

【００５２】基準セル強誘電体キャパシタ352、354は相
反のデータを貯蔵している。例えば、基準セル強誘電体
キャパシタ352にはデータ“1”が貯蔵されており、基準
セル強誘電体キャパシタ354はデータ“0”が貯蔵されて
いる。また、強誘電体キャパシタ352、354のキャパシタ
ンスは、動作メモリセルのアクセストランジスタ311ま
たは313のキャパシタンスと実質的に同一に構成され
る。ここで、データラインのキャパシタンスをC_BLとす
ると、反転データラインのビットラインキャパシタンス
は２C_BLであるため、反転データラインにはデータ“0”
の電圧レベルとデータ“1”の電圧レベルの中間レベル
が示される。

【００５３】さらに具体的に説明すれば、基準セル強誘
電体キャパシタ352は、図１のＳ４状態からＳ６状態に
遷移しながら、2Q_Rの電荷量を反転データラインCBL0、C
BL1''に伝達し、基準セル強誘電体キャパシタ354は図１
のＳ１状態からＳ６状態に遷移しながら、ほぼ0の電荷
量を反転データラインCBL0、CBL1''に伝達する。従っ
て、反転データラインに伝達される総電荷量は2Q_Rであ
り、反転データラインのキャパシタンスは2C_BLであるた
め、反転データラインの電圧レベルは次の数式4のよう
に示しうる。

【００５４】

【数４】次いで、ビットラインBL1及びビットラインCBL1'に印加
される電圧を接地レベルにダウンさせる。こうすれば、
強誘電体キャパシタ312及び基準セル強誘電体キャパシ
タ352、354は、全て図１のＳ１状態となる。引続き、ビ
ットライン等化器イネーブル信号REQを“ロー”レベル
に非活性化させて、ビットラインCBL0とビットラインCB
L1''を電気的に断線させる。また、基準ワードラインRW
Lを“ロー”レベルに非活性化させ、基準セル強誘電体
キャパシタ352、354をビットラインCBL0と電気的に断線
させる。

【００５５】次いで、センス増幅器イネーブル信号LSAE
Nを“ハイ”レベルにアクティブさせる。センス増幅器3
40は、データラインとして作用するビットラインBL0及
び反転データラインとして作用するビットラインCBL0に
示された電圧差をセンスして増幅させる。従って、動作
メモリセル310にデータ“1”が貯蔵されていると、ビッ
トラインBL0はロジック“ハイ”レベルとなり、動作メ
モリセル310にデータ“0”が貯蔵されいると、ビットラ
インBL0はロジック“ロー”レベルとなる。この際、ビ
ットラインBL1は接地レベルに固定されているため、デ
ータ“1”を貯蔵した強誘電体キャパシタ312は図１のＳ
３状態となり、データ“0”を貯蔵した強誘電体キャパ
シタ312は図１のＳ１状態となる。センス増幅器により
増幅されたビットラインBL0及びビットラインCBL0の電
圧レベルが、各々データ信号及び反転データ信号として
出力される。

【００５６】一方、基準ワードラインRWLが“ロー”レ
ベルになって、ビットラインCBL0と基準セル強誘電体キ
ャパシタ352、354が電気的に断線された状態で、基準セ
ルデータラインRFDINに“ハイ”レベルを印加し、反転
基準セルデータラインRFDINBに“ロー”レベルを印加す
る。また、プレートラインとして指定されたビットライ
ンCBL1'にプレート電圧が印加される。通常、プレート
電圧はフル電源レベル(fu11 VCC)を有するように設計さ
れる。即ち、VCCが5［vo1t］ならプレート電圧は5［vo1
t］であり、VCCが3［volt］ならプレート電圧も3［vo1
t］となることが一般的である。そこで、基準セル強誘
電体キャパシタ352は図１のＳ３状態となり、基準セル
強誘電体キャパシタ354は図１のＳ６状態となる。

【００５７】次いで、ビットラインCBL1'が接地レベル
となり、基準セルデータラインRFDIN及び基準セル反転
データラインRFDlNBが全て接地されると、基準セル強誘
電体キャパシタ352は図１のＳ４状態となり、基準セル
強誘電体キャパシタ354は図１のＳ１状態となる。即
ち、基準セル強誘電体キャパシタ352、354は、各々デー
タ“1”及びデータ“0”に復旧される。

【００５８】最後に、ビットラインプリチャージイネー
ブル信号BLNが“ハイ”レベルとなり、動作メモリセル
に連結されたワードラインWLが“ロー”レベルに非活性
化される。図８に示されている不揮発性強誘電体メモリ
装置における書込動作を図１０に基づき説明する。

【００５９】まず、外部から印加されるアドレスをデコ
ーディングしてその結果により複数のビットラインのう
ちデータライン、反転データライン、プレートラインを
指定し、隔離スイッチ370をオフさせる。図８において
動作メモリセル310をアクセスしようとする場合に、前
記ラインの指定方式は図９の説明と同一である。ビット
ラインプリチャージイネーブル信号BLNが“ハイ”レベ
ルにアクティブされると、ビットラインBL0、BL1、CBL
0、CBL1は接地レベルにプリチャージされる。

【００６０】このような状態において、ビットラインプ
リチャージイネーブル信号BLNを“ロー”レベルに非活
性化し、ビットラインBL0、BL1、CBL0、CBL1をフローテ
ィングさせる。次いで、データラインとして指定された
ビットラインBL0に書込もうとするデータ信号を印加
し、反転データラインとして指定されたビットラインCB
L0に反転データ信号を印加する。この際、センス増幅器
イネーブル信号LSAENは“ハイ”レベルにアクティブさ
れる。動作メモリセル310のアクセスのため、ワードラ
インWLを“ハイ”レベルにアクティブさせ、強誘電体キ
ャパシタ312がビットラインBL0に電気的に連結されるよ
うにする。一方、基準ワードラインRWLは持続的に“ロ
ー”レベルの非活性状態を保たせる。

【００６１】ここで、ビットラインBL0に“ハイ”レベ
ルのデータ信号が印加されると、強誘電体キャパシタ31
2は図１のＳ３状態となり、ビットラインBL0に“ロー”
レベルのデータ信号が印加されると強誘電体キャパシタ
312の両端の電圧差がないので状態遷移はない。ワード
ラインWLがアクティブでありデータ信号及び反転データ
信号が印加されている状態で、プレートラインとして指
定されたビットラインBL1及びビットラインCBL1'にプレ
ート電圧を印加する。ここで、データラインとして指定
されたビットラインBL0に“ハイ”レベル信号が印加さ
れる場合、強誘電体キャパシタ312は図１のＳ３状態か
らＳ４状態となる。反面、ビットラインBL0に“ロー”
レベル信号が印加される場合には、強誘電体キャパシタ
312はＳ６状態となる。以降、プレートラインとして指
定されたビットラインBL1及びビットラインCBL1'を接地
レベルにし、引続き、ワードラインWLを“ロー”レベル
に非活性化させる。そこで、ビットラインBL0に“ハ
イ”レベルが印加される場合に、強誘電体キャパシタ31
2は図１のＳ３状態を経て再びＳ４状態に遷移する。一
方、ビットラインBL0に“ロー”レベルが印加される場
合、強誘電体キャパシタ312は図１のＳ１状態となる。

【００６２】＜本実施の形態によるメモリセルアレー及
び不揮発性強誘電体メモリ装置の構成例＞図１１は、さ
らに他の実施の形態による不揮発性強誘電体メモリ装置
を示したものであって、特に動作メモリセルアレーを示
したものである。図１１において、１つの動作メモリセ
ルは、１つのアクセストランジスタと１つの強誘電体キ
ャパシタで構成されている。複数の動作メモリセルが直
交する複数のビットラインBL0、BL1、...BLn-1、BLnと
複数のワードラインWLO-L、WLO-R、...、WLm-L、WLm-R
とに対応して、マトリックス的に配列されている。動作
メモリセルにおいて、強誘電体キャパシタはアクセスト
ランジスタのドレイン/ソース経路を介して隣接したビ
ットラインの間に連結されている。

【００６３】図１１において、動作メモリセル410のア
クセストランジスタ411は第１ドレイン/ソースがビット
ラインBL0に連結されており、強誘電体キャパシタ412は
アクセストランジスタ411の第２ドレイン/ソースとビッ
トラインBL1の間に連結されている。アクセストランジ
スタ411のゲートはワードラインWL0-Lに連結されてい
る。一方、動作メモリセル420において、アクセストラ
ンジスタ421の第１ドレイン/ソースはビットラインBL1
に連結されており、強誘電体キャパシタ422はアクセス
トランジスタ421の第２ドレイン/ソースとビットライン
BLOとの間に連結されている。アクセストランジスタ421
のゲートはワードラインWL0-Rに連結されている。即
ち、動作メモリーセル410と動作メモリセル420は相互対
称になる構造を有している。

【００６４】このような構造において、動作メモリセル
410をアクセスしようとすれば、ワードラインWLO-Lを
“ハイ”レベルにアクティブさせ、ビットラインBL0を
データラインとして使用し、ビットラインBL1をプレー
トラインとして使用することになる。一方、動作メモリ
セル420をアクセスする場合には、ワードラインWLO-Rを
“ハイ”レベルにアクティブさせ、ビットラインBL1を
データラインとして使用し、ビットラインBL0をプレー
トラインとして使用することになる。ここで、残りビッ
トラインは接地レベルを保つことになる。

【００６５】従って、同一なワードラインに連結されて
いる動作メモリセルのアクセストランジスタがターンオ
ンされるが、アクセスされる動作メモリセルの強誘電体
キャパシタにのみプレート電圧が印加され、残り動作メ
モリセルの強誘電体キャパシタにはプレート電圧が印加
されない。さらに具体的に説明すれば、動作メモリセル
410をアクセスする場合、ワードラインWL0-Lが“ハイ”
レベルにアクティブされ、残りワードラインは“ロー”
レベルを保つことになる。従って、アクセストランジス
タ421、431、441は全てターンオフ状態を保つため、強
誘電体キャパシタ422、432、442の一端はフローティン
グ状態となる。一方、ビットラインBL0はデータ信号が
入出力され、ビットラインBL1はプレート電圧が印加さ
れるが、残りビットラインは全て接地レベルを保つので
動作メモリセル450、460、470、480に含まれる強誘電体
キャパシタには0［vo1t］が印加される。よって、アク
セスされない強誘電体キャパシタが不要に動作サイクル
に晒されない。

【００６６】図１２は、さらに他の実施の形態による不
揮発性強誘電体メモリ装置を示した図面である。図１２
において、動作メモリセル310Lはアクセストランジスタ
31lLと強誘電体キャパシタ312Lで構成されており、動作
メモリセル310Rはアクセストランジスタ31lRと強誘電体
キャパシタ312Rで構成されている。基準セル350Lは、２
つの基準セルアクセストランジスタ351L、353L、及び２
つの基準セル強誘電体キャパシタ352L、354Lで構成され
ており、基準セル350Rは、２つの基準セルアクセストラ
ンジスタ351R、353R、及び２つの基準セル強誘電体キャ
パシタ352R、354Rで構成されている。

【００６７】動作メモリセル310Lをアクセスする場合、
ワードラインWL0が“ハイ”レベルにアクティブされ、
ビットラインBL0がデータラインとして指定され、ビッ
トラインCBL0が反転データラインとして指定され、ビッ
トラインBL1及びビットラインCBL1がプレートラインと
して使用される。動作メモリセル310Lに対した読出動作
を行う場合には、基準ワードラインRWL0が“ハイ”レベ
ルにアクティブされて基準セル350Lがアクセスされ、隔
離スイッチ370がターンオフされ、隔離スイッチ371はタ
ーンオン状態を保つ。また、ビットライン等化器イネー
ブル信号REQが“ハイ”レベルにアクティブされてNMOS
トランジスタ361がターンオンされる。従って、動作メ
モリセル310Lに対した読出動作においては、ビットライ
ンCBL1のうち基準セルに連結されている部分CBL1'がプ
レートラインとして作用し、ビットラインCBL1の残り部
分はビットラインCBL0と共に反転データラインとして作
用する。データ信号及び反転データ信号はセンス増幅器
340により増幅される。また、読出動作において基準セ
ルのデータを復旧するため、基準ワードラインRWL0が
“ロー”レベルとなって、ビットラインCBL0と基準セル
強誘電体キャパシタ352L、354Lが電気的に断線された状
態で、基準セルデータラインRFDINLに“ハイ”レベルを
印加し、反転基準セルデータラインRFDINBLに“ロー”
レベルを印加する。

【００６８】動作メモリセル31OLに対した読出/書込動
作のより具体的な内容は図９及び図10の説明と類似して
いる。一方、動作メモリセル310Rに対した読出動作を説
明する。図１２においてメモリセル310Rをアクセスする
ためには、ビットラインBL1がデータラインとして指定
され、ビットラインCBL1が反転データラインとして指定
されて、ビットラインBL0及びビットラインCBL0がプレ
ートラインとして指定される。隔離スイッチ371はター
ンオフされ、隔離スイッチ370はターンオン状態を保
つ。それから、ビットラインCBL0は基準セルに連結され
ている部分CBL0'と連結されていない部分CBLO''とに電
気的に分けられる。

【００６９】ビットラインプリチャージイネーブル信号
BLNが“ハイ”レベルとなると、ビットラインBL0、BL
1、CBLO''、CBL1がO［volt］にプリチャージされる。ビ
ットラインプリチャージイネーブル信号BLNが“ロー”
レベルになれば、ビットラインがフローティング状態と
なる。ビットラインのフローティング状態で、ワードラ
インWLl及び基準ワードラインRWL1に“ハイ”レベルが
印加され、アクセストランジスタ31lR及び基準セルアク
セストランジスタ351R、353Rがターンオンされる。そこ
で、強誘電体キャパシタ312RがビットラインBL1に電気
的に結合され、基準セル強誘電体キャパシタ352R、354R
がビットラインCBL1’に電気的に結合される。この際、
アクセストランジスタ31lL及び基準セルアクセストラン
ジスタ351L、353Lはターンオフ状態を保つことになる。
従って、強誘電体キャパシタ312L及び基準セル強誘電体
キャパシタ352L、354Lは、動作メモリセル310Rに対する
読出動作の間にどんな影響も与えられない。

【００７０】アクセストランジスタ31lR及び基準セルア
クセストランジスタ351R、353Rがターンオンされている
状態で、ビットライン等化器イネーブル信号REQが“ハ
イ”レベルにアクティブされると、ビットラインCBL1及
びビットラインCBLO''が電気的に連結される。そこで、
ビットラインCBL1及びビットラインCBL0''が反転データ
ラインとして作用することになり、ビットラインCBL0'
がプレートラインとして作用することになる。従って、
データラインとして指定されたビットラインBL1のキャ
パシタンスはＣ_BLとなり、ビットラインCBL1及びビット
ラインCBLO''で構成された反転データラインのキャパシ
タンスは２Ｃ_BLとなる。

【００７１】プレートラインとして指定されたビットラ
インBL0及びビットラインCBL0'にプレート電圧(例えば5
［volt］）を印加する。プレート電圧が印加されると、
動作メモリセルの強誘電体キャパシタ312Rの分極状態に
よる電圧レベルがビットラインBL1に示される。基準セ
ル強誘電体キャパシタ352R、354Rは相反するデータを貯
蔵している。また、強誘電体キャパシタ352R、354Rのキ
ャパシタンスは、動作メモリセル310Rのアクセストラン
ジスタ312Rのキャパシタンスと実質的に同一に構成す
る。ここで、データラインのキャパシタンスをC_BLとす
ると、反転データラインのビットラインキャパシタンス
は2C_BLであるため、反転データラインにはデータ“0”
の電圧レベルとデータ“1”の電圧レベルとの中間レベ
ルが示される。

【００７２】次いで、ビットラインWL0及びビットライ
ンCBL0'に印加される電圧を接地レベルにダウンさせ
る。引続き、ビットライン等化器イネーブル信号REQを
“ロー”レベルに非活性化させ、ビットラインCBL1とビ
ットラインCBL0''を電気的に断線させる。また、基準ワ
ードラインRWLlを“ロー”レベルに非活性化させ基準セ
ル強誘電体キャパシタ352R、354RをビットラインCBL1と
電気的に断線させる。次いで、センス増幅器イネーブル
信号LSAENを“ハイ”レベルにアクティブさせる。セン
ス増幅器341は、データラインとして作用するビットラ
インBL1及び反転データラインとして作用するビットラ
インCBL1に示された電圧差をセンスして増幅させる。

【００７３】従って、動作メモリセル310Rにデータ
“1”が貯蔵されていると、ビットラインBL1はロジック
“ハイ”レベルとなり、動作メモリセル310Rにデータ
“0”が貯蔵されていると、ビットラインBL1はロジック
“ロー”レベルとなる。この際、ビットラインBL0は接
地レベルとして固定されている。センス増幅器により増
幅されたビットラインBL1及びビットラインCBL1の電圧
レベルが、各々データ信号及び反転データ信号として出
力される。

【００７４】一方、基準ワードラインRWLlが“ロー”レ
ベルになってビットラインCBL1と基準セル強誘電体キャ
パシタ352R、354Rが電気的に断線された状態で、基準セ
ルデータラインRFDINRに“ハイ”レベルを印加し、反転
基準セルデータラインRFDINBRに“ロー”レベルを印加
する。また、プレートラインとして指定されたビットラ
インCBL0'にプレート電圧を印加する。次いで、ビット
ラインCBL0'が接地レベルとなり、基準セルデータライ
ンRFDINR及び基準セル反転データラインRFDINBRが全て
接地されると、基準セル強誘電体キャパシタ352R、354R
には各々データ“1”及びデータ“0”が復旧される。最
後に、ビットラインプリチャージイネーブル信号BLNが
“ハイ”レベルになり、動作メモリセルに対したワード
ラインWLlが“ロー”レベルに非活性化される。

【００７５】一方、動作メモリセル310Rに対した書込動
作は下記の通りである。まず、ビットラインBL1をデー
タラインとして指定し、ビットラインCBL1を反転データ
ラインとして指定し、ビットラインBL0及びビットライ
ンCBL0をプレートラインとして指定する。また、隔離ス
イッチ371をオフさせ、隔離スイッチ370がターンオン状
態を保たせる。ビットラインプリチャージイネーブル信
号BLNが“ハイ”レベルにアクティブされると、ビット
ラインBLO、BL1、CBL0、CBL1は接地レベルにプリチャー
ジされる。このような状態で、ビットラインプリチャー
ジイネーブル信号BLNを“ロー”レベルに非活性化さ
せ、ビットラインBL0、BL1、CBL0、CBL1をフローティン
グさせる。

【００７６】次いで、データラインとして指定されたビ
ットラインBL1に書込もうとするデータ信号を印加し、
反転データラインとして指定されたビットラインCBL1に
反転データ信号を印加する。この際、センス増幅器イネ
ーブル信号LSAENは“ハイ”レベルにアクティブさせ、
センス増幅器341を動作させる。動作メモリセル310Rに
対したアクセスのためにワードラインWL1を“ハイ”レ
ベルにアクティブさせ、強誘電体キャパシタ312Rをビッ
トラインBL1に電気的に連結させる。一方、基準ワード
ラインRWLlは持続的に“ロー”レベルの非活性状態を保
つようにする。また、ワードラインWL0及び基準ワード
ラインRWL0は持続的に“ロー”レベルを保たせる。

【００７７】ワードラインWLlがアクティブであり、デ
ータ信号及び反転データ信号が印加されている状態で、
プレートラインとして指定されたビットラインBL0及び
ビットラインCBL0'にプレート電圧を印加する。以降、
プレートラインとして指定されたビットラインBL0及び
ビットラインCBL0'を接地レベルにし、引続きワードラ
インWLlを“ロー”レベルに非活性化させる。こうすれ
ば、ビットラインBL1に“ハイ”レベルが印加される場
合に、強誘電体キャパシタ312は図１のＳ４状態にプロ
グラムされ、ビットラインBL1に“ロー”レベルが印加
される場合に、強誘電体キャパシタ312は図１のＳ１状
態にプログラムされる。

【００７８】つまり、動作メモリセル310Lに対した読出
/書込動作と動作メモリセル310Rに対した読出/書込動作
は、相補的に行われる。図１３乃至図１５は、図１２に
示された動作メモリセルの他の構成を示した図面であ
る。図１３において、動作メモリーセル310Lと動作メモ
リセル310RのアクセストランジスタがビットラインBL0
に連結されており、強誘電体キャパシタがビットライン
BL1に連結されている。ここで、アクセストランジスタ
はデータの読出/書込動作の間“ハイ”レベルにアクテ
ィブされ、対応される強誘電体キャパシタドレイン/ソ
ース経路を通してビットラインBL0、BL1に連結されるの
で、アクセストランジスタと強誘電体キャパシタの位置
が相互変わってもデータの読出/書込動作には影響を与
えなくなる。

【００７９】図１４を参照すれば、動作メモリーセル31
0L及び動作メモリセル310Rにおいて、アクセストランジ
スタは各々それら第１ドレイン/ソースがビットラインB
L1に連結されており、強誘電体キャパシタは各々ビット
ラインBL0と対応されるアクセストランジスタの第２ド
レイン/ソースの間に連結されている。図１５におい
て、動作メモリセル310Lのアクセストランジスタはビッ
トラインBL1に連結されており、対応される強誘電体キ
ャパシタはアクセストランジスタとビットラインBLOと
の間に連結されている。動作メモリセル310Rのアクセス
トランジスタはビットラインBL0に連結されており、対
応される強誘電体キャパシタはアクセストランジスタと
ビットラインBL1との間に連結されている。

【００８０】図１３乃至図１５において、動作メモリセ
ル310Lのアクセスのためには、ビットラインBL0がデー
タラインとして指定され、ビットラインBL1がプレート
ラインとして指定される。また、動作メモリセル310Lを
アクセスする場合には、ワードラインWL0が“ハイ”レ
ベルにアクティブされ、動作メモリセル310Rをアクセス
する場合に、はワードラインWL1が“ハイ”レベルにア
クティブされる。

【００８１】＜本実施の形態によるメモリセルアレー及
び不揮発性強誘電体メモリ装置の他の構成例＞図1１６
はさらに他の実施の形態による不揮発性強誘電体メモリ
装置を示したものである。図１６において、動作メモリ
セル310aはアクセストランジスタ31la及び強誘電体キャ
パシタ312aからなっており、動作メモリセル310bはアク
セストランジスタ31lb及び強誘電体キャパシタ312bから
なっている。アクセストランジスタ31laの第１ドレイン
/ソースはビットラインBL0に連結され、第２ドレイン/
ソースは強誘電体キャパシタ312aに連結され、ゲートは
ワードラインWL0に連結されている。強誘電体キャパシ
タ312aはアクセストランジスタ31laの第２ドレイン/ソ
ース及びビットラインBL1の間に連結されている。アク
セストランジスタ31lbの第１ドレイン/ソースはビット
ラインBL1に連結されており、第２ドレイン/ソースは強
誘電体キャパシタ312bに連結されており、ゲートはワー
ドラインW1に連結されている。強誘電体キャパシタ312b
はアクセストランジスタ31lbの第２ドレイン/ソース及
びビットラインBL2の間に連結されている。動作メモリ
セルに含まれるアクセストランジスタは、NMOSトランジ
スタで構成される場合、対応されるワードラインが“ハ
イ”レベルにアクティブされる場合にターンオンされ
る。

【００８２】基準セル350aは、２つの基準セルアクセス
トランジスタ351a、353a、及び２つの基準セルアクセス
トランジスタ352a、354aからなっており、基準セル350b
は２つの基準セルアクセストランジスタ351b、353b、及
び２つの基準セル強誘電体キャパシタ352b、354bよりな
る。基準セルアクセストランジスタ351a、353aはビット
ラインBL0に連結されており、基準セル強誘電体キャパ
シタ352a、354aは各々対応される基準セルアクセストラ
ンジスタ351a、353aとビットラインBL1との間に連結さ
れている。基準セルアクセストランジスタ351b、353bは
ビットラインBL1に連結されており、基準セル強誘電体
キャパシタ352b、354bは各々対応される基準セルアクセ
ストランジスタ352b、353bとビットラインBL2との間に
連結されている。

【００８３】図１６において、動作メモリセル310aに対
した読出動作は次のように行われる。動作メモリセル31
0aをアクセスするためには、ビットラインBL0がデータ
ラインとして指定され、ビットラインCBL0が反転データ
ラインとして指定され、ビットラインBL1及びビットラ
インCBL1がプレートラインとして指定される。隔離スイ
ッチ370aはターンオフされ、他の隔離スイッチはターン
オン状態を保つ。そこでビットラインCBL1は基準セルに
連結されている部分CBL1'と連結されていない部分CBL
1''とに分けられる。ビットラインプリチャージイネー
ブル信号BLNが“ハイ”レベルの場合、ビットラインプ
リチャージ器320に含まれたNMOSトランジスタ321、32
2、323、324、325、326を通して各ビットラインが接地
レベルにフリーチャージされる。このような状態でビッ
トラインプリチャージイネーブル信号BLNが“ロー”レ
ベルになると、ビットラインがフローティング状態とな
る。

【００８４】ビットラインがフローティング状態でワー
ドラインWL0及び基準ワードラインRWL0に“ハイ”レベ
ルが印加され、これによりアクセストランジスタ311a及
び基準セルアクセストランジスタ351a、353aがターンオ
ンされる。それから、強誘電体キャパシタ312aがビット
ラインBL0に電気的に結合することになり、基準セル強
誘電体キャパシタ352a、354aがビットラインCBL0に電気
的に結合することになる。ここで、他の動作メモリセル
に属するアクセストランジスタ及び他の基準セルに属す
る基準セルアクセストランジスタは、全てターンオフ状
態を保つ。これにより、他の動作メモリセル及び他の基
準セルに含まれる強誘電体キャパシタは無駄に動作サイ
クルに晒されなくなる。

【００８５】アクセストランジスタ311a及び基準セルア
クセストランジスタ351a、353aがターンオンされている
状態で、ビットライン等化器イネーブル信号REQ0が“ハ
イ”レベルにアクティブされると、NMOSトランジスタ36
1aがターンオンされてビットラインCBL0及びビットライ
ンCBL1''が電気的に連結される。ここで、ビットライン
CBL0及びビットラインCBL1''が反転データラインとして
作用することになり、ビットラインCBL1'がプレートラ
インとして作用することになる。これは、基準セルに連
結する反転データラインのキャパシタンスを動作メモリ
セルに連結するデータラインのキャパシタンスの２倍と
するためのものである。また、残りのビットライン等化
器イネーブル信号REQ1は“ロー”レベルに非活性状態を
保たせる。

【００８６】プレートラインとして指定されたビットラ
インBL1及びビットラインCBL1'にプレート電圧を印加
し、動作メモリセルの強誘電体キャパシタ312aに貯蔵さ
れたデータに応じた電圧レベルをビットラインBL0に出
力させる。プレート電圧により、反転データラインには
データ“0”の電圧レベルとデータ“1”の電圧レベルと
の中間レベルが示されるが、これは基準セル強誘電体キ
ャパシタ352a、354aが相反するデータを貯蔵しているか
らである。

【００８７】次いで、ビットラインBL1及びビットライ
ンCBL1'に印加される電圧を接地レベルにダウンさせ
る。次いで、ビットライン等化器イネーブル信号REQ0を
“ロー”レベルに非活性化させて、ビットラインCBL0と
ビットラインCBL1''を電気的に断線させる。また、基準
ワードラインRWL0を“ロー”レベルに非活性化させ、基
準セル強誘電体キャパシタ352a、354aをビットラインCB
L0と電気的に断線させる。引続き、センス増幅器イネー
ブル信号LSAENを“ハイ”レベルにアクティブさせる。
センス増幅器340は、データラインとして作用するビッ
トラインBL0及び反転データラインとして作用するビッ
トラインCBL0に示された電圧差をセンスして増幅させ
る。この際、ビットラインBL1は動作メモリセル310aの
データの復旧のために接地レベルに固定されている。セ
ンス増幅器により増幅されたビットラインBL0及びビッ
トラインCBL0の電圧レベルが、各々データ信号及び反転
データ信号として出力される。

【００８８】一方、基準ワードラインRWL0が“ロー”レ
ベルとなってビットラインCBL0と基準セル強誘電体キャ
パシタ352a、354aが電気的に断線された状態で、基準セ
ルデータラインRFDINaに“ハイ”レベルを印加し、反転
基準セルデータラインRFDINBaに“ロー”レベルを印加
し、プレートラインとして指定されたビットラインCBL
1'にプレート電圧を印加する。また、ビットラインCBL
1'が接地レベルとなり、基準セルデータラインRFDINO及
び基準セル反転データラインRFDINBOが全て接地される
と、基準セル強誘電体キャパシタ352a、354aには各々デ
ータ“1”及びデータ“0”が復旧される。

【００８９】読出動作後、ビットラインプリチャージイ
ネーブル信号BLNを“ハイ”レベルとしてビットライン
を接地レベルにプリチャージさせ、動作メモリセルに対
したワードラインWL0を“ロー”レベルに非活性化させ
る。動作メモリセル310aに対した書込動作は次の通りで
ある。まず、ビットラインBL0をデータラインとして指
定し、ビットラインCBL0を反転データラインとして指定
し、ビットラインBL1及びビットラインCBL1’をプレー
トラインとして指定する。また、隔離スイッチ370aをオ
フさせ、残り隔離スイッチはターンオン状態を保たせ
る。ビットラインプリチャージイネーブル信号BLNを
“ロー”レベルに非活性化させ、NMOSトランジスタ32
1、322、323、324、325、326をターンオフさせる。それ
により、ビットラインBL0、BL1、BL2、CBL0、CBL1、CBL
2がフローティングされる。

【００９０】次いで、データラインとして指定されたビ
ットラインBL0に書込もうとするデータ信号を印加し、
反転データラインとして指定されたビットラインCBL0に
反転データ信号を印加する。この際、センス増幅器イネ
ーブル信号LSAENは“ハイ”レベルにアクティブさせ
て、センス増幅器340を動作させる。動作メモリセル310
aに対したアクセスのため、ワードラインWL0を“ハイ”
レベルにアクティブさせ、強誘電体キャパシタ312aをビ
ットラインBL0、BL1に電気的に連結させる。一方、基準
ワードラインは持続的に“ロー”レベルの非活性状態を
保たせる。また、残りワードラインも持続的に“ロー”
レベルの非活性状態を保たせる。

【００９１】ワードラインWL0がアクティブであり、デ
ータ信号及び反転データ信号が印加されている状態で、
プレートラインとして指定されたビットラインBL1及び
ビットラインCBL1'にプレート電圧を印加する。以降、
プレートラインとして指定されたビットラインBL1及び
ビットラインCBL1'を接地レベルとし、引続きワードラ
インWL0を“ロー”レベルに非活性化させる。こうすれ
ば、ビットラインBL0に“ハイ”レベルが印加される場
合に、強誘電体キャパシタ312aは図１のＳ４状態にプロ
グラムされ、ビットラインBL0に“ロー”レベルが印加
される場合に、強誘電体キャパシタ312aは図１のＳ１状
態にプログラムされる。

【００９２】図１６において、動作メモリセル310bに対
した読出動作は次のように行われる。動作メモリセル31
0bをアクセスするためには、ビットラインBL1がデータ
ラインとして指定され、ビットラインCBL1が反転データ
ラインとして指定され、ビットラインBL2及びビットラ
インCBL2がプレートラインとして指定される。隔離スイ
ッチ370bはターンオフされ、他の隔離スイッチはターン
オン状態を保つ。それから、ビットラインCBL2は基準セ
ルに連結されている部分CBL2'とそうでない部分CBL2''
とに電気的に分けられる。ビットラインプリチャージイ
ネーブル信号BLNが“ハイ”レベルの場合、ビットライ
ンプリチャージ器320に含まれたNMOSトランジスタ321、
322、323、324、325、326により各ビットラインが接地
レベルにプリチャージされている。このような状態でビ
ットラインプリチャージイネーブル信号BLNが“ロー”
レベルとなるとビットラインがフローティング状態とな
る。ビットラインのフローティング状態でワードライン
WL1及び基準ワードラインRWL1は“ハイ”レベルにアク
ティブされ、それによりアクセストランジスタ311b及び
基準セルアクセストランジスタ351b、353bがターンオン
される。そこで、強誘電体キャパシタ312bがビットライ
ンBL1、BL2に電気的に結合され、基準セル強誘電体キャ
パシタ352b、354bがビットラインCBL1’に電気的に結合
することになる。ここで、他の動作メモリセルに属する
アクセストランジスタ及び他の基準セルに属する基準セ
ルアクセストランジスタは、全てターンオフ状態を保
つ。そこで、他の動作メモリセル及び他の基準セルに含
まれる強誘電体キャパシタは無駄に動作サイクルに晒さ
れなくなる。

【００９３】アクセストランジスタ311b及び基準セルア
クセストランジスタ351b、353bがターンオンされている
状態で、ビットライン等化器イネーブル信号REQ1が“ハ
イ”レベルにアクティブされると、NMOSトランジスタ36
1bがターンオンされてビットラインCBL1及びビットライ
ンCBL2''が電気的に連結される。ここで、ビットライン
CBL1及びビットラインCBL2''が反転データラインとして
作用し、ビットラインCBL2'がプレートラインとして作
用することになる。これは、基準セルに連結される反転
データラインのキャパシタンスを動作メモリセルに連結
されるデータラインのキャパシタンスの２倍にするため
のものである。また、残りビットライン等化器イネーブ
ル信号は“ロー”レベルに非活性状態を保たせる。次い
で、プレートラインとして指定されたビットラインBL2
及びビットラインCBL2'にプレート電圧を印加し、動作
メモリセルの強誘電体キャパシタ312bに貯蔵されたデー
タによる電圧レベルをビットラインBL1に出力させる。

【００９４】また、プレート電圧により、反転データラ
インCBL１にはデータ“0”の電圧レベルとデータ“1”
の電圧レベルの中間レベルが示されるが、これは基準セ
ル強誘電体キャパシタ352b、354bが相反するデータを貯
蔵しているからである。次いで、ビットラインBL2及び
ビットラインCBL2'に印加される電圧を接地レベルにダ
ウンさせる。次いで、ビットライン等化器イネーブル信
号REQ1を“ロー”レベルに非活性化させ、ビットライン
CBL1とビットラインCBL2''とを電気的に断線させる。ま
た、基準ワードラインRWL1を“ロー”レベルに非活性化
させ、基準セル強誘電体キャパシタ352b、354bをビット
ラインCBL1と電気的に断線させる。

【００９５】次いで、センス増幅器イネーブル信号LSAE
Nを“ハイ”レベルにアクティブさせる。センス増幅器3
41はデータラインに作用するビットラインBL1及び反転
データラインとして作用するビットラインCBL1に示され
た電圧差をセンスして増幅させる。この際、ビットライ
ンBL2は、動作メモリセル310bのデータの復旧のために
接地レベルに固定される。センス増幅器により増幅され
たビットラインBL1及びビットラインCBL1の電圧レベル
が、各々データ信号及び反転データ信号として出力され
る。

【００９６】一方、基準ワードラインRWL1が“ロー”レ
ベルとなってビットラインCBL1と基準セル強誘電体キャ
パシタ352b、354bが電気的に断線された状態で、基準セ
ルデータラインRFDIN1に“ハイ”レベルを印加し、反転
基準セルデータラインRFDINB1に“ロー”レベルを印加
し、プレートラインとして指定されたビットラインCBL
2'にプレート電圧を印加する。また、ビットラインCBL
2'が接地レベルとなり、基準セルデータラインRFDINb及
び基準セル反転データラインRFDINBbが全て接地される
と、基準セル強誘電体キャパシタ352b、354bには各々デ
ータ“1”及びデータ“0”が復旧される。読出動作後、
ビットラインプリチャージイネーブル信号BLNを“ハ
イ”レベルとしてビットラインを接地レベルにプリチャ
ージさせ、動作メモリセルに対したワードラインWL1を
“ロー”レベルに非活性化させる。

【００９７】動作メモリセル310bに対した書込動作は次
の通りである。まず、ビットラインBL1をデータライン
として指定し、ビットラインCBL1を反転データラインと
して指定し、ビットラインBL2及びビットラインCBL2を
プレートラインとして指定する。また、隔離スイッチ37
0bをオフさせ、残り隔離スイッチはターンオン状態を保
たせる。ビットラインプリチャージイネーブル信号BLN
を“ロー”レベルに非活性化させ、ビットラインBL0、B
L1、BL2、CBL0、CBL1、CBL2をフローティングさせる。

【００９８】次いで、データラインとして指定されたビ
ットラインBL1に書込もうとするデータ信号を印加し、
反転データラインとして指定されたビットラインCBL1に
反転データ信号を印加する。この際、センス増幅器イネ
ーブル信号LSAENは“ハイ”レベルにアクティブさせ
て、センス増幅器341を動作させる。動作メモリセル310
bに対したアクセスのためにワードラインWL1を“ハイ”
レベルにアクティブさせ、強誘電体キャパシタ312bをビ
ットラインBL1、BL2に電気的に連結させる。一方、基準
ワードラインは持続的に“ロー”レベルの非活性状態を
保たせる。また、残りワードラインも持続的に“ロー”
レベルの非活性状態を保たせる。

【００９９】ワードラインWL1がアクティブでありデー
タ信号及び反転データ信号が印加されている状態で、プ
レートラインとして指定されたビットラインBL2及びビ
ットラインCBL2'にプレート電圧を印加する。以降、プ
レートラインとして指定されたビットラインBL2及びビ
ットラインCBL2'を接地レベルとし、引続きワードライ
ンWL1を“ロー”レベルに非活性化させる。こうすれ
ば、ビットラインBL1に“ハイ”レベルが印加される場
合に、強誘電体キャパシタ312bは図１のＳ４状態にプロ
グラムされ、ビットラインBL1に“ロー”レベルが印加
される場合に、強誘電体キャパシタ312bは図１のＳ１状
態にプログラムされる。

【０１００】図１６において、隔離スイッチ371はビッ
トラインCBL0がプレートラインとして作用する場合にタ
ーンオフ動作をすることになる。また、センス増幅器34
2はビットラインBL2がデータラインとして指定され、ビ
ットラインCBL2が反転データラインとして指定される場
合に、ビットラインBL2及びビットラインCBL2の電圧差
をセンスして増幅する機能を行う。ここで、データライ
ン、反転データライン及びプレートラインを選択的に指
定すること、複数のワードラインのうちひとつを選択的
にアクティブさせること、複数の基準ワードラインのう
ちひとつを選択的にアクティブさせること、複数の隔離
スイッチを選択的にオン/オフさせること、及び複数の
等化器を選択的にターンオンさせること等は、外部から
印加されるアドレス情報に基づき行える。

【０１０１】図１７乃至図１９は、図１６における動作
メモリセルの他の構成を示した図面である。ここで、ア
クセストランジスタは、データの読出/書込動作の間
“ハイ”レベルにアクティブされ、対応される強誘電体
キャパシタをドレイン/ソース経路を通してビットライ
ンに連結させるため、アクセストランジスタと強誘電体
キャパシタの位置が相互に変わっても、データの読出/
書込動作には影響を与えない。

【０１０２】図１７を参照すれば、動作メモリセル310a
において、アクセストランジスタはビットラインBL0に
連結されており、強誘電体キャパシタはビットラインBL
1に連結されている。動作メモリセル310bにおいて、ア
クセストランジスタはビットラインBL1に連結されてお
り、強誘電体キャパシタはビットラインBL2に連結され
ている。

【０１０３】図１８を参照すれば、動作メモリセル310a
において、アクセストランジスタはビットラインBL1に
連結されおり、強誘電体キャパシタはビットラインBL0
に連結されている。動作メモリセル310bにおいて、アク
セストランジスタはビットラインBL2に連結されてお
り、強誘電体キャパシタはビットラインBL1に連結され
ている。

【０１０４】図１９を参照すれば、動作メモリセル310a
において、アクセストランジスタはビットラインBL1に
連結されており、強誘電体キャパシタはビットラインBL
0に連結されている。動作メモリセル310bにおいて、ア
クセストランジスタはビットラインBL1に連結されてお
り、強誘電体キャパシタはビットラインBL2に連結され
ている。

【０１０５】図１７乃至図１９において、動作メモリセ
ル310aに対するアクセスのためには、ビットラインBL0
がデータラインとして指定され、ビットラインBL1がプ
レートラインとして指定され、ワードラインWL0が“ハ
イ”レベルとしてアクティブされる。動作メモリセル31
0bをアクセスする場合には、ワードラインWL1が“ハ
イ”レベルにアクティブされ、ビットラインBL1がデー
タラインとして指定され、ビットラインBL2がプレート
ラインとして指定される。

【０１０６】＜本実施の形態によるメモリセルアレー及
び不揮発性強誘電体メモリ装置の他の構成例＞図２０
は、さらに他の実施の形態による不揮発性強誘電体メモ
リ装置を示したものであって、オープンビットライン構
造(open bit line structure)を有する。特に、図１２
に示されている不揮発性強誘電体メモリ装置がセンス増
幅器を中心に対称に連結された構造を有している。

【０１０７】図２０において、動作メモリセル310TL
は、アクセストランジスタ311TL及び強誘電体キャパシ
タ312TLで構成されており、動作メモリセル310TRは、ア
クセストランジスタ311TR及び強誘電体キャパシタ312TR
で構成されており、動作メモリセル310BLは、アクセス
トランジスタ311BL及び強誘電体キャパシタ312BLで構成
されており、動作メモリセル310BRは、アクセストラン
ジスタ311BR及び強誘電体キャパシタ312BRで構成されて
いる。また、動作メモリセル310TL、310TR、310BL、310
BRは、各々対応されるビットラインの間に連結されてい
る。

【０１０８】基準セル350TLは、２つの基準セルアクセ
ストランジスタ351TL、353TL、及び２つの基準セル強誘
電体キャパシタ352TL、354TLで構成されており、基準セ
ル350TRは、２つの基準セルアクセストランジスタ351T
R、353TR、及び２つの基準セル強誘電体キャパシタ352T
R、354TRで構成されており、基準セル350BLは、２つの
基準セルアクセストランジスタ351BL、353BL、及び２つ
の基準セル強誘電体キャパシタ352BL、354BLで構成され
ており、基準セル350BRは、２つの基準セルアクセスト
ランジスタ351BR、353BR、及び２つの基準セル強誘電体
キャパシタ352BR、354BRで構成されている。

【０１０９】各基準セル350BL、350BR、350TL、350TR
は、各動作メモリセル310TL、310TR、310BL、310BRのア
クセスのためのものである。従って、基準ワードライン
RWLB0は、動作メモリセル310TLに対した読出動作を行う
場合に“ハイ”レベルにアクティブされ、基準ワードラ
インRWLB1は、動作メモリセル310TRに対した読出動作を
行う場合に“ハイ”レベルにアクティブされ、基準ワー
ドラインRWLT0は、動作メモリセル310BLに対した読出動
作を行う場合に“ハイ”レベルにアクティブされ、基準
ワードラインRWLT1は、動作メモリセル310BRに対した読
出動作を行う場合に“ハイ”レベルにアクティブされ
る。

【０１１０】RFDINTL及びRFDINBTLは、各々基準セル350
TLに対した基準セルデータライン及び反転基準セルデー
タラインであり、RFDINTR及びRFDINBTRは、各々基準セ
ル350TRに対した基準セルデータライン及び反転基準セ
ルデータラインであり、RFDINBL及びRFDINBBLは、各々
基準セル350BLに対した基準セルデータライン及び反転
基準セルデータラインであり、RFDINBR及びRFDINBBR
は、各々基準セル350BRに対した基準セルデータライン
及び反転基準セルデータラインである。

【０１１１】データは動作メモリセルの強誘電体キャパ
シタ312TL、312TR、312BL、312BRの分極状態で貯蔵さ
れ、動作メモリセルをアクセスするためには、対応する
ワードラインWLT0、WLT1、WLB0、WLB1が選択的にアクテ
ィブされる。動作メモリセル310TLに対する読出/書込を
行う場合に、ビットラインBLT0はデータライン、ビット
ラインBLB0は反転データラインとして、そしてビットラ
インBLT1及びビットラインBLB1はプレートラインとして
作用する。特に、読出動作の場合には、反転データライ
ンのビットラインキャパシタンスを２倍に増加させるた
めに、隔離スイッチ370BRがターンオフされる。そこ
で、ビットラインBLB1は、基準セル350BLに連結されて
いる部分BLB1'と連結されない部分BLB1"とに分離され
る。また、ビットライン等化器イネーブル信号REQBが
“ハイ”レベルにアクティブされてビットラインBLB0と
ビットラインBLB1''が電気的に結合される。そこで、ビ
ットラインBLB1'はプレートラインとして作用され、ビ
ットラインBLB1''はビットラインBLB0と共に反転データ
ラインとして作用する。

【０１１２】動作メモリセル310TRに対した読出/書込を
行う場合には、ビットラインBLT1がデータラインとして
作用し、ビットラインBLB1が反転データラインとして作
用し、ビットラインBLT0及びビットラインBLB0がプレー
トラインとして作用する。読出動作において、隔離スイ
ッチ370BLがターンオフされてビットラインBLB0が部分B
LB0'と部分BLB0''とに分けられる。

【０１１３】動作メモリセル310BLに対した読出/書込を
行う場合には、ビットラインBLB0がデータラインとして
作用し、ビットラインBLT0が反転データラインとして作
用し、ビットラインBLB1及びビットラインBLT1がプレー
トラインとして作用する。読出動作において、隔離スイ
ッチ370TRがターンオフされてビットラインBLT1が部分B
LT1'と部分BLT1"とに分けられる。

【０１１４】動作メモリセル310BRに対した読出/書込を
行う場合には、ビットラインBLB1がデータラインとして
作用し、ビットラインBLT1が反転データラインとして作
用し、ビットラインBLB0及びビットラインBLT0がプレー
トラインとして作用する。読出動作において、隔離スイ
ッチ370TLがターンオフされてビットラインBLT0が部分B
LT0'と部分BLT0''とに分けられる。

【０１１５】ビットラインプリチャージ器320は、各ビ
ットラインにそのドレインが連結されてそのソースが接
地されており、ゲートにはビットラインプリチャージイ
ネーブル信号BLNが印加されるNMOSトランジスタ321、32
2、323、324で構成されている。ビットラインフリチャ
ージ器320は、データ読出/書込動作の前にビットライン
をプリチャージさせる。

【０１１６】ビットライン等化器360Tは、１つのNMOSト
ランジスタ361Tで構成されており、ビットライン等化器
360Bは、１つのNMOSトランジスタ361Bで構成されてい
る。ビットライン等化器360Tは、動作メモリセル310B
L、310BRに対する読出動作を行う場合にターンオンさ
れ、ビットライン等化器360Bは、動作メモリセル310T
L、310TRに対する読出動作を行う場合にターンオンされ
る。即ち、ビットライン等化器イネーブル信号REQTは、
動作メモリセル310BL、310BRに対する読出動作を行う場
合に“ハイ”レベルにアクティブされ、ビットライン等
化器イネーブル信号REQBは、動作メモリセル310TL、310
TRに対する読出動作を行う場合に“ハイ”レベルにアク
ティブされる。

【０１１７】隔離スイッチ370TL、370TR、370BL、370BR
は、前述したように選択的にターンオフされる。隔離ス
イッチがターンオフされると、対応されるビットライン
は基準セルに連結される部分と動作メモリセルに連結さ
れる部分とに電気的に分けられる。そこで、基準セルを
動作させるために印加されるプレート電圧が、アクセス
されない動作メモリセルに印加されないようにする。

【０１１８】センス増幅器340、341は、センス増幅器イ
ネーブル信号LSAENがアクティブの場合に各々それに連
結されているビットラインの電圧差をセンスして増幅さ
せる。図２１は、さらに他の実施の形態による不揮発性
強誘電体メモリ装置を示したものである。

【０１１９】不揮発性強誘電体メモリ装置は、ローデコ
ーダ/制御信号発生部500、データ入出力スイッチ530T、
530B、ビットラインプリチャージ器520T、520B、動作メ
モリセルアレー510T、510B、ビットライン等化器560T、
560B、隔離スイッチ570T、570B、基準セルアレー550T、
550B、プレートライン選択スイッチ/ビットライン選択
スイッチ580T、580B及びカラムデコーダ/センス増幅器5
40を含んで構成されている。

【０１２０】図２１において、ローデコーダ/制御信号
発生部500は、外部から印加されるローアドレスをデコ
ーディングして、複数のワードラインWLT0、WLT1、WLT
2、...、WLTn、WLB0、WLB1、WLB2、...、WLBnの中何れ
か１つを選択的にアクティブさせ、複数の基準ワードラ
インRWLTL、RWLTR、RWLBL、RWLBRの中何れか１つを選択
的にアクティブさせる。また、読出/書込動作を制御す
る複数の制御信号を発生する。

【０１２１】カラムデコーダ/センス増幅器540は、外部
から印加されるカラムアドレスをデコーディングし、セ
ンス増幅器イネーブル信号LSAENがアクティブの場合
に、それに連結されているビットライン等の電圧差をセ
ンスして増幅させる。プレートライン選択スイッチ/ビ
ットライン選択スイッチ580T、580Bは、データ読出/書
込動作時データライン、反転データライン、プレートラ
インを指定することになる。

【０１２２】図２２は、プレートライン選択スイッチ/
ビットライン選択スイッチ580Tの具体的な回路図であっ
て、図２３はプレートライン選択スイッチ/ビットライ
ン選択スイッチ580Bの具体的な回路図である。図２２を
参照すれば、プレートライン選択スイッチ581Tは、複数
の伝送ゲートで構成されている。各伝送ゲートは、対応
するカラム選択信号がアクティブの場合に、プレート電
圧ラインSPLと対応するビットラインとを電気的に結合
させる。即ち、カラム選択信号Y0が“ハイ”レベルにア
クティブされると、伝送ゲート581T0がターンオンさ
れ、プレート電圧ラインSPLとビットラインBLT1とが電
気的に結合される。カラム選択信号Y1が“ハイ”レベル
にアクティブされると、伝送ゲート581T1がターンオン
されて、プレート電圧ラインSPLとビットラインBLT0と
が電気的に結合される。残りのプレート電圧ラインとビ
ットラインもこのような方式でスイッチングされる。

【０１２３】ここで、カラム選択信号Y0、Y1、Y2、Y
3、...、Yn-1、Ynは何れか１つのみが選択的にアクティ
ブされる。従って、プレートライン選択スイッチ581Tに
含まれる複数の伝送ゲートは選択的に何れか１つのみタ
ーンオンされ、複数のビットラインBLT0、BLT1、BLT2、
BLT3、...、BLTn-1、BLTnの中何れか１つのみプレート
ラインとして指定される。他の方法としては、前記プレ
ート電圧ライン（SPL）がBLT1、BLT3、BLT5、．．．BLT
nに同時に結合され、同一な列の複数のメモリセルが同
時にアクセス（読出または書込）することもできる。

【０１２４】ビットライン選択スイッチ582Tは、複数の
伝送ゲートで構成されており、各伝送ゲートは、対応す
るカラム選択信号が“ハイ”レベルにアクティブされ
る。即ち、カラム選択信号Y0が“ハイ”レベルにアクテ
ィブされると、伝送ゲート582T0がターンオンされ、セ
ンスアンプラインST0とビットラインBLT0とが電気的に
結合される。この際、ビットライン選択スイッチ582Tに
含まれる他の伝送ゲート等は全てターンオフされる。ま
た、カラム選択信号Y1が“ハイ”レベルにアクティブさ
れる場合には、伝送ゲート582T1がターンオンされて、
センスアンプラインST0とビットラインBLT1とが電気的
に結合される。ビットライン選択スイッチ582Tに含まれ
る残りの伝送ゲートもこのような方式で動作する。

【０１２５】ここで、センスアンプラインST0はビット
ラインBLT0とビットラインBLT1のうち何れか１つと選択
的に連結され、センスアンプラインST1はビットラインB
LT2とビットラインBLT3のうち何れか１つと選択的に連
結され、センスアンプラインSTmは、ビットラインBLTn-
1とビットラインBLTnのうち何れか１つと選択的に連結
される。

【０１２６】図２２において、カラム選択信号Y0がアク
ティブならば、ビットラインBLT0がセンスアンプライン
ST1に連結され、ビットラインBLT1がプレート電圧ライ
ンSPLに連結される。即ち、ビットラインBLT0がデータ
ラインまたは反転データラインとして指定され、ビット
ラインBLT1がプレートラインとして指定されるものであ
る。

【０１２７】図２３は、図２１に示されたプレートライ
ン選択スイッチ/ビットライン選択スイッチ580Bの具体
的な回路を示したものである。図２３において、プレー
トライン選択スイッチ581Bは複数の伝送ゲートからなっ
ており、ビットライン選択スイッチ582Bも複数の伝送ゲ
ートからなる。カラム選択信号Y0が“ハイ”レベルにア
クティブされると、伝送ゲート581B0及び伝送ゲート582
B0がターンオンされて、プレート電圧ラインSPLとビッ
トラインBLB1とが電気的に結合され、センスアンプライ
ンSB0とビットラインBLB0とが電気的に結合される。即
ち、ビットラインBLB1がプレートラインとして指定さ
れ、ビットラインBLB0がデータラインまたは反転データ
ラインとして指定されるものである。

【０１２８】カラム選択信号Y1が“ハイ”レベルにアク
ティブされると、伝送ゲート581B1及び伝送ゲート582B1
がターンオンされて、プレート電圧ラインSPLとビット
ラインBLB0とが電気的に結合され、センスアンプライン
SB0とビットラインBLB1とが電気的に結合される。同様
に、カラム選択信号Ynが“ハイ”レベルにアクティブさ
れると、伝送ゲート581Bn及び伝送ゲート582Bnがターン
オンされて、プレート電圧ラインSPLとビットラインBLB
n-1とが電気的に結合され、センスアンプラインSbmとビ
ットラインBLBnとが電気的に結合される。残りの伝送ゲ
ート等もこのような方式で動作する。

【０１２９】図２１における基準セルアレー550Tの具体
的な回路が図２４に示されており、基準セルアレー550B
の具体的な回路が図２５に示されている。図２４を参照
すれば、基準セル551TLは、２つの基準セルアクセスト
ランジスタと２つの基準セル強誘電体キャパシタで構成
され、ビットラインBLT0とビットラインBLT1との間に連
結されており、基準ワードラインRWLTLが“ハイ”レベ
ルの場合にアクセスされる。基準セル(551TL)に対する
データ書込を制御する基準セルデータ書込制御部552TL
は、NANDゲート555TL、インバータ556TL、伝送ゲート55
3TL、554TLを含んでなる。NANDゲート555TLは、カラム
選択信号Y0が“ハイ”レベルにアクティブされ、基準セ
ルデータゲート信号RFPRSTが“ハイ”レベルにアクティ
ブされる場合に、“ロー”レベルの信号を出力する。イ
ンバータ556TLはNANDゲート555TLの出力を反転する。伝
送ゲート553TLは、NANDゲート555TLの出力が“ロー”レ
ベルの場合にターンオンされて、反転基準セルデータラ
インRFDINBを強誘電体キャパシタ558TLに電気的に結合
させ、伝送ゲート554TLは、NANDゲート555TLの出力が
“ロー”レベルの場合にターンオンされ、基準セルデー
タラインRFDINを強誘電体キャパシタ557TLに電気的に結
合させる。

【０１３０】基準セル551TRは、２つの基準セルアクセ
ストランジスタと２つの基準セル強誘電体キャパシタで
構成され、ビットラインBLT0とビットラインBLT1との間
に連結されており、基準ワードラインRWLTRが“ハイ”
レベルの場合にアクセスされる。基準セル551TRに対す
るデータ書込を制御する基準セルデータ書込制御部552T
Rは、NANDゲート555TR、インバータ556TR、伝送ゲート5
53TR、554TRを含んで構成されている。NANDゲート555TR
は、カラム選択信号Y1が“ハイ”レベルにアクティブさ
れ、基準セルデータゲート信号RFPRSTが“ハイ”レベル
にアクティブされる場合に、“ロー”レベルの信号を出
力する。インバータ556TRはNANDゲート555TRの出力を反
転する。伝送ゲート553TR、NANDゲート555TRの出力が
“ロー”レベルの場合にターンオンされて、反転基準セ
ルデータラインRFDINBを強誘電体キャパシタ558TRに電
気的に結合させ、伝送ゲート554TRは、NANDゲート555TR
の出力が“ロー”レベルの場合にターンオンされて、基
準セルデータラインRFDINを強誘電体キャパシタ557TRに
電気的に結合させる。

【０１３１】図２４において、基準セル551TL、551TR
は、ビットラインBLB0とビットラインBLB1との間に連結
されている動作メモリセルをアクセスする場合に、選択
的にアクティブされる。即ち、１つの基準セルが複数の
動作メモリセルに対するアクセスのために共通的に使わ
れる。残りの基準セルも同様である。図２５を参照すれ
ば、基準セル551BLは、２つの基準セルアクセストラン
ジスタ557BL、558BLで構成されており、ビットラインBL
B0とビットラインBLB1との間に連結されており、基準ワ
ードラインRWLBLが“ハイ”レベルの場合にアクセスさ
れる。残りの基準セルも、２つのアクセストランジスタ
及び２つの強誘電体キャパシタで構成されており、対応
するビットラインの間に連結されている。複数の基準セ
ルのうちアクティブされる基準セルは、カラム選択信号
と基準ワードラインとによって決定される。

【０１３２】基準セルデータ書込制御部552BLは、NAND
ゲート555BL、インバータ556BL、伝送ゲート553BL、554
BLを含んで構成されている。NANDゲート555BLは、カラ
ム選択信号Y0が“ハイ”レベルにアクティブされ、基準
セルデータゲート信号RFPRSBが“ハイ”レベルにアクテ
ィブされる場合に、“ハイ”レベルの信号を出力する。
インバータ556BLはNANDゲート555BLの出力を反転する。
伝送ゲート553BLは、NANDゲート555BLの出力が“ハイ”
レベルの場合にターンオンされて、反転基準セルデータ
ラインRFDINBを強誘電体キャパシタ558BLに電気的に結
合させ、伝送ゲート554BLは、NANDゲート555BLの出力が
“ハイ”レベルの場合にターンオンされて、基準セルデ
ータラインRFDINを強誘電体キャパシタ557BLに電気的に
結合させる。

【０１３３】図２１において、隔離スイッチ570T、570B
は各々動作メモリセルアレーと基準セルアレーとの間に
位置することになる。図２６は、隔離スイッチ570Tの具
体的な回路を示したものであって、図２７は、隔離スイ
ッチ570Bの具体的な回路を示したものである。図２６に
おいて、隔離スイッチ570Tは、複数の伝送ゲート573T
0、573T1、573T2、573T3、...、573Tn-1、573Tn及びイ
ンバータ571T、572Tを含んで構成される。インバータ57
1T、572Tは各々隔離スイッチ制御信号ISTL、ISTRを反転
する。伝送ゲート573T0は、ビットラインBLT0上に位置
し、隔離スイッチ制御信号ISTLが“ハイ”レベルにアク
ティブされる場合にターンオンされる。伝送ゲート573T
1は、ビットラインBLT1上に位置し、隔離スイッチ制御
信号ISTRが“ハイ”レベルにアクティブされる場合にタ
ーンオンされる。簡単にいえば、伝送ゲート573T0、573
T2、...573Tn-1は、隔離スイッチ制御信号ISTLがアクテ
ィブされる場合にターンオンされ、伝送ゲート573T1、5
73T3、...、573Tnは、隔離スイッチ制御信号ISTRが“ハ
イ”レベルにアクティブされる場合にターンオンされ
る。即ち、隔離スイッチを構成する伝送ゲートは、図１
２で説明したように、基準セルに連結され、プレートラ
インとして指定されたビットラインを電気的に２分割す
る役割をする。

【０１３４】図２７において、隔離スイッチ570Bは、イ
ンバータ571B、572B及び複数の伝送ゲート573B0、573B
1、573B2、573B3、...、573Bn-1、573Bnを含む。伝送ゲ
ート573B0、573B2、...573Bn-1は、隔離スイッチ制御信
号ISBLがアクティブされる場合にターンオンされ、伝送
ゲート573B1、573B3、...、573Bnは、隔離スイッチ制御
信号ISBRが“ハイ”レベルにアクティブされる場合にタ
ーンオンされる。

【０１３５】図２８は、図２１に示されているビットラ
イン等化器560Tの具体的な回路図であり、図２９は、図
２１に示されているビットライン等化器560Bの具体的な
回路図である。図２８において、ビットライン等化器56
0Tは、複数のNMOSトランジスタで構成されている。各NM
OSトランジスタ560T0、560T1、...、560Tmは、ビットラ
イン等化器イネーブル信号REQTが“ハイ”レベルにアク
ティブされる場合にターンオンされ、対応されるビット
ラインを電気的に結合させる。即ち、ビットライン等化
器イネーブル信号REQTが“ハイ”レベルにアクティブさ
れると、ビットラインBLT0とビットラインBLT1とが電気
的に結合され、ビットラインBLT2とビットラインBLT3と
が電気的に結合され、残りもこれと同様な方式で結合さ
れる。

【０１３６】図２９において、ビットライン等化器560B
は、複数のNMOSトランジスタ560B0、560B1、...、560Bm
で構成される。各NMOSトランジスタ560B0、560B
1、...、560Bmは、ビットライン等化器イネーブル信号R
EQBが“ハイ”レベルにアクティブされる場合にターン
オンされて、対応するビットラインを電気的に結合させ
る。図２８及び図２９において、ビットライン等化器イ
ネーブル信号REQT、REQBは、データ読出動作で“ハイ”
レベルにアクティブされる。図２１において動作メモリ
セルアレー510Bに属する動作メモリセルに対する読出動
作では、ビットライン等化器イネーブル信号REQTが“ハ
イ”レベルにアクティブされ、ビットライン等化器イネ
ーブル信号REQBは“ロー”レベルに非活性状態を保つ。
一方、図２１の動作メモリセルアレー510Tに含まれる動
作メモリセルに対した読出動作では、ビットライン等化
器イネーブル信号REQTは非活性状態を保ち、ビットライ
ン等化器イネーブル信号REQBは“ハイ”レベルにアクテ
ィブされる。さらに具体的な内容は読出動作に対した説
明に開示されている。

【０１３７】図３０は、図２１における動作メモリセル
アレー510Tの一実施の形態を示したものである。図３０
において、動作メモリセルは、各々１つのアクセストラ
ンジスタ及び１つの強誘電体キャパシタで構成されてお
り、隣接したビットラインの間に連結されている。ま
た、アクセストランジスタのゲートは対応するワードラ
インに連結されている。図３０において、アクセストラ
ンジスタはNMOSトランジスタで構成されている。

【０１３８】動作メモリセル511Tをアクセスしようとす
る場合には、ワードラインWLT0が“ハイ”レベルにアク
ティブされてビットラインBLT0がデータラインとして指
定され、ビットラインBLT1がプレートラインとして指定
される。一方、動作メモリセル512Tをアクセスしようと
する場合には、ワードラインWLT1が“ハイ”レベルにア
クティブされ、ビットラインBLT1がデータラインとして
指定され、ビットラインBLT0がプレートラインとして指
定される。動作メモリセル513Tをアクセスしようとする
場合には、ワードラインWLTm-1が“ハイ”レベルにアク
ティブされ、ビットラインBLT2がデータラインとして指
定され、ビットラインBLT3がプレートラインとして指定
される。残りの動作メモリセルもこのような方式でアク
セスされる。要約すれば、隣接したビットラインは、そ
の間に連結されている動作メモリセルに対してアクセス
される場合に、一本はデータラインとして作用し、残り
一本はプレートラインとして作用することになる。

【０１３９】図３１は、図２１に示された動作メモリセ
ルアレー510Bの一実施の形態を具体的に示した回路図で
ある。これを参照すれば、動作メモリセルは１つのアク
セストランジスタ及び１つの強誘電体キャパシタで構成
されている。また、アクセストランジスタはNMOSトラン
ジスタよりなる。BLB0、BLB1、BLB2、BLB3、...、BLBn-
1、BLBnはビットラインを示し、WLB0、WLB1、WLB2、WLB
3、...、WLBm-1、WLBmはワードラインを示す。動作メモ
リセル511Bは、ビットラインBLB0とビットラインBLB1と
の間に連結されており、アクセストランジスタのゲート
はワードラインWLB0に連結されている。動作メモリセル
512Bは、ビットラインBLB2とビットラインBLB3との間に
連結されており、アクセストランジスタのゲートはワー
ドラインWLB0に連結されており、動作メモリセル513B
は、ビットラインBLB2とビットラインBLB3との間に連結
されており、それに含まれるアクセストランジスタのゲ
ートはワードラインWLB1に連結されている。

【０１４０】図３１において、動作メモリセル511Bに対
してアクセスする場合には、ビットラインBLB1がデータ
ラインとして指定され、ビットラインBLB0がプレートラ
インとして指定される。また、動作メモリセル512Bに対
してアクセスする場合には、ビットラインBLB3がデータ
ラインとして指定され、ビットラインBLB2がプレートラ
インとして指定される。一方、動作メモリセル513Bに対
してアクセスする場合には、ビットラインBLB2がデータ
ラインとして指定され、ビットラインBLB3がプレートラ
インとして指定される。残りもこのような方式で指定さ
れる。

【０１４１】図３０及び図３１において、複数のワード
ラインWLT0、WLT1、WLT2、WLT3、...WLTm-1、WLTm、WLB
0、WLB1、WLB2、WLB3、...WLBm-1、WLBmのうち何れか１
つが選択的にアクティブされる。ワードラインに対した
選択は外部から印加されるローアドレスに基づき行え
る。図２１において、ビットラインプリチャージ器520T
の具体的な回路は図３２に示されており、ビットライン
プリチャージ器520Bの具体的な回路は図３３に示されて
いる。図３２において、ビットラインプリチャージ器52
0Tは複数のNMOSトランジスタで構成されている。NMOSト
ランジスタは、各々そのゲートにビットラインプリチャ
ージイネーブル信号BLNが印加され、そのドレインが対
応されるビットラインに連結されており、そのソースが
接地されている。そこで、ビットラインBLT0、BLT1、BL
T2、BLT3、...、BLTn-1、BLTnは、ビットラインプリチ
ャージイネーブル信号BLNが“ハイ”レベルにアクティ
ブされる場合に、接地レベルにプリチャージされる。

【０１４２】図３３において、ビットラインプリチャー
ジ器520Bは複数のNMOSトランジスタで構成されている。
NMOSトランジスタは、各々そのゲートにビットラインプ
リチャージイネーブル信号BLNが印加され、そのドレイ
ンが対応されるビットラインに連結されており、そのソ
ースが接地されている。そこで、ビットラインBLB0、BL
B1、BLB2、BLB3、...、BLBn-1、BLBnは、ビットライン
プリチャージイネーブル信号BLNが“ハイ”レベルにア
クティブされる場合に接地レベルにプリチャージされ
る。

【０１４３】ここで、ビットラインプリチャージイネー
ブル信号BLNは、データ読出/書込動作が行われる前に
“ハイ”レベルにアクティブされて、データライン、反
転データライン及びプレートラインを接地レベルにプリ
チャージさせることにより、誤動作を防止する。図２１
において、データ入出力スイッチ530Tの具体的な回路の
一実施の形態は図３４に示されており、データ入出力ス
イッチ530Bの具体的な回路の一実施の形態は図３５に示
されている。

【０１４４】図３４を参照すれば、データ入出力スイッ
チ530Tは複数のNMOSトランジスタで構成されている。各
NMOSトランジスタは、対応される入/出力スイッチ信号
をそのゲートに入力し、それ自体の第１ドレイン/ソー
スがデータ入/出力ラインDLに連結されており、それ自
体の第２ドレイン/ソースが対応されるビットラインに
連結されている。さらに具体的には、NMOSトランジスタ
531Tはそのドレイン及びソースが、各々データ入/出力
ラインDL及びビットラインBLT0に各々連結されており、
そのゲートにデータ入/出力スイッチ信号YSW0が印加さ
れ、NMOSトランジスタ532Tは、そのドレイン及びソース
が各々データ入/出力ラインDL及びビットラインBLT1に
各々連結されており、そのゲートにデータ入/出力スイ
ッチ信号YSW1が印加される。

【０１４５】ここで、複数のデータ入/出力スイッチ信
号YSW0、YSW1、YSW2、YSW3、...、YSWn-1、YSWnは、選
択的に何れか１つのみ“ハイ”レベルにアクティブされ
る。データ入/出力スイッチ信号は外部から印加される
カラムアドレスに基づき選択的にアクティブされるもの
であって、カラム選択信号Y0、Y1、Y2、Y3、...、Yn-
1、Ynを遅延させて使用しうる。即ち、図２１において
カラムデコーダ540は、カラム選択信号及びデータ入出
力スイッチ信号を発生するように構成しうる。

【０１４６】図３５を参照すれば、データ入出力スイッ
チ530Bは複数のNMOSトランジスタで構成されている。各
NMOSトランジスタは、対応するデータ入/出力スイッチ
信号をそのゲートに入力し、それ自体の第１ドレイン/
ソースがデータ入/出力ラインCDLに連結されており、そ
れ自体の第２ドレイン/ソースが対応されるビットライ
ンに連結されている。さらに具体的には、NMOSトランジ
スタ531Bは、そのドレイン及びソースが各々データ入/
出力ラインCDL及びビットラインBLB0に各々連結されて
おり、そのゲートにデータ入/出力スイッチ信号YSW0が
印加され、NMOSトランジスタ532Bは、そのドレイン及び
ソースが各々データ入/出力ラインCDL及びビットライン
BLTnに各々連結されており、そのゲートにデータ入/出
力スイッチ信号YSWnが印加される。ここで、複数のデー
タ入/出力スイッチ信号YSW0、YSW1、YSW2、YSW3、...、
YSWn-1、YSWnは選択的に何れか１つのみが“ハイ”レベ
ルにアクティブされるものであって、図３４と同様であ
る。

【０１４７】図３４及び図３５において、データ入/出
力ラインDLにデータ信号が入/出力される場合には、デ
ータ入/出力ラインCDLを通して反転データ信号が入/出
力され、データ入/出力ラインDLに反転データ信号が入/
出力される場合には、データ入/出力ラインCDLにデータ
信号が入/出力される。即ち、データ入/出力ラインDL、
CDLは相補的に動作する。

【０１４８】図３６は、図２１乃至図３５に示されてい
る不揮発性強誘電体メモリ装置の読出動作を示す波形図
である。これを参照して読出動作を説明する。まず、カ
ラムデコーダから出力されるカラム選択信号Y０、Y1、Y
2、Y3、...、Yn-1、Ynに応じて、データライン/反転デ
ータラインとプレートラインを指定することになる。ま
た、外部から印加されるローアドレス及びカラムアドレ
スに応じて、隔離スイッチ制御信号ISTL、ISTR、ISBL、
ISBRのレベルが変わる。

【０１４９】例えば、図３０の動作メモリセル511Tをア
クセスする場合には、カラム選択信号Y0が“ハイ”レベ
ルにアクティブされる。そこで、図２２で伝送ゲート58
1T0、582T0がターンオンされ、図２３で伝送ゲート581B
0、582B0がターンオンされ、ビットラインBLT0及びビッ
トラインBLB0がデータライン及び反転データラインとし
て指定され、ビットラインBLT1及びビットラインBLB1が
プレートラインとして指定される。そして、隔離スイッ
チ制御信号ISTL、ISTR、ISBLは全て“ハイ”レベルにア
クティブされて、隔離スイッチ制御信号ISBRは“ロー”
レベルに非活性される。そこで、図２６で伝送ゲート57
3T0、573T1はターンオンされ、図２７で伝送ゲート573B
0はターンオンされ、伝送ゲート573B1はターンオフさ
れ、ビットラインBLB1は２つの部分BLB1'、BLB1''に電
気的に分けられる。

【０１５０】即ち、プレートラインのうち、アクセスさ
れる動作メモリセルに連結されるプレートライン上に位
置する隔離スイッチはターンオンされ、基準セルに連結
されているプレートライン上に位置する隔離スイッチは
ターンオフされる。ここで、隔離スイッチ制御信号は、
前述したように外部から印加されるローアドレス及びカ
ラムアドレスにより発生させうる。例えば、図２１にお
いて、ローアドレスの最上位ビットが“0”の動作メモ
リセルはセンス増幅器の上部に配置され、ローアドレス
の最上位ビットが“1”の動作メモリセルはセンス増幅
器の下部に配置されていると仮定しよう。また、カラム
アドレスの最下位ビットが“0”の場合には、１対のビ
ットラインのうち左側に位置したビットラインがデータ
ラインとして指定され、右側に位置したビットラインが
プレートラインとして指定されると仮定しよう。このよ
うな場合に、隔離スイッチ制御信号ISTL、ISTR、ISBL、
ISBRは読出動作で次の表１のようなレベルを有すること
になる。

【０１５１】

【表１】表１において、“Ｌ”は“ロー”レベルを示し、“Ｈ”
は“ハイ”レベルを示す。ビットラインプリチャージイ
ネーブル信号BLNが“ハイ”レベルから “ロー”レベル
に変化し、接地されていたビットラインはフローティン
グ状態となる。次いで、外部から印加されるローアドレ
スに基づき複数のワードラインのうち何れか１つが選択
的に“ハイ”レベルにアクティブされる。また、それに
対応する基準ワードラインが“ハイ”レベルにアクティ
ブされる。図３０の動作メモリセル511Tをアクセスする
場合には、基準ワードラインRWLBLが“ハイ”レベルに
アクティブされ、残りの基準ワードラインRWLTL、RWLT
R、RWLBRは全て“ロー”レベルに非活性状態を保つ。

【０１５２】前述したような構造を有する場合に、基準
ワードラインの選択は、外部から印加されるローアドレ
スの最上位ビット及びカラムアドレスの最下位ビットに
応じて行われ、これを次の表２に要約した。

【０１５３】

【表２】表２において、“Ｌ”は“ロー”を示し、“Ｈ”は“ハ
イ”レベルを示す。次いで、ビットライン等化器イネー
ブル信号REQT、REQBのうち何れか１つが選択的に"ハイ"
レベルにアクティブされる。図３０の動作メモリセル51
1Tをアクセスする場合には、ビットライン等化器イネー
ブル信号REQBが"ハイ"レベルにアクティブされ、ビット
ライン等化器イネーブル信号REQTは"ロー"レベルに非活
性状態を保つことになる。そこで、図２８でNMOSトラン
ジスタ560T0、560T1、...560Tmはターンオフされ、図２
９でNMOSトランジスタ560B0、560B1、...560Bmはターン
オンされる。

【０１５４】ビットライン等化器イネーブル信号REQT、
REQBは読出動作で次の表３のように制御されうる。

【０１５５】

【表３】ビットライン等化器イネーブル信号REQBが“ハイ”レベ
ルにアクティブされた状態で、プレート電圧ラインSPL
を通してプレート電圧(例えば、5[volt])を印加する。
プレート電圧パルスによりデータラインとして指定され
たビットラインには、動作メモリセルの強誘電体キャパ
シタの分極状態に応じる電圧が示され、反転データライ
ンとして指定されたビットラインには、次の数式５のよ
うな電圧が示される。

【０１５６】

【数５】数式５において、C_BLはビットラインのキャパシタンス
示す。例えば、図３０の動作メモリセル511Tをアクセス
する場合に、ビットラインBLT0には、動作メモリセルの
強誘電体キャパシタの分極状態による電圧が示される。
具体的に、データ“1”が動作メモリセル511Tに貯蔵さ
れている場合には、プレート電圧パルスにより強誘電体
キャパシタが図１のＳ４状態からＳ６状態を経てＳ１状
態に遷移されながら、2Q_Rに該当される電荷量がビット
ラインBLT0にチャージシェアリング(charge sharing)さ
れる。そこで、次の数式６のような電圧が示される。

【０１５７】

【数６】数式６において、C_BLT0はビットラインBLT0のキャパシ
タンスを示す。一方、図３０の動作メモリセル511Tにデ
ータ“0”が貯蔵されている場合には、強誘電体キャパ
シタは図１のＳ１状態からＳ６状態を経て再びＳ１状態
となる。そこで、データラインとして指定されたビット
ラインBLT0に電荷量の変化がないので、ビットラインBL
T0は接地レベルを保つことになる。

【０１５８】このようにデータライン及び反転データラ
インに示される電圧差は、センス増幅器により増幅され
る。センス増幅器を活性化させるため、センス増幅器イ
ネーブル信号LSAENが“ハイ”レベルにアクティブされ
る。増幅された信号を出力するため、複数のデータ入/
出力スイッチ信号YSW0、YSW1、YSW2、YSW3、...、YSWn-
1、YSWnのうち何れか１つが選択的に“ハイ”レベルに
アクティブされる。図３０の動作メモリセル511Tをアク
セスする場合には、データ入/出力スイッチ信号YSW0が
“ハイ”レベルにアクティブされ、残りデータ入/出力
スイッチ信号は“ロー”レベルに非活性状態を保つ。そ
こで、図３４及び図３５においてNMOSトランジスタ531
T、531Bがターンオンされ、それによりビットラインBLT
0がデータ入/出力ラインDLに連結され、ビットラインBL
B0がデータ入/出力ラインCDLに連結される。

【０１５９】図３７は、前述したような図３０の動作メ
モリセル511Tに対した読出動作に対した理解のための等
価回路図である。一方、基準セル強誘電体キャパシタに
対するデータの復旧のため、基準セルデータラインRFDI
N及び反転基準セルデータラインRFDINBに“ハイ”レベ
ルの基準セルデータ信号及び“ロー”レベルの反転基準
セルデータ信号を印加する。また、選択された基準ワー
ドラインRWLBLを“ロー”レベルに非活性化させる。次
いで、基準セルデータゲート信号RFPRST、RFPRSBのうち
何れか１つを選択的に“ハイ”レベルにアクティブさせ
る。読出動作において基準セルデータゲート信号に対し
た制御は次の表４のように要約しうる。

【０１６０】

【表４】即ち、図３０の動作メモリセル511Tをアクセスする場合
には、基準セルデータゲート信号RFPRSBが“ハイ”レベ
ルにアクティブされて、図２５で伝送ゲート554BL、553
BLがターンオンされる。そこで、図２５の基準セル551B
Lに基準セルデータ書込が行われる。

【０１６１】図３６において、基準セルデータ信号及び
基準セル反転データ信号の下降エッジが、基準セルデー
タゲート信号RFPRSBの下降エッジより先に発生すること
になる。そこで、基準セル強誘電体キャパシタの両端間
の電圧差は、0[volt]でプリチャージされる。図３８
は、図３０の動作メモリセル511Tを読出するための動作
で、基準セルデータ書込動作を説明するための等価回路
図である。

【０１６２】図３８において、基準セル強誘電体キャパ
シタ557BLの一方は基準セルデータ信号が印加され、他
方にはプレート電圧パルスが印加される。基準セル強誘
電体キャパシタ558BLの一方は反転基準セルデータ信号
が印加され、他方にはプレート電圧パルスが印加され
る。図３９は、図２１乃至図３５に示されている不揮発
性強誘電体メモリ装置の書込動作を示す波形図である。
これに基づき書込動作を説明する。

【０１６３】まず、カラムデコーダから出力されるカラ
ム選択信号Y0、Y1、Y2、Y3、...、Yn-1、Ynにより、デ
ータライン/反転データラインとプレートラインを指定
することになる。また、外部から印加されるローアドレ
ス及びカラムアドレスにより、隔離スイッチ制御信号IS
TL、ISTR、ISBL、ISBRのレベルが変わる。これらの制御
方式は読出動作と同一である(前出の表１参照)。

【０１６４】次いで、“ハイ”レベルにプリチャージさ
れていたビットラインをフローティングさせるため、ビ
ットラインプリチャージイネーブル信号BLNが“ロー”
レベルに非活性化される。そして、複数のデータ入/出
力スイッチ信号のうち何れか１つが選択的にアクティブ
される。図３０の動作メモリセル511Tに書込動作を行う
場合には、データ入/出力スイッチ信号YSW0は“ハイ”
レベルにアクティブされ、残りデータ入/出力スイッチ
信号は“ロー”レベルに非活性状態を保つ。そこで、デ
ータ入/出力ラインDL、CDLを通して印加されるデータ信
号及び反転データ信号が、ビットラインBLT0及びビット
ラインBLB0に各々伝達される。次いで、センス増幅器を
イネーブルさせるために、センス増幅器イネーブル信号
LSAENが“ハイ”レベルにアクティブされる。次いで、
選択されたワードラインが“ハイ”レベルにアクティブ
される。即ち、図３０の動作メモリセル511Tに対した書
込動作においては、ワードラインWLT0が“ハイ”レベル
にアクティブされ、残りワードラインは非活性状態を保
つことになる。

【０１６５】このような状態で、プレートラインとして
指定されたビットラインにプレート電圧パルスが印加さ
れる。即ち、ビットラインBLT1及びビットラインBLB1'
に約5[volt]のパルスが印加される。そこで、動作メモ
リセル511Tに含まれる強誘電体キャパシタがデータ信号
により分極状態にプログラムされる。次いで、データ入
/出力スイッチ信号YSW0が“ロー”レベルに遷移され、
ビットラインプリチャージイネーブル信号BLNが“ハ
イ”レベルに遷移される。そこで、ビットラインBLT0及
びビットラインBLB0が接地される。また、選択されたワ
ードラインWLT0が再び“ロー”レベルとなる。

【０１６６】図３９から分かるように、書込動作では基
準ワードラインRWLBL、ビットライン等化器イネーブル
信号REQB、基準セルデータライン及び反転基準セルデー
タラインRFDIN/RFDINBは、全て“ロー”レベルに非活性
状態を保つことになる。また、読出動作で非活性状態を
保ち、基準ワードラインRWLTL、RWLTR、RWLBR、ビット
ライン等化器イネーブル信号REQTも、持続的に非活性状
態を保つ。即ち、全ての基準セルアクセストランジスタ
がターンオフ状態を保つ。そこで、不要に基準セルが動
作サイクルに晒されない。

【０１６７】図４０は、図３９で説明された書込動作の
理解のための等価回路図である。図４０から分かるよう
に、隔離スイッチ制御信号ISBRが“ロー”レベルになっ
てビットラインBLB1が２部分BLB1'、BLB1''に分離され
る。そこで、ビットラインBLB1''に連結される動作メモ
リセルにはプレート電圧パルスが印加されないため、動
作メモリセルが不要に動作サイクルに晒されない。

【０１６８】本発明は前記実施の形態に限定されること
なく、多くの変形が本発明の思想内で当分野で通常の知
識を有する者により可能なのは勿論である。

【０１６９】

【発明の効果】前述したように、本発明による不揮発性
強誘電体メモリ装置は、別にプレートラインが形成され
る必要がなく、ビットラインが必要に応じてデータライ
ン、反転データライン、プレートラインとして動作す
る。従って、要求されるレイアウト面積が減少される利
点がある。

【０１７０】また、動作メモリセル及び基準セルが不要
な動作サイクルに晒されないし、書込動作が早く行われ
る利点もある。

【図面の簡単な説明】

【図１】強誘電体キャパシタのヒステリシス特性を示す
図である。

【図２】従来の技術による不揮発性強誘電体メモリ装置
のセルアレーを示す図である。

【図３】従来の技術による不揮発性強誘電体メモリ装置
のセルアレーを示す図である。

【図４】従来の技術による不揮発性強誘電体メモリ装置
のセルアレーを示す図である。

【図５】本実施の形態による不揮発性強誘電体メモリ装
置の単位メモリセルの構造を示した図である。

【図６】本実施の形態による不揮発性強誘電体メモリ装
置を示した回路図である。

【図７】単位メモリセルの他の構成を示した図である。

【図８】他の実施の形態による不揮発性強誘電体メモリ
装置を示した回路図である。

【図９】図８に示されている不揮発性強誘電体メモリ装
置における読出動作を示すタイミング図である。

【図１０】図８に示されている不揮発性強誘電体メモリ
装置における書込動作を示すタイミング図である。

【図１１】さらに他の実施の形態による不揮発性強誘電
体メモリ装置を示した図である。

【図１２】さらに他の実施の形態による不揮発性強誘電
体メモリ装置を示した図である。

【図１３】図１２に示された動作メモリセルの他の構成
を示した図である。

【図１４】図１２に示された動作メモリセルの他の構成
を示した図である。

【図１５】図１２に示された動作メモリセルの他の構成
を示した図である。

【図１６】さらに他の実施の形態による不揮発性強誘電
体メモリ装置を示した図である。

【図１７】図１６に示された動作メモリセルの他の構成
を示した図面である。

【図１８】図１６に示された動作メモリセルの他の構成
を示した図面である。

【図１９】図１６に示された動作メモリセルの他の構成
を示した図面である。

【図２０】さらに他の実施の形態による不揮発性強誘電
体メモリ装置を示した図である。

【図２１】さらに他の実施の形態による不揮発性強誘電
体メモリ装置を示した図である。

【図２２】図２１のプレートライン選択スイッチ／ビッ
トライン選択スイッチ５８０Ｔの具体的な回路を示した
図である。

【図２３】図２１のプレートライン選択スイッチ／ビッ
トライン選択スイッチ５８０Bの具体的な回路を示した
図である。

【図２４】図２１の基準セルアレー５５０Ｔの具体的な
回路を示した図である。

【図２５】図２１の基準セルアレー５５０Ｂの具体的な
回路を示した図である。

【図２６】図２１の隔離スイッチ５７０Ｔの具体的な回
路を示した図である。

【図２７】図２１の隔離スイッチ５７０Ｂの具体的な回
路を示した図である。

【図２８】図２１のビットライン等化器５６０Ｔの具体
的な回路を示した図である。

【図２９】図２１のビットライン等化器５６０Ｂの具体
的な回路を示した図である。

【図３０】図２１の動作メモリセルアレー５１０Ｔの一
実施の形態を示した図である。

【図３１】図２１の動作メモリセルアレー５１０Ｂの一
実施の形態を示した図である。

【図３２】図２１のビットラインプリチャージャ５２０
Ｔの具体的な回路を示した図である。

【図３３】図２１のビットラインプリチャージャ５２０
Ｂの具体的な回路を示した図である。

【図３４】図２１のデータ入出力スイッチ５３０Ｔの具
体的な回路の一実施の形態を示した図である。

【図３５】図２１のデータ入出力スイッチ５３０Ｂの具
体的な回路の一実施の形態を示した図である。

【図３６】図２１乃至図３５に示されている不揮発性強
誘電体メモリ装置の読出動作を示す波形図である。

【図３７】図３０の動作メモリセル５１０Ｔに対した読
出動作の理解のための等価回路図である。

【図３８】図３０の動作メモリセル５１０Ｔに対した読
出動作の理解のための等価回路図である。

【図３９】図２１乃至図３５に示されている不揮発性強
誘電体メモリ装置の書込動作を示す波形図である。

【図４０】図３９で説明された書込動作の理解のための
等価回路図である。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 21/8247 29/788 29/792

Claims

【特許請求の範囲】

【請求項１】第１及び第２ビットラインと、ワードラインと、第１及び第２電極とゲートとを有し、第１電極が前記第
１ビットラインに連結されており、ゲートが前記ワード
ラインに連結されているアクセストランジスタと、その一端が前記アクセストランジスタの第２電極に連結
されており、他端が前記第２ビットラインに連結されて
いる強誘電体キャパシタとを具備し、読出／書込動作時には、前記ワードラインがアクティブ
され、前記第１及び第２ビットラインのうち予め決めら
れた何れか１つにデータ信号が入出力され、残りのビッ
トラインにプレート電圧が印加されることを特徴とする
不揮発性強誘電体メモリ装置。
【請求項２】前記アクセストランジスタはNMOSトラン
ジスタで構成されることを特徴とする請求項１に記載の
不揮発性強誘電体メモリ装置。
【請求項３】第１及び第２ビットラインと、基準ワードラインと、第１及び第２電極とゲートとを有し、第１電極が前記第
１ビットラインに連結されており、ゲートが前記基準ワ
ードラインに連結されている第１基準セルトランジスタ
と、第１及び第２電極とゲートとを有し、第１電極が前記第
１ビットラインに連結されており、ゲートが前記基準ワ
ードラインに連結されている第２基準セルトランジスタ
と、一端が前記第１基準セルトランジスタの第２電極に連結
されており、他端が前記第２ビットラインに連結されて
いる第１基準セル強誘電体キャパシタと、一端が前記第２基準セルトランジスタの第２電極に連結
されており、他端が前記第２ビットラインに連結されて
いる第２基準セル強誘電体キャパシタとを具備すること
を特徴とする不揮発性強誘電体メモリ装置。
【請求項４】前記第１及び第２基準セルトランジスタ
はNMOSトランジスタで構成されていることを特徴とする
請求項３に記載の不揮発性強誘電体メモリ装置。
【請求項５】前記第１基準セル強誘電体キャパシタ及
び前記第２基準セル強誘電体キャパシタは相補的なデー
タを貯蔵していることを特徴とする請求項３に記載の不
揮発性強誘電体メモリ装置。
【請求項６】第１、第２、第３及び第４ビットライン
と、ワードラインと基準ワードラインと、直列に連結されているアクセストランジスタ及び強誘電
体キャパシタで構成され、前記第１及び第２ビットライ
ンの間に直列に連結されており、その内に含まれるアク
セストランジスタのゲートが前記ワードラインに連結さ
れる動作メモリセルと、第１及び第２電極とゲートとを有し、第１電極が前記第
３ビットラインに連結されており、ゲートが前記基準ワ
ードラインに連結されている第１基準セルトランジスタ
と、第１及び第２電極とゲートとを有し、第１電極が前記第
３ビットラインに連結されており、ゲートが前記基準ワ
ードラインに連結されている第２基準セルトランジスタ
と、一端が前記第１基準セルトランジスタの第２電極に連結
されており、他端が前記第４ビットラインに連結されて
いる第１基準セル強誘電体キャパシタと、一端が前記第２基準セルトランジスタの第２電極に連結
されており、他端が前記第４ビットラインに連結されて
いる第２基準セル強誘電体キャパシタとを具備し、データの読出／書込動作時には、前記ワードラインがア
クティブされ、前記第１ビットラインにデータ信号が入
出力され、前記第３ビットラインに反転データ信号が入
出力され、前記第２及び第４ビットラインにプレート電
圧が印加されることを特徴とする不揮発性強誘電体メモ
リ装置。
【請求項７】前記動作メモリセルのアクセストランジ
スタは、第１電極が前記第１ビットラインに連結され、
第２電極が前記強誘電体キャパシタの一端に連結され、
ゲートがワードラインに連結されるNMOSトランジスタで
構成され、前記動作メモリセルの強誘電体キャパシタは、他端が前
記第２ビットラインに連結されていることを特徴とする
請求項６に記載の不揮発性強誘電体メモリ装置。
【請求項８】前記動作メモリセルのアクセストランジ
スタは、それ自体の一端が前記第２ビットラインに連結
され、それ自体の第２電極が前記強誘電体キャパシタの
一端に連結され、それ自体のゲートが前記ワードライン
に連結されているNMOSトランジスタで構成され、前記動作メモリセルの強誘電体キャパシタは、他端が前
記第１ビットラインに連結されていることを特徴とする
請求項６に記載の不揮発性強誘電体メモリ装置。
【請求項９】前記第１及び第２基準セルトランジスタ
はNMOSトランジスタで構成されることを特徴とする請求
項６に記載の不揮発性強誘電体メモリ装置。
【請求項１０】前記第３ビットラインと前記第４ビッ
トラインの間に連結されており、前記動作メモリセルの
読出動作時にターンオンされるビットライン等化器をさ
らに具備することを特徴とする請求項６に記載の不揮発
性強誘電体メモリ装置。
【請求項１１】第１及び第２ビットラインと、第１及び第２ワードラインと、第１及び第２電極とゲートとを有し、第１電極が前記第
１ビットラインに連結されており、ゲートが前記第１ワ
ードラインに連結されている第１アクセストランジスタ
と、その一端が前記第１アクセストランジスタの第２電極に
連結されており、他端が前記第２ビットラインに連結さ
れている第１強誘電体キャパシタと、第１及び第２電極とゲートとを有し、第１電極が前記第
２ビットラインに連結されており、ゲートが前記第２ワ
ードラインに連結されている第２アクセストランジスタ
と、その一端が前記第２アクセストランジスタの第２電極に
連結されており、他端が前記第１ビットラインに連結さ
れている第２強誘電体キャパシタとを具備し、前記第１アクセストランジスタ及び前記第１強誘電体キ
ャパシタが第１メモリセルを構成し、前記第２アクセス
トランジスタ及び前記第２強誘電体キャパシタが第２メ
モリセルを構成し、第１メモリセルに対する読出／書込動作時には、前記第
１ワードラインがアクティブされ、前記第１及び第２ビ
ットラインのうち予め決められた何れか１本のビットラ
インにデータ信号が入出力され、残りのビットラインに
プレート電圧が印加され、第２メモリセルに対した読出／書込動作時には、前記第
２ワードラインがアクティブされ、前記第１及び第２ビ
ットラインのうち予め決められた何れか１本のビットラ
インにプレート電圧が印加され、残りのビットラインに
データ信号が入出力されることを特徴とする不揮発性強
誘電体メモリ装置。
【請求項１２】前記第１及び第２アクセストランジス
タは各々NMOSトランジスタで構成されることを特徴とす
る請求項１１に記載の不揮発性強誘電体メモリ装置。
【請求項１３】第１、第２、第３及び第４ビットライ
ンと、第１及び第２ワードラインと、第１及び第２基準ワードラインと、１つのアクセストランジスタ及び１つの強誘電体キャパ
シタで構成され、前記第１及び第２ビットラインの間に
連結されており、前記第１ワードラインでアクセスしう
る第１動作メモリセルと、１つのアクセストランジスタ及び１つの強誘電体キャパ
シタで構成され、前記第１及び第２ビットラインの間に
連結されており、前記第２ワードラインでアクセスしう
る第２動作メモリセルと、前記第３及び第４ビットラインの間に連結されており、
前記第１基準ワードラインでアクセスしうる第１基準セ
ルと、前記第３及び第４ビットラインの間に連結されており、
前記第２基準ワードラインでアクセスしうる第２基準セ
ルとを具備し、前記第１動作メモリセルに対した読出／書込動作時にお
いては、前記第１ビットラインがデータラインとして指
定され、前記第３ビットラインが反転データラインとし
て指定され、前記第２及び第４ビットラインがプレート
ラインとして指定され、前記第２動作メモリセルに対した読出／書込動作時にお
いては、前記第２ビットラインがデータラインとして指
定され、前記第４ビットラインが反転データラインとし
て指定され、前記第１及び第３ビットラインがプレート
ラインとして指定され、前記第１動作メモリセルに対した読出動作時において
は、前記第１基準セルがアクティブされ、前記第２動作メモリセルに対した読出動作時において
は、前記第２基準セルがアクティブされることを特徴と
する不揮発性強誘電体メモリ装置。
【請求項１４】前記第３ビットラインと前記第４ビッ
トラインの間に連結されており、前記第１及び第２動作
メモリセルに対した読出動作時ターンオンされるビット
ライン等化器をさらに具備することを特徴とする請求項
１３に記載の不揮発性強誘電体メモリ装置。
【請求項１５】前記第１動作メモリセルは、第１及び第２電極とゲートとを有し、第１電極が前記第
１ビットラインに連結され、ゲートが前記第１ワードラ
インに連結されているNMOSトランジスタと、前記NMOSトランジスタの第２電極と前記第２ビットライ
ンとの間に連結されている強誘電体キャパシタとを具備
することを特徴とする請求項１３に記載の不揮発性強誘
電体メモリ装置。
【請求項１６】前記第２動作メモリセルは、第１及び第２電極とゲートとを有し、第１電極が前記第
２ビットラインに連結され、ゲートが前記第２ワードラ
インに連結されているNMOSトランジスタと、前記NMOSトランジスタの第２電極と前記第１ビットライ
ンとの間に連結されている強誘電体キャパシタとを具備
することを特徴とする請求項１３に記載の不揮発性強誘
電体メモリ装置。
【請求項１７】前記第１基準セルは、第１及び第２電極とゲートとを有し、第１電極が前記第
３ビットラインに連結されており、ゲートが前記第１基
準ワードラインに連結されている第１基準セルトランジ
スタと、第１及び第２電極とゲートとを有し、第１電極が前記第
３ビットラインに連結されており、ゲートが前記第１基
準ワードラインに連結されている第２基準セルトランジ
スタと、一端が前記第１基準セルトランジスタの第２電極に連結
されており、他端が前記第４ビットラインに連結されて
いる第１基準セル強誘電体キャパシタと、一端が前記第２基準セルトランジスタの第２電極に連結
されており、他端が前記第４ビットラインに連結されて
いる第２基準セル強誘電体キャパシタとを具備すること
を特徴とする請求項１３に記載の不揮発性強誘電体メモ
リ装置。
【請求項１８】前記第１基準セル強誘電体キャパシタ
及び前記第２基準セル強誘電体キャパシタには相補的な
データが貯蔵されていることを特徴とする請求項１７に
記載の不揮発性強誘電体メモリ装置。
【請求項１９】前記第１及び第２基準セルトランジス
タは各々NMOSトランジスタで構成されることを特徴とす
る請求項１７に記載の不揮発性強誘電体メモリ装置。
【請求項２０】前記第２基準セルは、第１及び第２電極とゲートとを有し、第１電極が前記第
４ビットラインに連結されており、ゲートが前記第２基
準ワードラインに連結されている第１基準セルトランジ
スタと、第１及び第２電極とゲートとを有し、第１電極が前記第
４ビットラインに連結されており、ゲートが前記第２基
準ワードラインに連結されている第２基準セルトランジ
スタと、一端が前記第１基準セルトランジスタの第２電極に連結
されており、他端が前記第３ビットラインに連結されて
いる第１基準セル強誘電体キャパシタと、一端が前記第２基準セルトランジスタの第２電極に連結
されており、他端が前記第３ビットラインに連結されて
いる第２基準セル強誘電体キャパシタとを具備すること
を特徴とする請求項１３に記載の不揮発性強誘電体メモ
リ装置。
【請求項２１】前記第１基準セル強誘電体キャパシタ
及び前記第２基準セル強誘電体キャパシタには相補的な
データが貯蔵されていることを特徴とする請求項２０に
記載の不揮発性強誘電体メモリ装置。
【請求項２２】前記第１及び第２基準セルトランジス
タは各々NMOSトランジスタで構成されることを特徴とす
る請求項２０に記載の不揮発性強誘電体メモリ装置。
【請求項２３】第１及び第２上部ビットラインと、第１及び第２上部ワードラインと、第１及び第２上部基準ワードラインと、それぞれ直列に連結されている１つのアクセストランジ
スタ及び強誘電体キャパシタよりなり、それに含まれる
アクセストランジスタのゲートは対応される前記上部ワ
ードラインに連結される第１及び第２上部動作メモリセ
ルと、各々２つの基準セルトランジスタ及び２つの基準セル強
誘電体キャパシタよりなり、１つの基準セルトランジス
タと１つの基準セル強誘電体キャパシタとが前記第１及
び第２上部ビットラインの間に相互直列に連結され、各
基準セルトランジスタのゲート等は対応される前記上部
基準ワードラインに連結されており、相互対称的に前記
第１及び第２上部ビットラインの間に連結される第１及
び第２上部基準セルと、第１及び第２下部ビットラインと、第１及び第２下部ワードラインと、第１及び第２下部基準ワードラインと、それぞれ直列に連結されている１つのアクセストランジ
スタ及び１つの強誘電体キャパシタよりなり、それに含
まれるアクセストランジスタのゲートは対応される前記
下部ワードラインに連結される第１及び第２下部動作メ
モリセルと、各々２つの基準セルトランジスタ及び２つの基準セル強
誘電体キャパシタよりなり、１つの基準セルトランジス
タと１つの基準セル強誘電体キャパシタとが前記第１及
び第２下部ビットラインの間に相互直列に連結され、各
基準セルトランジスタのゲート等は対応される前記下部
基準ワードラインに連結されており、相互対称的に前記
第１及び第２下部ビットラインの間に連結される第１及
び第２下部基準セルとを具備し、前記第１上部動作メモリセルに対した読出／書込動作時
においては、前記第１上部ワードラインがアクティブさ
れ、前記第１上部ビットラインにデータ信号が入出力さ
れ、前記第１下部ビットラインに反転データ信号が入出
力され、前記第２上部ビットラインにプレート電圧が印
加され、前記第１下部基準セルが活性化され、前記第２上部動作メモリセルに対した読出／書込動作時
においては、前記第２上部ワードラインがアクティブさ
れ、前記第２上部ビットラインにデータ信号が入出力さ
れ、前記第２下部ビットラインに反転データ信号が入出
力され、前記第１上部ビットラインにプレート電圧が印
加され、前記第１下部基準セルが活性化され、前記第１下部動作メモリセルに対した読出／書込動作時
においては、前記第１下部ワードラインがアクティブさ
れ、前記第１下部ビットラインにデータ信号が入出力さ
れ、前記第１上部ビットラインに反転データ信号が入出
力され、前記第２下部ビットラインにプレート電圧が印
加され、前記第１上部基準セルが活性化され、前記第２下部動作メモリセルに対した読出／書込動作時
においては、前記第２下部ワードラインがアクティブさ
れ、前記第２下部ビットラインにデータ信号が入出力さ
れ、前記第２上部ビットラインに反転データ信号が入出
力され、前記第１下部ビットラインにプレート電圧が印
加され、前記第２上部基準セルがダミーセルとして作用
することを特徴とする不揮発性強誘電体メモリ装置。
【請求項２４】前記第１及び第２上部ビットラインの
間に連結されている上部ビットライン等化器と、前記第１及び第２下部ビットラインの間に連結されてい
る下部ビットライン等化器をさらに具備することを特徴
とする請求項２３に記載の不揮発性強誘電体メモリ装
置。
【請求項２５】前記上部ビットライン等化器は前記第
１上部ビットラインと第２上部ビットラインとの間に電
極が連結されており、ゲートには上部ビットライン等化
器イネーブル信号REQTが印加されるNMOSトランジスタよ
りなることを特徴とする請求項２３に記載の不揮発性強
誘電体メモリ装置。
【請求項２６】前記下部ビットライン等化器は前記第
１下部ビットラインと第２下部ビットラインとの間に電
極が連結されており、ゲートには下部ビットライン等化
器イネーブル信号REQBが印加されるNMOSトランジスタよ
りなることを特徴とする請求項２３に記載の不揮発性強
誘電体メモリ装置。
【請求項２７】上部センスアンプライン及び下部セン
スアンプラインと、前記上部センスアンプラインと前記下部センスアンプラ
インとに結合され、それに示される電圧差を増幅するセ
ンス増幅器をさらに具備することを特徴とする請求項２
３に記載の不揮発性強誘電体メモリ装置。
【請求項２８】第１及び第２カラム選択信号が各々前
記第１及び第２上部動作メモリセルをアクセスするため
のものである場合に、前記第１上部ビットラインと前記上部センスアンプライ
ンとの間に連結されており、第１カラム選択信号がアク
ティブの場合にターンオンされる第１伝送ゲートと、前
記第２上部ビットラインと前記上部センスアンプライン
との間に連結されており、第２カラム選択信号がアクテ
ィブの場合にターンオンされる第２伝送ゲートとよりな
る上部ビットライン選択スイッチをさらに具備すること
を特徴とする請求項２７に記載の不揮発性強誘電体メモ
リ装置。
【請求項２９】第１及び第２カラム選択信号が各々前
記第１及び第２下部動作メモリセルをアクセスするため
のものである場合に、前記第１下部ビットラインと前記下部センスアンプライ
ンとの間に連結されており、第１カラム選択信号がアク
ティブの場合にターンオンされる第３伝送ゲートと、前
記第２下部ビットラインと前記下部センスアンプライン
との間に連結されており、第２カラム選択信号がアクテ
ィブの場合にターンオンされる第４伝送ゲートとよりな
る下部ビットライン選択スイッチをさらに具備すること
を特徴とする請求項２７に記載の不揮発性強誘電体メモ
リ装置。
【請求項３０】第１及び第２カラム選択信号が各々前
記第１及び第２上部動作メモリセルをアクセスするため
のものである場合に、プレート電圧ラインと、前記第１上部ビットラインと前記プレート電圧ラインと
の間に連結されており、第２カラム選択信号がアクティ
ブの場合にターンオンされる第１伝送ゲートと、前記第
２上部ビットラインと前記プレート電圧ラインとの間に
連結されており、第１カラム選択信号がアクティブの場
合にターンオンされる第２伝送ゲートとよりなる上部プ
レートライン選択スイッチをさらに具備することを特徴
とする請求項２３に記載の不揮発性強誘電体メモリ装
置。
【請求項３１】第１及び第２カラム選択信号が各々前
記第１及び第２下部動作メモリセルをアクセスするため
のものである場合に、プレート電圧ラインと、前記第１下部ビットラインと前記プレート電圧ラインと
の間に連結されており、第２カラム選択信号がアクティ
ブの場合にターンオンされる第３伝送ゲートと、前記第
２下部ビットラインと前記プレート電圧ラインとの間に
連結されており、第１カラム選択信号がアクティブの場
合にターンオンされる第４伝送ゲートとよりなる下部プ
レートライン選択スイッチをさらに具備することを特徴
とする請求項２３に記載の不揮発性強誘電体メモリ装
置。
【請求項３２】前記第１上部ビットライン上に連結さ
れており、前記第１上部動作メモリセル、第２上部動作
メモリセル及び前記第１下部動作メモリセルのうち何れ
か１つに対してデータ読出／書込動作が行われる場合に
はターンオンされ、前記第２下部動作メモリセルに対し
たアクセス動作が行われる場合にはターンオフされる第
３伝送ゲートと、前記第２上部ビットライン上に連結されており、前記第
１上部動作メモリセル、第２上部動作メモリセル及び前
記第２下部動作メモリセルのうち何れか１つに対してデ
ータ読出／書込動作が行われる場合にはターンオンさ
れ、前記第１下部動作メモリセルに対したアクセス動作
が行われる場合にはターンオフされる第４伝送ゲートと
よりなる上部隔離スイッチをさらに具備することを特徴
とする請求項２３に記載の不揮発性強誘電体メモリ装
置。
【請求項３３】前記第１下部ビットライン上に連結さ
れており、前記第１下部動作メモリセル、第２下部動作
メモリセル及び前記第１上部動作メモリセルのうち何れ
か１つに対してデータ読出／書込動作が行われる場合に
はターンオンされ、前記第２上部動作メモリセルに対し
たアクセス動作が行われる場合にはターンオフされる第
３伝送ゲートと、前記第２下部ビットライン上に連結されており、前記第
１下部動作メモリセル、第２下部動作メモリセル及び前
記第２上部動作メモリセルのうち何れか１つに対してデ
ータ読出／書込動作が行われる場合にはターンオンさ
れ、前記第１上部動作メモリセルに対したアクセス動作
が行われる場合にはターンオフされる第４伝送ゲートと
よりなる下部隔離スイッチをさらに具備することを特徴
とする請求項２３に記載の不揮発性強誘電体メモリ装
置。
【請求項３４】自体のドレインが前記第１上部ビット
ラインに連結されており、自体のソースが接地されてお
り、自体のゲートにビットラインプリチャージイネーブ
ル信号が印加される第１NMOSトランジスタと、自体のドレインが前記第２上部ビットラインに連結され
ており、自体のソースが接地されており、自体のゲート
にビットラインプリチャージイネーブル信号が印加され
る第２NMOSトランジスタとよりなる上部ビットラインプ
リチャージ器をさらに具備することを特徴とする請求項
２３に記載の不揮発性強誘電体メモリ装置。
【請求項３５】自体のドレインが前記第１下部ビット
ラインに連結されており、自体のソースが接地されてお
り、自体のゲートにビットラインプリチャージイネーブ
ル信号が印加される第３NMOSトランジスタと、自体のドレインが前記第２下部ビットラインに連結され
ており、自体のソースが接地されており、自体のゲート
にビットラインプリチャージイネーブル信号が印加され
る第４NMOSトランジスタとよりなる下部ビットラインプ
リチャージ器をさらに具備することを特徴とする請求項
２３に記載の不揮発性強誘電体メモリ装置。
【請求項３６】上部データ入出力ライン及び下部デー
タ入出力ラインと、第１及び第２上部トランジスタよりなる上部データ入出
力スイッチと、第１及び第２下部トランジスタよりなる下部データ入出
力スイッチとをさらに具備するものであって、前記第１上部トランジスタは、自体の第１電極が前記上
部データ入出力ラインに連結されており、自体の第２電
極が前記第１上部ビットラインに連結されており、自体
のゲートに第１データ入出力スイッチ信号が印加され、前記第２上部トランジスタは、自体の第１電極が前記上
部データ入出力ラインに連結されており、自体の第２電
極が前記第１上部ビットラインに連結されており、自体
のゲートに第１データ入出力スイッチ信号が印加され、前記第１下部トランジスタは、自体の第１電極が前記下
部データ入出力ラインに連結されており、自体の第２電
極が前記第１下部ビットラインに連結されており、自体
のゲートに第１データ入出力スイッチ信号が印加され、前記第２下部トランジスタは、自体の第１電極が前記下
部データ入出力ラインに連結されており、自体の第２電
極が前記第２下部ビットラインに連結されており、自体
のゲートに第２データ入出力スイッチ信号が印加される
ことを特徴とする請求項２３に記載の不揮発性強誘電体
メモリ装置。
【請求項３７】外部から印加されるカラムアドレスを
デコーディングして前記第１及び第２データ入出力スイ
ッチ信号を発生するカラムデコーダをさらに具備するこ
とを特徴とする請求項３６に記載の不揮発性強誘電体メ
モリ装置。
【請求項３８】外部から印加されるローアドレスをデ
コーディングして前記第１及び第２上部ワードラインと
前記第１及び第２下部ワードラインとのうち何れか１つ
を選択的にアクティブさせるローアドレスデコーダをさ
らに具備することを特徴とする請求項２３に記載の不揮
発性強誘電体メモリ装置。
【請求項３９】前記第１上部動作メモリセルに対した
読出動作においては、前記第１下部基準ワードラインを
アクティブさせ、前記第２上部動作メモリセルに対した
読出動作においては、前記第２下部基準ワードラインを
アクティブさせ、前記第１下部動作メモリセルに対した
読出動作においては、前記第１上部基準ワードラインを
アクティブさせ、前記第２下部動作メモリセルに対した
読出動作においては、前記第２上部基準ワードラインを
アクティブさせる基準ワードライン駆動信号を発生する
制御信号発生部をさらに具備することを特徴とする請求
項２３に記載の不揮発性強誘電体メモリ装置。
【請求項４０】前記制御信号発生部は外部から印加さ
れるローアドレスの最上位ビットとカラムアドレスの最
下位ビットに基づき前記基準ワードライン駆動信号を発
生することを特徴とする請求項３９に記載の不揮発性強
誘電体メモリ装置。
【請求項４１】前記第１上部動作メモリセルに対した
データ読出動作後に、前記第１下部基準セルに含まれる
基準セル強誘電体キャパシタの両端に基準データ信号及
び反転基準データ信号を各々書込む基準セルデータ書込
制御手段をさらに具備することを特徴とする請求項２３
に記載の不揮発性強誘電体メモリ装置。
【請求項４２】前記基準セルデータ書込制御手段は、第１カラム選択信号と上部基準セルデータゲート信号RF
PRSTを入力するNANDゲートと、前記NANDゲートの出力を反転するインバータと、前記インバータの出力が“ハイ”レベルの場合にターン
オンされて、基準セルデータ信号を前記第１下部基準セ
ルに含まれる基準セル強誘電体キャパシタのうち何れか
１つに書込まれるように伝達する第１伝送ゲートと、前記インバータの出力が“ハイ”レベルの場合にターン
オンされて、反転基準セルデータ信号を前記第１下部基
準セルに含まれる基準セル強誘電体キャパシタのうち残
り１つに書込まれるように伝達する第２伝送ゲートとを
具備することを特徴とする請求項４１に記載の不揮発性
強誘電体メモリ装置。
【請求項４３】前記第２上部動作メモリセルに対した
データ読出動作後に、前記第２下部基準セルに含まれる
基準セル強誘電体キャパシタの両端に基準データ信号及
び反転基準データ信号を各々書込む基準セルデータ書込
制御手段をさらに具備することを特徴とする請求項２３
に記載の不揮発性強誘電体メモリ装置。
【請求項４４】前記基準セルデータ書込制御手段は、第２カラム選択信号と上部基準セルデータゲート信号
（RFPRST）を入力するNANDゲートと、前記NANDゲートの出力を反転するインバータと、前記インバータの出力が“ハイ”レベルの場合にターン
オンされて、基準セルデータ信号を前記第２下部基準セ
ルに含まれる基準セル強誘電体キャパシタのうち何れか
１つに書込まれるように伝達する第３伝送ゲートと、前記インバータの出力が“ハイ”レベルの場合にターン
オンされて、反転基準セルデータ信号を前記第２下部基
準セルに含まれる基準セル強誘電体キャパシタのうち残
り１つに書込まれるように伝達する第４伝送ゲートとを
具備することを特徴とする請求項４３に記載の不揮発性
強誘電体メモリ装置。
【請求項４５】前記第１下部動作メモリセルに対した
データ読出動作後に、前記第１上部基準セルに含まれる
基準セル強誘電体キャパシタの両端に基準データ信号及
び反転基準データ信号を各々書込む基準セルデータ書込
制御手段をさらに具備することを特徴とする請求項２３
に記載の不揮発性強誘電体メモリ装置。
【請求項４６】前記基準セルデータ書込制御手段は、第１カラム選択信号と下部基準セルデータゲート信号RF
PRSBを入力するNANDゲートと、前記NANDゲートの出力を反転するインバータと、前記インバータの出力が“ハイ”レベルの場合にターン
オンされて、基準セルデータ信号を前記第１上部基準セ
ルに含まれる基準セル強誘電体キャパシタのうち何れか
１つに書込まれるように伝達する第５伝送ゲートと、前記インバータの出力が“ハイ”レベルの場合にターン
オンされて、反転基準セルデータ信号を前記第１下部基
準セルに含まれる基準セル強誘電体キャパシタのうち残
り１つに書込まれるように伝達する第６伝送ゲートとを
具備することを特徴とする請求項４５に記載の不揮発性
強誘電体メモリ装置。
【請求項４７】前記第２下部動作メモリセルに対した
データ読出動作後に、前記第２上部基準セルに含まれる
基準セル強誘電体キャパシタの両端に基準データ信号及
び反転基準データ信号を各々書込む基準セルデータ書込
制御手段をさらに具備することを特徴とする請求項２３
に記載の不揮発性強誘電体メモリ装置。
【請求項４８】前記基準セルデータ書込制御手段は、第２カラム選択信号と下部基準セルデータゲート信号RF
PRSBを入力するNANDゲートと、前記NANDゲートの出力を反転するインバータと、前記インバータの出力が“ハイ”レベルの場合にターン
オンされて、基準セルデータ信号を前記第２上部基準セ
ルに含まれる基準セル強誘電体キャパシタのうち何れか
１つに書込まれるように伝達する第７伝送ゲートと、前記インバータの出力が“ハイ”レベルの場合にターン
オンされて、反転基準セルデータ信号を前記第２下部基
準セルに含まれる基準セル強誘電体キャパシタのうち残
り１つに書込まれるように伝達する第８伝送ゲートとを
具備することを特徴とする請求項４７に記載の不揮発性
強誘電体メモリ装置。
【請求項４９】１つのアクセストランジスタ及び１つ
の強誘電体キャパシタよりなる動作メモリセルと、２つ
の基準セルアクセストランジスタ及び２つの基準セル強
誘電体キャパシタよりなる基準セルとを含む不揮発性強
誘電体メモリ装置におけるデータ読出動作を行う方法で
あって、ａ）外部から印加されるアドレスに基づき、前記動作メ
モリセルに連結されている１対のビットラインのうち何
れか１本をデータラインとして指定し、残り１本をプレ
ートラインとして指定し、前記基準セルに連結されてい
る１対のビットラインのうち何れか１本を反転データラ
インとして指定し、残り１本をプレートラインとして指
定する工程と、ｂ）前記プレートラインにプレート電圧を印加して、前
記データライン及び前記反転データラインにチャージシ
ェアリングを起こす工程と、ｃ）前記チャージシェアリングの結果で前記データライ
ン及び反転データラインに示される電圧差を増幅させる
工程と、ｄ）前記データライン及び反転データラインの電圧を出
力する工程とを具備することを特徴とする不揮発性強誘
電体メモリ装置の駆動方法。
【請求項５０】前記基準セルに連結されているプレー
トラインを電気的に２部分に２分割する工程と、前記２部分のうち基準セルに電気的に接続されない部分
と前記反転データラインとを電気的に結合させて、反転
データラインのビットラインキャパシタンスを２倍に増
加させる工程とをさらに具備することを特徴とする請求
項４９に記載の不揮発性強誘電体メモリ装置の駆動方
法。
【請求項５１】前記データライン、反転データライン
及びプレートラインを指定する工程は、外部から印加さ
れるローアドレスの最上位ビットとカラムアドレスの最
下位ビットとにより行われることを特徴とする請求項４
９に記載の不揮発性強誘電体メモリ装置の駆動方法。
【請求項５２】それぞれ１つのアクセストランジスタ
及び１つの強誘電体キャパシタよりなる複数の動作メモ
リセルと、各々２つの基準セルアクセストランジスタ及
び２つの基準セル強誘電体キャパシタよりなる複数の基
準セルとを有する不揮発性強誘電体メモリ装置を駆動す
る方法であって、ａ）外部から印加されるアドレスに応じて、複数のビッ
トラインのうちデータライン、反転データラインを指定
する工程と、ｂ）外部から印加されるアドレスに応じて、複数のビッ
トラインのうちプレートラインを指定する工程と、ｃ）データライン、反転データライン及びプレートライ
ンをフローティングさせる工程と、ｄ）前記アクセストランジスタ及び前記基準セルアクセ
ストランジスタを選択的にアクティブさせる工程と、ｅ）プレートラインを通して選択された動作メモリセル
及び基準セルにプレート電圧を印加する工程と、ｆ）データライン及び反転データラインに誘起された電
圧をセンシングする工程とを具備することを特徴とする
不揮発性強誘電体メモリ装置の駆動方法。
【請求項５３】前記基準セルに連結されているプレー
トラインを電気的に２部分に分ける工程と、前記２部分のうち基準セルに電気的に接続されない部分
と前記反転データラインととを電気的に結合させて、反
転データラインのビットラインキャパシタンスを２倍に
増加させる工程とをさらに具備することを特徴とする請
求項５２に記載の不揮発性強誘電体メモリ装置の駆動方
法。
【請求項５４】前記データライン及び反転データライ
ンを指定する工程及び前記プレートラインを指定する工
程は、外部から印加されるローアドレスの最上位ビット
とカラムアドレスの最下位ビットとにより行われること
を特徴とする請求項５２に記載の不揮発性強誘電体メモ
リ装置の駆動方法。
【請求項５５】１つのアクセストランジスタ及び１つ
の強誘電体キャパシタよりなる動作メモリセルと、２つ
の基準セルアクセストランジスタ及び２つの基準セル強
誘電体キャパシタよりなる基準セルを含む不揮発性強誘
電体メモリ装置におけるデータ書込動作を行う方法であ
って、ａ）外部から印加されるアドレスに基づき、前記動作メ
モリセルに連結されている１対のビットラインのうち何
れか１本をデータラインとして指定し、残りの１本をプ
レートラインとして指定し、前記基準セルに連結されて
いる１対のビットラインのうち何れか１本を反転データ
ラインとして指定し、残りの１本をプレートラインとし
て指定する工程と、ｂ）書込もうとするデータ信号及び反転データ信号を前
記データライン及び前記反転データラインに印加する工
程と、ｃ）前記データライン及び前記反転データラインの電圧
差を増幅させる工程と、ｄ）前記プレートラインにプレート電圧を印加する工程
と、ｅ）前記データライン、反転データライン及びプレート
ラインを接地レベルにプリチャージさせる工程とを具備
することを特徴とする不揮発性強誘電体メモリ装置の駆
動方法。
【請求項５６】前記データライン及び反転データライ
ンを指定する工程及び前記プレートラインを指定する工
程は、外部から印加されるローアドレスの最上位ビット
とカラムアドレスの最下位ビットとにより行われること
を特徴とする請求項５５に記載の不揮発性強誘電体メモ
リ装置の駆動方法。
【請求項５７】それぞれ１つのアクセストランジスタ
及び１つの強誘電体キャパシタよりなる複数の動作メモ
リセルと、各々２つの基準セルアクセストランジスタ及
び２つの基準セル強誘電体キャパシタよりなる複数の基
準セルとを有する不揮発性強誘電体メモリ装置を駆動す
る方法であって、ａ）外部から印加されるアドレスに応じて複数のビット
ラインのうちデータライン、反転データラインを指定す
る工程と、ｂ）外部から印加されるアドレスに応じて複数のビット
ラインのうちプレートラインを指定する工程と、ｃ）接地レベルにプリチャージされている前記データラ
イン、反転データライン及びプレートラインをフローテ
ィングさせる工程と、ｄ）前記データライン及び反転データラインにデータ信
号及び反転データ信号を印加する工程と、ｅ）前記データライン及び反転データラインの電圧差を
増幅させる工程と、ｆ）選択された動作メモリセルのアクセストランジスタ
をターンオンさせる工程と、ｇ）前記プレートラインにプレート電圧を印加する工程
と、ｈ）前記データライン、反転データライン及びプレート
ラインを接地レベルにプリチャージさせる工程と、ｉ）前記選択されたアクセストランジスタをターンオフ
させる工程とを具備することを特徴とする不揮発性強誘
電体メモリ装置の駆動方法。
【請求項５８】前記データライン及び反転データライ
ンを指定する工程及び前記プレートラインを指定する工
程は、外部から印加されるローアドレスの最上位ビット
とカラムアドレスの最下位ビットとにより行われること
を特徴とする請求項５７に記載の不揮発性強誘電体メモ
リ装置の駆動方法。