DE19732694A1 - Nichtflüchtiges ferroelektrisches Speicherbauelement und Ansteuerverfahren hierfür - Google Patents
Nichtflüchtiges ferroelektrisches Speicherbauelement und Ansteuerverfahren hierfürInfo
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Description
Die Erfindung bezieht sich auf ein nichtflüchtiges ferroelek
trisches Speicherbauelement nach dem Oberbegriff des An
spruchs 1 sowie auf ein Ansteuerverfahren hierfür nach dem
Oberbegriff des Anspruchs 49.
Ferroelektrische Speicher mit wahlfreiem Zugriff (FRAM) sind
nichtflüchtige Speicher, welche in ihnen gespeicherte Daten
auch dann behalten, wenn die Leistungsversorgung abbricht.
Jede Speicherzelle enthält einen ein ferroelektrisches Mate
rial enthaltenden Kondensator, wobei der ferroelektrische
Kondensator aus zwei leitfähigen Schichten und einer dazwi
schen gebildeten Schicht aus ferroelektrischem Material auf
gebaut ist. Die für den ferroelektrischen Kondensator verwen
deten ferroelektrischen Materialien sind Kaliumnitrat(III),
Wismuttitanat und Pb(Zr,Ti)O3 (PZT) oder Bleizirkonattitanat.
Das ferroelektrische Material besitzt Hystereseeigenschaft,
und die Polarität des ferroelektrischen Materials kann auf
rechterhalten werden, selbst wenn die Leistungsversorgung ab
bricht. Die Polarität wird in dem ferroelektrischen Material
gespeichert, und Daten werden so mit dem Polaritätszustand
des ferroelektrischen Materials in dem FRAM gespeichert.
Die Hystereseeigenschaft des ferroelektrischen Materials wird
unter Bezugnahme auf Fig. 1 detailliert erläutert. Ein ferro
elektrischer Kondensator besteht aus zwei leitfähigen Schich
ten und einer dazwischen gebildeten Schicht aus ferroelektri
schem Material. In Fig. 1 repräsentiert die Abszisse eine an
die beiden Enden des ferroelektrischen Kondensators angelegte
Spannung, und die Ordinate repräsentiert den Betrag an in dem
ferroelektrischen Kondensator gespeicherter elektrischer La
dung. Eine Kennlinie des Zusammenhangs von Polarität (P) und
elektrischem Feld (E) des ferroelektrischen Materials ist
derjenigen des in Fig. 1 gezeigten Zusammenhangs zwischen La
dung (Q) und Spannung (V) ähnlich.
Aufgrund der Hystereseeigenschaft des ferroelektrischen Kon
densators wird der über einen solchen Kondensator geführte
Strom durch die Vorgeschichte der an ihn angelegten Spannung
verändert. Beispielsweise geht der ferroelektrische Kondensa
tor unter der Annahme, daß der S4-Zustand von Fig. 1 dem Da
tenwert "1" und der S1-Zustand dem Datenwert "0" entspricht,
vom S4-Zustand durch eine an den Kondensator angelegte nega
tive Spannung über den S5-Zustand in den S6-Zustand von Fig.
1 über. Während des Übergangs wird die in dem ferroelektri
schen Kondensator gespeicherte elektrische Ladungsmenge QR in
-QR geändert. Die Änderung der gespeicherten Ladung beträgt
somit in diesem Fall 2QR, so daß sich demgemäß eine zugehöri
ge Spannung auf einer Bitleitung entsprechend der nachfolgend
aufgeführten Gleichung (1) ändert:
ΔV(1) = 2QR/CBL (1)
Hierbei bezeichnet CBL eine äquivalente Kapazität einer Bit
leitung zur Datenübertragung.
Hingegen ändert sich in dem Fall, in welchem sich der ferro
elektrische Kondensator in dem zum Datenwert "0" gehörigen
S1-Zustand von Fig. 1 befindet, bei Anlegen einer negativen
Spannung der S1-Zustand in den S6-Zustand mit einer nur ge
ringfügigen Änderung der gespeicherten elektrischen Ladungs
menge. Demgemäß ist es wünschenswert, daß die Spannungsände
rung der Bitleitung null beträgt, wie in der nachfolgenden
Gleichung (2) angegeben:
ΔV(0) = 0 (2)
Die Hystereseeigenschaft des ferroelektrischen Kondensators
wird nachfolgend detaillierter beschrieben. Es sei angenom
men, daß sich der ferroelektrische Kondensator anfänglich im
S1-Zustand von Fig. 1 befindet, an dem ferroelektrischen Kon
densator von S1 eine Spannung von 0 V anliegt und der ferro
elektrische Kondensator in einem zweiten Polaritätszustand
ist. Wenn im S1-Zustand die an den ferroelektrischen Konden
sator angelegte Spannung erhöht wird, geht der ferroelektri
sche Kondensator vom S1- in den S2-Zustand über. Die an den
ferroelektrischen Kondensator im S2-Zustand angelegte Span
nung wird als eine koerzitive Spannung betrachtet. Bei weite
rer Erhöhung der Stärke der an den ferroelektrischen Konden
sator im S2-Zustand angelegten Spannung geht dieser in den
S3-Zustand über. Im S3-Zustand hat der ferroelektrische Kon
densator einen Zustand einer ersten Polarität. In dem Fall,
daß nun die angelegte Spannung auf 0 V reduziert wird, wird
der S4-Zustand erreicht, wie in Fig. 1 zu erkennen, wobei der
erste Polaritätszustand des ferroelektrischen Kondensators
erhalten bleibt. Außerdem wird der Polaritätszustand selbst
in dem Fall, daß die an den ferroelektrischen Kondensator an
gelegte Spannung im S3-Zustand erhöht wird, kaum verändert.
Wenn im S4-Zustand die an den ferroelektrischen Kondensator
angelegte Spannung in negativer Richtung erhöht wird, geht
der ferroelektrische Kondensator über den S5-Zustand in den
S6-Zustand über. Der S6-Zustand besitzt einen Zustand zweiter
Polarität, der selbst in dem Fall aufrecht erhalten wird, daß
die an den ferroelektrischen Kondensator im S6-Zustand ange
legte Spannung auf 0 V geführt wird. Dies bedeutet, daß der
ferroelektrische Kondensator nichtflüchtig ist. Die Zustände
erster und zweiter Polarität korrespondieren mit den Daten
werten "0" bzw. "1".
Die Polarisationsschaltgeschwindigkeit des ferroelektrischen
Kondensators beträgt ungefähr 10⁻9s, und die erforderliche
Programmierdauer des ferroelektrischen Kondensators ist kür
zer als diejenige anderer nichtflüchtiger Speicherbauelemen
te, wie des elektrisch programmierbaren Festwertspeichers
(EPROM), des elektrisch lösch- und programmierbaren Festwert
speichers (EEPROM) und des Flash-Speichers. Die Anzahl an
durchführbaren Schreib-/Lese-Zyklen des ferroelektrischen
Kondensators beträgt ungefähr 109 bis 1012.
Ein herkömmliches nichtflüchtiges ferroelektrisches Speicher
bauelement, das den obigen ferroelektrischen Kondensator be
nutzt, wird nachfolgend unter Bezugnahme auf die Fig. 2 bis 4
beschrieben.
In Fig. 2 ist ein nichtflüchtiges ferroelektrisches Speicher
bauelement mit neun Speicherzellen dargestellt. Eine Spei
cherzelle besteht aus einem ferroelektrischen Kondensator.
Der ferroelektrische Kondensator ist zwischen eine der Zei
lenleitungen R0, R1 und R2 sowie eine der Spaltenleitungen
C0, C1 und C2 eingeschleift. Die den ferroelektrischen Kon
densator 101 enthaltende Speicherzelle wird dadurch ausge
wählt, daß eine positive Spannung von z. B. 5 V an die Zeilen
leitung R0 und eine Spannung von 0 V an die übrigen Zeilenlei
tungen R1 und R2 angelegt wird, wobei die positive Spannung
an die oberen leitfähigen Schichten sowohl des ferroelektri
schen Kondensators 101 als auch der ferroelektrischen Konden
satoren 102 und 103 angelegt wird. Zusätzlich wird an die
Spaltenleitung C0 eine Spannung von 0 V angelegt. Dementspre
chend liegt an den beiden Enden des ausgewählten ferroelek
trischen Kondensators 101 eine Spannung von 5 V an, was den
ferroelektrischen Kondensator 101 in einen ersten Polarisa
tionszustand versetzt. Hingegen beträgt der Spannungsabfall
über die beiden Enden des ferroelektrischen Kondensators 104
0 V, so daß dessen Polarisationszustand nicht verändert wird.
Damit auch die über den beiden Enden jedes der ferroelektri
schen Kondensatoren 102 und 103 angelegte Spannung die Pola
risationszustände nicht ändert, wird an die betreffenden
Spaltenleitungen C1 und C2 eine Spannung von ungefähr 2,5 V
angelegt. Nach Durchführung eines Lesevorgangs für die aus
dem ferroelektrischen Kondensator 101 gebildete Speicherzelle
ist ein Vorgang zur Wiederherstellung des anfänglichen Pola
risationszustands durchzuführen. Dementsprechend wird eine
Spannung von 5 V an die Spaltenleitung C0 und eine solche von
0 V an die Zeilenleitung R0 angelegt. Außerdem wird an die
Zeilenleitungen R1 und R2 eine Spannung von 2,5 V und an die
Spaltenleitungen C1 und C2 eine Spannung von 0 V angelegt.
Daraus folgt, daß das in Fig. 2 dargestellte, nichtflüchtige
ferroelektrische Speicherbauelement eine Treiberschaltung be
nötigt, um eine Reihe verschiedener kombinatorischer Spannun
gen zu erzeugen. Die Komplexität der Treiberschaltung behin
dert eine hohe Geschwindigkeit des Speichers und erfordert
eine große Entwurfsfläche.
Fig. 3 zeigt ein weiteres herkömmliches nichtflüchtiges fer
roelektrisches Speicherbauelement, in welchem die Speicher
zellen jeweils einen Zugriffstransistor und einen ferroelek
trischen Kondensator beinhalten. Jede Speicherzelle ist kor
respondierend zu einem jeweiligen Schnittpunkt einer der Bit
leitungen BL0, BL1, BL2, . . ., BLn mit einer der Wortleitungen
WL0, WL1, . . ., WLn gebildet. Zum Beispiel ist in einer Spei
cherzelle 110 die Gate-Elektrode eines Zugriffstransistors
111 an die Wortleitung WL0 angeschlossen, während eine Drain-Elek
trode an die Bitleitung BL0 angeschlossen ist. Zwischen
eine Source-Elektrode des Zugriffstransistors 111 und eine
Plattenleitung BL0 ist ein ferroelektrischer Kondensator 112
eingeschleift. Die Plattenleitungen PL0, PL1, . . ., PLn sind
alternierend parallel mit den Wortleitungen WL0, WL1, . . , WLn
angeordnet. Ein Verfahren zur Ansteuerung des in Fig. 3
gezeigten, nichtflüchtigen ferroelektrischen Speicherbauele
mentes ist in der Veröffentlichung T. Sumi et al., "A 256 kb
Nonvolatile Ferroelectric Memory at 3 V and 100 ns", ISSCC Di
gest of Technical Papers, S. 268 und 269, February 1994 of
fenbart.
In dem nichtflüchtigen ferroelektrischen, in Fig. 3 gezeigten
Speicherbauelement sind die ferroelektrischen Kondensatoren
aller an eine Wortleitung und eine Plattenleitung angeschlos
sener Speicherzellen sowie die auf der Wortleitung und der
Plattenleitung befindliche Speicherzelle, auf die zugegriffen
wird, während eines Schreib-/Lese-Vorgangs einem Ermüdungszyk
lus ausgesetzt. Dementsprechend verschlechtern sich die fer
roelektrischen Kondensatoren. Außerdem wird während eines
Schreib-/Lese-Vorgangs eine Plattenspannung an alle Speicher
zellen angelegt, die zur selben Wortleitung gehören, wodurch
ein hohes Maß an aktiver Leistung verbraucht wird.
Fig. 4 zeigt noch ein weiteres herkömmliches, nichtflüchtiges
ferroelektrisches Speicherbauelement, bei dem eine Speicher
zelle aus einem Zugriffstransistor und einem ferroelektri
schen Kondensator besteht. Die Speicherzellen sind jeweils
korrespondierend zu einem Schnittpunkt einer der Bitleitungen
BL0, BL1, BL2, . . ., BLn mit einer der Wortleitungen WL0, WL1,
WLn gebildet. So sind in der Speicherzelle 120 eine Ga
te- und eine Drain-Elektrode eines Zugriffstransistors 121 an
die Wortleitung WL0 bzw. die Bitleitung BL0 angeschlossen,
während eine Source-Elektrode an ein Ende eines ferroelektri
schen Kondensators 122 angeschlossen ist. Das andere Ende des
ferroelektrischen Kondensators 122 ist an eine Plattenleitung
PL0 angeschlossen. Die Plattenleitungen PL0, PL1, . . ., PLn
sind dabei im Unterschied zu Fig. 3 alternierend parallel zu
den Bitleitungen BL0, BL1, . . ., BLn angeordnet. Ein Verfahren
zur Ansteuerung des in Fig. 4 gezeigten, nichtflüchtigen fer
roelektrischen Speicherbauelementes ist, wie dasjenige zu
Fig. 3, in der Veröffentlichung T. Sumi et al., "A 256 kb Non
volatile Ferroelectric Memory at 3 V and 100 ns", ISSCC Digest
of Technical Papers, S. 268 und 269, February 1994 offenbart.
Die jeweils zwischen den Bitleitungen vorhandenen Plattenlei
tungen behindern den Herstellungsprozeß und eine hohe Inte
gration.
Der Erfindung liegt als technisches Problem die Bereitstel
lung eines nichtflüchtigen ferroelektrischen Halbleiterbau
elementes der eingangs genannten Art, das vergleichsweise
einfach und mit hohem Integrationsgrad herzustellen ist und
einen geringen Leistungsverbrauch sowie eine hohe Betriebsge
schwindigkeit und Lebensdauer aufweist, sowie eines hierfür
geeigneten Ansteuerverfahrens zugrunde.
Die Erfindung löst dieses Problem durch die Bereitstellung
eines nichtflüchtigen ferroelektrischen Speicherbauelementes
mit den Merkmalen des Anspruchs 1, 3, 6, 11, 13 oder 23 sowie
eines Ansteuerverfahrens hierfür mit den Merkmalen des An
spruchs 49, 52, 55 oder 57. Charakteristischerweise besitzen
die Bitleitungen dieses nichtflüchtigen ferroelektrischen
Speicherbauelementes Strukturen derart, daß sie im Fall eines
Zugreifens auf Speicherzellen, die den Bitleitungen benach
bart sind, als Plattenleitungen oder inverse Bitleitungen
fungieren können.
Vorteilhafte Weiterbildungen der Erfindung sind in den Un
teransprüchen angegeben.
Vorteilhafte, nachfolgend beschriebene Ausführungsformen der
Erfindung sowie die zu deren besserem Verständnis oben be
schriebenen, herkömmlichen Ausführungsbeispiele sind in den
Zeichnungen dargestellt, in denen zeigen:
Fig. 1 eine grafische Darstellung der Hystereseeigen
schaft eines ferroelektrischen Kondensators,
Fig. 2 bis 4 Zellenfelder herkömmlicher nichtflüchtiger fer
roelektrischer Speicherbauelemente,
Fig. 5 die Struktur einer Speichereinheitszelle eines
erfindungsgemäßen nichtflüchtigen ferroelektri
schen Speicherbauelementes,
Fig. 6 ein Schaltbild eines erfindungsgemäßen nicht
flüchtigen ferroelektrischen Speicherbauele
ments,
Fig. 7 eine weitere Struktur einer Betriebsspeicher
zelle,
Fig. 8 ein Schaltbild eines weiteren erfindungsgemäßen
nichtflüchtigen ferroelektrischen Speicherbau
elementes,
Fig. 9 ein Taktsignaldiagramm für einen Lesevorgang
des in Fig. 8 gezeigten ferroelektrischen Spei
cherbauelementes,
Fig. 10 ein Taktsignaldiagramm für einen Schreibvorgang
des in Fig. 8 gezeigten nichtflüchtigen ferro
elektrischen Speicherbauelementes,
Fig. 11 ein weiteres erfindungsgemäßes nichtflüchtiges
ferroelektrisches Speicherbauelement,
Fig. 12 ein weiteres erfindungsgemäßes nichtflüchtiges
ferroelektrisches Speicherbauelement,
Fig. 13 bis 15 weitere Strukturen einer Betriebsspeicherzelle
von Fig. 12,
Fig. 16 ein weiteres erfindungsgemäßes nichtflüchtiges
ferroelektrisches Speicherbauelement,
Fig. 17 bis 19 weitere Strukturen von Betriebsspeicherzellen
von Fig. 16,
Fig. 20 ein weiteres erfindungsgemäßes nichtflüchtiges
ferroelektrisches Speicherbauelement,
Fig. 21 ein weiteres erfindungsgemäßes nichtflüchtiges
ferroelektrisches Speicherbauelement,
Fig. 22 ein detailliertes Schaltbild einer Plattenlei
tungsauswahlschalter/Bitleitungsauswahlschal
ter-Einheit 580T von Fig. 21,
Fig. 23 ein detailliertes Schaltbild einer Plattenlei
tungsauswahlschalter/Bitleitungsauswahlschal
ter-Einheit 580B von Fig. 21,
Fig. 24 ein detailliertes Schaltbild eines Referenzzel
lenfeldes 550T von Fig. 21,
Fig. 25 ein detailliertes Schaltbild einer Referenzzel
le eines Trennschalters 550B von Fig. 21,
Fig. 26 ein detailliertes Schaltbild eines Trennschal
ters 570T von Fig. 21,
Fig. 27 ein detailliertes Schaltbild eines Trennschal
ters 570B von Fig. 21,
Fig. 28 ein detailliertes Schaltbild eines Bitleitungs
entzerrers 560T von Fig. 21,
Fig. 29 ein detailliertes Schaltbild eines Bitleitungs
entzerrers 560B von Fig. 21,
Fig. 30 ein Beispiel eines Betriebsspeicherzellenfeldes
560T von Fig. 21,
Fig. 31 ein Beispiel eines Betriebsspeicherzellenfeldes
510B von Fig. 21,
Fig. 32 ein detailliertes Schaltbild einer Bitleitungs
vorspannungsstufe 520T von Fig. 21,
Fig. 33 ein detailliertes Schaltbild einer Bitleitungs
vorspannungsstufe 520B von Fig. 21,
Fig. 34 ein Beispiel eines detaillierten Schaltbildes
eines Dateneingabe-/Datenausgabeschalters 530T
von Fig. 21,
Fig. 35 ein Beispiel eines detaillierten Schaltbildes
eines Dateneingabe-/Datenausgabeschalters 530B
von Fig. 21,
Fig. 36 ein Signalverlaufsdiagramm für einen Lesevor
gang des nichtflüchtigen ferroelektrischen
Speicherbauelementes gemäß Fig. 21 bis 35,
Fig. 37 und 38 Ersatzschaltbilder zur Veranschaulichung eines
Lesevorgangs der Betriebsspeicherzelle 511T von
Fig. 30,
Fig. 39 ein Signalverlaufsdiagramm für einen Schreib
vorgang des nichtflüchtigen ferroelektrischen
Speicherbauelementes gemäß Fig. 21 bis 35 und
Fig. 40 ein Ersatzschaltbild zur Veranschaulichung des
Schreibvorgangs von Fig. 39.
Fig. 5 zeigt eine Speicherzelle 300, welche einen Zugriffs
transistor 301 und einen ferroelektrischen Kondensator 302
aufweist. Eine erste Drain/Source-Elektrode des Zugriffstran
sistors 301 ist an eine Bitleitung BL0 angeschlossen, eine
Gate-Elektrode ist an eine Wortleitung WL angeschlossen, und
eine zweite Drain/Source-Elektrode ist an das eine Ende des
ferroelektrischen Kondensators 302 angeschlossen. Das andere
Ende des ferroelektrischen Kondensators 302 ist an eine Bit
leitung BL1 angeschlossen.
In der obigen Struktur kann ein Datensignal in eine vorgege
bene der beiden Bitleitungen BL0 und BL1 eingegeben oder von
dieser abgegeben werden. Wenn beispielsweise das Datensignal
in die Bitleitung BL1 eingegeben oder von dieser abgegeben
wird, fungiert die Bitleitung BL1 als eine Plattenleitung.
Hierbei ist die Bitleitung BL1, die Zugriff auf andere, nicht
gezeigte Speicherzellen hat, als eine Datenleitung verwend
bar.
In Fig. 5 besteht der Zugriffstransistor aus einem NMOS-Tran
sistor. Der ferroelektrische Kondensator 302 wird in Ab
hängigkeit von der über seine beiden Enden angelegten Span
nung in einen ersten oder zweiten Polarisationszustand pro
grammiert. In dem Fall, daß die über die beiden Enden des
ferroelektrischen Kondensators 302 hinweg angelegte Spannung
0 V beträgt, wird der programmierte Polarisationszustand bei
behalten.
Während eines Lesevorgangs der Speicherzelle 300 wird die
Bitleitung mit 0 V vorgespannt. Dann wird an die Wortleitung
WL ein Signal auf "hohem" Pegel angelegt, um die Bitleitung
BL0 elektrisch mit dem ferroelektrischen Kondensator 302 zu
verbinden. Die Plattenspannung, z. B. 5 V, wird an eine als ei
ne Plattenleitung festgelegte Bitleitung angelegt. Um Daten
abzugeben, wird eine in der Datenleitung repräsentierte,
durch einen Polarisationszustand des ferroelektrischen Kon
densators 302 geänderte Spannung abgetastet. Beispielsweise
wird in dem Fall, daß die Bitleitung BL0 als eine Datenlei
tung und die Bitleitung BL1 als eine Plattenleitung festge
legt wird, zum Lesen von Daten die Plattenspannung an die
Bitleitung BL1 angelegt, um die in der Bitleitung BL0 reprä
sentierte Spannung abzutasten.
Zum Zugriff auf die Speicherzelle 300 während eines
Schreibvorgangs wird an die Wortleitung WL ein Signal auf
"hohem" Pegel angelegt, um einen Zugriffstransistor leitend
zu schalten. Das Datensignal wird an eine vorgegebene der
Bitleitungen angelegt, und die Plattenspannung wird an die
andere Bitleitung angelegt. Dementsprechend wird der ferro
elektrische Kondensator 302 durch eine Spannungsdifferenz
zwischen dem Datensignal und der Plattenspannung program
miert, die über seinen beiden Enden anliegt.
Die zum Programmieren des ferroelektrischen Kondensators 302
benötigte Spannung kann hierbei über das Zusammensetzungsver
hältnis von ferroelektrischen Materialien, aus denen der fer
roelektrische Kondensator besteht, geändert werden. Zum Bei
spiel kann die Programmierspannung über das Zusammensetzungs
verhältnis von PZT und Siliziumdioxid geändert werden.
Fig. 6 ist ein Schaltbild eines weiteren erfindungsgemäßen
Ausführungsbeispiels eines nicht flüchtigen ferroelektrischen
Speicherbauelements. Eine Betriebsspeicherzelle 310 von Fig.
6 besteht aus einem Zugriffstransistor 311 und einem ferro
elektrischen Kondensator 312. Eine erste Drain/Source-Elek
trode des Zugriffstransistors 311 ist an die Bitleitung
BL0 angeschlossen, eine zweite Drain/Source-Elektrode ist an
das eine Ende des ferroelektrischen Kondensators 312 ange
schlossen, und eine Gate-Elektrode ist an eine Wortleitung WL
angeschlossen. Das andere Ende des ferroelektrischen Konden
sators 312 ist an die Bitleitung BL1 angeschlossen.
Fig. 7 zeigt eine weitere Struktur einer Betriebsspeicherzel
le. Die Betriebsspeicherzelle besteht hierbei aus einem Zu
griffstransistor 313 und einem ferroelektrischen Kondensator
314. Ein Drain/Source-Pfad des Zugriffstransistors 313 ist
zwischen den ferroelektrischen Kondensator 314 und die Bit
leitung BL1 eingeschleift, während eine Gate-Elektrode an die
Wortleitung WL angeschlossen ist. In der Betriebsspeicherzel
le der Fig. 6 und 7 werden Daten im Polarisationszustand des
ferroelektrischen Kondensators gespeichert.
Wiederum auf Fig. 6 bezugnehmend sind NMOS-Transistoren 321,
322, 323 und 324 in einer Bitleitungs-Vorspannungsstufe 320
enthalten. Die Drain-Elektrode des NMOS-Transistors 321 ist
an die Bitleitung BL0 angeschlossen, seine Source-Elektrode
ist geerdet, und an seine Gate-Elektrode ist ein Bitleitungs-Vor
spannungsfreigabesignal BLN angelegt. Die Drain-Elektrode
des NMOS-Transistors 322 ist an die Bitleitung BL1 ange
schlossen, dessen Source-Elektrode ist geerdet, und an seine
Gate-Elektrode ist das Bitleitungs-Vorspannaktivierungssignal
BLn angelegt. Die Drain-Elektrode des NMOS-Transistors 323
ist an die Bitleitung CBL0 angeschlossen, dessen Source-Elek
trode ist geerdet, und an seine Gate-Elektrode ist ein
Bitleitungs-Vorspannungsfreigabesignal BLN angelegt. Die
Drain-Elektrode des NMOS Transistors 324 ist an die Bitlei
tung CBL1 angeschlossen, dessen Source-Elektrode ist geerdet,
und an seine Gate-Elektrode ist das Bitleitungs-Vorspannungs
freigabesignal BLN angelegt. Folglich werden die NMOS-Tran
sistoren 321, 322, 323 und 324, wenn das Bitleitungs-Vor
spannungsfreigabesignal BLN auf "hohen" Pegel gesetzt wird,
leitend geschaltet, um die Bitleitungen BL0, BL1, CBL0 und
CBL1 durch einen Massespannungspegel vorzuspannen.
Eine Referenzzelle 330, auf die über eine Referenz-Wortlei
tung RWL zugegriffen wird, ist zwischen die Bitleitung CBL0
und die Bitleitung CBL1 eingeschleift. Dies bedeutet, daß von
der Bitleitung CBL0 ein zwischen den Spannungen der Datenwer
te "1" und "0" liegender Zwischenwert repräsentiert wird,
wenn die Referenz-Wortleitung RWL aktiv wird und die Platten
spannung an die Bitleitung CBL1 angelegt wird.
Ein Leseverstärker 340 ist zwischen die Bitleitungen BL0 und
CBL0 eingeschleift und verstärkt die Spannungsdifferenz zwi
schen den Bitleitungen BL0 und CBL0 im Fall, daß ein Lesever
stärker-Freigabesignal LSAEN aktiv ist.
In Fig. 6 fungiert die Bitleitung BL0 als eine Datenleitung,
und die Bitleitung CBL0 fungiert als eine inverse Datenlei
tung, während die Bitleitungen BL1 und CBL1 als eine Platten
leitung fungieren. Die Funktionen der Bitleitungen BL0, BL1,
CBL0 und CBL1 sind jedoch in der anderen Betriebsspeicherzel
le miteinander vertauscht. Speziell agieren die zuvor als die
Plattenleitungen fungierenden Bitleitungen BL1 und CBL1 dann
als Datenleitungen und inverse Datenleitungen in der anderen,
nicht gezeigten Betriebsspeicherzelle während eines Datenle
se-/Datenschreibvorgangs.
Fig. 8 zeigt ein Schaltbild eines weiteren erfindungsgemäßen
Ausführungsbeispiels eines nicht flüchtigen ferroelektrischen
Speicherbauelementes. Eine in Fig. 8 gezeigte Betriebsspei
cherzelle 310 beinhaltet einen Zugriffstransistor 311 und ei
nen ferroelektrischen Kondensator 312. Der Zugriffstransistor
311 besteht aus NMOS-Transistoren, deren erste Drain/Source-Elek
trode an eine Bitleitung BL0 angeschlossen, deren zweite
Drain/Source-Elektrode mit dem ferroelektrischen Kondensator
312 und deren Gate-Elektrode an eine Wortleitung WL ange
schlossen ist. Der ferroelektrische Kondensator 312 verbun
den, der Hystereseeigenschaften besitzt, ist zwischen die
zweite Drain/Source-Elektrode des Zugriffstransistors 311 und
die Bitleitung BL1 eingeschleift. Die Betriebsspeicherzelle
kann wie in Fig. 7 gezeigt gebildet sein.
Eine Referenzzelle 350 besteht aus zwei Referenzzellen-Zu
griffstransistoren 351 und 353 sowie zwei ferroelektrischen
Referenzzellen-Kondensatoren 352 und 354. Eine erste
Drain/Source-Elektrode des Referenzzellen-Zugriffstransistors
351 ist an die Bitleitung CBL0 angeschlossen, und seine
Gate-Elektrode ist an eine Referenz-Wortleitung RWL angeschlossen.
Das eine Ende des ferroelektrischen Referenzzellen-Kon
densators 352 ist sowohl an eine zweite Drain/Source-Elek
trode des Referenzzellen-Zugriffstransistors 351 als auch
an eine Referenzzellen-Datenschreibleitung 355 angeschlossen,
während dessen anderes Ende an eine Bitleitung CBL1 ange
schlossen ist. In gleicher Weise ist eine erste Drain/Source-Elek
trode des Referenzzellen-Zugriffstransistors 353 an die
Bitleitung CBL0 angeschlossen, während seine Gate-Elektrode
an die Referenz-Wortleitung RWL angeschlossen ist. Das eine
Ende des ferroelektrischen Referenzzellen-Kondensators 354
ist sowohl an eine zweite Drain/Source-Elektrode des Refe
renzzellen-Zugriffstransistors 353 als auch an eine inverse
Referenzzellen-Datenschreibleitung 356 angeschlossen, während
dessen anderes Ende an die Bitleitung CBL1 angeschlossen ist.
Ein Leseverstärker 340 ist zwischen die Bitleitungen BL0 und
CBL0 eingeschleift, und im Fall, daß ein Leseverstärker-Frei
gabesignal LSAEN aktiv ist, verstärkt er die Spannungs
differenz zwischen den Bitleitungen BL0 und CBL0. Ein Lese
verstärker 341 ist zwischen die Bitleitungen BL1 und CBL1
eingeschleift und dient dazu, auf die andere, nicht gezeigte
Betriebszelle zuzugreifen.
Eine Bitleitungs-Vorspannungsstufe 320 besteht aus vier
NMOS-Transistoren 321, 322, 323 und 324. Jede Drain-Elektrode der
NMOS-Transistoren ist an die zugehörige Bitleitung ange
schlossen, jede Source-Elektrode derselben ist geerdet, und
an jede ihrer Gate-Elektroden wird ein Bitleitungs-Vors
pannungsfreigabesignal BLN angelegt. Demgemäß wird die
Spannung auf der zugehörigen Bitleitung durch einen Masse
spannungspegel vorgespannt, wenn das Bitleitungs-Vor
spannungsfreigabesignal BLN auf einen "hohen" Pegel akti
viert wird.
Ein Bitleitungsentzerrer 360 kann aus einem NMOS-Transistor
361 bestehen. Eine erste Drain/Source-Elektrode des
NMOS-Transistors 361 ist an die Bitleitung CBL0 angeschlossen, ei
ne zweite Drain/Source-Elektrode desselben ist an die Bitlei
tung CBL1 angeschlossen, und an seine Gate-Elektrode ist ein
Bitleitungsentzerrer-Freigabesignal REQ angelegt. Demgemäß
wird in dem Fall, daß das Bitleitungsentzerrer-Freigabesignal
REQ auf einem "hohen" Pegel liegt, der NMOS-Transistor 361
leitend geschaltet, um die Bitleitungen CBL0 und CBL1 elek
trisch zu verbinden.
Ein Trennschalter 370, der an die Bitleitung CBL1 angeschlos
sen ist, wird im Fall, daß ein Trennschalter-Steuersignal IS
inaktiv ist, sperrend geschaltet. Wenn der Trennschalter 370
sperrend geschaltet ist, wird die Bitleitung CBL1 elektrisch
in einen mit einer Referenzzelle verbundenen Abschnitt CBL'
und einen nicht mit dieser verbundenen Abschnitt CBL1'' aufge
teilt. Der Trennschalter 371 dient dazu, auf die andere,
nicht gezeigte Betriebszelle zuzugreifen. Die Festlegung,
welcher der Trennschalter leitend und welcher gesperrt ge
schaltet wird, variiert in Abhängigkeit von der Ausrichtung
von Betriebsspeicherzellen und Referenzzellen. Der sperrend
geschaltete Trennschalter ist mit der Referenzzelle verbun
den, und der leitend geschaltete Trennschalter ist mit der
Betriebsspeicherzelle verbunden. Dementsprechend kann eine
Mehrzahl von Trennschaltern selektiv in Abhängigkeit von ex
tern zugeführten Adreßinformationen leitend oder sperrend
geschaltet werden.
Der Lesevorgang für das in Fig. 8 gezeigte, nichtflüchtige
ferroelektrische Speicherbauelement wird nachfolgend unter
Bezugnahme auf Fig. 9 beschrieben.
In Abhängigkeit vom Ergebnis einer Decodierung extern zuge
führter Adressen werden die mehreren Bitleitungen als eine
Datenleitung, eine inverse Datenleitung und eine Plattenlei
tung festgelegt, und dann wird der Trennschalter 370 sperrend
geschaltet. In Fig. 8 wird somit durch Festlegung der Bitlei
tung BL0 als einer Datenleitung, der Bitleitung CBL0 als ei
ner inversen Datenleitung und der Bitleitungen BL1 und CBL1
als Plattenleitungen auf die Speicherzelle 310 zugegriffen.
Die Bitleitung CBL1 ist elektrisch in einen mit der Referenz
zelle verbundenen Abschnitt CBL1' und einen nicht mit dieser
verbundenen Abschnitt CBL1'' unterteilt.
Wenn das Bitleitungs-Vorspannungsfreigabesignal BLN auf
"hohen" Pegel gelangt, werden die Bitleitungen BL0, BL1, CBL0
und CBL1 auf 0 V vorgespannt. Dies dient dazu, zuvor auf den
Bitleitungen gespeicherte elektrische Ladung abzuführen, um
einen Datenlesevorgang fehlerfrei ausführen zu können. Wenn
das Bitleitungs-Vorspannungsfreigabesignal BLN auf "niedri
gen" Pegel gelangt, befinden sich die Bitleitungen in den
schwebenden Zuständen. Zu diesem Zeitpunkt wird ein "hoher"
Pegel an die Wortleitung WL und die Referenz-Wortleitung RWL
angelegt, um den Zugriffstransistor 311 und die Referenzzel
len-Zugriffstransistoren 351 und 353 leitend zu schalten.
Demgemäß wird der ferroelektrische Kondensator 312 elektrisch
mit der Bitleitung BL0 verbunden, und die ferroelektrischen
Referenzzellen-Kondensatoren 352 und 354 werden elektrisch
mit der Bitleitung CBL0 verbunden. In dem Zustand, in welchem
der Zugriffstransistor und die Referenzzellen-Zugriffs
transistoren leitend geschaltet sind, werden die Bitleitungen
CBL0 und CBL1'' elektrisch verbunden, wenn das Bitleitungsent
zerrer-Freigabesignal REQ auf einem "hohen" Pegel aktiv ist.
Demgemäß fungieren die Bitleitungen CBL0 und CBL1'' als die
inversen Datenleitungen, und die Bitleitung CBL1' fungiert
als die Plattenleitung. Hierbei verdoppelt sich die Kapazität
der inversen Datenleitung, wenn die Länge der Bitleitung
CBL1' sehr viel geringer als diejenige der Bitleitung CBL1''
ist. Außerdem kann die Kapazität der Datenleitung bzw. die
Bitleitungskapazität der inversen Datenleitung unter der An
nahme, daß die Kapazität der Bitleitung BL0 gleich groß wie
diejenige der Bitleitung CBL0 ist, durch CBL bzw. 2CBL darge
stellt werden.
An die als Plattenleitung festgelegten Bitleitungen BL1 und
CBL1' kann eine Plattenspannung von z. B. 5 V angelegt werden.
Wenn die Plattenspannung angelegt wird, wird der Spannungspe
gel auf der Bitleitung BL0 gemäß dem Polarisationszustand des
ferroelektrischen Kondensators 312 in der Betriebsspeicher
zelle repräsentiert. Genauer gesagt wird der ferroelektrische
Kondensator 312 dann, wenn der Datenwert "1", d. h. ein
S4-Zustand in Fig. 1, in dem ferroelektrischen Kondensator 312
gespeichert ist, in den S6-Zustand in Fig. 1 überführt, und
der Spannungspegel auf der Bitleitung BL0 läßt sich durch die
Gleichung 3 ausdrücken:
VDatenleitung = 2QR/CBL (3)
wobei der Datenwert "1" gespeichert wird und CBL die Kapazi
tät der Bitleitung BL0 repräsentiert. Wenn andererseits der
Datenwert "0", d. h. der S1-Zustand in Fig. 1 im ferroelektri
schen Kondensator 312 gespeichert ist, wird der ferroelektri
sche Kondensator 312 in den S6-Zustand in Fig. 1 überführt.
Da jedoch die Menge an in dem ferroelektrischen Kondensator
312 gespeicherter elektrischer Ladung in den Zuständen 51 und
56 annähernd dieselbe ist, kann der Spannungspegel auf der
Bitleitung BL0 auf einem bisherigen Wert gehalten werden,
d. h. auf einem Massepegel.
In den ferroelektrischen Referenzzellen-Kondensatoren 352 und
354 werden entgegengesetzte Datenwerte gespeichert. Bei
spielsweise wird im ferroelektrischen Referenzzellen-Kon
densator 352 der Datenwert "1" gespeichert, während der
Datenwert "0" im ferroelektrischen Referenzzellen-Kondensator
354 gespeichert wird. Außerdem kann die Kapazität jedes der
ferroelektrischen Kondensatoren 352 und 354 die gleiche sein
wie diejenige des Zugriffstransistors 311 oder 313 der Be
triebsspeicherzellen. Hierbei hat die Datenleitung die Kapa
zität CBL und die inverse Datenleitung die Bitleitungskapazi
tät 2CBL, so daß in der inversen Datenleitung ein zwischen
liegender Pegel zwischen dem Spannungspegel des Datenwerts
"0" und des Datenwerts "1" auftritt. Genauer gesagt wird,
während der ferroelektrische Referenzzellen-Kondensator 352
vom S4-Zustand in Fig. 1 in seinen S6-Zustand übergeht, die
elektrische Ladungsmenge 2QR auf die inversen Datenleitungen
CBL0 und CBL1'' übertragen, wogegen eine elektrische Ladungs
menge nahe "0" auf die inversen Datenleitungen CBL0 und CBL1
übertragen wird, während der ferroelektrische Referenzzellen-
Kondensator 354 vom S1-Zustand in Fig. 1 in seinen S6-Zustand
übergeht. Demgemäß kann der Spannungspegel auf der inversen
Datenleitung durch die Gleichung 4 ausgedrückt werden:
Vinverse Datenleitung = 2 QR/2CBL (4)
wobei 2QR die gesamte, auf die inverse Datenleitung übertra
gene elektrische Ladungsmenge ist und 2CBL die Kapazität auf
der inversen Datenleitung ist. Anschließend werden die an die
Bitleitungen BL0 und CBL1' angelegten Spannungen auf einen
Massepegel verringert. Zu diesem Zeitpunkt gelangen der fer
roelektrische Kondensator 312 und die ferroelektrischen Refe
renzzellen-Kondensatoren 352 und 354 in den S1-Zustand von
Fig. 1. Dann wird das Bitleitungsentzerrer-Freigabesignal REQ
durch einen "niedrigen" Pegel deaktiviert, um die Bitleitun
gen CBL0 und CBL1'' elektrisch kurzzuschließen. Außerdem wird
die Referenz-Wortleitung RWL durch einen "niedrigen" Pegel
deaktiviert, um die ferroelektrischen Referenzzellen-Kon
densatoren 352 und 354 sowie die Bitleitung CBL0 elek
trisch kurzuschließen.
Anschließend wird das Leseverstärker-Freigabesignal LSAEN
durch einen "hohen" Pegel aktiviert. Der Leseverstärker 340
verstärkt die Spannungsdifferenz zwischen der als die Daten
leitung agierenden Bitleitung BL0 und der als die inverse Da
tenleitung agierenden Bitleitung CBL0. Dementsprechend ge
langt die Bitleitung BL0, wenn der Datenwert "1" in der Be
triebsspeicherzelle 310 gespeichert ist, auf einen "hohen"
Logikpegel, während die Bitleitung BL0 auf einen "niedrigen"
Logikpegel gelangt, wenn der Datenwert "0" in der Betriebs
speicherzelle 310 gespeichert ist. Dabei ist die Bitleitung
BL1 durch einen Massepegel fixiert, so daß der ferroelektri
sche Kondensator 312 bei Speicherung des Datenwertes "1" in
den S3-Zustand von Fig. 1 gelangt, während der ferroelektri
sche Kondensator 312 bei Speicherung des Datenwertes "0" in
den S1-Zustand von Fig. 1 gelangt. Jeder Spannungspegel der
Bitleitungen BL0 und CBL0, der durch den Leseverstärker ver
stärkt wird, wird als ein Datensignal bzw. ein inverses Da
tensignal abgegeben.
In dem Zustand nun, in welchem die Bitleitung CBL0 und die
ferroelektrischen Referenzzellen-Kondensatoren 352 und 354
wegen der auf einem "niedrigen" Pegel befindlichen Referenz-Wort
leitung RWL elektrisch kurzgeschlossen sind, wird ein
"hoher" Pegel an die Referenzzellen-Datenleitung RFDIN ange
legt, und "niedriger" Pegel wird an die inverse Referenzzel
len-Datenleitung RFDINB angelegt. Außerdem wird an die als
eine Plattenleitung festgelegte Bitleitung CBL1' eine Plat
tenspannung angelegt. Die Plattenspannung ist so festgelegt,
daß sie einen vollen Leistungsversorgungspegel (volles VCC)
aufweist. Dies bedeutet, daß die Plattenspannung allgemein in
dem Fall, daß VCC 5 V beträgt, den Wert 5 V hat und in dem
Fall, daß VCC 3 V beträgt, den Wert 3 V besitzt. Dementspre
chend gelangt der ferroelektrische Referenzzellen-Kondensator
352 in den S3-Zustand von Fig. 1, während der ferroelektri
sche Referenzzellen-Kondensator 354 in den S6-Zustand dersel
ben gelangt. Wenn anschließend die Bitleitung CBL1' auf Mas
sepegel gelangt und die Referenzzellen-Datenleitung RFDIN so
wie die inverse Referenzzellen-Datenleitung RFDINB geerdet
sind, gelangt der ferroelektrische Referenzzellen-Kondensator
352 in den S4-Zustand von Fig. 1, während der ferroelektri
sche Referenzzellen-Kondensator 354 in den S1-Zustand von
Fig. 1 gelangt. Dies bedeutet, daß die Datenwerte "1" und "0"
in den ferroelektrischen Referenzzellen-Kondensatoren 352 und
354 rückgespeichert werden. Außerdem gelangt das Bitleitungs-Vor
spannungsfreigabesignal BLN auf einen "hohen" Pegel, und
die mit der Betriebsspeicherzelle verbundene Wortleitung WL
wird durch einen "niedrigen" Pegel deaktiviert.
Unter Bezugnahme auf Fig. 10 wird nun ein Schreibvorgang für
das in Fig. 8 gezeigte, nichtflüchtige ferroelektrische Spei
cherbauelement beschrieben. Eine von außen zugeführte Adresse
wird decodiert, und dementsprechend wird eine Mehrzahl von
Bitleitungen als eine Datenleitung, eine inverse Datenleitung
und eine Plattenleitung festgelegt, und der Trennschalter 370
wird sperrend geschaltet. Die Vorgehensweise zur Festlegung
der Bitleitungen zwecks Zugriff auf eine Betriebsspeicherzel
le 310 von Fig. 8 ist dieselbe wie die in Fig. 9 illustrier
te.
Wenn ein Bitleitungs-Vorspannungsfreigabesignal BLN durch ei
nen "hohen" Pegel aktiviert ist, sind die Bitleitungen BL0,
BL1, CBL0 und CBL1 durch einen Massepegel vorgespannt. In
diesem Zustand wird nun das Bitleitungs-Vorspannungsfreigabe
signal BLN durch einen "niedrigen" Pegel deaktiviert, so daß
die Bitleitungen BL0, BL1, CBL0 und CBL1 schweben. Anschlie
ßend wird das einzuschreibende Datensignal der als Datenlei
tung festgelegten Bitleitung BL0 zugeführt, und das inverse
Datensignal wird der als inverse Datenleitung festgelegten
Bitleitung CBL0 zugeführt. Nun wird ein Leseverstärker-Frei
gabesignal LSAEN durch einen "hohen" Pegel aktiviert.
Wenn die Wortleitung WL zwecks Zugriff auf die Betriebsspei
cherzelle 310 durch einen "hohen" Pegel aktiviert wird, wird
der ferroelektrische Kondensator 312 mit der Bitleitung BL0
elektrisch verbunden. Hingegen wird die Referenz-Wortleitung
RWL in einem inaktivem Zustand auf einem "niedrigen" Pegel
gehalten. Wenn nun an die Bitleitung BL0 ein Datensignal auf
einem "hohen" Pegel angelegt wird, gelangt der ferroelektri
sche Kondensator 312 in den S3-Zustand von Fig. 1, und wenn
ein Datensignal auf "niedrigem" Pegel an die Bitleitung BL0
angelegt wird, weisen die beiden Enden des ferroelektrischen
Kondensators 312 keine Spannungsdifferenz auf und erfahren
daher keine Zustandsänderung.
In einem Zustand, in welchem die Wortleitung WL aktiv ist und
das Datensignal sowie das inverse Datensignal zugeführt wer
den, wird an die als Plattenleitungen festgelegten Bitleitun
gen BL1 und CBL1' eine Plattenspannung angelegt. Hierbei ge
langt der ferroelektrische Kondensator 312 in dem Fall, daß
an die als Datenleitung festgelegte Bitleitung BL0 ein Signal
auf "hohem" Pegel angelegt wird, vom S3-Zustand von Fig. 1 in
deren S4-Zustand. Hingegen gelangt der ferroelektrische Kon
densator 312 in dem Fall, in welchem an die Bitleitung BL0
ein Signal auf "niedrigem" Pegel angelegt wird, in den
S6-Zustand. Die als Plattenleitungen festgelegten Bitleitungen
BL1 und CBL1' gelangen dann auf Massepegel, und die Wortlei
tung WL wird durch einen "niedrigen" Pegel deaktiviert. Dem
gemäß geht der ferroelektrische Kondensator 312 in dem Fall,
daß an die Bitleitung BL0 ein "hoher" Pegel angelegt wird,
über den S3-Zustand von Fig. 1 in deren S4-Zustand über. Hin
gegen gelangt der ferroelektrische Kondensator 312 in dem
Fall, daß an die Bitleitung BL0 ein "niedriger" Pegel ange
legt wird, in den S1-Zustand von Fig. 1.
Fig. 11 zeigt ein Betriebsspeicherzellenfeld, in welchem jede
Betriebsspeicherzelle aus einem Zugriffstransistor und einem
ferroelektrischen Kondensator besteht. Eine Mehrzahl von Be
triebsspeicherzellen 410, 420, . . ., 480 sind in einer Matrix
entsprechend einer Mehrzahl von Bitleitungen BL0, BL1, . . ., BLn-1
und BLn sowie einer Mehrzahl von Wortleitungen WL0_L,
WL0_R, . . ., WLm_L und WLm_R angeordnet. In der Betriebsspei
cherzelle ist der ferroelektrische Kondensator zwischen be
nachbarte Bitleitungen über einen Drain/Source-Pfad eines Zu
griffstransistors eingeschleift. Im Zugriffstransistor 411
der Betriebsspeicherzelle 410 von Fig. 11 ist eine erste
Drain/Source-Elektrode mit der Bitleitung BL0 verbunden, wäh
rend der ferroelektrische Kondensator 412 zwischen eine zwei
te Drain/Source-Elektrode des Zugriffstransistors 411 und die
Bitleitung BL1 eingeschleift ist. Die Gate-Elektrode des Zu
griffstransistors 411 ist an die Wortleitung WL0_L ange
schlossen. Dagegen ist in der Betriebsspeicherzelle 420 eine
erste Drain/Source-Elektrode des Zugriffstransistors 421 an
die Bitleitung BL1 angeschlossen, während der ferroelektri
sche Kondensator 422 zwischen eine zweite Drain/Source-Elek
trode des Zugriffstransistors 421 und die Bitleitung BL0
eingeschleift ist. Die Gate-Elektrode des Zugriffstransistors
421 ist an die Wortleitung WL0_R angeschlossen. Dies bedeu
tet, daß die Strukturen der Betriebsspeicherzellen 410 und 420
symmetrisch sind. In diesem Zustand wird zwecks Zugriff
auf die Betriebsspeicherzelle 410 die Wortleitung WL0_L durch
einen "hohen" Pegel aktiviert, und die Bitleitung BL0 wird
als eine Datenleitung verwendet, während die Bitleitung BL1
als eine Plattenleitung benutzt wird. Um dagegen auf die Be
triebsspeicherzelle 420 zuzugreifen, wird die Wortleitung
WL0_R durch einen "hohen" Pegel aktiviert, und die Bitleitung
BL1 wird als eine Datenleitung verwendet, während die Bitlei
tung BL0 als eine Plattenleitung benutzt wird. Die anderen
Bitleitungen werden hierbei auf einem Massepegel gehalten.
Dementsprechend werden die Zugriffstransistoren der Betriebs
speicherzellen, die an dieselbe Wortleitung angeschlossen
sind, leitend geschaltet. Die Plattenspannung wird nun nur an
den ferroelektrischen Kondensator der Betriebsspeicherzelle
angelegt, auf die zugegriffen wird, wogegen die Plattenspan
nung nicht an diejenigen der anderen Betriebsspeicherzellen
angelegt wird. Genauer gesagt wird im Fall des Zugriffs auf
die Betriebsspeicherzelle die Wortleitung WL0_L durch einen
"hohen" Pegel aktiviert, während die anderen Wortleitungen
auf einem "niedrigen" Pegel verbleiben. Demgemäß bleiben die
Zugriffstransistoren 421, 431 und 441 in einem gesperrten Zu
stand, so daß sich ein Ende jedes der ferroelektrischen Kon
densatoren 422, 432 und 442 in einem schwebenden Zustand be
findet. Während ein Datensignal in die Bitleitung BL0 einge
geben und von dieser abgegeben wird und an die Bitleitung BL1
die Plattenspannung angelegt wird, verbleiben die anderen
Bitleitungen hingegen auf einem Massepegel. Dementsprechend
wird an die in den Betriebsspeicherzellen 450, 460, 470 und
480 enthaltenen ferroelektrischen Kondensatoren 0 V angelegt,
so daß die ferroelektrischen Kondensatoren, auf die nicht zu
gegriffen wird, keinem Betriebszyklus ausgesetzt werden.
Fig. 12 zeigt ein nichtflüchtiges ferroelektrisches Speicher
bauelement gemäß eines weiteren erfindungsgemäßen Ausfüh
rungsbeispiels. In Fig. 12 beinhaltet eine Betriebsspeicher
zelle 310L einen Zugriffstransistor 311L und einen ferroelek
trischen Kondensator 312L, während eine Betriebsspeicherzelle
310R einen Zugriffstransistor 311R und einen ferroelektri
schen Kondensator 312R enthält. Eine Referenzzelle 350L bein
haltet zwei Referenzzellen-Zugriffstransistoren 351L und 353L
sowie zwei ferroelektrische Referenzzellen-Kondensatoren 352L
und 354L, während eine Referenzzelle 350R zwei Referenzzel
len-Zugriffstransistoren 351R und 353R sowie zwei ferroelek
trische Referenzzellen-Kondensatoren 352R und 354R aufweist.
Um auf die Betriebsspeicherzelle 310L zuzugreifen, wird eine
Wortleitung WL0 durch einen "hohen" Pegel aktiviert, während
eine Bitleitung BL0 als eine Datenleitung und eine Bitleitung
CBL0 als eine inverse Datenleitung festgelegt und die Bitlei
tungen BL1 und CBL1 als Plattenleitungen benutzt werden.
In dem Fall, daß ein Lesevorgang in der Betriebsspeicherzelle
310L ausgeführt wird, wird die Referenz-Wortleitung RWL0
durch einen "hohen" Pegel aktiviert, um auf die Referenzzelle
350L zuzugreifen, den Trennschalter 370 sperrend zu schalten
und für den Trennschalter 371 einen leitenden Zustand auf
rechtzuerhalten. Außerdem wird das Bitleitungsentzerrer-
Freigabesignal REQ durch einen "hohen" Pegel aktiviert, um
einen NMOS-Transistor 361 leitend zu schalten. Demgemäß fun
giert während des Lesevorgangs für die Betriebsspeicherzelle
310L ein mit der Referenzzelle CBL1 verbundener Teil CBL1'
der Bitleitung als eine Plattenleitung, während der andere
Teil der Bitleitung CBL1 zusammen mit der Bitleitung CBL0 als
eine inverse Datenleitung agiert. Das Datensignal und das in
verse Datensignal werden durch einen Leseverstärker 340 ver
stärkt. Um außerdem während des Lesevorgangs Daten der Refe
renzzelle rückzuspeichern, wird in einem Zustand, in welchem
die Referenz-Wortleitung RWL0 auf einen "niedrigen" Pegel ge
langt, um die Bitleitung CBL0 und die ferroelektrischen Refe
renzzellen-Kondensatoren 352L und 354L elektrisch kurzzu
schließen, ein "hoher" Pegel an eine Referenzzellen-Daten
leitung RFDINL sowie ein "niedriger" Pegel an eine inverse
Referenzzellen-Datenleitung RFDINBL angelegt.
Eine weitere Beschreibung der Lese- und Schreibvorgänge für
die Betriebsspeicherzelle 310L ist analog zu derjenigen zu
den Fig. 9 und 10. Nun wird ein Lesevorgang für die Betriebs
speicherzelle 310R erläutert.
Um auf die Speicherzelle 310R von Fig. 12 zuzugreifen, werden
die Bitleitung BL1 als Datenleitung, die Bitleitung CBL1 als
inverse Datenleitung und die Bitleitungen BL0 sowie CBL0 als
Plattenleitungen festgelegt. Der Trennschalter 371 wird sper
rend geschaltet, während sich der Trennschalter 370 weiterhin
in einem leitenden Zustand befindet. Demgemäß wird die Bit
leitung CBL0 elektrisch in einen mit der Referenzzelle ver
bunden Teil CBL0' und einen nicht mit dieser verbundenen Teil
CBL0" aufgeteilt.
Wenn das Bitleitungs-Vorspannungsfreigabesignal BLN auf einen
"hohen" Pegel gelangt, werden die Bitleitungen BL0, BL1,
CBL0" und CBL1 auf 0 V vorgespannt. Wenn das Bitleitungs-Vor
spannungsfreigabesignal BLN auf einen "niedrigen" Pegel
gelangt, befinden sich die Bitleitungen in schwebenden Zu
ständen. Nun wird ein "hoher" Pegel an die Wortleitung WL1
und die Referenz-Wortleitung RWL1 angelegt, um dadurch den
Zugriffstransistor 311R und die Referenzzellen-Zugriffs
transistoren 351R und 353R leitend zu schalten. Dementspre
chend wird der ferroelektrische Kondensator 312R mit der Bit
leitung BL1 elektrisch verbunden, während die ferroelektri
schen Referenzzellen-Kondensatoren 352R und 354R elektrisch
mit der Bitleitung CBL1 verbunden werden. Zu diesem Zeitpunkt
befinden sich der Zugriffstransistor 311L und die Referenz
zellen-Zugriffstransistoren 351L und 353L weiterhin in einem
sperrenden Zustand. Dementsprechend haben der ferroelektri
sche Kondensator 312L und die ferroelektrischen Referenzzel
len-Kondensatoren 352L und 354L während des Lesevorgangs für
die Betriebsspeicherzelle 310R keine Funktion.
In dem Zustand, in welchem der Zugriffstransistor 311R und
die Referenzzellen-Zugriffstransistoren 351R und 353R leitend
geschaltet sind, wenn ein Bitleitungsentzerrer-Freigabesignal
REQ durch einen "hohen" Pegel aktiviert wird, werden die Bit
leitungen CBL1 und CBL0" elektrisch verbunden. Dementspre
chend fungieren die Bitleitungen CBL1 und CBL0'' als inverse
Datenleitungen, während die Bitleitung CBL0' als eine Plat
tenleitung fungiert. Folglich bekommt die Kapazität der als
Datenleitung festgelegten Bitleitung BL1 den Wert CBL, und
diejenige der inversen Datenleitung, die aus den Bitleitungen
CBL1 und CBL0'' besteht, bekommt den Wert 2CBL.
Eine Plattenspannung von beispielsweise 5 V wird an die als
Plattenleitungen festgelegten Bitleitungen BL0 und CBL0' an
gelegt. Wenn die Plattenspannung angelegt wird, erscheint in
der Bitleitung BL1 ein Spannungspegel gemäß einem Polarisati
onszustand des ferroelektrischen Kondensators 312R der Be
triebsspeicherzelle.
In den ferroelektrischen Referenzzellen-Kondensatoren 352R
und 354R werden zueinander entgegengesetzte Datenwerte ge
speichert. Außerdem kann die Kapazität der ferroelektrischen
Kondensatoren 352R und 354R dieselbe sein wie diejenige des
Zugriffstransistors 311R der Betriebsspeicherzelle. Die Kapa
zität der Datenleitung beträgt hierbei CBL, während die Bit
leitungskapazität der inversen Datenleitung 2CBL beträgt, so
daß in der inversen Datenleitung ein zwischen den Spannungs
pegeln der Datenwerte "1" und "0" liegender Pegel erscheint.
Anschließend fällt eine an die Bitleitungen BL0 und CBL0' an
gelegte Spannung auf einen Massepegel. Dann wird das Bitlei
tungsentzerrer-Freigabesignal REQ durch einen "niedrigen" Pe
gel deaktiviert, um die Bitleitungen CBL1 und CBL0'' elek
trisch kurzzuschließen. Außerdem wird die Referenz-Wortlei
tung RWL1 durch einen "niedrigen" Pegel deaktiviert, um die
ferroelektrischen Referenzzellen-Kondensatoren 352R und 354R
mit der Bitleitung CBL1 elektrisch kurzzuschließen. Daraufhin
wird das Leseverstärker-Freigabesignal LSAEN durch einen
"hohen" Pegel aktiviert. Der Leseverstärker 341 verstärkt ei
ne Spannungsdifferenz zwischen der als Datenleitung fungie
renden Bitleitung BL1 und der als inverse Datenleitung fun
gierenden Bitleitung CBL1. Demgemäß gelangt, wenn in der Be
triebsspeicherzelle 310R der Datenwert "1" gespeichert ist,
die Bitleitung BL1 auf einen "hohen" Logikpegel, während die
Bitleitung BL1 auf einen "niedrigen" Logikpegel gelangt, wenn
in der Betriebsspeicherzelle 310R der Datenwert "0" gespei
chert ist. Die Bitleitung BL0 ist zu diesem Zeitpunkt auf ei
nem Massepegel fixiert. Die durch einen Leseverstärker ver
stärkten Spannungspegel der Bitleitungen BL1 und CBL1 werden
als ein Datensignal bzw. ein inverses Datensignal abgegeben.
In dem Zustand, in welchem die Referenz-Wortleitung RWL1 auf
einen "niedrigen" Pegel gelangt, um die Bitleitung CBL1 und
die ferroelektrischen Referenz-Kondensatoren 352R und 354R
elektrisch kurzzuschließen, wird an die Referenzzellen-Da
tenleitung RFDINR ein "hoher" Pegel angelegt, während an
die inverse Referenzzellen-Datenleitung RFDINBR ein
"niedriger" Pegel angelegt wird. Außerdem wird an die als ei
ne Plattenleitung festgelegte Bitleitung CBL0' eine Platten
spannung angelegt. Anschließend werden die Datenwerte "1" und
"0" in den ferroelektrischen Referenzzellen-Kondensatoren
352R und 354R rückgespeichert. Wenn die Bitleitung CBL0' auf
den Massepegel gelangt und die Referenzzellen-Datenleitung
RFDINR sowie die inverse Referenzzellen-Datenleitung RFDINBR
geerdet werden. Zudem gelangt das Bitleitungs-Vorspannungs
freigabesignal BLn auf einen "hohen" Pegel, und die Wortlei
tung WL1 für die Betriebsspeicherzelle wird durch einen
"niedrigen" Pegel deaktiviert.
Dagegen verläuft ein Schreibvorgang für die Betriebsspeicher
zelle 310R wie folgt. Die Bitleitung BL1 wird als Datenlei
tung festgelegt, die Bitleitung CBL1 wird als eine inverse
Datenleitung festgelegt, und die Bitleitungen BL0 und CBL0
werden als Plattenleitungen festgelegt. Zudem wird der Trenn
schalter 371 sperrend geschaltet, und der Trennschalter 370
wird in seinem leitenden Zustand gehalten. Wenn das Bitlei
tungs-Vorspannungsfreigabesignal BLN durch einen "hohen" Pe
gel aktiviert wird, werden die Bitleitungen BL0, BL1, CBL0
und CBL1 durch einen Massepegel vorgespannt. In diesem Zu
stand wird das Bitleitungs-Vorspannungsfreigabesignal BLN
durch einen "niedrigen" Pegel deaktiviert, um dadurch die
Bitleitungen BL0, BL1, CBL0 und CBL1 schweben zu lassen. An
schließend wird ein zu schreibendes Datensignal an die als
die Datenleitung festgelegte Bitleitung BL1 angelegt, und ein
inverses Datensignal wird an die als die inverse Datenleitung
festgelegte Bitleitung BL1 angelegt. Zu diesem Zeitpunkt wird
das Leseverstärker-Freigabesignal LSAEN durch einen "hohen"
Pegel aktiviert, um den Betrieb des Leseverstärkers 341 frei
zugeben. Zwecks Zugriff auf die Betriebsspeicherzelle 310R
wird die Wortleitung WL1 durch einen "hohen" Pegel aktiviert,
um den ferroelektrischen Kondensator 312R elektrisch mit der
Bitleitung BL1 zu verbinden. Hingegen wird die Referenz-Wort
leitung RWL1 durch einen "niedrigen" Pegel in einem inak
tiven Zustand gehalten. Außerdem werden die Wortleitung WL0
und die Referenz-Wortleitung R 77219 00070 552 001000280000000200012000285917710800040 0002019732694 00004 77100WL0 auf einem "niedrigen" Pegel
gehalten.
In dem Zustand, in welchem die Wortleitung WL1 aktiv ist und
das Datensignal sowie das inverse Datensignal zugeführt wer
den, wird die Plattenspannung an die als die Plattenleitungen
festgelegten Bitleitungen BL0 und CBL0' angelegt. Dann werden
die als Plattenleitungen festgelegten Bitleitungen BL0 und
CBL0' für einen Massepegel verwendet, und die Wortleitung WL1
wird durch einen "niedrigen" Pegel deaktiviert. Dementspre
chend wird in dem Fall, in welchem an die Bitleitung BL1 ein
"hoher" Pegel angelegt wird, der ferroelektrische Kondensator
312 in den S4-Zustand von Fig. 1 programmiert, während in dem
Fall, in welchem ein "niedriger" Pegel an die Bitleitung BL1
angelegt wird, der ferroelektrische Kondensator 312 in den
S1-Zustand von Fig. 1 programmiert wird.
Kurz gesagt werden der Schreib-/Lesevorgang für die Betriebs
speicherzelle 310L und derjenige für die Betriebsspeicherzel
le 310R komplementär durchgeführt.
Die Fig. 13 bis 15 zeigen weitere Strukturen einer Be
triebsspeicherzelle gemäß Fig. 12.
In Fig. 13 sind Zugriffstransistoren der Betriebsspeicherzel
len 310L und 310R an die Bitleitung BL0 angeschlossen, wäh
rend die ferroelektrischen Kondensatoren an die Bitleitung
BL1 angeschlossen sind. Die Zugriffstransistoren werden hier
bei während eines Schreib-/Lesevorgang von Daten durch einen
"hohen" Pegel aktiviert, um den zugehörigen ferroelektrischen
Kondensator mit den Bitleitungen BL0 und BL1 über einen
Drain/Source-Pfad zu verbinden. Demgemäß wird der Schreib-/Le
sevorgang von Daten selbst in dem Fall, daß die Positionen
des Zugriffstransistors und des ferroelektrischen Kondensa
tors geändert sind, davon nicht beeinflußt.
Bezugnehmend auf Fig. 14 ist in den dortigen Betriebsspei
cherzellen 310L und 310R jede von ersten Drain/Source-Elek
troden der Zugriffstransistoren an die Bitleitung BL1 an
geschlossen, und jeder der ferroelektrischen Kondensatoren
ist zwischen die Bitleitung BL0 und eine zweite Drain/Source-Elek
trode des entsprechenden Zugriffstransistors einge
schleift.
In Fig. 15 ist der Zugriffstransistor der Betriebsspeicher
zelle 310L an die Bitleitung BL1 angeschlossen, während der
zugehörige ferroelektrische Kondensator zwischen den Zu
griffstransistor und die Bitleitung BL0 eingeschleift ist.
Der Zugriffstransistor der Betriebsspeicherzelle 310R ist an
die Bitleitung BL0 angeschlossen, während der zugehörige fer
roelektrische Kondensator zwischen den Zugriffstransistor und
die Bitleitung BL1 eingeschleift ist.
Um auf die Betriebsspeicherzelle 310L in den Fig. 13 bis
15 zuzugreifen, wird die Bitleitung BL0 als eine Datenleitung
festgelegt, und die Bitleitung BL1 wird als eine Plattenlei
tung festgelegt. Außerdem wird im Fall des Zugriffs auf die
Betriebsspeicherzelle 310L die Wortleitung WL0 durch einen
"hohen" Pegel aktiviert, während im Fall des Zugriffs auf die
Betriebsspeicherzelle 310R die Wortleitung WL1 durch einen
"hohen" Pegel aktiviert wird.
Fig. 16 zeigt ein weiteres nichtflüchtiges ferroelektrisches
Speicherbauelement gemäß der vorliegenden Erfindung. In Fig.
16 beinhaltet eine Betriebsspeicherzelle 310a einen Zu
griffstransistor 311a und einen ferroelektrischen Kondensator
312a, während eine Betriebsspeicherzelle 310b einen Zu
griffstransistor 311b und einen ferroelektrischen Kondensator
312b beinhaltet. Die erste Drain/Source-Elektrode des Zu
griffstransistors 311a ist an die Bitleitung WL0 angeschlos
sen, die zweite Drain/Source-Elektrode desselben ist mit dem
ferroelektrischen Kondensator 312a verbunden, und seine
Gate-Elektrode ist an eine Wortleitung WL0 angeschlossen. Der fer
roelektrische Kondensator 311b ist zwischen die zweite
Drain/Source-Elektrode des Zugriffstransistors 311a und die
Bitleitung BL1 eingeschleift. Die erste Drain/Source-Elek
trode des Zugriffstransistors 311b ist an die Bitleitung
BL1 angeschlossen, die zweite Drain/Source-Elektrode dessel
ben ist mit dem ferroelektrischen Kondensator 312b verbunden,
und seine Gate-Elektrode ist an eine Wortleitung WL1 ange
schlossen. Der ferroelektrische Kondensator 311b ist zwischen
die zweite Drain/Source-Elektrode des Zugriffstransistors
311b und die Bitleitung BL2 eingeschleift. In dem Fall, daß
der in den Betriebsspeicherzellen enthaltene Zugriffstransi
stor aus einem NMOS-Transistor besteht, wird dieser leitend
geschaltet, wenn eine zugehörige Wortleitung durch einen
"hohen" Pegel aktiviert wird.
Eine Referenzzelle 350a besteht aus zwei Referenzzellen-Zu
griffstransistoren 351a und 353a sowie zwei ferroelektri
schen Referenzzellen-Kondensatoren 352a und 354a, während ei
ne Referenzzelle 350b aus zwei Referenzzellen-Zugriffstran
sistoren 351b und 353b sowie zwei ferroelektrischen Referenz
zellen-Kondensatoren 352b und 354b besteht. Die Referenzzel
len-Zugriffstransistoren 351a und 353a sind an die Bitleitung
BL0 angeschlossen, und jeder der ferroelektrischen Referenz
zellen-Kondensatoren 352a und 354a ist zwischen einen zugehö
rigen Referenzzellen-Zugriffstransistor und die Bitleitung
BL1 eingeschleift. Die Referenzzellen-Zugriffstransistoren
351b und 353b sind an die Bitleitung BL1 angeschlossen, und
jeder der ferroelektrischen Referenzzellen-Kondensatoren 352b
und 354b ist zwischen einen zugehörigen Referenzzellen-Zu
griffstransistor und die Bitleitung BL2 eingeschleift.
In Fig. 16 erfolgt ein Lesevorgang für die Betriebsspeicher
zelle 310a wie folgt. Um auf die Betriebsspeicherzelle 310a
zuzugreifen, ist die Bitleitung BL0 als eine Datenleitung
festgelegt, die Bitleitung CBL0 ist als eine inverse Daten
leitung festgelegt, und die Bitleitungen BL1 und CBL1 sind
als Plattenleitungen festgelegt. Ein Trennschalter 370a ist
sperrend geschaltet, und die anderen Trennschalter sind noch
leitend geschaltet. Dementsprechend ist die Bitleitung CBL1
in einen mit der Referenzzelle verbundenen Abschnitt CBL1'
und einen nicht mit dieser verbundenen Abschnitt CBL1'' unter
teilt. In dem Fall, daß ein Bitleitungs-Vorspannungs
freigabesignal auf einem hohen Pegel ist, wird jede der Bit
leitungen durch einen Massepegel über NMOS-Transistoren 321,
322, 323, 324, 325 und 326 vorgespannt, die in der Bitlei
tungs-Vorspannungsstufe 320 enthalten sind. In diesem Zustand
befinden sich die Bitleitungen in den schwebenden Zuständen,
wenn das Bitleitungs-Vorspannungsfreigabesignal BLN auf einen
"niedrigen" Pegel gelangt.
In dem Zustand, in welchem die Bitleitungen schweben, wird
ein "hoher" Pegel an die Wortleitung WL0 und die Referenz-Wort
leitung RWL0 angelegt, um dadurch den Zugriffstransistor
311a sowie die Referenzzellen-Zugriffstransistoren 351a und 353a
leitend zu schalten. Dementsprechend wird der ferroelek
trische Kondensator 312a elektrisch mit der Bitleitung BL0
verbunden, und die ferroelektrischen Referenzzellen-Konden
satoren 352a und 354a werden elektrisch mit der Bitleitung
CBL0 verbunden. Hierbei befinden sich die in der anderen Be
triebsspeicherzelle enthaltenen Zugriffstransistoren sowie
die in den anderen Referenzzellen enthaltenen Referenzzellen-Zu
griffstransistoren in den leitenden Zuständen. Demgemäß
werden die in den anderen Betriebsspeicherzellen und den Re
ferenzzellen enthaltenen ferroelektrischen Kondensatoren
nicht unnötig einem Betriebszyklus ausgesetzt.
In dem Zustand, in welchem der Zugriffstransistor 311a und
die Referenzzellen-Zugriffstransistoren 351a und 353a leitend
geschaltet sind, wird ein NMOS-Transistor 361a, wenn ein Bit
leitungsentzerrer-Freigabesignal REQ0 durch einen "hohen" Pe
gel aktiviert wird, leitend geschaltet, um die Bitleitungen
CBL0 und CBL1'' elektrisch zu verbinden. Hierbei agieren die
Bitleitungen CBL0 und CBL1'' als inverse Datenleitungen, wäh
rend die Bitleitung CBL1' als eine Plattenleitung fungiert.
Dies dient zur Verdopplung der Kapazität der mit der Refe
renzzelle verbundenen inversen Datenleitung auf den doppelten
Wert der Kapazität der mit der Betriebsspeicherzelle verbun
denen Datenleitung. Außerdem wird das andere Bitleitungsent
zerrer-Freigabesignal REQ1 durch einen "niedrigen" Pegel de
aktiviert.
An die als die Plattenleitung festgelegten Bitleitungen BL1
und CBL1' wird eine Plattenspannung derart angelegt, daß auf
der Bitleitung BL0 ein Spannungspegel entsprechend den im
ferroelektrischen Kondensator 312a der Betriebsspeicherzelle
gespeicherten Daten erscheint.
Aufgrund der Plattenspannung erscheint auf der inversen Da
tenleitung ein Zwischenpegel zwischen den Spannungspegeln der
Datenwerte "0" und "1". Dies liegt daran, daß die ferroelek
trischen Referenzzellen-Kondensatoren 352a und 354a gegen
sätzliche Datenwerte speichern.
Die an die Bitleitungen BL1 und CBL1' angelegten Spannungen
verringern sich bis auf einen Massepegel. Das Bitleitungsent
zerrer-Freigabesignal REQ0 wird dann durch einen "niedrigen"
Pegel deaktiviert, um die Bitleitungen CBL0 und CBL1'' elek
trisch kurzzuschließen. Außerdem wird die Referenz-Wort
leitung RWL0 durch einen "niedrigen" Pegel deaktiviert,
um die ferroelektrischen Referenzzellen-Kondensatoren 352a
und 354a und die Bitleitung CBL0 elektrisch kurzzuschließen.
Dann wird ein Leseverstärker-Freigabesignal LSAEN durch einen
"hohen" Pegel aktiviert. Ein Leseverstärker 340 verstärkt die
Spannungsdifferenz zwischen der als eine Datenleitung fungie
renden Bitleitung BL0 und der als eine inverse Datenleitung
fungierenden Bitleitung CBL0. Zu diesem Zeitpunkt befindet
sich die Bitleitung BL1 im Zustand eines Massepegels, um Da
ten der Betriebsspeicherzelle 310a rückzuspeichern. Die durch
den Leseverstärker verstärkten Spannungspegel der Bitleitun
gen BL0 und CBL0 werden als das Datensignal bzw. das inverse
Datensignal abgegeben. Hingegen werden in dem Zustand, in
welchem die Referenz-Wortleitung RWL0 auf einen "niedrigen"
Pegel gelangt, um die Bitleitung CBL0 und die ferroelektri
schen Referenzzellen-Kondensatoren 352a und 354a elektrisch
kurzzuschließen, ein "hoher" Pegel an die Referenzzellen-Da
tenleitung RFDINa angelegt, ein "niedriger" Pegel an die
inverse Referenzzellen-Datenleitung RFDINBa angelegt und eine
Plattenspannung an die als eine Plattenleitung festgelegte
Bitleitung CBL1' angelegt. Außerdem werden, wenn die Bitlei
tung CBL1' auf einen Massepegel gelangt und die Referenzzel
len-Datenleitungen RFDINa und die inverse Referenzzellen-Da
tenleitung RFDINBa geerdet werden, die Datenwerte "1" und
"0" in den ferroelektrischen Referenzzellen-Kondensatoren
352a und 354a rückgespeichert. Nach dem Lesevorgang spannt
das Bitleitungs-Vorspannungsfreigabesignal BLN auf "hohem"
Pegel die Bitleitungen auf einen Massepegel vor, und die
Wortleitung WL0 für die Betriebsspeicherzelle wird durch ei
nen "niedrigen" Pegel deaktiviert.
Während eines Schreibvorgangs der Betriebsspeicherzelle 310a
wird als erstes die Bitleitung BL0 als eine Datenleitung
festgelegt, die Bitleitung CBL0 wird als eine inverse Daten
leitung festgelegt, und die Bitleitungen BL1 und CBL1 werden
als eine Plattenleitung festgelegt. Außerdem wird der Trenn
schalter 370a sperrend geschaltet, und die anderen Trenn
schalter befinden sich weiter in den leitenden Zuständen. Das
Bitleitungs-Vorspannungsfreigabesignal BLN wird durch einen
"niedrigen" Pegel deaktiviert, um die NMOS-Transistoren 321,
322, 323, 324, 325 und 326 sperrend zu schalten. Demgemäß
schweben die Bitleitungen BL0, BL1, BL2, CBL0, CBL1 und CBL2.
Dann wird das zu schreibende Datensignal an die als die Da
tenleitung festgelegte Bitleitung BL0 angelegt, und ein in
verses Datensignal wird an die als die inverse Datenleitung
festgelegte Bitleitung CBL0 angelegt. Zu diesem Zeitpunkt
wird das Leseverstärker-Freigabesignal LSAEN durch einen
"hohen" Pegel aktiviert, um den Leseverstärker 340 zum Be
trieb freizugeben. Um auf die Betriebsspeicherzelle 310a zu
zugreifen, wird die Wortleitung WL0 durch einen "hohen" Pegel
aktiviert, um den ferroelektrischen Kondensator 312a mit den
Bitleitungen BL0 und BL1 elektrisch zu verbinden. Dagegen
werden die Referenz-Wortleitungen durch einen "niedrigen" Pe
gel im inaktiven Zustand gehalten. Außerdem werden die ande
ren Wortleitungen kontinuierlich durch einen "niedrigen" Pe
gel im inaktiven Zustand gehalten.
In dem Zustand, in welchem die Wortleitung WL0 aktiv ist und
ein Datensignal sowie ein inverses Datensignal zugeführt wer
den, wird an die als die Plattenleitungen festgelegten Bit
leitungen BL1 und CBL1' eine Plattenspannung angelegt. Dann
befinden sich die als die Plattenleitung festgelegten Bitlei
tungen BL1 und CBL1' auf dem Massepegel, und zudem ist die
Wortleitung WL0 durch einen "niedrigen" Pegel deaktiviert.
Dementsprechend wird in dem Fall, daß an die Bitleitung BL0
ein "hoher" Pegel angelegt wird, der ferroelektrische Konden
sator 312a in den S4-Zustand von Fig. 1 programmiert, und in
dem Fall, daß an die Bitleitung BL0 ein "niedriger" Pegel an
gelegt wird, wird der ferroelektrische Kondensator 312a in
den S1-Zustand von Fig. 1 programmiert.
In Fig. 16 wird der Lesevorgang für die Betriebsspeicherzelle
310b wie folgt durchgeführt. Um auf die Betriebsspeicherzelle
310b zuzugreifen, wird die Bitleitung BL1 als eine Datenlei
tung festgelegt, die Bitleitung CBL1 wird als eine inverse
Datenleitung festgelegt, und die Bitleitungen BL2 und CBL2
werden als Plattenleitungen festgelegt. Der Trennschalter
370b wird sperrend geschaltet, und die anderen Trennschalter
befinden sich in den leitenden Zuständen. Dementsprechend
wird die Bitleitung CBL2 elektrisch in einen mit einer Refe
renzzelle verbundenen Abschnitt CBL2' und einem nicht mit
diesem verbundenen Abschnitt CBL2'' unterteilt. In dem Fall,
daß das Bitleitungs-Vorspannungsfreigabesignal BLN auf einem
"hohen" Pegel liegt, wird jede der Bitleitungen über die
NMOS-Transistoren 321, 322, 323, 324, 325 und 326, die in der
Bitleitungs-Vorspannungsstufe 320 enthalten sind, auf einen
Massepegel vorgespannt. In diesem Zustand gelangen die Bit
leitungen in die schwebenden Zustände, und das Bitleitungs-Vor
spannungsfreigabesignal BLN auf einen "niedrigen" Pegel.
Zu diesem Zeitpunkt werden die Wortleitung WL1 und die Refe
renz-Wortleitung RWL1 auf einen "hohen" Pegel aktiviert, und
dementsprechend werden der Zugriffstransistor 311b und die
Referenzzellen-Zugriffstransistoren 351b und 353b leitend
geschaltet. Dadurch wird der ferroelektrische Kondensator
312b elektrisch mit den Bitleitungen BL1 und BL2 verbunden,
und die ferroelektrischen Referenzzellen-Kondensatoren 352b
und 354b werden elektrisch mit der Bitleitung CBL1 verbunden.
Die in den anderen Betriebsspeicherzellen enthaltenen Zu
griffstransistoren und die in den anderen Referenzzellen ent
haltenen Referenzzellen-Zugriffstransistoren werden hierbei
in ihren gesperrten Zuständen gehalten. Folglich werden die
in den anderen Betriebsspeicherzellen und den anderen Re
ferenzzellen enthaltenen ferroelektrischen Kondensatoren kei
nem unnötigen Betriebszyklus ausgesetzt.
In dem Zustand, in welchem der Zugriffstransistor 311b und
die Referenzzellen-Zugriffstransistoren 351b und 353b leitend
geschaltet sind, wird ein NMOS-Transistor 316b, wenn das Bit
leitungsentzerrer-Freigabesignal REQ1 durch einen "hohen" Pe
gel aktiviert wird, leitend geschaltet, um die Bitleitungen
CBL1 und CBL2'' elektrisch zu verbinden. Die Bitleitungen CBL1
und CBL2'' fungieren hierbei als inverse Datenleitungen, wäh
rend die Bitleitung CBL2' als eine Plattenleitung agiert.
Dies bewirkt, daß die Kapazität der mit der Referenzzelle
verbundenen inversen Datenleitung doppelt so hoch ist wie
diejenige der mit der Betriebsspeicherzelle verbundenen Da
tenleitung. Des weiteren wird das andere Bitleitungsentzer
rer-Freigabesignal durch einen "niedrigen" Pegel in einem in
aktiven Zustand gehalten. Dann wird eine Plattenspannung an
die als Plattenleitungen festgelegten Bitleitungen BL2 und
CBL2' angelegt, so daß ein Spannungspegel, der dem im ferro
elektrischen Kondensator 312b der Betriebsspeicherzelle ge
speicherten Datenwert entspricht, auf der Bitleitung BL1 er
scheint.
Außerdem erscheint aufgrund der Plattenspannung ein zwischen
liegender Spannungspegel zwischen denjenigen der Datenwerte
"0" und "1" auf der inversen Datenleitung. Dies liegt daran,
daß die ferroelektrischen Referenzzellen-Kondensatoren 352b
und 354b zueinander konträre Datenwerte speichern.
Anschließend verringert sich die an die Bitleitungen BL2 und
CBL2' angelegte Spannung bis herunter auf einen Massepegel.
Dann wird das Bitleitungsentzerrer-Freigabesignal REQ1 durch
einen "niedrigen" Pegel deaktiviert, um die Bitleitungen CBL1
und CBL2 elektrisch kurzzuschließen. Außerdem wird die Refe
renz-Wortleitung RWL1 durch einen "niedrigen" Pegel deakti
viert, um die ferroelektrischen Referenzzellen-Kondensatoren
352b und 354b und die Bitleitung CBL1 elektrisch kurzzu
schließen. Des weiteren wird das Leseverstärker-Freigabe
signal LSAEN durch einen "hohen" Pegel aktiviert. Ein Lese
verstärker 341 verstärkt die Spannungsdifferenz zwischen der
als Datenleitung fungierenden Bitleitung BL1 und der als in
verse Datenleitung fungierenden Bitleitung CBL1. Zu diesem
Zeitpunkt befindet sich die Bitleitung BL2 auf Massepegel, um
die Daten der Betriebsspeicherzelle 310b rückzuspeichern. Die
durch den Leseverstärker verstärkten Spannungspegel der Bit
leitungen BL1 und CBL1 werden als ein Datensignal bzw. ein
inverses Datensignal abgegeben. Hingegen werden in dem Zu
stand, in welchem die Referenz-Wortleitung RWL1 auf einen
"niedrigen" Pegel gelangt, ein "hoher" Pegel an die Referenz
zellen-Datenleitung RFDINb, ein "niedriger" Pegel an die in
verse Referenzzellen-Datenleitung RFDINBb und eine Platten
spannung an die als Plattenleitung festgelegte Bitleitung
DBL2' angelegt, um die Bitleitung CBL1 und die ferroelektri
schen Referenzzellen-Kondensatoren 352b und 354b elektrisch
kurzzuschließen. Außerdem werden, wenn die Bitleitung CBL2'
auf Massepegel gelangt und die Referenzzellen-Datenleitung
RFDINb sowie die inverse Referenzzellen-Datenleitung RFDINBb
geerdet sind, die Datenwerte "0" und "1" in die ferroelektri
schen Referenzzellen-Kondensatoren 352b und 354b rückgespei
chert. Nach dem Lesevorgang spannt das Bitleitungs-Vor
spannungsfreigabesignal BLN auf einem "hohen" Pegel die
Bitleitungen auf Massepegel vor, und die Wortleitung WL1 für
die Betriebsspeicherzelle wird durch einen "niedrigen" Pegel
deaktiviert.
Ein Schreibvorgang zum Schreiben in die Betriebsspeicherzelle
310b verläuft wie folgt. Zunächst wird die Bitleitung BL1 als
eine Datenleitung festgelegt, während die Bitleitung CBL1 als
eine inverse Datenleitung und die Bitleitungen BL2 sowie CBL2
als Plattenleitungen festgelegt werden. Außerdem wird der
Trennschalter 370b sperrend geschaltet, während die anderen
Trennschalter in ihren leitenden Zuständen gehalten werden.
Das Bitleitungs-Vorspannungsfreigabesignal BLN wird durch ei
nen "niedrigen" Pegel deaktiviert, wodurch die Bitleitungen
BL0, BL1, BL2, CBL0, CBL1 und CBL2 schweben. Anschließend
wird das einzuschreibende Datensignal an die als die Daten
leitung festgelegte Bitleitung BL1 angelegt, und ein inverses
Datensignal wird an die als die inverse Datenleitung festge
legte Bitleitung CBL1 angelegt. Zu diesem Zeitpunkt wird das
Leseverstärker-Freigabesignal LSAEN durch einen "hohen" Pegel
aktiviert, um den Betrieb des Leseverstärkers 341 freizuge
ben. Zwecks Zugriff auf die Betriebsspeicherzelle 310b wird
die Wortleitung WL1 durch einen "hohen" Pegel aktiviert, um
den ferroelektrischen Kondensator 312b elektrisch mit den
Bitleitungen BL1 und BL2 zu verbinden. Währenddessen werden
die Referenz-Wortleitungen konsistent durch einen "niedrigen"
Pegel in ihrem inaktiven Zustand gehalten. Zudem werden die
anderen Wortleitungen durch einen "niedrigen" Pegel im inak
tiven Zustand gehalten.
In dem Zustand, in welchem die Wortleitung WL1 aktiv ist und
ein Datensignal sowie ein inverses Datensignal angelegt sind,
ist eine Plattenspannung an die als die Plattenleitungen
festgelegten Bitleitungen BL2 und CBL2' angelegt. Dann gelan
gen die als die Plattenleitungen festgelegten Bitleitungen
BL2 und CBL2' auf Masse, wonach die Wortleitung WL1 durch ei
nen "niedrigen" Pegel deaktiviert wird. Dementsprechend wird
in dem Fall, daß an die Bitleitung BL1 ein "hoher" Pegel an
gelegt wird, der ferroelektrische Kondensator 312b durch den
S4-Zustand von Fig. 1 programmiert, und in dem Fall, daß ein
"niedriger" Pegel an die Bitleitung BL1 angelegt wird, wird
der ferroelektrische Kondensator 312b durch den S1-Zustand
derselben programmiert.
In dem Fall, daß die Bitleitung CBL0 in Fig. 16 als die Plat
tenleitung fungiert, ist der Trennschalter 371 sperrend ge
schaltet. Außerdem verstärkt in dem Fall, daß die Bitleitung
BL2 als die Datenleitung und die Bitleitung CBL2 als die in
verse Datenleitung festgelegt werden, der Leseverstärker 342
die Spannungsdifferenz zwischen den Bitleitungen BL2 und
CBL2. Somit können in Abhängigkeit von extern angelegten
Adreßinformationen die Datenleitung, die inverse Datenlei
tung und die Plattenleitung selektiv festgelegt werden, eine
von einer Mehrzahl von Wortleitungen kann selektiv aktiviert
werden, eine der Referenz-Wortleitungen kann selektiv akti
viert werden, eine Mehrzahl von Trennschaltern kann selektiv
leitend bzw. sperrend geschaltet werden und eine Mehrzahl von
Entzerrern kann selektiv leitend geschaltet werden.
Die Fig. 17 bis 19 zeigen weiteren mögliche Strukturen der
Betriebsspeicherzellen von Fig. 16. In den Fig. 17 bis 19
wird jeder der Zugriffstransistoren durch einen "hohen" Pegel
während eines Schreib-/Lesevorgangs von Daten derart akti
viert, daß ein zugehöriger ferroelektrischer Kondensator über
einen Drain/Source-Pfad mit den Bitleitungen verbunden wird.
Demgemäß wird der Schreib-/Lesevorgang für die Daten selbst
in dem Fall, daß die Positionen des Zugriffstransistors und
des ferroelektrischen Kondensators miteinander vertauscht
sind, dadurch nicht beeinflußt.
In Fig. 17 ist ein Zugriffstransistor einer Betriebsspeicher
zelle 310a an eine Bitleitung BL0 angeschlossen, und ein fer
roelektrischer Kondensator ist an eine Bitleitung BL1 ange
schlossen. Ein Zugriffstransistor einer Betriebsspeicherzelle
310b ist an eine Bitleitung BL2 angeschlossen, und ein ferro
elektrischer Kondensator ist an die Bitleitung BL1 ange
schlossen.
In Fig. 18 ist ein Zugriffstransistor einer Betriebsspeicher
zelle 310a an eine Bitleitung BL1 angeschlossen, und ein fer
roelektrischer Kondensator ist an eine Bitleitung BL0 ange
schlossen. Ein Zugriffstransistor einer Betriebsspeicherzelle
310b ist an eine Bitleitung BL2 angeschlossen, und ein ferro
elektrischer Kondensator ist an die Bitleitung BL1 ange
schlossen.
In Fig. 19 ist ein Zugriffstransistor einer Betriebsspeicher
zelle 310a an eine Bitleitung BL1 angeschlossen, und ein fer
roelektrischer Kondensator ist an eine Bitleitung BL0 ange
schlossen. Ein Zugriffstransistor einer Betriebsspeicherzelle
310b ist an die Bitleitung BL1 angeschlossen, und ein ferro
elektrischer Kondensator ist an eine Bitleitung BL2 ange
schlossen.
Um auf die Betriebsspeicherzelle 310a zuzugreifen, werden in
den Fig. 17 bis 19 die Bitleitung BL0 als eine Datenleitung,
und die Bitleitung BL1 als eine Plattenleitung festgelegt,
und eine Wortleitung WL0 wird durch einen "hohen" Pegel akti
viert. In dem Fall, daß auf die Betriebsspeicherzelle 310b
zugegriffen wird, wird die Wortleitung WL1 durch einen
"hohen" Pegel aktiviert, wobei die Bitleitung BL1 als die Da
tenleitung und die Bitleitung BL2 als die Plattenleitung
festgelegt sind.
Fig. 20 zeigt ein weiteres nichtflüchtiges ferroelektrisches
Speicherbauelement, und zwar mit einer offenen Bitlei
tungsstruktur. Die Struktur zeigt hierbei das in Fig. 12 dar
gestellte nichtflüchtige ferroelektrische Speicherbauelement
symmetrisch angekoppelt um einen Leseverstärker.
In Fig. 20 besteht eine Betriebsspeicherzelle 310TL aus einem
Zugriffstransistor 311TL und einem ferroelektrischen Konden
sator 312TL, eine Betriebsspeicherzelle 310TR besteht aus ei
nem Zugriffstransistor 311TR und einem ferroelektrischen Kon
densator 312TR, eine Betriebsspeicherzelle 310BL besteht aus
einem Zugriffstransistor 311BL und einem ferroelektrischen
Kondensator 312BL, und eine Betriebsspeicherzelle 310BR be
steht aus einem Zugriffstransistor 311BR und einem ferroelek
trischen Kondensator 312BR. Außerdem sind die Betriebsspei
cherzellen 310TL, 310TR, 310BL und 310BR jeweils zwischen zu
gehörige Bitleitungen eingeschleift.
Eine Referenzzelle 350TL besteht aus zwei Referenzzellen-Zu
griffstransistoren 351TL und 353TL und zwei ferroelektri
schen Referenzzellen-Kondensatoren 352TL und 354TL, eine Re
ferenzzelle 350TR besteht aus zwei Referenzzellen-Zu
griffstransistoren 351TR und 353TR und zwei ferroelektri
schen Referenzzellen-Kondensatoren 352TR und 354TR, eine Re
ferenzzelle 350BL besteht aus zwei Referenzzellen-Zu
griffstransistoren 351BL und 353BL und zwei ferroelektri
schen Referenzzellen-Transistoren 352BL und 354BL, und eine
Referenzzelle 350BR besteht aus zwei Referenzzellen-Zu
griffstransistoren 351BR und 353BR und zwei ferroelektri
schen Referenzzellen-Kondensatoren 352BR und 354BR. Die Refe
renzzelle 350BL dient zum Zugreifen auf die Betriebsspeicher
zelle 310TL, die Referenzzelle 350BR zum Zugreifen auf die
Betriebsspeicherzelle 310TR, die Referenzzelle 350TL zum Zu
greifen auf die Betriebsspeicherzelle 310BL und die Referenz
zelle 350TR zum Zugreifen auf die Betriebsspeicherzelle
310BR. Dementsprechend wird im Fall der Ausführung eines Le
sevorgangs für die Betriebsspeicherzelle 310TL die Referenz-Wort
leitung RWLB0 durch einen "hohen" Pegel aktiviert, und im
Fall der Ausführung eines Lesevorgangs für die Betriebsspei
cherzelle 310TR wird die Referenz-Wortleitung RWLB1 durch ei
nen "hohen" Pegel aktiviert. Außerdem wird im Fall der Durch
führung eines Lesevorgangs für die Betriebsspeicherzelle
310BL die Referenz-Wortleitung RWLT0 durch einen "hohen" Pe
gel aktiviert, während im Fall der Durchführung eines Lese
vorgangs für die Betriebsspeicherzelle 310BR die Referenz-Wort
leitung RWLT1 durch einen "hohen" Pegel aktiviert wird.
Die Bezugszeichen RFDINTL und RFDINBTL bezeichnen eine Refe
renzzellen-Datenleitung für die Referenzzelle 350 TL bzw. ei
ne inverse Referenzzellen-Datenleitung für diese, und die Be
zugszeichen RFDINTR und RFDINBTR bezeichnen eine Referenzzel
len-Datenleitung für die Referenzzelle 350TR bzw. eine inver
se Referenzzellen-Datenleitung für diese. Außerdem bezeichnen
die Bezugszeichen RFDINBL und RFDINBBL eine Referenzzellen-Da
tenleitung für die Referenzzelle 350BL bzw. eine inverse
Referenzzellen-Datenleitung für diese, und die Bezugszeichen
RFDINBR und RFDINBBR bezeichnen eine Referenzzellen-Da
tenleitung für die Referenzzelle 350BR bzw. eine inverse
Referenzzellen-Datenleitung für diese.
Daten werden im Polarisationszustand der ferroelektrischen
Kondensatoren 312TL, 312TR, 312BL und 312BR der Betriebsspei
cherzellen gespeichert, und auf die Betriebsspeicherzellen
wird durch selektives Aktivieren zugehöriger Wortleitungen
WLT0, WLT1, WLB0 und WLB1 zugegriffen.
Im Fall der Ausführung eines Lese- und Schreibvorgangs für
die Betriebsspeicherzelle 310TL fungiert die Bitleitung BLT0
als eine Datenleitung, während die Bitleitung BLB0 als eine
inverse Datenleitung und die Bitleitungen BLT1 und BLB1 als
Plattenleitungen fungieren. Insbesondere wird im Fall eines
Lesevorgangs ein Trennschalter 370BR sperrend geschaltet, um
die Bitleitungskapazität der inversen Datenleitung zu verdop
peln. Dementsprechend wird die Bitleitung BLB1 in einen mit
der Referenzzelle 350BL verbundenen Abschnitt BLB1' und einen
nicht mit dieser verbundenen Abschnitt BLB1'' unterteilt. Au
ßerdem wird das Bitleitungsentzerrer-Freigabesignal REQB
durch einen "hohen" Pegel aktiviert, um die Bitleitung BLB0
elektrisch mit der Bitleitung BLB1'' zu verbinden. Demgemäß
fungiert die Bitleitung BLB1' als die Plattenleitung, während
die Bitleitungen BLB1'' und BLB0 als die inversen Datenleitun
gen fungieren.
Im Fall der Durchführung eines Lese- und Schreibvorgangs für
Daten bezüglich der Betriebsspeicherzelle 310TR fungiert die
Bitleitung BLT1 als eine Datenleitung, während die Bitleitung
BLB1 als eine inverse Datenleitung fungiert und die Bitlei
tungen BLT0 und BLB0 als Plattenleitungen agieren. Beim Lese
vorgang wird ein Trennschalter 370BL sperrend geschaltet, um
die Bitleitung BLB0 in Abschnitte BLB0' und BLB0'' zu unter
teilen.
Im Fall der Durchführung eines Lese- und Schreibvorgangs für
Daten bezüglich der Betriebsspeicherzelle 310BL fungiert die
Bitleitung BLB0 als eine Datenleitung, während die Bitleitung
BLT0 als eine inverse Datenleitung fungiert und die Bitlei
tungen BLB1 und BLT1 als Plattenleitungen agieren. Beim Lese
vorgang wird ein Trennschalter 370TR sperrend geschaltet, um
die Bitleitung BLT1 in Abschnitte BLT1' und BLT1'' zu unter
teilen.
Im Fall der Durchführung eines Lese- und Schreibvorgangs für
Daten bezüglich der Betriebsspeicherzelle 310BR fungiert die
Bitleitung BLB1 als eine Datenleitung, während die Bitleitung
BLT1 als eine inverse Datenleitung fungiert und die Bitlei
tungen BLB0 und BLT0 als Plattenleitungen agieren. Beim Lese
vorgang wird ein Trennschalter 370TL sperrend geschaltet, um
die Bitleitung BLT0 in Abschnitte BLT0' und BLT0'' zu unter
teilen.
Eine Bitleitungs-Vorspannungsstufe 320 besteht aus NMOS-Tran
sistoren 321, 322, 323 und 324, von denen jeder mit der
Drain-Elektrode an die jeweilige Bitleitung angeschlossen
ist, während die Source-Elektrode geerdet ist und die Gate-Elek
trode von einem Bitleitungs-Vorspannungsfreigabesignal
BLN beaufschlagt wird. Die Bitleitungs-Vorspannungsstufe 320
spannt die Bitleitungen vor dem Datenlese- und Daten
schreibvorgang vor.
Ein Bitleitungsentzerrer 360T besteht aus einem NMOS-Tran
sistor 361T, und ein Bitleitungsentzerrer 360B besteht
aus einem NMOS-Transistor 361B. Im Fall der Durchführung des
Lesevorgangs für die Betriebsspeicherzellen 310BL und 310BR
wird der Bitleitungsentzerrer 360T leitend geschaltet, und im
Fall der Durchführung des Lesevorgangs für die Betriebsspei
cherzellen 310TL und 310TR wird der Bitleitungsentzerrer 360B
leitend geschaltet. Das bedeutet, daß im Fall der Ausführung
des Lesevorgangs für die Betriebsspeicherzellen 310BL und
310BR das Bitleitungsentzerrer-Freigabesignal REQT durch ei
nen "hohen" Pegel aktiviert wird, während im Fall der Ausfüh
rung des Lesevorgangs für die Betriebsspeicherzellen 310TL
und 310TR das Bitleitungsentzerrer-Freigabesignal REQB durch
einen "hohen" Pegel aktiviert wird.
Die Trennschalter 370TL, 370TR, 370BL und 370BR werden, wie
oben beschrieben, selektiv sperrend geschaltet. Wenn die
Trennschalter sperrend geschaltet sind, wird die zugehörige
Bitleitung elektrisch in einen mit der Referenzzelle verbun
denen Abschnitt und einen mit der Betriebsspeicherzelle ver
bunden Abschnitt aufgeteilt. Dementsprechend wird eine zum
Betrieb der Referenzzelle angelegte Plattenspannung nicht an
diejenige Betriebsspeicherzelle angelegt, auf die nicht zuge
griffen wird.
Im Fall, daß ein Leseverstärker-Freigabesignal LSAEN aktiv
ist, verstärken die Leseverstärker 340 und 341 die Spannungs
differenz zwischen den jeweiligen, mit ihnen verbundenen Bit
leitungen.
Fig. 21 zeigt ein weiteres nichtflüchtiges ferroelektrisches
Speicherbauelement. Das nichtflüchtige ferroelektrische Spei
cherbauelement von Fig. 21 beinhaltet einen Zeilendecoder-/Steu
ersignalgenerator 500, Dateneingabe-/Datenausgabe-Schal
ter 530T und 530B, Bitleitungs-Vorspannungsstufen 520T
und 520B, Betriebsspeicherzellenfelder 510T und 510B, Bitlei
tungsentzerrer 560T und 560B, Trennschalter 570T und 570B,
Referenzzellenfelder 550T und 550B, Plattenleitungsaus
wahl-/Bitleitungsauswahlschalter 580T und 580B sowie einen Spal
tendecoder-/Leseverstärker 540.
Der Zeilendecoder-/Steuersignalgenerator 500 von Fig. 21 de
codiert eine extern zugeführte Zeilenadresse, um selektiv ei
ne aus einer Mehrzahl von Wortleitungen WLT0, WLT1, . . .,
WLTn, WLB0, WLB1, WLB2, . . ., WLBm und selektiv eine von einer
Mehrzahl von Referenz-Wortleitungen RWLTL, RWLTR, RWLBL und
RWLBR zu aktivieren. Außerdem wird in dem Zeilendecoder-/Steu
ersignalgenerator 500 eine Mehrzahl von Steuersignalen
zur Steuerung eines Lese- und Schreibvorgangs erzeugt.
Der Spaltendecoder-/Leseverstärker 540 decodiert eine extern
zugeführte Spaltenadresse und verstärkt die Differenzspannung
zwischen den Bitleitungen, die an das Leseverstärker-Frei
gabesignal LSAEN angeschlossen sind, das aktiv ist.
In den Plattenleitungsauswahl-/Bitleitungsauswahlschaltern
580T und 580B werden während des Lese- und Schreibvorgangs
von Daten eine Datenleitung, eine inverse Datenleitung und
eine Plattenleitung festgelegt.
Fig. 22 zeigt ein detailliertes Schaltbild eines Plattenlei
tungsauswahl-/Bitleitungsauswahlschalters 580T von Fig. 21,
während Fig. 23 ein detailliertes Schaltbild eines Platten
leitungsauswahl-/Bitleitungsauswahlschalters 580B von Fig. 21
darstellt.
Gemäß Fig. 22 besteht ein Plattenleitungsauswahlschalter 581T
aus einer Mehrzahl von Transmissionsgattern. Im Fall zugehö
riger Spaltenauswahlsignale, die aktiv sind, verbindet jedes
Transmissionsgatter eine Plattenspannungsleitung SPL mit ei
ner zugehörigen Bitleitung. Dies bedeutet, daß das Transmis
sionsgatter 581T0 leitend geschaltet wird, um die Platten
spannungsleitung SPL elektrisch mit der Bitleitung BLT1 zu
verbinden, wenn das Spaltenauswahlsignal Y0 durch einen
"hohen" Pegel aktiviert wird. Wenn das Spaltenauswahlsignal
Y1 durch einen "hohen" Pegel aktiviert wird, wird das Trans
missionsgatter 581T1 leitend geschaltet, um die Plattenspan
nungsleitung SPL elektrisch mit der Bitleitung BLT0 zu ver
binden. Die übrigen Plattenspannungsleitungen und Bitleitun
gen werden ebenso in der gleichen Weise geschaltet. Hierbei
wird nur eines der Spaltenauswahlsignale Y0, Y1, Y2, Y3, . . ., Yn-1
und Yn selektiv aktiviert. Dementsprechend wird selektiv
nur eines einer Mehrzahl von Transmissionsgattern leitend ge
schaltet, die in dem Plattenleitungsauswahlschalter 581T ent
halten sind, und nur eine einer Mehrzahl von Bitleitungen
BLT0, BLT1, BLT3, . . ., BLTn-1 und BLTn wird selektiv als eine
Plattenleitung festgelegt.
Ein Bitleitungsauswahlschalter 582T besteht aus einer Mehr
zahl von Transmissionsgattern, wobei jedes der Transmissions
gatter aktiviert wird, wenn ein zugehöriges Spaltenauswahlsi
gnal auf einem "hohen" Pegel liegt. Dies bedeutet, daß das
Transmissionsgatter 582T0 leitend geschaltet wird, um eine
Leseverstärkerleitung ST0 elektrisch mit der Bitleitung BLT0
zu verbinden, wenn das Spaltenauswahlsignal Y0 durch einen
"hohen" Pegel aktiviert wird. Zu diesem Zeitpunkt sind die
anderen in dem Bitleitungsauswahlschalter 582T enthaltenen
Transmissionsgatter sperrend geschaltet. Außerdem wird in dem
Fall, daß das Spaltenauswahlsignal Y1 durch einen "hohen" Pe
gel aktiviert wird, das Transmissionsgatter 582T1 leitend ge
schaltet, um die Leseverstärkerleitung ST0 elektrisch mit der
Bitleitung BLT1 zu verbinden. Die anderen in dem Bitleitungs
auswahlschalter 582T enthaltenen Transmissionsgatter funktio
nieren in derselben Weise.
Die Leseverstärkerleitung ST0 wird somit selektiv mit einer
der Bitleitungen BLT0 und BLT1 verbunden, während die Lese
verstärkerleitung ST1 selektiv mit einer der Bitleitungen
BLT2 und BLT3 verbunden wird und die Leseverstärkerleitung
STm selektiv mit einer der Bitleitungen BLTn-1 und BLTn ver
bunden wird.
Wenn in Fig. 22 das Spaltenauswahlsignal Y0 aktiv ist, wird
die Bitleitung BLT0 an die Leseverstärkerleitung ST1 ange
schlossen, und die Bitleitung BLT1 wird an die Plattenspan
nungsleitung SPL angeschlossen. Dies bedeutet, daß die Bit
leitung BLT0 als eine Datenleitung oder eine inverse Daten
leitung festgelegt wird, während die Bitleitung BLT1 als eine
Plattenleitung festgelegt wird.
Fig. 23 zeigt ein detailliertes Schaltbild eines Plattenlei
tungsauswahl-/Bitleitungsauswahlschalters 580B von Fig. 21.
Gemäß Fig. 23 besteht ein Plattenleitungsauswahlschalter 581T
aus einer Mehrzahl von Transmissionsgattern, und ein Bitlei
tungsauswahlschalter 582B besteht ebenfalls aus einer Mehr
zahl von Transmissionsgattern. Wenn das Spaltenauswahlsignal
Y0 durch einen "hohen" Pegel aktiviert wird, werden die
Transmissionsgatter 581B0 und 582B0 leitend geschaltet, um
die Plattenspannungsleitung SPL elektrisch mit der Bitleitung
BLB1 und die Leseverstärkerleitung SB0 elektrisch mit der
Bitleitung BLB0 zu verbinden. Dies bedeutet, daß die Bitlei
tung BLB1 als eine Plattenleitung festgelegt wird, während
die Bitleitung BLB0 als eine Datenleitung oder eine inverse
Datenleitung festgelegt wird. Wenn das Spaltenauswahlsignal
Y1 durch einen "hohen" Pegel aktiviert wird, werden die
Transmissionsgatter 581B1 und 582B1 leitend geschaltet, um
die Plattenspannungsleitung SPL elektrisch mit der Bitleitung
BLB0 und die Leseverstärkerleitung SB0 elektrisch mit der
Bitleitung BLB1 zu verbinden. Außerdem werden die Transmis
sionsgatter 581Bn und 582Bn, wenn das Spaltenauswahlsignal Yn
durch eine "hohen" Pegel aktiviert wird, leitend geleitet, um
die Plattenspannungsleitung SPL elektrisch mit der Bitleitung
BLBn-1 sowie die Leseverstärkerleitung SBm elektrisch mit der
Bitleitung BLBn zu verbinden. Die anderen Transmissionsgatter
funktionieren in der gleichen Weise.
Ein detailliertes Schaltbild des Referenzzellenfeldes 550T
von Fig. 21 ist in Fig. 24 dargestellt, und Fig. 25 zeigt ein
detailliertes Schaltbild des Referenzzellenfeldes 550B.
Gemäß Fig. 24 ist eine Referenzzelle 551TL, die aus zwei Re
ferenzzellen-Zugriffstransistoren und zwei ferroelektrischen
Referenzzellen-Kondensatoren besteht, zwischen die Bitleitun
gen BLT0 und BLT1 eingeschleift, wobei auf sie in dem Fall
zugegriffen wird, daß sich eine Referenz-Wortleitung RWLTL
auf einem "hohen" Pegel befindet. Eine Referenzzellen-Da
tenschreibsteuerung 552TL zur Steuerung des Schreibens von
Daten für die Referenzzelle 551TL besteht aus einem
NAND-Gatter 555TL, einem Inverter 556TL und Transmissionsgattern
553TL und 554TL. In dem Fall, daß das Spaltenauswahlsignal Y0
durch einen "hohen" Pegel aktiviert wird und ein Referenzzel
lendaten-Gattersignal RFPRST durch einen "hohen" Pegel akti
viert wird, gibt das NAND-Gatter 555TL ein Signal auf einem
"hohen" Pegel ab. Der Inverter 556TL invertiert das Ausgangs
signal des NAND-Gatters 555TL. In dem Fall, daß das Ausgangs
signal des NAND-Gatters 555TL auf einem "hohen" Pegel liegt,
wird das Transmissionsgatter 553TL leitend geschaltet, um ei
ne inverse Referenzzellen-Datenleitung RFDINB elektrisch mit
einem ferroelektrischen Kondensator 558TL zu verbinden, und
in dem Fall, daß das Ausgangssignal des NAND-Gatters 555TL
auf einem "hohen" Pegel liegt, wird das Transmissionsgatter
554TL leitend geschaltet, um eine Referenzzellen-Datenleitung
RFDIN elektrisch mit einem ferroelektrischen Kondensator
557TL zu verbinden.
Eine Referenzzelle 551TR, die aus zwei Referenzzellen-Zu
griffstransistoren und zwei ferroelektrischen Referenzzel
len-Kondensatoren besteht, ist zwischen die Bitleitungen BLT0
und BLT1 eingeschleift, wobei auf sie in dem Fall zugegriffen
wird, daß die Referenz-Wortleitung RWLTR auf einem "hohen"
Pegel liegt. Eine Referenzzellen-Datenschreibsteuerung 552TR
zur Steuerung des Schreibens von Daten für die Referenzzelle
551TR besteht aus einem NAND-Gatter 555TR, einem Inverter
556TR und Transmissionsgattern 553TR und 554TR. In dem Fall,
daß ein Spaltenauswahlsignal Y1 durch einen "hohen" Pegel ak
tiviert wird und ein Referenzzellendaten-Gattersignal RFPRST
durch einen "hohen" Pegel aktiviert wird, gibt das
NAND-Gatter 555TR ein Signal auf einem "hohen" Pegel ab. Der In
verter 556TR invertiert das Ausgangssignal des NAND-Gatters
555TR. In dem Fall, daß das Ausgangssignal des NAND-Gatters
555TR auf einem "hohen" Pegel liegt, wird das Transmissions
gatter 553TR leitend geschaltet, um eine inverse Referenzzel
len-Datenleitung RFDINB elektrisch mit einem ferroelektri
schen Kondensator 558TR zu verbinden, und in dem Fall, daß
das Ausgangssignal des NAND-Gatters 555TR auf einem "hohen"
Pegel liegt, wird das Transmissionsgatter 554TR leitend ge
schaltet, um eine Referenzzellen-Datenleitung RFDIN elek
trisch mit einem ferroelektrischen Kondensator 557TR zu ver
binden.
Gemäß Fig. 24 werden in dem Fall, daß auf Betriebsspeicher
zellen, die zwischen die Bitleitungen BLB0 und BLB1 einge
schleift sind, zugegriffen wird, die Referenzzellen 551TL und
551TR selektiv aktiviert. Dies bedeutet, daß eine Referenz
zelle gemeinsam zum Zugreifen auf eine Mehrzahl von Betriebs
speicherzellen verwendet wird. Die anderen Referenzzellen
werden ebenso aktiviert.
Gemäß Fig. 25 ist eine aus zwei Referenzzellen-Zu
griffstransistoren 557BL und 558BL bestehende Referenzzelle
551BL zwischen Bitleitungen BLB0 und BLB1 eingeschleift, wo
bei auf sie in dem Fall zugegriffen wird, daß eine Referenz-Wort
leitung RWLBL auf einem "hohen" Pegel liegt. Die anderen
Referenzzellen bestehen aus zwei Zugriffstransistoren und
zwei ferroelektrischen Kondensatoren und sind zwischen zuge
hörigen Bitleitungen eingeschleift. Aktivierte Referenzzellen
von einer Mehrzahl von Referenzzellen werden in Abhängigkeit
von einem Spaltenauswahlssignal und Referenz-Wortleitungen
festgelegt.
Eine Referenzzellen-Datenschreibsteuerung 552BL besteht aus
einem NAND-Gatter 555BL, einem Inverter 556BL und Transmissi
onsgattern 553BL und 554BL. In dem Fall, daß ein Spaltenaus
wahlsignal Y0 durch einen "hohen" Pegel aktiviert wird und
ein Referenzzellendaten-Gattersignal RFPRSB durch einen
"hohen" Pegel aktiviert wird, gibt das NAND-Gatter 555BL ein
Signal auf einem "hohen" Pegel ab. Der Inverter 556BL inver
tiert das Ausgangssignal des NAND-Gatters 555BL. In dem Fall,
daß das Ausgangssignal des NAND-Gatters 555BL auf einem
"hohen" Pegel liegt, wird das Transmissionsgatter 553BL lei
tend geschaltet, um eine inverse Referenzzellen-Datenleitung
RFDINB elektrisch mit einem ferroelektrischen Kondensator
558BL zu verbinden, und in dem Fall, daß das Ausgangssignal
des NAND-Gatters 555BL auf einem "hohen" Pegel liegt, wird
das Transmissionsgatter 554BL leitend geschaltet, um eine Re
ferenzzellen-Datenleitung RFDIN elektrisch mit einem ferro
elektrischen Kondensator 557BL zu verbinden.
In Fig. 21 sind Trennschalter 570T und 570B zwischen einem
Betriebsspeicherzellenfeld bzw. einem Referenzzellenfeld an
geordnet.
Fig. 26 zeigt ein detailliertes Schaltbild eines Trennschal
ters 570T von Fig. 21, während Fig. 27 ein detailliertes
Schaltbild eines Trennschalters 570B von Fig. 21 darstellt.
Gemäß Fig. 26 besteht ein Trennschalter 570T aus einer Mehr
zahl von Transmissionsgattern 573T0, 573T1, 573T2, 573T3, . . ., 573Tn-1,
573Tn sowie Invertern 571T und 572T. Die Inver
ter 571T und 572T invertieren Trennschaltersteuersignale ISTL
bzw. ISTR. Das Transmissionsgatter 573T0 ist auf einer Bit
leitung BLT0 angeordnet und wird in dem Fall leitend geschal
tet, daß das Trennschaltersteuersignal ISTL durch einen
"hohen" Pegel aktiviert wird. Das Transmissionsgatter 573T1
ist auf einer Bitleitung BLT1 angeordnet und wird in dem Fall
leitend geschaltet, daß das Trennschaltersteuersignal ISTR
durch einen "hohen" Pegel aktiviert wird. Kurz gesagt werden
die Transmissionsgatter 573T0, 573T2, . . ., 573Tn-1 in dem
Fall leitend geschaltet, daß das Trennschaltersteuersignal
ISTL aktiv ist, während in dem Fall, daß das Trennschalter
steuersignal ISTR durch einen "hohen" Pegel aktiviert wird,
die Transmissionsgatter 573T1, 573T3, . . ., 573Tn leitend ge
schaltet werden. Dies bedeutet, daß das den Trennschalter
bildende Transmissionsgatter, wie in Fig. 12 beschrieben, mit
einer Referenzzelle verbunden ist und eine Bitleitung, die
mit einer Referenzzelle verbunden ist und als eine Platten
leitung festgelegt ist, in zwei Abschnitte aufteilt.
Gemäß Fig. 27 beinhaltet ein Trennschalter 570B Inverter 571B
und 572B sowie eine Mehrzahl von Transmissionsgattern 573B0,
573B1, 573B2, 573B3, . . ., 573Bn-1, 573Bn. In dem Fall, daß
ein Trennschaltersteuersignal ISBL aktiv ist, sind die Trans
missionsgatter 573B0, 573B2, . . ., 573Bn-1 leitend geschaltet,
während in dem Fall, daß das Trennschaltersteuersignal ISBR
durch einen "hohen" Pegel aktiviert ist, die Transmissions
gatter 573B1, 573B3, . . ., 573Bn leitend geschaltet sind.
Fig. 28 zeigt ein detailliertes Schaltbild eines in Fig. 21
dargestellten Bitleitungsentzerrers 560T, und Fig. 29 zeigt
ein detailliertes Schaltbild eines in Fig. 21 dargestellten
Bitleitungsentzerrers 560B. Gemäß Fig. 28 besteht ein Bitlei
tungsentzerrer 560T aus einer Mehrzahl von NMOS-Transistoren.
In dem Fall, daß ein Bitleitungsentzerrer-Freigabesignal REQT
durch einen "hohen" Pegel aktiviert ist, sind die
NMOS-Transistoren 560T0, 560T1, . . ., 560Tm leitend geschaltet, um
zugehörige Bitleitungen elektrisch zu verbinden. Die bedeu
tet, daß die Bitleitungen BLT0 und BLT1 elektrisch verbunden
sind, die Bitleitungen BLT2 und BLT3 elektrisch verbunden
sind sowie in gleicher Weise die anderen Bitleitungen eben
falls elektrisch verbunden sind, wenn das Bitleitungsentzer
rer-Freigabesignal REQT durch einen "hohen" Pegel aktiviert
ist.
Gemäß Fig. 29 besteht ein Bitleitungsentzerrer 560B aus einer
Mehrzahl von NMOS-Transistoren 560B0, 560B1, . . ., 560Bm. In
dem Fall, daß ein Bitleitungsentzerrer-Freigabesignal REQB
durch einen "hohen" Pegel aktiviert ist, sind die
NMOS-Transistoren 560B0, 560B1, . . ., 560Bm leitend geschaltet, um
die zugehörigen Bitleitungen elektrisch zu verbinden.
Die Bitleitungsentzerrer-Freigabesignale REQT und REQB der
Fig. 28 und 29 sind in einem Datenlesevorgang durch einen
"hohen" Pegel aktiviert. In dem Lesevorgang für die Betriebs
speicherzelle, die in dem Betriebsspeicherzellenfeld 510B von
Fig. 21 enthalten ist, ist das Bitleitungsentzerrer-Frei
gabesignal REQT durch einen "hohen" Pegel aktiviert, und
das Bitleitungsentzerrer-Freigabesignal REQB ist durch einen
"niedrigen" Pegel deaktiviert. Dagegen wird bei einem Lese
vorgang für die Betriebsspeicherzelle, die in dem Betriebs
speicherzellenfeld 560T von Fig. 21 enthalten ist, das Bit
leitungsentzerrer-Freigabesignal REQT in einem inaktiven Zu
stand gehalten, und das Bitleitungsentzerrer-Freigabesignal
REQB ist durch einen "hohen" Pegel aktiviert. Eine genauere
Erläuterung befindet sich in der Beschreibung für den Lese
vorgang.
In Fig. 30 ist jedes der Betriebsspeicherzellenfelder 510T
von Fig. 21, das aus einem Zugriffstransistor und einem fer
roelektrischen Kondensator besteht, zwischen benachbarte Bit
leitungen eingeschleift. Außerdem ist die Gate-Elektrode des
Zugriffstransistors an eine zugehörige Wortleitung ange
schlossen. In Fig. 30 beinhaltet der Zugriffstransistor einen
NMOS-Transistor.
Um auf eine Betriebsspeicherzelle 511T zuzugreifen, wird eine
Wortleitung WLT0 durch einen "hohen" Pegel aktiviert, eine
Bitleitung BLT0 wird als eine Datenleitung festgelegt, und
eine Bitleitung BLT1 wird als eine Plattenleitung festgelegt.
Hingegen wird, um auf eine Betriebsspeicherzelle 512T zuzu
greifen, eine Wortleitung WLT1 durch einen "hohen" Pegel ak
tiviert, die Bitleitung BLT1 wird als eine Datenleitung fest
gelegt, und die Bitleitung BLT0 wird als eine Plattenleitung
festgelegt. Um auf eine Betriebsspeicherzelle 513T zuzugrei
fen, wird eine Wortleitung WLTm-1 durch einen "hohen" Pegel
aktiviert, die Bitleitung BLT2 wird als eine Datenleitung
festgelegt, und eine Bitleitung BLT3 wird als eine Platten
leitung festgelegt. Ebenso erfolgt der Zugriff auf die ande
ren Betriebsspeicherzellen in der gleichen Weise. Zusammen
fassend fungiert in dem Fall, daß die benachbarten Bitleitun
gen Zugriff zu dazwischen eingeschleiften Betriebsspeicher
zellen erhalten, eine von diesen als eine Datenleitung, wäh
rend die andere als eine Plattenleitung fungiert.
Fig. 31 ist ein detailliertes Schaltbild eines Ausführungs
beispiels eines in Fig. 21 gezeigten Betriebsspeicherzellen
feldes 510B. Jede der Betriebsspeicherzellen in Fig. 31 be
steht aus einem Zugriffstransistor und einem ferroelektri
schen Kondensator. Dabei beinhaltet der Zugriffstransistor
einen NMOS-Transistor. Die Bezugszeichen BLB0, BLB1, BLB2,
BLB3, . . ., BLBn-1 und BLBn bezeichnen Wortleitungen. Eine Be
triebsspeicherzelle 511B ist zwischen Bitleitungen BLB0 und
BLB1 eingeschleift, und die Gate-Elektrode des Zugriffstran
sistors ist an eine Wortleitung WLB0 angeschlossen. Eine Be
triebsspeicherzelle 512B ist zwischen Bitleitungen BLB2 und
BLB3 eingeschleift, und die Gate-Elektrode des Zugriffstran
sistors ist mit einer Wortleitung WLB0 verbunden. Eine Be
triebsspeicherzelle 513B ist zwischen die Bitleitungen BLB2
und BLB3 eingeschleift, und die Gate-Elektrode des in der Be
triebsspeicherzelle 513B enthaltenen Zugriffstransistors ist
an eine Wortleitung WLB1 angeschlossen.
In Fig. 31 wird in dem Fall eines Zugriffs auf die Betriebs
speicherzelle 511B die Bitleitung BLB1 als eine Datenleitung
festgelegt, und die Bitleitung BLB0 wird als eine Plattenlei
tung festgelegt. Ebenso wird im Fall des Zugriffs auf die Be
triebsspeicherzelle 512B die Bitleitung BLB3 als eine Daten
leitung festgelegt, und die Bitleitung BLB2 wird als eine
Plattenleitung festgelegt. Hingegen wird in dem Fall des Zu
griffs auf die Betriebsspeicherzelle 513B die Bitleitung BLB2
als eine Datenleitung festgelegt, und die Bitleitung BLB3
wird als eine Plattenleitung festgelegt. Die anderen Platten
leitungen und Bitleitungen werden auf dieselbe Weise festge
legt.
In den Fig. 30 und 31 wird eine von einer Mehrzahl von
Wortleitungen WLT0, WLT1, WLT2, WLT3, . . ., WLTm-1, WLTm,
WLB0, WLB1, WLB2, WLB3, . . ., WLBm-1 und WLBm selektiv akti
viert. Die Wortleitung kann durch eine extern angelegte Zei
lenadresse ausgewählt werden.
Der detaillierte Schaltplan der Bitleitungs-Vorspannungsstufe
520T von Fig. 21 ist in Fig. 32 gezeigt, und derjenige der
Bitleitungs-Vorspannungsstufe 520B ist in Fig. 33 darge
stellt.
Die Bitleitungs-Vorspannungsstufe 520T in Fig. 32 besteht aus
einer Mehrzahl von Transistoren. Jeder der NMOS-Transistoren
beinhaltet eine Gate-Elektrode, an welche ein Bitleitungs-Vor
spannungsfreigabesignal BLN angelegt wird, eine an eine
zugehörige Bitleitung angeschlossene Drain-Elektrode und eine
geerdete Source-Elektrode. Dementsprechend werden in dem
Fall, daß das Bitleitungs-Vorspannungsfreigabesignal BLN
durch einen "hohen" Pegel aktiviert wird, die Bitleitungen
BLT0, BLT1, BLT2, BLT3, . . ., BLTn-1 und BLTn auf einen Masse
pegel vorgespannt.
Die Bitleitungs-Vorspannungsstufe 520B in Fig. 33 besteht aus
einer Mehrzahl von NMOS-Transistoren. Jeder der NMOS-Tran
sistoren beinhaltet eine Gate-Elektrode, an welche das
Bitleitungs-Vorspannungsfreigabesignal BLN angelegt wird, ei
ne mit einer zugehörigen Bitleitung verbundene Drain-Elek
trode und eine geerdete Source-Elektrode. Demgemäß werden
in dem Fall, daß das Bitleitungs-Vorspannungsfreigabesignal
BLN durch einen "hohen" Pegel aktiviert wird, die Bitleitun
gen BLB0, BLB1, BLB2,BLB3, . . ., BLBn-1 und BLBn auf einen
Massepegel vorgespannt.
Nun wird ein Lese- und Schreibvorgang von Daten durchgeführt,
und dann wird das Bitleitungs-Vorspannungsfreigabesignal BLN
durch einen "hohen" Pegel aktiviert. Die Datenleitung, die
inverse Leitung und die Plattenleitung werden auf einen Mas
sepegel vorgespannt, so daß eine Fehlfunktion verhindert
wird.
Ein Ausführungsbeispiel der Schaltung eines Dateneingabe-/Da
tenausgabeschalters 530T von Fig. 21 ist im Detail in Fig.
34 gezeigt, während dasjenige eines Dateneingabe-/Daten
ausgabeschalters 530B derselben in Fig. 35 detailliert darge
stellt ist.
Der Dateneingabe-/Datenausgabeschalter 530T von Fig. 34 be
steht aus einer Mehrzahl von NMOS-Transistoren. Jeder der
NMOS-Transistoren beinhaltet eine Gate-Elektrode, an die ein
zugehöriges Eingabe/Ausgabe-Schaltsignal angelegt wird, eine
erste, mit einer Eingabe/Ausgabe-Leitung DL verbundene
Drain/Source-Elektrode und eine mit der zugehörigen Bitlei
tung verbundene zweite Drain/Source-Elektrode. Genauer gesagt
beinhaltet ein NMOS-Transistor 531T eine Drain-Elektrode und
eine Source-Elektrode, die mit einer Dateneingabe-/Daten
ausgabeleitung DL bzw. der Bitleitung BLT0 verbunden sind,
sowie eine Gate-Elektrode, an die ein Dateneinga
be-/Datenausgabe-Schaltsignal YSW0 angelegt wird, während ein
NMOS-Transistor 532T eine Drain- und eine Source-Elektrode
beinhaltet, die mit der Dateneingabe-/Datenausgabeleitung DL
bzw. der Bitleitung BTL1 verbunden sind. Hierbei wird selek
tiv eine von einer Mehrzahl von Dateneingabe-/Datenausgabe-Schalt
signalen YSW0, YSW1, YSW2, YSW3, . . ., YSWn-1 und YSWn
durch einen "hohen" Pegel aktiviert. Für das Dateneinga
be-/Datenausgabe-Schaltsignal, das selektiv in Abhängigkeit von
einer extern angelegten Spaltenadresse aktiviert wird, können
verzögerte Spaltenauswahlsignale Y0, Y1, Y2, Y3, . . ., Yn-1,
Yn verwendet werden. Das heißt, ein Spaltendecoder 540 von
Fig. 21 kann ein Spaltenauswahlsignal und ein Dateneingabe-/Da
tenausgabe-Schaltsignal erzeugen.
Der Dateneingabe-/Datenausgabeschalter 530B von Fig. 35 be
steht aus einer Mehrzahl von NMOS-Transistoren. Jeder der
NMOS-Transistoren beinhaltet eine Gate-Elektrode, die ein zu
gehöriges Dateneingabe-/Datenausgabe-Schaltsignal empfängt,
eine erste, mit einer Dateneingabe-/Datenausgabeleitung CDL
verbundene Drain/Source-Elektrode sowie eine mit einer Bit
leitung verbundene zweite Drain/Source-Elektrode. Genauer ge
sagt beinhaltet ein NMOS-Transistor 531B eine Drain- und eine
Source-Elektrode, die mit der Dateneingabe-/Datenausgabe
leitung CDL bzw. der Bitleitung BLB0 verbunden sind, sowie
eine Gate-Elektrode, die das Dateneingabe-/Datenausgabe-
Schaltsignal YSW0 empfängt, während ein NMOS-Transistor 532B
eine Drain- und eine Source-Elektrode, die mit einer Daten
eingabe-/Datenausgabeleitung CDL bzw. der Bitleitung BLTn
verbunden sind, sowie eine Gate-Elektrode enthält, die das
Eingabe/Ausgabe-Schaltsignal YSWn empfängt. Hierbei wird eine
von einer Mehrzahl von Dateneingabe-/Datenausgabe-Schal
tsignalen YSW0, YSW1, YSW2, YSW3, . . ., YSWn-1 und YSWn
selektiv durch einen "hohen" Pegel aktiviert, wie dies auch
in gleicher Weise zu Fig. 34 beschrieben wurde.
In den Fig. 34 und 35 wird in dem Fall, daß das Datensi
gnal über die Dateneingabe-/Datenausgabeleitung DL eingege
ben/abgegeben wird, ein inverses Datensignal über die Einga
be/Ausgabe-Leitung CDL eingegeben/abgegeben, während in dem
Fall, daß das inverse Datensignal über die Dateneingabe-/Da
tenausgabeleitung DL eingegeben/abgegeben wird, das Datensi
gnal über die Dateneingabe-/Datenausgabeleitung CDL eingege
ben/abgegeben wird. Das heißt, die Dateneingabe-/Daten
ausgabeleitungen DL und CDL arbeiten komplementär.
Fig. 36 ist ein Signalverlaufsdiagramm, das den Lesevorgang
für das nichtflüchtige ferroelektrische Speicherbauelement
veranschaulicht, wie es in den Fig. 21 bis 35 gezeigt ist.
Der Lesevorgang wird wie folgt unter Bezugnahme auf Fig. 36
erläutert.
Als erstes werden eine Datenleitung, eine inverse Datenlei
tung und eine Plattenleitung in Abhängigkeit von Spaltenaus
wahlsignalen Y0, Y1, Y2, Y3, . . ., Yn-1 und Yn, die von einem
Spaltendecoder abgegeben werden, festgelegt. Außerdem werden
die Pegel der Trennschalter-Steuersignale ISTL, ISTR, ISBL
und ISBR in Abhängigkeit von einer Zellenadresse und einer
Spaltenadresse, die extern zugeführt werden, geändert.
Beispielsweise wird im Fall des Zugriffs auf die Betriebs
speicherzelle 511T von Fig. 30 das Spaltenauswahlsignal Y0
durch einen "hohen" Pegel aktiviert. Dementsprechend werden
die Transmissionsgatter 581T0 und 582T0 von Fig. 22 leitend
geschaltet, und die Transmissionsgatter 581B0 und 582B0 von
Fig. 23 werden leitend geschaltet, um die Bitleitungen BLT0
und BLB0 als eine Datenleitung und eine inverse Datenleitung
sowie die Bitleitungen BLT1 und BLB1 als Plattenleitungen
festzulegen. Außerdem werden Trennschalter-Steuersignale
ISTL, ISTR und ISBL durch einen "hohen" Pegel aktiviert, und
ein Trennschalter-Steuersignal ISBR wird durch einen
"niedrigen" Pegel deaktiviert. Dementsprechend werden die
Transmissionsgatter 573T0 und 573T1 von Fig. 26 leitend ge
schaltet, das Transmissionsgatter 573B0 von Fig. 27 wird lei
tend geschaltet, und das Transmissionsgatter 573B1 wird sper
rend geschaltet, um dadurch die Bitleitung BLB1 elektrisch in
zwei Teile BLB1' und BLB1'' aufzuteilen.
Dies bedeutet, daß ein Trennschalter leitend geschaltet wird,
der auf einer Plattenleitung positioniert ist, die mit einer
Betriebsspeicherzelle verbunden ist, auf die zugegriffen
wird, während ein Trennschalter sperrend geschaltet wird, der
auf einer Plattenleitung positioniert ist, die mit einer Re
ferenzzelle verbunden ist.
Die Trennschalter-Steuersignale können hierbei in Abhängig
keit von der Zeilenadresse und der Spaltenadresse erzeugt
werden, die extern zugeführt werden. Wenn man beispielsweise
in Fig. 21 annimmt, daß die Betriebsspeicherzellen, die ein
höchstwertiges Bit von "0" in der Zeilenadresse haben, in ei
nem oberen Bereich eines Leseverstärkers angeordnet sind, und
diejenigen, die ein höchstwertiges Bit von "1" in der Zei
lenadresse haben, in einem unteren Bereich desselben angeord
net sind, und außerdem in dem Fall, daß ein niedrigstwertiges
Bit der Spaltenadresse null ist, die linke eines Paares von
Bitleitungen als eine Datenleitung festgelegt wird und die
rechte desselben als eine Plattenleitung festgelegt wird,
dann besitzen die Trennschalter-Steuersignale ISTL, ISTR,
ISBL und ISBR beim Lesevorgang Pegel, wie sie in Tabelle 1
gezeigt sind.
Tabelle 1
In Tabelle 1 bezeichnen ein Bezugszeichen "L" einen
"niedrigen" Pegel und ein Bezugszeichen "H" einen "hohen" Pe
gel.
Das Bitleitungs-Vorspannungsfreigabesignal BLN auf einem
"hohen" Pegel wechselt auf einen "niedrigen" Pegel, so daß
sich die geerdeten Bitleitungen in den schwebenden Zuständen
befinden. Dann wird eine einer Mehrzahl von Wortleitungen se
lektiv durch einen "hohen" Pegel in Abhängigkeit von der ex
tern zugeführten Zeilenadresse aktiviert. Außerdem wird die
zugehörige Referenz-Wortleitung durch einen "hohen" Pegel ak
tiviert. Im Fall des Zugriffs auf die Betriebsspeicherzelle
von Fig. 30 wird die Referenz-Wortleitung RWLBL durch einen
"hohen" Pegel aktiviert, und die anderen Referenz-Wort
leitungen RWLTL, RWLTR bzw. RWLBR werden mit einem
"niedrigen" Pegel in einem inaktiven Zustand gehalten.
Im Fall der obigen Struktur können die Referenz-Wortleitungen
in Abhängigkeit von einem höchstwertigen Bit einer extern zu
geführten Zeilenadresse und einem niedrigstwertigen Bit der
Spaltenadresse ausgewählt werden, was in Tabelle 2 veran
schaulicht ist.
Tabelle 2
In Tabelle 2 bezeichnen das Bezugszeichen "L" einen
"niedrigen" Pegel und das Bezugszeichen "H" einen "hohen" Pe
gel.
Dann wird eines der Bitleitungsentzerrer-Freigabesignale REQT
und REQB selektiv durch einen "hohen" Pegel aktiviert. Im
Fall des Zugriffs auf die Betriebsspeicherzelle 511T von Fig.
30 wird das Bitleitungsentzerrer-Freigabesignal REQB durch
einen "hohen" Pegel aktiviert, und das Bitleitungsentzerrer-Frei
gabesignal REQT wird durch einen "niedrigen" Pegel deak
tiviert. Dementsprechend werden die NMOS-Transistoren 560T0,
560T1, . . ., 560Tm von Fig. 28 sperrend geschaltet, während
die NMOS-Transistoren 560B0, 560B1, . . ., 560Bm leitend ge
schaltet werden.
Die Bitleitungsentzerrer-Freigabesignale REQT und REQB können
beim Lesevorgang wie in Tabelle 3 gezeigt gesteuert werden.
Tabelle 3
In dem Zustand, in welchem das Bitleitungsentzerrer-Freigabe
signal REQB durch einen "hohen" Pegel aktiviert ist, wird die
Plattenspannung, z. B. 5 V, über eine Plattenspannungsleitung
SPL angelegt. Die als eine Datenleitung durch einen Platten
spannungsimpuls festgelegte Bitleitung besitzt eine vom Pola
risationszustand eines ferroelektrischen Kondensators einer
Betriebsspeicherzelle abhängige Spannung, und die als eine
inverse Datenleitung festgelegte Bitleitung besitzt eine
Spannung, wie in Gleichung E angegeben:
Vinverse Datenleitung = 2QR/2CBL = QR/CBL (5)
wobei das Bezugszeichen CBL die Kapazität der Bitleitung be
zeichnet.
Beispielsweise besitzt die Bitleitung BLT0 im Fall des Zu
griffs auf die Betriebsspeicherzelle 511T von Fig. 30 eine
vom Polarisationszustand eines ferroelektrischen Kondensators
der Betriebsspeicherzelle abhängige Spannung. Genauer gesagt
geht in dem Fall, daß in der Betriebsspeicherzelle 511T der
Datenwert "1" gespeichert ist, der ferroelektrische Kondensa
tor von einem S4-Zustand in Abhängigkeit von einem Platten
spannungsimpuls über einen S6-Zustand in einen S1-Zustand
über, wobei eine Ladungsmenge von 2QR mit der Bitleitung BLT0
geteilt wird. Dementsprechend erscheint eine Spannung, wie
sie in der folgenden Gleichung 6 angegeben ist:
VBLT0 = 2QR/CBLT0 (6)
wobei das Bezugszeichen CBLT0 die Kapazität der Bitleitung
BLT0 bezeichnet.
Hingegen kehrt in dem Fall, daß in der Betriebsspeicherzelle
511T von Fig. 30 der Datenwert "0" gespeichert ist, ein fer
roelektrischer Kondensator von einem S1-Zustand in Fig. 1
über einen S6-Zustand in den S1-Zustand zurück. Dementspre
chend wird, da sich die Ladungsmenge der als eine Datenlei
tung festgelegten Bitleitung BLT0 nicht ändert, die Bitlei
tung BLT0 auf einem Massepegel gehalten.
Eine Spannungsdifferenz zwischen der Datenleitung und der in
versen Datenleitung wird durch einen Leseverstärker ver
stärkt. Um den Leseverstärker zu aktivieren, wird ein Lese
verstärker-Freigabesignal LSAEN durch einen "hohen" Pegel ak
tiviert.
Um ein verstärktes Signal abzugeben, wird selektiv eines ei
ner Mehrzahl von Dateneingabe-/Datenausgabe-Schaltsignalen
YSW0, YSW1, YSW2, YSW3, . . ., YSWn-1 und YSWn durch einen
"hohen" Pegel aktiviert. Im Fall des Zugriffs auf die Be
triebsspeicherzelle 511T von Fig. 30 wird das Dateneingabe-/Da
tenausgabe-Schaltsignal YSW0 durch einen "hohen" Pegel ak
tiviert, und die anderen Dateneingabe-/Datenausgabe-Schalt
signale werden durch einen "niedrigen" Pegel in einem inakti
ven Zustand gehalten. Dementsprechend werden NMOS-Tran
sistoren der Fig. 34 und 35 leitend geschaltet, um die
Bitleitung BLT0 mit der Dateneingabe-/Datenausgabeleitung DL
und die Bitleitung BLB0 mit der Dateneingabe-/Datenausga
beleitung CDL zu verbinden.
Fig. 37 ist ein Ersatzschaltbild zur Veranschaulichung eines
Lesevorgangs der Betriebsspeicherzelle 511T von Fig. 30.
Dagegen werden, um Daten bezüglich der ferroelektrischen Re
ferenzzellen-Kondensatoren rückzuspeichern, ein Referenzzel
len-Datensignal mit einem "hohen" Pegel und ein inverses Re
ferenzzellen-Datensignal mit einem "niedrigen" Pegel an die
Referenzzellen-Datenleitung RFDIN und die inverse Referenz
zellen-Datenleitung RFDINB angelegt. Außerdem wird die ausge
wählte Referenz-Wortleitung RWLBL durch einen "niedrigen" Pe
gel deaktiviert. Dann wird selektiv eines der Referenzzellen
daten-Gattersignale RFPRST und RFPRSB durch einen "hohen" Pe
gel aktiviert. Der Lesevorgang der Referenzzellendaten-Gat
tersignale kann wie in Tabelle 4 gezeigt gesteuert werden.
Tabelle 4
Dies bedeutet, daß im Fall des Zugriffs auf die Betriebsspei
cherzelle 511T von Fig. 30 das Referenzzellendaten-Gat
tersignal RFPRSB durch einen "hohen" Pegel aktiviert wird,
um dementsprechend die Transmissionsgatter 554BL und 553BL
von Fig. 25 leitend zu schalten. Folglich werden Referenzzel
lendaten in die Referenzzelle 551BL von Fig. 25 geschrieben.
In Fig. 36 werden fallende Flanken eines Referenzzellen-Da
tensignals und eines inversen Referenzzellen-Datensignals
früher generiert als diejenigen des Referenzzellendaten-Gat
tersignals RFPRSB. Dementsprechend wird die Spannungsdif
ferenz zwischen den beiden Enden der ferroelektrischen Refe
renzzellen-Kondensatoren auf 0 V vorgespannt.
Fig. 38 ist ein Ersatzschaltbild zur Veranschaulichung eines
Referenzzellendaten-Schreibvorgangs während eines Lesevor
gangs der Betriebsspeicherzelle 511T von Fig. 30. In Fig. 38
wird ein Referenzzellen-Datensignal an ein Ende eines ferro
elektrischen Referenzzellen-Kondensators 557BL angelegt, wäh
rend ein Plattenspannungsimpuls an dessen anderes Ende ange
legt wird. Ein inverses Referenzzellen-Datensignal wird an
ein Ende eines ferroelektrischen Referenzzellen-Kondensators
558BL angelegt, während ein Plattenspannungsimpuls an das an
dere Ende desselben angelegt wird.
Fig. 39 ist ein Signalverlaufsdiagramm für einen Schreibvor
gang des nichtflüchtigen ferroelektrischen Speicherbauele
ments, das in den Fig. 21 bis 35 gezeigt ist. Der Schreibvor
gang wird im folgenden erläutert.
Als erstes werden eine Datenleitung, eine inverse Datenlei
tung und eine Plattenleitung durch Spaltenauswahlsignale Y0,
Y1, Y2, X3, . . ., Yn festgelegt, die von einem Spaltendecoder
abgegeben werden. Dann werden die Pegel von Trennschalter-Steu
ersignalen ISTL, ISTR, ISBL und ISBR in Abhängigkeit von
einer Zeilenadresse und einer Spaltenadresse, die extern zu
geführt werden, geändert. Das Steuerverfahren hierfür ist
dasselbe wie dasjenige des Lesevorgangs, siehe Tabelle 1.
Als nächstes wird ein Bitleitungs-Vorspannungsfreigabesignal
BLN durch einen "niedrigen" Pegel deaktiviert, um die durch
einen "hohen" Pegel vorgespannten Bitleitungen schweben zu
lassen. Außerdem wird selektiv eines einer Mehrzahl von Da
teneingabe-/Datenausgabe-Schaltsignalen aktiviert. Im Fall
eines Schreibvorgangs für die Betriebsspeicherzelle 511T von
Fig. 30 wird ein Dateneingabe-/Datenausgabe-Schaltsignal YSW0
durch einen "hohen" Pegel aktiviert, und die anderen Daten
eingabe-/Datenausgabe-Schaltsignale werden durch einen "nie
drigen" Pegel deaktiviert. Demgemäß werden ein Datensignal
und ein inverses Datensignal, die über die Dateneingabe-/Da
tenausgabeleitungen DL und CDL angelegt werden, auf die
Bitleitungen BLT0 bzw. BLB0 übertragen. Dann wird ein Lese
verstärker-Freigabesignal LSAEN durch einen "hohen" Pegel ak
tiviert, um einen Leseverstärker zu aktivieren. Anschließend
wird eine ausgewählte Wortleitung durch einen "hohen" Pegel
aktiviert. Das bedeutet, im Schreibvorgang der Betriebsspei
cherzelle 511T von Fig. 30 wird eine Wortleitung WLT0 durch
einen "hohen" Pegel aktiviert, während die anderen Wortlei
tungen deaktiviert werden. In diesem Zustand wird an die als
eine Plattenleitung festgelegte Bitleitung ein Plattenspan
nungsimpuls angelegt. Das bedeutet, es wird ein Impuls von
ungefähr 5 V an die Bitleitungen BLT1 und BLB1' angelegt.
Folglich wird ein in der Betriebsspeicherzelle 511T enthalte
ner ferroelektrischer Kondensator in Abhängigkeit von einem
Datensignal durch einen Polarisationszustand programmiert.
Dann wird das Dateneingabe-/Datenausgabe-Schaltsignal YSW0 in
einen "niedrigen" Pegel überführt, und ein Bitleitungs-Vor
spannungsfreigabesignal BLN wird in einen "hohen" Pegel
überführt. Demgemäß werden die Bitleitungen BLT0 und BLB0 ge
erdet. Außerdem gelangt die ausgewählte Wortleitung WLT0 wie
derum auf einen "hohen" Pegel.
Wie in Fig. 39 gezeigt, sind während des Schreibvorgangs eine
Referenz-Wortleitung RWLBL, ein Bitleitungsentzerrer-Frei
gabesignal REQB und eine Referenzzellen-Datenleitung bzw.
inverse Referenzzellen-Datenleitung RFDIN/RFDINB durch einen
"niedrigen" Pegel deaktiviert. Außerdem werden die Referenz-Wort
leitungen RWLTL, RWLTR und RWLBR sowie ein Bitleitungs
entzerrer-Freigabesignal REQT, die sich während des Lesevor
gangs im inaktiven Zustand befinden, in einem inaktiven Zu
stand gehalten. Das heißt, alle Referenzzellen-Zugriffs
transistoren werden in ihren sperrenden Zuständen gehalten.
Dementsprechend werden die Referenzzellen davor geschützt,
unnötigerweise einem Betriebszyklus ausgesetzt zu sein.
Fig. 40 ist ein Ersatzschaltbild zur Veranschaulichung des in
Fig. 39 beschriebenen Schreibvorgangs. Wie in Fig. 40 darge
stellt, gelangt ein Trennschalter-Steuersignal ISBR auf einen
"niedrigen" Pegel, um eine Bitleitung BLB1 in zwei Abschnitte
BLB1' und BLB1'' aufzuteilen. Folglich wird ein Plattenspan
nungsimpuls nicht an die mit der Bitleitung BLB1'' verbundenen
Betriebsspeicherzellen angelegt, um die Betriebsspeicherzel
len davor zu schützen, unnötigerweise dem Betriebszyklus aus
gesetzt zu werden.
Die Erfindung ist nicht auf die gezeigten Ausführungsbeispie
le beschränkt, vielmehr können zahlreiche Änderungen und Mo
difikationen davon innerhalb des Umfangs der Erfindung vom
Fachmann realisiert werden. Wie oben beschrieben, fungieren
in dem nichtflüchtigen ferroelektrischen Speicherbauelement
gemäß der vorliegenden Erfindung, falls erforderlich, Bitlei
tungen als eine Datenleitung, eine inverse Datenleitung und
eine Plattenleitung. Folglich wird die benötigte Entwurfsflä
che verringert. Außerdem werden die Betriebsspeicherzelle und
die Referenzzelle davor geschützt, unnötigerweise dem Be
triebszyklus ausgesetzt zu werden, und der Schreibvorgang
wird rasch ausgeführt.
Claims (58)
1. Nichflüchtiges ferroelektrisches Speicherbauelement
mit
- - ersten und zweiten Bitleitungen;
- - einer Wortleitung;
- - einem Zugriffstransistor mit ersten und zweiten Elektroden und einem Gate, wobei die erste Elektrode mit der ersten Bit leitung und das Gate mit der Wortleitung verbunden ist; und
- - einem ferroelektrischen Kondensator, dessen eines Ende mit der zweiten Elektrode des Zugriffstransistors und dessen an deres Ende mit der zweiten Bitleitung verbunden ist,
- - wobei die Wortleitung während eines Lese- oder Schreibvor gangs aktiviert ist, ein Datensignal in eine der ersten und zweiten Bitleitungen eingegeben oder von dieser abgegeben wird und eine Plattenspannung an die andere Bitleitung ange legt wird.
2. Nichtflüchtiges ferroelektrisches Speicherbauelement
nach Anspruch 1, wobei der Zugriffstransistor aus einem NMOS-Tran
sistor besteht.
3. Nichtflüchtiges ferroelektrisches Speicherbauelement
mit
- - ersten und zweiten Bitleitungen;
- - einer Referenz-Wortleitung;
- - einem ersten Referenzzellen-Transistor mit ersten und zweiten Elektroden und einem Gate, wobei die erste Elektrode mit der ersten Bitleitung und das Gate mit der Referenz-Wort leitung verbunden ist;
- - einem zweiten Referenzzellen-Transistor mit ersten und zweiten Elektroden und einem Gate, wobei die erste Elektrode mit der ersten Bitleitung und das Gate mit der Referenz-Wort leitung verbunden ist;
- - einem ersten ferroelektrischen Referenzzellen-Kondensator, dessen eines Ende mit der zweiten Elektrode des ersten Refe renzzellen-Transistors und dessen anderes Ende mit der zwei ten Bitleitung verbunden ist; und
- - einem zweiten ferroelektrischen Referenzzellen-Kondensa tor, dessen eines Ende mit der zweiten Elektrode des zweiten Referenzzellen-Transistors und dessen anderes Ende mit der zweiten Bitleitung verbunden ist.
4. Nichtflüchtiges ferroelektrisches Speicherbauelement
nach Anspruch 3 oder 4, wobei die ersten und zweiten Refe
renzzellen-Zugriffstransistoren aus NMOS-Transistoren beste
hen.
5. Nichtflüchtiges ferroelektrisches Speicherbauelement
nach Anspruch 3, wobei komplementäre Daten in den ersten und
zweiten ferroelektrischen Referenzzellen-Kondensatoren ge
speichert sind.
6. Nichtflüchtiges ferroelektrisches Speicherbauelement
mit
- - ersten, zweiten, dritten und vierten Bitleitungen;
- - einer Wortleitung;
- - einer Referenz-Wortleitung;
- - einer Betriebsspeicherzelle mit einem Zugriffstransistor und einem ferroelektrischen Kondensator, die seriell zwischen die ersten und zweiten Bitleitungen eingeschleift sind, wobei ein Gate des Zugriffstransistors mit der Wortleitung verbun den ist;
- - einem ersten Referenzzellen-Transistor mit ersten und zweiten Elektroden und einem Gate, wobei die erste Elektrode mit der dritten Bitleitung und das Gate mit der Referenz-Wort leitung verbunden ist;
- - einem zweiten Referenzzellen-Transistor mit ersten und zweiten Elektroden und einem Gate, wobei die erste Elektrode mit der dritten Bitleitung und das Gate mit der Referenz-Wort leitung verbunden ist;
- - einem ersten ferroelektrischen Referenzzellen-Kondensator, dessen eines Ende mit der zweiten Elektrode des ersten Refe renzzellen-Transistors und dessen anderes Ende mit der vier ten Bitleitung verbunden ist; und
- - einem zweiten ferroelektrischen Referenzzellen-Kondensa tor, dessen eines Ende mit der zweiten Elektrode des zweiten Referenzzellen-Transistors und dessen anderes Ende mit der vierten Bitleitung verbunden ist,
- - wobei während eines Lese- oder Schreibvorgangs die Wort leitung aktiviert ist, ein Datensignal in die erste Bitlei tung eingegeben oder von dieser abgegeben wird, ein inverses Datensignal in die dritte Bitleitung eingegeben oder von die ser abgegeben wird und Plattenspannungen an die zweiten und vierten Bitleitungen angelegt sind.
7. Nichtflüchtiges ferroelektrisches Speicherbauelement
nach Anspruch 6, wobei der Zugriffstransistor der Betriebs
speicherzelle einen NMOS-Transistor beinhaltet, der eine mit
der ersten Bitleitung verbundene erste Elektrode, eine mit
einem Ende des ferroelektrischen Kondensators verbundene
zweite Elektrode und ein mit der Wortleitung verbundenes Gate
aufweist, wobei das andere Ende des ferroelektrischen Konden
sators der Betriebsspeicherzelle mit der zweiten Bitleitung
verbunden ist.
8. Nichtflüchtiges ferroelektrisches Speicherbauelement
nach Anspruch 6, wobei der Zugriffstransistor der Betriebs
speicherzelle einen NMOS-Transistor beinhaltet, der eine mit
der zweiten Bitleitung verbundene erste Elektrode, eine mit
einem Ende des ferroelektrischen Kondensators verbundene
zweite Elektrode und ein mit der Wortleitung verbundenes Gate
aufweist, wobei das andere Ende des ferroelektrischen Konden
sators der Betriebsspeicherzelle mit der ersten Bitleitung
verbunden ist.
9. Nichtflüchtiges ferroelektrisches Speicherbauelement
nach einem der Ansprüche 6 bis 8, wobei jeder der ersten und
zweiten Referenzzellen-Transistoren NMOS-Transistoren bein
haltet.
10. Nichtflüchtiges ferroelektrisches Speicherbauelement
nach einem der Ansprüche 6 bis 9, das des weiteren einen Bit
leitungsentzerrer aufweist, der zwischen die dritten und
vierten Bitleitungen eingeschleift und während eines Lesevor
gangs der Betriebsspeicherzelle leitend geschaltet ist.
11. Nichtflüchtiges ferroelektrisches Speicherbauelement
mit
- - ersten und zweiten Bitleitungen;
- - ersten und zweiten Wortleitungen;
- - einem ersten Zugriffstransistor mit ersten und zweiten Elektroden und einem Gate, wobei die erste Elektrode mit der ersten Bitleitung und das Gate mit der ersten Wortleitung verbunden ist;
- - einem ersten ferroelektrischen Kondensator, dessen eines Ende mit der zweiten Elektrode des ersten Zugriffstransistors und dessen anderes Ende mit der zweiten Bitleitung verbunden ist;
- - einem zweiten Zugriffstransistor mit ersten und zweiten Elektroden und einem Gate, wobei die erste Elektrode mit der zweiten Bitleitung und das Gate mit der zweiten Wortleitung verbunden ist; und
- - einem zweiten ferroelektrischen Kondensator, dessen eines Ende mit der zweiten Elektrode des zweiten Zugriffstransi stors und dessen anderes Ende mit der ersten Bitleitung ver bunden ist,
- - wobei der erste Zugriffstransistor und der erste ferro elektrische Kondensator eine erste Speicherzelle bilden und der zweite Zugriffstransistor und der zweite ferroelektrische Kondensator eine zweite Speicherzelle bilden,
- - wobei während eines Lese- oder Schreibvorgangs der ersten Speicherzelle die erste Wortleitung aktiviert ist, ein Daten signal in eine vorbestimmte von den ersten und zweiten Bit leitungen eingegeben oder von dieser abgegeben wird und eine Plattenspannung an die anderen Bitleitungen angelegt ist,
- - wobei während eines Lese- oder Schreibvorgangs der zweiten Speicherzelle die zweite Wortleitung aktiviert ist, eine Plattenspannung an eine von den ersten und zweiten Bitleitun gen angelegt ist und ein Datensignal in die anderen Leitungen eingegeben oder von diesen abgegeben wird.
12. Nichtflüchtiges ferroelektrisches Speicherbauelement
nach Anspruch 11, wobei die ersten und zweiten Zugriffstran
sistoren jeweils NMOS-Transistoren beinhalten.
13. Nichtflüchtiges, ferroelektrisches Speicherbauelement
mit
- - ersten, zweiten, dritten und vierten Bitleitungen;
- - ersten und zweiten Wortleitungen;
- - ersten und zweiten Referenz-Wortleitungen;
- - einer ersten Betriebsspeicherzelle mit einem Zugriffstran sistor und einem ferroelektrischen Kondensator, die zwischen die ersten und zweiten Bitleitungen eingeschleift ist und auf die über die erste Wortleitung zugegriffen werden kann;
- - einer zweiten Betriebsspeicherzelle mit einem Zu griffstransistor und einem ferroelektrischen Kondensator, die zwischen die ersten und zweiten Bitleitungen eingeschleift ist und auf die über die zweite Wortleitung zugegriffen wer den kann;
- - einer ersten Referenzzelle, die zwischen die dritten und vierten Bitleitungen eingeschleift ist und auf die über die erste Referenz-Wortleitung zugegriffen werden kann;
- - einer zweiten Referenzzelle, die zwischen die dritten und vierten Bitleitungen eingeschleift ist und auf die über die zweite Referenz-Wortleitung zugegriffen werden kann,
- - wobei während eines Lese- oder Schreibvorgangs der ersten Betriebsspeicherzelle die erste Bitleitung als eine Datenlei tung, die dritte Bitleitung als eine inverse Datenleitung so wie die zweiten und vierten Bitleitungen als Plattenleitungen festgelegt sind,
- - wobei während eines Lese- oder Schreibvorgangs für das Le sen/Schreiben der zweiten Betriebsspeicherzelle die zweite Bitleitung als eine Datenleitung, die vierte Bitleitung als eine inverse Datenleitung sowie die ersten und dritten Bit leitungen als Plattenleitungen festgelegt sind,
- - wobei während eines Lesevorgangs zum Lesen der ersten Be triebsspeicherzelle die erste Referenzzelle aktiviert ist und während eines Lesevorgangs der zweiten Betriebsspeicherzelle die zweite Referenzzelle aktiviert ist.
14. Nichtflüchtiges ferroelektrisches Speicherbauelement
nach Anspruch 13, das des weiteren einen zwischen die dritten
und vierten Bitleitungen eingeschleiften Bitleitungsentzerrer
beinhaltet, der während eines Lesevorgangs der ersten und
zweiten Betriebsspeicherzellen leitend geschaltet ist.
15. Nichtflüchtiges ferroelektrisches Speicherbauelement
nach Anspruch 13 oder 14, wobei die erste Betriebsspeicher
zelle folgende Elemente enthält:
- - einen NMOS-Transistor mit ersten und zweiten Elektroden und einem Gate, wobei die erste Elektrode mit der ersten Bit leitung und das Gate mit der ersten Wortleitung verbunden ist; und
- - einen ferroelektrischen Kondensator, der zwischen die zweite Elektrode und die zweite Bitleitung eingeschleift ist.
16. Nichtflüchtiges ferroelektrisches Speicherbauelement
nach einem der Ansprüche 13 bis 15, wobei die zweite Be
triebsspeicherzelle folgende Elemente enthält:
- - einen NMOS-Transistor mit ersten und zweiten Elektroden und einem Gate, wobei die erste Elektrode mit der zweiten Bitleitung und das Gate mit der zweiten Wortleitung verbunden ist; und
- - einen ferroelektrischen Kondensator, der zwischen die zweite Elektrode des NMOS-Transistors und die erste Bitlei tung eingeschleift ist.
17. Nichtflüchtiges ferroelektrisches Speicherbauelement
nach einem der Ansprüche 13 bis 16, wobei die erste Referenz
zelle folgende Elemente enthält:
- - einen ersten Referenzzellen-Transistor mit ersten und zweiten Elektroden und einem Gate, wobei die erste Elektrode mit der dritten Bitleitung und das Gate mit der ersten Refe renz-Wortleitung verbunden ist;
- - einen zweiten Referenzzellen-Transistor mit ersten und zweiten Elektroden und einem Gate, wobei die erste Elektrode mit der dritten Bitleitung und das Gate mit der ersten Refe renz-Wortleitung verbunden ist;
- - einem ersten ferroelektrischen Referenzzellen-Kondensator, dessen eines Ende mit der zweiten Elektrode des ersten Refe renzzellen-Transistors und dessen anderes Ende mit der vier ten Bitleitung verbunden ist; und
- - einem zweiten ferroelektrischen Referenzzellen-Konden sator, dessen eines Ende mit der zweiten Elektrode des zwei ten Referenzzellen-Transistors und dessen anderes Ende mit der vierten Bitleitung verbunden ist.
18. Nichtflüchtiges ferroelektrisches Speicherbauelement
nach Anspruch 17, wobei in den ersten und zweiten ferroelek
trischen Referenzzellen-Kondensatoren komplementäre Daten ge
speichert sind.
19. Nichtflüchtiges ferroelektrisches Speicherbauelement
nach Anspruch 17 oder 18, wobei die ersten und zweiten Refe
renzzellen-Zugriffstransistoren jeweils einen NMOS-Transistor
beinhalten.
20. Nichtflüchtiges ferroelektrisches Speicherbauelement
nach einem der Ansprüche 13 bis 19, wobei die zweite Refe
renzzelle folgende Elemente enthält:
- - einen ersten Referenzzellen-Transistor mit ersten und zweiten Elektroden und einem Gate, wobei die erste Elektrode mit der vierten Bitleitung und das Gate mit der zweiten Refe renz-Wortleitung verbunden ist;
- - einen zweiten Referenzellen-Transistor mit ersten und zweiten Elektroden und einem Gate, wobei die erste Elektrode mit der vierten Bitleitung und das Gate mit der zweiten Refe renz-Wortleitung verbunden ist;
- - einen ersten ferroelektrischen Referenzzellen-Kondensator, dessen eines Ende mit der zweiten Elektrode des ersten Refe renzzellen-Transistors und dessen anderes Ende mit der drit ten Bitleitung verbunden ist; und
- - einen zweiten ferroelektrischen Referenzzellen-Kondensa tor, dessen eines Ende mit der zweiten Elektrode des zweiten Referenzzellen-Transistors und dessen anderes Ende mit der dritten Bitleitung verbunden ist.
21. Nichtflüchtiges ferroelektrisches Speicherbauelement
nach Anspruch 19 oder 20, wobei in den ersten und zweiten
ferroelektrischen Referenzzellen-Kondensatoren komplementäre
Daten gespeichert sind.
22. Nichtflüchtiges ferroelektrisches Speicherbauelement
nach Anspruch 20 oder 21, wobei die ersten und zweiten Refe
renzzellen-Zugriffstransistoren jeweilige NMOS-Transistoren
beinhalten.
23. Nichtflüchtiges ferroelektrisches Speicherbauelement
mit
- - ersten und zweiten oberen Bitleitungen;
- - ersten und zweiten oberen Wortleitungen;
- - ersten und zweiten oberen Referenz-Wortleitungen;
- - ersten und zweiten oberen Betriebsspeicherzellen, von de nen jede einen Zugriffstransistor und einen ferroelektrischen Kondensator aufweist, die seriell miteinander verbunden sind, wobei ein Gate des Zugriffstransistors mit der zugehörigen oberen Wortleitung verbunden ist;
- - ersten und zweiten oberen Referenzzellen, von denen jede zwei Referenzzellen-Transistoren und zwei ferroelektrische Referenzzellen-Kondensatoren aufweist, von denen ein Refe renzzellen-Transistor und ein ferroelektrischer Referenzzel len-Kondensator seriell zwischen die ersten und zweiten obe ren Bitleitungen eingeschleift sind und Gate-Elektroden der Referenzzellen-Transistoren mit den zugehörigen oberen Refe renz-Wortleitungen verbunden sind, wobei sie symmetrisch zwi schen die ersten und zweiten oberen Bitleitungen einge schleift sind;
- - ersten und zweiten unteren Bitleitungen;
- - ersten und zweiten unteren Wortleitungen;
- - ersten und zweiten unteren Referenz-Wortleitungen;
- - ersten und zweiten unteren Betriebsspeicherzellen, von de nen jede einen Zugriffstransistor und einen ferroelektrischen Kondensator aufweist, die seriell miteinander verbunden sind, wobei eine Gate-Elektrode des Zugriffstransistors mit der zu gehörigen unteren Wortleitungen verbunden ist;
- - ersten und zweiten unteren Referenzzellen, von denen jede zwei Referenzzellen-Transistoren und zwei ferroelektrische Referenzzellen-Kondensatoren aufweist, wobei einer der Refe renzzellen-Transistoren und einer der ferroelektrischen Refe renzzellen-Kondensatoren seriell zwischen die ersten und zweiten unteren Bitleitungen eingeschleift sind, die Gate-Elektroden der Referenzzellen-Transistoren mit der zugehöri gen unteren Referenz-Wortleitung verbunden und symmetrisch zwischen die ersten und zweiten unteren Bitleitungen einge schleift sind,
- - wobei während eines Lese- oder Schreibvorgangs der ersten von den ersten oberen Betriebsspeicherzellen die erste obere Wortleitung aktiviert ist, ein Datensignal in die erste obere Bitleitung eingegeben oder von dieser abgegeben, ein inverses Datensignal in die erste untere Bitleitung eingegeben oder von dieser abgegeben, eine Plattenspannung an die zweite obe re Bitleitung angelegt und die erste untere Referenzzelle ak tiviert wird,
- - wobei während eines Lese- oder Schreibvorgangs der zweiten oberen Speicherzelle die zweite obere Wortleitung aktiviert, ein Datensignal in die zweite obere Bitleitung eingegeben oder von dieser abgegeben, ein inverses Datensignal in die zweite untere Bitleitung eingegeben oder von dieser abgege ben, eine Plattenspannung an die erste obere Bitleitung ange legt und die zweite untere Referenzzelle aktiviert wird,
- - wobei während eines Lese- oder Schreibvorgangs der ersten unteren Speicherzelle die erste untere Wortleitung aktiviert, ein Datensignal in die erste untere Bitleitung eingegeben oder von dieser abgegeben, ein inverses Datensignal in die erste obere Bitleitung eingegeben oder von dieser abgegeben, eine Plattenspannung an die zweite untere Bitleitung angelegt und die erste obere Referenzzelle aktiviert wird, wobei während eines Lese- oder Schreibvorgangs der zweiten unteren Speicherzelle die zweite untere Wortleitung akti viert, ein Datensignal in die zweite untere Bitleitung einge geben oder von dieser abgegeben, ein inverses Datensignal in die zweite obere Bitleitung eingegeben oder von dieser abge geben, und eine Plattenspannung an die erste obere Bitleitung angelegt wird und die zweite obere Referenzzelle als eine Dummy-Zelle fungiert.
24. Nichtflüchtiges ferroelektrisches Speicherbauelement
nach Anspruch 23, das des weiteren enthält:
- - einen oberen Bitleitungsentzerrer, der zwischen die ersten und zweiten oberen Bitleitungen eingeschleift; und
- - einen unteren Bitleitungsentzerrer, der zwischen die er sten und zweiten unteren Bitleitungen eingeschleift ist.
25. Nichtflüchtiges ferroelektrisches Speicherbauelement
nach Anspruch 24, wobei der obere Bitleitungsentzerrer einen
NMOS-Transistor enthält, der eine zwischen die ersten und
zweiten oberen Bitleitungen eingeschleifte Elektrode und ein
Gate beinhaltet, an welches das obere Bitleitungsentzerrer-Frei
gabesignal REQT angelegt wird.
26. Nichtflüchtiges ferroelektrisches Speicherbauelement
nach Anspruch 24 oder 25, wobei der untere Bitleitungsentzer
rer einen NMOS-Transistor enthält, der eine zwischen die er
sten und zweiten unteren Bitleitungen eingeschleifte Elektro
de und ein Gate beinhaltet, an das ein unteres Bitleitungs
entzerrer-Freigabesignal REQB angelegt wird.
27. Nichtflüchtiges ferroelektrisches Speicherbauelement
nach einem der Ansprüche 23 bis 26, das des weiteren folgende
Elemente enthält:
- - obere und untere Leseverstärkerleitungen; und
- - einen zwischen die oberen und unteren Leseverstärkerlei tungen eingeschleiften Leseverstärker zum Verstärken einer Spannungsdifferenz.
28. Nichtflüchtiges ferroelektrisches Speicherbauelement
nach Anspruch 27, das des weiteren einen oberen Bitleitungs
auswahlschalter aufweist mit
- - einem ersten Transmissionsgatter, das leitend geschaltet ist, wenn das erste Spaltenauswahlsignal aktiviert ist, und das zwischen die erste obere Bitleitung und die obere Lese verstärkerleitung eingeschleift ist; und
- - einem zweiten Transmissionsgatter, das leitend geschaltet ist, wenn das zweite Spaltenauswahlsignal aktiviert ist, und das zwischen die zweite obere Bitleitung und die obere Lese verstärkerleitung eingeschleift ist, wenn erste und zweite Spaltenauswahlsignale zum Zugreifen auf die ersten und zwei ten oberen Betriebsspeicherzellen dienen.
29. Nichtflüchtiges ferroelektrisches Speicherbauelement
nach Anspruch 27 oder 28, das des weiteren einen unteren Bit
leitungsauswahlschalter enthält mit
- - einem ersten Transmissionsgatter, das leitend geschaltet ist, wenn das erste Spaltenauswahlsignal aktiviert ist, und das zwischen die erste untere Bitleitung und die untere Lese verstärkerleitung eingeschleift ist; und
- - einem zweiten Transmissionsgatter, das leitend geschaltet ist, wenn das erste Spaltenauswahlsignal aktiviert ist, und das zwischen die zweite untere Bitleitung und die untere Le severstärkerleitung eingeschleift ist, wenn erste und zweite Spaltenauswahlsignale zum Zugreifen auf die ersten und zwei ten unteren Betriebsspeicherzellen dienen.
30. Nichtflüchtiges ferroelektrisches Speicherbauelement
nach einem der Ansprüche 23 bis 29, das des weiteren einen
oberen Plattenleitungsauswahlschalter enthält mit
- - einer Plattenleitungsspannung;
- - einem ersten Transmissionsgatter, das leitend geschaltet ist, wenn das zweite Spaltenauswahlsignal aktiviert ist, und das zwischen die erste obere Bitleitung und die Plattenspan nungsleitung eingeschleift ist; und
- - einem zweiten Transmissionsgatter, das leitend geschaltet ist, wenn das erste Spaltenauswahlsignal aktiviert ist, und das zwischen die zweite obere Bitleitung und die Plattenspan nungsleitung eingeschleift ist, wenn die ersten und zweiten Spaltenauswahlsignale zum Zugreifen auf die ersten und zwei ten oberen Betriebsspeicherzellen dienen.
31. Nichtflüchtiges ferroelektrisches Speicherbauelement
nach einem der Ansprüche 23 bis 30, das des weiteren einen
unteren Plattenleitungsauswahlschalter enthält mit
- - einer Plattenspannungsleitung;
- - einem ersten Transmissionsgatter, das leitend geschaltet ist, wenn das zweite Spaltenauswahlsignal aktiviert ist, und das zwischen die erste untere Bitleitung und die Plattenspan nungsleitung eingeschleift ist; und
- - einem zweiten Transmissionsgatter, das leitend geschaltet ist, wenn das erste Spaltenauswahlsignal aktiviert ist, und das zwischen die zweite untere Bitleitung und die Platten spannungsleitung eingeschleift ist, wenn die ersten und zwei ten Spaltenauswahlsignale zum Zugreifen auf die ersten und zweiten unteren Betriebsspeicherzellen dienen.
32. Nichtflüchtiges ferroelektrisches Speicherbauelement
nach einem der Ansprüche 23 bis 31, das des weiteren einen
oberen Trennschalter enthält mit
- - einem ersten, mit der ersten oberen Bitleitung verbundenen Transmissionsgatter, das während eines Lese-/Schreibvorgangs für Daten einer der ersten und zweiten oberen Betriebsspei cherzellen und der ersten unteren Betriebsspeicherzelle lei tend geschaltet ist und während eines Betriebs zum Zugreifen auf die zweite untere Betriebsspeicherzelle sperrend geschal tet ist; und
- - einem zweiten, mit der zweiten oberen Bitleitung verbunde nen Transmissionsgatter, das während eines Lese-/Schreib vorgangs für Daten einer der ersten und zweiten oberen Be triebsspeicherzellen und der zweiten unteren Betriebsspei cherzelle leitend geschaltet ist und das während eines Be triebs zum Zugreifen auf die zweite untere Betriebsspeicher zelle sperrend geschaltet ist.
33. Nichtflüchtiges ferroelektrisches Speicherbauelement
nach einem der Ansprüche 23 bis 32, das des weiteren einen
unteren Trennschalter enthält mit
- - einem ersten, mit der ersten unteren Bitleitung verbunde nen Transmissionsgatter, das während eines Lese-/Schreib vorgangs von Daten einer der ersten und zweiten unteren Be triebsspeicherzellen und der ersten oberen Betriebsspeicher zelle leitend geschaltet ist und das während eines Betriebs zum Zugreifen auf die zweite obere Betriebsspeicherzelle sperrend geschaltet ist; und
- - einem zweiten, mit der zweiten unteren Bitleitung verbun denen Transmissionsgatter, das während eines Lese-/Schreib vorgangs von Daten einer der ersten und zweiten unteren Be triebsspeicherzellen und der zweiten oberen Betriebsspeicher zelle leitend geschaltet ist und während eines Betriebs zum Zugreifen auf die erste obere Betriebsspeicherzelle sperrend geschaltet ist.
34. Nichtflüchtiges ferroelektrisches Speicherbauelement
nach einem der Ansprüche 23 bis 33, das des weiteren eine
obere Bitleitungs-Vorspannungsstufe enthält mit
- - einem ersten NMOS-Transistor mit einer Drain-Elektrode, die mit der ersten oberen Bitleitung verbunden ist, einer ge erdeten Source-Elektrode und einer Gate-Elektrode, an welche ein Bitleitungs-Vorspannungsfreigabesignal angelegt wird; und
- - einem zweiten NMOS-Transistor mit einer Drain-Elektrode, die mit der zweiten oberen Bitleitung verbunden ist, einer geerdeten Source-Elektrode und einem Gatter, an welches ein Bitleitungs-Vorspannungsfreigabesignal angelegt wird.
35. Nichtflüchtiges ferroelektrisches Speicherbauelement
nach einem der Ansprüche 23 bis 34, das des weiteren eine un
tere Bitleitungs-Vorspannungsstufe enthält mit
- - einem ersten NMOS-Transistor mit einer Drain-Elektrode, die mit der ersten unteren Bitleitung verbunden ist, einer geerdeten Source-Elektrode und einem Gate, an das ein Bitlei tungs-Vorspannungsfreigabesignal angelegt wird; und
- - einem zweiten NMOS-Transistor mit einer Drain-Elektrode, die mit der zweiten unteren Bitleitung verbunden ist, einer geerdeten Source-Elektrode und einem Gate, an welches ein Bitleitungs-Vorspannungsfreigabesignal angelegt wird.
36. Nichtflüchtiges ferroelektrisches Speicherbauelement
nach einem der Ansprüche 23 bis 35, das des weiteren einen
oberen und unteren Dateneingabe-/Datenausgabeschalter enthält
mit
- - oberen und unteren Dateneingabe-/Datenausgabeleitungen;
- - einem oberen Dateneingabe-/Datenausgabeschalter mit ersten und zweiten oberen Transistoren; und
- - einem unteren Dateneingabe-/Datenausgabeschalter mit er sten und zweiten unteren Transistoren,
- - wobei der erste obere Transistor eine mit der oberen Da teneingabe-/Datenausgabeleitung verbundene erste Elektrode, eine mit der ersten oberen Bitleitung verbundene zweite Elek trode und ein Gate aufweist, an welches ein erstes Datenein gabe-/Datenausgabeschaltsignal angelegt wird,
- - wobei der zweite obere Transistor eine mit der oberen Da teneingabe-/Datenausgabeleitung verbundene erste Elektrode, eine mit der zweiten oberen Bitleitung verbundene zweite Elektrode und ein Gate beinhaltet, an das ein zweites Daten eingabe-/Datenausgabeschaltsignal angelegt wird,
- - wobei der erste untere Transistor eine mit der unteren Da teneingabe-/Datenausgabeleitung verbundene erste Elektrode, eine mit der ersten unteren Bitleitung verbundene zweite Elektrode und ein Gate aufweist, an welches ein erstes Daten eingabe-/Datenausgabeschaltsignal angelegt wird,
- - wobei der zweite untere Transistor eine mit der unteren Dateneingabe-/Datenausgabeleitung verbundene erste Elektrode, eine mit der zweiten unteren Bitleitung verbundene zweite Elektrode und ein Gate aufweist, an welches ein zweites Da teneingabe-/Datenausgabeschaltsignal angelegt wird.
37. Nichtflüchtiges ferroelektrisches Speicherbauelement
nach Anspruch 36, das des weiteren einen Spaltendecoder zum
Decodieren einer extern zugeführten Spaltenadresse beinhal
tet, um die ersten und zweiten Dateneingabe-/Datenausgabe
schaltsignale zu erzeugen.
38. Nichtflüchtiges ferroelektrisches Speicherbauelement
nach einem der Ansprüche 23 bis 37, das des weiteren einen
Zeilenadressendecodierer zum Decodieren einer extern zuge
führten Zeilenadresse zwecks selektivem Aktivieren einer der
ersten und zweiten oberen Wortleitungen sowie der ersten und
zweiten unteren Wortleitungen beinhaltet.
39. Nichtflüchtiges ferroelektrisches Speicherbauelement
nach einem der Ansprüche 23 bis 38, das des weiteren eine
Steuersignalerzeugungseinheit zum Erzeugen von Referenz-Wort
leitungstreibersignalen beinhaltet, welche die erste un
tere Referenz-Wortleitung während eines Lesevorgangs der er
sten oberen Betriebsspeicherzelle, die zweite untere Refe
renz-Wortleitung während eines Lesevorgangs der zweiten obe
ren Betriebsspeicherzelle, die erste obere Referenz-Wort
leitung während eines Lesevorgangs der ersten unteren Be
triebsspeicherzelle und die zweite obere Referenz-Wortleitung
während eines Lesevorgangs der zweiten unteren Betriebsspei
cherzelle aktiviert.
40. Nichtflüchtiges ferroelektrisches Speicherbauelement
nach Anspruch 39, wobei die Steuersignalerzeugungseinheit die
Referenz-Wortleitungstreibersignale auf Basis eines höchst
wertigen Bits einer extern zugeführten Zeilenadresse und ei
nes niedrigstwertigen Bits einer Spaltenadresse erzeugt.
41. Nichtflüchtiges ferroelektrisches Speicherbauelement
nach einem der Ansprüche 23 bis 40, das des weiteren Refe
renzzellen-Datenschreibsteuermittel zum Schreiben eines Refe
renz-Datensignals und eines inversen Referenz-Datensignals in
beide Enden eines ferroelektrischen Referenzzellen-Konden
sators, der in der ersten unteren Referenzzelle enthalten
ist, nach Abschluß des Lesevorgangs von Daten der ersten oben
Betriebsspeicherzelle beinhaltet.
42. Nichtflüchtiges ferroelektrisches Speicherbauelement
nach Anspruch 41, wobei die Referenzzellen-Datenschreib
steuermittel folgende Elemente enthalten:
- - ein NAND-Gatter zum Empfangen eines ersten Spaltenauswahl signals und eines oberen Referenzzellendaten-Gattersignals RFPRST;
- - einen Inverter zum Invertieren des Ausgangssignals des NAND-Gatters;
- - ein erstes Transmissionsgatter, das leitend geschaltet ist, wenn das Ausgangssignal des Inverters auf einem "hohen" Pegel liegt, um ein Referenzzellendatensignal an einen der in der ersten unteren Referenzzelle enthaltenen ferroelektrischen Referenzzellen-Kondensatoren zu übertragen, so daß das Refe renzzellendatensignal dort hineingeschrieben wird; und
- - ein zweites Transmissionsgatter, das leitend geschaltet wird, wenn das Ausgangssignal des Inverters auf einem "hohen" Pegel liegt, um ein inverses Referenzzellendatensignal an ei nen der in der ersten unteren Referenzzelle enthaltenen ande ren ferroelektrischen Referenzzellen-Kondensatoren zu über tragen, so daß das inverse Referenzzellendatensignal dort hineingeschrieben wird.
43. Nichtflüchtiges ferroelektrisches Speicherbauelement
nach einem der Ansprüche 23 bis 42, das des weiteren Refe
renzzellen-Datenschreibsteuermittel zum Schreiben eines Refe
renzdatensignals bzw. eines inversen Referenzdatensignals in
beide Enden des in der zweiten unteren Referenzzelle enthal
tenen ferroelektrischen Referenzzellen-Kondensators nach Ab
schluß des Lesevorgangs von Daten der zweiten oberen Be
triebsspeicherzelle aufweist.
44. Nichtflüchtiges ferroelektrisches Speicherbauelement
nach Anspruch 43, wobei die Referenzzellen-Datenschreib
steuermittel folgende Elemente umfassen:
- - ein NAND-Gatter zum Empfangen eines zweiten Spaltenauswahl signals und eines oberen Referenzzellendaten-Gattersignals RFPRST;
- - einen Inverter zum Invertieren des Ausgangssignals des NAND-Gatters;
- - ein erstes Transmissionsgatter, das leitend geschaltet ist, wenn das Ausgangssignal des Inverters auf einem "hohen" Pegel liegt, um ein Referenzzellendatensignal an einen der in der zweiten unteren Referenzzelle enthaltenen ferroelektrischen Referenzzellen-Kondensatoren zu übertragen, so daß das Refe renzzellendatensignal dort hineingeschrieben wird; und
- - ein zweites Transmissionsgatter, das leitend geschaltet ist, wenn das Ausgangssignal des Inverters auf einem "hohen" Pegel liegt, um ein inverses Referenzzellendatensignal an ei nen der in der zweiten unteren Referenzzelle enthaltenen an deren ferroelektrischen Referenzzellen-Kondensatoren zu über tragen, so daß das inverse Referenzzellendatensignal dort hineingeschrieben wird.
45. Nichtflüchtiges ferroelektrisches Speicherbauelement
nach einem der Ansprüche 23 bis 44, das des weiteren Refe
renzzellen-Datenschreibsteuermittel zum schreiben eines Refe
renzdatensignals bzw. eines inversen Referenzdatensignals in
beide Enden eines in der ersten oberen Referenzzelle enthal
tenen, ferroelektrischen Referenzzellen-Kondensators nach Ab
schluß des Datenlesevorgangs der ersten unteren Betriebsspei
cherzelle umfaßt.
46. Nichtflüchtiges ferroelektrisches Speicherbauelement
nach Anspruch 45, wobei die Referenzzellen-Datenschreib
steuermittel folgende Elemente enthalten:
- - ein NAND-Gatter zum Empfangen eines ersten Spaltenauswahl signals und eines unteren Referenzzellen-Datensignals RFPRSB;
- - einen Inverter zum Invertieren des Ausgangssignals des NAND-Gatters;
- - ein erstes Transmissionsgatter, das leitend geschaltet ist, wenn das Ausgangssignal des Inverters auf einem "hohen" Pegel liegt, um ein Referenzzellen-Datensignal zu einem der in der ersten oberen Referenzzelle enthaltenen ferroelektrischen Re ferenzzellen-Kondensatoren zu übertragen, so daß das Refe renzzellen-Datensignal dort hineingeschrieben wird; und
- - ein zweites Transmissionsgatter, das leitend geschaltet wird, wenn das Ausgangssignal des Inverters auf einem "hohen" Pegel liegt, um ein inverses Referenzzellen-Datensignal an einen der in der ersten oberen Referenzzelle enthaltenen an deren ferroelektrischen Referenzzellen-Kondensatoren zu über tragen, so daß das inverse Referenzzellen-Datensignal dort hineingeschrieben wird.
47. Nichtflüchtiges ferroelektrisches Speicherbauelement
nach einem der Ansprüche 23 bis 46, das des weiteren Refe
renzzellen-Datenschreibsteuermittel zum Schreiben eines Refe
renzdatensignals bzw. eines inversen Referenzdatensignals in
beide Enden eines in der zweiten oberen Referenzzelle enthal
tenen ferroelektrischen Referenzzellen-Kondensators nach Ab
schluß des Datenlesevorgangs der zweiten unteren Betriebs
speicherzelle beinhaltet.
48. Nichtflüchtiges ferroelektrisches Speicherbauelement
nach Anspruch 47, wobei die Referenzzellen-Datenschreib
steuermittel folgende Elemente enthalten:
- - ein NAND-Gatter zum Empfangen eines zweiten Spaltenauswahl signals und eines unteren Referenzzellendaten-Gattersignals RFPRSB;
- - einen Inverter zum Invertieren des Ausgangssignals des NAND-Gatters;
- - ein erstes Transmissionsgatter, das leitend geschaltet wird, wenn das Ausgangssignal des Inverters auf einem "hohen" Pegel liegt, um ein Referenzzellen-Datensignal an einen in der zweiten oberen Referenzzelle enthaltenen, ferroelektri schen Referenzzellen-Kondensator zu übertragen, so daß die Referenzzellendaten dort hineingeschrieben werden; und
- - ein zweites Transmissionsgatter, das leitend geschaltet wird, wenn das Ausgangssignal des Inverters auf einem "hohen" Pegel liegt, um ein inverses Referenzzellen-Datensignal an einen der anderen, in der zweiten oberen Referenzzelle ent haltenen ferroelektrischen Referenzzellen-Kondensatoren zu übertragen, so daß das inverse Referenzzellen-Datensignal dort hineingeschrieben wird.
49. Ansteuerverfahren für ein nichtflüchtiges ferroelek
trisches Speicherbauelement mit einer Betriebsspeicherzelle,
die einen Zugriffstransistor und einen ferroelektrischen Kon
densator aufweist, und mit einer Referenzzelle, die zwei Re
ferenzzellen-Zugriffstransistoren und zwei ferroelektrische
Referenzzellen-Kondensatoren aufweist, wobei das Ansteuerver
fahren zur Durchführung eines Datenlesevorgangs folgende
Schritte beinhaltet:
- a) Festlegen einer von einem Paar von Bitleitungen, die mit der Betriebsspeicherzelle verbunden sind, als eine Daten leitung, der anderen hiervon als eine Plattenleitung, eine von einem Paar von Bitleitungen, die mit der Referenzzelle verbunden sind, als eine inverse Datenleitung und der anderen hiervon als eine Plattenleitung, jeweils in Abhängigkeit ei ner extern zugeführten Adresse;
- b) Anlegen einer Plattenspannung an die Plattenleitung, um Ladung zu generieren, die sich die Datenleitung und die in verse Datenleitung teilen;
- c) Verstärken der Spannungsdifferenz zwischen der Daten leitung und der inversen Datenleitung in Abhängigkeit vom Re sultat der Ladungsaufteilung; und
- d) Abgabe der Spannungen der Datenleitung und der inversen Datenleitung.
50. Ansteuerverfahren nach Anspruch 49, das des weiteren
folgende Schritte enthält:
- - elektrisches Aufteilen der mit der Referenzzelle verbunde nen Plattenleitung in zwei Teile; und
- - elektrisches Kombinieren des nicht mit der Referenzzelle elektrisch verbundenen Teils mit der inversen Datenleitung, um die Bitleitungskapazität der inversen Datenleitung zu ver doppeln.
51. Ansteuerverfahren nach Anspruch 49 oder 50, bei dem
der Schritt a) in Abhängigkeit vom höchstwertigen Bit einer
extern zugeführten Zeilenadresse und vom niedrigstwertigen
Bit einer Spaltenadresse durchgeführt wird.
52. Ansteuerverfahren für ein nichtflüchtiges ferroelek
trisches Speicherbauelement mit einer Mehrzahl von Betriebs
speicherzellen, von denen jede einen Zugriffstransistor und
einen ferroelektrischen Kondensator aufweist, und mit einer
Mehrzahl von Referenzzellen, von denen jede zwei Referenzzel
len-Zugriffstransistoren und zwei ferroelektrische Referenz
zellen-Kondensatoren aufweist, mit folgenden Schritten:
- a) Festlegen einer Datenleitung und einer inversen Daten leitung aus einer Mehrzahl von Bitleitungen in Abhängigkeit von einer extern zugeführten Adresse;
- b) Festlegen von Plattenleitungen aus einer Mehrzahl von Bitleitungen in Abhängigkeit von einer extern zugeführten Adresse;
- c) Setzen der Datenleitung, der inversen Datenleitung und der Plattenleitungen in ihre schwebende Zustände;
- d) selektives Aktivieren des Zugriffstransistors und des Referenzzellen-Zugriffstransistors;
- e) Anlegen einer Plattenspannung an eine Betriebsspeicher zelle und eine Referenzzelle, ausgewählt durch die Platten leitung; und
- f) Abtasten der durch die Datenleitung und die inverse Da tenleitung induzierten Spannung.
53. Ansteuerverfahren nach Anspruch 52, das folgende wei
tere Schritte enthält:
- - elektrisches Aufteilen der mit der Referenzzelle verbunde nen Plattenleitung in zwei Teile; und
- - elektrisches Kombinieren eines mit der Referenzzelle nicht elektrisch verbundenen Teils mit der inversen Datenleitung, um die Bitleitungskapazität der inversen Datenleitung zu ver doppeln.
54. Ansteuerverfahren nach Anspruch 52 oder 53, bei dem
der Schritt c) in Abhängigkeit eines höchstwertigen Bits ei
ner extern zugeführten Zeilenadresse und eines niedrigstwer
tigen Bits einer Spaltenadresse durchgeführt wird.
55. Ansteuerverfahren für ein nichtflüchtiges ferroelek
trisches Speicherbauelement mit einer Betriebsspeicherzelle,
die einen Zugriffstransistor und einen ferroelektrischen Kon
densator aufweist, und mit einer Referenzzelle, die zwei Re
ferenzzellen-Zugriffstransistoren und zwei ferroelektrische
Referenzzellen-Kondensatoren aufweist, wobei das Ansteuerver
fahren zur Durchführung eines Schreibvorgangs folgende
Schritte beinhaltet:
- a) Festlegen einer von einem Paar von mit der Betriebs speicherzelle verbundenen Bitleitungen als eine Datenleitung, der anderen hiervon als eine Plattenleitung, einer von einem Paar von mit der Referenzzelle verbundenen Bitleitungen als eine inverse Datenleitung und der anderen hiervon als eine Plattenleitung;
- b) Anlegen des Datensignals und des inversen Datensignals, die in die Datenleitung und die inverse Datenleitung einzu schreiben sind;
- c) Verstärken der Spannungsdifferenz zwischen der Daten leitung und der inversen Datenleitung;
- d) Anlegen einer Plattenspannung an die Plattenleitungen; und
- e) Vorspannen der Datenleitung, der inversen Datenleitung und der Plattenleitung auf einen Massepegel.
56. Ansteuerverfahren nach Anspruch 55, wobei der Schritt
a) in Abhängigkeit von einem höchstwertigen Bit einer extern
zugeführten Zeilenadresse und einem niedrigstwertigen Bit ei
ner Spaltenadresse durchgeführt wird.
57. Ansteuerverfahren für ein nichtflüchtiges ferroelek
trisches Speicherbauelement mit einer Mehrzahl von Betriebs
speicherzellen, von denen jede einen Zugriffstransistor und
einen ferroelektrischen Kondensator aufweist, und mit einer
Mehrzahl von Referenzzellen, von denen jede zwei Referenzzel
len-Zugriffstransistoren und zwei ferroelektrische Referenz
zellen-Kondensatoren aufweist, mit folgenden Schritten:
- a) Festlegen einer Datenleitung und einer inversen Daten leitung aus einer Mehrzahl von Bitleitungen in Abhängigkeit von einer extern zugeführten Adresse;
- b) Festlegen von Plattenleitungen aus einer Mehrzahl von Bitleitungen in Abhängigkeit von einer extern zugeführten Adresse;
- c) Setzen der Datenleitung, der inversen Datenleitung und der Plattenleitung, die auf den Massepegel vorgespannt sind, in ihre schwebenden Zustände;
- d) Anlegen eines Datensignals und eines inversen Datensi gnals an die Datenleitung und die inverse Datenleitung;
- e) Verstärken der Spannungsdifferenz zwischen der Daten leitung und der inversen Datenleitung;
- f) Setzen eines Zugriffstransistors einer ausgewählten Be triebsspeicherzelle in seinen leitenden Zustand;
- g) Anlegen einer Plattenspannung an die Plattenleitungen;
- h) Vorspannen der Datenleitung, der inversen Datenleitung und der Plattenleitung auf einen Massepegel; und
- i) Setzen des ausgewählten Zugriffstransistors in seinen sperrenden Zustand.
58. Ansteuerverfahren nach Anspruch 57, wobei die Schritte
a) und b) in Abhängigkeit von einem höchstwertigen Bit einer
extern zugeführten Zeilenadresse und einem niedrigstwertigen
Bit einer Spaltenadresse durchgeführt werden.
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Publications (2)
Publication Number | Publication Date |
---|---|
DE19732694A1 true DE19732694A1 (de) | 1998-06-18 |
DE19732694B4 DE19732694B4 (de) | 2008-10-02 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19732694A Expired - Fee Related DE19732694B4 (de) | 1996-12-13 | 1997-07-30 | Nichtflüchtiges ferroelektrisches Speicherbauelement |
Country Status (6)
Country | Link |
---|---|
US (1) | US5978250A (de) |
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KR (1) | KR100224673B1 (de) |
DE (1) | DE19732694B4 (de) |
GB (1) | GB2320377B (de) |
TW (1) | TW328589B (de) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19819542A1 (de) * | 1998-04-30 | 1999-11-11 | Siemens Ag | Schaltungsanordnung mit einem Sensorelement und einem nichtflüchtigen Speichermittel |
WO2000019443A3 (de) * | 1998-09-25 | 2000-05-25 | Siemens Ag | Schaltungsanordnung zur generierung einer referenzspannung für das auslesen eines ferroelektrischen speichers |
DE19919360A1 (de) * | 1999-04-28 | 2000-11-02 | Siemens Ag | Integrierter Speicher mit Bitleitungen, Wortleitungen und Plattenleitungen sowie Betriebsverfahren für einen entsprechenden Speicher |
DE10061580A1 (de) * | 2000-12-11 | 2002-06-27 | Infineon Technologies Ag | Speichereinrichtung und Verfahren zu deren Betrieb |
DE10129262B4 (de) * | 2000-10-24 | 2013-08-14 | Hyundai Electronics Industries Co., Ltd. | Nichtflüchtiger ferroelektrischer Speicher und Verfahren zu dessen Ansteuerung |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100224702B1 (ko) * | 1997-06-17 | 1999-10-15 | 윤종용 | 기준 셀 커패시터로 선형 커패시터를 사용하는 강유전체 메모리소자, 그에 저장된 정보를 읽는 방법 및 그 제조방법 |
US6111781A (en) * | 1998-08-03 | 2000-08-29 | Motorola, Inc. | Magnetic random access memory array divided into a plurality of memory banks |
JP2000123578A (ja) * | 1998-10-13 | 2000-04-28 | Sharp Corp | 半導体メモリ装置 |
JP3604576B2 (ja) * | 1999-02-19 | 2004-12-22 | シャープ株式会社 | 強誘電体メモリ装置 |
DE19913108A1 (de) * | 1999-03-23 | 2000-10-05 | Siemens Ag | Integrierter Speicher mit Speicherzellen und Referenzzellen sowie Betriebsverfahren für einen solchen Speicher |
DE19919359C2 (de) * | 1999-04-28 | 2001-03-15 | Siemens Ag | Integrierter Speicher mit an gegenüberliegenden Seiten eines Zellenfeldes angeordneten Leseverstärkern |
KR100324594B1 (ko) | 1999-06-28 | 2002-02-16 | 박종섭 | 강유전체 메모리 장치 |
DE19950362C1 (de) * | 1999-10-19 | 2001-06-07 | Infineon Technologies Ag | DRAM-Zellenanordnung, Verfahren zu deren Betrieb und Verfahren zu deren Herstellung |
JP3728194B2 (ja) * | 2000-09-26 | 2005-12-21 | 沖電気工業株式会社 | 読み出し回路 |
KR100382546B1 (ko) * | 2000-12-04 | 2003-05-09 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 및 그를 이용한 불량셀검출방법 |
US6501675B2 (en) | 2001-05-14 | 2002-12-31 | International Business Machines Corporation | Alternating reference wordline scheme for fast DRAM |
KR100404228B1 (ko) * | 2001-08-06 | 2003-11-03 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치의 레퍼런스 전압발생 회로 |
KR100448921B1 (ko) * | 2002-05-21 | 2004-09-16 | 삼성전자주식회사 | 고속 강유전체 메모리 장치 및 그것의 기입 방법 |
JP4099349B2 (ja) | 2002-06-04 | 2008-06-11 | 富士通株式会社 | 強誘電体メモリ |
US6903959B2 (en) * | 2002-09-24 | 2005-06-07 | Infineon Technologies Aktiengesellschaft | Sensing of memory integrated circuits |
JP2004362720A (ja) * | 2003-06-09 | 2004-12-24 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
US20050063212A1 (en) * | 2003-09-18 | 2005-03-24 | Michael Jacob | Reference circuit implemented to reduce the degradation of reference capacitors providing reference voltages for 1T1C FeRAM devices |
KR100597629B1 (ko) * | 2003-12-22 | 2006-07-07 | 삼성전자주식회사 | 강유전체 메모리 장치 및 그에 따른 구동방법 |
JP4061651B2 (ja) * | 2004-03-15 | 2008-03-19 | セイコーエプソン株式会社 | 強誘電体メモリ装置及び電子機器 |
US7042765B2 (en) * | 2004-08-06 | 2006-05-09 | Freescale Semiconductor, Inc. | Memory bit line segment isolation |
KR100673901B1 (ko) * | 2005-01-28 | 2007-01-25 | 주식회사 하이닉스반도체 | 저전압용 반도체 메모리 장치 |
JP4800017B2 (ja) * | 2005-11-25 | 2011-10-26 | エルピーダメモリ株式会社 | 半導体記憶装置 |
US10347635B2 (en) | 2017-06-30 | 2019-07-09 | Micron Technology, Inc. | Apparatuses comprising memory cells, and apparatuses comprising memory arrays |
US10924112B2 (en) * | 2019-04-11 | 2021-02-16 | Ememory Technology Inc. | Bandgap reference circuit |
US11450377B2 (en) * | 2020-07-29 | 2022-09-20 | Micron Technology, Inc. | Apparatuses and methods including memory cells, digit lines, and sense amplifiers |
Family Cites Families (34)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4873664A (en) * | 1987-02-12 | 1989-10-10 | Ramtron Corporation | Self restoring ferroelectric memory |
US4888733A (en) * | 1988-09-12 | 1989-12-19 | Ramtron Corporation | Non-volatile memory cell and sensing method |
US5038323A (en) * | 1990-03-06 | 1991-08-06 | The United States Of America As Represented By The Secretary Of The Navy | Non-volatile memory cell with ferroelectric capacitor having logically inactive electrode |
DE4118847A1 (de) * | 1990-06-08 | 1991-12-12 | Toshiba Kawasaki Kk | Halbleiterspeicheranordnung mit ferroelektrischem kondensator |
US5273927A (en) * | 1990-12-03 | 1993-12-28 | Micron Technology, Inc. | Method of making a ferroelectric capacitor and forming local interconnect |
US5262982A (en) * | 1991-07-18 | 1993-11-16 | National Semiconductor Corporation | Nondestructive reading of a ferroelectric capacitor |
JP2706584B2 (ja) * | 1991-09-13 | 1998-01-28 | シャープ株式会社 | 不揮発性記憶装置 |
JP3214715B2 (ja) * | 1991-10-25 | 2001-10-02 | ローム株式会社 | 半導体記憶素子 |
JP3207227B2 (ja) * | 1991-11-08 | 2001-09-10 | ローム株式会社 | 不揮発性半導体記憶装置 |
US5345414A (en) * | 1992-01-27 | 1994-09-06 | Rohm Co., Ltd. | Semiconductor memory device having ferroelectric film |
US5350705A (en) * | 1992-08-25 | 1994-09-27 | National Semiconductor Corporation | Ferroelectric memory cell arrangement having a split capacitor plate structure |
JPH0677434A (ja) * | 1992-08-27 | 1994-03-18 | Hitachi Ltd | 半導体記憶装置 |
JP2945216B2 (ja) * | 1992-09-17 | 1999-09-06 | シャープ株式会社 | 半導体メモリ装置 |
JP2930168B2 (ja) * | 1992-10-09 | 1999-08-03 | シャープ株式会社 | 強誘電体メモリ装置の駆動方法 |
US5371699A (en) * | 1992-11-17 | 1994-12-06 | Ramtron International Corporation | Non-volatile ferroelectric memory with folded bit lines and method of making the same |
US5373463A (en) * | 1993-07-06 | 1994-12-13 | Motorola Inc. | Ferroelectric nonvolatile random access memory having drive line segments |
US5640345A (en) * | 1993-10-01 | 1997-06-17 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device and fabrication process |
US5424975A (en) * | 1993-12-30 | 1995-06-13 | Micron Technology, Inc. | Reference circuit for a non-volatile ferroelectric memory |
JP3710507B2 (ja) * | 1994-01-18 | 2005-10-26 | ローム株式会社 | 不揮発性メモリ |
JP2953316B2 (ja) * | 1994-08-12 | 1999-09-27 | 日本電気株式会社 | 不揮発性強誘電体メモリ |
US5619470A (en) * | 1994-08-17 | 1997-04-08 | Sharp Kabushiki Kaisha | Non-volatile dynamic random access memory |
JP3590115B2 (ja) * | 1994-12-20 | 2004-11-17 | 株式会社日立製作所 | 半導体メモリ |
KR0139889B1 (ko) * | 1994-12-27 | 1999-04-15 | 김주용 | 플래쉬 메모리 장치 |
JPH08203266A (ja) * | 1995-01-27 | 1996-08-09 | Nec Corp | 強誘電体メモリ装置 |
US5508954A (en) * | 1995-02-27 | 1996-04-16 | Symetrix Corporation | Method and apparatus for reduced fatigue in ferroelectric memory |
JPH08329686A (ja) * | 1995-03-27 | 1996-12-13 | Sony Corp | 強誘電体記憶装置 |
US5640030A (en) * | 1995-05-05 | 1997-06-17 | International Business Machines Corporation | Double dense ferroelectric capacitor cell memory |
EP0749127B1 (de) * | 1995-06-14 | 2001-09-26 | Motorola, Inc. | Datenspeicherelement und Datenwiederherstellungsverfahren |
KR100243883B1 (ko) * | 1995-08-02 | 2000-02-01 | 모리시타 요이찌 | 강유전체 메모리 장치 |
US5598366A (en) * | 1995-08-16 | 1997-01-28 | Ramtron International Corporation | Ferroelectric nonvolatile random access memory utilizing self-bootstrapping plate line segment drivers |
SG79200A1 (en) * | 1995-08-21 | 2001-03-20 | Matsushita Electric Ind Co Ltd | Ferroelectric memory devices and method for testing them |
US5579257A (en) * | 1995-08-31 | 1996-11-26 | Motorola, Inc. | Method for reading and restoring data in a data storage element |
JPH0997496A (ja) * | 1995-09-29 | 1997-04-08 | Nec Corp | 強誘電体メモリ装置及びデータ読出方法 |
US5675537A (en) * | 1996-08-22 | 1997-10-07 | Advanced Micro Devices, Inc. | Erase method for page mode multiple bits-per-cell flash EEPROM |
-
1996
- 1996-12-13 KR KR1019960065525A patent/KR100224673B1/ko not_active IP Right Cessation
-
1997
- 1997-07-15 TW TW086109976A patent/TW328589B/zh not_active IP Right Cessation
- 1997-07-28 GB GB9715910A patent/GB2320377B/en not_active Expired - Fee Related
- 1997-07-30 DE DE19732694A patent/DE19732694B4/de not_active Expired - Fee Related
- 1997-09-17 US US08/932,729 patent/US5978250A/en not_active Expired - Lifetime
- 1997-12-15 JP JP36314797A patent/JP3847933B2/ja not_active Expired - Fee Related
-
2005
- 2005-12-20 JP JP2005367256A patent/JP4168056B2/ja not_active Expired - Fee Related
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19819542A1 (de) * | 1998-04-30 | 1999-11-11 | Siemens Ag | Schaltungsanordnung mit einem Sensorelement und einem nichtflüchtigen Speichermittel |
DE19819542C2 (de) * | 1998-04-30 | 2002-10-24 | Infineon Technologies Ag | Schaltungsanordnung mit einem Sensorelement und einem nichtflüchtigen Speichermittel |
WO2000019443A3 (de) * | 1998-09-25 | 2000-05-25 | Siemens Ag | Schaltungsanordnung zur generierung einer referenzspannung für das auslesen eines ferroelektrischen speichers |
DE19919360A1 (de) * | 1999-04-28 | 2000-11-02 | Siemens Ag | Integrierter Speicher mit Bitleitungen, Wortleitungen und Plattenleitungen sowie Betriebsverfahren für einen entsprechenden Speicher |
DE19919360C2 (de) * | 1999-04-28 | 2001-09-20 | Infineon Technologies Ag | Integrierter Speicher mit Bitleitungen, Wortleitungen und Plattenleitungen sowie Betriebsverfahren für einen entsprechenden Speicher |
DE10129262B4 (de) * | 2000-10-24 | 2013-08-14 | Hyundai Electronics Industries Co., Ltd. | Nichtflüchtiger ferroelektrischer Speicher und Verfahren zu dessen Ansteuerung |
DE10061580A1 (de) * | 2000-12-11 | 2002-06-27 | Infineon Technologies Ag | Speichereinrichtung und Verfahren zu deren Betrieb |
Also Published As
Publication number | Publication date |
---|---|
GB2320377B (en) | 2001-06-06 |
JP3847933B2 (ja) | 2006-11-22 |
JP2006134570A (ja) | 2006-05-25 |
US5978250A (en) | 1999-11-02 |
TW328589B (en) | 1998-03-21 |
GB9715910D0 (en) | 1997-10-01 |
KR19980047083A (ko) | 1998-09-15 |
DE19732694B4 (de) | 2008-10-02 |
KR100224673B1 (ko) | 1999-10-15 |
JP4168056B2 (ja) | 2008-10-22 |
GB2320377A (en) | 1998-06-17 |
JPH10188575A (ja) | 1998-07-21 |
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